SISTEMAS DIGITAIS Problemas Resolvidos e Propostos Coordenagao de Guilherme da Silva ArrozEdig&o de 2 de Novembro de 1990 CAPITULO 1 Conceitos Basicos e Algebra de Boole PROBLEMAS RESOLVIDOS Problema 1 Mostre que a fungao EXOR comutatva e associativa ‘Besolucto: Uma vez que se esté « trabaihar com uma digebra & dois valores ¢ exequlvel proceder & demonstragdo por andlise exaustiva de todos os casos possiveis: [AB [ACB BeA For) e | F Fo vj) viv vVerl viv vivit ele ABC [Ae (AeB)CC BOC A0(BEC) FRR] F F F F Frv|-F v v v FVF|V v v v Fvvjv F F F vrFi|y v F v vRviy F v F vverle F v F vvv|eF v F v Problema _2 Mostre que A¥B = AB ‘Besolucso: Da mesma forma que no 1* problema, procede-se @ anélise exaustiva de todos os casos possiveis: 1Edigdio de 2 de Novembro de 1990 Problema 3 A tripulagdo de um avido é constituida por dois pilotos e um engenheiro. Projete um Circuito com interruptores que so fechados quando um membro da tripulagao deixa a sua cadeira © que gera um sinal de alarme sempre que 0 engenheiro deixa 0 seu posto ou sempre que 08 dois pilotos deixam 0 seu lugar simultaneamente. ‘Besolusao: Pode-se recorrer a circuitos eléctricos elementares, constituides por uma bateria, uma \ampada @ interruptores para a implementago de fungées booleanas. ‘Vamos adoptar as seguintes convengSes para a fungao Y=f(x) -0 estado da lampada (acesa ou apagada) indica o valor da variével V; se apagada Y=0, so acesa Y=1_(Podia-se ter convencionado 0 oposto). “A cada interruptor esté associado 0 valor da variével Xi. Quando 0 interruptor estiver ‘accionado Xi=1, quando estiver em repouso Xia0. (também se podia ter convencionado 0 oposto) -Na representac&o gréfica dos interruptores indica-se sempre o interruptor no estado de repouso. Considere-se uma fungao de uma varidvel, portanto um circuito em que interrupter. a) Yex istird $6 um —_ rg (Oalarme 6 a nossa tampada, Os interruptores 840 fechados s6 quando 0 membro da tripulagao deixa 0 seu posto; 0 estado de repouso 6 aber. Existem trés interruptores (um engenheiro @ dois pilstos) X1-Engenheiro X2-Piloto 1 X3-Piloto 2 ‘A fungéo logica a implementar 6 Y= X1+X2.X3 © circuito esta ilustrado a seguir x2 x3 x1 = v 12Edigo de 2 de Novembro de 1990 Probleme 4 Considere os seguintes circuitos: A) 8) CO circuito A) executa a operagio AND eo cicuito B) executa a operagdo OR. Suponha que todas as variéveis A,B @ Z tém as suas definigbes inverlidas, isto 6, A é verdadeiro quando 0 interruptor esté aberto etc. Verifique que neste caso o primeiro circuito pasea a comportar.ce como um circuito OR @ © eogundo come um circuits AND. ‘Besolucta: Este problema é particularmente importante para mostrar que 0 mesmo circuito pode ter interpretagoes bem Para o circuito A) A B z aberto | eberto | spegedo aberto | fechedo| epegedo fechado | aberto | spagedo fechado | fechado| aceso © circuito B) pe_fe | = | aberto | aberto | spagedo aberto | fechedo| aceso fechedo | aberto | aceso fechado | fechado| eceso 13Edigdo de 2 de Novembro de 1990 0 utllizarmos a convencéo habitual: aberto-Falso fechado=Verdadeiro apagado=Falso aceso=Verdadeiro ‘Obtém-se para 0 circuito A) um AND: E para o circuito 8) um zen > De notar a capacidade do ou exclusive indicar se 0 numero de "1"s na entrada & par (Z=0) ou impar (Z=1). 8) € pedido para se incicar come se implementa a saida Z com o ausllo de interuptores 2(A,B,C)=ABC+ABC+ABT+ABC Usando as convengSes estabelecidas para a resolugao do problema 3, obtém-se: 19Edigéo de 2 de Novembro de 1990 Problema 11 Escreva os numeros 36,594 e 42 871 nos seguintes eédigos ‘A) Cédigo BCD. 8) Cédigo Excedente 3 ou D43 ‘Besolucag: A) Cédigo BCD (ou bindrio natural 8421). 36,594 —— 0011 0110,0101 1001 o100 42 871 ——+0100 0010 1000 0111 0001Edigao de 2 de Novembro de 1990 B) Cédigo Excedente 3 ou D3 36,594 ——+0110 1001,1000 1100 0111 42 071 40111 0101 1011 1010 0100Edigdo de 4 de Julho de 1991 Problema 1 Verifique as seguintes igualdades: «) distributividade da soma légica (OR): K+ Y.Z)eX+Y. Ze(X+¥).(K4Z) b) distributividade do produto légico (AND): X(Y+Z)=eX.Y4X.Z, c) (Exame - 20 de Fevereiro de 1987) associatividade do ou-exclusivo. (AeB) @ C= Ae (Be C) d) (2* Exame - 22 de Fevereiro de 1988) (AsB) . +c) . (B40) = (A¥B) . (eC) @) (18 Teste-13 de Dezembro de 1986) AC+AB+BC=AC+BC Problema 2 -Qual é 0 elemento neutro e 0 elemento absorvente da soma iégica? -E do produto tégico? Problema 3 Passe para a base 10 os numeros seguintes: A) 437(g); B)325(g); C)0.245(g); 0)0.46(7); £)1010011.100101(2); F)A2D.9A(16) Problema 4 -Escreva as representagbes bindrias, octal e hexadecimal de: A) 28.25(10); BY 212.5(19); ©) 4.9875(10) Problema 5 A) Determinar b, sendo 5A(16)=132(y) B) Determinar c,sendo 5 10 roy Xe)Edigao de 4 de Julho de 1991 Problema 6 -Conversées directas entre bases. 1-Passe para as bases 4, 8 @ 16: A) 11O1101.100110 19) 5) 10111110.0000111 1,5) C) 111010.0111 1/5) ‘2-Passe para a base 2 os numeros: 2) 2031. 123(4) B) 432.565) C) EA2F5( 16) 3-Passe para a base 3 os numeros: 4) 585(9) B) 467.3 ¢q) Problema 7 -Prepare as tabelas de verdade para as fungOes: A) f(xy). B) f=(x.y+R.Q).7 C) f(x y)+W.2).y Problema & -Simplifique algebricamente: = A) ABCD+ABCD+ABCD+ABCD+ABCD+ABCD B) K+xyvZ+7 C) XV#WKYZ#RY D) RVZ+¥Z+xZ Problema 9 -Verifique que: A) Se A@B=0 entéo A=B. B) Se A@B=A@C entéo C) X+¥=KOVOXY XO 1 =C.Edig&o de 4 de Julho de 1991 Problema 10 a) (18 Teste - 22 de Maio de 1987) indique as representag6es em decimal, bindrio @ octal do numero 5A.8(46). b) (Exame - 27 de Julho de 1987) Dado o nimero 640.04/8) fepresentag5es em decimal, bindrio e hexadecimal ©) (1 Teste - 16 de Malo de 1987) Indique a representagao em binario, octal ¢ hexadecimal do numero abstracto 74.5625(10), 4) (12 Exame - de 1987) Represente o numero abstracto 113,875(19) em octal, binario e hexadecimal. @) (Exame de 2* Epoca - 24 de Abril de 1987) Considere o numero 123.5; Represente-o nas bases 10 ¢ 16. 1) (18 Teste-13 de Dezembro de 1986) Considere o numero representado em base 2: 10111001,101101 (a) Represente-o em octal, hexadecimal e decimal. 9) (Exame de 2* Epoca - 8 de Abril de 1986) Considere o seguinte numero representado ‘em octal 352,4(a). Represente-o em decimal. binario e através de cédigo BCD. h) (Exame 12 de Juiho de 1986) Dado 0 seguinte nimero representado em hexadecimal, 2C.B(16) indique qual a sua representagao em decimal, bindrio e octal. i) (Exame 28 de Julho de 1986) Considere 0 seguinte nimero representado em octal, 271,8;g). Indique qual a sua representacao em decimal, bindrio e hexadecimal 3) (Exame de 2# Epoca - 13 de Abril de 1988) Considere o nimero 127,95(@). Obtenha a sua representaggo em base 16 @ BCD. k) (1 Teste - 12 de Dezembro de 1987) Represente em hexadecimal e em cédigo BCD, 0 nGmero 573.4 (@) dado em octal: 1) (Exame de 21 de Fevereiro de 1988) Dado 0 niimero 435,756(19) represente-o em hexadecimal e bindrio. m) (Exame de 17 de Julho de 1989) Passe para as bases 2 @ 8 o numero 111,45 expresso ‘em base 10 \dique quais as suas Problema 11 Simplifique algobricamente as seguintes fungdes: a) (18 Teste - 22 de Malo de 1987) _ 1B(A@D ) +CBA+BCD+AD ) (Exame - 27 de Julho de 1987) f=C(B@A)O+BCD+AD +ABD ©) (1 Teste - 16 de Maio de 1987) f=A(C@D)+AB +A CD+ACD 0) (1° Exame - de 1987) __ fACD+ACD+(A@C)D+BD @) (Exame de 2 Epoca - 24 de Abril de 1987) _ _ D+8CD+A(C@D) B+ABCD 1414Edig&o de 4 de Julho de 1991 ) (18 Exame - 6 de Fevereiro de 1987)_ _ _ f=ABCD+ABC+ABD+ACD+CD+ABC+ACD 9) (Exame 28 de Juno de 1986) f=A(C@D)+AB+ACD+ACD hy (Exame de 2* Epoca - 13 de Abril de 1988) t=AC(B @D) + ABD + ABD + ABCD + ACD i) (12 Teste - 12 de Dezembro de 1987) feABC+AC(C+D)+A+B+D 1) (Exame de 21 de Fevereiro de 1988) Simplifique algebricamente a seguinte funcao: f=D(C @B)+DCA+CBA+ DCB+CBA ky (Exame de 17 de Marco de 1989) f=C(B@A)D+BCD+AD+ABD 1) (Exame de 17 de Julho de 1989) f= ABCD +A (8@C) + ABCD + ATD + (AGB) D Problema 12 a) (18 Teste - 22 de Maio de 1987) Considere 0 seguinte logigrama: A D 8 > Redesenne F da forma mais simpies que conseguir.Edigdo de 4 de Julho de 1991 b) (1® Teste - 16 de Malo de 1987) Considere o seguinte logigrama: Veo PL 2D Implemente F da forma mais simples que conseguir usando apenas nands. Dispée das varidveis e das suas negagées. ©) (18 Teste-13 de Dezembro de 1986) Considere o seguinte logigrama: A a Desenhe o logigrama mais simples que realize a mesma fungao. 4d) (Exame de 8 de Setembro de 1989) Considere o seguinte circuito: a >t Do 2) Qual a operagao légica realizada pelo circuito? Justifique. ') Considerando os seguintes tempos de propagacao para as gates acima tpLHMaxe 8 ns tpi max = 10 ns Qual 6 0 tempo maximo de atraso do circuito @ em que situago(Ses) acontece?Edigdo de 4 de Julho de 1991 Problema 13 (1® Exame - 8 de Julho de 1988) Demonstre que qualquer circuito combinatério é realizavel usando apenas portas NAND. Problema 14 (Exame de 17 de Marco de 1989) Projecte um circuito combinatério para realizar a multiplicagdo de dois nimeros binérios. entre 0 @ 3 obtendo o resultado em 4 bits. Problema 15 (Exame de 7 de Julho de 1989) Projecte um circuito que, dado um nimero bindrio n de 2 bits, calcula o valor do factorial de n+1, isto é, (n+)! Problema 16 (Exame de 7 de Julho de 1989) Usando apenas gates not open-collector e resisténcias, construa um circuito que, dadas as varidveis A e B, construa o seu produto légico Z=A.BEdigdo de 8 de Julho de 1991 CAPITULO 2 ra if Fi RESOLVII Problemat Considere a fungao de 3 varidveis A, Be C dada pela expressdo: £ (A,B,C) = (As) ABC Eocrova sate fungi na forma de soma de produtos. Besolucto: _ 1 (ABO) = (AsB) ABE =AABC+ABBC ABC Probleme 2 Considere a funyao . 1 (ABC) = (A B)C+ABOC) Obtenha a forma mais simpliicada de produto de sornas. ‘Besolucso: Come (A @ B) = (A+ BYA+B) HAB.O) = (A+ BRA+B)C + A(B 6 C) WA+B-ABScNAr8)+ ABs cycrAwe cy, HA+BS(BC+B CHlA+B+A Be OB+ CNC + ABs O(B+6)) HA + B+ CA BUC + AUC +B + OC +B+Cy HA+ B+ CMA +B) A+ O/B +0) = A+B) A+ CIB + 02 = (A+ BB + C) Problema 3 Numere os sequinte mintermos e masitermos: - S)AeB: VAG. JAB: )AZB+E ABCD; HA+8+C+D ‘Besolucio: Mo Bim elms My, emg 1) Mp Problema & Represerte por a) uma soma de minitermos b) um produta da maxitermos a fungéo: HABC)=(A +B) C+ (AG C)AB 2) MABO)H(A +B) C+ (AS CAB CBC+ABC+AABC _ AB + BC+ (A+ ABC +ABT_ =ABC+ABCsABC+ABC+ABC =ABC+ABC+ABC+ABC atEdig&o de 8 de Julho de 1991 b)MAB.C)a(A + B) C+ (AG C)AB = (A+B). + (A+ CAs CAB HUA +B) + (A + CVA 46) AB) (C+ (As OVA4E) AB) +(A+B+ABO)(C+ABC) =(ATBYC + A B) s(A + BYA + CYB + 0) _ A+B + CWA B+ CYA + B+ CMA +B +0) Problema § ‘Daga a tungao: _ {(A,B,C,D) = (A + BJS +A(C @D) +ABD obtenta: 4) a tabola de verdade. 'b) a expressao om termos de soma de minitermos. expresso em termos de produto de maxtermos 4) a expresso em termos de soma de minitermos da fungéo (ABCD). Besolucto: ABCD 1(4,BC,D) Tinhe byfez 0,12,13,14) Le _ _ f= ABCD +ABCD+ABCD+ABCD+ABCD+ARCD+ARCDLARCD 6) 1 (0,1.23,67.11,15) 1 = (AvB4C+0)(AsB4C4D)(A+Bs5+D)(A4Bs045) (A+B +T+D)(A+B+C4D) (AsB+C1D) (A¥B+C+D) 0) f=¥ (0.1.23.67.11.15) f= ABCD +ABCD+ABCD + ABCD+ABCD+ABCD+ABCD+ABCD 22Edicdo de 6 de Novembro de 1991 Problema 6 Usando apenas: a) NANDs b) NORs ©) ADIs * esenhe a seguinte fungao: _ ABC) = (A @ O)B + BC+AC * AOI significa ‘and or invert’. Ou seja o logigrama deve apresentar um andar de portas AND e outro de portas NOR. Resolucto: t= (A8C)B+BC+AC =AC+BC+ABC+ABC =AlC+80) «(8+ Aa)C AB+AC+AC+BC =AB+C+BC TABS a)f=AB+C = ABC by reaper = (arcy(pec) = reer) = rCy+ BFE) > 23Edigdo de 8 de Julho de 1991 Problema 7 ‘Simpltique a seguinte tungo usando mapas de Kamaugh e indique os implicantes primos essenciais, um implicante primo ndo essencial e um implicante no primo, {AB,C.D) = ¥ (0,1,2,4,5,8,7,10) ‘Besolucso: 48 eo \ 2991/1110 olf iy o o ff " 1 vo {OY} f-AC+AB+BCD v2 ‘Antes de responder & pergunta vamos recordar 0 que é um implicante primo essencial, tum impicante primo no essencial e um implicate no primo. f2Em(0,1,2,4,5,8,7,10) ‘Tomemos por exempio 0 implicante AC=¥ m(0,1,4,5) Todos 0s minitermos englobados por ele pertencem a t.Além destes minitermos {em ‘mais alguns. Diz-se antao que f>AC (10m todos os minitermos que ele tem @ mais alguns ABC = m(0,1)< © consequentemente menor que f Note-se que no se pode lever qualquer relagao de ordem entre ACe@AB=S, mi(4.5,6,7) Porque 0 primeiro tem alguns minitermos que 0 segundo nio tem no tem e vice-versa; ‘no entanto os dois implicantes so menores que f. Implicante primo 6 aquele que s6 6 menor que f. Neste caso f tem como implantes primos os seguintes: m(0,1,4,5) ZT m4.s.6.7) Bod=F mi2itoy ET m(0,2,4,8) Implicante nao primo é aquele que além de menor que f também & menor que outro implcante, Temos por exermplo ABC=E m(0,1) ou ABCD =mi(7) © problema agora é cistinguir quais os implcantes primos essenciais e quais os no 2.4Edigdo de 8 de Julho de 1991 Uma boa maneira de analisar o problema é comecar pelos implicantes primos com menos minitermos. _ BCD 6 0 nico implicante primo que engloba o m10.logo 6 essencial AC 60 Gnico implicante primo que engioba o mt,logo 6 essencial. AB 60 Gnico implicante primo que engloba o m? ,logo ¢ essencial Ficam assim todos 0s minitermos de f englobados.Constata-se entao que AD. 6 impiicante primo nao essencial porque todos os minitermos que engioba ja esto inseridos noutros implicantes primos essenciais. Problema 8 ‘Simpliique a seguinte fungio usando mapas de Karnaugh: {(AB,C,D) = 11 (9.4,8,7,11,12,14) Besolucda’ ep a\ foot 2 P wo W]e] o| CG © {=BD+CD+ABD vets ou: Ye f= G+ OB + C+DWA+ C+D) 1 2 3 25Edig&o de 8 de Julho de 1991 Problema 9. Simplifique a soguinte fungao usando mapas de Karnaugh: D)=ABC+ABD+B8C+0 123 4 4B co\ 08 OF 10 00 +@ 2 f=BC+D 26Edicdo de 8 de Julho de 1991 Problema 10 Simplfique aseguinte fungi; 8 {(A,B,C,D) = ABCD +8CD+ABCD+ABCO+ABCD tendo em conta que nunca surgem as combinagbes de entrada correspondentes aos minitermos 1, 4,7, 10.6 11 ‘Besolucso: 10 1 x f=AB+AC+AD+BD viata 4 Problema 11 ‘Simpliique a seguinte fungdo: t= (0,1,4,5,6,7,9,12,14,15,16,17,20,21,25,28,90) ‘Basolucso: Usando 0 mapa cidssico ver aoc OD DEX 00 oo} 1 27Edigao de 8 de Julho de 1991 Problema 12 ‘Simpliique a sequinte fungéo: f= 26,7,8.3,10,13,18,23,25,29) com indferengas nas posigses, 03,11, 21,26 627 ‘Resolucto: Usando mapas separados, vem: ase Aet & Pe oN 0 or 1 w/o or 1110 oo | x 1 00 on x " OmE 6 rT \L |e Sy & > BD +BDE+CDE+BCDE+ABC yo 2 3 4s Problema 13 a) Simpliique a fungéo (usando mapas de Karnaugh) te 11M (1.2,5.8,9,11,12,18,17,19,21,23,24,25,28,28,30,31) Com inciferengas ern 6,7,10,14,16, 18,26 6 27, por forma a faciitar uma futura implementagao com NAND's dé qualquer nimere de entradas. ') Indique se ha algum impicado primo essencial, e em caso afirmativo, quai. a) Para comecar preenche-se o mapa de Karnaugh ec 000 cot 011 010 110 111 101 100 oof 1 }1 }o lo fo jo f1 } x ofo fo}: |ofolo}ol}o afrf[x }ofofx|o}ojo rofo |x |x |x ]x ofa] x Poderia ter sido preenchido na forma de dois mapas de 4 variéveis "sobreponiveis" mas ‘optou-se aqui por este método sem qualquer justiicagao nem vantagem ou desvantagern. ‘Como esta fungio 6 daca na forma { = 1] Mi...) sabemos que esta na 2! forma canénica, isto 6, como produto de maxitermos. Daf que os maxitermos referidos na expresséo representem Os na tabela da fungdo, Marcados os 0s e as indiferencas, as posigBes nao ‘cupadas so 18 (que mais poderiam ser?) 28Edig&o de 6 de Novembro de 1991 Nota: O facto da fungdo ser dada nesta forma nao implica de forma alguma que seja ‘necessério simplficd-la como um produto de somas. A func no esté ligada por nenhum lago {de obrigatoriedade a forma de a representar Nota: A numeragio tipica do Mapa de Karmaugh s6 “funciona” se a ordem de disposigao as variaveis for a que, neste caso, esta indicada. Para futura implementagao com aands 6, em principio, preferivel simplficar em termos de soma de produtos, uma vez que, por aplcacio das leis de Morgan, JXVZsKLMe.. = VERMee XVEREM se chega a uma expresso em nand de nands. E claro que, se a simpliicacao em produto ce somas fr muiot mais simples, pode ser ‘compensador avangar por esse caminho, mesmo com o excasso de nands a usar. ‘A melhor simplficagao neste caso 6, de facio, usando a soma de produtos conforme se poder observar do Mapa de Kamaugh, As associagSes serdo as seguintes: ec 000 bor orf oro 110 111 10) 100 00 ulG@ [x }ofofx]}ol]o wle lx [x lx}xle la era: BDEABCDECABDE*ABE ‘A fungo em nands ser ft pa DE-ABCDE ABDE-ABE ) Como se trata de um implicado primo essencial ha que procura-lo entre os implicados (associagbes de maxitermos) 000 901 orf o10 310 191 101 100 'Sé ha um implicado primo essencial, o que esta assinalado @ ponteado: Bre Este implicado 6 prima, uma vez que 9 maxilarms assinalado por uma seta, M(12), ae 29Edigdo de 8 de Julho de 1991 ‘pode ser coberto por nenhum outro implicado prime. ‘Todos os restantes maxitermos podem ser cobertos por, pelo menos dois implicados primas, Sugere-se que os alunos verifiquem... Nota: 0 implicado primo essencial 6 a soma e no o maxitermo M(12). Este é apenas aEdig&io de 8 de Julho de 1991 Problema 1 Ponha as seguintes fungBes na forma de: a) soma de produtos. b) produtede somes, 1 f= AB + (Ce DYA+ B) + ABC+BIC @D) N f= (A+ BYC + DYA+B) +d) Wt= (A+B + CE +D\A@D) Problema 2 Simplfique a seguinte tungao: £211 (02.3,4,5,6,7.8,10,12,13) Problema 3 ‘Simpiifique a seguinte fungao: fF (2:3,4,5,8.9,14,15) Problema 4 ‘Simpifique a sequinte fungao: f=ACD+BCD+ Problema 5 ‘Simpifique a seguinte fungao: f= (0,2.6,8,9.10,12) com indiferengas nas posigées C+ABCD+ABCD+ABD+ABCD 1.9.4,11,19 6 14 Problema 6 ‘Simpitique a seguinte fungao: f= 11(0.5.8,9,10,15,16,23,26,29) com indiferengas nas posigbes 238,7.13,21,27 031 Problema 7 Simpltique a seguinte fungao: f= ¥ (1,3,5,6,9.12,17,19,22,27,28,30) com inditerengas nas ‘soguintes posigées: 4,11.14,20,21 e 25 Problema 8 4) Simpiique a fung&o x que se apresenta e desenhe o seu logigrama usando apenas NANDs de 2 entradas, Dispde das varidveis complementadas e no complementadas. x= [] (7,10,14,15,17,23,24,25,26,30,31) com indiferencas nas posicoes 1.6,8,9,12,20,21 22. ') Nas posigdes em que havia indiferengas na fungo da alinea a) coloque "1" Faga o logigrama desta nova fungao partindo do logigrama anterior, sem o alterar, excepto por acrescentar outros elementos, Problema 9 a) Usando mapas de Karnaugh simplifique a seguinte fungao: t= T1(1.2,4,9.10,12,15,17,24,30,31) com indiferengas nas posigées: 3,5,8,14,18,20,22 e 26. >) Simpificanco esta fungao em termos de produtos de somas e de somas de produtes obteria 244Edigdo de 8 de Julho de 1991 duas expresstes equivalentes? Poraué? Problema 10 a) (Exame 4 de Setembro de 1986) ‘Simpliique a seguinte tungao: f= E1(0,1,3,5,7,8,9,10,15,18,19,22,25,27,29,31) sabendo que existem inditerengas nas posigées 2,11,12,20,30. ‘A fungaio deve ser simpliicada de forma a ser implementada facimente com NANDs, 1b) (18 Teste - 22 de Maio de 1987) Dada a soguinte fungao: f= E m(0,5,6.8,12,14,22.20) ‘com indiferengas nas posigbes 1,4,10,11,16,19,20,23,25 @ 26 bb) simplifique-a e represente-a sob a forma de uma soma de produtos. 2) Identiique um implicante primo essencial e um ndio essercial Problema 11 (Exame 4 de Setembro de 1986) Uma funcéo de 4 variéveis ¢ dada na forma Y= (my #mgemgemgemy gems y+my414)(Mio*Me) © segundo produto (Mi o*Me) & necessécio para a definigdo da funglo ou nfo fornece qualquer incicagio que nko este ja comida no primeiro produto? Responda relerindo separadamente aos dois termos maximos que consituem B. Justique abreviadsmente. Probleme 12 (28 Exame - 22 de Fevereiro de 1988) a) Simpliique a seguinte fungéo: FE m2. 7,8,19,12,14,95,17,29) com indiferengas nas posicbes 0,468, 10,13,20,22 @ 28. b) Kbentifique os implicantes primes furdamentais. Probleme 13 (Exame - 27 de Julho de 1987) Dada a seguinte fungao: f= 11(1,3,5.8,10,12,13,14.21,23,24,26,31) ‘com indiferencas nas posigées 0,4,7.15,17,16.27 e 28, 2) Simplfique-a de modo a feclitar uma futura implementagso usando NANDs. ») Identiique na simpificagdo anterior os implicantes primos essenciais. Problema 14 (18 Exame - de 1987) a) Simpliique a seguinte fungao: f= Em (2:5,7,13,15,18,21,28,24,26,29,31) + Emd (0,1,9,12, Nota: md = indterengas b) Identifique na simpificagéo anterior, os implicantes primos essenciais, 19,27) Problema 15 (Exame de 2 Epoca - 24 de Abril de 1987) ‘Simpitique a seguinte fun¢ao usando Mapas de Karnaugh f=A(C@D)+AB+ACD+ACDEdigdo de 8 de Julho de 1991 Probleme 16 (Exame - 20 de Fevereiro de 1987) a) Simpliique a seguinte fungdo usando 0 método de Karnaugh: 1 =11(1,7,9,12,14,18,19,21,22,25,28,90,31) com indferencas nas posigSes 4,18,16,17 © 20. ') A partir da funcdo fe sem a alterar, usando 0 minimo de légica possivel, construir ‘uma fungo g com uma tabela semethante tendo como Gnica diferenga a existencia de sada 1 nas posigées 1.40.21. °©) Indique, na fungéo f um impiicante (ou implicado) prime que nko seja e ue 0 soja. cial @ outro Probleme 17 (18 Teste-13 de Dezembro de 1986) 4. Simplifique, pelo métode de Karhaugh a fungao WAB.CD,E) = TI M2,4,7,9,10,12,18,24,30,31), com indiferengas nas posigées 11,15, 26,28 @ 29, considerando as convengées habitvais, de forma a ser faciimente implementada com NANDs de qualquer numero de entradas. NBO esenhe o logigrama mas determine a expresso da luncao em NANDs. 2. Considera a fungaa abtida em 1. Qual o valor que ela azeumird para a configuragio do entrada AzBeD=1 © C=E=0? Porqué? Problema 18 (Exame de 2* Epoca - 8 de Abril de 1986) ‘Simplifique a seguinte fungao usando 0 método de Karnaugh de forma a poder ser construida ‘com © menor némero possivel de cicvitos NAND (de qualquer nimero de entradas) 1 =11(1,3,6,9,12,14,15,16,18,22,25,29,30), ‘A fungéo tem indiferengas nas posigbes 7,19,17.26 e 28, Problema 19 (18 Exame - 6 de Fevereiro de 1987) «) Simpltique a seguinte fungao usando o método de Karnaugh’ t= T1(1.3,6,5,6,9.10,12,18,14,17,19,20,25,28,30,31) ‘com indiferengas nas posicbes 2,15,18,23 © 24 ») Assinale um implicante (ou implicado) primo essencial e um outro primo que no seja essencial Problema 20 (Exame 12 de Jutho de 1986) Dada a fungo seguinte, @ sabendo que na sua implementaco @ indiferente 0 valor que é tomado para as combinagSes de entrada referentes aos minitermos 3, 9, 10, 16, 206 30: {1 (0,1,3,4,7,11,12,16,17,19,26,29,3031) a) Simplfique-a de modo a realizé-la apenas com nors. b) Se, por acaso, ocorrerem as combinagGes de entrada 9, 16 @ 30, quais os valores que a implementagao obtida apresentara? Problema 21 (Exame 28 de Julho de 1986) 2) Simpliique a seguinte tunco légica: f= E m(1,3,6,9,11,17,19,22,25,27,28,30) +5 md4.§.8,13,20,28,31) Nota: md = inditerengas ») kdentifique, na simpiticagao anterior os implcantes primes essenciais 213Edicdo de 8 de Julho de 1991 Problema 22 (Exame de 2# Epoca - 13 de Abril de 1988) ‘2) Usando 0 método de Karnaugh simplifique a seguinte fungéo: f= Zm(0, 1, 3, 7,9, 10, 11, 12, 13, 17, 23, 25, 31) com indiferengas nas posigbes 6, 8, 19, 26 6 28. ») Indique os implicantes primos essenciais Problema 23 (18 Exame - 8 de Jutho de 1988) 4) Simpltique tanto quanto puder a funcéo fa¥m(0,4,6,11.12,14,15,16,2431) ‘com indiferencas nas posigSes 2,8,27 © 28. ») Indique um implicant primo. Problema 24 (Examo de 31 de Janeiro de 1989) Consider a soguine uno: TIM(.2.3.5.7,16,21,28,29,90,31) com initerengas ras posig6es1.416,17.19.8 22. 4) Simpiique veando 0 método de Karnaugh ») Indque um implicant (ou implicsdo) primo no essencial Problema 25 (Exame de 21 de Fevereiro de 1988) Simpifique, usando 0 método de Karnaugh a seguinte fun¢ao: £65 mm0,1,9,8.9,13,14,18,16,17,19,24,25,27,31) Problema 26 (Exame de 17 de Margo de 1989) 3. a) Simptique, usando 0 métedo de Karnaugh a seguinte func f= BA+BAD+CD+ABCD+CED ») Indique um implicante primo essencial e um nao essencial Problema 27 (Exame de 7 de Julho de 1989) a) Simpliique pelo método de Karnaugh a seguinte fungSo. {AB.C.DE) = E m(0,2,8,10,19,17,20,24,28,29,30) com indiferencas nas posicbes 3,4,15,22 @ 26 em que, na defini¢éo do'n® dos minitermos A foi omada como a varidvel mais significative ’) Indique, na fungdo acima, um implicante primo essencial e um nde essencial ©) Na fungdo por si simplificada, qual o valor assumido par no caso de sobrevir a configuracao de entradas 15? Porque’? Problema 28 (Exame de 17 de Julho de 1989) Simpltique pelo método de Karnaugh a seguinte fungdo: 1 =[IM(1,3,4,6,7,9,11,12,15,18,21,26,25,29,31) com inciterengas nas posigbes 0,17 022. Problema 29 (Exame de 8 de Setembro de 1989) Considere a seguinte fungao: f= E m(1,2.6,9,13,14,15,17.22,25,29,90.91) ‘com indiferengas nas posicbes 7, 8, 18 @ 23. ‘Simpliique-a Usando 0 métedo de Karnaugh, 214Edigdo de 8 de Julho de 1991 Capitulo 3 Circuitos Combinatérios PROBLEMAS RESOLVIDOS Problema 4 Admita que entrada INPUT do circuito cujo logigrama se indica, se aplica uma transigao brusca do nivel l6gico H para o nivel égico L no instante ta0. Desenhe na mesma escala de tempos, as transicbes que ocorrerdo nos pontos XY.Z @ OUTPUT do circuito. Admita como nulos os tempos de crescimento e de decrescimento das transigdes. Admita que os circuitos t8m o tempo de atraso tipico das suas familias, 74Ls 74S | » x qf > y 74H inpuT__t {ere ‘Besolucda: (Os valores tipicos dos atrasos referidos no TAUB (tabela 3.3-1) s80 os seguintes: TpdN=10ns TpdS=3ns TpdLSa9.5ns Ted =6ns O diagrama temporal pedido ¢, portante, o seguinte: INPUT ouTPUT oo Ooo tins) ° 95 fo 125 16 185 ‘As setas indicam relagbes causa-efeito. Por exemplo, a superior indica que a transicao na linha X é uma consequéncia de uma transigo na linha INPUT. Problema 2 ‘Suponha que dispée das variéveis A e B alirmadas e negadas e das variéveis C D apenas afirmadas. Mostre como possivel gerar a fungéo _ Z=(A+B)(C+D)A + CyB + D) tilzando um dnico circuito integrado (dos listados na tabela 3.11-1 do TAUB),Edigdo de 8 de Julho de 1991 Suro te para realizar eee crcuito 0 “ngécio 6 tenar no somento simplificar mas também Tencaixar” a fungio em circuitos integrades. f=(A+B). (C+D). (A+T).(B+D) q O1 11 10 00 0 or lo 1, 10 flo. 1=(B9B) (As) (B45) (EB) (Ast) (BB) AB.AC.D Do mapa de Karnaugh se conclui que 0 minitermo CD representado pela zona a cheio pode ser retirado. Utiizando um conjunto de 3 gates NAND “Open-collector” (por exemplo um 7403), ver: vee A_1/4 x 7403. pon, tb A_tex 7403 c [oc }>— B_1/4x 7403 Nota: Este problema 6 fundamentalmente uma “curiosidade’ Problema 3 Em logica mista nfo existe representagdo elementar para as gates NAND, NOR ¢ INVERSAO. Existem, sémente, gates AND, OR e OU-EXCLUSIVO, indicando-se em coniraparida, quais os niveis de actuagdo das entradas e das saidas das gates. {A representagao dos tipos de gate acima indicado é conseguido por “montagem * a pari de simbolos elementares. Diga que intagrados utlizaria para dar suporte as gates que, em légica mista, sto descritas por: ‘A) Uma gate OR com entradas e saida actvas aL. 1B) Uma gate AND com entradas o saida actvas aL CC) Uma gate OR com enivadas actvas a H e saida activa a L ) Uma gate AND com entradas actvas aH e saiéa activa aL. ) Uma gate OR com entradas acvas a Le saida actva aH. F) Uma gate AND com entradas actvas a Le saida activa aH. ‘Besolucio: ‘A) Gate OR com entradas e saida activas aL O circuito reterido 6 0 seguinte: 3.2Edigao de 8 de Julho de 1991 Nada 6 dito sobre a interpreta linhas de entrada e aida. Nomeadamente nao sabemos 0 seu nome, e © nivelem que so consideradas activas, nem tal é preciso. ‘Sabemos sim, neste caso, que do ponto de vista do dispositive a saida esta activa quando, pelo menos uma das entradas esta activa e que 0 nivel em que as 3 linhas estao activas 6 o nivel baixo_(L). ‘Temos portanto a seguinte tabela de relagdo entre as entradas e a saida do ponto de vista de actividade: ientrade | entrada | seide inective | inactive | inactive inective | ective | active ective inactive | active active ective | active Introduzindo agora 0 conhecimento que temos sobre o nivel a que a actividade das linhas & intrepretada, que em todos os casos é de que a actividade no terminal da gate é representada por um nivel eleéetrico L(ow) no fio, teremos, pela mesma ordem: iPentrada | 2entrade| seide H 4 H H L L L H L u L L Fazendo a convengio de légica positiva, isto 6, fazendo a seguinte correspondéncia entre nivels de tensao @ niveis légicos: Procurando no catélogo um circuito com esta tabela de funcionamento, encontra-se um 7408 que ¢ tradicionaimente referido por AND se, em légica positiva nos colocarmes. 'No entanto, segundo esta nova perspectiva, a reprasentagso eléctrica do circuto devers ser € que acima se ilustra, de modo a nao perder a informacdo légica associada com o circuito, isto é, de forma a perceber que 0 circuito faz um OR em termos das variéveis légicas (que nao ‘conhecemos neste exemplo) e que so suportadas pelos “fos”. BB) Gate AND com entradas e saida activas aL. ‘Abreviadamente, seguindo o mesmo raciocinio, vem 1 & LJ 33Edigo de 8 de Julho de 1991 I, sMentrede 2hentrade | seide inective inactive active active HL 19 entrada ‘inactive | inactive active | inactive inective | inective active | active 22entrade | saida H H L L WV. circuito 7492 4 L H L Hq H H L ©) Gate OR com entradas activas aH e saida activa aL 1. entree inactive inactive active active HL 18entrada L L H H IV. circuito 7402 a” 28 entrod inactive active inactive active 2entrad rere 10 inective active active active ja | seide ree D) Gate AND com entradas activas aH e saida activa L ' &Edigao de 8 de Julho de 1991 1. tentrade | 2entrade | seide inactive | inactive | inactive inectiva | ective | inactive active | inactive | inactive active activa | active Ill, 12entrede | 22entrada| saide t L H L H H H L H H H L IV. eireuito 7400 E) Gate OR com entradas actvas a Le salda activa a H x T —N) 1, a2entraca | 29entree | selae inactive | inactive | inective inactive | active | active active | inective | active active | ectiva | active HL 1entrade | 22entrade| seide H H c H L H L H H L L H 1V, cirevite 7400 F) Gate AND com entradas actvas a Le saida activa aH, ' & 3.5Edigdo de 8 de Julho de 1991 UN. tPentrade | a%entrada| safdo inactive | inective | inactive inactive | active | inactive active | inactive | inective active | active | ective Ill 12entrade | 2entrada| seide H H H L L H L L IV. circuito 7402 Problema 4 Pretende-se implementar uma fung&o Z de quatro entradas A, B, C @ D, que soja activada ‘quando uma ou outra mas néo ambas as condigbes que se requerem forem salsteltas: 1) As entradas Ae B estio actvadas. 2) C ou D ov ambas estio activadas. ‘A) Admita que A e B so activas aH. eC, De Z so activas aL. B) Admita que todas as entradas e a saida so activas a H Em ambos os casos, desenhe os logigramas utlizando circuitos integrados disponiveis, comercialmente. A salda estara activa quando uma das condigbes @ $6 uma estiver activa. Portanto, logicamente, a saida serd um OU_EXCLUSIVO das duas condigbes, Nesta fase nao nos interessa Considerar a que nivel se dé a actvidade das condigées e da salda, Portanto teremos: Condig&o 1 Seide Condig&o 2 J A condigdo 1 6 um E légico das entradas A © Be a condigic 2 6 um QU légico das variéveis de entrada C e D. Continuando sem nos preocupar com os niveis a que se dio as actividades das varidveis, uma vez que estamos apenas a desenhar o logigrama, que se refere janae & astrutura ldgicn de questic sem entrara em detalhes de implementagio eléctrica, teremos: 3.6Edigdo de 8 de Julho de 1991 Variavel A, Condig&o 1 a Veriavel C. ~ 7 Variavel Note-se que a represemtagao nao esta terminada. Desennamos apenas o logigrama cas fung6es légicas. O que sabemos 6 que a condicdo 1 estard activa quando as variéveis Ae B ‘estiverem ambas actvas, que a condigdo 2 estaré activa quando pelo menos uma das variéveis C € D estiver activa e que a saida estar activa quando uma @ s6 uma das condigoes 1 2 estiver activa, A) Sabemos agora que as linhas que representam as varidveis A @ B esto no nivel alto (H) quando essas variéveis estdo activas © que as linhas que representam C e Dea saida Z estio no nivel baixo (L) quando essas variaveis estdo activas, Podemos, portanto representar a linha que, representando a variével A, entra no & por AH significande “quando esta linha esta H a varidvel A esta activa", © mesmo se passa em relagao. & variavel B. Por outro lado o circuito & “interpreta” as suas linhas de entrada como activas quando estas esto no nivel alto se lé n&o existirem os simbolos de inversao de polaridade. Em relagdo as variéveis C e D as linhas que as reprosentam terdo as designagdes C_Le D_L as entradas respectivas no OU terdo de ter 0 simbolo de inversdo de polaridade para que o OU. "possa saber" que deve interpretar aquelas linhas como representando uma variavel activa, quando estiver no nivel baixo (L). Recorde-se que 0 E © 0 OU como todos os circuitas referentes a este tipo de representagao proceseam se cues entradas e febricem es suas saides apenss em termos de actividade légiea Interna. Da mesma forma, a salda serd representada por Z_L ¢, por outro lado, © OU-EXCLUSIVO teré um simbolo inversor de polaridade para "saber" que quando "quiser" fazer a saida activa deve por a respectiva linha ao nivel baixo (L) ‘Com 0 que foi dito & fécil verficar que © circuito tera a seguinte representagéo: Condi¢&o 2 3.7Edigdo de 6 de Novembro de 1991 & AH CONDIGAG_1_H B_H__| st —— SAL SI CL. CONDIGAG_2_H Dt Repare-se que as linhas que representam as condigées 1 © 2 tém uma representagao coorente, De acordo com 9 esquema, a linha estark a H quando a saida de £ esté activa. Como & teirada respeciiva do OU-EXCLUSIVO tom a mesma convencao essa entrada do OU-EXCLUSIVO sera por ele considerada activa quando a CONDIGAO_1 se verificar, colocando o E a sua saida activa. © mesmo se pode veriicar para a condigao 2. Para representar 0 circuito com integrados correntes podemos recorrer & metodologia tudada no problema anterior. 7408 [—E AH memo] CONDIGAG_1_H 4 7486 7404 su] = T 2H zt 7400 [FT cr] CoNDIGao_2-H Dt o B) Como 6 facil de ver sera: 7408 [—& AH CONDIGAO_1_H 7486 eH = 7432 [oT cH coNDIGaO_2_H O_H: 3.8Edigéo de 8 de Julho de 1991 Problema 5 ‘Sto fornecidas as entradas A_L, B_H, C_LE D_H. Utiizando 0s circuites integrados da tabela 3.11-1, desenhe os logigramas das sequintes fungées A) 2=(A#B4C).(B+D) B) 2=(A+B+C).(Ced) C) Z2A+B+C+D ‘Sendo Z activa ao nivel baixo, Ha formas varias de resolver este problema. Segue-se uma possivel: A) A varidvel Z estara activa quando 0 primeiro factor estiver activo e 0 segundo factor também estiver activo. Por seu lado o primeiro factor estara activo quando a soma entre paréniesis (A+B+C) NAQ ESLIVER. O segundo factor estara activo quando a soma entre paréntisis estiver. Dal que, no entrando em linha de conta com os niveis de actividade das varidveis A, B, C, © Z, 0 esqueleto légico da fungdo seré: verigvel AS yt veriavelB 1 veriavelC~\_] E77]; seide 2 ' at veriévelD~, ‘A negagao entre a saida do OU superior @ a entrada do E resulta de que o£ tera nessa entrada actividade quando a saida do OU estiver nao activa e vice-versa, como se infere da légica do problema. Da mesma forma a entrada superior do segundo OU tem uma negagao pela légica do problema, Entrando agora em conta com 0s niveis das linhas a que as variaveis estéo activas, ha que introduzir simboles de inversao de polaridade nas entradas dos circuitos ligados as variaveis activas aL e ha que colocar um simbolo de inverséo de polaridade na saida do E, pelos mesmos motives. att 7 BH pS ca 7 fe Re Kt D_H 3.9Edigdo de 8 de Julho de 1991 [Se nos preocunarmos om reprasentar 0 legigrama com circuitos reais teremoe: 7400 At} >! 7402 pL»! 7400 cts = BH poze 7404 7439 That Dt 1) Com o mesmo tinw de consideragbes obiinha-se AL >T T BH cit & 2 T DLH ue, com circuits reais poderd ser representado por: 7410 At—__oj >! BH cL 7400 & 7404 7486 Thos bz py DH Repare-se que a negacdo da linha B desaparece para dar lugar a um sinal de inversao de polaridade na entrada respectva do OU e que, ao contrario, 0 sinal de inversao de polaridade 3.10Edig&o de 8 de Julho de 1991 deseparece em baixo para dar lugar a uma nogagso. Estas alteragées resultam do duplo signficado que 6 possivel airibuir & negagao: Por um lado, fungdo légica sobre uma variével A que a transforma numa outra variével B tal que Ba/A. Repare-se que se A esta representada por A_H numa linha, vird também /A_H an}! RAH or outro lado a negagéo pode ser encarada como um simples inversor de polaridade que “transforma” uma linha que representa uma variavel activa quando se encontra num determinado nivel numa outra que representa a mesma variavel activa quando se encontra no outro nivel AH ' AL c AL»! BH cu 7400 At >t 7427, ct el BH 24 DH Problema 6 Pretende-se implementar um circuito que acenda uma luz sob comando de terminals IN_L € TOL_H. A fungdo que val permitir acender a luz deverd ser activa a Le sera comandada pelos seguintes sinais: (1) Ligar @ tuz (TOL_H) (2) Inibir (INU; (3) Emergéncia (EMERG_L) @: (8) A ocasita nto & adequada (TNR_H), ‘A luz dever-se-A acender desde que a ocasio seja adequada, 0 comando da luz nao seia inibido pelo sinal IN e seja dada ordem para ligar a Wvz. Se, contudo, se verificar uma femergéncia, a luz dever-se-& acender independentemente dos outros comandos. Desenhe um logigrama para 0 cicuito, em légica mista © em légica positiva, Besolugtio: AA luz acende-se se se der uma de duas situagées. Portarnto LUZ = CONDIGAO 1 + CONDIGAO 2 344Edig&o de 8 de Julho de 1991 Accondigao 1 6 dada por __ CONDICAO 1 = TOLIN-TNR ‘A condigao 2 6 dada por CONDIQAO 2 = EMERG Loge 0 esquema considerando apenas a estrutura légica seré: TON, TRS, [7 Wr, T > Luz Levando agora em conta os niveis em que as variéveis sio activas vird: ToL & TNRH, ' 7 oI Nt} ps Luz emerg yt ow TOLH—_ 7410 7404 & 7408 TNR_H. ‘ y INL bs LUZ EMERG_L. 3.12Edigdo de 8 de Julho de 1991 Problema 7 Diga como podera utilizar nove descodificadores do tipe 74138 para implementar um descodiicador com 6 linhas de endereco e 64 linhas de saida, ‘nota: O descoditicador do tipo 74138 tem o seguinte simbolo: 1H, (2H. 2 14H. 16_H__ 6H I32LH, 74138 xv sousunso fe ENS iaaaas xi P EN soaurnuna Jousun—o Sot S7L 58 59_L 60 61oL 62L 63_L wauruv—o ce Esta solugdo nao requer inversores. 3.13Edigéo de 8 de Julho de 1991 Problema 8 Trace © logigrama de um codificador de prioridades com 4 entradas, 10 a 13, e duas saldas ‘At @ AO. 13 deverd ter prioridade sobre 12 que por sua vez, deverd ter prioridade sobre It, atc. Preveja, ainda, a existéncia de uma entrada de enable e de duas saidas, uma de enable e outra de ‘grupo em que esta ditima indica se, estando 0 codificador activo, ha pelo menos uma entrada activa, Todas as entradas e saldas deverdo ser activas a H ‘Basolucso: ‘Comecemos por considerar uma tabela que defina o funcionamento global do dispositive: El =Entrade de enable El} Service req.| EO} GS Et aide de enable GS=Sinal de grupo —f(desact.) L x bt aBufferpere — [(ectiv.) H]” Néo redugéo do (ectiv.) H | Sim ree ® Lf Nenhuma entrada active Entrada active Como se pode ver quando a entrada de El esta LOW (no activa, portanto) todas as saidas ‘estéo inactivas (e portanto a LOW). O dispositivo esta, nessas condigdes inibido, ‘Quando El esté activa, as saldas podem ser activadas. A saida EO serve para ligar varios codificadores em cadeia, por forma a aumentar 0 mere de entradae trataveis. Nessas circunetAncias, a presenga de uma entrada activa (na tabela Service req.) inibe © codificador seguinte (porque foi encontrada a entrada mais prioritria) e a sua auséncia "passa a bola" ao codificador saguinte na cadeia. A saida GS indica se, estando o codificador "enabled", ha alguma (ou mais) entrada activa. |sso permite validar a configuragao de saidas ©, nomeadamente, separar o LL relative a néo haver entrada activa do que corresponde a haver a entrada 0 activa. ‘Com base nestes dados produ2-se a tabela dotalhada: Ei] 13 12 11 10] At Aol co 2 8 Errrrrrrrrrrxrrrir rrrgrrgrerrerre rx rrrreerrrrragreerx breerrerzree trex gererererererrorx prrrrrgrerrreerer przgrrgrecee gree ler ere rrr er eee Errrrrrrrrrrrrrer e =Edigdo de 8 de Julho de 1991 ‘Com base nesta tabela constroom-se os matas de Karnaugh: We boo foritt to oofo fo [fr [1 o1fo jo fii ft upped vol] o (in Ao (El=1) At=E1(13+12) Aoz€1.(13+13.11) Eo=e1.(13.2.17.10) GS=EI.(13+12+11+10) €1.( BTZTV 16) 301.66 Para a obtengdo das fungnoes com légica minima usaram-se alguns truques que os alunos ‘80 desafiados a descobri. E 0 logigrama simpitficado fica: Eu_H 10H, 6S_H HH, AO_H 12H. AL_H 13H, EILH, 3.15Edigao de 8 de Julho de 1991 Problema 9 Como deverd ligar dois multiplexers como os da fig.3.18.4 do texto teérico, de modo a construir um multiplexer com 16 entradas e uma saida? Use as gates suplementares que entender necessarias Resolucto: “251 TUX ENH. | SOURS @ aie OUT_H Bere ra Quando S3_H esiiver activado (a H), € escolhido (enabied), © multiplexer de baixo, Quando $9 estiver desactivado (a L), a gate NAND ce cima faz 0 enabie 60 muttplexer de cima. Os Multiplexers tém saida tri-state Problema 10 Suponha dado o multiplexer ca fig. 3.18.4 do texto teérice. Pretende-se obter numa das suas saidas 0 complemento do nivel l6gico do pino 14. Quais os niveis de tensao nas varias, entradas, e qual a salda pretendida?Edigao de 8 de Julho de 1991 Sao necessatios: Pe Enltadas: -Pino 14, com o valor a selecionar para a salda Sala: Problema 11 Pino 7 = L. Pino 1 “Pino 10 = L. “Pino 9 =H. ‘As tr8s Gltimas condig6es dizem respeito & selegdo do pino 14. -Pino 6, com 0 compiemento do valor aplicado ao pino 14. Uslize 0 multiplexer da figura seguinte para gerar a fungao ‘Besolucao: Fungao a gerar: ‘Tabela de verdade da fungao Z: 228,5,+5,V+5,8,V £S,,5,,V) 15,4 ,V4 5,5, S,5, =V pare S,S,=0 =V pere S,S,=1 pere 5,5. -+--c000 3 f= pare 5,5,=2 =o-0-0-0 317Edigao de 8 de Julho de 1991 Correspondendo as variévels S1 @ SO da funcao as varléveis de seleccao do multiplexer. Logo dever-se-do aplicar ao multiplexer as seguintes entradas @ saldas: Problema 12 Diga como pode utilizar 0 multiplexer da figura 3.18-2 do texto teérico para gerar a fungao 228,5,+5,WeVW+S, 0 (Sugestdo: considere que as entradas de dados do multiplexer pode aplicar funcbes légicas, para além de constantes e variaveis) W+5.5.vw+5.S, Vw+s,5,VW+S)S, VW SW vw 5,5,(VW)+5,S,(1+VW)+5,5,(W+W+VW)+S,S,(W+W+VW) 5.5, (VW)+5,5,(1)*5,5\(1)*5,5,(1) UX 9 s._\}s$ uN =o Problema 13 (A) Utiize um multiplexer de 8 entradas para gerar a fungao Z=Em(0,3,5,6,9,10,12,15) (B) Trace um logigrama s6 com NAND'S que impiemente a mesma funcao. (C) Se $6 uizar cicuitos integrados contendo cada um duas NAND'S de quatro entradas, Compare as duas solugoes anteriores contablizando, em cada caso. 0 numero total de integrados. 3.18Edigao de 8 de Julho de 1991 dade: Resolucto: Z=3m(0,3,5,6,9,10,12,15)=f(A,B,C,D) (a) + ------ cc 0000 ofp (8) 8, ctKo0Jors ii fio ooFOr TO) af for fo ufor fo rof_ FOr fo A fungao nao & simplificavel, logo tera de ser construida come uma soma dos mintermos. Z=ABCD +ABCD +ABCD+ABCD sABCD+ABCD +ABCD «ABCD Para esta fungdo slo entio precisos: 8 NAND'S ce 4 entradas que goram os comolementos dos mintermes, 1 NAND de @ entradas, 4 NAND'S a funcionar como inversores.Edigao de 8 de Julho de 1991 (c) Vee Portante: (i) Sendo dados A, B,C, De A,B, Ced “A solugao (A) requer um Cl (mux). “A solugao (B) requer 13 gates NAND de 4 entradas, ou seja 7 C's. {i Nao sendo dados A, B, CeD A solugao (A) requer 2 Cis, (um mux @ um inversor que pode ser NAND), *A solugao (B) requer 17 gates NANO de 4 entradas (0s Unicos admitides pelo problema),ou sea, 9 CIs. Problema 14 Utilize um multiplexer de 8 entradas para gerar a fungao {A,8,C,0,E)=Em(0-5,10,13,20-25,30,31) Para resolver este tipo de problema hé que comegar por construir a tabela da fungao 3.20Edicao de 8 de Julho de 1991 eco 00000 00001 0010 o001t 00100 ootor 00110 otis 91000 1001 roto orort 01100 ortot orto ont 10000 10001 10010 10011 10100 10101 10110 yorty 11000 11001 11010 11014 11400 a1t0t 11410 vinat © multiplexer que se protende utilizar 6 um multiplexer de 3 entradas de controlo LULL ox }e ape ° Nao temos entradas suficientes no multiplexer para uma aplicagao classica do problema. A solugso consiste em fazer uma extensdo dos conceitos mais classicos: Dasta forma comegamos por escoiner quaisquer 3 das 5 variaveis da fungdo colecamo-las nas entradas de selecedo do mulipiexer,Por comadidade usamos as 3 de maior peso @ ligamo-as por ordem de peso as aniracas de seicgao correspondenies co muhiplexer, 3.24Edigao de 8 de Julho de 1991 Li Sa ~B LHL Quando A=0, B=0 © C=0 estamos numa das primeiras quatro linhas da tabela da fungdo. Nessas 4 linhas a fungo vale 1. Como, nesta sitvago 0 multiplexer coloca a saida o valor da entrada 0, correspondente a contiguragéo 000 das variévels de controlo, se fizermos essa ‘entrada permanentemente igual a 1, © multiplexer, para Aa, Ba @ CaO tem na sua saida a valor da fungao, © caso de A=0, B=0 © Cat corresponde as linhas da tabela de 4 a 7. 0 valor da {fungao nessa situagéo nao ¢ igual em todas as linhas. A Gnica coisa que distingue essas 4 linhas é a configuragao das variéveis D e E. Verifica-se, por observagdo, que a funcéo vale 1 quando a0 € vale 0 quando D=1. Conclui-se que, na situagao A=0, BuO € Cnt a fungio é f=D Por conseguinte coloca-se esse valor na entrada 1 do multiplexer. No grupo seguinte de 4 linhas da tabela (As0, Ba1 @ C=O) veriicase que 2 {ungéo também & dependente de D e E. No caso concreto temos: DE Dai que, na entrada 2 do Multiplexer se coloque este valor de f 0 que obriga ao uso de l6gica exterior ao multiplexer. Por repeticao deste raciocinio chega-se ao esquema fina! 3.22Edicao de 8 de Julho de 1991 Problema 15 Considere 0 seguinte circuito representado em légica mista: wrernuerorov [27 accAot_H i & RESULTADO_H & x bas conpicho.n vesuicans | Sabendo que as varidveis INTERRUPTOR_ON € ACGAO1 estio activas e que a linha DESLIGAR_L est a0 nivel H, a) Em que nivel esta a isha CONDIGAO_H? Porqué? ') A variével RESULTADO esta ou nao activa? Porque? A solupdo esperada ora 2 sequinte: Mareamos no esquema 0 nivel eléctrico dos diversos sinais @ 0 estado de actividade das iversas variéveis presentes no esquema e dos terminais das gates 4 A RESULTADO_H 7 in, & a redta™ |conbickox vesucan |e 7 ‘a) Como se pode ver no esquema a linha CONDICAO_H esté 20 nivel HIGH, 'b) Como se pode ver no esquema a linha RESULTADO_H esta ao nivel HIGH, pelo que a varidvel RESULTADO esta ACTIVA Expliquemos agora um pouco melhor aigune pontoe para tentar desfazer confusdes que aparentemente existem Consideremos, por exemplo, para comegar, a zona superior esquerda do esquema. E afirmado que as duas variaveis de entrada estéo activas, E totalmente errado concluir que as entradas da gate também esto, Nao existe uma relagao imediata entre as entradas das gates e o valor das variveis que do entidades abstractas. Existe um sinal eléctrico que da supore fisico a esse conceito abstracto que, de alguma forma, serve de interface entre o mundo das varidveis e da légica e o mundo dos dispositives eléetrices © dat tonedoe, Para conhecer o valor da entrada da gate ha que realizar 2 passos: 1 A partir do valor da variéve', determinar o nivel eléctrico do sinal, 2 A partir daquele nivel determinar o estado de actividade das entradas. E um dado do problema que a varidvel INTERRUPTOR_ON esta activa. (Neste contexto, as variaveis logicas esto activa ou inactivas mas nao a 0 ou a J. Por outro lade nao tem qualquer sentido referir que estao a HIGH ou a LOW. Como o sinal que suporta essa variével (INTERRUPTOR_ON_L) esta, de cordo com 0 seu nome a LOW quando a variavel esta activa, conclui-se que o fio esta a LOW. A partir decie momento © nosso vaciocinio prossegue sem qualquer releréncia directa & 3.23Edigdo de 8 de Julho de 1991 variével INTERRUPTOR_ON. Como 0 fio esté em LOW, a entrada superior da gate OR esté a LOW. Como essa entrada 6, do ponte de vista da gate, activa a HIGH, a entrada considerada inactva, Avatiavel ACGAOT esta activa, o que significa que o sinal ACGAO1_H esta a HIGH Por conseguinte, a entrada infrior da gate esta a HIGH, Como a entrada 6 activa a LOW, a gate considera-a inactva Com as duas entradas inactivas © OR terd a sua sala inactiva. Como essa saida é activa a LOW, 6 fo de saida sore colocado a HIGH. Como esse fo esta HIGH, a entrada da gate 1 esté activa, pelo que a sua saida também esté ‘activa. Como a saida ¢ activa a LOW o fo de said fica a LOW. Portanto a entrada superior da gate da direita esta a LOW. © ramo inferior do circuito poderd ser analsado da seguinte forma Como. sinal INTERRUPTOR_ON _L esta a LOW a entrada superior ca gate & estéaciva Como 0 sinal DESLIGAR_L esta a HIGH, a entrada inferior também esta activa Portanto @ saida do AND estaré activa e como esta é activa a HIGH, 0 fio CONDIGAO_H cestard a HIGH. Logo, a entrada interior da gate da direita esté @ HIGH. ‘As duas entrada do AND da diteita estéo. portanto, acvas, pelo que a saida esta activa @ o sinal RESULTADO.H est a HIGH ‘Como RESULTADO_H esti a HIGH, a variavel RESULTADO esta activa NOTA: Repare-se que aunca se passou directamente, na raciocinio, de uma varidvel para a entrada de uma gate, nem da saida de uma gate para uma variével. Passa-se sempre tendo em ‘sonsideracto as sinais ou ios de igacio Problema 16 Dispoe de 4 mutiplexeres de 3 entradas de control (¢ 8 de dados) e de um descosificador de 2 entradas (1 de 4) Projecte, usando 0 material relerido, um multiplexer com 5 entradas de controt (22 de ados). Especifique as suposigdes feitas em relacdo ao material de que dispde. Se necessitar pode usar “gates” simples suplementares, ‘Sabemos que a tética @ usar para expandir multiplexeres a de associar varias “camadas” de multplexeres pequenos para realizar um “grande” com 0 nlimero de entradas adequadas. No caso em estudo, dispomos de 4 circuitos de B entradas de dadas 0 que garante, desde logo, a existéncia de material para realizar a primeira camada que recebera direclamente as 32 entradas de dados (Ver esquema 1) (Opprobiema surge na segunda camada. Por falta de um novo multiplexer, teré de ser implementado um, ‘Sabemos da existéncia de um descodificador de 2 entradas, Como se sabe, um mux tem na sua estrutura um descodificador. E possivel realizar duas solugGes: Na primeira, vamos supor que os muxes tém saida TTL totem-pole normal. Na segunda usaremos cireuilos de salda tri-state, 14 solucdo: femos de multiplexar as 4 saidas dos 4 multiplexeres da primeira camada A solugdo mals imediata seria a de realizar uma estrutura classica de multiplexer (Ver esquema 2): ‘No entanto, podemos simpiificar um pouto se impusermos que os muxes de 8 entradas tenham uma entrada de Enable. Nesse caso a {ungao de autorizagao ou bioquelo da passage de ‘dados no mux da 2! camiada pode passar a ser desempentiada pelo sinal de Enable dos 4 muxes da primeira camada ‘A solugao final vird entdo come liustrado no esquema 3 3.24Edigao de 8 de Julho de 1991 | UL ak : aH ) a 7 wo. , —— nee | 13 | na | aK je ef 7 hen 88 : WH oh oh i aan shea af 7 oa . yt — | —_—) —=] —— —— SS 3 ° foEdigdo de 8 de Julho de 1991 Esquema2 21 Solucdo: Se usarmos muxes de saida tri-state podemes it um pouco mais longe na simplilicagao, upriminde a gate de aids, como s0 pode ver no eaquema Neste caso a fun¢do multiplexagem & transferida para os butlers tri-state internos dos 3.26Edicdo de 8 de Julho de 1991 Eequema 3 3.27Edig&o de 8 de Julho de 1991 83, SH. 3.28 e = R aEdigao de 8 de Julho de 1991 Problema 16 Projecte, usando légica mista, um citeuito com 3 entradas, ACGAOT, ACGAO2 & ‘ACGAOS e uma saida RESULTADO. RESULTADO estara activa quando ACGAO? estiver activa e uma e s6 uma das outras «vas estver activa, ob quando apenas a ACGAOS estver activa "ACGAO1, ACGAOS @ RESULTADO edo acvas a Le ACQAO2 activa a H Comecemos por fazer uma tabela da fun¢ac RESULTADO. Convém referir que ha varias hipéteses de entender a especificacao informal do tenunciado e, portanto, nao é esta a dnica solugao: RESULTADO Inactive inactive Inactive ~—Inativo, Inactive Inactive Active. Active Inactive Activo Inactive Inactive Inactivo Activ. Activo Inactive Activ Inactivo Inactive Inactive Active Inactivo —Activo Activo Activo Active Inactive Activo Activo Active Active Inactivo aqui o seguinte mapa de Karmaugh anne PN Ae Te [ale © 2 sequinte fungao: t2ACGAO1-ACGAO2-ACGAOS + ACGAO2Z-ACGAO3 [A implementagao em légica mista sera, portanto, para comegar um simples logigrama: acghot oghoe Acghos, RESULTADO Se considerarmos o nivel dos sinais de suporte o esquema evolui para: 3.29Edigao de 8 de Julho de 1991 Acgaot 8 Acghon H AGAOS_L =f a PRESUCrADO 3 Ln Transformando, por fim, o circuit para obterineprados comercais, obtém-s0 0 equine esquema tna! aoe ran s ACGAOT_L Acgaoz 4 AcgAoa -SUCTADO. 7402 3.30Edicao de 8 de Julho de 1991 Capitulo 3 Circuit mbinatoric PR Pr Problema 1 Sabendo que as caracteristicas de corrente das gates TTL das séries LS e Normal séo as Indicadas na tabela que se segue (em valores maximos), Normal ts lon -400uA | -400pa Jou. 16ma ama nH 40 pA 20 uA He -1,6mA | -0,4ma fem aus loH= Corrente de saide da gate no nivel H loL= Corrente de saide de gate no nivel L !IH= Corrente de entrada na gate no nivel H li = Corrente de entrade na gate no nivel L, 1 om que se adoptou a convengéo de ulilizar © sinal (-) para designar correntes que saem da gate, nao se uilizando sinal para as correntes que entram na gate, diga qual o fan-out de uma gate TTL série Normal que ataque gates TTL série LS, Qual o nivel de tensao na ligagao entre as. Gates que constitu 9 factor limitstive do fan-out? Porqué? Problema 2 AA descrigao de uma fun¢o OU-EXCLUSIVO em légica mista pose ser feita & custa da seguinte tabeia de verdade: AB | AeB in in | In Ac in | Ac In Ac] Ac Ac Ac | In com Ine Inactive Active (A) Desenhe o simbolo desta gate, em légica mista, de modo a aceitar as entradas activas aL ea gerara saida activa aH. (8) Identicamente a alinea (A), para 0 caso de A ser activa a L, B activa a H, @ a saida activa a L. (C) Mostre que as gatas das alineas (A) 9 (B) ef fisicamente a moma 6 ainds que 70 idénticas a um OU-EXCLUSIVO com entradas activas aH e a saida activa a H 331Edicao de 8 de Julho de 1991 Problema 3 Séo dados A_L, B_H, C_L e D_H. Utiizando os citcvitos integrados da tabela 3.11-1, desenhe os logigramas das seguintes funcbes, estabelecende o paralelo entre esses logigramas & 195 que obtem em logica mista directamente da expresso das fungées (2: activo a H) a) Z = (A+ 0X +) b)Z=ABC+BD ©) Repita (A) © (B) para o caso de se ter ZL Problema 4 Desenhe o logigrama de um descodificador eapaz de acsitar na entrada um Unico digite BCD. Problema 5 Desenhe um transcodificador que aceita nas suas entradas um digito BCD fornece nas suas saidas 0 cédigo requerido para acender um display de 7 segmentos representative do digito de entrada. Problema 6 Sendo dado o seguinte descosiicador (tipo 74199) oh — at, wR 32 2 yen sh raf, OR 13—J2 2h— 'S—SeN 3K iga como o pode utilizar para desmuliplexa’ 2 bits de dados, ALL © BL. Problema 7 Dado 0 descasificador 7442, xv SENS Wor YAR UN— diga como aria para gerar & custa dele (e, evenivaliiente, de gates suplementares) a tungao HAB.C.D)=540,1,2,4.8) E possivel, com este descodificador, gerar qualquer fungao de 4 variaveis? Porqué? 3.32Edicdo de 8 de Julho de 1991 Problema 8 ( Exame 4 de Setembro de 1986) Utlizando descodificadores BCD (um de dez) © 0 minimo de légica adicional, projecte um descodificador binario (um de 16) Problema 9 Utiizando um multiplexer com 3 variéveis de controle alguma légica adicional, sintetize a seguinte fungaor a) ( Exame 4 de Setembro de 1986) f=(A@ 8) (C8 D) b) (1 Teste - 22 de Malo de 1987) (A@ B)- (C@ D) ¢) (Teste - 27 de Julho de 1987) f=AB+ACD+ABCD 6) (1" Tesie-13 de Dezembro de 1986) 1=3m(0,2,3,5.7,12,13,14) com indiferengas nas posigdes 1, 10 6 15 ©) (Exame de 2 Epoca - 13 ae Abril de 1988) 168 (€ 00) + ABC + Ab + co Problema 10 (18 Teste - 22 de Maio de 1987) Considere 0 seguinte circuito em que a porta 2 ¢ um butler tri-state sv @ @ f c 2) Que caracteristicas deve ter a gate marcada com 1? ) Faca a tabola da fungao F Problema 14 (18 Teste - 22 de’ Maio de 1987) Considere que dispse de mulislaxeras de 3 antradae de controle, © de descodificedores 1 de 8, Especificando em pormenor os circvitos que usar, construir um multiplexer de 6 entradas de controle, Problema 12 (12 Teste - 22 de Maio de 1987) Usando um descodificador e a légica suplementar que achar conveniente, consirua a fungao f=AB+BC 3.33Edigdo de 8 de Julho de 1991 Problema 13 (2! Exame - 22 de Fevereiro de 1988) Considere 0 seguinte circuito: Ga an hy Jo on ry c co. 1 cH Tb Ls a) Qual é a expressao da fungao booleana X expressa nas varidveis A, Be C? b) Se as variavels A,B eC estiverem activas, qual 6 0 nivel de tensdo da linha Z_H? Problema 14 (Exame - 27 de Julho de 1987) Utlizando descodificaderos do tipe aprocontade na figura, projecte um descoditicador bindrio de 6 variaveis, isto é, um descodificadar 1 de 64 bees j LLit Descadificedor BCD, isto é, + = 1de10 ° 2 TTTTTTTTTT Problema 15 (Exame - 27 de Julho de 1987) Considere 0 seguinte circuito representado em légica mista Ln & | eeo_potenciatt The [e aT ALARMEL ALERTAAACTIVOLL. POSTO_OCUPADO_H Supondo que as variéveis SENSOR_ACTIVO © ACCAO_INIBIDA esti activas © que a linha POSTO_OCUPADO H esté no nivel LOW, indiave, justifcando: ‘) A variével ERRO_POTENCIAL esta activa ou nao activa? ») A linha ALARME_L esta a que nivel? ¢) Um nome razoavel para a linha indicada com um X. 3.34Edicdo de 8 de Julho de 1991 Problema 16 (Teste - 27 de Julho de 1987) Considere o seguinte circuito 4) Garacterize cada um dos circuitos envolvides quanto 20 tipo de saida. ) "Funcionaimente 0s circuitos 2 0 3 desempenham a mesma tarefa, pelo que um deles pode ser retirado.” Esta afirmacao esta correcta? Porqué? ©) Determinar a tabela da {ungdo F representada. Problema 17 (18 Teste - 16 de Maio de 1987) Considere as caracteristicas de salda e entrada das séries TTL LS @ da TTL normal correntes TTULS TTLN — unidades lon 400-400 uA lo 8 16 mA hi 20 40 MA he 4 46 mA 4) Calcule quantas gates TTL. normal podem ser atacadas pela saida de uma TTLLS. ») Calcule quantas gates TTTLS podem se” atacadas pela saida de uma TTL normal ©) Que significam as siglas lay © l.? Problema 18 (1# Teste - 18 de Maio de 1987) Cansidere 0 seguinte circuto representado em idgica msta ceo w conn igor z accor | n RESULTADO-H = 7 x acehosH T CONDIG302_ACTIV AH Sabendo que as varidveis ACQAO! & ACGAMA wetdn activas. que a linha ACGAO2_L esté no valor H, 2) Em que nivel esta a linha CONDIGAO1_H? Porque?” b) A variavel RESULTADO esta ou no aca? ©) Indique um nome razodvel para a linha que esta relerenciada como X. 335Edigdo de 8 de Julho de 1991 Problema 19 (18 Teste - 16 de Maio de 1987) Considere o esquema da figura: eo 1d 10010 fi 7 F a) Sendo A a variavel de maior peso ¢ D a de menor, diga qual a fungao {(A.8,C,D) sintetizada pelo multiplexer da figura. Simpliique-a pelo proceso que entender. ') Considere agora que cispoe de um multiplexer semelhante, mas com a saida negada. Come construiia a fungao? Problema 20 (12 Teste - 16 de Maio de 1987) Implemente um transcooticador codigo retlectido - 7 segmentos utilzando 0 menor ‘nimero possivel de componentes. ‘Na implementagao deste circulto pode utilizar todes 0¢ circuitos conhecidos das aulas. Sugesto: Use, entre outro material, um transcodificader BCD - 7 segmentos, Problema 21 (Exame de 2° Epoca - 24 de Abril de 1987) 4) Sintetize © desenhe 0 logigrama da fungde {a figura 6 0 minime possivel de Iégica adicional DC BA [itt Em(1,3,4.6,7) uillzando o descoditicador ° 5 YYYYYYIYTT ») Poderia com a saida obtida atacar o clock de um fiplop? Justiique. So saberd responder a esa alinea depois de estudar a materia de asincranos, ©) Pode sintetizar qualquer fungao de 4 variavele com este descodiicador? Jstfque Problema 22 (Exame - 20 de Fevereiro de 1987) Considere 0 seguinte circuito: Os dois circuitos que tém a resistencia a salda sto circuitos de colector abert, © tempo de atraso de cada circuito 6 de 10 ns. Complete o diagrama temporal 336Edicao de 8 de Julho de 1991 f xone Ff y Problema 23 (Exame - 20 de Fevereiro de 1987) Considere 0 seguinte circuito representado em lévica mista: os FT] roe recurso BUS_DISPONNELH — [—Z] SINC_ACTIVO_H — FASE IL Considere que a varidvel PEDIDO_DE_ACESSO esta activa, e as linhas BUS_DISPONIVEL_H © SING_ACTIVO_H estao amas ao nivel H. a) A linha FASE_1_L esté ao nivel H ou L? b) A variavel PEDIR_RECURSO esta activa ou néo activa? Problema 24 (Exame - 20 de Fevereiro de 1987) Considere 0 seg vinte circuito que utiiza um descodificador com satdas activas a LOW e um NAND de § entradas: ENA 3 7 Usande um multiplexer de 3 entradas de control construa um circulto que realize a mesma fungéo. Problema 25 (1 Teste-13 de Dezembro de 1986) Considere © seguinte circuito representade em légica mista: ACCAOT_H z COMBINACAG_L accwozt Tr |_AeCAO FINAL H ACCAOS_H eT Admitindo que a variavel ACCAO! esta activa, a variével ACCAOS nao est activa 8 a linha ACCAQ2_L esta no nivel H, indique, justticando com brevidade. 2) $@ a variavel COMBINACAO esté activa ou ndo activa. 5) O nivel (H ou Lda linha ACCAO_FINAL_H 3.37Edic&o de 8 de Julho de 1991 Problema 26 (Exame de 2* Epoca - 8 de Abril de 1986) Considere o seguinte circuit em que MUX é um multiplexer de 8 entradas de dados 1 > po1z3s4s67 i Mux f Qual a expressio simpliicada da tungao implementada por este circuito? Problema 27 (Exame 12 de Julho de 1986) Considere a tigura seguinte A entrada V1 tem uma transigéo abrupta de “0” ps ‘A "gate" 1 tem um tempo de atraso de 5 ns e as "gates" 2 @ 3 tém um tempo de airaco de 10 na Desenhe 0 diagrama temporal das 4 formas de onda V; @ Vg, indicando no diagrama os respectivos tempos. Problema 28 (Exame 12 de Julho de 1986) Considere a figura seguinte: a) Qual ¢ a tungao sintetizada pelo multiplexer. Simplifique-a. 6) Quando ocorrer uma mudanga na configura¢ao das varidveis de control poderdo ocorrer picos nas de saida? Porque? Problema 29 (Repescagem do 1? Teste - 27 de Julho de 1987) Projecto um circuito de § entradas que exibe saida 1 quando a maioria das entradas for 1, @ 0 nos casos restantes 338Edicao de 8 de Julho de 1991 Problema 30 (3 Exame - de 1987) Utiizando 0 minimo de légica possivel, projecte um descodiicador com 3 linhas de ‘entrada, 8 saldas © uma entrada de “enable” activa a LOW. (Qual o fan-in de cada uma das entradas e como faria para melhorar a situagao? Problema 31 (Exame de 2* Epoca - 13 de Abril de 1988) Considere © seguinte circuito representado em légica mista: ‘CARREGARL = RETERH ACCIONAR_L INICIO_H ST ACGAO_L. oT ‘Se as variéveis de entrada CARREGAR © ACCIONAR estverem activas e as restantes nao activas, a varidvel ACGAO esta activa ou no activa? Explique o seu raciocinio. Problema 32 (18 Exame - 8 de Julho de 1988) Considere 0 seguinte circuit ENTRADAL ARRANQUEL on BLOQUE IH aT} SA TT] Acco Ise ARO a) Se todas as variaveis de entrada estiverem activas, a variével SAIDA esta activa ou nactiva? b) Indique um nome adequado para a linha assinalada com um X Problema 33 (1? Exame - 8 de Julho de 1988) Considere o seguinte circuito em que todas as gates so de aida em colector aberto (open-coliector) sv a) wand [2830 exor | 40 36 sy > ; ExnoR| 4036, €) Quai a tungao logica desempenhada por este circvito? ) Considere as caracteristicas temporais das portas (em nanosegundos). Qual ¢ o caso de maior atraso de propagacéo © qual é esse atraso? ©. D Problema 34 (1? Exame - 8 de Julho de 1988) 1. Dade seguinte fungie: {= AB+BC+Ca+ABT 3.39Edicao de 4 de Dezembro de 1991 a) implemanta.a usanda um multiplexer do 4 entradas (2 entradas de controla) b) usando o multivexer anterior quantas implementagoes diferentes da fungao poderia fazer? Porqua? Problema 35 (18 Teste - 12 de Dezembro de 1987) Considere o seguinte cicuito vec NOTA-A porte NAND ‘——> representeds é open collector c > a) Quai a fungao légica desempenhada por este circvito? b)Suponha que substitui a porta NAND, no cireuito acima, por um NOR. Como se comportaria o circuito neste caso? Jusiique Em relagéo & montagem da figura. considere os seguintes tempos de atiasn para as varias portas, em nanosegundes: [ NAND not | eurrer | ExOR es a wmt_[ ze [1s] ie] 20 Considere ainda, que 0 tempo para o buller tr-siate passat do estado de alta impedancia ara um estado de condugao ou vice-versa & de 25ns (Qual o caso de maior atraso de propagacao? Quanto ¢ esse atraso? Problema 36 (1? Teste - 12 de Dezemoro de 1987) Considere 2 sequinte figura em que 0 circuite representade é um MULTIPLEXER aAotTBo 185 ores 4s67 F | ‘Supondo que A ¢ @ varidvel com maior peso e D a de menor peso, escreva a expressao légica Ge 1(A,B,C.D), Simpiiique-a, pelo processo que entencer Problema 37 (1! Teste - 12 de Dezembro de 1987) Usando 9 formalismo da lagica mista projecte 0 circuito combinatério de controle de um elevador entre dois pisos. O circuito tera as seguintes entradas: Elevador_no_piso_interior_L, Elevador_no_piso_superior_L, Elevador_a_subir_H, Elevador_a_descer_H, Pedido_ce_subida_L, Pedido_de_descida | e Porta_aberta fi a seguintes saidas: Marcha_ascendente_H, Marcha_descengente_H inferior_bloqueada_L Porta_superior bloqueadal @ PornEdigdo de 8 de Jutho de 1991 Problema 38 (Exame de 31 de Janeiro de 1989) Considere 0 seguinte circuito: Sabendo que para @ negagao tpHi=IpLH=5 ns © para 0 AND tphiLetpLH=10 ns, faga 0 lagrama temporal que mostre a variagao da saida Z quando a entrada X tern uma variago de Low ara High e, apés estabilizacdo, de High para Low. Problema 39 (Exame de 31 de Janeito de 198) Uiilizando um multiplexer com 3 variéveis de control (0 @ 0 minimo de légica adicional, implemente a fungao (0,9,4,5,9.18,17,18,25,26,28) Problema 40 (Exame de 31 de Janeiro de 1989) Considere o seguinte citcuto desenhado segundo as regras da légica mista: x ' _ORDEM- VAL ips Knestaavaa ys | FRESENCA H a) Incique (e justiique) uma confi entrada que tome ALARME inactive ') Indique um nome razoavel para a linha X. iguragao de actividade/ngo actividade das variéveis de Problema 41 (Exame de 21 de Fevereiro de 1988) No circuito que a seguir se indica, o circuito 1 tem uma saida “open-collector", o circuito 2 tem uma saida “tri-state” © os restantes tém saida “totem-pole" normal ‘A montagem esta correcta? Que faz 0 circuto, no caso de estar correcto? Yeo a 2.2K P ; fe = Problema 42 (Examo de 21 de Fevereire ue 1988) Projecte, usando como base um implemente a tungao: Vee 22k 0g ‘uliplexer com 2 entradas de selec¢do, um circvito que fenBe+ice BC 3.41Edicao de 8 de Julho de 1991 Problema 43 (Exame de 17 de Marco de 1989) Projecte a realizago da {ungéo F gerada pelo circuito seguinte, usando como base um descodiicador. E at a z 8 = F c Lye a Nota: 0 citculto no esta representado em légica mista Problema 44 (Exame de 7 de Julho de 1989) Considere 0 seguinte circuito A 8 4 o—. My a) Qual a fungao concretizada pelo circvito? ») Sintetize de novo a fungi usando 0 minime de ldgica possivel Problema 45 (Exame de 17 de Julho de 1989) Considere a fungao sequiate: f=AB+AC+ BC ‘Sabendo que a linha que da suporte a é activa a H, e que as linhas de entrada sao activas a L ‘com oxcepgiio da B que é activa a H, faga, om iégica mista 0 esquema da {ung procurando gastar (© menor nimero possivel de integrados. (no se preocupe com as releréncias deles) Problema 46 (Exame de 8 de Setembro de 1989) 2. Considere a seguinte fungac: f= (A+B). (AC+B) Sem a simplificar, desenhe, usando légica mista, 0 esquema eléctrico da fungao, usando 0 ‘ndmero minimo de integrados comerciais. As variéveis A, C séo suportadas por fios que estio aL {quanco as varlave's estao actvas e f€ B 540 suporiadas por tos que estao a H quando as varavels estéo acivas, 3.42Edicao de 8 de Julho de 1991 Problema 47 (Exame de 8 de Setembro de 1989) Considere que dispoe de multiplexeres de & linhas de entrada, 3 de controle @ uma linha de enable activa a L.A salda do multiplexer é activa a L, também, @ € do tipo TTL convencional (totem-pole) Usando 0 minimo de légica adicional, construa um multi cor de 16 entradas. 3.43Edigdo de 8 de Julho de 1991 CAPITULO 4 Circuitos Sequenciais Basicos PROBLEMAS RESOLVIDOS Problema + Para cada um dos circuitos representados nas figuras seguintes, responda as questoes: (A) Trata-se de um circuito combinatério ou sequencial? () Podera servir como elemento de meméria? (C) Sera um latch ou um Tip-tiop? oo 4 a —_ B ‘esolucso: Circuito 1 (A) Trata-se de um circuito sequencial, porque as saidas num dado instante nao dependem Lnicamente do valor das entradas nesse instante, dependem também de acontecimentas anteriores (estado do circuit, (8) Para ser um elemento de memoria € necessario que possa memorizar todas as ‘ocorréncias venificadas na entrada X. Se tivermes por exemplo X=0, toremoe 5-0 (independentemente do valor anterior de 8), ©Edi¢do de 8 de Julho de 1991 Que rd provocar que a saida fique estavelmente com 0 valor Sef A parti de agora qualquer vvariagao no valor da entrada X, nda provocara alteragao na caiva S Com os pressupostos anteriores, conclui-se que 0 circuilo néo pode servir como elemento de meméria, (C) Atendendo a que no ¢ elemento de memoria, 0 circuito nao pode ser consequentemente latch ou fliplop, que sao dois tipos de memérias. Circuito 2 (A) Pelas mesmas raz6es referidas para o circulto!, tata-se de um circuito sequencial (8) Numa analise equivalente a feita para o circuito anterior.canstata.ce que quando se atingir uma sitvagdo em que se tenha X=0 @ Set, 0 circuito ficara estavelmente com o valor ‘S=1. So em seguida 0 valor de X variar para 1, 0 citeuito entrard em oscilagao. com o valor ve © @ alternar entre 0 @ 1. Nestas condigdes néo se trata portanto de um elemento de memoria (C) Pelas mesmas razbes invocadas no circullo 1, nao é um latch ou um fip-lop. Citeuito 3 {A) Pelas mesmas raz6es referidas para o circuito 1, trata-se de um circuito sequencial (B) Pela andlse deste circuito constata-se que desde que a entrada X assuma alguma ver 0 valor "1", a saida S assume este valor. nunca mais daiuansin de o tor, Qualguer postence variagao no valor da entrada X, nao tem efeito na saida S. Constata-se assim que o circuite 3 nae € um elemento de meméria, {C) Pelas mesmas raz6es jé invocadas para os circultos anteriores, este circuito nao é iguaimente um latch ou um flip-flop, Circuito 4 (A) Pelas mesmas razbes reteridas para o cicuito 1, trata-se de um circuito sequencia (B) Quando se atingir uma sitvagao em que se tenha X="1" © S="0", 0 cireuito heard estavelmente no estado Se"0". Se em seguida o valor de X mudar para "0", a circuto ontward am oscitagao, com o valor de $ a alternar entre “1" @ “0”. Nesias condigdes, constata-se que eco Circuito ndo & um elemento de memona. (6) Pelas razbes atras invocadas para 0 circuto 1, este circuito no ¢ igualmente um latch ou um flip-flop, (A) Pelas mesmas raz6es referidas para o circuito 1, trata-se de um circuito sequencia (8) Para tazer a analise do comportamento vamos procurar uma corfiguragéo dos valores as entradas X € Y que faga 0 circuito evoluir independentemente dos valores azsumidoc neces altura por Ae B. \Vejamos entéo 0 que acontece quando X="0" e Y="1". 0 circuito assume os valores Az"I" Be’0". Se em seguida tivermos X="0" e Ya"0", 0 circuit mantém o estado Au"!" © Ba"O" e se tivermos X="1" @ Ye"0", teremos As‘0" e Bs"l", Por iltimo se a configuragdo na entrads for XeY="1", teremos para as saidas os valores A-B-"0" Constata-se que, com excepeao desta lima contigurage de entrada, para todas as outras 08 valores das saldas sao complementares. Designando por estado 1, 0 assumido pelo circuito quando An"1* @ ="0", © por estado 0, 0 assumido pelo circvito quando A="0" © B="1", teremos em sintese para o citeuita S Se XeY="0", 0 circuito mantém o estado, Se Xe"I" © Y="0", 0 circuito passa pata o estado 0. Se X="0" € Y="1", 0 circuito passa para o estado 1 Se XeY="t", obtém-se A=B='0 Velamos agora 0 que se passa quando o circuito esta na altima sitvagdo apresentada Se a seguir a esta situagio, a conliguracdo cas entradas passar a X-Y="0", ndo ¢ Possivel prever o que iré acontecer,isio é, para que estado € que @ eircuite evoluira. Dependende 42Edigao de 8 de Julho de 1991 de qual a entrada X ou Y que assuma o valor "0", ou de qual a gate NOR que conduza mais rapidamente, assim o circuito pasar 0 ou para o estado 1 Desta analise constata-se que 0 circuito 5 apresenta dois estados estaveis, que podem ser aleangados através de adequada actuagao sobre as entradas. Podendo memorizar de modo estavel tanto © valor "0",como 0 valor "I", conclui-se que é um elemento de meméria, (©) Como a variagao das saidas nao depende de qualquer entrada de temporizagao, mas Unicamente das entradas Xe Y, trata-se de um latch e no de um flip-flop. Na realidade trata-se de um latch B-S com R (Rese!) correspondente a entrada X e S (Set) fra entrada Y. O facto da complementaridade das saidas no se verificar para Precisamente caracteristica do latch R-S. Problema 2 Para 0 circvito representado na figura seguinte, estabelega o diagrama temporal da saida S entre t0 @ t1, assumindo que em t0 se tem Qi="0", Q2="1" @ Q3a"1" cl | Considere que © periodo do impulso de relégio Cl ¢ tal, que se fem 0 seguinte diagrama tomporal em relagio a0 intervalo de tempo 11-10: cl I | ‘Besolucao: Comecemos por analisar a situagao: Afirma-se que HE La H Q, Lo ce Le Ho i b cl L u 4 Nota: No giagrams temporal apresentade, corsiderou-se que todos os flip-flops reagiam ao 43Edigdo de 6 de Fevereiro de 1992 flanco ascendente do impulso de relégio (C) @ néo se tomou em consideragdo os tempos de atraso Provenientes da reaccao dos flip-flops. Problema 3 Considere © seguinte circuto: ch s flip-flop utlizados tém as seguintes caracteristicas: T hold times 5 ns T setup time= 4 ns T atraco gate= 10 ne Analisando o ciruito apresentado © tendo em consideragéo as caracteristcas indicadas para 08 flip-flop, diga ') Qual o tipo de tlipslop usado? >) Qual © tempo de atraso minimo de um flip-flop para que o circuite funcione correctamente? Qual a frequéncia maxima nessas circunstancias? Besolveio: a) Atendendo a simbologia utlizada no diagrama do circuito, conclui-se que os flip-lop utllzados 80 do tine edge-tiggared, reagindo no flanes dascondente do relégio. + = Simbolo de Simbolo de reaccéo _—_Simbolo de edge-triggered, edge-triggered no flanco descendente reagindo no flanco descen- dente 5) © tempo de atraso minimo & igual ao hold time dos flip-lop porque se fosse maior no Poderiamos garantir que, por exemplo flip-lop do meio funcionasse bem. Com efeito se o tempo de atraso do flip-flop da esquerda fosse maior que o hold time de do meio, isso significaria que, quando 0 do meio ainda precisava da sua entrada estavel ela mudava porque é assaida do da lesquerda que reagiria ao fim do seu tempo de atraso, Fagamos entéo tpg FF igual a t gid = 5 ns. Nessas circunstancias a frequéncia maxima, isto 6, 0 periodo minimo do relégio € igual ao somatério do tempo de set-up dos flp-tlop, com 0 Tempo de propagagao e com 0 tempo mais critica de propagagao de gates entre flip-iop. No caso deste circuito teremos entao: Tne 4+ 5+ 205 29 n8 2 gates elo que a trequéncia maxima cord Fs 1/29 = 33,3 MHz Problema 4 44Edigao de 6 de Fevereiro de 1992 Construa um flip-tiop JK Master-siave a partir de: (A) Um flip-flop D Master-slave (B) Um “strobed latch” tipo D. ‘Besolucao: (A) Como se trata de construir um flip-flop a partir de outro que possui uma légica de Tuncionamento dente, comecemas por esiabelecer as tabelas de veréade para 08 Ji fip-op © problema consiste em determinar quais os valores que O tem de assumir para que 0 flip-flop se comporte como J-K, isto 6, realize as tansigdes caracteristicas daquele tipo de flip-flop. Escrevende todas as configuragdes possivels que um flip-flop J:K pode ter para as entradas Jt, Kt @ saida Qt, determina-se (a partir da tabela de verdade) qual o valor correspondente a Qi+1, © consequentemente o valor que D tera de assumir J 01010101 kK oorfoors Q, 0001111 Oy, 1, 01011100 D_ olot1100 Pelo que se obterd para a fungao D 0 seguinte valor DesO+Kay Falta agora implementar @ parte correspondente ao modo de sincronizagao do Mip-lop, Como 0 fip-liop D desta alinea ¢ também master-slave, nao precisamos de ter qualquer preocupagao com aspect de sincronismo para construitmes o flip-iop J-K também master-slave ‘Atendenco a fungao de excitagao de D € a0 relerido sobre sincronismo, teremos: —» pr ‘i Le Para obter este comportamento a partir de filp-lop “strobed", 6 necessacio considerar dois fip-iop, em que um reage a Um flanco e 0 cutro, reage a0 outro fiance, 45Edigao de 8 de Juiho de 1991 (e aq (c q © fip-tiop A, obtide por transformacao de um flip-op JK, tal como representado na figura, sera facilmente utiizavel na practica ou apresenta problemas? Elip-Flop A. Problema 5 ‘Besoluséo: Vamos constrvir a tabela de verdade deste fip-llop A, para o que teremos de recorrer & tabela de verdade do flip-top J-K Veritica-se que 0 flipslop A nao permite a transigao de 0 para 1, pelo que se alguma vez ficar no estado 0, nunca mais abandonara este esiado, Nestas cifcunstancias este flip-flop ificimente podera ser utlizado na practica, s6 © podendo em casos particulares em que a transigao de 0 para 1 néo seja necessaria Problema 6 Dispondo de dois regis Ae B de quatro bit cada, que permitem a memorizagae em paraiolo dos valores que se Ines apresentem as entradas, por cada impu'so de rel0go: 46Edicdo de 8 de Julho de 1991 (A) Lique-os sobre um "bus" comum. de modo a que a informarao possa passar de A para B oude B para A; (8) Ligue-os sobre um terceiro registo intermédio ("buffer"), também de quatro bit. A informagao a ser transferida de um registo para 0 outro, sera memorizada temporariamente no uffer”. Neste caso, a transferéncia de informacdo de A para B, ou vice-versa, desenvolver-se-a em dois impulses de relogio, (A) Para resolver este problema necessitaremos de um médulo agicional que funcione como interruptor, com saidas tri-state, © que permita a partir de um sinal de comando ligar alternadamente 0 registo A ou 0 registo B ao bus Modo de operagéo T=0 => B,— Soi == B,— Seidas Recorrendo a este médulo para a interigagdo, teremos: Modo de operacéo => RegistoB > Registo A T=! => RegistoA — Registo8 A transferéncia da-se num Unico impulso de relégio, (B) Neste caso como se recorre a um ‘buffer’ para armazenar temporariamente os 4 bit a transferir, bastar-nos-8 encaminhar para este “buffer” alternatvamente © valor armazenado To regista A ou no registo B. Esta funcio pode ser desempennada por quatro multiplexers de duas 47Edigao de 8 de Julho de 1991 entradas que podem ser representados conjuntamente da seguinte forma’ ‘Modo de funcionamento. S=0 => (A) (0) = (6) (0) Recorrendo a este bloco para a realizagao da interligagao entre Intermediario, teremos 08 registos e o buffer a BUS ‘Com este esquema o modo de funcionamento sera: = Registo A — Buffer; Buffer — Registo B = Registo B — Buffer: Buffer — Registo A A transteréncia entre Ae B ou vice-versa realiza-se em dois impulsos de reldgio. Problema 7 Recorrendo a quatro flip-lop J-K, implemente um registo de quatro andares (4 bit), que permita fazer desiocamento a direita, desiocamento & esquerda, deslocamento circular a direita © ‘memorizar em paralelo, Resolucéo: Como se trata de implementar um registo, 0 tipe de Tip-tlop mais adequade #0 tine D, que se pode obter a partir de um fip-flop J-K da seguinte forma 48Edigdo de 8 de Julho de 1991 Para implementar um registo que realize miliplas fung6es 6 muito adequado recorrer-se 2 um multiplexer que a partir de ligagées adequadas as entradas e saidas dos registos realize as fungdes requeridas. Como se exige que 0 regisio realize 4 fungbes cistintas, basta que o MUX tenha 4 entradas distintas, pelo que bastam duas entradas de conirolo. Teremos entao. a a 9. s. 5, | Operacio Com o seguinte modo de funcionamento Associamos a cada entrada do MUX uma das {ungBes que se pretende que o registo realize. Por exemplo: 1, — Corregemento em peralelo |, — Destocemento 4 esquerds |, — Desiocamento & direite I, — Deslocemento circular a direite Com estes elementos poderemos finaimente estabelecer as ligagSes adequadas: Entrade Entrada f R Serie R 8 RSerie food 49Edigao de 8 de Julho de 1991 Problema 8 (A) Construa um registo capaz de memorizar em paralelo do exterior, efectuar a dvisao {inteira) do conteddo por dois e duplicar 0 contetde (desde que o resultado da duplicacao Continue a ser representavel polo registo). O registo devera ser constitvido por 4 flip-llop tipo D. (8) Amplie o sistema anterior de forma a ligar quatro registos idénticos a0 pedido na alinea anterior a um “bus” comum. (A) A Tesolugao ¢ idéntica @ do problema anterior, recorrendo-se a um MUX para limplementar as diversas operagdes que se pretende efectuar sobre 0 registo. E necessario ter em conta que uma divisao por dois 6 obtida pelo deslocamento do numero Que se pretende dividr no sentido dos pesos menores, assim como uma mutiplicagao por dois se ppoderd conseguir a partir do deslocamento do nimero em causa no sentido do bit de maior peso, ‘Com estas consideragées @ tendo em conta o jé desenvolvide ne problema anterior, ter-se-a Ro 8 R Reg t (© modo de operagio #: S, Se| Operacéo © 0 | Memorizacéo em peralelo do exterior © 1 | Diviséo inteirs por dois 1 0 | Multipticacéo do contetido por dois nota 1: 0 bit de maior peso é 0 Ox nota 2: um dos estados dos multiplexers & desprezado. (8) Para resolver este problema vamos recorrer igualmente a MUX's que desempenharao 2 fungao de interruptores légicos que alternativamente encaminhario cada um dos quatro registos para 0 "bus". Como se trata de transferéncia de quatro registes com um comprimento de Quatro bit ser&o necessarios quatro MUX com capacidade de selecionar quatro entradas, exigindo consequentemente duas variaveis de control.Edigao de 8 de Julho de 1991 & R R Bay Gea aaa Bana (A) Utiizando tlip-lop J-K edge-triggered negatives, desenhe 0 logigrama de um contador sincrono médulo 8 ou 6, conforme o valor de uma varidvel de controlo © fer "1" ov "0" respectivamente. (B) Modifique 0 circuito da alinea anterior de forma a que para além do funcionamento ali escrito possa também passar a aceitar carregamento paralelo do exterior, quando uma segunda variavel de controlo PE fer "1" (A) Protonde.ce que o contador realize os seguintes dois ciclos ce contagem, dependentes do valor da variavel de controlo C. A tabela seguinte traduz a dependéncia do estado seguinte em fungao do anterior e da varidvel de controle C EP-estado presente; ESuestaco seguinie: Uma vez que existem cito estados utilizam-se tr8s varidveis para os codilicar. SAo elas Qo, 2}, Qg que sao as saidas dos trés flip-flops necessaries para construir 0 contador. Note-se que, quando CQ30}=011 ( sem sentido em médulo 6}. 08 préximos estados so indefinidos. Basta Qp0 para garantir que, caso 0 contador ao ser ligado apresente os dois Feleridos estados, possa saltar para um estado com significado em médulo 6. A tabela de excitagao dos flip-flops JK @ a seguinte: antEdigdo de 8 de Julho de 1991 Da Ultima tabela e da tabela de estados pode-se construir uma outra chamada de tabola de transig6es. A paricularidade da tabela de transicoes 6 que representa, em fungao do estado Bresente, os valores logicos das entradas dos flip-flops de modo que estes gerem o estado seguinte. A tabela seguinte 6 precisamente a tabela de transigbes: a Ka de Ke do Ky = ccoxxxx--Loxxxx x ONM TORR OORROO ox oxxxxxx-oxx ° o ° ' x x x x ° ° ° 1 x x x x Passando a tabela de transigies 2 mapas de Karnaugh, obtém-se as expressées légicas simplificadas necessarias para implementar 0 contador pretendido Jeloo or 1110 CO, eo| ofx]x]o ofolx[x{o vJa=0;Q5 wert OE 0,0 x x xJo 412Edi¢do de 2 de Dezembro de 1991 Ksloo or 1110 CO, col x]olo|x or xT NolK K,=0,Q5+TQ,+CO, «erp sokx] Yolk Qe, vrJoo 01 1140 CO, 009| o ° Q,6 K, x 0, x ofo ° a y=CQ*0.0 x x x x on 1110 CO, x] x |x ie x H ° a QQ Da tabela de transigbes concluise por inspecgie que Jo @ Ko tomam sempre o valor logico Finaimente pode-se desenhar © togigrama do contador: ck 2 Q, KO, Og ay ee (B) Tem-se unicamente que modificar as malhas de excitagio dos flip-flops, para que de ‘corde com a valor de PE 0 circuito aja como contador (se PE=0) ou receba dados em paralelo (se PE=1)Edicao de 8 de Julho de 1991 rR e 8 it i f pe__[ot ot + MUX [MUX] "T I; Q, Lp Q Us, a, k ik MUX Mux 4 ot I ® Ve R ax L Q Q a Problema 10 Desenhe o logigrama de um contador sincrono que possa contar em méduio16, médulo 8 ou memorizar em paralelo do exterior. Dispée para 0 efeito de Tip-lop D edge-triggered positive e (© modo de operacao serd controlado pelas variavels C1 e CO da seguinte maneira C, Ce| Operagio 0 | Memorize em parelelo do exterior 0 1 | Conte moauio & 0 | Conte médulo 16 Resolucto: Mais uma vez para este tipo de problema se torna adequado, pela facilidade de implementagao, recorrer a MUX. Como se necesita de relacionar entre trés operacées itrentes, necessitaremos de MUX com duas variaveis de conttolo, Pretende-se que o contador, para além de poder ser carragado em paralelo, execute os Ciclos de contagem: 414Edicao de 8 de Julho de 1991 0000 coor oo10 oo1t o100 o1os o1to Orit 1000 toot 1010 howd 1100 a) 1110 “trad de notar que a contagem méduie 8 pode ser implantaca como contagem médulo 18 desde que 56 se considerem os 3 ots menos signifeatvos a e # (QO) —B -or(.0108) Ly I i | i 4 1 oo 6 FI gb oT eso Tees vy ic: (fe ci cs ot ft al GQ t H. of Ho) HL ool] HL al 3 TK . a — a ei] ia) D> pS 10 © logigrama anterior representa um circuito que, uma vez implementado conta em médulo 8, om médulo 16 ov admite carregamento paialely de Uadas, contorme os valores 10gicos das. variéveis de controlo dos multiplexers. Pela maneira como as variaveis de controlo C1 @ C2 seleccionam © modo de funcionamento do circuito, sempre que se pretenda que este conte, uma e uma s6 delas tem 0 valor légico 1. Isso implica que & saida da porta EXNOR esteja o valor \6gico 0. Como 0 ¢ 0 elemento absorvente da operagao légica NAND, obriga a que a sua saida apresente o valor logico 1. Por outro lado sempre que uma e uma sé das varidveis de controle tenha o valor légico 1, a saida do primeira multiplexer estaré a 1. Sendo assim o flip-flop JK agra como um Toggle © desencadeara 0 proceso de contagem. De notar que se queremos que 0 citcuito aja como um contador temos que garantir que ambes as entradas dos tip-lops tem o mesmo valor l6gico. 1980 € garanlido pelo 415Edicdo de 8 de Julho de 1991 facto de que no modo de cantagam as entradas do celocgiéo dos multiplexers que contiolain & ‘entrada K apresentam 0 valor 0; ora a entrada 0 do multiplexer esta igada ao J correspondenta, No easo de querermos que o circuito receba em paralelo as duas variaveis de controlo esto 2 0.0 que implica que a saida do EXNOR apresente 0 valor lSgico 1. Por sua vez este facto implica gue os multipiexers que controlam as entradas K seleccionem a entrada 1. Como queremos que 0 Circuito receba em paralelo convém-nos que os JK's se comportem como D's. Para isso basta que ae entradas J e K do mesmo flip-flop sejam complamentares. E por isso que se na entrada J entra valor P, na K entra o valor P negado, Problema 11 Considere 0 sequinte circuit sv x y Qs dois circuitos que tém a resistencia & aida eho circuitas de coloctor aberte, © tempo de atraso de cada circuito € de 10 ns. Complete o diagrama temporal £ 30ne jf y Para obter 0 diagrama temporal das saidas de um eircuito em fungao das suas entradas metodo mais eficaz consiste em ir obtendo as formas de onda 20 longo de todos os pontos relevantes do circuito, No caso em estudo tal ¢ dificultado pelo facto de existir no circuito um “e-cablado” (Cwired-and’) entre duas saldas open-coliector Como se sabe, esse curto-crcuito entre as saidas open-collector, funciona como se oe um AND se tratasse. No entanto, no podemos, neste caso, na realidade, tragar as formas de onda independentes, das duas entradas do pseudo-AND precisamente porque elas esto curto-cicuitadas e, portanto, nunca podem ser diferentes. Por isso ilustramos as formas de onda que se obteriam 4 saida das referidas gates se elas ‘0 estvessemm laadas, Dai infere-se a sua situacae real Chamemos, entéo, nomes a varios pontos do circuito (© diagrama temporal sera, entéo 4.16Edigao de & de Julho de 1991 x A 0 destgado B se desigado yeB-c 4 Nota: Na realidad no podemos garni forma de onda come esté dasenhado, uma ver que os atrasos das gales nfo s8o especiicados por um valor sim por um inervalo. Neseas Gicunstancias, existe uma incereza (quantficivel) em relagdo 2 cada um Gos sinale Tepreseriades no dlagrama temporal, EeeaIncerteza pode ncusivamente condusir a incareta Sobre a exstinca do mpuiso em. Problema 12 Considere 0 seguinte circuito em que 1 ¢ um lateh D controlado e 2 6 um latch SR simples: “ 7 02 2 a 5 > Ik — a) Complete o seguinte aiagrama temporal es ee c —__]} a 02 ') Desenhe um possive! esquema de implementagio do latch 2 Este problema é curioso, Vamos dividir 0 diagrama temporal em varias zonas a fim de poder discutir 0 assuntoEdicao de 8 de Julho de 1991 Zona 1 Na primeira zona o valor de Qy é indeterminado. De fracto, 0 Enable do latch D esté inactive Pelo que o latch esta a fornecer na sua saida Q; 0 valor memorizado que nao temos dados para calcular. No que respeita ao valor de Qo, porém, tudo depende da alinea b}! De facto, se o latch SR for construido com NANDs @ negagbes como veremos adiante, basta $ estar em HIGH para que Qo sstaja também em HIGH. No caso do latch ser consiruido com NORSs, porém, 0 valor de Qp depende Go valor de R, isto é de Q; que nde conhecemes: no conhecemos, portant, Qo Zona 2: Q; continua imprevisivel Para Qa, neste caso, para qualquer tipo de latch o valor ¢ indetermindvel Zona 3 Nada se altera uma vez que o latch D cuja entrada esta igada a B, tem o Enable inactivo. Zona 4: ‘Aqui, como Enable passou a activo, 0 valor de Qy passou a ser igual a0 da entrada D, isto 6, & variével B, isto € a HIGH, ‘Com S=Le RsH 0 latch SR coloca LOW na saida Qa Zonas: Aqui a entrada D do latch passa a LOW pelo que Q; também assume esse valor. Com ReS=L, Qg nao se altera e continua LOW. Zona 6: (© Enable passa a LOW, pelo que Q; permanece LOW. Como $ continua a LOW, 0 valor de Qp nao se altera. Zona 7: A subida de S, mantendo-se R a LOW, provoca a passagem de Q2 para HIGH. © diagrama temporal sera, portanto 4 So 3 —_J LL eS on ca noes ) Como se disse ja, ha duas hipéteses:Edigao de 8 de Julho de 1991 ook rare ‘As negagbes podem sor substituidas por nands de 2 entradas a simularem negagées. st 5 SH Hr oon Probleme 13 Considere 0 sequinte circuit: eT oT oy 2 sat oa cp oO] ® , = kK gz rs fem que 1 é um flip-op JK edge-triggered cisparado ne flanco descendente © 2 6 um fiptlop © edge-riggered oisparado no flanco ascendente a) Complete 0 seguinte diagrama temporal: oP J ai 2 z bb) Sabendo que, para ambos os flip-tiops se fem tairaso = 158 € tpreparagio = 10 n8. 419Edigéo de 8 de Julho de 1991 Qual a trequncia maxima admissivel na linha CP? Este 6 também um circuito eurioso: Embora os Relégios (CP) dos dois flipslops estejam ligados entre si, 0 circuito nao & Sincrono, uma vez que os dois fp-lops reagem em flancos opostos do impulso de relagio, a) O diagrama temporal é 0 seguinte: ‘Vamos comentar por zonas Na zona 1 nada acontece uma vez que nao ha flancos de relégio. A zona 2 inicia-se com um flanco ascendente do impulso de relégio. Nessas circunstancias 0 flip-flop 2 vai reagir Como a entrada D esta directamente ligada & sqida Qy, © esta esté a LOW, 0 flip-top, apés 0 tance continuara a LOW. O flip-flop 1 nao 6 afectado, © ‘lanco que inicia a zona 3 provoca uma reacgéo do flip-iop 1, Este tem J Permanentemente a HIGH e K ligado a Qp. isto 6, LOW. Em consequéncia, Q passara para HIGH, Nesta zona 0 flip-top 2 no tem razses para mudar. ‘A zona 4 incase com um flanco ascendente na linha de relégio. Havera, portanto, uma Possivel reacgao do flip-flop 2. Como D=Q; @ Q;=HIGH, Q2 passara para HIGH, © flioflop 1 mantém o seu estado e como Q} @ Qp estéo em HIGH, Z passa a HIGH A 2ona 8 vard 0 flip-flop 1 alterar a sus saida no tlanco descendente do CP que a inicia. De {acto como K=Qz © Qz=HIGH, para além de J=HIGH, ofip-flop muda de estado passando Oy de HIGH para LOW e arrastando também a jinha Z para LOW. 'Na zona 6 0 tlip-tlop 2 copia 0 valor de Qy "Na zona 7, como Qg=0, vem J=HIGH © K=LOW, donde Q; passard a HIGH, 5) © célculo da trequéncia maxima de funcianamento de um circuite exige vine andiise 0a situagdo centrada no bom senso! AA técnica mals aconselhavel & a de identifica’ os instantes desencadeadores de reacgao no Circuito e, apés isso, verificar qual o intervalo minimo a garantir entre eles Por este processo determina-se a diragéo minima do periodo do sinal de relégio. Como é Sbvio, a trequéncia maxima € o inverso daquele periodo. Para determinar 0 perioda minimo do reldgio & pracise contar 0 tempo enire dois flancos no mesmo sentido, por exemple, do's flancos ascendentes 4.20Edi¢do de 8 de Julho de 1991 No nosso caso existe um flip-fop que reage no flanco ascendemte e gure que reage no flanco descendente do siral de rologio Teremos, entéo, de ver gual © tempo minimo entre cada dos flancos consecutves da linha o. Comecemos por veriicar qual o tempo minimo entra o lance aecendente o descendente. © flanco ascendente provoca uma reaceao oo flpflop 2 cujos eleiios devom eer complotamonic fstabizados antes de ser aplicado 0 lanco descendente, uma vez quo 0 auto lip lop val er uma eacgdo que depende deste ‘Ande 0 anco ascendente, 0 fipop 2 reage. Essa reacgdo levard, no maximo, grr. Apds essa reacgio a saida Qa fica actualzade, Essa salda 6 também a entrada K do fip lion 1 ‘Admitindo que @ saida acabou de estabizar, ndo pode 0 fp-iop 1 receber imeciatamente 6 flanco acto do GP. Existe um tempo de guarda que @ © tyyrry_ Apse sce wmpo pode torgt o fanco ascendente. Portanto IFF2 + 'guFFs Pode-se concluir por um raciocinio semeinante que Ta=lgFFt + tsuFF2 Donde Trin = Ty + T2= 2 tage + Zour uma ver que aFFI = toFF2 ‘ouFF1 = lguF ED Portanto vem Tin = 50ns e max = 20 MHz Problema 14 Suponha que dispte de um registo de desiocamento com 4 bits © carregamento paralelo sincrono. Construa, usando 0 material que achar necessario e que especiticara como achar conveniente, um circuito com as seguintes hipéteses de funcionamento ‘desiocar um bit & dieita »>—L> (8) Considere agora que no novo circulto da figura 2 se estabelece Sd=1eRd=0 (0 que inicializara o latch em zero), se faz D=1 € se activa o enable EN. Mostre que ‘enquanto o enable estiver activado, a saida Q ¢ afectada pelas entradas das gates (entradas nao directas), € $6 quando o enable estiver desactivado é que as entradas directas definem s6 por si o estado do latch, _ Sa en} Figura 2 4.30Edigao de 8 de Julho de 1991 (C) Moditique o circuito da figura 2, de modo a que as entradas Sd e Rd tenham um eleito imperativo sobre as saidas, impondo-se as entradas n3o directas, independentemente do nivel logico do enable. Problema 2 Mostre que no circuito da figura que representa um flip-flop master-slave, as entradas Girectas Sd e Rd sao imperativas sobre a saida, sobrepondo-se a qualquer das entradas sincronas. Rd Sd sd Rd Problema 3 Verifique que 0 circuito da figura é um flip-flop que sé opera correctamente se se considerar que ha tempo de propagago nas gates NOR de entrada, Lo : Problema 4 S40 dados os coguintes tipos de flip-lop. 1- Master-siave 2. Edge-trigger positivo. 3. Edge-trigger negativo com: a 4.31Edicao de 8 de Julho de 1991 ‘setup-time” = 10 ns “hold-time” = 10 ns tempo de propagagao = 9 ns 4- Edge-trigger negative com: “setup-time” = 10 ns “hold-time” = 10 ns tempo de propagagéo = 12 ns Considerando apenas os tipos de flip-flop indicados, quais de entre eles € que: (A) Poderao ser utiizados no circulto da figura? {B) Poderao ser utlizados no circuito, operando este a frequéncia de 50 MHz? oO a Problema 5 Comente e demonstre, utilizando logigramas, a seguinte afirmagao: Os circuitos assincronos sao a base dos circuitos sincronos”. Problema 6 Transforme um flip-flop 0 num flip-flop R-S. Problema 7 Dispondo de trés registos cada um com quatro andares (constituides por quatro flip-flop D) € saidas tri-state, desenhe as ligagdes internas entre os flip-tlop de um dos registos © as ligagbes externas entre os registos, de modo a que a informagao de qualquer dos registos possa Ser transferida para um dos outros ou para os outros dois simultaneamente (O sistema deverd obedecer a0 sequinte cédigo de controlo de operagao Cédigo de origem da informacao QO, Oz | Operacéo Neda se passe Rs € 8 origem Re @ 8 origem Ra € u origem ==00 =o-0 4.32Edigdo de 8 de Julho de 1991 Codigo de destino da informagao Dz Ds De] Operecéo R; € 0 destino Re @ 0 destino Raé 0 destino Ry @ Re S80 destino Rye Rs so destino Rze R; sdo destino 0 0 ° ° 1 1 oo--00 -o-o-0 Problema 8 Construa um registo de seis bit que possa operar do seguinte modo: (A) Memorizar em paralelo do exterior. (8) Muttipicar por quatro 0 contetido (até 15). (C) Multipicar por ota o vonteudo (ate 7) (0) Efectuar a divisdo inteira do contetido por quatro. Problema 9 Mostre qual a sequéncia de contagem do contador seguinte. Diga qual 0 seu médulo de contagem e de que tipo de contador se trata, |_J Problema 10 Dispondo de contadores médulo oito com entrada PE (que permite selecionar entre entrada de dados em paralelo do exterior e contagem}, construa: (A) Um contador médulo 10. (8) Um contador médulo 1000, Nota: Utilize ligagoes pseudosincronas. 4.33Edigdo de 8 de Julho de 1991 Problema 11 (Exame 4 de Setembro de 1986) Considere 0 seguinte circuito: 1" Q cK i r x a q 3 Complete 0 diagrama temporal seguinte: a ck 1 oe Problema 12 (Teste - 1987) Dispoe de latches D com Enable. Construa um flip-flop JK Master-slave. Problema 13 (Teste - 1987) Projecte um contador sincrono médulo 7, usando os flip-flops que entender. Problema 14 (Teste - 19 de Jutho de 1987) a) Considere 0 seguinte circuito ce ‘em que 08 flip-flops JK sao flip-flops edge-triggered. Supondo que vs Uois flip-flops se encontram no estado 0, taga 0 diagrama temporal para a saida Z para a duragao de 5 impulsos de relégio. b) Os tempos dos flip-flops so os seguintes: tempo de propagagao: 10ns; tempo de Preparacao: 5 ns; tempo de manutengao: 7ns. O tempo de propagacao do circuito AND ¢ de 15ns. 4.34Edigdo de 8 de Julho de 1991 Qual a frequencia maxima de funcionamento do circuito? Problema 15 (Teste - 13 de Julho de 1987) a) Utilizando 3 contadores como o indicado na figura e mais alguma légica adicional, Projecte um contador decimal descendente de modo programavel (até 999) Cin = Carry in Cindica 0 estado do z q contador anterior) i FE] verte Gm] eo i Cot Carry out (indica o estado deste contador pars informaste do reguints) Tp x [a | vem | 9 cant o} 1 | 1 | contet | p= entradas 0 | 0 | 1 | contat | U/0-Direcgto de contager cP clock * 1X | 2 | cxress | Ge Carresamentoparatetesinerono b) Diga que valores colocaria na entrada paralela dos contadores para que eles contassem médulo 1237 Problema 16 (Teste - 27 de Julho de 1987) Considere 0 seguinte circuito: a 8 . a1 192, a) Complete 0 seguinte diagrama temporal A a a2 ») ilustre uma possivel representagao interna dos latches representados. 4.35Edigdo de 8 de Julho de 1991 Problema 17 (1? Teste - 16 de Maio de 1987) Considere 0 seguinte circuito que corresponde a um latch SR modificado: co 4£—_p.—__| Complete o seguinte diagrams tempore! 8 el 7 x a Problema 18 (Exame de 2° Epoca - 24 de Abril de 1987) Dispée do ragisto de desiocamento de 4 bits com carregamento paralelo sincrono e reset assincrono, ilustrado na figura. BE ~ Parallel Enable (active low) Po. By> Entradas paralelas J Entrada J do 12 Flip-flop K- Entrada K do 12 Plip-flop Fs cp = entrada de Clock MR - Master Reset (active low) Q 95> Saidas Ty Saida negada do ditimo fip-Nep | 8 Ee —er ° rode Ry Possui também multiplexeres que deve especiticar. | 5 % 4.36Edigao de 8 de Julho de 1991 Construa um circuito que, com um minimo de linhas de comando, realize qualquer uma das seguintes fungoes: + deslocar a direita - deslocar & esquerda + carregar em para lelo dados exteriores Problema 19 (2 Teste - 6 de Fevereiro de 1987) Considere que dispée de um contador sincrono médulo 16, com carregamento paralelo sincrono e reset assincrono Partindo deste contador, cujo funcionamento especiticaré nos pormenores que achar convenientes, € usando os dispositives que considerar necessarios, mas com a preocupagao de usar a menor quantidade possivel de circuitos integrades, projecte um circuito que, para além de contar e poder carregado em paralelo, possa também ser usado como registo de deslocamento bidireccional e possua um RESET sincrono, Especifique a forma de funcionamento do circuito obtido Problema 20 (Exame - 20 de Fevereiro de 1987) Construa um registo de desiocamento de 4 bits com as seguintes fungoes: -Deslocamento a direita -Deslocamento a esquerda Complementacao do conteudo -Néo alteragao do conteudo Problema 21 (18 Teste-13 de Dezembro de 1986) Considere um flip-tlop D edge-triggered. Transforme-o, usando tégica exterior, num JK edge-triggered. Problema 22 (1% Teste-13 de Dezembro de 1986) Desenhe um circuite que, actuado por um bolic, mude de estado de cada vez que 0 botao é sucessivamente activado e desactivado Sugestao: Pode partir do circuito classico para eliminar os transitérios dos interruptores usando um lateh SR Problema 23 (Exame de 2 Epoca - 8 de Abril de 1986) Projecte um registo de deslocamento de 4 bits com duas variaveis de controlo € que tenha intes 4 macs de {uncionamanto: 1 -Desioca um bita direita, 2 - Carrega em paralelo. 3 - Faz Reset sincrono. 4 = Carrega 0 compiemento do seu contetide 4.37Edig&o de 8 de Julho de 1991 Problema 24 (Rep. do 2° Teste - 20 de Fevereiro de 1987) Construa um registo de deslocamento de 4 bits com as seguintes fungbes: Deslocamento a direita -Desiocamento & esquerda -Compiementacao do conteudo ‘Soma de 1 a0 conteudo do registo. (Por exemplo, se 0 conteudo for 0101 Passara a 0110) Problema 25 (1° Exame - 6 de Fevereiro de 1987) 2. Usando um flip-flop RS construa um flip-flop XY com a seguinte tabela: X YE Qinet 10mm JO significa Q negado. Problema 26 (1 Exame - 6 de Fevereiro de 1987) Considere que dispée de um contador sincrono médulo 16, com carregamento paralelo sinerono 6 reset assincrono. Partindo deste contador, cujo funcionamento especificard nos pormenores que achar convenientes, e usando os dispositivos que considerar necessarios, mas com a preocupacao de usar a menor quantidade possivel de circuitos integrados, projecte um circuito que, para além de contar e poder carregado em paralelo, possa também ser usado como registo de desiocamento bigireccional e possua um RESET sincrono, Especifique a forma de funcionamento do circuito obtido Problema 27 (Exame 28 de Julno de 1986) Dispoe de um regisio que nao é de deslocamento de 4 bits e de um circuito somador de 4 bits Projecte, usando os multiplexeres e “gates” que achar conveniente, um circuito que Permita realizar a seguinte operacdo: ((A2)+B)/2. As operagSes decorrerdo sequencialmente, Nao se pretende que os alunos projectem © control do circuito. O valor de A sera iniciaimente carregado em paralelo no registo ¢ Muttiplicado sequidamente por? Sara sequidamente omado a B c, apés isso, o resultado € dividido por 2. 4.38Edigdo de 8 de Julho de 1991 Problema 28 (Rep. do 1? Teste - 20 de Fevereiro de 1987) 4) Considere 0 seguinte circuit : D4 J J cp ‘em que 0s flip-flops JK sao flip-flops edge-triggered Faga o diagrama temporal para a saida Z para a duragao de 5 impulsos de relégio. ') Os tempos dos flip-flops so os seguintes: tempo de propagagdo: 10ns; tempo de Preparacao: 5 ns; tempo de manutengao: 7ns. 0 tampa de propagacao do circuito AND ¢ de 15ns. Qual a frequencia maxima de funcionamento do circuito? Problema 29 (Rep. do 2° Teste - 20 de Fevereiro de 1987) a) Usando dois contadores sincronos de 4 bits que especificara como achar conveniente, construa um contador sincrono médulo 200. ») Refira, qual a frequencia maxima de contagem do novo contador em termos dos arametros que considerar convenientes Problema 30 (1® Exame- de 1987) Projecte um contador que conte segundo 0 cédigo: ...0,3,7.2,5.0, Pode usar os flip-flops que desejar. Problema 31 (Exame de 2 Epoca - 13 de Abril de 1988) Construa, usando os tip-lops que achar conveniente e 0 minimo possivel de légica adicional, um registo de 4 bits com os sequintes 4 modos de funcionamento -Carregamento paraleto. -Contagem descendente, -Reset sincrono, ~Deslocamento a direita (no sentido do bit menos signiticativo). 4.39Edigdo de 8 de Julho de 1991 Problema 32 (1? Teste - 12 de Dezembro de 1987) Considere 0 seguinte circuito yah Joa of cp kK kK oo em que os Flip-Flops sao edge-triggered negativos a) Complete o seguinte diagrama temporal Se ye ee ee cP tT (#2 Qe __ OF b)Qual o tempo minimo entre os flancos 1 € 2 do relégio, em termos das variéveis que considerar relevantes, Problema 33 (1 Teste - 12 de Dezembro de 1987) Projecte um registo de deslocamento de 4 bits com duas variéveis de controlo, que tenha os seguintes modos de funcionamento: - Desloca 1 bit a esquerda - Desioca circularmente 1 bit a direita Faz reset sincrono + Incrementa uma unidade Problema 34 (1° Teste - 12 de Dezembro de 1987) Dispée de contadores decimais como 0 representado a seguir (com estrutura interna ssinerona). © EN quando activado (valor 1), permite a contagem; caso contrario ela ndo se realiza —fen Toh CP 090;0303 Te=EN0g 03 Trrt @)Faga uma ligacao sincrona de 3 destes contadores de modo a formar um contador médulo 1000 b}Caloule a trequéncia maxima de operagao para o contador médulo 1000 sabendo que. ‘pdfclock-output Q} = 18 MS, tpaiclock-TO) = 25 NS . fpg(EN-TC)= 895 € tset-ypEN = 15 ns. 4.40Edigao de 8 de Julho de 1991 Problema 35 (Exame de 31 de Janeiro de 1989) Utilizando o contador abaixo representado, que é um contador binario médulo 16, projecte um contador com a sequinte sequéncia de contagem: ...0,1,2,3,7.9,10,120,, a PET —ber o} L 3 os T TT PE € uma linha que controla o carregamento paralelo do contador e é activa a HIGH. Diga ainda se, no projecto que fez assumiu 0 carregamento sincrono ou assincrono. Problema 36 (Exame de 21 de Fevereiro de 1988) Considere 0 seguinte circuito: sv : = { 6 tS sv fom que B @ um botao que, quando premido, estabelece o contacto a trace}ado e, quando no Premido, estabelece o contacto a cheio; L é um latch do tipo SR; F é um fip-flop D edge-triggered negativo. a) Qual a utiidade do circuito? b) llustre uma possivel estrutura interna para o latch. ) Utilize um flip-flop Jk para realizar, no circullo, a mesma fungao que a que estéia ser realizada pelo flip-lop D. Problema 37 (Exame de 21 de Fevereiro de 1988) Projecte, usando tlip-flops D um registo de 4 bits com 3 modos de funcionamento: -carregamento em paralelo ~deslocamento a esquerda -deslocamento circular a direita 4.44Edigdo de 8 de Julho de + Problema 38 (Exame de 17 de Margo de 1989) Considere o seguinte circuito: Contador binario assincrono 12 [it fio a) Determine o diagrama temporal da saida F quando uma sequéncia de 10 impulsos surge ‘na entrada CP. Suponha que iniciaimente o contador tem a contagem 0. Nao dé relevo a existéncia sv de estados instaveis nem de atrasos nos circuitos. ») Entrando agora em conta com a existéncia de estados instaveis e de atrasos nos circuitos, faga o diagrama pormenorizady, enyivbundo as varlavels lz, 11, 10 @ F das ransigoes resultantes da passagem do contador da contagem 3 para a contagem 4 Problema 39 Considere o seguinte circuito: cP > Contador binério ascendente 20, 1 oz Mode t r 20 a) Defina as sequéncias de contagem das saidas das gates OU-EXCLUSIVO, quando Modo ‘quando Modo = 1. b) Como poderia chamar ao circuito global representado? Essa designacao esta inteiramente correcta? Problema 40 (Exame de 7 de Julho de 1989) O circuito seguinte & baseado num flip-lop D edge-triggered & uma proposta de aproveitamento deste circuito para substituir uma negagdo. (Quando a Entrada esta L, o R actua e a saida fica H, quando muda L-H, 0 Clock, como D esta H faz a saida passar @ L). Os dados temporais do flip-flop esto indicados na figura, oF 2s 4.42Edigdo de 8 de Julho de 1991 tsuDmax = 20ns Entrada t su R/S max = 6 ns theons ct iD Saida R (A= Active I Inactive) t pd S/R max = 50 ns t pd C max = 40 ns fem que t su D 6 0 tempo de preparacao da entrada D, t su R/S 6 0 tempo de preparagao das entradas S € R, th € 0 tempo de manutencdo das entradas, {pd SIR é o tempo de reacgao a uma vvariagao nas entradas S ou Re pd C max 6 0 tempo de reaccao a uma variagio no clock. Explique porque é que o circuit nao funciona. Problema 41 (Exame de 17 de lulha de 1989) Considere 0 seguinte circuito D 9 Selector D> fo ofan = ——>* LP 20 Khz Este circuito é um comutador de relégio que possibilta a comutagao entre duas frequéncias de relégio (5 e 10 MHz) sem produzir picos na transido. a) Usando diagramas temporais mostre que o circuito funciona independentemente do instante em que a variavel selector muda 'b) Substitua o flip-flop 1 € a gate XOR por um flip-lop JK com a légica necessaria Problema 42 (Exame de 17 de Julho de 1989) Uiiizando flip-flops O projecte um contador up/down sincrono de médulo 6 cuja contagem varie entre 1 € 6. 4.43Edigdo de 8 de Julho de 1991 Problema 43, (Exame de 8 de Setembro de 1989) Considere 0 seguinte contador assincrono: ce D a) Determine 0 médiulo de contagem e o diagrama temporal das saidas A,B,C e D em funcao da linha CP. 'b) Qual a frequéncia maxima de funcionamento em fungao dos tempos relevantes dos ‘componentes usados? 4.44Edicdo de 9 de Julho de 1991 Capitulo 6 Memon: PR Lv Problema 1 Classitique os tipos de memoria listados quanto aos factores listados: Tipos de moméria Factores RAM -acesso aleatério FM possibildade de escrita rapida e sem limite PROM ‘no niémero de vezes EPROM possibilidade de leitura EAPROM possibilidade de um ndmero limitado de reeseritas volatiidade Resolucao: Factor RAM ROM PROM EPROM EAPROM acesso aleatério Voy Yoyo Possibilidade de escrita répida e sem limite no nimera de vezes y possibiidade de leitura Yoyovoyvoy possibilidade de um numero limitado de reeseritas voy volatiligade y Problema 2 Considere um certo nimero de memérias representadas pelos seguintes simbolos em que Ax representa uma linha de endereco, Ox uma linha de dados e CE, OE, RD e WR tém 0 significado nabival a0 bo 40 Do 40 1. bo " ut As ad AMT ro? AIS ” a a) ce | 40 vo A? 08 iad OF Indique, para cada uma delas se se trata de uma RAM ou de uma ROM e qual a capacidade,Edigdo de 3 de Janeiro de 1992 Tipo | RAM porque tem um modo de funcionamento WR (escrita); 1K'4 (1K=1024) pois com 10 linas de enderego (AO a AQ) podem ser enderegadas 210 = 1024 = 1K palavras com, neste caso 4 bits (D0 a D3). Tipo Il; ROM ake. Tipo Ili: RAM 64K"8 Tipo IV: ROM 256" Problema 3 © conteudo da ROM de 16 palavras de 4 bits de saida Ir-state cujo simbolo se indica, esta indicado na tabela seguinte 50201 00 + ++-0000----co0olz Complete 0 seguinte diagrama temporal: as SU 2 nm TT. ee 23 v2 o bo Resolueso: %& sn ______ as a2 a mr. ao 3 AL Tn o2 rt Am bo Ts Durante 0 periode em que a variavel OE esta desactivada, as saidas flutuam. No resto do tempo 0 contetdo da ROM determina o valor dos niveis nas linhas de saida. Por exemplo, quando ABet, AG (00 vem D3=Dt=1 © D2=D0=0. 62Evigao de 3 de Janeiro de 1992 Problema 4 Pretendem implementar-se, através da utiizagao de uma ROM de 16 x 4 bits, as seguintes fungdes FO, FI, F2, © F3 das variave's 10, Ii, 12 € 13: FO sl04I1 ir (lola). (It413) Hoe 13 +12 Apresente o logigrama da solucdo, incluindo a especificagdo do conteudo da ROM. Resolucio ‘A ROM tem 4 linhas de endereco ¢ 4 linhas de dados. Se fizermos corresponder as 4 linhas de enderego as 4 varidve's 10 a 13, 6 possivel com o conteddo da ROM davidamente escolhido fazer corresponder as 4 fungSes FO a F3 as linnas de dados. ‘Suponhamos entéo que fazemos Ai=li¢ DiaFi ‘Atabela das fungées sera simultaneamente a tabela do conteddo da ROM, 1312 11 10 F3 £2 Ft FO a3 A2 At AO D3 D2 D1 00 Nestatabela 0 0 0 0 0 0 0 0 asierasem 0 0 0 1 4 0 0 1 tgico rete. 0 0 1 0 0 0 0 1 remsea 0 0 1 7 4 10 4 Interpretagso 0 1 0 0 4 0 1 0 comotungoes 0 1 0 4 4 O 1 4 logicas,2s 0 1 ot Ot tt levas normais 0 4 4 70 4 4 4 4 aimemretagao 1 9 0 0 1 0 0 o comoROMeas 1 0 0 7 4 10 4 omnegrito 1 0 + 0 1 0 0 1 sdocomns 1 0 4 1 4 1 0 4 11000 41 114 0 tt 04 4 444 tt 10 4 44 4 ee te D3 D2 Al Ron DI AO Do 63Edigéo de 9 de Julho de 1991 Problema 5 Suponha que um dado sistema lé palavras de uma meméria a um ritmo definide. Pata tal, 0 sistema coloca 0 enderego que pretende ler na bus de enderecos e mantém-no durante 80 nseg, findos os quais lé o bus de dados e coloca novo enderego no bus de enderecos. Supondo que o sinal de Ey da memoria esta permanentemente activo © que o tempo de set-up das linhas de dados do sistema é de 50 nseg, qual deve ser o tempo de acesso (IAA) maximo dastas memérias? Trala-se, portanto de um sistema que tom um ciclo de leitura de 80 nseg. Neste tempo, 0 sistema, presumiveimente um microprocessador. coloca © endereca no bus. espera que os dados estejam presentes e Ié-os no fim do ciclo. Como 0 sistema (0 micro) Ié sineronizadamente com um flanco, © como acontece sempre nessas circunstancias, existe um set-up time das linhas polas quais 0 sistema vai ler os dados. Esse set-up time & uma caracteristica do sistema, claro, Portanto, 50 nseg (t set-up) antes do momento de leitura, os dados tém de estar estaveis. Como a informagao de endereco foi fornecida as memérias no inicio de cielo, elas tém de colocar dados valides no bus de dados entre estes dois instantes. Como pode ser facilmente visto do diagrama temporal, 0 tempo que elas tém disponivel (tq) sera dado pala dilerenca entre o ciclo total © © tset-up: Put os entree —. Endereges KOK Problema 6 Considere 0 seguinte diagrama temporal em que se considera que © sinal de CE/ ¢ os. enderecos sao alterados cada um deles, o mais tarde possivel para os dados ficarem Validos @ deixarem de 0 estar nos momentos indicados, cert nt 1 tit 1 RD/ \ Y \ ho baad boa 1 rid tins) 0 50 200 300 350 325 375 (2) Indique qual ¢ valor dos seguintes parametros: (1) tempo de acesso das memérias. (2) hold-time das linhas de dados (apés Enderegos Invalides) (G) hole-time apés desactivacao do sinal ce seleccéo. (©) Considere que o sistema efectua a leitura dos dados coincidente com 0 flanco ascendente do sinai de leitura ADI, Se o tempo de acesso das meméras fosse de 250 nseg a leitura seria ainda 64Edigao de 9 de Julho de 1991 correcta ? (c) Indique qual © tempo de acesso maximo para que a leltura correcta dos dados seja possivel a) 1) O tempo de acesso das memérias ¢ 0 intervalo que decorre desde que os enderegos ficam validos até que os dados se estabelecem, admitindo, © que se veriica, que a linha CE/ do cconstitui uma limitagao. Da observagao da figura conclu-se que esse intervalo & 0 que vai do ponte t=0 até ao ponto t=200. Logo taa= 200 ns. 2) O old-time das linhas de dados em relagio aos enderegos é o intervalo de tempo que RAM2 0800} 2 37FFYy = vago 9800}; 2 SBF + ROM! 30004 2 3FFFY > ROME Pode agora verificar-se quais os bits de enderego necessarios para se poder fazer a descodiicagao que permite escolher entre os varios circuitos integrados de memérias envolvides. Cada meméria tem 1K palavras, iste 6, © seu canteude 6 enderegavel com 10 bite (210 — 1024 = 1K). Esses 10 bits podem assumir contiguragoes de 00000000002) a TAAt ETT TIC, u, se preterirmos em hexadecimal, de 000 a FF. No nosso sistema, portanto, os bits Ag a Ag permitem enderecar internamente aos Integrados de meméria @ serdo o¢ bits de endereco resiantes (Ayg a Ayg) que vo permite diferenciar entre os diversos intagrados Vemos quea RAM! é endaragada quando 68Edigao de 9 de Julho de 1991 Aya=0 Ayz=0 Aya=0 Ayo=0. 4 RANE ¢ enderegada quando AygrO Ayz=0 Ay=0 Atos, ROM! 6 enderegada quando Aygrt Argel Ange? Aige0. 0.2 RON? 6 enderesada quando Aig=1 Ayzet Aqy=1) Atget Uma solugao possivel poderia ser obtida a partir de um descodificador de 4 entradas @ 16 saidas, mas existem, para este problema em particule, solugSes mais interessantes. Usaremos lum descodificador de 3 entradas e 8 saidas (74\$138) e 3 sina's de Enable, 2 sinais actives a Le 1 sinal activo aH Verifica-se da tabela acima que, para zonas aciivas da memoria se tem sempre Ayg=Ay2. Assim, usando um OU-EXCLUSIVO podemos limitar a zona de descoditicagao do 7418138 a 8K Palavras ligando a sua saida a uma das entradas de Enable (Os 4 circuitos de meméria podem ser distinguidos pelas 3 linhas de endereco Aig & Az. logigrama correspondente sera entdo OWA Problema 10 Suponha que tom do projoctar uma meméria com @Kbytes para um sistema que ullize um bus de enderegos com 16 bits (Ag a Ay5) @ um bus de dados com & bits (Dg a D7) e que sé dispde. de circuitos de meméria com 1Kxé, ‘Suponha ainda que pretende localizar essa meméria nos enderegos O a 8K-1 a) Diga quantos circuitos de meméria necessitaria? ) Diga como faria a selecgao destes circuitos de meméria usando para o efeito uma gate AND de 3 entradas © um descodificador com 3 entradas de dados,uma entrada de ENABLE e 8 saidas (actvas @ 0) ©) Repita a alinea antericr usando em vee do descodificador, uma PROM com 4 bits de lenderecos € 8 saldas. Expicite o conteudo cessa PROM 69Edigao de 9 de Julho de 1991 a) Atendendo a que necessitamos de 8K x 8 bits seriam necessérios 16 circuitos de meméria de 1K x 4 bits. +b) Dado que © bus de dados do sistema é de 8 bts e que cada meméria tem 4 bits de dados, & necessario formatar o sistema de tal modo que metade das memérias esiao ligadas aos bits de dadoa 0p a D3 @ a outra metade aos bits Dy a D7 Para faciidade de desenho vase definir um médulo de 1K x 8 bits composto por duas. momérias de 1K x 4 Rowe Ag aa akKx4 thx TTTT 0 B® © mapa de endereamento pretendido para os 8 dispositives "virtuais" de 1K x 8 6 0 seguinte Meméria Enderego inferior oooo 0400 0800 coo 1000 1400 1800 100 ZoO7mMOOm> Pode veriicar-se por esta tabela que, na selecgo de todos os circuitos de meméria, as linhas de enderego Ay3 a Ays Sdo sempre 0. Nescas condigées, 0 “enable” de todo este bloco de meméria deverd estar activo somente nessas circunstincias. Astim, um AND da negagio decease 3 Enderego superior o3FF o7FF oBFF oFFE 13FF 17FF 1 BFF AFF linhas controlara 0 enable do circvito descodificador. As entradas desse circvito serdo naturalmente as linhas de enderego que permitem escolher entre os diversos dispositives de meméria, Da tabela anterior resulta 0 seguinte Meméria = A12 Att activa ° ° ° ° 1 1 1 1 TommZ0m> © logigrama do sistema sera portante o ilusttado na pagina seguinte ©) © numero de palavras da PROM a ullizar (745288) & 32. Atendendo a que existe um sinal de Enable activa a Low na referida PROM que permite, quando & High que todas as saidas Ato 6.10 ° 4Edicao de 9 de Julho de 1991 fiquem inactivas. vamos usa-In para permitir 2 actividade dae caidas da PROM apenas entie 08 lenderecos de sistema 0000} e 7FFFy, © esquema de ligagées & identico ao da alinea anterior com excepgao da zona de descodificagao de enderegos. O conteido da PROM é 0 seguinte: Enderego conteido (bin) _conteido (Hex) 0 34411110 fe 1 synsitor 2 iti017 FB 3 vation F7 4 sisorttt & 5 soriady OF 6 tortiady 8 7 onsatait 7F 8 aananadt FE 26 vasaaaad FF (como exemplo de uma linha entre 8 € 31) a1 vanaaaay fFEdigao de 9 de Julho de 1991 Esquema da alinea b) ROWR BTEigao de 9 de Julho de 1991 Esquema da alinea c) ROMWR ROW leEdigao de 9 de Julho de 1991 Problema 11 Considere um sistema com um bus de enderecos de 16 bits (Ag a Ay5), um bus de dados com 8 bits (Dp a D7} e um bus de controle do qual fazem parte, entre outtos, os sinais de RO e WR (ambos activos a 2er0) Pretende dotar-se este sistema de 4 K byles de meméria RAM (localizada a partir do fenderego 5000})) © de BK bytes de meméria EPROM (ocalizada a parr do endereco 0000). ‘Admita que dispbe de memorias RAM de dimensio 2Kx6 bits © EPROM de 4Kx8 bites Faga o logigrama das ligagbes deste dispositvos admitingo que faz a cescodiicagao usando descodificadores de 3 entradas © 8 saidas (activas a 2er0) Resolucto: Sao necessérias duas RAMs de 2Kx8 ¢ duas EPROMs de ¢kxé para profazer a meméria necessaria para o sistema. ‘O Mapa de meméria de cada um dos dispositives ¢ © seguinte: EPROM! > 00004 a OFFFy EPROM2 ce 10004 a IFFY RAM! ce 50004 a BIFFY RAM2 he 58004 a SFFFY Para minimizar © nimero de descouificadores a ullizar vamos apresentar um pequeno truque a titulo puramente ilustrative que no se pretende que os alunos ulizem abundantemente ‘mas que Ihes pode abrir perspectvas mais amplas. (© trugue consiste entéo em impor que as leituras das memérias RAM sejam feitas allemadamente das duas RAMs. Desta forma quando o bit de enderego & "0" actuar-se- na RAMI Quando esse bit fOr "1" actuar-se-a na RAM2 Necessitaremos nesta implementagao de 1 descodificador de 3 entradas, @ saidas e 1 lentraga de "enable", para alem ge algumas gates.Edicao de 9 de Julho de 1991 Problema 12 Protende implomontar se um circuito sequencial que tem como entiada um nomera bindrio de 3 bits @ gora a sua saida o quacrade desse mesmo numero, Faca a tabela de verdade do respectivo circuito © mosire que ele pode ser implementado usando apenas uma ROM de 8 palavras de 4 bits cada,Edicao de 3 de Janeiro de 1992 Resclucte Do ponto de vista funcional, pretende-se um circuit com © comportamento ilustrado na seguinte tabela: Nimero | Quadrado ° ° 1 1 2 4 3 9 4 16 5s 25 6 36 z 49 Do ponto de vista légico, esta tabela Wansiormarse na seguinte tabela em termos de varidveis bingrias: WNomero ‘Quadrado 12 11 10} |os o4 03 ce 01 oo) 0-0 0] fo 0 0 0 00 oo:{{o 00001 os offo 00100 or 1}foo:rao0% +e effo 10000 votflor 1004 rroll1 oo 100 tiitii soos Desia tabela pode coneluirse que 01 € sempre 0: 00 ¢ sempre igual « 10 Assim as 8 palavras da ROM servirdo para “calcular” apenas as restantes varidveis. Osistema tera 0 seguinte lagigrama: + ‘02H to a0 O34 a 04H pH ie O54 O conteddo da ROM é 0 sequinte Endereso | Conteude 0 a 1 ° 2 1 3 2 4 4 5 6 6 9 z c (Valores em hexadecimal)Edicao de 9 de Julho de 1991 Problema 13 ‘Suponha que dispde de cicuitos RAM de 2K"4 @ ROM de 4k°8. Projecto um sistema de meméra para incluir num computador com um bus de enderagos de 6 bts e um bus de dados de 8 bits, cbedecendo as seguintes imposicées. A RAM ficaré colocada a partir do enderego C000(1g) até ao maximo. A ROM ficard dividida em dois blocos: um de 8K"8 a partir do endereco 0 @ 0 outro de meio do espaco de endereamento até 2 zona de RAM. Besoluséa: Do enunciado resulta que se pretende, num espace de enderegamento definido por 16 bits, colocar 3 biocos de meméria 16 bits de enderego definem um espaco ce 64K (64x1K = 64x1024 = 65536) palavras de meméria. Os enderegos limite so, portanto, 0 @ 64K-1 ou, em hexadecimal, 0 @ FFFF. Representemos esse espago por um ractangulo: Fe ° Preterimos usar a notagao hexadecimal a qualquer outra por ser a que, mantendo uma forma condensada (por oposigao ao binario puro), mas da informagées Uiois sobre os bits Individuais (por oposigao ao decimal, ‘Marquemos no espago de enderegamento as zonas de meméria pretendidas: Pretendemos RAM a partir de C000 até ao limite superior, isto €, de CO0O a FFF. C000 ¢ o menor numero que, em bindrio, tem os dois bits da esquerda (mais Significativos) iguais a 1 (Cig = 11003) |sto significa que, a parte com RAM é 0 quarto superior do espaco de enderecamento (se ndo dbvio, devia ser; pensem um bocadinno. © primeiro bloco de ROM vai de 0 a 8K, isto €, ocupa © primeira oltave do espago de enderegamento (8x8 = 64, nao é verdade?} e, portanto, vai de O a 1FFF em hexadecimal (como & ue eu desrahri isto? Ha varioe eaminhos...) © segundo bioco de ROM comeca a meio do espaco de enderecamento e vai até ao bloco de RAM, Tem, portanto, como limite inferior 8000 ¢ limite superior BFFF. Portanto, a situagao pode ser assim esquematizadaEdigao de 9 de Julho de 1991 Icooo js000 EL ‘Sabendo a estrutura pedida do conjunto do sistema de meméria vamos agora analizar cada bloco em maior detalhe, Para construir um bloco de 16K x 8 de RAM gispomas de integrados de 2K x 4 Teremos, portanto, de usar varios integrados, Como temos que ter palavras de & bits © 0s integrados tém palavras de 4 bits, a primeira acgéo 6 agrupar as memérias RAM duas a duas, A solugdo cléssica ¢ « seguinte: £0.10 Representaremos este bloco por um simbolo de uma pseudo: meméria de 8 bits de dados. Note-se que escolhemos memérias com dois CS, isto , que sé funcionam com os dois CS activor. Estar intagrador exictom © podem ver dts Uma vez que cada um destes blocos tem 2k de RAM e precisamos de 16K, teremos que usar @ biocos de 2 integrados, ao todo 16 integrados de RAM, Cada integrado tem 2K, isto é, em hexadecimal tem enderegos proprios de 0 a 7FF. Portanto 0 primeiro grupo de RAMs cobrira © espago de enderegamento de C000 [inicio do espago de RAM) a C7FF (C000 + 7FF} Q bloco seguinte comegara em C800 (C7FF + 1} e termina em CFFF (C400 + 7FF). Desta forma ¢ facil construr a tabela seguinteEdicao de 9 de Julho de 1991 RAMO RAMI RaM2 RAMS RAMs RAMS RAMG RAM? de C000 de C800 de Do00 de D800 de E000 de E800 de F000 de F800 E facil ver 0 sequinte: Em todo 0 bloco de RAM os dois bits mais significativos de enderego E15 @ E14 sto sempre "I" (jé sablamos, EISE1421 ‘A RAMO estara activa para todos os enderegos em que, para além de E1 soja E1S-E 126611 De facto, RAMO A RAMI estar‘activa quando E1s€1 De facto, RAMI acrre aCFFF aD7FF aDFFF aeFE a EFF FIFE aFFFF aliés), Portanto qualquer desias RAMs s6 estard activa quando tet FIs E14 €13 £12 E11 E10 €D co coo + 1 0 0 0 0 Oo ° CF 1 1 0 0 0 + 4 1 ceco + cE eEntet oo o 14 1 E tacit construir uma tabela com estes dados para todas as memérias RAM RAMO RAM: RAM2 RAMS RAMS RAMS AMG RAM? & coo + Cre caco + CFF Dooo + DIFF + D800 1 FFF E000 + EVE 800 1 EFF Fooo 1 FIFF 4 Feoo 7 FFFF 15 e 1 1 1 1 1 1 1 1 1 14 €13 E12 £11 E10 €9 o 0 1 1 ° o 1 1 ° ° 1 1 ° ° 1 1 £0 oo ° 14 1 oo ° a4 1 oo ° 14 1 o 0 ° 14 1 oo ° 14 1 o 0 ° 14 1 oo ° 44 1 oo ° 14 1 Verifica-se, portanto, que, dentro do bloce de RAM, so 0s bits de endereco E19, £12 @ E11 que seleccionam qual dos biocos de RAM responge a um determinado enderego, Usaremos um descodiicador de 3 entradas e 8 saidas, As entradas, como € dbvio, serdo 0s bits de endereco referices. As saidas ligarao, cada uma. a um dos CS de cada bloco de 2 RAN, Nao esquegamos, porém, que ¢ bloco tod s: maior ou igual a C000, isto é. se E15=E14=1 deve estar activa se 0 endereco térEdigéo de 9 de Juiho de 1991 A primeira solugéo para resolver isto seria fazer o Enable do descodificador = E1sE14, ‘Temos ainda outra solugéo disponivel, Trat-se de ligar 0 2? CS das RAMs a saida da fungao E15-E14, Qual das duas solugées usar? A linha 15:14 na 2° hipdtese ataca 16 linhas CS (tantas quantas as RAMs). € necessario confirmar se 0 fan-out é suticiente. Se no fér, nao podemos usar esta solugao. Em igualdade de possibiidades, seria de usar a solugdo que garante menor tempo de acesso total, 0 que, no caso, €, quase de certeza (era preciso confirmar no catilego) a 2* hipétese, Nestas circunstancias 0 bioco de RAM ficara com a seguinte estrutura (nic se trata de um esquema formal) 620Edigao de 9 de Julho de 1991 2 eu 0207 nom pre RAM Evae10 (@0e0 0) ° wv se [esr ose a EtL___jo 4 Rant =z; ieoce 1) =a, RAM (bioco 7) Vejamas agora, abreviadaments o bloco de ROM, E15 €14 E13 £12 E11 E10 €9 £0 Romo 0000 0 9 0 0 0 0 0 0 OFF 0 9 0 0 1 1 4 1 Rom) 1000 0 0 0 3 0 0 8 0 FF 0 60 9 3 1 0104 1 Rome 8000 1 0 9 co 0 0 oO ° ORFF 1 0 0 0 4 4 4 4 6.21Edigao de 9 de Julho de 1991 Roma 9000 + «0 09 1 0 0 Oo o OFF 1 0 0 5 1 5 4 1 ROM = Ano t+ 20 61 0 0 ° APF 1 00 1 0 1 1 9 1 ROMs Bo00 1 0 + 1 0 0 Oo ° BFF Ot 0 1 3 4 4 4 1 Nas ROM é facil de ver que a cistingdo entre os integrados 6 feita pelos bits E15, E13. E12. A condigao de activagao deste bloco sora E14=( Daqui se conciui pelo uso de um novo descoditicador de 3 entradas e de um ataque sirecto a um segundo CS das ROMs pela negagio do bt E14, Vird, portanto: (ver pagina seguinte) 6.22Edigao de 9 de Julho de 1991 E0aet [esr sz ROMO Para CS1 da ROMS| [est ost Rou 0007Edigdo de 9 de Julho de 1991 Capitulo 6 Memorias PRK PROP Problema 1 ‘Considere que 0 tempo de set-up das linhas de dados (para escrita) de uma memoria RAM 6 0 25 ns @ que o hold-time dessas mesmas linhas é de 10 ns, Qual deve ser 0 perfodo de tempo minimo durante o qual as nhas de dados devern estar estiveis se a duragao minima do impulso de escrita WE! fr de 100ns? Faga um diagrama temporal que lustre a situagao, Problema 2 Uma meméria ROM tem os seguintes parimettos caracteristicos: tA =250 ns; tgg=150 ns: y= 100 ns 'a) Em t20 um enderego valido ¢ colocado no bus de enderegos aparecendo o sinal de selecgao CE/ em 1=50 ns. Os enderegos sao alterados em t=300 ns (admita que instartaneamente). Qual o parindia da tempo durante © qual o¢ dadoe estio ostiveie no bue de dadce apse 0 primeiro enderego, ') Repita a alinea anterior no caso de CE/ ficar activo em Problema 3 ‘Suponha que dispde de uma ROM de 1k x 8 bits mas que, para o seu sistema, necessita de ‘512 palavras de 4 bits, Usando uma ROM como a deserita, faa 6 logigrama do sistema pretendido. Problema 4 Dispde de um sistema com um bus de enderegos comt6 bits (Ag a Ays) ¢ um bus de dados com 8 bits (Og a7) a) Escreva , em hexadecimal, o nimero de palavras potenciaimente enderecaveis por esse sistema, 'b) Se as memérias disponiveis para configurar o sistema forem 8 ROMs de 1Kx4 e 8 RAMS de 2Kx4, qual a capacidade de meméria com que o sistema fica? ©) Faga 0 logigrama do sistema descrito na alinea anterior, sabendo que cada maméria Gispde de uma entrada de CS activa a LOW, de modo a que 2 meméria ROM fique localizada nos ‘enderegos menores e a meméria RAM nos enderecos maiores. Pode usar para o efeito descodificadores de 3 entradas e 8 saidas © as gates nacessarias, Problema 5 Um sistema de acesso a meméria possui um bus de endereges com 16 bits (A a Ays) € um bus de dados de 8 bits (Do a D7), a) Se as memorias para contigurar o sistema forem 2 ROM de 8Kx8 e 8 RAM de 2Kx8, qual ‘a capacidade de meméria com que o sistema fica? ©) Faga o logigrama do sistema descrito com as memérias referidas na alinea anterior, de modo a que a memoria ROM fique localizada nos enderecos menores de memérias (2 partir do enderago OOOOH) © a moméria AAM fique localizada na Zona de menores enderegus da melae superior da memoria (a partir do enderego 8000H) A leitura de informagao consecutiva em ROM ¢ felta allernadamente da ROM? & da ROM 2 Qualquer das memérias ROM ou RAM tom uma entrada de CS activa a LOW Problema 6 Considere um sistema com um bus de enderegos de 16 bits (Ag a Ays) @ um bus de dados com 16 bits igualmente (Dg a Dy5). O bus de contiolo deste sistema contém, entre outros , 05 sina's de RD @ WR activos a LOW e um sinal de BHEN que quando esta LOW indica que se 6.24Edigao de 9 de Julho de 1991 protendem ler os 8 bits mais sigificatives do bus de dados (Og a D5) © quando esté HIGH que é inida essa leitura, A sua conjugacéo com obit de endereco. Ac permite ler 0 bus de dados de trés formas aistinia: (1) Do a D45, (2) Do @D7 © (3) Dg a D5 neste caso desiocados para as linhas Do a 07, Pretende dotar-se este sistema de 8K bytes de meméria RAM usando memérias de 2Kx8 com um sinal de CS © um sinal de WE ambos actives a LOW. Esta meméria deve lear localzada a partir do endereco 1000H. a) Faga o logigrama das ligagSes destes disposiives de meméria ao sistema usando como descodiicador uma PROM de 16 palavras de & bits, ue tem além das entradas de enderecos © saidas actvas a zero, um sinal de OE/ que quando a HIGH perme pér todas as saidas a HIGH ') Especiique o contedido de cada uma das 16 palavras da PROM Problema 7 Considere que dispde de uma ROM de 4Kx8 bits num sistema com um bus de 4 bits @ um bus de enderegos de 16 bits, e um bus de controlo do qual fazem parte os sinais de RD e WR (ambos actives a LOW), ‘A primeira metade dessa ROM (os primeiros 4Kxé) deve ficar localizada a partir do ‘enderego 1000H e a segunda metada a partir do enderego 6000H, ‘a) Usando um descodificador de 3 entradas & saidas (activas a zero) e a légica discreta {que julgar necessaria faca o logigrama das ligagdas da ROM ao seu sistema. A sua ROM possui 3 sinais de controlo: RD, CS @ OE todos activos a LOW. (©) Repita a alinea anterior usando uma PROM (com OE activo a LOW que permite colocar todas as saldas a HIGH) com 8 palavras de 4 bits. Expiicite 0 contido da PROM 1) Compare as duas solug6es, tendo especial atengo no facto de que possivelmente poderd necessitar de modifcar os enderagos de selecgio desta ROM, Problema 8 (Exame 4 de Setembro de 1986) a) Dispondo de uma RAM de 2K"4, com entradas e saidas de dados comune, de um registo de 4 bits e de um citcuito somador de 4 bits, projecte um circuito que permita adicionar ae conteudo {de qualquer posigdo da RAM, um valor fornecido em paralelo. Explique quais os sinais a actuar e a sua ordem, de forma a realizar a operagao sobre uma das palavras da RAM. ) O tempo de acesso da RAM 6 de 400 ns, 0 tempo de arraso do somador, 50 ns, © tempo de ‘set-up e 0 tempo de reacgao do registo de 10 ns, O tempo de Noid do registo é ce O ns. Quanto tempo leva a realizar um ciclo completo do sistema? Problema 9 (Teste - 22 de Fevereiro de 1988) Considere que dispde de um microprocessador com 16 bits de enderego e & bits de dados. Dispde de circuitos RAM de 2K°8 bits e oe ROMs de 4K"8 bits. Pretende colecar uma zona de ROM com 8K bytes no inicio do espago de enderegamento, uma segunda zona de ROM com 4K bytes no final do espaco de enderacamento e uma zona de 10K de RAM com inicio no endereco 8000H, 2) Desenhe o sistema usando os descodifcadores que entender conveniente e a légica adicional necessara, 'b) Substtua todo 0 crcuito de descocificacéo da alinea anterior por uma PROM, cuja capacidade e conteudo especiicara Problema 10 (Teste - 22 de Fevereiro de 1988) Considere que 0 tempo de preparagao (set-up) das linhas de dados de uma meméria RAM é de 50 ns e que o tempo de manutengao (hold) dessaslinhas 6 de 20 ns. A duracao minima do impulso de escrita é de 75 ns {) Qual 0 periodo de tempo em que as linhas de dados devem estar astaveis? ») Suponta ainda que o tempo de acesso para escnta da memoria, em relacao as linhas de 6.25Edigao de 3 de Janeiro de 1992 lendereco € de 100 ns @ que o tempo de manutenedo em relagdo as mesmas linhas 6 de 25 ns. Admitindo que a linha de Chip Select esta permanentemente activa, desenhe o diagrama temporal {0 ciclo minimo de escrita, Problema 11 (2! Exame - 22 de Fevereiro de 1988) Considere que 0 tempo de preparacao (set-up) das finhas de dados de uma meméria RAM é e 50 ns e que 0 tempo de manutencao (hold) dessas linhas & de 20 ns. A duragdo minima do impulso de escrita é de 75 ns. (Quat 0 periado de tempo em que as linhas de dados devem estar estiveis? Problema 12 (Teste - 1987) Considere que dispe de circvitos de meméria RAM com a capacidade de 8K"8 a) Projecte um sistema de meméria que, conforme o valor de uma varidvel WRDLEN possa ser usado come bloco de 64K"B ou 32K"16 ») Especifique uma PROM e o seu conteudo para substtur toda a légica que usar na alinea anterior. Problema 13 (Teste - 13 de Juino de 1987) Gonsidere que cispde de 8 chips de RAMs de 2K"4 @ de + chip de ROM de 8K°8. Num sistema com 4 bits de dados € 16 bits de enderego construa um bioco de meméria com 16k de RAM e 16K de ROM, A ROM deve ser colocada na zona de enderecos que comeca em 0 @ a RAM deve ser colocada na zona de maiores enderegos. Problema 14 (Exame de 2* Epoca - 24 de Abt de 1967) Dispoe de chips de RAM com 2K"8 e de ROM com 8K°8. Num sistema com 8 bits de dados e 15 bits de enderego projecte um bioce de meméria com 16K de ROM colocados a partir do enderego 0 e 6K de RAM a partir do 1® endereco deixade livre pela ROM, Problema 15 (2 Teste - 6 de Fevereiro de 1987) Considere que disp6e de um sisterna com 16 bits de endereco e & bits de dados. Dispbe de FIAMSs de 4k palavras de B bits e de ROMs de BK palavras de 8 bits Pretende-se construir um banco de meméria com 16k de ROM e 16k de RAM. As ROMs estéo colocadas nos enderegos mais baixos e as RAMs nos enderegos imediatamente seguintes. © restante espago de enderegamento deve fica’ disponivel para futuras ampliacbes, 1) Usando a menor quantidade possivel de material, pojecte o sistema, ») Assinale convenientemente os integrados que possuem as palavras com os seguintes ‘enderegos: 1) 0173H; 2) 3ABCH: 3) ABCDH Problema 16 (exame - 20 de Fevereiro de 1987) Partindo de 2 memérias RAM de 16K"8 @ 1 ROM de 32K"8 cconstrua um sistema de meméria de 64K palavras de 8 bits, com RAMS no inicio @ no fim do espaco de enderegamento € ROM na zona central do mesmo espage, Problema 17 (Exame de 2 Epoca - 8 de Abril de 1986) Considere o sequinte circuito em que C é um contador binario de 9 bits e Ruma ROM de 8 palavras de 4 bits 6.26Edigao de 3 de Janeiro de 1992 T Defina um possivel conteudo da ROM para que nas linhas Do a D haja o comportamento que 1 segue, quando se inroduz uma seauéncla de Impulsos em CP. cr Un 0 > ae 03 oo Problema 18 (Exame 12 de Julho de 1986) Considere um sistema com um bus de enderecos de 16 bits (Ag 2 Ay), um bus de dados ‘Com 8 bits (Dg @ D7) e um bus de control com © sinal READIWRITE. Admita que disp6e de memérias RAM de 2K"B @ EPROM de 8K". a) Projecte um sistema de meméria com 16K de EPROM e 8K de RAM em que a EPROM fica colocada nos enderegos mais baixos da meméria e a RAM no inicio da metade superior do espago de enseregamento, ') Faca ologigrama do sistema desert. Problema 19 (Exame 28 de Julho de 1986) Considere um sistema com um bus de enderegos com 16 bits (Ag a Ays) e um bus de dados com 8 bits (Do a D7), Dispte de memérias ROM de 4K"8 @ RAM de 1K°8. Pretende-se um sistema de meméria com 12K de ROM e 6K de RAM a) Faga 0 logigrama do sistema deserito sabendo que a meméria ROM fica localizada nos ‘endergos menores ¢ a RAM nos enderegos maiores, 5) Indique qualtativamente qual o tempo de acesso global do sistema de moméra Problema 20 (Exame de 2? Epoca - 13 de Abri de 1988) Com RAMs de 8K"8 e ROMs de 32K"8, projecte um circuto de memoria para um sistema com 16 bits de enderego e & bts de dados com ROM colocada a partir de enderege C000};6) RAM ‘ra primeira metade do espace de endorecamento, Problema 21 (17 Exame - @de Juine de 1988) Desenhe o sistema de descodificagao que considerar adequado para um microcomputador que vai estar ligado as seguintes memérias: 1 ROM de BK" 8, 1 EPROM de 2k" 8 e 2 RAMs de 4K * 8 colocadas consecutivamente no espace de enderecos Ossistema tem 16 bits de endereco @ de dados @ a ROM deve estar colocada no inicio do cespago de enderecamento, a EPROM deve estar colocada a part do endereco 2000; ¢ a RAM deve estar colacada no topo do espago de enderegamente, 6.27Edigao de 3 de Janeiro de 1992 Problema 22 (Exame de 21 de Fevereira de 1988) Considere um sistema com um microprocessadorligado por um ous de & bits de dados © 16 bits de enderego 2 memérias RAM e ROM e a um registo em que 0 processador pode escrever ‘enderecando-o e actvando a linha de WRITE. a) Projecte a logica de descodticacao para um bloco de RAM com inicio no enderego 0 e com 4 bytes e para um bloco de ROM com inicio em BO0OH @ com 32K bytes, sabendo que dispde de RAMs de 4K e de Roms de ak, ) Coloque 0 ragisto referido (de 8 bits} na posigdo de enderogamento imediatamente anterior a 8000H, Problema 23 (Exame de 7 de Julho de 1989) Considere que dispde de RAMs de 8k'8. Projecte um bloco de memétia de 64K°B com toda 2 logica de descodificagao realizada por uma ROM, Inclua uma linha de Enable do bioco Problema 24 (Exame de 17 de Julne de 1989) Dispondo de RAMS de 8k"8 © de ROMs ce 3PK"A facs um sistema de meméria com 18K bytes de RAM e 16 Koytos de ROM, Problema 25 (Exame de 8 de Setembro de 1989) Considere que aispde de uma RAM de 32K"8. No inicio da metade superior deste espago de enderecamento, esta sobreposta uma ROM de 1K" que deve ser enderecada em vez da RAM quando seleccionado um dos seus enderegos. Desente o logigrama do circuito 6.28Edigdo de 9 de Julho de 1991 CAPITULO 7 PROBLEMAS RESOLVIDOS: Problema 1 Considerando que todos os fip-tlops do circuito, cujo logigrama apresentado na figura 1, a0 JKC edge-triggered positvo, elabore: 2) O diagrama de estados. b) O diagrama temporal de S entre tg € ty, sabendo que em tg Qg=0, Qy=1 € Qg=t, e em ty Q4=0 € Qpet cP. I I ] Besolucso: A) Diagrama de estados:Edigao de 9 de Julho de 1991 8) Diagrama temporal Problema 2 Analise o circuito sequencial sincrono da figura construindo a respectiva tabela de estados/saidas. Roa | iT x, is O, re | id Resolucao: Aer Qeryz} o | 1 |x 00 00/0] 1071 ot o1/oltt/o 11 11/0} 10/0 10 oo/ofti/1 9,0, A Problema 3 Faca o diagrama de estados para um circuito sequencial sincrono com duas entradas X e Y Por onde surgem, em série, os bits de dois numeros binarios puros a serem comparados. Os bits de menor peso surgem em primeiro lugar. A saida deve indicar, em cada momento, qual dos dois numeros binarios 6 maior ou se sao iguais. 7.2Edig&o de 9 de Julho de 1991 ‘Besolucto: Diagrama de estados XY/S,S. Significedo das seides 00 ~ n® igueis 10 ~ n2 x mator que ne ¥ O1 - n& ¥ maior que n& X Mealy oos10 rortof 1 1/10 10/19. Rog? 11700 o1/oT o-o 7 74 S08 00.11.10 7.3Edigao de 9 de Julho de 1991 Problema 4 Elabore um diagrama de estados para um circuito sequencial sincrono de Mealy que receba “a entrada uma qualquer palavra em cédigo BCD (entra primeiro o bit de maior peso) e cuja saida 86 da 1 se a palavra entrada for inferior a 4 ou superior a 7. A saida correspondente aos trés primeiros bits entrados nao deve ser especificada. Cédigo BCD 0000 00 0 Tl Menores que 4 .. seide = 1 oo10 oor 0100) 010! seida=0 o110; ordi too ° pristores que 7 seide = 1 toot Diagrama de estados: X/1 o/. X/- on B® Gy) X/y 1/- NLD eG WD X/0 A saida S de um circuito ‘sequencial é periddica, de periodo quatro, e apresenta a sequéncia de trés 1s € um 0. E portanto do tipo: tote tii0 11 Desenhe um diagrama de estados para um circuito de teste T de Mealy que analise, momento a momento, a saida S e que devera dar saida 1 sempre que tiver havido uma alteracao da sequéncia da saida de S. O circuito T deve poder ser ligado em qualquer instante, desconhecendo-se 0 estado de S nesse momento. 7.4Edigao de 9 de Julho de 1991 cp. Besolucto: Diagrama de estados: 1/0 1/0 ey 0/9 1 - Estado inicial pagan tt? absorvente, de onde o circuito nao toma a sair sem que se taga nova inicializagao. Problema 6 Faca um diagrama de estados para um circuito sequencial sincrono de Meal que detecte Balawias de 4 bits que néo pertengam ao cédigo BCD. As palavras entram em sé ‘comegando pelo Bit de maior peso. Ao fim de quatro impulsos de relégio o citcuito deve ficer ro iado, Preparado para detectar nova palavra. O circuito tem uma entrada e duas saidas X e Y que , se XeY= cédigo, se a palavra no perience ao ‘=1 perience, @ se X=1 © Y=0 ainda ndo é possivel saber se pertence ou no. Besolucao: Saidas xy 0.0- nao pertencem ao BCD 11 - pertencem ao BCD 10- ainda nao se sabe. 7.5Edicao de 9 de Julho de 1991 Palavras binarias de 4 bits: e000 oo01 oo10 oot o100 5 0 10 1} Pertencem ao cédigo BCD orto orig 1000 10.0.4 ro To rord 1 7 ‘5 | 1 3° Néo pertencem 80 cédigo BCD 1110 trad Diagrama de estados: EK X/L XA XA) eo cy o/ty 1/10 0/10 Rego CY 70% TOO) 7.6Edigdo de 9 de Julho de 1991 Problema 7 Desenhe um diagrama de estados para um circuito sequencial sincrono cuja fungao é gerar um bit de paridade para as palavras analisadas. As palavras tm comprimento 3, mas o circuito fecebe 4 impulsos de reldgio para analizar cada palavra, entrando primeiro os 3 bits da palavra e, em quarto lugar um bit X, que apenas promove a geragao da paridade. (Nota: Saida=t - Paridade impar Saida=0 - Paridade par) ‘A) Como maquina de Moore, 8) Como maquina de Mealy. Besolucao: A) Diagrama de Moore: PFS i wie Nota-se facilmente que 0 estado inicial | é redundante pois 0 estado inicial poder ser ualquer um dos dois estados designados por PAR ou IMP. B) Diagrama de Mealy: X/0 No caso do diagrama de Mealy, 0 estado inicial tem mesmo que ser o estado designado por I 7.7Edigdo de 9 de Julho de 1991 Problema 8 Faca um diagrama de estados para um circuito sequencial sincrono de Mealy com uma entrada série © com uma saida que repete a sequéncia de entrada com dois periodos de desfasamento. As duas primeiras saidas sao iguais a zero. Resolucao: ‘Ao fazer um diagrama de estados ¢ quase sempre possivel chegar, com uma certa garantia, & solugao minima. Vamos evidenciar isso nesta resolugdo: Primeira verso do diagrama (versao nao minima) Caracterizagao dos estados 0/0 Em Ultimo recebeu dois “O"s 0/0. ~Em ultimo recebeu pri- meiro um “0” e depois um "1" ~Em Ultimo recebeu pri- meiro um “1” e depois um "0", 10 Em Ultimo recebeu dois "I"s (versao_ minima) 7.8Edigao de 9 de Julho de 1991 Caracterizagao dos estados o/ol) (x) ~0u n&o recebeu nede ou recebeu dois “O"s em Wa ditimo o/ Ou recebeu apenas um "1" ou recebeu primeiro um wf joo “0” e depois um "1" como ultimos. O 1/0 ~Recebeu primeiro um "1" @ depois um "0" como ory dois Gltimos Ov Os dois ditimos recebi- wt O dos foram “I"s. Problema 9 Desenhe 0 logigrama de um circuito sequencial sinerono que tem uma variavel de entrada {ue faz com que: : eee . OQ G co Indique a evolugao do circuito se, antes de receber 0 primeiro impulso de relogio apés ligar © sistema, o circuito estiver no estado B e a variével de entrada estiver em 4Edigdo de 9 de Julho de 1991 ‘lesolucao: Sintese GO re Oy.-«9 1) Do diagrama de estados apresentado ( maquina ndo completamente. especificada) tira-se a sequinte 2) Tabela de estados ->]]o]o]o]> [= fpf tm) ste fe 3) & coditicacia dos esiadas, embora nao seja inditerente, & qualquer pelo que, por exemplo, podemos optar por: Passando correspondente tabela de transigesEdigdo de 9 de Julho de 1991 4) Tabela de wanslooes: 2n2a 000 | 001 | o11 ool} oi = O11} 010 | 110 O1o} 10] - 110} 111 | 000 11} ooo | - 101 > 100 7 - Donde se tiram as 5) Tabelas de excitacao de basculas: (Escothemos basculas D) Dy D Do, 0,00, (900 oot ow 010 110 ma 101 100 D, =0, +F0.0, D, =x@, +0.0, + Dz =XQ, +X0.0, Das equagdes de excitagao das basculas tira-se o logigrama 7411Edigao de 9 de Julho de 1991 6) Logigrama: cp. Se, estando no estado B, se liver X=1, 0 sistema evolui, de acordo com a tabela de transigbes depois de levantadas as indiferencas, do seguinte modo: Problema 10 A) Projecte um circuito sequencial sincrono de Mealy que some a constante 2 em bindrio a um numero de 3 bits, ficando preparado para repelir a operagao sucessivamente com outros numeros entrados. Caso haja transporte despreze-o. Entram primeiro os bits de menor peso do numero, B) Transforme 0 diagrama de estados feito, no pressuposto de projectar uma maquina de Moore. Besolucao: Diagrama de estados Caracterizacao dos estados C e D: ot ©) “N&o ha trensporte Low Eo \ re® “Ha transporte 7.42Edigao de 9 de Julho de 1991 ‘Tabela ge estados es/s oj 1 [x A | s/o] 6/1 8 | c/i [0/0 c [A/ol ay D [asi [Aso EP. ‘Codiicacto dos estados Para exemplificagao, optemos por desenvolver o problema a partir de duas codificagdes diferentes: Codificagao 1 Codificagao 2: ‘A=00 B11 C-01 D=t0 Coditicagaio 1 u rans es. | o 1 |x s | oy [x oo] or [or oof o TH orf it [10 ol@o ii [00 [00 ito [@® to[ oo _| 00 ioT@ To EP EP. Utilizande flip-lops JK, tiram-se as seguintes tabelas de excitagdo para 8 ip-lope: x Ke oj} |x ool x |e y] orto [fi aia ry to Tt rw) 9, Q, eK +Q, 7.13Edigao de 9 de Julho de 1991 Jy 0 1 x K, ° 1 x oof o [0 00 [(K_]_xy ola 1) o1l[x x i x afi 1 tof x [x vo [G1 t , Qy x 4 1 1 cp. Coditicagao 2: ‘Tabela de transiobes e de saida: es. | oy 1 [x s | oj. |x ot 1 oof [i oof o Ta o1| 00 [00 oifo [Us itor fio ulayto 10 [ 00 [00 iofUJTo EP EP. Uulizando tlip-iops JK, tiram-se as sequintes tabelas de excitagdo para os flip-flops: 7.44Edigao de 9 de Julho de 1991 Je oy. {x ool | 1 or x nif x [x toto [o a, a, cP. 7.415Edicao de 9 de Julho de 1991 B) Diagrama de Moore. Problema 11 Considerando o diagrama de estados apresentado na figura e sabendo que dispée de uma fonte de relégio CP com 1 Hz: A) Sintetize, sem minimizar 0 diagrama, 0 respectivo circuito sequencial sincrono utilizando basculas de tipo D edge-triggered negativo, atacados por CP. 8) Utilizando 0 circuito sintetizado sem qualquer alterac&o, como obteria uma onda de rel6gio CP” sincronizada com CP mas de periodo T=3 segundos? A) 1) Tabela de estados: Im fo] foo p>Edigdo de 9 de Julho de 1991 2) Goaiicacao: A=000 8-001 ce011 D=010 E=110 8) Tabela de transiooes: X=t ooo] oot Jon oo] o11 [oto ori} oro | 110 O10] 110 | 000 110] 000 | oot ti = = tor = = tool - | - 4) Vao ser utlizados flip-ops ©) Tablas. ce exciiacie: Ds om Q,0,0,; 0 1 000 0 on O10 110 Wy 10F 100 6) Equacdes de excitacao: Ove O.0,+ xO,+ Xd, D,= Q,+ X0,+ KQ,G, De X0,0,+ ¥0,0,0,Edigdo de 9 de Julho de 1991 7) Logigram: cP B) Bastara fazer X= 0,00, Osinal CP’ poderd ser Qg ou Q; 7.18Edigao de 9 de Julho de 1991 Problema 12 Partindo do diagrama de estados apresentado na figura, desenhe o logigrama do respectivo Circuito sequencial sincrono, utilizando como elementos de meméria flip-flops tipo A Sabe-se a seguinte informagao acerca dos flip-flops A Diagrama do estades: Jo/vo Besolucto: ‘Tabela de verdade do flipop Ae Tabela de excitacao: A | Os fw Q.~ Ou | A o [0 | o o-oo] x ofa i Oo = 1 [= impossivet 1 [oto a iio 1-10 ‘Tabela de estados oO 1 x a [ovo - 8 | A/ot cr c [c/o fo D D/L = 7.19Edigao de 9 de Julho de 1991 ‘Codtticacao dos estados: Atendendo a que 0 flip-flop A nao permite a transigao de 0 para 1, leremos que escolher uma ‘codificacdo para os estados que a evite. Por exemplo: Be " Aq10 c=01 De 00 e nunca ‘Aq00 Be a1 cant = 10 ‘Tabela de tansioses: QiQs | K=O | X=1 7.20Edigdo de 9 de Julho de 1991 Problema 13 Minimize as sequintes tabelas de estados e construa as respectivas tabelas minimas. oo [or [ii | io jxv A) A d/o | D/O | F/o | A/O B C/1 | 0/0 | £/1 T F/0 Cc C/i | D/o ft €/1 | Aso D d/o | B/o | A/o | F/0 E c/1 | F/o | E/1 | AZO FE b/o | 0/0 | A/oT F/O G G/o | G/o | A/o| A/0 H B/1 | b/o | E71 | A/o 8) o | 1 |x A B/1 H/1 B F/t | D/1 Cc D/o | E/1 D c/o] F/y b D/I C/1 F C/t | C/I G C/i | D/1 H C/O | AI 7.24Edigdo de 9 de Julho de 1991 © Ay 1, ke 2/1 2/0) 5/0) 170 4/1 471 2/1 2/0 5/0 3/0 271 2/1 4/0 370 8/0 ot 6/1 6/1 2/0 8/0 471 4/0 970, 1 2 3 4 5 | 6/1 6 7 8 3 7/0 oo_| or out u 7 10 D/O] D/O F/O ‘A/O c/1 | 070 E71 F/O c/1 | 070 E/T A70 b/0 | 8/0 A/O F/O cH | F/0 E/T ‘A7O b/o | D/0 A7O F/O G/o | 6/0 A70 A70 zlol>|mlololalp B/1 | D/O E/1 A/O Usando 0 método das particdes: (ADFG) (BCEH) 2 (0) L214 (BCEH) 7. 22 xyEdigao de 9 de Julho de 1991 Tabela minima: oo | or | 11 | to _| xy 3/0 | 3/0] 170] 170 1 2 | 2/0[ 2/0] 170] 170 3_[ 3/0] 4/0 i1/o[ 1/0 4 [ai] 3/o[ s/t 170 Ss P4an[ioy st i/o 8) o |x 4A | B71] A/7i BT F/T | 0/71 c [o/ol ei oO | c/o[ Fi — | o7i[ ci FoPca[ ci 6 | c/i{ 071 H [c/o [Aza Partigbes: (ABEFG) (CDH) (CDH) 21 3 (EFG) (CD) (H) 33 3,2 3 4 5 Tabela minima: 2/1 | S71 3/1 | 4/1 ait | a7i 4/0 | 3/1 4/0; 171 a s}ui}n]— 7.23Edig&o de 9 de Julho de 1991 So) Partig6es: 2/1 2/0 Ip 5/0 170 4/1 4/1 271 2/0 5/0 370 271 2/1 6/1 4/0. 3/0 38/0 O71 6/1 6/1 2/0 8/0) 4/4 4/0) 970 so] |] afer]. }oa]no|— 7/0 ot 71 (3578) (2469) a b 357) (8) b,b.8 8 D (135) 7) c.c.8 Tabela minima (2 4) e L 2/9 b/0 2/0 0/0 2/0 a0 2/0 go e/1 e/1 g/t i7al gi c/i 7. 24 edd (6) tEdigéo de 9 de Julho de 1991 Problema 14 Partindo do circuito assinorono representado na figura: A) Faca a sua tabela de transig5es @ mostre quais os estados estaveis do circuito: B) Desemhe as formas de onda para YO, Y1, yO, y1 @ Z a partir do estado estavel para X=0 ‘quando X passar de 0 para 1. O delay de qualquer dos feed-back ¢ 3. A) Tabel ‘(Abrindo os feedback)Edigao de 9 de Julho de 1991 O circuito tem apenas dois estados estaveis, um para X=0 que 6 0 estado 00 e outro para Xa1 que é 0 estado 11 8) Problema 15 Desenhe um diagrama temporal e uma tabela de transig6es para o circuito apresentado e diga de que circuito se trata. D> Resolucto: Ver. sec. de estado —Estedo sequinte 7.26Edigao de 9 de Julho de 1991 Z| 00 Le ui ie fs" o 1 OT TOTS: 1 | oT oo" To z Var. sec / LL premarizncéo de estedo: rama temporal Xt Y. zt | z | Lremério—t Identificacao do citcuito: Trata-se do latch 5/R com 7.27Edigo de 9 de Julho de 1991 Problema 16 A) Faca uma codificacao de estados que impeca corridas criticas para a tabela de fluxos da figura 1 B) Qual seria o efeito, em termos de funcionamento do circuito, de substituir a saida do estado seguinte D da linha do estado estavel B de 1 para 0. (Figura 1). ©) Faca uma codificagao de estados que impeca corridas criticas para a tabela de fluxos da figura 2. Com os estados ja codificados, preencha as saidas dos estados instaveis evitando picos. es/z| 00 | or | i | io _|xy a_| d/o | d/o a/t [cay b | 71 [Vi |yol 9/0 c_| d/o [vol b/o [vo d [@Voj c/o [avi] c/i EP Figura 1 es/z|oo {or |i |io |xy a [cyol b/- [cavi] b/- b_| e/- [@vo| c/- [evo c [a/- [evi [Cvo] b/o EP. Figura 2 esoluczo: A) es/z| oo |or |i | 10 _|xv ane a_| 0/0 | b/0 | a1 [av] b [4/71 [Vi Gyo] 0/0 c_| d/o |Cvo v/0 [Vo d [vol c/o [VT ci EP 8 (0,0) SS" (0,1) b A corrida de b para d nao é critica pois pode vir através do estado ¢ sem qualquer modificacao do comportamento do citcuito. Assim, a nova tabela do circuito sera Es/z| oo _|or | 11 | io |xv a/o | p/o | a/i [Cav a >| c/1 [ey 1[Gvol 0/0 c_| 4/0 |CVo! b/o [vo a e vol c/o [OT c/1 E 7.28Edig&o de 9 de Julho de 1991 elo que, a coatticagao dos estados podera ser: 0 det0 8) O efeito seria fazer com que na passagem do estado estavel 'b’ com entradas XY=01 para © estado ‘da saida seja passe para ZERO At mals cedo. 9 es/2| oo |or |i [io fxy aio) e [yo] b/- [@7[b/- b_ | e/- |@vol c/- [evo c_| a/= [evi |Cvo] 0/0 EP. ane 8 (0,0) Ra (0,1) b a=00 b=01 catt da10 Nota: a corrida de ‘c' para ‘a! pode ser evitada fazendo-a passar pelo estado ’b' ou, ento, recorrendo ao estado '¢' £S/2| 00 ol i Jo} xy a |@yol b/0 [Gi] b/- b_| 0/0 [@yvo| c/o [vo ce [ a/- [evi [cvo] b/o ad [e/-[ -[ - 7 - EP. Lins seides destes dois estados instaveis poderiem ser Fou! ou © nunce ° 1% 9% 9 1 7.29Edigdo de 9 de Julho de 1991 Problema 17 Partindo da tabela de fluxos que se apresenta, desenhe o logigrama do circuit assinerono ‘que Ihe corresponde, evitando corridas criticas, picos nas variaveis secundarias e picos nas saidas. 00 01 i 10_} AB 1 |ovolawvil 4 | 2 2 [1 |[@yol 3s |[@vo 3 (Ot 1 vil 4 4 [3 2 1a Besolucto: EP/2| 00 Ol it 10 AB 1 4 2 2 3 Ivo 3 Gvit4 4 yay vy EP 1) Minimizacdo: Esta tabela ja ¢ minima, 2) Cositc vitando corridas exit (0) 4,.5 4. 3) 7.30Edigo de 9 de Julho de 1991 Ha duas corridas criticas que nao se podem evitar codificando os estados $6 com dois bits. Recorre-se ‘a duplicagao de estados: ye 114) 42(110) (000) 1, 24(100) WNs¥o/2|_ 00 oi ial 10 AB 000 |Q00/o{G09/1}o01 100 4, ooifior fou joneeo ot a opty Lp/aqo1o je1p/ 32 010 (@T971[000 _|@107i] 110 4: “tHofo1o [100 |ro7CTO77) te tt COTTA 110 Jor 3, or Gopi (on7iJo01 2, 100 Jooo “|@d97of101 |@o970} Bue, 3) i ins is evit Vp'i¥o/Z|_ 00. or i 10 AB 1, 000 JO07o}G097i|~ 77 [70 4 oor] 71 | = |@OD7OOD 2 on] /o (Gil _/- “lon 3. oro ero/] 71 |Gio7i] 71 4 ol | F (oonmon te tn (avo 71] 70 3 for gop /1 aon] 71 2, ool 70 |qoo7e|_7- (10570) Teas 7.34Edigao de 9 de Julho de 1991 y= 0 yz! yoloo for |ipjio jas joo for tips io jas oo} o | o |f1}} o o | o 1} ] 0 ° ' (@ 1s 1 1 1 — nla rj} o fia 1 1 o |lt YY 7.32Edigo de 9 de Julho de 1991 z_| 00 1o_|aB 00 ° or WW 10 YsYe x fs v You ABG,+Au,*Bu,+ uu, v YizABy,+By,+Ay,*yy, an La Y2=By,+ABG,+ABy,+Ay, y+ AG, Us 2 =AB+y, G+ 9,4, +85, 0+ BY Ue Nota: Todos os agrupamentos assinalados com setas representam agrupamentos redundantes para evitar picos nas variaveis de estado. 5) Logigrama: Com as equagbes acabadas de obter far-se-ia facilmente 0 logigrama que aqui nao se reproduz por nao acrescentar qualquer novidade. Problema 18 Projecte 0 circuito que comanda o abrir-fechar de uma torneira que funciona do seguinte ‘modo: a torneira abre quando 0 nivel do liquido descer abaixo de N1 e fecha sé quando atingir 0 nivel N2. 7.33Edigao de 9 de Julho de 1991 1 Aberta: 0 - Fechada. vficace: nttadas: N1 = 0 implica: nivel abaixo de Nt; N1 = 1 implica: nivel acima de N1; N2 = 0 implica: nivel abaixo de N2; N2 = 1 implica: nivel acima de N2. oo jor {ir | 10 _| nine 0 fOn, = [=m 1 ° = 2 [OA 2 [- "| - [@yvol 3 7 a AYO | Tox Impossidilidade fisice - 0 liquido néo pode ester acima de N2 e absixo de Nt Nao se consideram estes casos pois estd-se no modo fundamental (ndo pode haver variago simultanea de mais do que uma variavel) ) Impossibiidade de tipo fisico. Estando a tomeira fechada nao ¢ ligico que o nivel suba. co Note-se que a existéncia de dois estados estaveis com saidas distintas para a mesma configurago das entradas (mesma coluna da tabela) é que garante que se trata de um circuito sequencial (com memeéria) nsttuir-se uma tabela primitiva de flux i rer esta ti err faa tr ircul nator 2) Minimizacao: 7.34Edigdo de 9 de Julho de 1991 3) Coditicacao, 2 | (2,3) 1/ (2,3) ) © | (2,3) (0,1) (0) <—Codificecéo 4) Tabela de transiches. Minimizada com atribuigéo das saidas aos estados instaveis evitando picos: yz | oo | or [it | i0_| nine 0 JO, - 117-1On i PoFT = Tororo y 5) Tabela de excitacto ¢ de saida: oo for fit {10 _|uine oT Ty 0 eo fe 1 7 Y= Nz y Ni | -lol< oo for | it [to _|minz ATRASO up) Neo 7.35Edigdo de 9 de Julho de 1991 Problema 19 Um problema incémodo associado aos interruptores ¢ a “intermiténcia inicial': quando se move 0 interruptor de A para B, aquele comeca por fazer um contacto inicial com B; seguidamente Parece “tremer", produzindo uma sequéncia de impulsos irregulares até estacionar ermanentemente em B. (Passa-se um fenémeno analogo quando se move o interruptor de B para ay Projecte 0 circuito que elimina esta intermiténcia s}erfro]— 7.36Edigdo de 9 de Julho de 1991 2) Minimicaua (3,4) 2| (3,4) (2) 4) (4,2) 2R+By 7.37Edigo de 9 de Julho de 1991 Vee Yee LATCH SR Problema 20 Considere a maquina sequencial sincrona descrita pelo sequinte diagrama de estados do tipo Mealy’ ovo o/t OMS WO) Obtenha o diagrama de estados de uma maquina equivalente mas descrita pelo modelo de Moore. Este problema consiste numa mudanca do modelo de descrigdo da maquina e, portanto, também do tipo de resposta temporal da maquina. De facto, quando se passa de um modelo de Mealey para um modelo de Moore, a resposta as mudancas nas entradas que era dada imediatamente, uma vez que as saidas dependem também das entradas, passa a vir apenas, apés a mudanga de estado consequent ao flanco activo do impulso de relégio, Portanto, numa mudanga de modelo, as saidas associadas a um estado e a uma entrada, vao Ser as saidas do estado para onde se faz a transi¢ao. Como esses estados podem ter aspecificagdes incompativeis de saidas sera necessario criar mais estados, com um comportamento quase equivalente, isto 6, apenas com saidas diferentes, No nosso caso 0 resultado 6 0 seguinte: 7.38Edigdo de 9 de Julho de 1991 em que B’ é um desdobramento de B e C’ é um desdobramento de C. Problema 21 Desenhe o diagrama de estados de um circulto sequencial sincrono que gera uma das seguintes sequéncias: 1100 e 0101, conforme uma variavel de controlo € "0" ou "1". A variavel pode mudar em qualquer momento e a maquina nunca deve, na transicao, enviar mais de 2 bits iguais Nada € dito sobre se se pretende uma maquina segundo 0 modelo de Mealey ou de Moore. No entanto, um pequeno detalne condiciona a escola. No inicio do tuncionamento da maquina, a sua primeira saida é "0" se a variavel de entrada f6r “1” e sera "1" no caso contrario, Quer isto dizer que a saida do primeiro estado depende da entrada. A maquina tera, portanto, de ser construida segundo o modelo de Mealey. Vamos apresentar duas solugdes. A primeira 6, talvez, mais intuitiva. A segunda ¢ muito mais simples 1 solucao ‘Uma vez que a maquina gera duas sequéncias allernativas e pode passar de uma para a outra, a solugao pode passar por construir primeiro os geradores das duas sequéncias e, sequidamente interliga-tos. Assim, © primeiro passo sera construir 0 seguinte diagrama (incomplett 7.39Edig&o de 9 de Julho de 1991 (© ramo ABCD do diagrama gera a sequéncia 1100 quando X= © ramo AEFG gera a sequéncia 0101 quando Acontece, porém que, se quando uma das sequéncias acaba a variével X mudar de valor, de forma a sequéncia seguinte arrancar logo apés o fim da anterior, teriamos 0 fenémeno proibido no enunciado da existéncia de 3 bits iguais seguides. Por exemplo, a sequéncia de estados ABCDAEFG... daria uma sequéncia de saidas 11000101 Vatias solugbes sto possiveis. A mais dbvia {mas néo a mais simples) é a de isolar 0 estado inicial da evolugdo futura das sequéncias e adiar o problema para a fase seguinte Ficaria entao o seguinte diagrama de estados: Podemos agora acrescentar as transigdes (2 saidas) que faltam no diagrama e correspondem 7.40Edig&o de 9 de Julho de 1991 €@ possivel transicéo entre sequéncias. Consideremos 0 estado 6 Se, nesse estado, a entrada passar a “1”, para onde, na outra sequéncia, devemos saltar? O fenunciado nao nos obriga a ir para 0 inicio da sequéncia. Alias, como vimos, nem sempre isso é, sequer, possivel. Podemos, por exemplo, “dar” imediatamente saida “ muitas outras transigdes, de Tacto. As Unicas "passagens” proibidas seriam as que correspondessem a "dar" saida "1" e saltar Para F ou H, uma vez que isso corresponderia a ter trés “1"'s seguidos: 0 primeiro no estado A, com entrada "0", o segundo em B com entrada "1" e o terceiro em F ou H com entrada “1”. A medida que vamos avangando no diagrama vamos perdendo flexibilidade nas transigbes, uma vez que umas vao impossibilitando outras. © iagrama final poderia ser, por exemplo: @ passar a F, mas poderiamos fazer Claro que, mesmo usando esta aproximacao ao problema haveria muitas outras solugoes Possiveis. Outra solugdo com apenas 4 estados seria a seguinte:Edigdo de 9 de Julho de 1991 Problema zz a) Implemente, usando flip-flops JK @ NANDs, o circuito sequencial dado pela seguinte tabela: ep; tS x20 | x, A/ol A | B B/ol c | D cit aA fc pits |) 'b) Sabendo que o tempo de atraso dos NANDs é de 7ns, o tempo de preparagao dos flip-flops 6 de 10ns e 0 seu tempo de manutencao de 3 ns, qual a frequencia maxima de funcionamento do circuito? a) Facamos uma atribuigao qualquer para as varidveis de estado: Estado variaveis a0 a1 00 o4 10 44 Com esta atribuicdo € possivel retazer a tabela de estados em termos de varidveis de estado dos flip-tiops: looms Estado] Estado presente | seguinte x=0 | x21 0 _Gi_|G0_ar/G0 a7 oo |oofo14 or frofia 10 Joo}io a1 foitii E faciimente se passa para a5 labelas de excilacao dos flip-flops: Estado Estado Saida, presente, sequinte x=0 xet Go or [oko | Kt | OKO KT 2 oo foxfoxfoxy1x]o o4 ax} xifrx]xol] o ro |}x1}ox}xofox] 1 a1 |[xiltxolxolxol i Construindo, agora os mapas de Karaugh, ver 7.42Edigao de 9 de Julho de 1991 e001 a0 x\g001 11 10 X00 01 11 10 vo o loli [xx oli ti} Ko Lol idx "ixixlolo 9001 091 x\90.01 11 10 x\o0 01 tt 10 4 ololxtxto} olglpolx] x ld ‘Lxfololx donde: JO = Qt KO=x __ Jt = x-Q0 K1 =x-Q0 e, como facilmente se v8: 0 b) Com os dados fornecidos néo é possivel calcular a frequéncia maxima do circuto. Falta 0 tempo de atraso dos flip-flops Problema 23 Determine o diagrama de estedos ou o fluxograma de um circuito sequencial sincrono com uma entrada x e duas saidas Z0 e Z1, com o comportamento que se descreve: 20 = 1 apenas quando, na entrada, se verifica a sequéncia 1101 e ZO = 0 em todos os restantes casos. 21 = 1 apenas quando, na entrada, se verifica a sequéncia 1011 e Z1 = 0 em todos 0s restantes casos. A maquina deve detectar sequéncias com sobreposigao. x/Z0 21 100 7.43Capitulo 7 Circuitos Sequenciais le 1 - Circuitos Sincronos PROBLEMAS PROPOSTOS Problema 1 Considere 0 seguinte citcuito: em que os flip-flops JK sao edge-triggered negativos. A) Desenhe o diagrama de estados do circuito B) Supondo que os dois flip-flops se encontram no estado "0", faca o diagrama temporal para a saida Z para a duragao de § impulsos de relogio. Problema 2 Projecte um circuito sequencial sincrono com uma entrada de dados e uma saida, que emite "1" sempre que detecta a sequéncia 101 Problema 3 Projecte um contador que conte segundo o cédige: ....0.3,7.2,5.0, Pode utilizar os flip-flops que desejar. Problema 4 Desenhe o diagrama de estados de um circuito sequencial sincrono com uma entrada e uma saida e que obedega ‘as seguintes especificagées: i) A saida assume 0 valor "1" se os uitimos 4 bits forem um numero par em BCD. ii) Se for um némero maior que 9 @ sida seré igual a “0”. (Notas: -O bit que entra primeiro € 0 bit mais significative. ‘Apenas interessa o valor da saida quando € recebido 0 4° bit.) Problema 5 Desenhe o diagrama de estados de um circuito sequencial sincrono de Moore com 2 entradas, Xe Y, e uma saida Z, tais que: i) Se Y=0, entao Z-X; ii) Se Y~1, entdo Z 6 igual 20 valor de X no periode de relégio anterior. Admita que instante inicial 7.44Problema 6 ( Exame 4 de Setembiw de 1986 ) Determine o diagrama de estados de uma maquina sequencial sincrona com uma entrada e uma saida e com o seguinte comportamento: - A maquina recebe pelo terminal de entrada sequéncias de 4 bits, Desses 4 bits sd considera 0s 3 primeitos. Como reposta a maquina fornece uma sequéncia de 4 bits. ~ A sequéncia de saida ¢ igual a sequéncia de entrada mas inclui um 1 suplementar. Esse 1 segue-se a primeira sequéncia de 2 zeros na entrada. Se tal sequéncia ndo ocorrer na entrada 0 1 sera acrescentado no fim. Exemplos: Entrada 10 Saida 10 Problema 7 (Exame 4 de Setembro de 1986 ) Projecte um circuito sequencial sincrono descrito por esta tabela, Pode simplificar a tabela, se 0 desejar. ep | ES a [8/0 D/O B jao c/o © | Bo Gro dD Jeo G6 — fen at F leo avo 6 | eo ost Problema 8 (Exame - 22 de Fevereiro de 1988) Considere o seguinte circuit: x ce a) Trata-se de um circuito concebido segundo o modelo de Moore ou de Mealy? Justifique brevemente (3 linhas no maximo). b)Determine a sua tabela de estados, 7.45Problema 9 (Examo - 22 de Fevereiro de 1988) Faca 0 projecto do circuito sequencial sincrono especificado pelo seguinte diagrama de estados. Use 0s fip-lops que desejar. Nao é necessario desenhar o logigrama, ° GS Be (Teste - 1987) Considere uma maquina sequencial sincrona com 2 entradas e uma safda, como representada na figura xt Maquina Gentrades) sequenea 2 (saida) cP. A saida permanece a 0 alé que as entradas X1 e X2 sejam iguais uma a outra durante, pelo menos, 3 impulsos de relégio. Quando isso acontece a saida produzira a sequéncia 1010. Exempio de funcionamento: X1 01000110111 x2 10100101101 Z 00000010100 Determinar 0 diagrama de estados da maquina. Problema 11 (Teste - 1987) Considere a seguinte maquina sincrona: ae cP. Observou-se o seguinte comportamento x«—__JS ———, z Wi ‘A maquina fol consiruida segundo o modelo de Moore ou de Mealy? Porqué? 7.46Problema 12 (Exame - 1987) Usando flip-flops JK realize o projacto da seguinte maquina sequencial sincrona: ES, EP | x20 yet A | A/O B/O B | cit D/O c | EO Art D | Bf EN —E | ps0 Aso Problema 13 {Teste - 13 de Julho de 1987) Um “Watchdog” é um circuito que vigia o bom funcionamento de outro circuito. Para tal, 0 circuito vigiado vai periodicamente enviando impulsos ao “watchdog Se 0 circuito vigiado nao enviar esse alarme. Desenhe 0 diagrama da astados de 1 impulso periédico 0 “watchdog” activa uma saida de Im watchdog sinerano em que © impulse que vem do Circuito vigiado surge com um periodo maximo de 6 impulsos de clock, dura 0 periodo do clock e 6 sincrono com este. Problema 14 (Teste - 13 de Jutho de 1987) Desenhe o logigrama da maquina sequencial sincrona descrita pela seguinte tabela, usando 05 flip-flops que desejar. EP.| ESiz 00 0110 A | AO B/1 Ci0-/- Bo} AN Git -/-D/0 Cc | CM AsO B/o-/- D | BO D/O -/-Ay Problema 15 (Exame de 2% Epoca - 24 de Abril de Obtenha o diagrama de estados (ou 0 1987) fluxograma) de um circuito sequencial sincrono com 2 entradas e 2 saidas que compare dois algarismos BCD. Cada algarismo € presente em série por uma das entradas, comecando pelo bit de menor peso. Nas entradas sdo presentes sequéncias sucessivas de 4 bits, A saida deve indicar permanentemente se A>B, AcB ou se A=B. Problema 16 (Exame - 6 de Fevereiro de 1987) Implemente, com flip-flops JK 0 seguinte circuito sequencial sincrono: 7.47EP Es xO cd A AIO BIN Bc c/o c pit AsO D Aro Dit Problema 17 (Exame de 2* Epoca - 8 de Abril de 1986) Considere a seguinte tabola de um circuito sequencial sinorono: EP, 2 a] A 8 ]o Bic elo ce] Fr oo /t pia oc fi ele oa fi Flr Bio Simplifique @ tabela e implemente um circuito que cumpra o funcionamento especificado pela tabela. Use 0 tipo de flip-lops que preterir. Problema 18 (Exame de 2* Epoca - 8 de Abril de 1986) Determine o diagrama de estados de um circuito sequencial sincrono de Moore com uma entrada x e uma saida z com 0 seguinte funcionamento: A saida 2 $6 vai a 1 apés a entrada x ter ido a1 € regressar a 0. A duracao da permanéncia a 1 da saida 6 de um periodo de relégio. Problema 19 (Exame 12 de Julho de 1986) Determine o diagrama de estados de uma maquina sequencial sincrona com duas entradas e uas saidas, com 0 seguinte comporiamento: - A maquina recebe, através das duas entradas, sequéncias sucessivas de 4 bits. No fim de cada sequéncia a maquina deve indicar se as duas sequéncias que entraram pelas duas entradas correspondem ambas a digitos BCD ou nao. - No caso das duas sequéncias corresponderem a digitos BCD, a maquina deve indicar se eles 40 ou nao iguais. Problema 20 (Exame 12 de Julho de 1986) Considere a seguinte tabela de uma maquina sequencial sincrona: 7.48ep[esvz x=0_x= B/O A/T c/1 c/o DT B/I D Jar pvo Desenhe o logigrama de um circuito que a realize, usando flip-flops JK. Problema 21 (Exame 28 de Julho de 1986) Determine 0 diagrama de estados de uma maqui uma saida e com o seguinte comportamento: - A maquina tem dois modos de funcionamento. No modo 1 a saida copia a entrada. No modo 2 a saida da maquina é permanentemente 0. ~ A maquina passa do modo 1 para o modo 2 quando recebe a sequéncia de entradas 1111 = A maquina passa do modo 2 para © modo 1 quando recebe a sequéncia 0101 sequencial sincrona com uma entrada e Problema 22 (Rep. do 2° Teste - 20 de Fevereiro de 1987) Determine 0 diagrama de estados de um circuito sequencial sincrono com uma entrada e uma saida, normaimente a 0 que, ao identificar a sequencia 101, envia pela sua saida a sequencia 1010. Problema 23 (Exame de 2 Epoca - 13 de Abril de 1988) Desenhe o diagrama de estados ou o fluxograma de um circuito sequencial sincrono com uma entrada e trés saidas com o seguinte comportamento: O circuito recebe sequéncias sucessivas de 4 bits que interpreta como algarismos BCD com © bit mais significativo a entrar em primeiro jugar. A maquina apresentara em duas saidas & simultaneamente com o ultimo bit que entra, 0 resultado da divisdo inteira do algarismo por 3. Se a sequéncia de entrada nao for um algarismo BCD, a terceira saida da maquina assumira © valor 1 também em simultaneo com o ultimo bit entrado. Consideram-se as sequéncias de entrada sem sobreposig&o, como grupos sucessivos independentes de 4 bits, Problema 24 (Exame de 2° Epoca - 13 de Abril de 1988) Considere a seguinte tabela de um circuito sequencial sincrono: 7.49ESisaida desenhe o logigrama. Problema 25 (18 Exame - 8 de Julho de 1988) Construa 0 diagrama de estados de um circulto sequencial sincrono com uma entrada e uma saida e 0 seguinte comportamento: A saida 6 1 durante um impulso de rel6gio sempre que as uitimas § entradas comegarem por dois uns seguidos e tenham exactamente 3 uns, Ex Entrada 001010101101001190100111001 Saida _000000000000010000010000001 Problema 26 (1® Exame - 8 de Julho de 1988) Usando flip-flops T projecte 0 circuito sequencial sincrono descrito pela seguinte tabela: Ep z. ao fac ai fc 4 co | a 4 Problema 27 (Exame de 31 de Janeiro de 1989) Determine 0 diagrama de estados (ou, se preferir a tabela ou o fluxograma) de uma maquina sequencial sincrona com uma entrada x e uma saida z com 0 seguinte funcionamento: Nos dois primeiros impulsos de reldgio a saida 6 0. A partir dai, a saida é 1 se a entrada em cada instante ¢ igual & entrada dois impulsos de relégio alrés © 0 nos restantes casos. Problema 28 (Exame de 31 de Janeiro de 1989) Projecte, usando flip-flops T um contador UP/DOWN sincrono médulo 3. Problema 29 (Exame de 21 de Fevereiro de 1988) Utilizande flip-flops D projecte um contador de médulo 8 com possibilidade do sor inicializado sincronamente a 6 7.50Problema 30 (Exame de 21 de Fevereiro de 1988) Determine 0 diagrama ou uma tabela de estados de uma maquina sequencial sincrona que recebe algarismos BCD a comecar pelo bit menos significativo. A maquina tera saida 1 se 0 algarismo for miitiplo de 4. (Nao se esquega que 0 é miltiplo de toda a gente...) Problema 31 (Exame de 17 de Margo de 1989) Considoro a entrada de um parque de estacionamento com a sequinte constituigéo: 4 detector D Gtoteeléctrice caixa de moedas banda de borracha “com contacto: Para um carro ser admitido no parque tem de introduzir uma moeda na ranhura. Apés isso, uma cancela (nao representada na figura) levanta e o carro pode prosseguir. Durante todo 0 tempo que 0 carro esta a entrar 0 detector D esta a 1. A cancela fecha apés 0 carro ter saido de frente do detector. No caso de a banda ser pisada 3 vezes, isso significa que uma camionete est a tentar entrar (0 que é proibido) ou ha uma fraude. Nesse caso a cancela dverd fechar, caindo em cima do capot do carro e amachucando-o (bem feito). Determine um fluxograma (ou qualquer outro método de representaco de um circuito sequencial sincrono que implemente o control da cancela. ‘A moeda actua o sensor M durante 1 impulso de relégio. Problema 32 (Exame de 17 de Marco de 1989) Projecte um contador binario de médulo 3, usando um flip-flop D para o bit menos 5 significativo e um JK para 0 mais significativo. Problema _33 (Exame de 7 de Julho de 1989) Determine 0 diagrama de estados de uma maquina sequencial sincrona com duas entradas (x0 e x1) e com duas saidas (y € 2). O funcionamento é 0 seguinte: Pelas entradas sao apresentados numeros em bindrio (x1: bit mais significative). A maquina analisa sequéncias sucessivas de 3 nimeros. Se a sequéncia f6r 2,1,2, a varidvel y ‘assume o valor 1 e a maquina recomeca a andlise de outra sequéncia. No caso da sequéncia nao ser 2 prevista, z assume o valor 1 @ a maquina recomega a andlise de outra sequéncia. As saidas mantéem 0 valor 1 durante um impulso de relégio. 7.541Problema 34 (Exame de 7 de Julho de 1989) Utilizando flip-flops JK projecte um circuito sequencial sincrono descrito pelo seguinte logigrama: Problema 35 (Exame de 17 de Julho de 1989) Determine 0 diagrama de estados de um circuito sequencial sincrono que detecte a sequéncia 010. Problema 36 (Exame de 17 de Julho de 1989) Considere a seguinte maquina sequencial sinorona: 7.52a) Simpifique, se possivel, 0 diagrama de estados. b) Transforme este modelo num modelo de Moore. (Pode trabalhar sobre 0 modelo simplificado ou sobre este, como preferir) Problema 37 (Exame de 8 de Setembro de 1989) Determine o diagrama de estados de um circuito que faga as fungdes de divisor de frequéncia or 2 ou por 3 conforme o valor de uma linha de control M. 7.53Edigao de 9 de Julho de 1991 Capitulo 7 Circuitos Sequenciais P: - Cireuitos Assiner« PROBLEMAS PROPOSTOS -flop T tem a seguinte tabela de verdade: | tes ° a 1 & Obtenha a tabela primitiva de fluxos desse flip-flop. (Pretende-se que o flip-flop seja edge-triggered positive.) Problema 1 Problema 2 Otenna a tabela primitwva de tluxos de um latch D: En | D_ | deer of x Ta q i[o | o Cn ttt 1 Problema 3 (Exame - 20 de Fevereiro de 1987) Obtenha a tabela primitiva de fluxos de uma maquina sequencial assincrona que resolva 0 inte problema: Numa sala entra-se por um corredor estreito onde s6 cabe uma pessoa. Nesse corredor existem dois detectores a uma distancia curta um do autro (imagine 5 cm). Pretende-se acender a luz da sala quando la se encontra alguém. Admite-se que ndo podem estar mais de duas pessoas na zona (sala + corredor) set Problema 4 (Exame - 6 de Fevereiro de 1987) Implemente sem simplificar, mas usando de todos os cuidados necessérios, 0 seguinte Circuito sequencial assincrono: 7.54Edigao de 9 de Julho de 1991 00 ot @/itc/- @/o| a 7- b/-|@/o/@/o] a /- lole|a Problema 5 (Teste - 13 de Julho de 1987) A partir da seguinte tabela de fluxos @ usando de todos 0s cuidados necessarios, construa 0 respectivo circuito sequencial assincrono: oo | 01 @/ol ys z/-l@i| we QAT w/t wy x /-|@O/Y W/O] 2 7- AB s\n he |x Problema 6 (Exame 4 de Setembro de 1986 ) Considere um sistema de control de uma fechadura com as seguintes caracteristicas: Existem duas teclas de entrada, A e B. Se o utilizador carregar sequencialmente em A, depois em B ¢, por fim, novamente em A, a fechadura deve abrir (saida da maquina = 1). Em todos os Fostantes casos a fechadura permanece fechada. Assume-se que nunca esiao duas teclas carregadas simultaneamente. No caso de se introduzir uma sequéncia errada, 0 control deve ficar bloqueado e, nao permitir a nova utilizagao da fechadura. Construa a tabela primitiva de fluxos do circuit de control. Problema 7 ( Exame 4 de Setembro de 1986 ) Considere a seguinte tabola de uma maquina sequencial assincrona: 1 00 O1 LL 10. 2|@o «> @o ote Or On « | clon @o b 4 dfe b = @o @1 Desenhe 0 logigrama de um circuito que a realize usando de todos 0s cuidados incluindo a auséncia de picos nas saidas nas transigoes de estados. 7.55Edicao de 9 de Julho de 1991 Problema 8 (Teste - 22 de Fevereiro de 1988) Determine a tabela primitiva de fluxos de um circuito sequencial assincrono com duas entradas X e Y © uma saida Z, com o seguinte comportamento: A saida Z copiara 0 primeiro impulso que surgir na entrada Y, apés a entrada X ter recebido um impulso com a entrada Y permanentemente a 0. Z=0 durante o resto do tempo, Exemplo: Problema 9 (Teste - 22 de Fevereiro de 1988) ‘A partir da seguinte tabela de fluxos e usando de todos 0s cuidados necessarios, construa o respectivo circuito sequencial assincrono: oo 01 43 40 a [a/0 b/-c/- ald b | a bit bidc/- col ak bi c/test Problema 10 (2° Exame - 22 de Fevereiro de 1988) Determine a tabela primitiva de fluxos de um latch SR simples. Problema 11 (Teste - 1987) Determine a tabela primitiva de fluxos de um ciecuito sequenciai assincrono que identifique moedas de 3 tipos (2850, 5800 e 25$00) introduzidas numa cabine telefonica. Para tal, existem 3 detectores colocados a distancias relacionadas com o diametro da moeda, conforma figura junto: Para simplificar, ignore . Sentide de 2 existineia das restantes queda da moedas (100, 10800, , 20800, 50800). 7.56Edigdo de 9 de Julho de 1991 Problema 12 (Teste - 1987) Sem simplificar a tabela de fluxo seguinte: Ixy oo or 140 Poyf= x/O wis x/4 |oylt yl0 wie xsf- | 2/0 x/- wi- 2/0 wel w/0y/- wit zs. a) Especifique as saidas dos estados instaveis de modo a evitar picos. b) Atribua uma codificacao aos estados de modo a evitar corridas criticas. x y z Problema 13 (Teste - 13 de Julho de 1987) Obtenha a tabela primitiva de fluxos de um flip-flop T edge-triggered. Probloma 14 (Exame de 2* Epoca - 24 de Abril de 1987) Implemente com todos 0s cuidados necessérios 0 circuito sequencial assincrono desorito pela seguinte tabela: —1__00_o1_11_ 19. al af0 af0 bb bl oc bit ¢ bio ec] e/t a ct di oc¢ b dio ait Problema 15 (Exame - 6 de Fevereiro de 1987) Obtenha a tabela primitiva de fluxos de um latch com enable. Problema 16 (Exame de 2° Epoca - 8 de Abril de 1986) Determine a tabela primitiva de fluxos de um circuito sequencial assincrono com 2 entradas, D e CP e uma saida Q que tem o comportamento de um flip-tlop D edge-triggered. Problema 17 (Exame de 2* Epoca - 8 de Abril de 1986) ‘Simplifique a tabela primitiva de fluxos que se segue e construa o circuito correspondente, usando de todos os cuidados necessarios para o bom funcionamento do circuito, incluindo a nao existéncia de picos nas saidas. 7.87Edig&o de 9 de Julho de 1991 Problema 18 (Exame 12 de Julho de 1986) Construa a tabela primitiva de tluxos de um flip-flop D edge-triggered que reaja a ambos 05 flancos de relégio. Problema 19 (Exame 28 de Julho de 1986) Considere que dispde de uma correia transportadora onde circulam objectos com dois comprimentos diferentes. Existem dois detectores X1 e Xp situados a uma distancia um do outro, maior que o Comprimento dos objectos pequenos e menor que o comprimento dos abjectos grandes. Dessa forma € possivel distinguir um objecto de uma classe de um objecto da outra. Uma maquina sequencial assincrona tem esses dois detectores como entradas o tom uma saida z que Controla um algapao que deve ser aberto para deixar cair os objectos pequenos. Dadas as decisdes em consideracao nunca é possivel estarem mais de 2 objectos na zona dos dotectores. Construa a tabela primitiva de fluxos do sistema de controlo do alcapao. Problema 20 (Exame 28 de Julho de 1986) Considere a sequinte tabela de uma maquina sequencial assinerona:Edigao de 9 de Julho de 1991 00 o1 1 A s[@o @1 db «¢ dle On Ow « 4 8 @o > @o Ore » oO Desenhe o logigrama de um circuit que a realize usando de todos 0s cuidados incluindo a auséncia de picos nas saidas nas transigSes de estados, Problema 21 (Rep. do 2* Teste - 20 de Fevereiro de 1987) Projecte a seguinte maquina assincrona usando de todos os cuidados necessarios: Por faciidade projecte apenas uma das varidveis de realimentagao. bo bit d cit eft d/o d/o Problema 22 (Exame de 2* Epoca - 13 de Abril de 1988) 3. Considere uma passagem de nivel em via unica: © mecanismo € activado automaticamente pelos comboios. Quando surge um comboio numa direcga0, a sua passagem sobre o detector anterior & passagem de nivel, provoca o fecho desta e a Passagem sobre 0 detector posterior provoca a sua abertura. Os comboios s4o muito mais curtos que a distancia D1-D2. Determine a tabela primitiva de fluxos para um circuito sequencial assincrono que controle a passagem de nivel. 7.59Edigao de 9 de Julho de 1991 Problema 23 (Exame de 2° Epoca - 18 de Abril de 1988) a) Determine uma codificagéo adequada para os estados do seguinte circuito sequencial assinerono. ) Defina as saidas nao especiticadas de modo a evitar picos. Problema 24 (18 Exame - 8 de Julho de 1988) Determine 0 diagrama primitive de tluxos de um circuito sequencial assincrono com duas entradas x e y que produz uma saida z-1 quando as duas enlratias $0 simulaneamente iguais a1 desde que a entrada x tenha chegado a 1 antes da entrada y. Problema 25 - (Exame de 31 de Janeiro de 1989) Determine o diagrama primitive de fluxos para um circuito sequencial assincrono com 2 entradas @ 1 saida e com 0 seguinte funcionamento: A saida @ sempre 0 excepto quando a entrada C passa de 0 2 1 com a entrada X a 1, Nesse caso a saida mantém-se a 1 enquanto C for 1. Para a saida voltar a ser 1, @ entrada X tem de voltar a ser 0 e, repetir-se a condigao referida. Exemplo: Problema 26 (Exame de 21 de Fevereiro de 1988) Determine a tabela primitiva de fluxos de um circuito sequencial assincrono que controla 0 encher e o despejar do seguinte depésito: " Mi NZ NB T2 7.60Edigao de 9 de Julho de 1991 T sao tomeiras que deixam passer liquido quando a variavel do mesmo nome esté a "1" 'N so sensores que estao a"1" quando em contacto com liquido e a *0" no caso contratio. Considere o seguinte funcionamento: ‘Quando o liquide subir acima de N1 fecha-se a torneira T1 © mantém-se T2 aberta, Ti volta a ser ligada apenas se 0 liquide descer abaixo de N2. Se o liquido descer abaixo de N3 devera fechar-se a torneira T2 mantendo-se fechada até o liquido ultrapassar N2. Problema 27 (Exame de 17 de Marco de 1989) Determine a tabela primitiva de tluxo de um circuito sequencial assincrono com 2 entradas (Xe C) e uma saida (Z) com o seguinte funcionamento: A saida muda de valor l6gico sempre que ocorra um flanco (ascendente ou descendente) na linha C quando a linha X esta a "1 Problema 28 (Exame de 7 de Julho de 1989) Conceba a tabela priniliva de fluxos de uma maquina sequencial assincrona que, apés um flanco ascendente na sua linha de entrada, fornega um pico, tao curto quanto possivel na sua linha de saida. Problema 29 (Exame de 17 de Julho de 1989) Construa a tabela primitiva de fluxos de um circuito sequencial assincrono que detecta coincidéncias. ‘A maquina tom duas entrades e uma saida. Quando as duas entradas sao simultaneamente 0, a saida assume o valor 0 que mantém até as duas entradas coincidirem no valor 1, caso em que ‘assume 0 valor 1. Suponha que iniciaimente as duas entradas sao 0. Problema 30 (Exame de 17 de Julho de 1989) Codifique, sem aumentar o numero de estados, os estados da maquina assincrona descrita na Seguinte tabela de maneira a evitar corridas criticas: — 00 01 4410 XY A Aro Bre. Bo. Di. Bit Gro c oD - co DE. Do. Es. E Ent. Flo Bvt Fo aro Fro Gr. Problema 31 (Exame de 8 de Setembro de 1989) Construa a tabela primitiva de fluxos de um circuito sequencial assincrono com duas entradas e uma saida. O circuito deve apresentar 0 valor 1 & saida sempre que as entradas sejam 7.61Edigdo de 9 de Julho de 1991 "10" apés terem sido por esta ordem "00", "01" ¥ "11" (# apenas nesta sequéncia). Exemplo: x1 001011000011110... x2 011110010110100. 21 0000000000100. Problema 32 (Exame de 8 de Setembro de 1989) Codifique, evitando corridas criticas, de preferéncia sem aumentar 0 numero de estados, os estados do circuito sequencial assincrono descrito pela seguinte tabela de fluxos: x} 0 14 0 x2| 0 o 4 1 a | aid - bie b | bo deb e | BO wo + gi w ee 7.62Edigao de 9 de Julho de 1991 Capitulo 7 ircuit iciai: Parte 3 - Simplificacao de Tabelas PROBLEMAS PROPOST( Problema 1 (Exame - 6 de Fevereiro de 1987) Simpiifique a seguinte tabela de uma maquina sequencial sincrona’ Es/z|_0 1 |x A [8/1] E/0 B_| F/o | 0/1 c_ | F/i [8/0 0 [8/1 | b/o E871 | a7o F [c/1 | B/0 EP Problema 2 Simplifique a seguinte tabela de uma maquina sequencial sincrona: Es/2|_ 0 1 |x A_| €/0 | A/1 B_|c/1 | 8/0 c [c/olen o [77 | 8/0 E [£70 | b/t F [F/O TEA EP Problema 3 (Exame - 20 de Fevereiro de 1987) Simplifique a seguinte tabela de um circuito sequencial assincrono: oo |or fir | io |xy a |@/o] b - |e/o b eo [O/i] = c - [e/o|@/o| a d a = ft [avi e [s/o] @/o| c/o] e/o f = b [O/ol a 7.63Edigao de 9 de Julho de 1991 Problema 4 (2 Teste - 6 de Fevereiro de 1987) ‘Simplifique a tabela primitiva de fluxos do seguinte circuito sequencial assincrono: Problema 5 (Teste - 13 de Julho de 1987) Simplifique a seguinte maquina sequencial Problema 6 oo |or | ii {ito e [@/Atec/-][ -/-[or b fe/t|-/-la-lon c [t/o[@/ol a/-] -/- a@ | -7[n7-[@r[ er e [f/1{ -/-[4/-[@/o t [@/ijc/ol -7-[ bp /- q | -7-[n/-l@/ole/- bh Te-[@al g7-[-F assincrona: oo {or fii | ito x [@/oT y/ol = te 7- uy | x/ol@/ol wi] -/7 ziis/i{ -/-[r-|@y wf - leery te r | -/-[u/-[@/otz7- s -TaF t w /-1@Vvo u Ts -[@Atref - 7 xy AB Minimize a seguinte tabela primitiva de fluxos, indicando os conjuntos compativeis maximos: or fi 1 | 10 2/-| - 7-[ 37- @yol 47] - --[57-|Gvo 27-|@/ol 3 7= 1] 7 7= s7-[-F [oul 6 (OAT 27 77 7.64 ABEdigao de 9 de Julho de 1991 Problema 7 (Exame - 22 de Fevereiro de 1988) Simplifique @ seguinte tabela de um circuito sequencial sincrono incompletamente especificado: ern | ES/z oo or 1944 a 0 cA. B | CI AN BO + c |} cO DA v AO Df EA BF E [BO + Ch BO Problema 8 (Teste - 1987) Simplifique a seguinte maquina sequencial sincrona’ EP | x20 xet A | DO FM B | HO AN c | Bo Go D | Go Dr E | co oa Fj gO FA G | Ao co H | CO Ht Problema 9 (Teste - 1987) Simplifique a tabela da seguinte maquina sequencial assincrona: og ot it 10 a | a0 b d bj et pt co - ©} - b oO @ dja - wm an e | ef bt - at fo}. bt fot Problema 10 (Exame de 28 Epoca - 24 de Abril de 1987) ‘Simplifique a seguinte tabela de uma maquina sequencial sincrona, 7. 65Edigdo de 9 de Julho de 1991 EP] ES.Z 00 ot Problema 11 (Exame 12 de Julho de 1986) A | Alo By Bol Alo -s- © | or -7- Do | B/0 B/o E | or -s- Foy sree G | ones. Hop -fe ese cit cn ote cr. Bio Gio Dit 2. Simplfique a tabela do seguinte circuito sequencial assinerono. 00. n 10. evo b ¢ 4 e | - f 9 h on Problema 12 (Exame 28 de Julho de 1986) Simplifique a tabela do seguinte circuito sequencial sincrono: 5S EPNioo on oy | a |cvo F/O C/I B | cs - cn c | ov - D jon Fe /- £ |e al c/o eles Els Problema 13 (Rep. do 2% Teste - 20 de Fevereiro de 1987) Simplifique a seguinte maquina sequencial sincronaEdigao de 9 de Julho de 1991 EPi2 | ES | xeQ xe! Ao | FO A Br} cB co; B oD ot | E oH BO | FA Ft | GF Go}; B oD Ho | FC Problema 14 (1° Exame - 8 de Julho de 1988) Simpiifique a seguinte tabela que descreve um circuito sequencial sincrono: Problema 15 (Exame de 31 de Janeiro de 1989) ‘Simpiifique a sequinte maquina sequencial: EP 1 Ss loo a1 10 " So (S000 S201 S007 Si |so00 : svt 2 s2i01 $4/00 sof Seo $300 S1/11 S40 S510 S400 S511 $5 |so”00 : seit $6 |sa00 Seto. : Problema 16 (Exame de 21 de Fevereiro de 1988) Considere o seguinte diagrama de estados de um cicuito sequencial sincrono: ~ mEdigao de 9 de Julho de 1991 19/00 0/0 XY /2W ° x1/01 XO/11 govt (5 10/06 O0710-4 10/11, 2 hi/10 ‘ox/09 00/10 1x/00-A F 10/11 10/11 11/01 11/01 oK/10 a a) Determine a respectiva tabela de estados b) Minimize a tabela de estados Problema 17 (Exame de 17 de Margo de 1989) ‘Simplifique a tabela do seguinte circuito sequencial sincrono: EP | ESJsaidaz | Eo | WO | 8/0 | Wo | Fo | Bo | Cro onmmooar Problema 18 (Exame de 7 de Julho de 1989) Considere a seguinte tabela de fluxos de um circuito sequencial assincrono: xy 00 01 tt 10 aad. bt b at bit oi co oak. at of a an opt - Faca uma atribuigao de varidveis de estado que evite corridas criticas. Problema 19 (Exame de 8 de Setembro de 1989) Simplifique a sequinte tabela de fluxos de um cicuito sequencial assincrona’ 7.68Edigao de 9 de Julho de 1991 7.69