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MANUAL DIGIPLAQ

GUIA DE ESTILO PARA ROTEAMENTO E LAYOUT

PARTE 2: APRIMORANDO A TÉCNICA

Na Part e 1, vimos os conceit os element ares de layout . Agora, veremos alguns dos conceit os que caract erizam um
bom projet o.

DISTRIBUIÇÃO
Para minimizar a densidade de t rilhas, é import ant e planejar com cuidado a dist ribuição dos component es, ant es de
começar a f azer o rot eament o (desenho das t rilhas). Primeiro, se deve ident if icar no diagrama quais são os
component es com maior densidade de ligações ent re si, e dist ribui-los não apenas próximos uns dos out ros, mas, se
possível, t ambém numa posição que f acilit e as int erligações. Por exemplo, se dois circuit os int egrados t êm grande
número de pinos conect ados ent re si, devem ser dispost os com os pinos a serem int erligados volt ados um para o
out ro.

Vejamos um caso muit o simplif icado. Nest a f igura t emos o


circuit o parcial de um cont ador básico de dois dígit os, desenhado
no software Eagle Draw. O circuit o int egrado IC1 (4518) t em dois
cont adores BCD int ernos, IC1A e IC1B, que enviam dados para os
decodif icadores IC3 e IC4 (4511), que por sua vez at ivam os
displays de LEDs DIS1 e DIS2.
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Observamos que os pinos de IC1 ligados a IC3 são os 3, 4, 5 e 6,
enquant o que os ligados a IC4 são os 11, 12, 13 e 14. Ent ão, o lado
de IC1 com os pinos 1 a 8 pode f icar virado para IC3, e o lado com
os pinos 9 a 16, volt ado para IC4.

Quant o a IC3 e IC4, são ligados aos displays pelos pinos 9 a 15,
ent ão cada um deve f icar com seu lado correspondent e a est es
pinos volt ados para seu respect ivo display.

Vejamos agora, nest a f igura, como f icou o layout result ant e. Os component es
f oram dispost os como descrit o, e o assist ent e de rot eament o aut omát ico do
Eagle Draw f oi usado, para criar um layout em camada única.

Uma placa de f ace simples pôde acomodar t odas as ligações, em densidade


D-2, sem nenhum jumper , e sem que a disposição das t rilhas t enha f icado
demasiado complexa, mesmo sem t er sido f eit a a ot imização manual das
t rilhas: o que vemos na f igura é o layout que f oi criado aut omat icament e pelo
assist ent e de rot eament o (por sinal, bast ant e f eio, e cheio de cant os
quadrados).

Em compensação, o cust o a ser pago pela simplicidade do layout f oi um


maior espaço ocupado pelos component es e pelas t rilhas, além de uma
disposição est et icament e pouco int eressant e.

Para f acilit ar a mont agem, é desejável que t odos os component es polarizados de mesmo t ipo (circuit os int egrados,
diodos, LEDs, capacit ores elet rolít icos, et c.) f iquem alinhados ent re si, e sejam orient ados na mesma direção. Por
exemplo, na amost ra de layout most rada abaixo, com vários circuit os int egrados e uma mat riz de diodos, t odos os
circuit os int egrados f oram dispost os alinhados ent re si, e com o pino 1 volt ado para o lado inf erior esquerdo, e t odos
os diodos est ão igualment e alinhados e com os cat odos volt ados para a esquerda.

É int eressant e observar que essa regra irá conf lit ar com a ant erior; é preciso escolher qual a mais import ant e, em
cada caso.

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Se ref izermos o rot eament o do circuit o cont ador vist o ant eriorment e,
orient ando os circuit os int egrados na mesma direção, o que acont eceria? A
f igura a seguir most ra o result ado, t ambém obt ido pelo assist ent e de
rot eament o aut omát ico no Eagle Draw. Vamos compará-la com o rot eament o
ant erior.

Os t rês int egrados e os dois displays f oram t odos orient ados com seus pinos
1 volt ados para baixo. Além disso, os int egrados f icaram eqüidist ant es e
alinhados. O aspect o est ét ico melhorou, e a mont agem f icou mais f ácil e
menos sujeit a a erros. Além disso, nessa disposição os component es e as
t rilhas ocupam menos espaço.

No ent ant o, mesmo mant endo a densidade D-2, o desenho das pist as t ornou-
se mais complexo, além de t er sido necessário o uso de duas camadas,
indicadas na f igura em vermelho e verde. Ou seja, é preciso lançar mão de
uma placa de dupla f ace com f uros met alizados. O rot eament o aut omát ico do
Eagle Draw simplesment e não f oi capaz de achar um caminho possível para t odas as conexões, em f ace simples, a
não ser que as t rilhas se est endessem por uma área sensivelment e maior, "dando a volt a" em t orno das áreas
ocupadas pelos component es, e que, além disso, f ossem inst alados pelo menos t rês jumpers de f io na placa.

No inicio da Part e 1, dest acamos como o processo de criação de um layout é um mist o de ciência e art e, e como
lidamos com regras que event ualment e se t ornam cont radit órias. Os dois t ipos de layout que vimos f oram apenas
uma das muit as sit uações em que é preciso f azer uma escolha e negociar um compromisso de prós e cont ras.

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Est a placa de microcont rolador indust rial, f abricada pela it aliana Grif o, é uma amost ra de um est ilo bonit o e
caprichoso. Todos os circuit os int egrados est ão orient ados com o respect ivo pino 1 para a esquerda, ou para baixo;
com isso, t odos os códigos impressos nos CIs f icam orient ados no mesmo sent ido, coincidindo t ambém com a
orient ação dos t ext os impressos na placa e no conect or. Além de melhorar a est ét ica e f acilit ar a leit ura dos códigos
dos CIs, est a disposição minimiza a possibilidade de erros de mont agem. O aproveit ament o e a arrumação da placa
t ambém são not áveis: prat icament e t odo o espaço disponível é ocupado pelos component es, sem deixar nenhuma
área desperdiçada, e os component es f oram dispost os alinhados em grupos de mesmo t amanho. Podemos deduzir
que est a disposição ext remament e cuidadosa consumiu mais t empo e esf orço no projet o do rot eament o, além de
t er exigido uma maior densidade e complexidade das t rilhas.

PARALELISMO E EQÜIDISTÂNCIA
Principalment e em circuit os digit ais, é comum t ermos várias t rilhas paralelas. É import ant e mant er as t rilhas
eqüidist ant es. Não só melhora a est ét ica e f acilit a a inspeção visual, mas t ambém maximiza o af ast ament o, o que
reduz o risco de curt os por má soldagem ou imperf eições na corrosão.
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Nest a f igura de um layout ent re os pinos de um circuit o int egrado DIL, as
t rilhas f oram desenhadas à maior dist ância possível ent re si e ent re as
bordas das ilhas. No cent ro, as cinco t rilhas paralelas precisaram f icar mais
próximas, conf inadas em um espaço menor, volt ando a af ast ar-se nas
lat erais. Repare como as quat ro t rilhas na lat eral esquerda est ão
igualment e espaçadas, para mant er o maior af ast ament o possível ent re si.

ORTOGONALIDADE

Sempre que possível, deve-se pref erir t rilhas ort ogonais (paralelas ao eixo vert ical
ou ao horizont al). Novament e, melhora a est ét ica e a inspeção visual, e é
especialment e import ant e nas placas dest inadas a soldagem por ondas. Em
comparação com t rilhas diagonais, t ambém permit e a maximização do
espaçament o ent re as pist as, vist o que os component es que apresent am f ileiras
de pinos (circuit os int egrados, conect ores, et c.) f icam pref erencialment e
dispost os no sent ido ort ogonal.

Em (A), as t rilhas f oram t raçadas pelo caminho mais curt o, não-ort ogonal. Nest e
caso, a disposição pareceu est et icament e aceit ável, mas não maximizou o
espaçament o ent re as t rilhas e as ilhas.

Em (B), a disposição ort ogonal das t rilhas aument ou o espaçament o, melhorando o


result ado.

Em (C), o layout f icou ainda melhor: os cant os f oram "quebrados" a 45°, por
mot ivos que veremos mais adiant e.

Nas placas de dupla f ace, use uma f ace para t rilhas predominant ement e vert icais, e out ra para t rilhas
predominant ement e horizont ais. Se houver um conect or "edge-board" de f ace simples, as t rilhas na f ace do
conect or devem, se possível, t er a mesma orient ação dos pinos do conect or.

Já nas placas de f ace simples e de densidade elevada, est enda as t rilhas predominant ement e no sent ido de maior
compriment o, e procure inst alar os inevit áveis "jumpers" em ângulo ret o com as t rilhas. Est as precauçãoes ajudam a
melhorar o aproveit ament o do espaço disponível, permit indo obt er uma placa menor sem precisar aument ar a
densidade.

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ÂNGULOS E CURVAS
Em circuit os de alt a f reqüência, t rilhas em ângulo se t ornam um problema, pois passam a se comport ar como uma
pequena bobina, ou seja, apresent am uma indut ância parasit a elevada. Quant o mais agudo o ângulo, maior a
indut ância parasit a.

Suponhamos que uma t rilha vert ical com 1mm de largura f aça um ângulo de 90
graus, e prossiga na direção horizont al, como na f igura ao lado. A linha pont ilhada
branca indica o cent ro geomét rico da t rilha. A sobreposição dos segment os
horizont al e vert ical produzirá, no vért ice do ângulo, uma área quadrada, de 1mm
de arest a (realçada em púrpura). A largura da t rilha, nest e pont o, será a diagonal
do quadrado, que é igual à arest a mult iplicada pela raiz de dois, ou seja,
1,4142mm. Logo, a largura aument a, no vért ice do ângulo. O aument o de largura
poderá provocar ref lexões de sinal, o que signif ica aument o na indut ância
parasit a.

Na f igura ao lado, vemos t rês f ormas de f azer a mesma int erligação. A disposição
(A), com vários ângulos agudos, não deve ser usada. A disposição (B) é pref erível e
a (C) é ideal, embora a mais t rabalhosa.

Para eliminarmos ou reduzirmos o ef eit o da indut ância parasit a, as t rilhas devem


ser "quebradas" em ângulos t ão obt usos quant o possível, sempre que precisarem
mudar de direção, como no exemplo (B) da f igura; ou, melhor ainda, f ormar curvas
suaves mant endo a largura const ant e, como no exemplo (C).

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Uma dica: quando vamos f azer um layout com curvas usando um programa qualquer de desenho por comput ador, é
aconselhável começar f azendo um rot eament o "quadrado", mant endo as t rilhas em ângulo, sem se preocupar com
as curvas. Assim, se f or preciso mover porções do desenho (o que é muit o f reqüent e), o comput ador irá lidar com
t raços mais simples, e o processo de recalcular a disposição dos element os será mais rápido. Depois que o
rot eament o est iver f eit o, t odas as conexões est iverem f eit as e t odos os component es est iverem em suas
posições def init ivas, as t rilhas podem ser f inalment e arredondadas.

Mesmo em circuit os de f reqüência não necessariament e alt a, a indut ância parasit a


pode causar problemas. Por exemplo, os circuit os int egrados TTL podem t rocar de
est ado em apenas 10 nanossegundos; se a comut ação gerar um pulso moment âneo de
corrent e de meros 2mA, valor bast ant e t ípico, a t axa de variação de corrent e (di/dt )
será de 200kA/s.

Nest as condições, uma indut ância parasit a de apenas 2 microhenries será suf icient e
para induzir uma variação de t ensão de 400mV -- ou seja, um pulso de ruído com quase
10% da t ensão de aliment ação. A f igura ao lado ilust ra o que f oi descrit o.

Quant o mais port as lógicas comut ando simult aneament e, maior o ruído gerado; some-
se a isso a menor imunidade a ruídos da f amília TTL, em relação aos C.MOS, para
f ormar um cenário bast ant e problemát ico.

Como os pulsos de ruído são conseqüência da velocidade de comut ação, eles


ocorrerão mesmo se a f reqüência f undament al de operação do circuit o int egrado f or
baixa.

Para evit ar est es ruídos de comut ação, é comum usar-se capacit ores cerâmicos de
desacoplament o da aliment ação, um por circuit o int egrado, em circuit os digit ais. Mas
os capacit ores, em série com as indut âncias parasit as, podem f ormar circuit os
ressonant es, acabando por gerar mais f ont es de ruídos. Para anular est e ef eit o, uma
possível solução é incluir um resist or de baixo valor em série com cada capacit or, a f im
de reduzir o f at or Q do circuit o ressonant e. A solução para f ilt rar o ruído vai se t ornando cada vez mais complicada.
Um layout que minimize as indut âncias parasit as ajuda a eliminar est es problemas, cort ando a causa do mal pela raiz.

Resumindo: Cant os vivos devem ser evit ados, e subst it uídos por um cant o "quebrado", mesmo se não houver
preocupação com a indut ância parasit a das t rilhas, ou seja, se o circuit o dest ina-se a f uncionar em baixa f reqüência.

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Todos os cant os vivos devem ser "quebrados" no mesmo ângulo. 45° é uma boa escolha, pois garant irá a simet ria
nas t rilhas horizont ais e vert icais. Se não f or possível usar o mesmo ângulo na placa t oda, deve-se usar um ângulo
igual para cada grupo de t rilhas paralelas.

Na f igura abaixo, em (A) as t rilhas f oram quebradas em ângulos desiguais. O aspect o est ét ico é péssimo, a inspeção
visual f ica prejudicada, pois é mais dif ícil ident if icar qual t rilha vai para onde, e percebe-se o mau aproveit ament o do
espaço disponível. Em (B), as t rilhas f oram quebradas em ângulos iguais, não apresent ando est es problemas.

ÁREAS DE BLINDAGEM
As áreas de blindagem, backplanes ou planos de t erra, podem ser áreas chapadas ou f eit as de hachuras cruzadas.
São usadas em vários t ipos de circuit os, onde servem principalment e para a blindagem elet rost át ica de circuit os
sensíveis a int erf erências, e/ou para f ormar um ret orno de baixa impedância para o t erra. Os dois t ipos de
backplanes, o chapado e o hachurado, est ão represent ados a seguir. A f igura represent a part e de um pré-
amplif icador de inst rument ação hipot ét ico, com um circuit o int egrado amplif icador operacional mont ado na
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conf iguração não-inversora.

Os backplanes de áreas chapadas são similares aos exemplos (A) e (B), da f igura ao
lado.

Terminais soldados ao backplane devem ir a uma ilha, dent ro de uma área vazia,
inserida dent ro da área chapada (essa área vazia é às vezes apelidada de "lagoa").
A ilha é ligada por pequenos segment os de pist a. Sem est a precaução, o grande
dreno de calor represent ado pela área chapada iria dif icult ar muit o a soldagem do
t erminal.

Na f igura ao lado, em (A), um exemplo de layout inadequado. Os t rês f uros


assinalados pelas set as est ão diret ament e na área chapada. A soldagem de
t erminais a esses pont os será dif icult ada pelo dreno de calor, o que t ambém
aument a o risco de superaquecer e danif icar o component e sendo soldado, ou
mesmo descolar a f olha de cobre do circuit o impresso.

Em (B), os f uros ligados ao backplane est ão em ilhas, inseridas dent ro de "lagoas",


eliminando o problema. Repare como as ilhas menores são ligadas por segment os
de pist as em f orma de "X", e a maior por um "X" sobrepost o a um "+".

Já em áreas cobert as por hachuras cruzadas, como em (C), uma ilha de t amanho
apropriado deve ser sobrepost a às mesmas, nos lugares onde haja necessidade de
conexão. As set as indicam as t rês ilhas conect adas ao backplane hachurado.
Repare t ambém que a área hachurada f oi cont ornada por uma t rilha de perímet ro,
mais espessa do que as linhas que f ormam as hachuras. Isso aument a a resist ência mecânica e melhora muit o o
aspect o.

As áreas hachuradas t êm algumas vant agens sobre as chapadas. Uma delas é que, quando a placa é soldada numa
máquina de solda por ondas, a área chapada pode acumular "rugas" de solda, mesmo est ando cobert a pelo solder
resist . Em áreas hachuradas, é mais dif ícil est e def eit o ocorrer.

A f ot o seguint e most ra est as rugas, numa placa de impressora Racimec. As rugas aument am o consumo de solda,
podem romper a isolação do solder resist , e t ambém causam um f eio ef eit o.

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BLINDAGENS DE FACE DUPLA

Em aparelhos de radiof requência, é comum usar-se uma placa de f ace dupla, com uma das f aces servindo apenas
para a blindagem e backplane, e t odas as t rilhas e ilhas desenhadas pela out ra f ace. Vejamos, na próxima f igura,
como f icaria o layout de nosso pré-amplif icador, vist o pelas duas f aces, e f eit o por est a t écnica. As t rilhas e ilhas de
ligação seriam o mesmo layout que já vimos, pela f ace inf erior (esquerda). O backplane na f ace superior, com os
component es sobrepost os, est á à direit a. As áreas cobreadas nas duas f aces são indicadas em vermelho.

O backplane t raz a desvant agem de aument ar ligeirament e as capacit âncias parasit as ent re as t rilhas de sinal e o
at errament o (cerca de 0,025pF/mm² em placas de f ibra de vidro comuns), mas em cont rapart ida elimina as
int erf erências mút uas ent re os component es do circuit o, um problema t ípico e muit o díf icil de resolver, na maioria
dos circuit os de RF.

Tipicament e, a camada de blindagem superior é int erligada à blindagem inf erior, por f uros met alizados ou jumpers
dist ribuídos est rat egicament e pela placa, nos pont os onde é necessária baixa impedância de at errament o, e
t ambém por uma f it a ou lâmina de cobre, aut oadesiva ou soldada, cont ornando o perímet ro da placa.

A f igura a seguir esquemat iza como era f eit a a int erligação dos backplanes, usando jumpers e f it a de cobre soldada,
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em um kit de conversor de RF para TV amadora, publicado pela revist a nort e-americana Radio Elect ronics
(set embro/1992, páginas 79...109). Est e conversor opera com sinais na f aixa dos 400MHz.

Nas f iguras a seguir, est ão as duas f aces cobreadas da placa, dispost as em sobreposição (vermelho para o
backplane da f ace superior) e o aspect o do aparelho mont ado.

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As regras que vimos, se corret ament e ut ilizadas, já permit em começar a f azer um layout sat isf at ório. Na Part e 3,
veremos alguns requisit os mais avançados, que f ormam um layout prof issional.

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