Predavanja MPS ETF

MIKROPROCESORSKI SISTEMI
1

UVOD

Zahvaljujui razvoju mikroelektronskih tehnologija dolo je do mogunosti
realizovanja sloenih integrisanih kola. To je dalje dovelo do pojave mikroprocesora,
kao sistema koji se pojavljuju na jednom integrisanom kolu, a koji imaju izuzetno
dobre mogunosti i karakteristike koje omoguavaju njihovu primjenu u razliitim
oblastima.
Osnovne dobre karakteristike mikroprocesora su:
- Niske cijene
- Velika fleksibilnost
- Velika pouzdanost
- Mogunost programiranja
- Male dimenzije
- Male potronje
- Relativno velike brzine rada

U praksi postoji veliki broj razliitih proizvoaa i familija p. Meutim, svi p
se mogu svrstati u nekoliko kategorija:
- Kalkulatorski namijenjeni
- p namijenjeni za upravljanje (kontroleri)
- p opte namjene (8 i 16-bitni)
- p visokih performansi (32-bitni i RISC procesori)

DEFINISANJE POJMOVA

p je sklop, odnosno digitalni sistem koji vri obradu digitalnih podataka u
skladu sa programima koje izvrava. Realizovan je na jednom LSI kolu ili
korienjem vie modula u obliku LSI kola. Po svojoj strukturi, funkciji i namjeni p
odgovara centralnom procesoru standardnog raunara. Po nainu realizovanja
razlikuju se dva tipa p:
- monolitni p su realizovani na jednom kolu i takvi su svi standardni p
opte namjene
- bitmodularni p se realizuju korienjem vie LSI kola i koriste se
uglavnom u nekim specijalnim namjenama, tamo gdje ne mogu
zadovoljiti monolitni p

raunar predstavlja p povezan sa memorijom i U/I skopovima, koji posjeduju
odgovarajui program i pomone sklopove. On je obino realizovan korienjem vie
2
integrisanih kola. Meutim, postoje raunari realizovani na jednom integrisanom
kolu. Takvi raunari su uglavnom namijenjeni za upravljanje, pa se esto za njih
koristi termin kontroleri.
p sistem ini raunar povazan sa odgovarajuim perifernim, senzorskim i
upravljakim ureajima i sklopovima uz odgovarajue programe. On moe da bude
opte ili specijalne namjene.

Kratak pregled razvoja p
1964 prvo integrisano kolo SSI
1968 prva MSI kola
1971 prva LSI kola i prvi p INTEL 4004 (4-bitni kalkulatorski)
1972 INTEL 8008
1973 1977 pojava velikog broja 8-bitnih p
1977 1980 pojava 16-bitnih p
od 1980-tih 32-bitni p

TEHNOLOGIJA IZRADE p

Postoje 2 osnovne elektronske tehnologije u kojima se realizuju p:
- unipolarna
- bipolarna
Unipolarna se koristi za izradu monolitnih p i na taj nain se realizuju svi
poznati standardni p opte namjene. Postoje 3 mogue tehnologije:
- pMOS
- nMOS
- CMOS
Bipolarna se koristi za realizaciju bitmodularnih p i imaju mnogo vee brzine
rada. Za realizaciju p obino se koristi STTL, LSTTL, ECL, I
2
L. Nedostaci:
poveane dimenzije, potronja i vei uticaj smetnji.

OBLASTI PRIMJENE p

- Raunarska tehnika
- Komunikacije
- Upravljanje
- Instrumenti
- Medicina
- Proizvodi visoke potronje
- Ostale

3
ARHITEKTURA p SISTEMA

OSNOVNA BLOK EMA

Ona je ista kao kod raunara, ali se umjesto procesora koristi p, a koristi se ista
magistrala.

(U/I SKLOP)

(ZAJEDNIKA) MAGISTRALA

Od osobina p zavise osobine cijelog sisitema. Postoji vie tipova p: za
upravljanje, za optu namjenu, i sl. Koriste se monolitni p.
Kao memorije koriste se poluprovodnike memorije, realizovane kao kola
visokog stepena integracije LSI. Od njih se zahtjeva velika brzina i veliki kapacitet
(vanija je brzina koja treba da bude na nivou brzine p, ak i vea), da ne
usporavaju rad sistema.
Ulazni i izlazni sklopovi su integrisana kola visokog stepena integracije LSI,
koji mogu da realizuju serijsku komunikaciju ili paralelnu komunikaciju sa
perifernim jedinicama. Zahtjeva se velika brzina komunikacije sa p.
Pomoni sklopovi su sklopovi neophodni za rad p i sistema. To su: sklopovi za
napajanje, sklopovi za startovanje sistema i generator takt-signala.
Uvijek se koristi zajednika magistrala. Ako je problem sa brzinom rada, onda
se koristi i vie magistrala. Osnovni oblik je sistem sa 1 magistralom, a ako je
problem sa brzinom realizuje se jo jedna magistrala, itd.
U p sistemima koristi se tzv. modularnost: memorija i U/I sklopovi se realizuju
u obliku modula, koji se dodaju na zajedniku magistralu i tako se poveava kapacitet
memorije ili se dodaju novi ulazno-izlazni sklopovi (npr. personalni raunar).
Po konstrukciji i namjeni razlikujemo 2 tipa p sistema:
- p sistemi opte namjene
- specijalizovani p sistemi

BLOK-EMA p SISTEMA OPTE NAMJENE

Ovaj sistem slui za opte primjene. Moe da zadovolji u irokim oblastima.
Tipian primjer je personalni raunar. Ovaj sistem posjeduje sve osovne elemente
(osnovna blok-ema) to se tie hardware-a, a to se tie software-a ima odreen
software za neke opte primjene.

POMONI
SKLOPOVI
MIKROPROCESOR
MEMORIJA
(OPERATIVNA
MEMORIJA)
ULAZNI I
IZLAZNI
SKLOPOVI
ULAZNE I
IZLAZNE
PERIFERNE
JEDINICE
(PERIFERIJE)
4

MAGISTRALA

Kao p koristi se p opte namjene ili visoke performanse, realizovan kao
monolitno integrisano kolo u NMOS tehnologiji (npr. INTEL-ovi p 8088, 80286,
80386, 80486, 80586, 80686 pojavljuju se ve i ovi).
Imamo 2 tipa memorije: RAM i ROM.
ROM ima manji kapacitet (100-ak kbyte) (n10 kB nMB). Kod personalnih
raunara imamo ROM BIOS; ovdje su samo osnovni programi, tzv. usluni programi
i neke konstante. Jeftinija je ROM memorija, kod prodaje na veliko npr. raunara
(ROM proizvodi proizvoa). Prizvoaima je lake raditi PROM. ROM je u NMOS
tehnici kao i p.
RAM ima vei kapacitet (n MB n GB). Iz RAM memorije se koristi korisniki
program, svi programi operativnog sistema; poeljno je da je RAM veeg kapaciteta
da se dobije maksimalna brzina rada sistema. U RAM se pamte i ulazni podaci,
meurezultati i konani razultati. Ako sav program moe stati u RAM imamo odmah
i izvravanje, a ako ne,onda se prebacuje dio po dio. Najee su to dinamike RAM
da bi se smanjila cijena (zbog velikog kapaciteta velika je i cijena).
U/I sklopovi koriste se standardni sklopovi za paralelne ili serijske prenose,
kao i kontroleri (za tastaturu, monitor, za floppy disk).
to se tie software-a ovi sistemi posjeduju operativni sistem (operativne
programe) koji omoguavaju unoenje, razvijanje programa, otkrivanje i uklanjanje
greaka izvravanja korisnikih programa.
p sistemi opte namjene su u mnogim primjenama: ekonomskim, tehnikim, pa
i naunim. Koristi se princip modularnosti, modularno proirivanje memorije.

BLOK-EMA SPECIJALIZOVANOG p SISTEMA

Ovi p su prilagoeni konkretnoj namjeni i najvei broj je upravo ovih p. U
njima se vri optimizacija u pogledu korienog hardware-a i software-a. Postoje
specifini sklopovi u njima, a takoe i specifini programi.
GENERATOR
TAKT
SIGNALA
SKLOP ZA
STARTOVANJE

MIKRO-
PROCESOR

MEMORIJA
RAM
TIPA

MEMORIJA
ROM
(PROM)
TIPA

ULAZNI
SKLOPOVI

IZLAZNI
SKLOPOVI
SKLOP
ZA
NAPAJANJE
IZLAZNE
PERIFERNE
JEDINICE
ULAZNE
PERIFERNE
JEDINICE
5

NAPAJA SVE
SKLOPOVE

Sljedei sklopovi se mogu nai u ovim p sistemima:
p: mogu se koristiti svi tipovi p u zavisnosti od namjene (npr kontroler, za
upravljanje i dr.). Bitmodularni p se koriste kada treba zadovoljiti veliku bzinu rada.
Multip se koriste ponekad (vie p) (za veliku brzinu rada; ovi p rade paralelno).
ROM: memorija velikog kapaciteta, jar se u njoj nalaze upisani svi programi i iz
nje se izvravaju svi programi koji upravljaju radom sistema (u ROM se nalaze
konstante). esto se umjesto ROM koriste i PROM i EPROM, da proizvoa sistema
programira memoriju i obezbjeuje zatitu sistema. Memorija je relativno velika
(n100 kB n10MB).
RAM: memorija manjeg kapaciteta od ROM, u njoj se pamte ulazni podaci, te
meurezultati i konani rezultati (samo se manipulie podacima). Kapacitet memorije
je (n10kB nMB). Najee se koriste statike RAM, jer je upravljanje
jednostavnije.
Dodatna ALU kola, brzi mnoai, koprocesor: slue za logike, matematike i
trigonometrijske operacije i za sloenije matematike operacije. Koriste se iz 2
razloga:
- uvijek se koriste za ubrzavanje logikih i matematikih funkcija i
sloene matematike operacije
- koriste se ako sam p ne posjeduje odgovarajue instrukcije ili ako se
ne izvravaju dovoljno brzo
ALU kola mogu da vre operacije +, , , : .
GENERATOR
TAKT
SIGNALA
SKLOP
ZA
START

MIKRO-
PROCESOR

MEMORIJA
ROM
(PROM,
EPROM,
E
2
PROM)
TIPA

MEMORIJA
RAM
TIPA

DODATNA
ALU KOLA,
BRZI
MNOAI,
KOPROCESOR
SKLOP
ZA
NAPAJANJE

DIJAGNO-
STIKI
SKLOPOVI

TAJMERI
I BROJAI
ULAZNI
I
IZLAZNI
SKLOPOVI
A/D
I
D/A
SKLOPOVI
IMPULSNI I
SKLOPOVI
ZA OBEZBJ.
SNAGE
SPECIFI.
SKLOPOVI
DAVAA I
IZVRNIH
MEHANIZ.
OBJEKAT UPRAVLJANJA
(IZVOR I PRIJEMNIK
INFORMACIJA)
ULAZNE I IZLAZNE
PERIFERNE
JEDINICE
6
Koprocesor omoguava realizovanje sloenijih matematikih operacija i omoguava
preciznije i bre obavljanje matematikih prorauna (daju eksponencijalne i
logaritamske funkcije na izlazu). Sad su koprocesori realizovani u 1 ipu sa p. Ovo
se koristi kada sistem radi u realnom vremenu (podvueno).
Dijagnostiki sklopovi: namjena im je da utvrde greku i da otklone te greke
(dobroje dinamiku sistema). Ovo je vano kod sistema kod kojih se mora obezbjediti
velika pouzdanost rada i brzo uklanjanje (oporavak) greaka. Tipini sklopovi su:
1. sklop za ponovni start (za hardware-ski restart)
Poznat je pod nazivom Watchdog timer. To je broja koji broji impulse
koji se dovode i dok sistem ispravno funkcionie on se resetuje i ne
generie nikakav signal. Kod greke, ako se program ne izvrava ispravno,
taj timer se ne resetuje, dobrojae do svog modula i generisae signal koji
se vodi na RESET ulaz p-a i tako se ponovo startuje izvravanje programa
od poetka.
2. sklop za detektovanje pada napajanja i signalizaciju
Ovaj sklop postoji kod sistema kada doe do prekida napajanja, da nakon
njegovog ponovnog dolaska sistem nastavi normalno sa radom. Sistem
zapamti stanja prije prekida napajanja i nakon ponovne pojave napajanja
sistem radi dalje. Postoje 2 metode za ovo:
- dio RAM memorije se dri pod stalnim napajanjem (pomou
baterije), to je korieno ranije
- programiranje kritinog sadraja u E
2
PROM (ona se elektrino
programira). Podaci se uvaju tako da se oni upiu u ovu
memoriju (kada doe do prekida napajanja). Ova metoda je
jednostavna, pa se vie i koristi, jar su problemi sa baterijom
(troenje, dopunjavanje i sl.)
3. sklop za rad korak po korak
Ovaj sklop omoguava otkrivanje i ispravljanje greaka u programu,
omoguava da se program izvrava instrukcija po instrukcija i da se nakon
izvravanja svake instrukcije mogu pratiti rezultati.
4. sklopovi za dijagnostike take
esto se postavljaju dijagnostike take (u njima se utvruje gdje su greke
tj. lociraju se greke) (npr. kod TV aparata, prilikom kvara), isto je i ovdje.
5. procedura samotestiranja i odgovarajui sklopovi koji se pri tome koriste
Vre se samotestiranja, tj. sistem se sam testira u toku rada, tj. testira
pojedine sklopove. To se radi kad god procesor ima vremena, tj. kad god
ne radi nita drugo, a obavezno se radi pri ukljuuvanju sistema. Postoje
posebne procedure za testiranje p, ROM, RAM, ulaznih i izlaznih
sklopova.
Timer-i i brojai: koriste se kod sistema koji rade u realnom vremenu za
realizaciju upravljanja signala sa definisanim vremenima trajanja i impulsnim
oblicima. Koriste se za brojanje vanjskih impulsa i trajanje takvih sinala. Koriste se
kada se sve to ne moe rijeiti adekvatno programski. Neki p imaju odreeni broj
internih timer-a, pa se vanjski dodaju samo ako nema dovoljno unutranjih timer-a.
7
U/I sklopovi: slue za serijski ili paralelni prenos. Vrlo esto se realizuje veza sa
drugim p sistemima ili raunarima.
A/D ili D/A sklopovi: koriste se za povezivanje sa objektom upravljanja kod
analognog upravljanja. A/D sklop slui za dobijanje informacija, a D/A za
upravljanje. Svi su povezani paralelno u magistralu.
Impulsni i sklop za obezbjeivanje snage: slui za upravljanje i prihvatanje
signala od sklopova sa visokim naponima (npr. 220 V, 380 V), sa velikim
optereenjima i strujama, za formiranje snanih upravljakih signala. Tu spadaju i
sklopovi za galvansko odvajanje, kao i filtri za zatitu od smetnji. Postavljaju se na
ulaze i izlaze kod kojih se treba izvriti odvajanje.
Specifini sklopovi davaa i izvrnih mehanizama: koriste se kod senzora ili
davaa za generisanje odgovarajuih el. signala, koji daju informacije o mjerenoj
veliini. Tu spadaju i sklopovi za upravljanje izvrnim mehanizmima, kao to su
displeji, servomotori, itd.

PROGRAM

Uglavnom ne postoji operativni sistem, ve su svi programi prilagoeni samo za
izvravanje konkretnog posla, tj. svi programi su aplikativni. Svi programi su
smjeteni u ROM, PROM ili EPROM memoriju i iz nje se izvravaju. Da bi bili
maksimalno prilagoeni namjeni realizuju se pomou asemblerskog jezika ili
kombinacije asemblerskih jezika i viih programskih jezika.

NAMJENA OVAKVIH SISTEMA

To su specijalizovani sistemi za upravljanje procesima, objektima, ureajima ili
mainama ili obradu informacija. Rade u realnom vremenu i sistem je maksimalno
optimiziran prema konkretnoj namjeni. Oblasti primjene su: upravljanje i obrada i
prenos podataka informacija.

POSTUPAK PROJEKTOVANJA p SISTEMA

Pri projektovanju postoji odreena procedura. Postupak projektovanja
predstavlja niz interaktivnih razmatranja i donoenja odluka. Razmatraju se zahtjevi
koje je potrebno zadovoljiti u zavisnosti od konkretne primjene sistema, a donose se
odluke o najpovoljnijoj u pojedinim fazama projektovanja. Polazi se od tehnikih
zahtjeva koji se definiu na poetku i koji zavise od toga kakva je namjena, tj. za ta
e se koristiti kompletan sistem. Govoriemo s aspekta specijalizovanog p sistema.
1 Prvi korak u postupku projektovanja je izbor elemenata za realizaciju,
odnosno u ovoj fazi treba donijeti odluku da li e se sistem realizovati korienjem
p ili korienjem diskretnih standardnih komponenti. I to posmatramo sa aspekta
8
primjene. Prvo se analiziraju zahtjevi tog konkretnog sistema, da li se u sistemu mora
realizovati mnogo operacija, da li ima mnogo ulazno-izlaznih podataka i sl. Jedan od
najvanijih zahtjeva je brzina rada i da li p moe da zadovolji tu brzinu rada.

DA

NE

DA

NE

DA

NE
DA

NAJVANIJE
JE OVO
PITANJE
NE NE

DA

REALIZUJE
SE MNOGO
OPERACIJA
U SISTEMU
START
MNOGO
ULAZNIH,
IZLAZNIH I
PRIVREMENIH
PODATAKA

POTREBNA
MOGUNOST
MODIFIKACIJE
SISTEMA
POTREBNA
FLEKSIBILNOST
PRIMJENE
p
ZADOVOLJAVA
PO BRZINI
RADA
REALIZACIJA SA
STANDARDNIM
DISKRETNIM KOLIMA
REALIZACIJA
KORIENJEM
p
STOP
9
U najveem broju realizacija p zadovoljava po brzini rada (rijetki su sluajevi kada
p ne zadovoljava).
2 Sljedei korak je izbor p i p-ske familije. Vri se analiza karakteristika
raspoloivih p u odnosu na zahtjeve konkretnog sistema i vri se poreenje razliitih
p i njihovih karakteristika, pa se onda analiziraju sklopovske karakteristike
(hardware-ske karakteristike) p i vri se analiza programskih (software-skih)
karakteristika pojedinih p i p-skih familija. Pri izboru znaajno je iskustvo u
prethodnom korienju nekog p i p-ske familije. esto je u razliitim primjenama
mogue koristiti jedan isti tip p, pa je onda logino da se ne ide na izbor nekog
novog p iako to rjeenje moe biti optimalnije, ve se odluujemo na korienje p
s kojim ve imamo iskustvo (koji smo koristili u prethodnom primjeru). Ako se
odluimo na novi p treba obezbjediti i instrukcije za rad i razvoj hardware-a, a za
prethodno korieni p to sve ve imamo na raspolaganju. Kad se analiziraju
karakteristike prvo se analiziraju hardware-ske karakteristike, a to su naini U/I
prenosa, raspoloivi U/I sklopovi, postojanje timer-a i brojaa i njihove karakteristike
i slino.

START
RAZMATRANJE RASPOLOIVIH
U/I SKLOPOVA ZA ELJENU
PRIMJENU
RAZMATRANJE JEDNOSTAVNOSTI
I FLEKSIBILNOSTI ALTERNATIVNIH
p I p-SKIH FAMILIJA
RAZMATRANJE U/I MOGUNOSTI ALTERNATIVNIH p I p-SKIH FAMILIJA

U/I PRENOS KONTROLERI STRUKTURA DMA PROGRAMABILNI
POD UPRA- ZA SPECIJA- VIESTRUKIH KONTROLER TIMER-I
VLJANJEM LNE U/I PREKIDA
PROGRAMA UREAJE
IZBOR JEDNOG p I p-SKE
FAMILIJE
STOP
10
Razmatraju se i software-ske karakteristike pojedinih alternativnih p. Takoe
posmatramo i konkretnu primjenu: naini adresiranja, rad sa podprogramima, nain
rada sa prekidima, rad sa nizovima i matricama podataka, sa BCD podacima kao i
kompletan skup instrukcija kojim p raspolae.

Nakon izbora p dalje ide niz koraka vezanih za praktinu realizaciju pojedinih
programskih i sklopovskih rjeenja, te na njihovo testiranje i konkretnu realizaciju. U
optem obliku ti koraci se mogu predstaviti jednim ovakvim dijagramom.

START
RAZMATRANJE OVIH ZAHTJEVA
KONKRETNE PRIMJENE

RAZMATRANJE KOJI POSLOVI
UZIMAJU NAJVIE VREMENA
RADA p
RAZMATRANJE SOFTWARE-SKIH MOGUNOSTI ALTERNATIVNIH p I p-SKIH FAMILIJA

NAINI STRUKTURA NAINI RAD SA NIZO- RAD SA DECI- TESTIRANJE PAKOVANJE
ADRESI- RADA SA VIMA I MAT- MALNIM I BITA PODATAKA
RANJA PREKIDIMA RICAMA BIMARNIM
PODATAKA BROJEVIMA

IZBOR JEDNOG p I p-SKE
FAMILIJE
STOP
11

NE(DA)

DA(NE)

START
DEFINISANJE KONCEPCIJE
SISTEMA
RAZMATRANJE ZAHTJEVA SISTEMA,
POSEBNO NAINA I BRZINA
U/I PRENOSA PODATAKA

IZBOR U/I SKLOPOVA
I UREAJA
IZBOR p I p-SKE FAMILIJE
U REDU (POTREBNO
PONOVNO
RAZMATRANJE)
ODREIVANJE BROJA POTREBNIH
ULAZA, IZLAZA I DRUGIH POTREBNIH
U/IMOGUNOSTI
PROJEKTOVANJE MIKRORAUNARA
PROJEKTOVANJE U/I SKLOPOVA I
NJIHOVO TESTIRANJE
PROJEKTOVANJE I RAZVOJ PROGRAMA
(SOFTWARE-A)
TESTIRANJE ODNOSA IZMEU
HARDWARE-A I SOFTWARE-A U
ITAVOM SISTEMU
KOMPLETIRANJE SISTEMA
STOP
12
PROJEKTOVANJE p SISTEMA

p INTEL 8086 - (80x86 x=1,2,3,..)

SKLOPOVSKE RJEENJE (PROJEKTOVANJE HARDWARE-A)
ARHITEKTURA

Nacrtaemo optu blok-emu p sistema.

ADRESNA MAGISTRALA

UPRAVLJAKA MAGISTRALA

MAGISTRALA PODATAKA

Funkcija upravljake logike je da generie potrebne signale za selektovanje
memorijskih kola i U/I kola u zavisnosti od adresnih i upravljakih signala koje
generie p za vrijeme izvravanja instrukcija.
Upravljaka logika je kombinaciona logika koja dekoduje adrese pojedinih
memorija i U/I sklopova i generie signale za njihovo selektovanje kada oni budu
adresirani.

GENERATOR
TAKT
SIGNALA
SKLOP ZA
STARTOVANJE

MIKRO-
PROCE-
SOR
UPRAVLJA-
KA
LOGIKA
MEMO-
RIJA
ROM
TIPA
MEMO-
RIJA
RAM
TIPA
ULAZNI
SKLO-
POVI
IZLA-
ZNI
SKLO-
POVI
SKLOP ZA
NAPAJANJE
IZLAZNE
PERIFE-
RIJE
ULAZNE
PERIFE-
RIJE
13

MIKROPROCESOR INTEL 8086

On najvie utie na kompletan nain projektovanja sistema.

OSNOVNE KARAKTERISTIKE

To je p opte namjene standardnog tipa, realizovan kao jedno kolo LSI tipa, u
NMOS tehnologiji sa Si gejtom i sa optereenjem sa ugraenim kanalom.

U
DD

U
i
optereenje sa ugraenim kanalom

U
u

To je 16-bitni p, to znai da obrauje 16-bitne podatke paralelno, svi
unutranji registri i magistrale su 16-bitni. Koristi 1 takt signal i samo 1 napon za
napajanje, moe direktno da adresira do 1 Mbyte u memoriji, to znai da ima 20
adresnih bita.
Ima 16 linija podataka u magistrali podataka, koji se multipleksiraju sa bitima adrese.
U jednom takt ciklusu se na tim linijama nalaze biti adrese, a u sljedeem su podaci.
Ima 17 upravljakih linija, koristi 24 razliita naina adresiranja. Posjeduje 14
unutranjih registara, koji su po 16 bita.
Moe da operie sa bitima, byte-ovima, rijeima (one su 2 byte-a) i blokovima
podataka (nizovima podataka). Omoguava rad sa podacima sa predznakom ili bez
predznaka u binarnom ili decimalnom sistemu, ukljuujui i mnoenje i dijeljenje.
Mogu ja rad sa 8-bitnim i 16-bitnim oznaenim ili neoznaenim podacima (sa ili bez
predznaka). Moe da koristi takt signal frekvencije 5 MHz,8 MHz i 10 MHz (postoje
3 tipa p sa ovim maksimalnim frekvencijama). Posjeduje 95 instrukcija od kojih je
najvei broj instrukcija 1-bajtni, to znai da je operacioni kd 8 bita, a ostali byte-
ovi su operandi, adrese, i sl.

BLOK EMA p 8086
14

PENTUIM 3 moe istovremeno izvravati 2 instrukcije, a PENTIUM PRO
moe istovremeno izvravati 3 instrukcije (ima 100 miliona tranzistora na ipu, za
razliku od PENTIUM-a 3 koji ima 1 milion).

REGISTRI ZA REGISTRI ZA
PODATKE POSEBNE FUNKCIJE

BHE /S7

4 A16/S3-A19/S6

16 AD0-AD15

3 INTA , RD, WR

3 DT / R , DEN , ALE

TEST LOCK
INT
NMI 2 2
RQ / GT
0,1
QS
0
, QS
1

HOLD 3
HLDA S
0
, S
1
, S
2

2

CLK RESET READY MN/MX GND V
CC

REGISTRI PODATAKA,
REGISTAR POKAZIVAA
PODATAKA,INDEKSNI
REGISTRI, (8 RIJEI)
16-BITNA ALU
BITI STANJA
(FLEGOVI-FLAGS)
(1 RIJE)
SEGMENTNI REGISTRI I
POKAZIVA INSTRUKCIJE
(5 RIJEI)
JEDINICA
ZA
POVEZIVANJE
SA
MAGISTRALOM
RED ZA INST-
RUKCIJE
(6 BYTE-OVA)

KONTROLNA JEDINICA
Kompletna arhitektura je oko magistrala koje su 16 bita. Arhitektura p je takva da se
mogu izdvojiti 2 posebne jedinice:
1 izvrna jedinica EU (execution unit)
2 jedinica za povezivanje sa magistralom - BIU (buss interface unit)
15
Te 2 jedinice funkcioniu nezavisno, ali odreena veza izmeu njih postoji, kao i
sinhronizacija. Poto one funkcioniu paralelno i nezavisno, na taj nain je postignuta
poveana brzina rada p. Postignuta je mogunost paralelnog izvravanja 1
instrukcije i pribavljanja 2. instrukcije. To se naziva preklapanje pribavljanja i
izvravanja instrukcija. Instrukcija koja se pribavlja upisuje se u unutranji red za
instrukcije, tako da izvrna jedinica uvijek ima prethodno pribavljenu instrukciju u
redu instrukcije. Taj red instrukcija ima 6 byte-ova, pa se prethodno moe pribaviti 6
jednobyte-nih instrukcija. Ta mogunost se bazira na tom da svaki p izvrava
program prolazei uzastopno kroz 4 sljedea koraka:
1 pribavljanje instrukcije
2 oitavanje operanda
3 izvravanje instrukcije
4 upisivanje rezultata
Za svaku instrukciju to se ponavlja. Kod p 8086 ova 4 osnovna koraka su dodjeljena
dvjema posebnim jedinicama: izvrnoj jedinici i jedinici za povezivanje sa
magistralom.
Izvrna jedinica samo izvrava instrukcije, a sve ostale korake realizuje jedinica
za povezivanje sa magistralom. Tako je omogueno preklapanje ciklusa izvavanja
instrukcija sa nekim od ostalih instrukcija. Tako je poveana brzina izvravanja
instrukcija u odnosu na p bez ove mogunosti prethodne generacije (bez preklapanja
operacija). Kod sljedeih generacija ovih p 8086 zahvaljujui poveanom broju
tranzistora u integralnom kolu realizovane su takve strukture koje su omoguile pored
preklapanje izvravanja i pribavljanja instrukcija istovremeno izvravanje vie
instrukcija. 486 i PENTIUM procesori su takvi da mogu istovremeno izvravati 2
instrukcije koje su prethodno pribavljene. Kod PENTIUMa PRO mogu se
istovremeno izvravati 3 instrukcije. Postoje 3 izvrne jedinice. Na 1 integralnom
kolu PENTIUM PRO ima 100 miliona tranzistora.
Primjer: posmatrajmo sluaj istovremenog izvravanja 3 instrukcije.

STANDARDNI CPU
p DRUGE
GENERACIJE MAGISTRALA

8086/8088 EU

BIU

MAGISTRALA (UBRZANO)
SKRAENO
VRIJEME IZVRAVANJA
ZA 1 CIKLUS
IZVR. UPIS PRIBAV. IZVR. PRIBAV. OIT. IZVR.
ZAUZ. ZAUZ. ZAUZ. ZAUZ.
IZVR. IZVR. IZVR.
PRIBAV. UPIS PRIBAV. PRIBAV. OIT. PRIBAV.
ZAUZ. ZAUZ. ZAUZ. ZAUZ. ZAUZ. ZAUZ.

Magistrala je zauzeta itavo vrijeme: ili se prenose podaci ili se pribavljaju
instrukcije.
Blok ema p se moe nacrtati i na nain kako je prikazano na sljedeoj slici.
16
Izvrna jedinica nije direktno vezana na vanjsku magistalu, ve preko BIU.Svi podaci
i adrese, kojima se manipulie u EU,su 16-bitni i svi prenosi su 16-bitni. Za prenose
podataka prema memoriji ili perifernim jedinicama EU postavlja zahtjev BIU, BIU
vri relokaciju adresa, tako da formira stvarne fizike adrese, koje su veliine 20 bita,
ime je omoguen pristup kompletnom memorijskom prostoru od 1 Mbyte-a. Za
vrijeme perioda kada je EU zauzeta izvravanjem instrukcije, BIU gleda unaprijed i
pribavlja nove instrukcije iz memorije, koje se smjetaju u red instrukcija. Iz reda
instrukcija one se vode na EU .U principu, EU uvijek ima prethodno pribavljenu
instrukciju u redu instrukcija.

IZVRNA JEDINICA EU JEDINICA ZA POVEZIVANJE
SA MAGISTRALOM (BIU)

VANJSKA MAGISTRALA
OPTI
REGISTRI
SEGMENTNI
REGISTRI
POKAZIVA
INSTRUKCIJA
GENERISANJE
ADRESE I
UPRAVLJANJE
MAGISTRALOM
RED
INSTRUKCIJA
OPERANDI
ARITMETIKO-
LOGIKA
JEDINICA
BITI STANJA
(FLEGOVI)

Izuzete su jedino instrukcije grananja, kada se izvravanje prenosi na neku od
instrukcija koja je izvan reda. U tom sluaju se red instrukcija brie i prva instrukcija
pribavlja iz operativne memorije.
U sastavu BIU su logika za upravljanje magistralom, grupa od 4 16-bitna
segmentna registra, registar pokaziva instrukcija i sabira.
Logika za upravljanje magistralom prihvata sve ulazne upravljake signale i
generie potrebne izlazne upravljake signale za pribavljanje instrukcija, operanada i
upisivanje rezultata.
Grupa od 4 16-bitna segmentna registra, koji se oznaavaju sa CS za segment
programa, SS za segment steka, DS za segment podataka, ES dodatni segment za
podatke, omoguava poveanje memorije adresnog prostora kome se moe pristupiti.
17
Iako su svi interni registri p od 16 bita, zahvaljujui segmentnim registrima generiu
se adrese od 20 bita i tako se moe pristupiti adresnom prostoru od 1 Mbyte-a, a ne
samo od 64 kbyte-a. U jednom trenutku procesor moe da pristupi memorijskim
lokacijama u okviru 4 segmenta po 64 kbyte-a. Poetne adrese ta 4 segmenta su
definisane sadrajem segmentnih registara. Stvarne adrese se dobivaju na osnovu
sadraja segmentnih registara i odreenih adresnih registara. Izmjenom sadraja
segmentnih registara moe se ostvariti adresiranje bilo koje lokacije u okviru
adresnog prostora od 1 Mbyte-a. Zbog toga se kae da je adresni prostor kod ovog p
organizovan po segmentima, tj. ima segmentnu realizaciju.
Pokaziva instrukcija (IP) je registar koji kod ovog p ima ulogu programskog
brojaa u okviru aktuelnog segmenta koda. Taj registar je 16 bita i omoguava
adresiranje svih 64 kbyte-a lokacija u okviru aktuelnog kodnog segmenta.
Sabira generie stvarnu adresu od 20 bita, koja se vodi na adresne linije p.
Stvarna adresa se formira od sadraja nekog od segmentnih registara i odgovarajueg
adresnog registra. Adresa od 20 bita se formira tako to se 1. sadraj segmentnog
registra proiri na 20 bita upisivanjem 4 0-e na 4 najnia bita. Zatim se to sabere sa
sadrajem odgovarajueg registra. Za sluaj generisanja adrese u kodnom segmentu
za adresiranje instrukcija programa koriste se CS (segmentni) i IP (adresni) registri.

SEGMENTNI REGISTAR
15 0

19 43
20 ADRESNI REGISTAR

15 0

16

20

19 0
CS 0000
IP
SABIRA
STVARNA MEMORIJSKA ADRESA

REGISTRI p 8086

Ovaj p ima ukupno 14 unutranjih registara. Oni se mogu podijeliti na registre
podatka, registre pokazivaa, indeksne registre, segmentne registre, pokaziva
instrukcija i registar bita stanja. Svi su oni 16-bitni, s tim to se registri podataka
mogu koristiti i kao 8-bitni registri. Svaki registar podataka se moe koristiti kao 2 8-
bitna registra.

18
REGISTAR BITA STANJA

To je takoe 16-bitni registar, iji biti pokazuju stanje rezultata ili se koriste kao
kontrolni biti. Od 16 bita praktino se koristi 9, od ega je 6 bita stanja, a 3 su
kontrolna bita.

15 0

OF

DF

IF

TF

SF

ZF

AF

PF

CY

Biti stanja su:
CY bit prenosa ili pozajmice
PF bit parnosti pokazuje da li rezultat ima paran ili neparan broj 1-ca
AF poluprenos ili pomoni prenos, pojavljuje se izmeu 4 via i 4 nia bita u okviru
1 byte-a i koristi se pri radu sa BCD podacima
ZF bit nule rezultata, pokazuje da je rezultat jednak 0 (tada je bit jednak 1)
SF bit znaka rezultata, pokazuje da li je rezultat pozitivan ili negativan (koristi se
kod podataka sa predznakom) (1 pozitivan, 0 negativan) to je najvii bit rezultat
OF bit prekoraenja, pokazuje da rezultat prelazi predvieni broj bita za njegovo
predstavljanje (ako se radi sa oznaenim podacima, onda se ovaj bit pojavljuje kao bit
prenosa ispred predznaka naprijed ili predznak naprijed)

Ostali biti su kontrolni biti, pomou njih se upravlja radom p i utie na njegovo
funkcionisanje. Ti biti su:
TF tzv. trap bit njegovim postavljanjem p se dovodi u tzv. korak po korak
nain rada, koji se koristi za otkrivanje i uklanjanje greaka u programima koje
izvrava p. U takvom nainu rada p izvri 1 instrukciju, pa se onda generie tzv.
trap prekid. U okviru programa za obradu tog prekida mogu se provjeriti sadraji
registara, p, memorijskih lokacija i tako utvrditi ispravnost izvravanja instrukcija.
Sve se to ponavlja dok god je TF bit postavljen na 1. Uloga ovog bita je dibagiranje
programa - utvrivanje greaka i otklanjanje.
DF bit smjera; zavisno od njegovog stanja, instrukcija za rad sa nizovima podataka
e automatski uveavati ili umanjivati sadraj registra za adresiranje podataka u nizu.
IF to je bit za omoguenje ili onemoguenje prihvatanja zahtjeva za prekid opteg
tipa ili je to bit maske prekida. Ako je ovaj bit 1-ca onda je omogueno prihvatanje
prekida, a ako je na 0-i realizacija prekida bie onemoguena.
Ostalih 13 registara su registri podataka.

SKUP REGISTARA PROGRAMSKI MODEL p

Registri su 32-bitni, ukljuujui 8086 i kasnije p. Prve 2 grupe su 32-bitne,
dakle svi osim segmentnih registara, a segmentni registri su ostali 16-bitni;
oznaavaju se sa:

19
EAX ESP EIP E extented proiren
EBX EBP EFLAGS
ECX ESI
EDX EDI

Postoje jo 2 dodatna segmentna registra: FS i GS, koji se mogu koristiti po
potrebi.

31 16 15 8 7 0
AKUMULATOR
(ACCUMULATOR)

REGISTRI BAZA (BASE)
PODATAKA

BROJANJE (COUNT)

PODATAK (DATA)

POKAZIVA STEKA
(STACK POINTER)
POKAZIVAI POKAZIVA BAZE
I INDEKSNI (BASE POINTER)
REGISTRI
INDEKS IZVORA
(SOURCE INDEX)
INDEKS ODREDITA
(DESTINATION INDEX)

SEGMENT KODA
(CODE SEGMENT)
SEGMENT STEKA
(STECK SEGMENT)
SEGMENTNI
REGISTRI SEGMENT PODATAKA
(DATA SEGMENT)
DODATNI SEGMENT
(EXTRA SEGMENT)

POKAZIVA INSTRUKCIJE
(INSTRUCTION POINTER)

BITI STANJA (FLAGS)

AX

AH AL
BX

BH BL
CX

CH CL
DX

DH DL
SP
BP
SI
DI
CS
SS
DS
IP
FLAGS
FS
GS

ES

Skup registara kod p 8086 je dosta namjenski orjentisan. Neke specifinosti
namjene svakog od registara su:
AX pri mnoenju, dijeljenju, U/I operacijama i pri radu sa nizovima
AL isto kao AX, samo kad se radi sa 8-bitnim podacima, ali se takoe koristi i
za obavljanje pomjeranja podataka, BCD i ASCII aritmetiku
BX koristi se pri pomjeranju i kao bazni pokaziva zajedno sa DS
20
CX koristi se za rad sa nizovima, kao broja u petljama (CUONTER)
DX - za mnoenje, dijeljenje i U/I operacije
SP pokaziva steka (uvijek)
BP koristi se kao pokaziva kad se pristupa lokacijama u steku zajedno sa SS
SI koristi se kao indeksni registar za adresiranje izvornih podataka pri radu sa
nizovima, a koristi se zajedno sa DS registrom
DI koristi se kao indeksni registar za adresiranje odredita podataka i koristi se
zajedno sa ES registrom
SIGNALI p 8086

Ovaj p je realizovan kao integrisano kolo sa 40 izvoda, pa se zove DIL kuite.
Signale koje p koristi dijelimo na:
1 napajanje
2 takt signal
3 signali memorijske adrese
4 signali podataka
5 upravljaki signali

GND VCC
AD14 AD15

AD13 A16/S3
AD12 A17/S4

AD11 A18/S5

AD10 A19/S6 U MAKSIMALNOM NAINU
AD9 BHE/S7 RADA KORISTE SE
OVI ULAZI
AD8 MN/MX

AD7 RD
AD6 HOLD (RQ / GT0) 2XGND DA SE
RASTERETI
AD5 HLDA (RQ / GT1) MASA
AD4 WR (LOCK)

AD3 M/IO (S2)
AD2 DT / R (S1)

AD1 DEN (S0)
AD0 ALE (QS0)

NMI INTA (QS1)
INTR TEST

CLK READY
GND RESET

POGLED ODOZGO ZA MINIMALNI NAIN RADA
1 40

2 39
3 38

4 37

5 36
6 35

7 34
8 33

9 32
10 31

11 30
12 29

13 28

14 27
15 26

16 25
17 24

18 23
19 22

20 21

21
Postoje 2 naina rada p: minimalni i maksimalni. Razlika je u signalima koji su
napisani u zagradama.

NAPAJANJE

Ovaj p koristi 1 izvor za napajanje, ima 2 prikljuka za napajanje V
cc
i GND;
V
cc
=5V (istosmjerno) to je jedini napon napajanja, GND je masa.
V
cc
=+5V5% (10%) izvor mora biti ove stabilnosti
Pored toga izvor treba da obezbjedi i odreenu snagu. p troi maksimalno
300mA, a u prosjeku troi ispod 100mA.

TAKT SIGNAL

Koristi se samo 1 takt signal, dovodi se na ulaz CLK (clock). To je 1 jednofazni
signal, koji se mora generisati izvan p. Za generisanje takt signala postoji posebno
kolo, oznaava se sa 8284A. To je oscilator i jo neki sklopovi za generisanje reset
signala i drugi. Na njega se prikljuuje ili kristal kvarca ili RC-mrea. Signal koji taj
sklop generie ima odnos signal-pauza 33% (1/3 pozitivni signal, 2/3 je 0).
Frekvencija takt signala dijeli se na 3. Maksimalna frekvencija ovog takt signala
moe da bude 5 MHz, 8 MHz ili 10 MHz (80-tih godina ovo je bilo visoko,ali danas
vie ne).

ADRESNI SIGNALI

Ima 20 adresnih signala, odnosno bita i adresira 1 Mbyte adresnog prostora. To
su ulazi AD0 AD15 i A16/S3 A19/S6.
Ulazi AD0 AD15 multipleksirani su sa podacima. Za vrijeme 1 takt ciklusa
svakog mainskog ciklusa na tim linijama se pojavljuju adrese, a u drugim takt
ciklusima prenose se podaci. 4 via bita su multipleksirana sa bitima stanja.
A16/S3 A19/S6 pokazuje stanje na magistrali (isto kao i prethodno).
Adresni biti se moraju memorisati u vanjskom registru i onda se vode na
memorijske i U/I sklopove to je adresni registar.

A0A19

KOMPLETNA
ADRESA

AD0AD15

A16/S3A19/S6

ALE
ADRESNI
REGISTAR
(LE
REGISTAR)

OMOGUENO

ALE da bi se upis ostvario u pravom trenutku

22
SIGNALI PODATAKA

Procesor i podaci su 16-bitni; podaci se prenose preko linija AD0 AD15. U
drugom i ostalim ciklusima preko tih linija prenose se podaci i prenos je 2-smjeran.
Adresni signali su uvijek jednosmjerni. Mogu se dovesti u stanje visoke
impedanse. To su stanja HOLD i HALT.
HOLD kad se direktno vri pristup memoriji
HALT - p se zaustavi i odvoji se od magistrale
I AD0 AD15 se takoe dovode u stanje visoke impedanse.

UPRAVLJAKI SIGNALI

Svi ostali signali spadaju u upravljake signale. Postoji 18 upravljakih signala.
Dijele se na ulazne i izlazne.

Ulazni upravljaki signali

Postoji 8 ulaznih upravljakih signala:
READY ulazni signal koji se koristi pri radu sa sporim memorijskim ili
perifernim ureajima. Pokazuje da je memorijski ili periferni ureaj spreman da primi
ili poalje podatak. Visok nivo na tom ulazu pokazuje da je memorija ili ureaj
spreman i tad se moe realizovati upis ili oitavanje. Ako je na ulazu nizak nivo, p
produava trajanje ciklusa instrukcija i eka dok taj signal ne pree na visok nivo, a
onda se realizuje prenos. p eka da memorija ili ureaj bude spreman za prenos.
Uloga ovog ulaza je sinhronizacija p i sporih memorijskih ili sporih perifernih
ureaja.
HOLD ulazni signal zahtjeva za odvajanje od magistrale. Visok nivo na ulazu
pokazuje da neki drugi p ili neki drugi sklop (najee DMA kontroler) zahtjeva
korienje magistrale. Po prijemu tog zahtjeva p e dovesti svoje izlaze u stanje
visoke impedanse i osloboditi magistralu im zavri tekui mainski ciklus. Sklop
koji je zahtijevao magistralu sada moe da je koristi. p e nastaviti izvravanje
programa dok god postoje prethodno pribavljene instrukcije u redu instrukcija ili dok
ne bude potrebno realizovati prenos preko magistrale. Kad se signal na ovom ulazu
vrati na nizak nivo , to znai da je magistrala slobodna i da je p moe koristiti, p
preuzima korienje magistrale i nastavlja izvravanje programa. Ovaj ulaz se
najee koristi u radu sa DMA prenosom ili u sistemu sa vie p, koji koriste
zajedniku magistralu ili zajednike sklopove vezane na magistralu.
INTR ulaz zahtjeva za prekid opteg tipa. Dovoenje visokog nivoa na taj ulaz
predstavlja zahtjev za prekidanje izvrenja programa; taj signal p ispituje na kraju
ciklusa izvrenja instrukcija i za vrijeme HOLD i HALT stanja. Ovakav zahtjev za
prekid se moe omoguiti ili onemoguiti postavljanjem i brisanjem bita stanja IF u
registru bita stanja. Taj prekid je onemoguen nakon reseta i po prelasku u
podprogram za obradu prekida, a omoguen je po povratku u program. Moe se
23
softverski omoguiti ili onemoguiti pomou instrukcija za postavljanje ili brisanje
bita IF.
RESET to je ulaz za resetovanje p. Dovoenjem visokog nivoa, p prestaje
izvravati instrukcije i prelazi u reset stanje, u tom stanju se sadraj odreenog
registra postavlja na poetnu vrijednost; kada signal pree na nizak nivo, p poinje
da izvrava program od poetne adrese (od poetka). Kod ovog p poetna adresa je
FFFFH. U stanju reseta obrisani su segmentni registri, osim registra CS. Stanje
ostalih registara:

FLAGS 0000H
IP 0000H
CS FFFFH svi registri obrisani osim ovog registra za kod
DS 0000H
SS 0000H
ES 0000H
RED INSTRUKCIJA PRAZAN

Signal za reset se generie najee korienjem kola 8284A (vanjsko kolo),
koje se koristi i za generisanje takt signala. U stanju reseta, p ne izvrava
instrukcije, registri su postavljeni na poetnu vrijednost i odvojeni od magistrale.
TEST - stanje na ovom ulazu se ispituje izvrenjem instrukcije WAIT. Ako je
pri izvrenju te instrukcije na ulazu nizak nivo, nastavlja se dalje izvrenje programa;
ako je na tom ulazu visok logiki nivo, pri izvravanju WAIT instrukcije, p e
ekati dok taj signal ne pree na visok nivo. Slui za sinhronizaciju sa vanjskim
ureajima (obino sporijim), to je sihronizacija na nivou software-a.
NMI ulaz zahtjeva za prekid, koji se ne moe maskirati; to je prekid najvieg
nivoa prioriteta, iji se zahtjev uvijek prihvata. Visok nivo na ovom ulazu predstavlja
prelazak sa visokog na niski nivo, tada se iz tabele vektora prekida oita poetna
adresa programa za obradu prekida (TIP 2).
MN/MX ulazni signal, pomou koga se definie nain rada p.
MN/MX = 1 p radi u minimalnom nainu rada
MN/MX = 0 maksimalni nain rada
Kod minimalnog naina rada to je rad kod koga se koristi samo 1 p, a
maksimalni nain rada se koristi kod povezivanja vie p ili kod povezivanja p i
koprocesora.

Izlazni upravljaki signali

ALE impuls koji se generie u toku svakog prvog takt-ciklusa svakog
mainskog ciklusa. Pojavljuje se u trenutku kad se na linijama AD0 AD15 i
A16/S3 AD19/S6 pojave adresni biti. Koristi se da se adresni biti upiu u vanjski
adresni registar. Na zadnjoj (opadajuoj) ivici tog signala adresni biti se memoriu u
vanjskom adresnom registru. Postoji 10 izlaznih upravljakih signala (ulaznih je 8).
24
M/IO pokazuje da li se u toku mainskog ciklusa vri pristup memoriji ili U/I
sklopu.
ako je M/IO = 1 pristup memoriji
M/IO = 0 pristup U/I sklopu
Korienjem tog signala mogu se generisati potrebni signali za selekciju
memorijskih i U/I kola.
RD signal oitavanja
Nizak logiki nivo na tom izlazu pokazuje da p teba da oita podatak iz
memorije ili ulaznog sklopa; u tom trenutku je stabilna adresa na adresnoj magistrali i
p generie ovaj signal da bi se oitao podatak iz memorije ili ulaznog sklopa; taj
signal se vodi kao signal za omoguenje oitavanja.
WR signal upisivanja
Nizak nivo na tom izlazu pokazuje da e procesor realizovati operaciju
upisivanja podataka u memoriju ili izlazni sklop. U trenutku pojavljivanja ovog
signala adresa je ve stabilna na adresnoj magistrali; podatak je takoe stabilan na
magistrali podataka i treba da se upie u memoriju ili izlazni sklop. Taj signal se vodi
na memoriju ili izlazni sklop kao signal za selektovanje i omoguenje upisivanja.
RD i WR oba idu u stanje visoke impedanse o odvajaju se od magistrale.
HLDA signal kojim se potvruje prihvat HOLD-zahtjeva; kad prihvati HOLD
zahtjev, p postavlja ovaj izlaz na visok nivo, to znai da e osloboditi magistralu za
korienje od strane onog sklopa koji je zahtjevao magistralu. Kao p izae iz HOLD
stanja signal na ovom izlazu se vraa na nizak nivo , p preuzima upravljanje
magistralom.
INTA signal potvrde prihvatanja zahtjeva za prekid opteg tipa (INTR). Kad
p prihvati zahtjev za INTR- prekid u izvravanju tekue instrukcije on generie
nizak nivo na ovom izlazu kao potvrdu da je zahtjev prihvaen; taj nizak nivo se
istovremeno koristi za oitavanje vektora prekida, odnosno tipa prekida koji odgovara
sklopu koji je izazvao prekid.
DT/R signal koji pokazuje smjer prenosa podataka preko magistrale, koristi se
za upravljanje prenosom podataka kroz kola vezana na magistralu. log1 na ovom
izlazu pokazuje da se podaci prenose od p prema memoriji ili izlaznim sklopovima,
a log0 da se podaci prenose ka p.
DEN signal za omoguenje prenosa podataka kroz kola vezana na magistralu,
on je na niskom nivou kad god je potrebno realizovati prenos preko magistrale. Za
vrijeme svakog pristupa memoriji ili U/I sklopovima na tom izlazu je nizak nivo.

25

P MAGISTRALA

DEN

DT/R
UPRAVLJAKA
LOGIKA

BHE/S7 koristi se za omoguenje pristupa memorijskim ipovima kao signal
BHE ili kao signal stanja S7 multipleksirana 2 signala. Kad je na AD adresa, na
ovoj liniji je BHE i on se zajedno sa adresnim signalima koristi za adresiranje
memorije. Kod ovog p je mogu pristup byte-u ili rijei (=2byte-a) istovremeno
se moe upisati ili oitati 8 ili 16 bita, a u okviru 16 bita imamo 2 byte-a : parni i
neparni. Onaj koji se nalazi na linijama AD0 AD7 je parni, a na AD8 AD15
neparni byte. Da bi se omoguio pristup parnom ili neparnom byte-u ili itavoj rijei
(ova 2 byte-a), koristi se najnii adresni signal A0 i BHE. Ako su oba ova signala na
niskom nivou, pristupa se rijei (od 16 bita).
Ako je A0=0 i BHE=1 pristupa se parnoj adresi (byte).
Ako je A0=1 i BHE=0 neparni byte
Ako je A0=1 i BHE=1 nema pristupa adresi (byte-u)
Sama memorija se fiziki organizuje u 2 dijela, tj. u 2 banke: u jednoj se nalaze
byte-ovi na parnim adresama, a u drugoj na neparnim adresama.

NEPARNA BANKA PARNA BANKA

MORA SE VODITI RAUNA DA SE BITI
PRAVILNO POVEU
8

7 6
5 4 DVIJE BANKE PO POLA MBYTE-A
UKUPNO 1 MBYTE
3 2

1 0 A0

BHE

S3, S4, S5, S6, S7 multipleksiraju se sa adresnim bitima, pokazuju stanje i pojavljuju
se u 2. dijelu mainskog ciklusa.
S3, S4 pokazuju koji se segmentni registar koristi pri konkretnom ciklusu instrukcije
pri pristupu magistrali.
26

S4 S3 Memorijski pristup
0 0 alternativni pristup ili pristup ekstra segmentu (koristi se ES)
0 1 pristup steku (koristi STEK segment SS)
1 0
pristup programu ili bez pristupa (koristi CS ili ne koristi segmentni
registar
1 1 pristup podacima (koristi se DS)

Moemo da znamo tano emu se pristupa.
S5 bit za omoguenje prekida, pokazuje vrijednost omoguenja bita prekida IF
S6 pokazuje da li procesor koristi ili ne magistralu, na 0 je kad p koristi
magistralu.
S7 tzv. rezervni bit stanja i ne koristi se kod ovog p, ali je ostavljen kao
mogunost da se koristi u sljedeim p iz ove serije.

TIPINI TALASNI OBLICI SIGNALA p 8086

-za ciklus oitavanja iz memorije (za minimalni nain rada)

27
T
1
T
2
T
3
T
4
T
5

CLK

ADRESA STANJE
BHE/S7
BHE
A16/S3A19/S6 A16A19 S3S7

ALE

ADRESA

AD0AD15 A0A15 PODATAK

RD

WR

DT/R

DEN

MAINSKI CIKLUS UPISIVANJA (PUNA) I OITAVANJA (ISPREKIDANA)

(ovo ne moramo znati!)
Svaki mainski ciklus traje 4 takt perioda. Ciklus instrukcije moe da traje 1 ili
vie mainskih ciklusa, to zavisi od instrukcije o kojoj se radi. Za svaku instrukciju
se moe odrediti koliko traje izvrenje te instrukcije poznajui broj mainskih ciklusa
i trajanje takt perioda.

f
CLK
=10MMHz , T
Ci
=4T
CLK
=400ns

28
Za ciklus upisivanja u memoriju, talasni oblici se razlikuju u tome to se
generie signal WR, a ne RD, to signal DEN due traje i to se ranije pojavljuje
podatak iz p (isprekidana linija na prethodnoj slici).

MINIMALNI I MAKSIMALNI NAIN RADA p 8086

MN/MX definie se nain rada: maksimalni ili minimalni

MINIMALNI NAIN RADA

Uglavnom se drimo ovog naina rada. U minimalnom nainu rada, p se koristi
pri realizovanju jednostavnih sistema, sistema koji koriste samo 1 p. U takvom
nainu rada p generie upravljake signale ALE, DEN, DT/R, M/IO i upravljake
signale RD, WR, INTA za upravljanje memorijom i U/I sklopovima,te signale koji se
koriste za rad sa DMA pristupom, tj. sa mogunou da p oslobodi magistralu i
prepusti je kontroleru: HOLD i HLDA. Sam p ima vrlo sline signale kao p 8085
(8-bitni procesor).

MAKSIMALNI NAIN RADA

Razlika u odnosu na minimalni nain rada je u nainu generisanja i vrstama
nekih upravljakih signala. Postoji 8 signala koji se koriste u ovom nainu rada, a ne
u minimalnom. p se u ovom nainu rada koristi u sloenijim sistemima, u kojima se
koriste i koprocesori. Najee se koriste koprocesori za upravljanje U/I jedinicama;
taj koprocesor se zove U/I koprocesor 8089 ili U/I kanal. Drugi je numeriki
koprocesor. Proizvodi se pod oznakom 8087 on realizuje numerike operacije sa
veom preciznou i veim brojem bita i veom brzinom.
Maksimalni nain rada omoguava povezivanje od 2 do 16 p (ili koprocesora).
U maksimalnom nainu rada generiu se upravljaki signali zajednike magistrale
Multibus Intelov bus za magistralu. Za generisanje signala na magistrali koristi se
posebno dodatno kolo, koje se zove kontroler magistrale pod oznakom 8288. Na
njega se dovode signali stanja S0, S1, S2 i takt signal i on generie potrebne
upravljake signale za Multibus magistralu. Zahvaljujui ovom kolu moe se
povezati 2 16 p ili koprocesora. Ovo kolo generie signale koji postoje u
minimalnom nainu rada ALE, DEN, DT/R na isti nain kao to ih generie i p u
minimalnom nainu rada, a generie i upravljake signale magistrale, ije su funkcije
date u sljedeoj tabeli. (dekoduje S0, S1, S2 i generie signale na magistrali)

S2 S1 S0 CIKLUS MIKROPROCESORA
MULTIBUS SIGNAL
(GENERIE GA 8288)
29
0 0 0 PRIHVATANJE PREKIDA

INTA
0 0 1 OITAVANJE IZ U/I SKLOPA

IORC
0 1 0 UPISIVANJE U U/I SKLOP

IOWC, AIOWC *
0 1 1 HALT ZAUSTAVLJANJE NE GENERIE SE
1 0 0 OITAVANJE INSTRUKCIJE

MRDC
1 0 1 OITAVANJE IZ MEMORIJE

MRDC
1 1 0 UPISIVANJE U MEMORIJU

MWTC, AMWTC *
1 1 1 PASIVAN NE GENERIE SE

* - prefiks A ukazuje da se ovi signali generiu ranije (due traju u odnosu na
standardne)
U maksimalnom nainu rada postoje jo 3 upravljaka signala za upravljanje
magistralom:
RQ/GT0, RQ/GT1, LOCK
Koriste se za komunikaciju i sinhronizaciju izmeu vie p ili koprocesora. Prva
2 signala su bidirekcioni (dvosmjerni) signali, koji se koriste za postavljanje zahtjeva
za oslobaanje magistrale i signalizaciju potvrde da je magistrala osloboena. Oni su
zamjena za signale HOLD i HLDA, koji se koriste u minimalnom nainu rada. Signal
LOCK se koristi za sinhronizaciju prilikom pristupa zajednikim resursima od strane
vie p. On treba da sprijei pojavu da dok 1 p ispituje da li je neki zajedniki resurs
slobodan da 2. preuzme njegovo korienje, to moe da dovede do toga da se odobri
pristup od strane vie p istovremeno zajednikom resursu ili da svi p ekaju
odobrenje pristupa. To je onemogueno sa LOCK signalom i instrukcijama sa
prefiksom LOCK.
Pristup zajednikoj magistrali realizuje se u 3 faze: zahtjev, odobrenje i
oslobaanje.
p koji zahtjeva pristup magistrali postavlja liniju RQ/GT0,1 na nizak nivo.Taj
signal se dovodi na p od koga se zahtjeva da oslobodi magistralu. Taj p, kada
oslobodi magistralu, na istoj liniji RQ/ GT0,1 generie impuls niskog nivoa ime
daje informacije da je oslobodio magistralu i svoje izlaze doveo u stanje visoke
impedanse. Tako je magistrala dodjeljena p koji ju je zahtjevao. p koji je oslobodio
magistralu odvaja svoju BIU jedinicu od magistrale, a izvrna jedinica EU nastavlja
izvravanje instrukcije iz reda instrukcija. Kad izvri sve instrukcije iz reda
instrukcija ili kad bude potreban pristup magistrali, taj p e zaustaviti dalje
izvravanje dok ne dobije ponovo magistralu na korienje. Kada p koji je dobio
magistralu na korienje zavri njeno korienje, on generie impuls niskog nivoa na
30
istoj liniji RQ/GT0,1 , signalizirajui tako da je oslobodio magistralu i da njeno
korienje moe da preuzme neki drugi p.
| RQ/GT0,1 ili 0 ili 1|
Korienjem RQ/GT0,1 mogue je da p radi u sprezi sa druga 2 p bez ikakvih
drugih dodatnih kola. Ako se koristi vei broj p onda je potrebno koristiti tzv.
arbitar magistrale. Kod ova 2 signala, linija RQ/GT0 ima vii prioritet u odnosu na
RQ/GT1 , dok obje imaju vii prioritet u odnosu na zahtjeve za prekid.
LOCK signal se koristi pri sinhronizaciji pristupa zajednikim resursima. Koristi
se kada viestruke pristupe zajednikoj magistrali treba uiniti nedjeljivim za vrijeme
izvravanja neke instrukcije. To se deava pri izvravanju neke instrukcije sa
prefiksom LOCK. Tada zahtjevi za pristup magistrali od strane drugih p nee biti
omogueni sve dok se ta instrukcija, koja ima dopisan prefiks LOCK, ne izvri. Da bi
se to ostvarilo p mora biti vezan na magistralu preko arbitar magistrale, koja se
realizuje pod oznakom 8289. Kod ovog naina rada obezbjeuje se nedjeljivo
oitavanje, izmjena i upisivanje bita ili podataka u memoriji, koji slui za
obezbjeenje sinhronizacije pristupa nekom zajednikom resursu. Takvi biti se
nazivaju semaforima, pa LOCK mehanizam obezbjeuje nedjeljivo ispitivanje i
promjenu semafora. Taj mehanizam semafora se koristi za sinhronizaciju pristupa
zajednikim resursima.
Ako je resurs (periferna jedinica) slobodan, bit je 0, a kad je zauzet bit je 1.
p ispituje / mijenja sadraj semafora i signalizira da je u pitanju ispitivanje i
promjena semafora.
Postoje jo 2 signala, koji pokazuju na stanje reda instrukcija (u maksimalnom
nainu rada). To su QS0 i QS1. Poznavanje stanja reda instrukcija je nekad
interesantno, jer omoguava nekom drugom p da prati izvrenje instrukcija, a to je
neophodno pri korienju koprocesora. Istovremeno se prate i signali na linijama SO,
S1 i S2. Kad se na ovim linijama pojavi kombinacija S0=0, S1=0, S2=1, to je
situacija kad se oitava instrukcija iz memorije i upisuje u red ekanja. Tada linije
QS0 i QS1 ukazuju na aktivnosti i stanja u vezi sa uzimanjem instrukcija iz reda
instrukcija.

QS1 QS0 TIP AKTIVNOSTI
0 0 AKTIVNOST NE POSTOJI
0 1
PRVI BYTE OPERACIONOG KODA SE UZIMA IZ REDA
INSTRUKCIJA
1 0 PRAZAN RED INSTRUKCIJA
1 1
UZIMA SE SLJEDEI BYTE INSTRUKCIJE IZ REDA
INSTRUKCIJA

Nakon operacije itanja iz reda taj status je vaei.

31
ZATIENI NAIN RADA (PROTECTED MODE)

Kod p od 80286 pa nadalje uveden je i tzv. zatieni nain rada. Nain rada p
8086, bio on minimalan ili maksimalan, naziva se realni nain rada (real mode).
Takav nain rada koriste svi ostali p iz ove serije 80X86.
Razlika izmeu realnog i zatienog naina rada je uglavnom u nainu
adresiranja i veleini adresnog prostora, kome se moe pristupiti. U realnom nainu
rada procesor moe maksimalno adresirati 1MB (koristi 20 adresnih bita), zatim
koristi se segmentni nain adresiranja, gdje su segmentne veliine 64 kB. Svi
programi napisani za procesor 8086 mogu se izvriti bez izmjene software-a i na svim
ostalim p, koji moraju tad da rade u realnom nainu rada. Tako je postignuta
software-ska kompatibilnost, to je jedna od prednosti Intelove familije p 8086.
Uvijek nakon reseta p startuje u realnom nainu rada, a kasnije se po potrebi moe
promijeniti nain rada i prei u zatieni (kod 80286 i kasnijih). U realnom se koriste
adresni biti A0A19, a A20A31 se ne koriste. Adresiranje se vri korienjem
segmentnih registara i ofseta (kao kod 8086). Prednost takvog adresiranja je
jednostavna mogunost relokacije podataka i programa u memoriji, promjenom
sadraja segmentnog registra, a takoe i to to se tako napisani programi za izvrenje
u realnom nainu rada mogu izvriti i u zatienom nainu rada.
Kod zatienog naina rada dozvoljen je pristup podacima i programima u
okviru cjelokupnog adresnog prostora p (nije ogranien na segmentne registre).
Tako je npr. kod 80286 16MB, jer je adresa 24 bita, kod 80386 64MB4GB, zavisno
od verzije procesora, kod 80486 adresni prostor je 4 GB, jer je adresa 32 bita. Za
80386 adresa je 2632 bita; i kod Pentiuma je 64 GB, a adresa je 32 bita.
Pristup veem adresnom prostoru zahtjeva promjenu naina adresiranja, pa se ne
koristi sadraj iz segmentnog registra + ofset, ve samo ofset. Umjesto adrese u
segmentnom registru se nalazi selektor, koji selektuje deskriptor iz tabele deskriptora.
Deskriptor definie gdje se nalazi memorijski segment, kolika je njegova veliina i
kakva su njegova prava pristupa tom segmentu. Deskriptor je veliine 8 byte-ova,
postoje 2 tabele deskriptora: lokalna i globalna. Lokalna tabela deskriptora odnosi se
na jednu jedinstvenu aplikaciju, a globalna tabela deskriptora sadri definiciju
segmenata koji se odnose na sve programe. Kod ovog naina adresiranja memorija se
organizuje po stanicama, a ne segmentima i koristi se princip virtuelne memorije.

PREKIDI

Struktura prekida je jedna od najvanijih osobina p. Posebno je znaajna kod
sistema koji rade u realnom vremenu. Kod 8086 rad sa prekidima je baziran na tzv.
tabeli vektora prekida, koja se nalazi u prvom KB-u adresnog memorijskog prostora,
adrese 00000H003FFH. Programi za obradu prekida mogu se nalaziti bilo gdje u
okviru 1 MB adresnog prostora. U tabeli vektora prekida su poetne adrese svih
programa za obradu prekida. Poto se kod ovog p stvarna adresa dobiva na osnovu
sadraja segmentnog registra CS i pokazivaa instrukcija IP (oba registra su po 16
32
bita), onda je i poetna adresa svakog programa za obradu prekida data sa 4 byte-a,
gdje su 2 byte-a sadraj CS registra, a 2 byte-a sadraj IP registra. Tabela ima adrese
za 256 razliitih programa za obradu prekida. Kod ovog p postoje 3 razliita izvora
prekida, pa se onda i prekidi mogu podijeliti u 3 razliite grupe:
1 hardware-ski (sklopovski) prekidi
2 software-ski (programski) prekidi
3 unaprijed definisani prekidi

Hardware-ske prekide izazivaju signali koji dolaze na ulaze za prekid INTR i
NMI. INTR je prekid opteg tipa, koji se moe maskirati pomou bita IF u registru
bita stanja. NMI je nemaskirajui ulaz zahtjeva za prekid (p ga uvijek prihvata, jer
se ne moe onemoguiti).
Software-ski prekidi se generiu izvravanjem odgovarajuih instrukcija. Postoje
instrukcije tipa INTn, koje izazivaju software-ske prekide, gdje je n tip prekida (od 0
do 255).
Unaprijed definisani prekidi se generiu pri pojavi greke u toku izvravanja
neke instrukcije. Jedan takav prekid je usljed greke u dijeljenju, odnosno pri
dijeljenju sa 0-om. Ako se pri dijeljenju sa 0-om dobije suvie velika vrijednost, koja
ne moe stati u registar, generie se prekid. Kada prihvati zahtjev za prekid, ovaj p
prvo smjeta na stek sadraj registra bita stanja, zatim sadraj CS registra i sadraj IP
registra (memorie se sadraj registra bita stanja i povratna adresa u programu, gdje
je prihvaen zahtjev za prekid).
Prvo se dekrementuje, pa se upisuje.
Takoe se onemoguava prihvatanje zahtjeva za prekid tipa INTR i korak po
korak, poslije toga vraa se sadraj IP, CS i FLAGS, to se moe predstaviti i u
obliku dijagrama (naredna slika).
Za utvrivanje same adrese programa za obradu prekida koriste se sadraji iz
tabele vektora prekida. U toj tabeli se nalaze tzv. vektori (pokazivai) prekida, pa se
ta tabele naziva tabela pokazivaa prekida. Sam vektor (pokaziva) prekida je
informacija od 4B, 2B je sadraj CS, a 2B sadraj IP registra i one definiu poetnu
adresu programa za obradu konkretnog zahtjeva za prekid.
Postoji 256 vektora (pokazivaa) prekida. Za adresiranje vektora prekida u tabeli
prekida koristi se 8-bitni podatak, koji se naziva tip prekida. On pokazuje adresu
jednog od 256 vektora prekida. Konkretnu poetnu adresu p dobiva tako to tip
prekida mnoi sa 4. p automatski oitava sadraj tog vektora prekida i upisuje u
registar CS i IP. Tako se realizuje skok na program za obradu prekida. Taj skok je
dugi skok, jer se moe adresirati bilo koja lokacija u cijelom memorijskom prostoru.
Postoji 256 tipova prekida. Prvih 5 su tzv. unaprijed definisani ili dodijeljeni. To su
od 0 do 4; od 5 do 31 su prekidi rezervisani od strane INTEL-a za kasnije potrebe i
koriene su kod sljedeih p ove generacije i od 32 do 255 su prekidi koji stoje na
raspolaganju korisniku, tzv. raspoloivi prekidi.

33

1.

2.

PRELAZAK NA
OBRADU 3.
PREKIDA (16)

4.

5.

REALIZOVANJE SKOKA
NA PROGRAM ZA 6.
OBRADU PREKIDA

SMJETANJE SADRAJA
REGISTRA P NA STEK
OBRADA PREKIDA 7.
VRAANJE SADRAJA
IRET REGISTARA P SA STEKA

8.

9. POVRATAK IZ
OBRADE PREKIDA
(810)

10.

START
DEKREMENTOVANJE SP ZA 2
I SMJETANJE FLAGS NA STEK
ONEMOGUAVANJE PRIHVATANJA
ZAHTJEVA ZA INTR PREKID (IF=0)
ONEMOGUAVANJE PRIHVATANJA
ZAHTJEVA ZA PREKID TIPA
KORAK PO KORAK (TF=0)
I SMJETANJE SADRAJA CS NA STEK
I SMJETANJE IP NA STEK
DALEKI SKOK NA ODGOVARAJUI
PROGRAM ZA OBRADU PREKIDA
PROGRAM ZA OBRADU PREKIDA
INKREMENTOVANJE SP ZA 2 I UPISIVANJE
(VRAANJE) SADRAJA IP SA STEKA
(VRAANJE) SADRAJA CS SA STEKA
(VRAANJE) SADRAJA FLAGS SA STEKA
STOP

34
TABELA VEKTORA PREKIDA

3FFH

PREKIDI
KOJI STOJE NA
RASPOLAGANJU
KORISNIKU

084H

080H

07FH

PREKIDI
REZERVISANI
OD INTEL-A
ZA KASNIJE
POTREBE

014H

010H

UNAPRIJED
DEFINISANI 00CH
(DODIJELJENI)
PREKIDI
008H

004H

000H

15 0
TIP 255
(RASPOLOIV)
TIP 254
(RASPOLOIV)

TIP 32
(RASPOLOIV)
TIP 31
(REZERVISAN)

TIP 6
(REZERVISAN)
TIP 5
(REZERVISAN)
TIP 4
PREKORAENJE
TIP 3
TAKA PREKIDA
TIP 2
NEMASKIRAJUI PREKID
TIP 1
KORAK PO KORAK
TIP 0
GREKA PRI DIJELJENJU
CS
IP

Svaki vektor prekida se sastoji od 4 byte-a.

0.

1. VEKTOR PREKIDA
2. (4 BYTE-A)

3.

7 0
IPL
IPH
CSL
CSH

35
Greka pri dijeljenju TIP0
(ili dijeljenje sa 0-om)
Generie se ako se dijeli sa 0-om. Pri izvravanju instrukcija sa dijeljenjem, DIV
i IDIV, pojavi se suvie veliki rezultat, koji prevazilazi sadraj registra, pa se
automatski generie prekid TIP-a 0 i p prelazi u podprogram za obradu tog prekida.
Prekid tipa korak po korak TIP1
Koristi se pri razvoju sistema (software-a i hardware-a) za pronalaenje i
ispravljanje greaka. Kad se generie ovaj prekid, procesor prelazi u podprogram za
obradu tog prekida, u okviru koga se najee nalazi program za pokazivanje sadraja
memorijskih lokacija i registara i tako se moe pratiti izvravanje programa i rezultati
nakon izvravanja svake instrukcije. To omoguava da se otkrije greka u programu
ili sistemu i da se ispravi. U ovakav nain rada p odlazi u jednoj instrukciji, nakon
postavljanja bita TF u registru bita stanja. Postavljanjem tog bita, p prelazi u tzv.
nain rada korak po korak, a to znai da se nakon izvravanja svake instrukcije
generie ovakav prekid. Ne postoji instrukcija za postavljanje bita TF, pa se
postavljanje i brisanje tog bita realizuje tako to se 1. sadraj registra bita stanja upie
na stek, zatim se promjeni TF na eljenu vrijednost i vrati sa steka u registar bita
stanja. Kad se izvri prelazak u podprogram za obradu ovog prekida, bit TF se
automatski resetuje, tako da je rad korak po korak onemoguen u programu za obradu
ovog prekida. Koristi se pri dibagovanju i pri otkrivanju greaka u programu i cijelom
sistemu.
Nemaskirajui prekid TIP 2
Generie se dovoenjem signala i prelaskom sa niskog na visok nivo na ulazu
NMI. Najee se koristi za detektovanje nekih katastrofalnih greaka (i njihovu
signalizaciju) u sistemu, npr. nestanak napajanja.
Prekid tipa taka prekida TIP 3
To je software-ski prekid, generie se pri izvravanju instrukcija za software-ski
prekid INT3. Koristi se takoe pri dibagovanju (odn. otkrivanju i otklanjanju greaka
i neispravnosti u radu sistema). INT3 se postavlja u program na ono mjesto gdje je
potrebno provjeriti funkcionisanje sistema odn. dotadanje rezultate.
Prekoraenje TIP 4
Koristi se da se omogui otkrivanje prekoraenja pri izvravanju aritmetikih
operacija. U praksi se i za instrukciju koja obavlja aritmetiku operaciju i gdje moe
da doe do prekoraenja postavlja instrukcija INTO. U sluaju da doe do
prekoraenja u izvrenju aritmetikih operacija, onda e pri izvravanju ove
instrukcije biti generisan ovaj prekid; u programu za obradu tog prekida obino se
signalizira da je dolo do greke prekoraenja. Ako ne doe do prekoraenja, onda
izvravanje instrukcije INTO slui samo da se signalizira da je dolo do prekoraenja.

SOFTWARE- SKI PREKIDI

Mogu biti bilo kojeg tipa (TIP0 TIP255). Moe se generisati izvrenjem
instrukcije INTn, n tip prekida. Npr. INTC generisae se TIP0 greka pri
36
dijeljenju, itd. (p odlazi u program za obradu tog prekida). Ovako se najee
generiu tipovi prekida, koji su raspoloivi korisniku.

HARDWARE-SKI PREKIDI

Mogu biti bilo kojeg tipa (TIP0 TIP255). Realizovae se kad se na ulaz INTR
dovede visok nivo. Koji tip prekida e se realizovati zavisi od toga kakav e podatak
obezbjediti sklop koji je izazvao prekid. Sklop koji je obezbjedio prekid mora da
obezbjedi 8-bitni podatak, koji predstavlja tip prekida u tabeli vektora prekida.
Njegovim mnoenjem sa 4 dobija se adresa gdje su smjeteni podaci o poetnoj
adresi programa za obradu tog prekida. Kad p prihvati ovaj zahtjev za prekid, on
generie signal INTA , kao potvrdu da je zahtjev prihvaen. Taj signal se vodi na
sklop koji je izazvao prekid i omoguava oitavanje tipa prekida iz tog sklopa.
Oitani podatak tj. tip prekida pojavljuje se na magistrali na linijama AD0 AD7 i
uitava se u procesor kao informacija o tipu kokretnog prekida. Ovi prekidi se mogu
maskirati pomou bita IF, oni su maskirani nakon resetovanja p i nakon prihvatanja
ovakvog zahtjeva za prekid, automatski se omoguavaju po izlasku iz programa za
obradu tog prekida. Postoje instrukcije za programsko postavljanje i brisanje bita IF.
To su STI i CLI (1. je za postavljanje, a 2. je za brisanje, tj. onemoguenje prekida).
STI IF=1 IF=1 jedan program moe da prekine drugi program
CLI IF=0 IF=0 ne smije doi do prekida
Izmeu svih tih prekida postoje prioriteti. Prioriteti prekida su dati tabelom.

PREKIDI PRIORITET
GREKA DIJELJENJA, INTn, INTO NAJVII
NMI
INTR
KORAK PO KORAK NAJNII

INSTRUKCIJE p 8086

Mogu se posmatrati na 2 nivoa: na asemblerskom i mainskom. Na
asemblerskom nivou postoji oko 100 instrukcija. Poto se pri prevoenju neke od tih
instrukcija mogu prevesti u razliite mainske kodove, onda na mainskom nivou
ovaj p ima oko 300 instrukcija. Prema funkciji i namjeni skup instrukcija ovog p
se moe podijeliti u 6 grupa (to je uradio INTEL):
1 instrukcije za prenos podataka
2 aritmetike instrukcije
3 instrukcije za manipulisanje bitima ili logike instrukcije
4 instrukcije za rad sa nizovima podataka
5 instrukcije za prenos upravljanja u programu
6 instrukcije za upravljanje p
37
INSTRUKCIJE ZA PRENOS PODATAKA

Koriste se za prenos podataka veliine byte-a ili rijei izmeu memorijskih
lokacija registara i izmeu akumulatora i U/I sklopova. U tu grupu spadaju i
instrukcije za manipulisanje stekom, instrukcije za prenos sadraja registra bita stanja
i instrukcije za upisivanje u segmentni registar. Postoji 14 instrukcija za prenos
podataka, obino se dijele u 4 grupe:
1 instrukcije za prenos podataka opte namjene: MOV, PUSH, POP, XCHG,
XLAT
2 ulazno - izlazne instukcije: IN, OUT
3 instrukcije za prenos adresa: LEA, LDS, LES
4 instrukcije za prenose bita stanja: LAHF, SAHF, PUSHF, POPF

ARITMETIKE INSTRUKCIJE

Realizuju aritmetike operacije: sabiranje, oduzimanje, mnoenje i dijeljenje.
Mogu se realizovati na 4 vrste podataka:
1 neoznaeni binarni
2 oznaeni binarni (sa predznakom)
3 neoznaeni pakovani decimalni
4 neoznaeni nepakovani decimalni podaci
Ove instrukcije utiu na bite stanja. Dijele se u 4 grupe, u zavisnosti od
aritmetike operacije koju realizuju:
1 instrukcije za sabiranje: ADD, ADC, INC, AAA, DAA
2 instrukcije za oduzimanje: SUB, SBB, DEC, NEG, CMP, AAS, DAS
3 instrukcije za mnoenje: MUL, IMUL, AAM
4 instrukcije za dijeljenje: DIV, IDIV, AAD, CBW, CWD

INSTRUKCIJE ZA MANIPULISANJE BITIMA ILI LOGIKE INSTRUKCIJE

Postoje 3 tipa takvih instrukcija, koje manipuliu bitovima u byte-ovima ili
rijeima:
1 logike instrukcije: NOT, AND, OR, XOR, TEST
2 instrukcije za pomjeranje: SHL/SAL, SHR/SAR
3 instrukcije za rotiranje: ROL, ROR, RCL, RCR

INSTRUKCIJE ZA RAD SA NIZOVIMA PODATAKA

Postoje ovakve instrukcije, koje omoguavaju rad sa nizovima byte-ova ili rijei.
Mogue je da niz ima maksimalno 64 kB. Postoje instrukcije za prenose, poreenje i
skaliranje na odreenu vrijednost, a postoji mogunost hardware-skog ponavljanja
instrukcija, korienjem instrukcija prefiks-tipa REP (repeat). U ovakve instrukcije
spadaju: REP, REPE/REPZ, REPNE/REPNZ, MOVS, MOVSB/MOVSW, CMPS,
SCAS, LODS, STOS.
38
INSTRUKCIJE ZA PRENOS UPRAVLJANJA U PROGRAMU

Postoje 4 tipa moguih instrukcija:
1 instrukcije za bezuslovni prenos
2 instrukcije za uslovni prenos
3 instrukcije za upravljanje iteracijama
4 instrukcije koje se odnose na rad sa prekidima

Bezuslovni prenosi to su bezuslovni skokovi, mogu biti infrasegmentni ili
NEAR ili mogu biti izmeu segmenata intersegmentni FAR. Realizuju se
bezuslovno. Tu spadaju instrukcije: JMP, CALL, RET

Uslovni prenosi to su instrukcije za realizaciju skokova u zavisnosti od stanja
bita u registru bita stanja. Svi skokovi su kratki, adresa je 8-bitni oznaeni podatak,
adresiranje je relativno u odnosu na stanje pokazivaa instrukcija.
SHORT kratki skok (-128 +127 byte-ova)
u odnosu na 1. byte sljedee instrukcije
Neke instrukcije su: JA/JNBE, JAE/JNBE, JB/JNAE,...,JNS, JO, JP/JPE, JS

Instrukcije za upravljanje iteracijama slue za regulisanje ponavljanja software-
skih petlji. Registar CX slui kao broja ponavljanja petlji. Kao i kod uslovnih
skokova ove instrukcije se prenose u okviru 128 +127 byte-ova; to su SHORT
prenosi. Instrukcije su: LOOP, LOOPE/LOOPZ, LOOPNE/LOOPNZ, JCXZ

Instrukcije za rad sa prekidima omoguavaju da se programi za obradu prekida
aktiviraju software-ski od strane programa. Instrukcije su: INTn, INTO, IRET.

INSTRUKCIJE ZA UPRAVLJANJE p

One omoguavaju da se programski upravlja razliitim funkcijama p. Postoje 3
tipa instrukcija:
1 instrukcije koje operiu bitima stanja: STC, CLC, CMC, STD, CLD, STI,
CLI.
2 instrukcije za vanjsku sihronizaciju (za sinhronizaciju p sa drugim
sklopovima): HLT, WAIT, ESC, LOCK
3 instrukcija koja ne dovodi ni do kakve operacije, zove se NOP (NO
OPERATION) (nema operacije, samo da proe vrijeme).

39
MIKROPROCESORSKI SISTEM SA p 8086

SKLOP ZA NAPAJANJE

Treba da obezbjedi potrebne napone za napajanje svih elektrinih kola u p
sistemu sa dovodnim strujama. Sam p se napaja sa naponom +5V5% ili +5V10%.
To napajanje treba da obezbjedi i odreenu stabilnost napona napajanja. Ako se i
ostala kola napajaju sa 5V, potrebno je odrediti ovaj napon 5V sa odreenom
stabilnou i snagom u sistemu. Napajanje se vri iz naizmjeninog izvora
220V/50Hz; da bi dobili 5V treba smanjiti 220V, pa onda izvriti ispravljanje.
Jedan sklop za napajanje izgleda kao na slici.

OS P Tr Vc=+5V
MASA

ISPRA-
VLJA
NAPONSKI
REGULATOR
220V/50Hz
Integrisani regulatori se koriste za jednostavne sisteme malih snaga. Npr. 78XX;
regulator 7805 (za dobijanje napona od 5V). Ovo je najjednostavnije i najjeftinije
rjeenje (za struje do 2A maksimalno). Za vee struje koriste se diskretne realizacije
regulatora.
Sklop za napajanje za jednostavniji sistem koji koristi regulator je na slici.

OSIGURA
OS P Tr

ZA ISPRAVLJANJE ZA REGULACIJU I FILTRIRANJE
+Vcc=+5V
220V/50Hz
4700F 2,7F
2,7F 15F
10nF
1 3
2
7805

(ovo je za struje do 2A)
Za ove izvore za napajanje postoji posebna oblast.
Pored napona, struje i stabilnosti, ovi izvori imaju i osobinu efikasnosti. To je
karakteristika koja pokazuje koliku snagu daje izvor u odnosu na ovu sangu koju
uzima iz mree. Kod ovih linearnih izvora napajanja efikasnost je mala i iznosi 40%.
Znatno efikasniji su impulsni izvori napajanja, koji mogu imati efikasnost i do 90%,
40
ali su impulsni dosta sloeniji i zahtjevaju vie sklopova i unose smetnje. Linearni
izvori su jednostavniji i manje efikasni.

GENERATOR TAKT-SIGNALA

p 8086 ne posjeduje generator takt-signala, ne postoji oscilator na integrisanom
kolu, ve se koristi posebno (vanjsko) integrisano kolo, koje uz generisanje takt-
signala generie i signal za resetovanje p i za odreenu sinhronizaciju u sistemu.To
integrisano kolo proizvodi se pod oznakom 8284A i naziva se generator takt-signala i
driver. U sastavu integrisanog kola je i oscilator, tako da se takt-signal moe
generisati spajanjem kristala kvarca na ulaze oscilatora. Takoe se moe na ulaz tog
generatora dovoditi neki vanjski impulsni signal sa drugog generatora (ne mora se
koristiti kristal kvarca). Ovaj generator daje takt-signal za p, ija je frekvencija 3
puta manja od frekvencije (rezonantne) kristala kvarca ili vanjskog signala, koji se
dovodi. Takoe generie jo 2 periodina impulsna signala. Jedan sa frekvencijom
koja je 2 puta manja od rezonantne frekvencije kvarca ili frekvencije signala
dovedenog spolja. Trei signal je iste frekvencije kao to je frekvencija kristala
kvarca ili spolja dovedenog signala.
Osnovni signali kod kola za generisanje takt-signala:

X1 CLK

X2 PCLK
8284A
EF1
OSC
F/C

RES RESET

X1, X2 ulazni prikljuci na koje se spaja kristal kvarca, ako se kristal kvarca
koristi za generisanje
EF1 ulazni signal na koji se dovodi vanjski impulsni signal , ako se ne koristi
kristal kvarca za generisanje signala
F/C ulazni upravljaki signal pomou koga se definie da li se za generisanje
koristi kristal ili vanjski signal. Ako se koristi vanjski signal onda je F=1, a ako se F
postavi na 0 kristal kvarca se koristi za generisanje takt-signala (C kristal)
CLK izlaz; takt-signal za p i 3 puta je nie frekvencije od frekvencije kristala
kvarca ili od signala na ulazu EF1
PCLK izlaz generisanog signala, ija je frekvencija dvostruko manja od
frekvencije kristala kvarca ili ulaznog signala. esto se dovodi na periferne ureaje,
pa se onda naziva takt-signal za periferije (P periferija)
OSC generie se prostoperiodini signal iste frekvencije kao to je frekvencija
kristala kvarca ili frekvencija signala na ulazu EF1. Ovo kolo daje 3 razliita
41
prostoperiodina signala. PCLK za periferije, OSC bilo gdje. Ovo kolo se koristi za
generisanje signala za resetovanje p, pa postoje 2 prikljuka vezana za to.
RES ulazni signal; dovoenje niskog nivoa na ovaj ulaz izaziva generisanje
visokog nivoa na izlazu RESET, koji se vodi na RESET ulaz p i vri resetovanje p
RESET izlazni signal, koji se direktno vodi na ulaz za reset p i koristi se za
resetovanje p

Pored ovih signala postoje jo signali vezani za sinhronizaciju, adresiranje i
selekciju i koji se koriste u primjenama u sistemima sa vie p. Jedan od signala je
READY; to je izlazni signal, direktno se vodi na ulaz p i on kae da je periferija
spremna za prenos. Korienje ovog kola za generisanje signala i povezivanje sa p
je dato na slici.

8284A 8086

READY
X 22pF CLK
22pF RESET

+Vcc

R
+Vcc

D C=3,3 F

KOLO ZA AUTOMATSKO STARTOVANJE
(ZA STARTOVANJE NAKON UKLJUENJA)
X1
X2
READY
CLK
RESET
RDY1 PCLK
RDY2 OSC
AEN1
AEN2
EF1
CSYNC
ASYNC
F/C RES

F/C je na +Vcc, a na EF1 je napon vanjskog oscilatora, ako nema kristala kvarca.

SKLOP ZA STARTOVANJE

Funkcija mu je da obezbjedi signale da p startuje sa izvravanjem programa od
poetka, od prve adrese programa FFFFCH. Postoje u praksi 2 situacije kada p
treba da pone izvravanje programa od poetka:
1 stratovanje pri prikljuivanju napajanja
2 startovanje u toku rada ili tzv. ponovni start

42
Startovanje pri ukljuivanju

Prilikom ukljuivanja napajanja, da bi p poeo izvravati program od poetne
lokacije, treba izvriti resetovanje p, tj. generisati signal visokog nivoa na ulazu
RESET p, koji treba da traje vie od 10 ms nakon to se uspostavi napon napajanja.
Tada e se p ispravno resetovati, programski broja e mu se postaviti na vrijednosti
koje e dati poetnu adresu (CS na sve 1-ce, IP na sve 0-e), resetuje se i bit IE i
HLDA. Za generisanje ovog signala koristi se isto kolo koje se koristi za generisanje
takt-signala i u principu to izgleda kao na slici.

+Vcc=+5V Vcc

+Vcc +Vcc 5V
4,75V
D R 8284A ILI 8086
U1
t
t
ri

I RES
+ U1 Vcc
T
_ C V
TH

t
t
1

RESET

>4 T
CLK
>4 T
CLK

t
ri
VRIJEME USPOSTAVLJANJA NAPONA NAPAJANJA t
V
TH
- VISOKI PRAG MITOVOG TRIGERA t
2
t
2
> 10 ms (uslov)
t
2
=10 ms
RESET
RES
RESET

t
1
_
t
ri
= t
2
> 10ms

( )
|
|
|
|
.
|
\
|
t
=
t
e 1
cc
V t u
1

C R t = - vremenska konstanta
( )
TH 1 1
V t t u = =
ri 2
TH
1
t t
V
cc
V
cc
V
ln RC t + >
=

TH
'
2 ri
V
cc
V
cc
V
ln
t t
RC
+
> ; R=n10kO

43
R=10kO ; R=n10kO
C=3,3F ; C=nF
R i C obezbjeuju vremensko kanjenje. Kad se C prazni i vri resetovanje,
zadatak D je da se brzo isprazni C, da se ne uniti ulaz RES.

Ponovno startovanje RESET

U toku rada sistema potrebno je povremeno resetovati p i ponovno ga
startovati. Obino je to kad doe do greke u radu sistema, a moe se i projektovati
sistem tako da startuje nakon odreenog vremena. Jedan od osnovnih mehanizama za
startovanje je timer broja, on resetuje p ako doe do greke u programu (watch
dog timer).Druga mogunost je runo resetovanje ili ponovno startovanje. Da bi se
p ponovo startovao potrebno je na ulaz RESET dovesti signal visokog nivoa, koji e
trajati najmanje 4 takt-perioda. Kod runog ponovnog startovanja najjednostavnije je
koristiti 1 taster T vezan paralelno sa kondenzatorom (kao na prethodnoj slici). Kad
se on stisne C se brzo isprazni, kad pustimo taster C se puni (ponovo)(kao pri
ukljuenju napajanja).
Ako se radi automatski onda se mora dodati 1 dodatna logika. Druga varijanta je
da se postavi ILI kolo (a ne I). Nakon resetovanja se obino u programu vri
inicijalizacija (kad se program pone vriti od poetka). Upisuju se poetne
vrijednosti u segmentne registre, pokaziva steka; programiraju se pojedine periferne
jedinice i realizuje se sve potrebno da se sistem dovede u potrebno poetno stanje,
potrebno za njegov kasniji ispravni rad u skladu sa ranijim zahtjevom.

ZAJEDNIKA MAGISTRALA

Svi sklopovi su spojeni na zajedniku magistralu. Preko zajednike magistrale
prenose se signali koje generie p i koji dolaze na p, pa govorimo o ulaznim i
izlaznim signalima, a svi ti signali se prenose preko zajednike magistrale. U
zavisnosti od konkretne primjene, neki od tih signala moe da se ne koristi. U tom
smislu je prvo potrebno razmatrati koji signali se koriste, a koji ne, ta uraditi sa
onima koji se ne koriste, a oni koji se koriste na koje druge sklopove se koriste. ta je
potrebno definisati u tom smislu?

Ulazni signali (sa strane p)

Ako se ne koriste neki od ulaznih signala, oni se moraju definisati tako da ne
utiu na funkcionisanje p. Ako se koriste, onda se mora voditi rauna o tom da se
dovode tano definisani logiki nivoi u skladu sa funkcijom odgovarajueg ulaznog
signala.
to se tie izlaznih signala, ako se neki od njih ne koriste, onda u zavisnosti od
tipa izlaza mogu da ostanu odspojeni ili se pomou otpornika mora definisati stanje
44
na njima. Kod standardnog izlaza, ako se ne koriste, treba da ostanu odspojeni. Ako
se radi o trostatikim izlazima onda se oni moraju preko otpornika otpornosti n10kO
vezati na + ili pol izvora za napajanje.
+V
DD

R

Za izlazne signale, koji se koriste u sistemu, mora se voditi rauna o tom na
koliko drugih kola se povezuju. Potrebno je voditi rauna o tzv. faktoru optereenja.
Izlaz p 8086 ima mogunost pobuivanja 1 standardnog TTL kola. Izlazna struja je,
za nizak logiki nivo, 2 mA, a za visok logiki nivo 400 A. Ako se prikljuuju
LPSTTL (otkijeva kola male snage), MOS, CMOS, onda 1 izlaz p moe da
pobuuje 5-8 kola (paralelno vezanih). Ako se radi o sloenijem sistemu, u kom je na
1 liniju povezano vie od 5-8 ovakvih kola ili vie od 1 standardnog TTL kola, mora
se pojaati signal u toj liniji, tj. vri se tzv. baferovanje.

1) UPRAVLJAKA MAGISTRALA

Postoje ulazni i izlazni upravljaki signali.

Ulazni upravljaki signali

Kod njih je bitno to ako se neki od ulaza ne koristi uvijek se mora definisati
stanje na ulazu, a tako da ne utie na rad p.
READY ako se ne koristi treba ga vezati na visoki nivo, spojiti ga na +V
CC

INTR treba ga vezati na masu (- V
SS
), jer tada nema zahtjeva za prekid
TEST treba biti spojen takoe na masu (na nizak nivo)(izvravanje ide dalje)
NMI treba se vezati na masu (ne postoji takav zahtjev)
MN/MX definie se u skladu sa radom p (minimalni ili maksimalni nain
rada)(spojen na 0 ili na 1)
HOLD na masu

Izlazni upravljaki signali

Vano je da li se koriste i ako se koriste, potrebno je baferovati, a ako se ne
koriste:
ALE uvijek se koristi da se upie adresa u vanjski adresni registar i sl. Ako se
vodi samo na 1 registar, ne treba ga baferovati, a ako se vodi na vie registara treba
ga baferovati. To se radi korienjem standardnih TTL kola.

To je neophodno uraditi zbog toga to je u stanju visoke
impedanse na tom izlazu p potrebno definisati nivo
signala na odgovarajuoj liniji magistrale, jer se ta linija
dovodi na ulaze drugih kola u sistemu. Na taj nain se
definiu stanja na ulazima tih kola. Ako se radi o CMOS
ulaznim kolima, onda se to obavezno radi.
45

ALE

ALE ALE ALE
ALE

1/4 7408 2/6 7404

MOGUNOST DA SE OVDJE SPOJI 58 PARALELNO VEZANIH KOLA
(TO JE BAFEROVANJE)

RD to je signal sa trostatikim izlazom i on seuvijek koristi, jer je potrebno bar
oitavati program. Ako se radi o jednostavnom sistemu, taj izlaz potrebno je spojiti
na + izvor za napajanje preko otpornika od 10 kO.

+V
CC

TROSTATIKI IZLAZ

R=10kO

RD RD (PREMA DRUGIM KOLIMA)
p ZAJEDNIKA MAGISTRALA

RD je uglavnom na +, zbog ulaznih struja kola, na koje ovo gore spajamo. Ako
se radi o sloenom sistemu, gdje se RD vodi na vie ulaza drugih kola, onda se taj
signal mora baferovati. Ako se u sistemu ne koristi HOLD nain rada, (magistrala ne
treba da ide u stanje visoke impedanse), onda je:

HOLD
+V
CC

RD RD

1/4 7408

Ako se koristi HOLD nain rada, u optem sluaju mora se omoguiti da RD
zajednike magistrale moe otii u stanje visoke impedanse. Zbog toga se onda za
baferovanje mora koristiti 3-statiko kolo. To se moe ovako realizovati:

+V
CC

R=10kO

1/4 74126
RD RD


HLDA
1/6 7404

46
Ako se koristi HOLD nain rada, HLDA je na visokom nivou, pa imamo 0, ona
onemoguava gornje kolo, tj. imamo stanje visoke impedanse.

WR izlaz (3statiki), uglavnom se koristi; i za njega priblino vrijedi sve kao
i za RD
M/IO takoe je 3statiki izlaz, uglavnom se koristi u sistemu, za njega vrijedi
slino kao i za RD i WR. Ne koristi se tamo gdje ima U/I sklop.
HLDA to je izlaz standardnog tipa, uvijek je ili 1 ili 0. Ako se ne koristi
odspojen je, a ako se koristi moe se baferovati na osnovu istih principa kao ALE.
INTA takoe standardni izlaz i ako se ne koristi ostavlja se odspojen, a ako se
koristi nekad ga treba baferovati kao za ALE i HLDA
DT/R signal sa 3-statikim izlazom, ima priblian timing kao i M/IO i slino
kao i on se definie
DEN 3-statiki izlaz, s njim se slino postupa kao kod DT/R i M/IO

2) ADRESNA MAGISTRALA

Adresa kod ovog p je 20 bita i oni se prenose preko signala p:
AD0AD15
A16/S3A19/S6
BHE/S7
Svi ovi signali moraju da se prenose preko adresne magistrale, oni su pojavljuju u 1.
ciklusu svakog mainskog ciklusa, moraju se memorisati u vanjskom memorijskom
registru i voditi se na adresnu magistralu. Svi ovi ulazi su 3-statiki. Za upisivanje u
vanjski adresni registar koristi se ALE signal. Za memorijske adrese moe se koristiti
bilo koji paralelni stacionarni registar sa paralelnim ulazima i izlazima i oni se mogu
koristiti kao pojedinani D-flip-flopovi. Ako bi se koristili pojedinani D-flip-flopovi,
onda bi se moglo koristiti integrisano kolo 74273, koga ini 8 D-flip-flopova i onda
bi bila potrebna 3 ovakva registra za memorisanje ostalih bita.

47
8086 74273

BHE/S7 BHE
A19
A18
A17/S4 A17
A16/S3 A16

AD15 A15
A14
A13 ADRESNA
A12 MAGISTRALA
A11
A10
AD9 A9
AD8 A8

AD7 18 17 A7
AD6 17 16 A6
14 15 A5
13 12 A4
8 9 A3
7 6 A2
4 5 A1
AD0 3 2 A0

ALE
1/6 7404

INTEL

D7 Q7

D1 Q1
D0 Q0
C R

D7 Q7

D1 Q1
D0 Q0
C R

D7 Q7

D1 Q1
D0 Q0
C R

kolo 8282 8-bitni registar i bafer, sadri 8 D-flip-flopova, koji imaju 3-statike
izlaze i koji se opisuju sinhrono sa 1 ulaznim signalom. Povezuje se slino ovim
kolima na slici, a omoguava dovoenje adresne magistrale u stanje visoke
impedanse, kad se p nalazi u HOLD stanju.

48
+V
CC
+V
CC

CPU 8086 21xR 21xR
21x10kO 21x10kO

BHE/S7 BHE
A19
A18
A17/S4 A17
A16/S3 A16

AD15 A15

ADRESNA
MAGISTRALA

AD8 A8

DI - INPUT
DO-OUTPUT

AD7 8 12 A7
7 13
6 14
5 15
4 16
3 17
2 18
AD0 1 19 A0

11 9
ALE
ADRESNA MAGISTRALA
HLDA JE JEDNOSJERNA
SLIKA

DI7 DO7

8282

DI1 DO1
DI0 DO0
STB OE

DI7 DO7

8282

DI1 DO1
DI0 DO0
STB OE

DI7 DO7

8282

DI1 DO1
DI0 DO0
STB OE

Ova kola 8282 ujedno vre baferovanje i povezivanje vie kola na adresnu
magistralu. Svaki od ovih registara u sebi ima jedan D-flip-flop.

DI
i
DO
i

STB

OE
D Q

CC

CL

3) MAGISTRALA PODATAKA

p operie sa 16-bitnim podacima i oni se prenose; magistrala podataka je od 16
bita. Podaci se prenose linijama AD0 AD15. Ovi prikljuci magistrale (a i linije)
dvosmjerni su. AD0 AD15 imaju 3-statike izlaze. to se tie magistrale podataka
49
mora se voditi rauna koliko se drugih sklopova vezuje paralelno na magistralu, jer je
nekada potrebno izvriti baferovanje tih signala. Ako se radi o jednostavnim
sistemima kod kojih je na magistrali vezano 58 LPTTL, MOS ili CMOS kola, onda
nije potrebno baferovati linije magistrale. U takvom sluaju signali AD0 AD15
direktno se veu na magistrali podataka.
LP low power LPS low power shotky

+V
CC

16xR
8086 16x10kO

AD15 D15
AD14 D14
AD13 D13
AD12 D12
D11
D10
D9 MAGISTRALA
D8 PODATAKA
D7
D6
D5
D4
D3
AD2 D2
AD1 D1
AD0 D0

R se vezuju na +, jer se smanjuje struja iz izvora napajanja kad su izlazi u stanju
logike 1-ce, a smnjuje se faktor optereenja u odnosu kad su R na masi. Dodavanje
R negativno utie na rad p i itavog sistema, naime smanjuje se faktor optereenja.
Postojanje tih otpornika smanjuje struje punjenja i pranjenja parazitnih
kapacitivnosti na linijama magistrale podataka i to smanjenje je vee to je vrijednost
otpornika manja. S druge strane, poveavanje R poveava parazitne kapacitivnosti na
linijama magistrale. I jedno i drugo poveava kanjenje na magistrali, tj. smanjuje
brzinu rada p i sistema na magistrali. Zbog toga se mora odrediti kompromisna
vrijednost R, koja zavisi od ukupnog broja paralelno vezanih sklopova na liniji
magistrale podataka i od potrebne brzine rada p, odnosno takt-frekvencije kojom se
pobuuje p. Zavisno od tih uslova praktine vrijednosti otpornika R se kreu od 5
25 kO. Najee se u praksi uzima 10kO, a ako se desi da sa tim otpornostima sistem
neispravno funkcionie, problem se eliminie baferovanjem linija magistrale
podataka. Za sloenije sisteme linije magistrale podataka se moraju baferovati da bi
se obezbjedila dovoljna snaga za pobuivanje svih prikljuenih kola. Za baferovanje
magistrale se koriste kola koja se zovu drajver/bafer. Ova kola moraju biti
dvosmjerna, imaju prikljuke za odreivanje smjera prenosa, kojima se upravlja od
strane p. Oni imaju 3-statike izlaze da bi se linije magistrale podataka dovele u
stanje visoke impedanse. Iako se u principu mogu koristiti bilo koji tipovi
drajver/bafera, u praksi se najee koriste takva kola koja su prilagoena za primjene
u p sistemima iz odreene p familije. U familiji INTEL-ovih p, jedno takvo kolo
je 8286. To je 8-bitni bafer/drajver sa 3-statikim izlazima. Potrebna su 2 takva kola
za baferovanje magistale podataka. To kolo ima prikljuke za odreivanje smjera
50
prenosa i prikljuke za dovoenje izlaza u stanje visoke impedanse.
(bafer/drajverdrajver/bafer)

+V
CC
+V
CC

16xR 16xR
8086 16x10kO 16x10kO

AD15 D15
AD14 D14

MAGISTRALA
PODATAKA

8 12
7 13
6 14
5 15
4 16
3 17
2 18
AD1 1 19 D1
AD0 +V
CC
11 9 D0

R
DT/R

HLDA
+V
CC

R
DEN
SLIKA
A7 B7
A6 B6

8286

A1 B1
A0 B0
T OE
A7 B7
A6 B6

8286

A1 B1
A0 B0
T OE

T smjer prenosa
T=1 AB
T=0 AB
OE omoguenje izlaza
OE=0 izlaz omoguen
OE=1 izlaz u stanu visoke impedanse
Na izlazu svakog kola 8286 na prikljucima su:

A
i
B
i

i=0,1,..,7

OVA LOGIKA ZOVE SE BAFER ILI
DRAJVER ILI TRANSMITER (SAMO
1 OD KOLA JE OMOGUENO)

T

OE

UPRAVLJAKA
LOGIKA
51
Ako bi crtali zajedno adresnu i magistralu podataka imali bi kombinaciju slika
i . Ako je sistem jednostavan izostave se baferi, tj. kola 8286 na prethodnoj slici.
U velikim p sistemima, da bi se rasteretila zajednika magistrala podataka sistema,
esto se vri razdvajanje na vie magistrala. Obino se vri odvajanje memorijske
magistrale i U/I magistrale i vri njihovo posebno baferovanje i tu se kao kola koriste
baferi/drajveri i mogu se koristiti kola 8286.

MEMORIJA

Moe biti ROM i RAM tipa. To su poluprovodnike memorije u p.
Organizovana memorija mora posjedovati ROM i najee postoji dio RAM
memorije za upis podataka. Potrebno je da memorija ima odgovarajuu brzinu rada,
vrijeme pristupa treba da bude na nivou rada p ili memorija mora da bude bra od
p.

MEMORIJA ROM TIPA

Ovdje se memoriu podaci, programi, osnovni programi, programi opte
namjene i svi specijalizovani programi. Organizacija ROM zavisi od karakteristika
sistema i od korienih memorijskih kola. Mogu se koristiti memorije: ROM, PROM,
EPROM, E
2
PROM.
Nain povezivanja sa p zavisi od potrebnih kapaciteta ove memorije i od toga
kakve upravljake signale zahtjevaju koriena memorijska kola.
Jedna od memorija je UV EPROM 2716 (pretpostavimo da emo ovu koristiti).
Brie se ultraljubiastom svjetlou,a programira se elektronskim putem. Kapacitet je
2kx8 (2kB)(8-bitne elije). Ovo je memorija nMOS tipa sa 1 izvorom napajanja
V
CC
=+5V i naponom programiranja V
pp
=+25V.

1 ` 24
2 23

11 14
12 13
A7 V
CC

A6 A8
A5 A9
A4 V
PP

A3 CS
A2 A10
A1 PD/PGM
A0 O7
O0 O6
O1 O5
O2 O4
GND O3

A0 A10 adresni signali
O0 O7 izlazi podataka
V
pp
napon programiranja
PD/PGM za omoguenje izlaza i programiranje
CS signal za omoguenje izlaza (za selektovanje memorijskih kola)

52
Da bi se podatak oitao iz ove memorije treba dovesti adresu, zatim generisati
signal CS, to je omogueno pomou signala na ulazu PD/PGM. Takoe se upravlja
oitavanjem.

Nain rada PD/PGM CS V
pp
O0O7
Oitavanje 0 0 +5V Podatak
Onemoguenje izlaza X 1 +5V HI
Onemoguenje izlaza
(smanjena potronja)
1
X +5V HI

memorija je neto sporija i to se koristi kod prenosnih ureaja

ovo je normalni nain rada i on se uglavnom koristi
Organizovanje i povezivanje ROM memorije zavisi od kapaciteta i naina
adresiranja. Kod sistema sa manjim kapacitetom koristi se linearno adresiranje, gdje
se za generisanje signala za memorijska elektronska kola koriste direktno pojedini
biti adrese. Kod sloenih sistema sa veim brojem kola koristi se tzv. dekodovano
adresiranje uz primjenu dekodera, koji na osnovu adresnih bita generiu signale za
selektovanje, tzv. adresne selekcione signale. Pored adresnih signala za generisanje
potrebnih signala za ROM memoriju, koriste se i upravljaki signali RD i M/IO, a da
bi mogli pristupiti viem ili niem byte-u rijei koriste se signali BHE i A0. S
obzirom da je memorija 8-bitna, za dobijanje 16-bitne rijei koriste se minimalno 2
memorijska ipa, tako da se u 1 nalaze lokacije niih, a u drugom lokacije viih byte-
ova rijei.
2kx16 bita kapacitet (4kx8)
FF000H FFFFFH adresni prostor (posljednjih 4kB)

53
ADRESNA MAGISTRALA
+V
CC
=5V

11
A1A11

10nF 10F

A0
+V
CC
BHE
A12
10kO AS OVI KONDENZATORI SE
A19 DODAJU U SAMO INTEGRISANO
M/IO KOLO I TO ZBOG INDUKOVANJA
RD SMETNJI UZ IZVOR NAPAJANJA
(DA TO SPRIJEE)

MAGISTRALA +V
CC
=5V
PODATAKA 11

8
V
CC

A0A10 V
PP

PD/PGM

GND
CS
O0O7
V
CC

A0A10 V
PP

PD/PGM

GND
CS
O0O7

Kod veih kapaciteta memorije, za generisanje adresnih selekcionih signala
koriste se dekoderi. U p sistemu sa INTEL p, koristi se najee dekoder pod
oznakom 8205 (isti je kao 74138, funkcionalno,iz iste serije).

V
CC
=+5V

16
15
1 14
ULAZI 2 13
3 12
4 11
SIGNALI ZA 5 10
OMOGUENJE 6 9
7

8
V
DD
Q0
A0 Q1
A1 Q2
A2 Q3
E1
E2
E3
GND Q7

A0 A2 adrese
E1 E3 ulazi za omoguenje
Q0 Q7 izlazi (nadvueno dobije se nizak nivo kad je signal dekodovan)
E1, E2 = 0
E3=1 omoguen izlaz, samo u ovom sluaju
Pomou ovog kola se generiu potrebni adresni selekcioni signali za memorijske
ipove, npr. za ROM memorije kapaciteta 4x16 bita u adresnom prostoru:
FE000H FFFFFH
Onda se za dekodovanje moe koristiti ovakav dekoder, pa su potrebna 4
integrisana kola 2716.

IZLAZI
54
A1A11 11

A0
BHE

D0D7 8
+V
CC

R=10kO 11
RD

A12
A13
A14
A15
A16 AS1

A17
A18
A19 11
M/IO

8
D8D15

11

8
A0 Q7
A1
A0 Q6

E1

E2
Q1
E3 Q0

A0A10

PD/PGM

CS 2716
O0O7

O0O7

A0A10

PD/PGM

CS 2716
O0O7

O0O7

A0A10

PD/PGM

CS 2716
O0O7

O0O7

A0A10

PD/PGM

CS 2716
O0O7

O0O7

Memorije su sada veeg kapaciteta i jednostavnije su za povezivanje.

MEMORIJA RAM TIPA

To je drugi dio memorije u kojem se dre podaci i meupodaci. Mogu se
koristiti 2 tipa: statike i dinamike. Statike se koriste u sistemu sa manjim
kapacitetom, a dinamike sa veim kapacitetom. Realizacija zavisi od potrebnog
kapaciteta, korienih memorijskih kola i adresnog prostora. Posmatramo statiku
memoriju RAM tipa u nMOS tehnologiji, pod oznakom 2114, kapaciteta 1kx4bita.

55

1 18
2 17

8 11
9 10

A6 V
CC

A5 A7
A4 A8
A3 A9
A0 I/O1
A1 I/O2
A2 I/O3
CS I/O4
GND WE

A0 A9 adresni ulazi
I/O1 I/O4 izlazi podataka
CS ulaz za omoguenje upisivanja ili oitavanja
WE ulazni signal za omoguenje upisivanja podataka

Nain rada WE CS I/O1 I/O4
oitavanje 1 0 podatak iz memorije
upisivanje 0 0 podatak u memoriju
onemoguen izlaz/ulaz X 1 HI (visoka impedansa)

Za generisanje WE i CS koriste se RD, WR i adresni signali. Ovo nije samo za
p sisteme, pa nije jednostavno generisati signal za selektovanje. Za generisanje WE
moe se direktno dovesti WR a za generisanje CS potrebna je odreena logika.
Najjejdnostavnije se taj signal moe generisati ovako:

WR AS ADRESNI SLEKCIONI SIGNAL,
CS KOJI SE DOBIJA NA OSNOVU ADRESE
RD LOKACIJA U TOM MEMORIJSKOM
IPU

AS

Da bi se dobile memorijske lokacije sa 16 bita potrebno je koristiti 4 ovakva
ipa. Kako e se generisati signal AS zavisi od adresnog prostora u kome e biti
RAM memorija i od kapaciteta RAM memorije. Ovdje se takoe moe koristiti
linearno i dekodovano adresiranje.
1kx16 kapacitet
u memorijskom prostoru 00000H 007FFH
(koristiemo adresiranje bez dekodera)

56
A1A10 +V
CC
=5V

10nF 10F
A0

BHE

D0D3 4

D4D7 4 +V
CC

A11
A12 AS CSL
A19

M/IO CS

RD CSH +V
CC

R

+V
CC

4
D8D11
R
+V
CC

D12D15 4

WR
V
CC

AOA9
2114
WE
GND
CS
I/O1I/O4
V
CC

AOA9
2114
WE
GND
CS
I/O1I/O4
V
CC

AOA9
2114
WE
GND
CS
I/O1I/O4
V
CC

AOA9
2114
WE
GND
CS
I/O1I/O4

Moe se koristiti dekodovano adresiranje. Najee se koristi isti dekoder 8205
na istim principima kao i kod ROM memorije za generisanje adresnog selekcionog
signala AS. Samo generisanje signala za selektovanje memorijskog kola realizuje se
po principima koji vrijede za RAM memoriju.
2kx16 bita kapacitet u adresnom prostoru 00000H 00FFFH potrebno je 8
kola 2114; mogla bi se koristiti sljedea logika za generisanje signala za selektovanje
memorijskih kola uz korienje dekodera:
A0
AS1 CSL1
A11
A12 ZA NIIH 1K RIJEI
A14 A13 (4X2114)
A15 AS2 CSH1
A16 BHE
A17
A18 A0
A19 CSL2
WR RD
M/IO ZA VIIH 1K RIJEI
(4X2114)
CSH2
BHE
A0 Q0
A1 Q1
A2 Q2
E1

E2
Q6
E3 Q7

57
ULAZNI I IZLAZNI SKLOPOVI

Ulazni i izlazni sklopovi veu se paralelno na magistralu podataka i
onemoguavaju prenos podataka izmeu p i vanjskih sklopova. Bez obzira koja kola
se koriste kao ulazna i i zlazna ona moraju da zadovoljavaju odreene zahtjeve:
1 paralelno se povezuju na zajedniku magistralu
2 ulazna kola i sklopovi moraju biti sa 3-statikim izlazima, jer se njihovi
izlazi povezuju na zajedniku magistralu. Ta kola mogu, a ne moraju
sadravati registar, to zavisi od konkretne periferije (ulaza).
3 izlazna kola i sklop posjeduju uglavnom registar, jer se u njih upisuje
podatak iz p, a onda vodi na izlazni ureaj, pa takva kola posjeduju
paralelni stacionarni registar
4 i ulazna i izlazna kola moraju imati mogunost selekcije samo u
odgovarajuem kratkom vremenskom trenutku, kad su ona adresirana i kad
je potrebno izvriti prenos podataka izmeu njih i p
S obzirom da neki p (takav je i 8086) mogu da koriste i memorijski preslikani i
izolovani U/I prenos, nain povezivanja ulaznih i izlaznih sklopova u odreenoj mjeri
zavisi od naina U/I prenosa, koji se koristi.

ULAZNI SKLOPOVI

Kao ulazni sklopovi mogu se koristiti standardna integrisana kola sa 3-statikim
izlazima ili posebno projektovana kola prilagoena primjeni u odreenoj p familiji.
Zavisno od ulazne periferne jedinice sa kojom se vri povezivanje, ulazni sklop moe
posjedovati i stacionarni paralelni registar. Ako periferna jedinica posjeduje registar
na svojim izlazima, onda ulazni sklop ne mora posjedovati registar i obrnuto. U
praksi se za povezivanje koriste i sloeni programabilni ulazno-izlazni sklopovi,
prilagoeni za povezivanje sa p bez obzira na tip sklopa koji se koristi. Za njegovo
upravljanje se koriste adresni signali zajednike magistrale i upravljaki signali RD i
M/IO i INTA sa upravljakim magistralama.
Primjer: nain povezivanja jednostavnih ulaznih sklopova. Tu korieni principi
vrijede i za sloenije sklopove. Od jednostavnih sklopova najee se koriste ulazni
registri sa 3-statikim izlazima i tzv. ulaz U/I port. Najee se koristi registar 8282, a
U/I port je realizovan kao 8212. Od sloenijih se najee koristi programabilni
periferni interfejs PPI 8255.
Sluaj: memorijski preslikan U/I prenos. Ako se koristi registar 8282, treba
koristiti 2 takva registra za prenos podataka od 16 bita. Za adresiranje se koriste biti
sa adresne magistrale slino kao kod adresiranja memorijskih kola; sami signali za
selektovanje registara generiu se na osnovu adresnih i upravljakih signala, koje
generie procesor.

58

8282
16
D0D15

8 8
A0
OEL (CSL)
AS
RD

BHE
OEH (CSH)
8 8

M/IO

HLDA
DO0DO7
OE
8282
STB
DI0DI7
DO0DO7
OE
8282
STB
DI0DI7
Q0Q7 Q8Q15
STB ULAZNI UREAJ

AS adresni selekcioni signal, generisan na osnovu adrese ovog ulaznog sklopa
(slino kao i kod memorijskog najee korienog dekodera ili nekodovanog
direktnog adresnog bita)
Ako se koristi HOLD nain rada koristi se HLDA.
Ulazno-izlazni sklopovi se posmatraju kao memorijski sklopovi. Ako bi se
koristio izolovani U/I prenos povezivanje na magistralu bilo bi identino, jedino se
ovi selekcioni signali OEL i OEH generiu neto drugaije, zavisno od toga koji tip
ulazne instrukcije se koristi: da li onaj koji ima adresu od 8 ili 16 bita, tako da e se
adresni selekcioni signal AS generisati u zavisnosti od toga (ili korienjem samo 8
bita ili svih 16 bita).
Poto je pri izvravanju ulaznih instrukcija signal M/IO na niskom nivou, onda
nije potreban invertor na ulazu M/IO (kao na ovoj slici), a AS se sad generie ili na
osnovu 8 bita ili kao ovdje na osnovu 16 bita (ako je adresa od 16 bita).
U/I port 8212 je 8-bitni sklop koji omoguava realizaciju ulaznog ili izlaznog
prenosa; u njegovom sastavu je 8-bitni registar sa 3-statikim izlazima,logika za
omoguavanje selektovanja i upisivanja ili oitavanja i 1 bit koji pokazuje da li
postoji podatak u registru. Taj bit koji pokazuje da li postoji podatak koristi se za
sinhronizaciju izmeu p i porta, odnosno U/I ureaja.

1 24
2 23

11 14
12 13
DS1 V
CC

MD INT
DI1 DI8
DO1 DO8
DI2 DI7
DO2 DO7
DI3 DI6
DO3 DO6
DI4 DI5
DO4 DO5
STB CLR
GND DS2

59
DI1 DI8 ulazi podataka
DO1 DO8 izlazi podataka
DS1, DS2 ulazni signali za selektovanje kola
MD ulaz za izbor naina rada
STB ulazni signal za upis podataka u registar
INT signal koji pokazuje da postoji podatak u registru (na niskom nivou-
postoji podatak u registru)
CLR signal za brisanje registra i izlaza INT

Ako je potrebno izvriti prenos rijei od 16 bita potrebna su 2 ovakva porta.

MAGISTRALA JE 16-BITNA
MAGISTRALA
PODATAKA 16
D0D15
NA P
NMI, INTR

A0 8 8

CSL
AS
RD

CSH
BHE 8 8

HLDA

M/IO

ZA IZOLOVANI OVAJ SIGNAL SE
U/I PRENOS MOE I OVDJE DOVESTI

POMOU NJEGA VRI SE UPIS
DO0DO7
DS1 INT
DS2 8212
STB MD
DI0DI7
DO0DO7
DS1 INT
DS2 8212
STB MD
DI0DI7
Q0Q7 Q8Q15
STB ULAZNA
PERIFERNA JEDINICA

Kod izolovanog ulaznog prenosa podatak se prenosi pri izvravanju ulaznih
instrukcija tipa IN. Tada se na adresnoj magistrali pojavljuje adresa ulaznog sklopa iz
koga treba oitati podatak; zavisno od tipa ulazne instrukcije ta adresa moe biti 8 ili
16 bitna. Na osnovu te adrese se generie odgovarajui adresni selekcioni signal AS.
to se tie povezivanja i selektovanja korienih ulaznih sklopova, principijelno je
ista situacija kao kod memorijskog izolovanog prenosa. Razlika je jedino u tome to
je signal M/IO pri izvravanju ulazne instrukcije na niskom nivou, pa ga treba
invertovati u odnosu na rjeenja kod memorijskog preslikanog prenosa.

IZLAZNI SKLOPOVI

Poto se podatak, koji se prenosi prema izlaznom ureaju, na magistrali nalazi
samo 1 kratak vremenski interval, potrebno ga je upisati u izlazni sklop. Zbog toga
izlazni sklop mora posjedovati flip-flopove, odnosno registar u koji se taj podatak
upisuje. Takoe je potrebno taj sklop adresirati i selektovati u trenutku kad se
podatak nalazi na magistrali podataka. Za adresiranje se koriste biti sa adresne
60
magistrale, a za selektovanje upravljaki signali WR i M/IO. Za generisanje
selekcionog signala koristi se odgovarajua kombinaciona logika, a pri tom se koristi
i signal koji se dobija dekodovanjem adrese, tzv. adresni selekcioni signal AS. Kao
izlazni sklopovi mogu se koristiti flip-flopovi ili registri iz serije 7400 ili
odgovarajui sklopovi prilagoeni za takve namjene. Za ove namjene se mogu
koristiti isti sklopovi koji se koriste kao ulazni: 8282 i 8212. Jedino se moraju
povezati na odgovarajui nain. Ako bi koristili 8282 za prenos 2 byte-a, potrebna su
2 takva registra (8282):

-memorijski preslikani prenos
MAGISTRALA PODATAKA 16
D0D15

8 8
A0

AS

WR

8 8
BHE

M/IO
DI0DI7
STB
OE 8282
DO0DO7

DI0DI7
STB
OE 8282
DO0DO7

DI0DI7 DI8DI15
IZLAZNA PERIFERNA JEDINICA
(IZLAZNI UREAJ)

Ne postoji informacija kad postoji novi podatak, pa se najee koriste 8282 za
sinhronizaciju izmeu p i izlaznog ureaja.

MAGISTRALA PODATAKA 16
D0D15

NA P 8 8
(NMI, INTR)

A0
AS
WR
+V
CC
+V
CC

BHE

8 8

M/IO

OITAVA SE PODATAK IZ
REGISTRA POMOU OVOG STROBA
DI0DI7
DS1 INT
DS2 8212
STB MD
DO0DO7
DI0DI7
DS1 INT
DS2 8212
STB MD
DO0DO7
DI0DI7 DI8DI15
STB IZLAZNA
PERIFERNA JEDINICA

Obje prethodne slike su za sluaj memorijskog preslikanog prenosa. Za
izolovani izlazni prenos podatak se prenosi pri izvravanju izlazne instrukcije OUT.
61
Slino kao kod ulazne instrukcije IN adresa moe biti 8 ili 16-bitna i na osnovu te
adrese generiu se odgovarajui adresni selekcioni signali. Sam selekcioni signal, koji
omoguava upis podataka u izlazni sklop, generie se slino kao na prethodnim
slikama, jedino je potrebno izvriti invertovanje signala M/IO.

UPRAVLJAKA LOGIKA

Generie sve potrebne signale za adresiranje i selektovanje memorije, ulaznih i
izlaznih sklopova, pri prenosu podataka izmeu p, memorije, ulaznih i izlaznih
sklopova. Neke dijelove upravljake logike smo nacrtali kad smo govorili o
memoriji, ulaznim i izlaznim sklopovima. Ona se moe posmatrati kao 1 cjelina sa
odreenim principima za njeno projektovanje. Za generisanje potrebnih signala za
adresiranje i selektovanje memorijskih kola, ulaznih kola i izlaznih kola koriste se
signali sa adresne magistrale i signali sa upravljake magistrale. U principu,
upravljaka logika se sastoji iz 2 dijela: logika za generisanje adresnih selekcionih
signala i logika za generisanje selekcionih signala.

A0 AS0
A1 AS1
A2 AS2 ADRESNI
ADRESNA SELEKCIONI
MAGISTRALA ASn SIGNALI

ASn+1 S0
A15 S1
S2
SELEKCIONI
(ADRESNI AS
N
SIGNALI
DEKODER)

Sm

(KOMBINACIONA LOGIKA MREA)
RD RD
UPRAVLJAKA WR WR UPRAVLJAKI
MAGISTRALA M/IO M/IO SIGNALI

LOGIKA ZA
GENERI -
SANJE
ADRESNIH
SELEKC.
SIGNALA

LOGIKA ZA
GENERI-
SANJE
SELEKC.
SIGNALA

Zavisno od korienih memorijskih, ulaznih i izlaznih kola, za njihovo
selektovanje i omoguavanje upisivanja ili oitavanja koriste se neki od ovih signala,
koje generie upravljaka logika. Za memorijska i ulazno-izlazna kola, koja su
prilagoena i projektovanja za korienje sa konkretnim p, tj. koja spadaju u
odreenu p familiju, koriste se adresni selekcioni i upravljaki signali. Za ona
memorijska i ulazno-izlazna kola, koja ne spadaju u odreenu p familiju, ve su
opte namjene, uglavnom se koristi selekcioni signal, a nekad i upravljaki signali.
Logika za generisanje adresnih selekcionih signala je u sutini dekoderska logika, jer
dekoduje adresne signale sa adresne magistrale. Logika za generisanje selekcionih
signala je kombinaciona logika, koja generie signal na osnovu adresnih selekcionih i
upravljakih signala.
Sloenost dekoderske ii kombinacione mree zavisi od veliine i sloenosti
konkretnog p sistema i to od potrebnog broja memorijskih i U/I kola, od
karakteristika konkretno korienih memorijskih i U/I kola i od adresnog prostora u
62
kom e se nalaziti ta memorijska i U/I kola. U praksi se nastoji da se upravljaka
logika minimizira i to vie pojednostavi, da bi se smanjila i kanjenja koja ona unosi.
Tako se esto koristi tzv. linearno adresiranje, kod koga se kao adresni selekcioni
signali koriste direktno pojedini biti adrese sa adresne magistrale. To je mogue kod
jednostavnih sistema sa manjim kapacitetima memorije i sa manjim brojem
memorijskih i U/I kola. Takoe, nekad se koristi kombinacija linearnog i
dekodovanog adresiranja, da bi se pojednostavila dekoderska mrea.

POVEZIVANJE SA ULAZNIM I IZLAZNIM UREAJIMA

PREKIDAI

To je najjednostavniji ulazni ureaj. Koriste se za runo upravljanje nainom
rada nekog p sistema, za postavljanje i definisanje poetnih informacija. Prekidai
su sa fiksnim poloajem, iz njegovih poloaja se vidi kakva je informacija
postavljena. Prekidai su najee mehaniki. Postoje 2 tipa prekidaa:
1 prekida sa 1 kontaktom i 2 izvoda

P

2 prekida sa 2 kontakta i 3 izvoda

Da bi se mogla dobiti informacija o stanju prekidaa, on se na ulaz p ili nekog
ulaznog sklopa vezuje na sljedei nain:

+VCC

R=10kO

P

U OVOM SLUAJU NA ULAZU p IMAMO VISOK NIVO

p ILI ULAZNI
SKLOP
63

+VCC

P

Ako se koristi vie prekidaa, onda se oni povezuju na ulaze 1 ulaznog sklopa.

+V
CC

nR
n10kO

1 P1
MAGISTRALA 2 P2
3 P3
PODATAKA

n Pn

SELEKCIONI SIGNALI

ULZNOG SKLOPA

ULAZNI
SKLOP

OM

Tamo gdje je 0 prekida je otvoren, a gdje je 1 prekida je zatvoren.
Postavljaju se odreeni problemi pri korienju prekidaa, a to je tzv. problem
varnienja ili iskrenja ili titranja na kontaktima prekidaa. On se pojavljuje kao
posljedica toga da prekidai nisu idealni i da pri otvaranju i zatvaranju kontakata
dolazi do kratkotrajnog varnienja izmeu kontakata prije nego to se kontakt u
potpunosti uspostavi ili prekine. Posljedica toga je generisanje itavog niza impulsa
pri uspostavljanju i prekidanju kontakata. To izgleda kao na slici.

VARNIENJE VARNIENJE
PRI PRI
ZATVARANJU OTVARANJU

Ovaj niz impulsa se moe shvatiti kao viestruko otvaranje i zatvaranje
prekidaa. Zbog toga je potrebno eliminisati uticaj varnienja i obezbjediti da
procesor to shvati kao 1 otvaranje i zatvaranje prekidaa. Vrijeme trajanja varnienja
zavisi od tipa i naina konstrukcije prekidaa i moe da bude 520 ms. Koriste se 2
metode za eliminisanje uticaja varnienja: sklopovska i programska.
Kod sklopovske metode koriste se 2 mogua principa:
p ILI ULAZNI
SKLOP
64
1 kod prvog se koristi RC mrea, koja unosi kanjenje vee od vremena
varnienja prekidaa
+V
CC

R
R
1
NA P ILI
ULAZNI
SKLOP
C
1

P

Nedostatak ovog je unoenje odreenog kanjenja i to zato to se za svaki
prekida mora koristiti po 1 RC mrea.
2 druga mogunost je korienje flip-flopova izmeu prekidaa i ulaza (1 flip-
flop). Taj flip-flop reaguje na 1. promjenu signala,a ne reaguje na impulse varnienja.
To rjeenje je dobro to ne unosi dodatno kanjenje, ali je flip-flop relativno sloen
sklop i za svaki prekida je potreban po 1 flip-flop.

+V
CC

R

P

R

+V
CC

Kod programskog eliminisanja varnienja programski se realizuje potrebno
kanjenje im se uoi 1. promjena stanja na prekidau, izvrava se programsko
kanjenje u kom treba da protekne vrijeme >20 ms, a onda se oitava stanje
prekidaa.

NE

DA
PROMIJENJENO
STANJE
PREKIDAA
PROGRAMSKO KANJENJE
(1020)ms
OITAVANJE STANJA
PREKIDAA

65
Prednost: ne trebaju nikakvi dodatni sklopovi i sve se realizuje jednostavno.
Nedostatak je to se unosi kanjenje. Kod velikog broja prekidaa uglavnom se
koristi ovaj metod.

TASTERI

To su ulazni elementi. Koriste se za unoenje velikog broja podataka, za
upravljanje radom p sistema, a najee se povezuju u sloeni element tastaturu.
Taster je prekida sa 1 kontaktom, koji se uspostavlja pritiskom na taster, a prekida se
automatski pri otputanju tastera.

Tasteri se povezuju sa p na isti nain kao i prekidai.

+V
CC

R
p ILI ULAZNI
SKLOP

T

U otvorenom stanju, na ulazu p je 1 i obrnuto. I kod tastera su isti problemi
varnienja kao i kod prekidaa i eliminiu se korienjem istih metoda kao i kod
prekidaa. Vie tastera se povezuje u principu isto kao i vie prekidaa. Kada se
koristi mnogo tastera, oni se povezuju u cjelinu, koja se zove tastatura.

TASTATURA

Koristi se za unoenje alfanumerikih podataka, za upravljanje sistemom. Kod
tastature takoe postoje problemi varnienja i oni se rjeavaju isto kao kod tastera, tj.
prekidaa. Kod tastature postoji jo 1 problem, a to je sluaj kada je stisnuto vie od 1
tastera istovremeno. Takvu situaciju treba utvrditi i sprijeiti generisanje pogrenog
podatka. U proncipu se koriste 2 metode eliminisanja problema u takvoj situaciji.
Kod 1. metode ignorie se oitavanje sa tastature sve dok samo 1 taster ne ostane
stisnut. Kod 2. metode uzima se u obzir samo 1. stisnuti taster, a ostali se ignoriu.
Obje te metode mogu se realizovati i sklopovski i programski. Kako e biti konkretno
realizovane zavisi od toga kako je tastatura povezana sa raunarom. Mogua su 2
naina organizovanja tastature, poznata pod nazivima linearna tastatura i matrina
tastatura.

66
Linearna tastatura

Koristi se u sluajevima primjene manjeg broja tastera. Kod nje se tasteri
povezuju tako da imaju 1 zajedniki prikljuak.

T
1

1
2 T
2
O
T
n

n

to se tie naina povezivanja sa p koriste se tzv. nekodovana i kodovana
tastatura.
Nekodovana tastatura se sa p raunara povezuje kao vie tastera preko 1
ulaznog sklopa.

+V
CC

nR
n10kO
T
1

1
2 T
2

MAGISTRALA 0

PODATAKA

n T
n

SELEKCIONI

SIGNAL ULAZNOG SKLOPA MOE, A NE MORA

NA P

(NEKI TASTER STISNUT)

ULAZNI
SKLOP

OM

Ovo je najjednostavniji nain povezivanja, zahtjeva malo sklopova, ali sve se
realizuje programski: da li je neki taster stisnut, problem varnienja, koji taster je
stisnut i eliminisati problem ako je vie tastera stisnuto istovremeno i treba se
generisati odgovarajui kod za odreeni taster.
Ako je na ulazu ulaznog sklopa 1, ni jedan taster nije stisnut, a ako imamo 0
neki taster je stisnut. Da bi se p oslobodio stalnog ispitivanja da li je neki taster
stisnut koristi se logiko kolo, koje reaguje kad je bilo koji taster stisnut. Tek tada p
utvruje koji taster je stisnut i sve ostalo.
Kod kodovane tastature koristi se koder, odnosno koderska mrea, koja utvruje
da je neki taster stisnut i ostalo: eliminie varnienje, problem istovremeno stisnutih
tastera i definisanje koda odgovarajueg stisnutog tastera.

67

Software se pojednostavljuje, a dodaje se novi sklop (koder). Ovo se koristi
negdje gdje p nema dovoljno vremena da ispituje i utvruje da li je taster stisnut,
eliminie varnienje i sve to je potrebno. Dakle, kodovane tastature se koriste u
sloenim sistemima.
U jednostavnim sistemima sa manje tastera i sa manje posla p, to se relizuje
software-ski i koristi se nekodovana tastatura.
Gdje je mogue koristi se programski sa to manje sklopova.

Matrina tastatura

Primjenjuje se kada se koristi vei broj tastera. Tasteri se postavljaju u obliku
matrice, smanjuje se broj prikljuaka i provodnika u odnosu na linearno
organizovanje, ali naini upravljanja i detektovanje stisnutog tastera je drugaije nego
kod linearnog organizovanja.
Matrina organizacija tastera:

T
16

nm Y
3
V
3

DIMENZIJE
MATRICE Y
2
V
2

Y
1
V
1

T
1
T
2
T
3
T
4

Y
0
V
0

X
0
X
1
X
2
X
3

K
0
K
1
K
2
K
3

+V
CC

nR

T
1

T
2

MAGISTRALA
0
PODATAKA

T
n

SELEKTOVANJE

ULAZNOG SKLOPA NA P

TASTER
STISNUT

ULAZNI
SKLOP

KODER
(KODERSKA
MREA)
68
Postoji po jedan taster izmeu svake vrste i kolone. Imamo utedu u broju
prikljuaka, ovdje se koristi samo 8 (kod linearne tastature bi se koristilo 16+1).
Ovakvo organizovanje tastature zahtjeva drugaije utvrivanje da li je i koji
taster stisnut i drugaije povezivanje tastera. Ovdje se koristi tzv. metoda skaniranja
(pretraivanja), koja se sastoji u tome da se vri ispitivanje po vrstama ili po
kolonama i utvruje se da li je neki taster stisnut. Ako bi se pretraivanje vrilo po
kolonama, onda se na kolone uzastopno dovodi signal npr. logike 1, ali samo na 1
kolonu u 1 trenutku i na vrstama se ispituje da li postoji signal na bilo kojoj od vrsta.
Ako se na nekoj od vrsta utvrdi postojanje signala u sluaju kada je na neku od
kolona doveden signal, to znai da je stisnut taster koji je spojen izmeu te vrste i te
kolone. Na taj nain je jednoznano odreeno koji je taster stisnut. itav taj postupak
se ponavlja vrlo brzo, tako da se praktino ne uoava da se vri skaniranje.

MAGISTRALA PODATAKA

OMOGUENJE
IZLAZA
K
0
K
1
K
2
K
3

+V
CC
=+5V
R
V
0

V
1
R

MAGISTRALA
V
2
R
PODATAKA
R=10kO
V
3

OMOGUENJE

ULAZA

TASTER

STISNUT

ULAZNI
SKLOP
IZLAZNI SKLOP

Ovo je najee u praksi.
Utvruje se da li je bilo koji taster stisnut, a zatim se vri skaniranje.
Neka imamo sve 0 u izlazni sklop, iz ulaznog sklopa se oitava; dok su sve 1 na
ulaznom sklopu ni 1 taster nije stisnut. Ako se pojavi 1 bilo gdje u ulaznom podatku,
onda je neki taster stisnut, skaniranjem se sada utvruje koji je taster stisnut tako to
se upisuje 0 samo na 1 bit u izlaznom sklopu, pa se utvruje da li postoji negdje 0 na
ulaznom sklopu i tako uzastopno.
Nakon utvrivanja koji je taster stisnut mora se eliminisati uticaj varnienja, to
se realizuje takoe programski, realizovanjem vremenskog ekanja od 5 do 25 ms,
programski se takoe rjeava i problem eventualno stisnutih vie tastera i generisanje
odgovarajueg koda za onaj taster koji je stisnut.
69
Da se ne bi programski ispitivalo da li je bilo koji taster stisnut moe se dodati
NI logiko kolo, koje generie signal ako se stisne bilo koji taster. Kod jo veih
tastatura potreban je vei broj selecionih (izlaznih) i ispitnih (ulaznih) linija, to
zahtjeva vei broj bita u ulaznim i izlaznim sklopovima. Da bi se taj problem ublaio,
esto se koriste dekoderi u selekcionim linijama, odnosno za formiranje selekcionih
signala.Metoda skaniranja je osnovna metoda za upravljanje matrinim tastaturama.

Tehnika izmjene linija ili tzv. reverzna tehnika

Korienjem programabilnih perifernih U/I sklopova, kao to je npr. PPI 8255,
moe se koristiti jedna druga tehnika za upravljanje matrinom tastaturom, tzv.
tehnika izmjene linija ili reverzna tehnika. Bazira se na osobini programabilnih
perifernih U/I sklopova da se moe programirati smjer prenosa na prikljucima tih
sklopova. U tim sklopovima, pored ulaznih i izlaznih registara, postoje i registri za
programiranje smjera prenosa, tako da se iste linije mogu koristiti u 1 trenutku za
prenos u 1 smjeru, a u 2. trenutku za prenos u 2. smjeru. Korienjem te mogunosti
ujedno se i ubrzava proces utvrivanja koji taster je stisnut na matrinoj tastaturi. Ova
tehnika se realizuje u 2 koraka:
Prvi korak: linije U/I porta u programabilnom sklopu se programiraju tako da su
4 ulazne, a 4 izlazne; za tastaturu od 16 tastera dovoljno je korisiti 1 port od 8 bita.
Upisivanjem odgovarajue vrijednosti u registar za programiranje smjera prenosa, u
tom koraku se u izlazni dio registra upiu sve 0. Ako je bilo koji taster stisnut , onda
se na nekoj od ulaznih linija pojavljuje logika 0. Na taj nain je utvreno u kojoj
koloni se nalazi taster koji je stisnut. Dovoljan je 1 PPI interfejs za 1 tastaturu.

REGISTAR ZA PROGRAMIRANJE +V
CC

SMJERA PRENOSA
R

ULAZ
NEKODOVANA STISNUTI TASTER
MATRINA NA OVOJ KOLONI
TASTATURA

IZLAZ

TASTATURA

1 - IZLAZ
0 - ULAZ
PPI

REGISTAR PODATAKA (PORT)
0 1
0 0
0 1
0 1
1 0
1 0
1 0
1 0

Drugi korak: promjeni se smjer prenosa na prikljucima, tako to se u registar za
programiranje smjera prenosa upiu komplementne vrijednosti. Sada je gornjih 4 bita
izlaznih, a 4 donja bita su ulazna. U izlazni dio se upie ono to je bilo u ulaznom
dijelu i oitava se podatak sa ulaznog dijela. Tako se dobije informacija koji taster je
stisnut.
70

+V
CC

R

IZLAZ

OVAJ PODATAK
SE OSTAVLJA
KAKAV JE BIO ULAZ
U 1. KORAKU
TASTATURA

OVE NULE
OZNAAVAJU
KOJI TASTER JE 1 - IZLAZ
STISNUT PPI 0 - ULAZ

TASTER

STISNUT
1 1
1 0
1 1
1 1
0 1
0 0
0 1
0 1

Kodovana tastatura (matrina)

U primjenama gdje se koristi mnogo tastera, a procesor nema mnogo vremena
da ispituje da li je i koji taster stisnut, da eliminie probleme i da generie kod za
stisnuti taster, koristi se kodovana matrina tastatura. Tada se koristi 1 poseban sklop,
koji se zove koder matrine tastature, koji sklopovski realizuje sve operacije vezane
za upravljanje matrinom tastaturom. Taj sklop vri skaniranje matrine tastature,
povezan je najee kao paralelni ulazno-izlazni sklop na magistralu podataka.
Meutim, postoje takvi sklopovi koji se mogu povezati serijski, kakav je sluaj kod
personalnog raunara. Takvi sklopovi se nazivaju koderi ili kontroleri matrine
tastature. Njihovim korienjem procesor se oslobaa svih poslova vezanih za
skaniranje, generisanje koda. Koder tastature samo generie signal p-u, kada utvrdi
da je neki taster stisnut i kad generie odgovarajui kod, p tada jedino oita taj
generisani kod za odgovarajui taster.

TASTER
STISNUT
(NOVI ZNAK)

K
1
K
2
K
3
K
4

MAGISTRALA V
1

PODATAKA V
2

V
3

V
4

OMOGUAVANJE TASTATURA

OITAVANJA

KODER
MATRINE
TASTATURE

OM

71
Kod takvog rjeenja sve funkcije se realizuju sklopovski, na taj nain je
poveana brzina utvrivanja koda za stisnuti taster, a procesor je osloboen tih
poslova i moe da realizuje neke druge vanije operacije, Meutim, to zahtjeva
sloenije i skuplje sklopve i poveava cijenu.

INDIKACIONI ELEMENTI I DISPLEJI

To su izlazni elementi. U p sistemima se informacije i podaci prikazuju i oni
mogu biti indikacioni (vre indikaciju stanja), numeriki i alfanumeriki. Za
indikaciju stanja u praksi se najee koriste svjetlosne diode LED diode (Light
Emitting Diode). One se esto koriste i za prikazivanje numerikih i alfanumerikih
podataka, tako to se vie LED elemenata organizuje u odgovarajue strukture za
prikazivanje podataka, a takve strukture su displeji. Indikacioni elementi i displeji
koji koriste LED elemente mogu imati 3 oblika:
1 pojedinani LED elementi
2 7-segmentni LED displej
3 takasto-matrini LED displej
Pojedinani LED elementi se koriste za indikaciju stanja, odnosno za davanje
informacije ukljueno-iskljueno, da-ne, i sl., jer posjeduju samo 2 mogua stanja.
7-segmentni LED displej se uglavnom koristi za prikaz numerikih
podataka,decimalnih i heksidecimalnih. Koriste 7 LED elemenata u obliku
segmenata, meusobno rasporeenih tako da se mogu koristiti za prikazivanje cifara
ili nekih slova.
Takasto-matrini LED displeji mogu prikazivati alfanumerike podatke.
Koriste vei broj LED elemenata u obliku taaka rasporeenih u matrici.

Pojedinani LED elementi

Koriste se pojedinane LED diode, koje mogu biti ukljuene ili iskljuene i na
taj nain daju informacije o stanju. Najee se koriste crvene, ute, zelene, plave,
ljubiaste, bijele; mogu biti razliitih dimenzija. Kroz takve diode protiu i razliite
struje od 2 mA do n10mA. Zavisno od dimenzija diode, na diodi moe biti napon
(pad napona) od 1,2V do 2,4V (kad je ukljuena). Najjednostavnije povezivanje
dioda sa p sistemom je da se koristi 1 izlaz izlaznog sklopa.
72

+V
DD
=+5V
0 DIODA ISKLJUENA
1 DIODA UKLJUENA
I R

LED
0 1

7404
MAGISTRALA

PODATAKA
DIODA NE SVIJETLI
I SUPROTNO

SELEKCIONI
SIGNAL

IZLAZNI
SKLOP
(IZLAZNI
REGISTAR)

LED max
0
i D DD 0
max i
I
R
V V V
I I <

= <

odavde se proraunava R
R obezbjeuje struju kroz diodu, dovoljnu da D svijetli, a da se ne uniti,a ni
izlazno logiko kolo.

+V
CC

R

LED

R
1

Tr

POVEAVA STRUJU KROZ
DIODU DA BI ONA MOGLA
DA SVIJETLI

Tranzistor mora biti u zasienju, to je uslov za proraun R i R
1
.
Ako se koristi vie dioda koristi se vie izlaza izlaznog sklopa na isti nain kao
gore.
Biti na izlaznom sklopu:
1 dioda iskljuena
0 dioda ukljuena

73
+V
DD

R R R

PODATAK

(ZA
UPISIVANJE)

SELEKTOVANJE I 0 DIODA SVIJETLI
1 DIODA NE SVIJETLI
UPISIVANJE

IZLAZNI
SKLOP
(IZLAZNI
REGISTAR)

OM

Nedostatak je to za svaku diodu treba po jedan bit iz izlaznog registra.

Sedam- segmentni LED displeji

Koriste 7 LED dioda, rasporeenih kao na slici (u 7 segmenata).

a

f b

e g c

d

Ukljuivanjem i iskljuivanjem odgovarajuih segmenata dobijaju se razliiti
znakovi cifre.Mogu se realizovati sa zajednikom anodom ili katodom. Sve diode
su meusobno povezane tako da sve imaju zajedniku anodu ili katodu.

a b c d e f g

ZK

ZA

a b c d e f g

ta e se koristiti zavisi ta je pogodnije u konkretnoj primjeni.

74
a

f b -moe i ovako

g
e c

d

Najjednostavniji nain povezivanja ovakvih displeja je korienjem 7 izlaznih
linija izlaznog sklopa za svaku od dioda pojedinano (u displeju), slino kao kod
pojedinanih dioda.

7xR
a
b

c
d
MAGISTRALA +V
DD
=+5V
e
PODATAKA
f

g

SELEKCIONI 1 DIODA ISKLJUENA
SIGNAL 0 DIODA UKLJUENA (OVAKO TREBA UPISATI)

IZLAZNI
SKLOP
(IZLAZNI
REGISTAR)

OM

g=1 svi ostali 0 0 na displeju

Najmanje sklopova zahtjeva ovaj nain, koristi se kad se radi o vrlo malom
broju 7-segmentnih displeja. Potrebno je za svaki displej obezbjediti 7 izlaznih linija,
odnosno 7 bita izlaznog sklopa, to nije racionalno kad se radi o velikom broju
displeja. Takoe se programski mora generisati odgovarajui kod za 7-segmentni
displej, odnosno moe se izvriti pretvaranje BCD koda u 7-segmentni kod. Zbog
toga se u praksi esto koriste posebni BCD/7-segmentni dekoderi i drajveri, koji
obezbjeuju konverziju BCD u 7-segmentni kod i dovojlnu struju za diode u LED
displeju. Ujedno se ostvaruje uteda u broju izlaznih linija, jer je sada sa 8 izlaznih
linija mogue pobuivati 2 7-segmentna displeja uz korienje 2 dekodera.

(ovo je statiki)
75

+V
DD

a
b

c
d
e

f
g

MAGISTRALA
a
PODATAKA
b
c
d

e
f

g

SELEKCIONI

SIGNAL BCD KOD

BCD/7-SEG-
MENTNI
DEKODER/
DRAJVER

BCD/7-SEG-
MENTNI
DEKODER/
DRAJVER

IZLAZNI
SKLOP
(IZLAZNI
REGISTAR)

OM

U sluaju korienja veeg broja LED displeja da bi se smanjio broj potrebnih
sklopova za upravljanje displejom, u praksi se koristi tzv. multipleksirani nain rada.
Ovaj nain upravljanja, o kome smo ranije govorili, zove se statiki, jer kroz
elemente LED displeja svo vrijeme protie struja i oni za to vrijeme emituju svjetlost.
Kod multipleksiranog upravljanja displejima, segmenti se pobuuju dinamiki, tj.
struja ne protie sve vrijeme, ve u kratkim vremenskim intervalima. U kratkim
vremenskim intervalima se pobuuju 1 po 1 displej uzastopno, tako da u jednom
trenutku struja protie kroz segment samo 1 displeja. To se realizuje uzastopno
dovojlno velikom brzinom zahvaljujui tromosti oka, tromosti LED dioda i dovoljnoj
brzini pobuivanja. Stie se utisak da su svi displeji istovremeno ukljueni i svi se
znakovi prikazuju. Da se ne bi uoilo ukljuivanje i iskljuivanje displeja, oni se
moraju pobuivati dovoljno velikom brzinom, frekvencija pobuivanja mora biti >50
Hz. Iz praktinih razloga najee je frekvencija pobuivanja oko 100 Hz. Takoe
poto struja kroz elemente tee u kratkim vremenskim intervalima, LED elementi se
moraju pobuivati veim strujama nego u statikon nainu rada i to priblino sa NI
st
(u statikom reimu)(N- broj displeja). Prednosti ovakvog naina upravljanja su
manji broj potrebnih sklopova i jednostavnija realizacja, takoe je neto smanjena i
srednja potronja iz izvora za napajanje u odnosu na statiki nain upravljanja.
Nedostaci su impulsno optereenje izvora za napajanje i generisanje smetnji usljed
toga i drugo je sloeniji nain samog upravljanja displejima.

76
PODATAK ZA

PRIKAZIVANJE

7

7 7 7

CIFRA 1 CIFRA 2 CIFRA N
(ZNAK) (ZNAK) (ZNAK)

1 2 3 4 5 N
PODATAK ZA

SELEKTOVANJE CIFARA
LOGIKA ZA POBUIVANJE
DISPLEJA
(CIFARA)
a b c g a b c g a b c g
LOGIKA ZA SELEKTOVANJE
CIFARA

Praktina realizacija zahtjeva odgovarajue upravljanje i odgovarajue sklopove.
Najjednostavnjije povezivanje sa p je tako da se koriste izlazni registri u koje se
upisuju podaci za prikazivanje i podaci za selektovanje cifara.

MAGISTRALA

PODATAKA

OMOGU.

IZLAZA 1

ZNAK 1 ZNAK 2 ZNAK N

1
2
3
4

N

OMOGUENJE

IZLAZA 2

IZLAZNI
REGISTAR
(PODATAK
ZA
PRIKAZIVANJE)
OM1

IZLAZNI
REGISTAR
(PODATAK ZA
SELEKTOVA-
NJE
CIFRE)
OM2

U primjenama gdje p nema vremena da na ovakav nain upravlja displejom, on
se mora osloboditi nekih od poslova, a ti poslovi se moraju realizovati sklopovski.
Tako se npr. najee p oslobaa konverzije iz BCD u 7-segmentni kod, tako to se
postavlja BCD-7-segmentni dekoder, u dio koji se odnosi na generisanje podataka za
selektovanje cifre. Takoe, da bi se p oslobodio voenja rauna o vremenskim
77
intervalima kada je potrebno ukljuiti odreeni displej, moe se sklopovski
realizovati ta logika. Tada p treba samo da poalje u izlazni sklop podatak koji treba
prikazati na displeju u odreenom trenutku. Logika za selektovanje i omoguavanje
cifara najee se realizuje pomou brojaa i dekodera. Da bi procesor imao tj. dobio
informaciju o tom koju cifru treba prikazati u odreenom trenutku, moe se koristiti i
jedan ulazni sklop, preko koga e se dobijati ta informacija.

7
MAGISTRALA 4

PODATAKA

OMOGUENJE
IZLAZA 7

7 7 7 7

NA P ZNAK 1 ZNAK 2 ZNAK 3 ZNAK 8

(NPR. NA INTR
ULAZ)

3

8

RESET

3

MAGISTRALA DIO AKTIVNOSTI PROGRAMSKI,
A VEI DIO HARDWARE-SKI
PODATAKA

OMOGUENJE
ULAZA

IZLAZNI
REGISTRI

OM1

BCD/7-
SEGMENTNI
KODER
LOGIKA ZA POBUIVANJE
SEGMENATA DISPLEJA
DISPLEJ DISPLEJ DISPLEJ DISPLEJ

LOGIKA ZA
SELEKTO-
VANJE
ZNAKA

DEKODER

3/8

BROJA
(3 BITA)
GENERATOR
TAKT
SIGNALA

ULAZNI
SKLOP

OM2

Sa poveavanjem broja displeja poveava se i odnos signal-pauza, pa se ta dovoljna
struja najee na moe realizovati preko standardnih kola (za broj displeja vei od
8).Zato se koriste vanjske diskretne komponente za poveanje struje kroz segmente.

78

R

R
b

POBUDA ZA
SEGMENT

7 DIODA
IZ DISPLEJA

R
b
SELEKTOVANJE
DISPLEJA

Takasto matrini LED displeji

U primjenama u kojima je potrebno prikazivati veliki broj razliitih znakova
(cifre, slova,...), a da budu to pribliniji stvarnom obliku, nije dovoljno 7 segmenata,
pa se tada koriste takasto matrini LED displeji. Kod njih se koriste LED elementi,
rasporeeni u matricu, a sami segmenti su takasti (krunog oblika). U praksi se
najee koriste matrice 7x5 elemenata.

79

Za prikazivanje 1 znaka potrebno je uzastopno pobuivati 5 kolona, a na vrste
dovoditi podatke koji e obezbjediti da odgovarajue diode budu ukljuene. Samo
pobuivanje mora biti multipleksirano. Zahvaljujui veem broju dioda mogu se
prikazivati vrlo sloeni znakovi, meutim, potrebno je adekvatno upravljanje
kolonama i vrstama svakog displeja. Slino kao kod multipleksiranja 7-segmentnog
displeja moraju se pobuivati kolone dovoljno velikom brzinom.
Ovdje se ne moe napraviti statiki nain rada (nije mogue!). Ako imamo samo
1 segment, onda imamo sljedeu situaciju:

OVA DIODA E VODITI (K=O I V=1)

0

V
1
1

V
2

V
3

- NAIN
POVEZIVANJA
V
4
DIODA

V
5

V
6

V
7

K
1
K
2
K
3
K
4
K
5

80

1111010 OVO JE PODATAK ZA 1. KOLONU

PUNE TAKE PREDSTAVLJAJU
V
1
BROJ 5
V
2

MAGISTRALA V
3

V
4

PODATAKA V
5

V
6

V
7

OMOGUENJE DISPLEJ
K
1
K
2
K
3
K
4
K
5

IZLAZA 1

1
2
3
4
5

OMOGUENJE
IZLAZA 2
IZLAZNI
REGISTAR
(PODACI
ZA
PRIKAZIVANJE)

OM1

IZLAZNI
REGISTAR
(PODACI ZA
SELEKTOVANJE
KOLONE)

OM2

Da bi se p oslobodio nekih poslova slino kao kod multipleksiranja 7-
segmentnih displeja, mogu se sklopovski realizovati neke operacije odnosno neke
aktivnosti. Tako se pomou brojaa i dekodera mogu generisati signali za
selektovanje kolona, a pomou ROM memorije se moe obezbjediti dovoenje
odgovarajueg podatka na vrste displeja.

(2
8
=256)

D
7
DISPLEJ
D
6

V
1

MAGISTRALA V
2

D
2
V
3

PODATAKA D
1
V
4

D
0
V
5

V
6

OMOGUENJE V
7

IZLAZA K
1
K
2
K
3
K
4
K
5

TAKT

SIGNAL

IZLAZNI
REGISTAR

OM
A10
A9
A8

KARAKTER
ROM
A4
A3

A2
A1
A0

DEKODER
3/5
BROJA PO
MODULU 5

U KARAKTER ROM se nalaze upisani podaci za prikazivanje svih znakova,
koji se mogu pojaviti (za svaki podatak se u ROM nalazi 5 podataka).
8 bita 256 razliitih znakova (za svaki taj znak imamo po 5 podataka za
njihovo prikazivanje)
81
KARAKTER ROM
0000

A0 A2 - ADRESIRAJU UNUTAR
RAFIRANOG DIJELA

0005 A3 A10 KARAKTERIU
POETAK RAFIRANOG
DIJELA
0008

POPUNJENO

Isti princip se koristi za sluaj kada se koristi vie displeja (ovakvih). Tada se
posmatra kao da imamo vie kolona.

DISPLEJ
MAGISTRALA 7

7 V
1
-V
7
7 V
1
-V
7
7 V
1
-V
7

1 ZNAK 1 ZNAK 2 ZNAK N

N5
OMOGUENJE
IZLAZA 2

IZLAZNI
REGISTAR

OM1

K
1
K
2
K
3
K
4
K
5

K
1
K
2
K
3
K
4
K
5

K
1
K
2
K
3
K
4
K
5

IZLAZNI
REGISTAR

OM2
PODATAKA
OMOGUENJE
IZLAZA 1

Korienjem brojaa i dekodera i odgovarajueg KARAKTER ROM-a moe se
napraviti da p radi malo programski (kao u prethodnom sluaju).
U praksi se sve ee koriste displeji sa tenim kristalom.

82
Displeji sa tenim kristalom
(LCD Liquid Cristal Display)

Displeji sa diodama su aktivni, jer emituju svjetlost, a ovi su pasivni, jer
reflektuju vanjsku svjetlost i zahtjevaju vanjski izvor svjetlosti. Koriste tzv. teni
kristal,a to je organski materijal u teno-kristalnojfazi, a to je meufaza izmeu vrste
i izotropne tene faze. Oni imaju kristale koji reflektuju svjetlost, a ti kristali odnosno
molekuli se upravljaju pod uticajem magnetnog polja i tako se mijenja njihova
orjentacija. U jednom poloaju reflektuju svjetlost, a u drugom ne, pa se tako dobija
prikazivanje.
Ovi displeji zahtjevaju impulsno pobuivanje s odreenim faznim odnosima i
oni se u principu kao i LED displeji realizuju u 2 tipa: 7-segmentni i takasto-
matrini. Poto zahtjevaju dosta sloene upravljake signale, za pobuivanje se
realizuju posebna kola (integrisana), odnosno displeji se realizuju tako da posjeduju
sva kola potrebna za njihovo upravljanje, pa se onda sa p sistemom povezuju kao
vanjski izlazni sklop u koji se u principu upisuje samo podatak koji treba pokazati.
Problem temperature kod ovih displeja: na niim temperaturama im opada
brzina rada, a na niskim temperaturama se uopte ne mogu koristiti.
Ti kristali su otrovni, to je jo jedan problem.

THE END

Predavanja MPS ETF

Hochgeladen von

Dokumentinformationen

Copyright

Verfügbare Formate

Dieses Dokument teilen

Dokument teilen oder einbetten

Freigabeoptionen

Stufen Sie dieses Dokument als nützlich ein?

Sind diese Inhalte unangemessen?

Copyright:

Verfügbare Formate

Predavanja MPS ETF

Hochgeladen von

Copyright:

Verfügbare Formate

MIKROPROCESORSKI SISTEMI

Das könnte Ihnen auch gefallen