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Experincia 1

Chaveamento de Transistores e Circuitos TTL


Introduo
Esta experincia dividida em duas partes. Na primeira vamos observar o comportamento do transistor quando submetido a chaveamentos entre os estados de corte e saturao. Na segunda parte vamos observar e analisar o funcionamento de um circuito lgico do tipo TTL (transistor-transistor logic).

Parte I - Chaveamento de Transistores


Material Utilizado Material:Montagem de teste, 1 osciloscpio, 1 fonte Tectrol. O diagrama esquemtico do circuito da montagem de teste mostrado na Fig. 2. Nesse circuito, os sinais so gerados a partir de um multivibrador (CI 555) e de um divisor de freqncia implementado atravs um flip-flop J-K, como pode ser observado na figura. O sinal que sai do multivibrador e entra no clock do flip-flop possui uma freqncia da ordem de 300kHz. Nas sadas do flip-flop Q e Q esto presentes sinais complementares que possuem a metade da freqncia do sinal de entrada, isto , cerca de 150 kHz. Procedimento da Experincia
+5V

1K R

+ vi -

+ vBE -

Figura 1. Chaveamento de transistor.

Vamos examinar o comportamento do circuito mostrado na Fig. 1. Utilize inicialmente o transistor BC547 da montagem de teste (Fig. 2). Efetue os seguintes procedimentos: a) Conecte o resistor R = 10k e desconecte todas as capacitncias do circuito ( C = 0). Mantenha o diodo de germnio (Ge) desconectado. a.1) Utilize o sinal de entrada v i t (9) como referncia no canal 1 do osciloscpio e apresente num mesmo grfico as formas de onda v i t , v o t (11) e v BE t (10) (utilize a memria do osciloscpio para armazenar uma das formas de onda).

R Q

T S

gh ef cd ab Y` WX UV uvwx st qr ip

Ge

+ vo -

H G G E C  B  @ IFD0A P R Q R Q

9# 83764320(&$"!  1 1 5  1 ) '%#     

+5V

PRE

Q Q

CLR

Figura 2. Motangem de teste para chaveamento de transistor.

a.2) Mea t PLH , isto , o atraso de desligamento do transistor (ver Fig. 3). t PLH definido como o intervalo de tempo entre o instante em que a entrada vai do nvel alto para o baixo e o instante em que a sada chaveia para o nvel alto. Utilize a borda de descida do sinal de entrada como referncia no osciloscpio, a fim de medir o tempo de desligamento a partir da fase correta. Por conveno, o instante de transio de um sinal o instante em que a tenso est no ponto mdio do intervalo entre o nvel baixo e o nvel alto. a.3)Tente medir t PHL , isto , o atraso de religamento do transistor (ver Fig. 3). b) Verifique o comportamento do circuito com R = 10k e utilizando capacitores aceleradores C (speed-up) com os valores abaixo. Em cada caso esboce as ondas vi t , v 0 t e v BE t e mea os tempos de desligamento ( t PLH ) e de religamento ( t PHL ). b.1) C 47 pF b.2) C 120 pF b.3) C 220 pF c) Para R = 10k e C = 0, examine o circuito com o diodo de germnio conectado entre a base e o coletor do transistor. c.1) Esboce a onda de sada v o t , tendo o cuidado de medir a amplitude dos nveis baixo e alto. c.2)Mea os tempos de atraso t PHL e t PLH . d) Para R 5,1 k, examine o circuito em todas as configuraes vistas anteriormente. d.1)Mea os tempos de atraso t PHL e t PLH . d.2)Mea os nveis alto e baixo da sada (no necessrio esboar as curvas). e) Agora examine o circuito com o transistor de chaveamento BSX20. e.1)Esboce num mesmo grfico as curvas de v i t , v o t e v BE t . e.2)Mea os tempos de atraso t PLH e t PHL .

Entrada

R Q

R Q

R Q

R Q

R Q

hi

R Q

TU

pq

@A @

~300kHz

~ 150kHz

10K

BSX20

12

Sa da tP HL

Figura 3. Tempos de atraso de chaveamento.

"# "

CLK

de

7476

220pF



`abc

+5V

10nF

47pF 120pF

BC547

10 +5V
1K

13

    

fg

FGHI

PQRS

$%

+5V

270pF

XY

VW

555

2K2

10K 5K1 Ge

+5V

E
5K1

DD DE D ()01 BC B 23 % $ &' 6789 45

+5V
1K

11

50%

50% tP LH

Anlise dos Resultados 1) Anlise do comportamento do circuito no item (a) do experimento. 1.i)Explique o funcionamento do circuito. Qual a relao entre a entrada e a sada? Quais os estados do transistor e da sada quando a entrada se encontra em cada um dos nveis? 1.ii)Por que existe um atraso entre o instante em que o sinal de entrada vai para o nvel baixo e o instante em que o transistor efetivamente cortado? O que acontece durante esse intervalo? Explique na sua anlise tanto a curva do sinal de sada quanto a curva de v BE obtidas. 1.iii)Baseando-se nos resultados observados, qual seria a freqncia mxima de operao do circuito? 1.iv)Procure determinar o valor de t PLH teoricamente, utilizando os parmetros encontrados no datasheet dos componentes utilizados. 1.v)Explique a diferena entre os valores obtidos para t PLH e t PHL . Por que um maior que o outro? 2) Anlise do comportamento do circuito com o capacitor speed-up examinado no item (b). 2.i)Compare os atrasos de desligamento obtidos nos itens (a) e (b) do experimento. Caso haja diferenas, explique-as. 2.ii)Descreva o que ocorre durante os intervalos de atraso quando os capacitores so utilizados. 2.iii)O tempo de religamento do transistor ( t PHL ) foi afetado pelo uso do capacitor? 3) Anlise o circuito com o diodo de germnio examinado no item (c). 3.i)Compare os resultados obtidos com os resultados anteriores. 3.ii)Explique as diferenas observadas. 4) Comparao dos resultados obtidos pelos dois transistores (BC547 e BSX20). 4.i)Quais as diferenas observadas? 4.ii)Que caracterstica fundamental distingue os dois tipos de transistores? Se necessrio, consulte os respectivos datasheets.

Parte II Circuito TTL


Material utilizado Material: Montagem de teste, 1 osciloscpio, 1 fonte Tectrol. O diagrama esquemtico da montagem de teste mostrado na Fig. 5. Os sinais X e Y utilizados no experimento so gerados pela propria montagem de teste. Procedimento da Experincia Considere o circuito TTL da Fig. 4.

100k

A B

680

Figura 4. Circuito TTL.

a) Mantenha a impedncia de carga (680//1nF) desligada. Conecte a entrada B ao nvel 1 e a entrada A ao sinal X ( f 150 kHz). a.1) Examine no osciloscpio as ondas de entrada e sada, esboando-as num mesmo grfico. a.2) Mea a freqncia do sinal de entrada X. a.3) Mea os nveis dos sinais de entrada e sada. a.4) Mea os tempos de atraso t PHL e t PLH . b) Conecte a entrada B ao sinal Y ( f b.1) Esboce num mesmo grfico os sinais de entrada e a sada C do circuito. Obs: Utilize o sinal de entrada de menor freqncia (75 kHz) para sincronizar a varredura do osciloscpio. c) Mantendo as entradas como no item anterior, conecte a impedncia de carga (680//1nF). c.1) Esboce a forma de onda de sada.
+5V +5V +5V

75 kHz), mantendo a entrada A conectada ao sinal X

17

1K5

2 4 1 16

PRE

CLK K
CLR 3

BC549

CLK K
CLR 8

+5V

12

10

100K 22 20

1K5

74LS76 2 100 3,9nF 5

E
1K

330
11 10 12

+5V

~300kHz

Figura 5. Circuito TTL

B3

wx'w

IP

13

EF

74LS04

uv st qr ip 'u 's 'q 'i

A8

B
BC549 21

24

1K

'

'

BC549

gh 'g

ab Y` WX UV 'a 'Y 'W 'U

A7

23

' '''' '''' ' '

QRcd 'Qc

+5V

25 BC549

'

STef 'Se

{| '{

PRE

'

11

wx uv st qr 'w 'u 's 'q

A6

C2

680

16 +5V

1K

27

100 BC549 26 LN4244 28 F BSX20

kl ij gh ef 'k 'i 'g 'e

14

~75kHz

A5

' ' ' ' ' '' ''' ' ''' ' ' ' ' ' ' ' ' ' ' '

C1

BC549

yz 'y

d ' ' ' '

'

CD 'C

15

~150kHz

A4

15

18

}'} }~ '}

1K

100K

 '



!

"#

$% 

+5V

mn ' 'm

op 'o



+5V 1k5 C

1nF

9@ '9

&( '& )0 ') 12 '1 34 '3 56 '5 78 AB '7 'A GH

19 BC549

1nF

100k


1k5 D

A B


1k

Q5

680

Figura 6. Circuito TTL com sada totempole.

c.2) Mea a amplitude do nvel alto de sada. Considere agora o circuito TTL da Fig. 6 com sada totem-pole (pull-up ativo). d) Mantenha a impedncia de carga desligada, conecte a entrada B ao nvel 1 e a entrada A onda X ( f 150 kHz). d.1) Examine e esboce num mesmo grfico as formas de onda nos pontos A, D e F. d.2) Mea a amplitude dos nveis da sada. e.1) Examine no osciloscpio os sinais de entrada e a sada, esboando-os num mesmo grfico. f) Conecte a impedncia de carga (680//1nF). f.1) Esboce a forma de onda resultante. f.2) Mea a amplitude dos nveis da sada. Anlise dos Resultados 1) Anlise do comportamento do circuito no item (a) do experimento. 1.i) Explique o funcionamento do circuito. Quais os estados dos transistores e da sada para cada nvel do sinal de entrada? 1.ii) Explique os atrasos observados. 2) Anlise do comportamento do circuito no item (b). 2.i) Qual a funo lgica, relacionando entradas e sada, que foi observada? 2.ii) Explique o funcionamento do circuito. 3) Anlise do comportamento do circuito no item (c). 3.i)O que aconteceu com os nveis da sada quando a carga foi conectada? 3.ii)Explique o comportamento observado. 3.iii)Na presena da carga, podemos considerar que o circuito desempenha a funo lgica para a qual foi projetado? Por que? 4) Anlise do comportamento do circuito no item (d). 4.i) Quais os estados dos transistores Q 1 , Q 2 , Q 3 , Q 4 1e Q 5 e do diodo D quando a entrada A

e) Conecte a entrada B onda Y ( f

75 kHz), mantendo a entrada A conectada ao sinal X.

Q2

()

&'

!



Q1

Q3

"#$%

+5V


+5V

100

Q4 D
F

1nF

est no nvel alto? E quando ela est no baixo? 4.ii)Descreva e explique a relao entre os sinais observados em A, D e F no caso examinado. 5) Anlise do comportamento do circuito no item (e). 5.i)Qual a funo lgica desempenhada pelo circuito? 6) Anlise do comportamento do circuito no item (f). 6.i)Compare os nveis da sada obtidos no item (f) com os obtidos no item (c). 6.ii)Explique as diferenas observadas. 6.iii)Quem est alimentando a carga?

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