Temario Ed

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS
Digital
ELECTRONICA DIGITAL
OBJETIVO DE LA MATERIA: El alumno analizar y disear sistemas digitales combinacionales y secuenciales asncronos, as como el uso de dispositivos lgicos programables.
UNIDAD I FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS OBJETIVO: El alumno conocer las bases de las seales analgicas y digitales; aplicar las propiedades de los sistemas numricos en operaciones numricas bsicas y cdigos.
1.1
Fundamentos de los sistemas digitales[1]
En la ciencia, la tecnologa, los negocios y en todos los campos, se manejan cantidades; estas se miden, monitorean, registran, manipulan, observan o se utilizan en la mayora de los sistemas fsicos. Es importante, que podamos ser capaces de entender y representar sus valores de forma eficiente. Bsicamente existen dos formas de representar el valor numrico de cantidades: la analgica y la digital. Representacin Analgica: Cantidad que se representa mediante un voltaje, una corriente o un movimiento de un medidor que es proporcional al valor de esa cantidad. Ej. Velocmetro de un automvil, termmetro de mercurio, micrfono de audio, etc. Analgico = Contnuo
Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 1
C. Macario Gonzlez
Digital
Representacin Digital: Las cantidades no se reflejan mediante cantidades proporcionales, sino mediante smbolos llamados dgitos. Debido a la naturaleza discreta de las representaciones digitales, no existe ambigedad cuando se lee el valor de una cantidad digital. Ej. Reloj digital, calculadoras, Equipo de audio y video digital, sistema telefnico, etc. Digital = Discreto (escaln por escaln) 1.1.2 Relacin entre sistemas digitales los sistemas anlogos y los
Ventajas de las tcnicas digitales: Son ms fciles de disear El almacenamiento de informacin es ms fcil Mayor exactitud y precisin La operacin se puede programar Son menos susceptibles al ruido Se puede fabricar ms circuitera digital en los chips de los circuitos integrados Limitaciones de las tcnicas digitales: El mundo real es fundamentalmente analgico Para el mundo real ocupamos el siguiente diagrama a bloques de un sistema de control de temperatura que requiere un convertidor analgico a digital (ADC), aprovechando as las tcnicas de procesamiento digital y posteriormente mediante un convertidor digital a analgico (DAC) interpretarlo en el mundo real.
(Analgica) Dispositi vo AD de C medici n (Digital) Procesami ento digital (Analgica) DA C Controla dor Temper atura ajustada
Tempera tura (analgic a)
Figura 1.1 Diagrama a bloques de un control de temperatura.
C. Macario Gonzlez
Digital
1.2
Sistemas numricos y cdigos
En la tecnologa digital se utilizan los sistemas numricos y los cdigos, para representan cantidades mediante smbolos. A continuacin mostraremos los ms comunes. 1.2.1 Sistemas numricos Estamos familiarizados con el sistema numrico decimal, an siendo tan utilizado muchas veces no se observa su estructura ponderada. Este repaso ayudar a entender fcilmente la estructura de los otros sistemas numricos. 1.2.1.1 Bases numricos Sistema Decimal. Se compone de 10 nmeros o smbolos. Estos son: 0, 1, 2, 3, 4, 5, 6, 7, 8 y 9. Se dice que su base es 10, por que tiene 10 dgitos, debido a que el ser humano tiene 10 dedos, la palabra dgito se deriva del latn que quiere decir dedo. Cualquier sistema es un sistema de valor posicional, en el cual el valor del dgito depende de la posicin en que se encuentre, as el de ms peso es el MSD (dgito ms significativo por sus siglas en ingles), y el LSD (dgito menos significativo por sus siglas en ingles). Y el punto decimal separa las potencias positivas de las negativas. En general, cualquier nmero es implementado con la suma de los productos del valor de cada dgito y su valor posicional.
MS D Valores posicional 104 es Nmero 4 Decimal 103 5 102 101 100 . 7 8 9 . 10-1 3 10-2 4 10-3 2 LSD 10-4 1
C. Macario Gonzlez
Digital
. 1 0.1 0.01 0.00 1 0.00 01
10 000 40 000
1 000
100
10
Equivalen cias
5 000
700
80
Nm. Decimal 45789.342 1
Tabla 1.1 Sistema de valor posicional para los nmeros decimales Conteo decimal: Se inicia en 0 en la posicin de las unidades y se toma cada smbolo progresivamente hasta el 9. Luego se suma 1 a la posicin ms alta combinndola con el 0, formando as 10, hasta llegar al 19; posteriormente 20..29 as hasta 99. Luego se suma un 1 a la tercera posicin combinndola con el 0, formando as el 100 hasta el 999 y as sucesivamente. Otra caracterstica, es que, utilizando slo dos posiciones decimales, se puede contar hasta 102 = 100 nmeros (del 0 al 99). En general, con N posiciones o dgitos se puede contar hasta 10N nmeros diferentes incluyendo el cero. El nmero mayor siempre ser 10N-1. Sistema Binario. Se compone de 2 nmeros o smbolos. Estos son: 0 y 1. Se dice que su base es 2, por que tiene 2 dgitos, se puede usar para representar cualquier cantidad en el sistema decimal y en otros sistemas.
9 0.3 0.04 0.00 2

C. Macario Gonzlez
0.00 01
Digital
Cualquier sistema es un sistema de valor posicional, en el cual el valor del dgito depende de la posicin en que se encuentre, as el de ms peso es el MSB (Bit ms significativo por sus siglas en ingles), y el LSB (Bit menos significativo por sus siglas en ingles). Y el punto decimal separa las potencias positivas de las negativas. En general, cualquier nmero es implementado con la suma de los productos del valor de cada dgito y su valor posicional.
MSB Valores posicional es Nmero Binario 28 1 256 256 27 26 25 24 23 0 128 0 1 1 1 22 1 21 20 0 0 . 2-1 2-2 . . 8 4 2 1 0.5 0.12 5 0.25 0.06 25 1 1 2-3 1 LSD 2-4 1
64
32
16
Equivalenc ias
Equivalent e decimal 324.93753 24
32
16
Tabla 1.2 Sistema de valor posicional para los nmeros binarios.
0 0.5 0.12 5 0.25 0.06 25
Conteo binario: Se inicia en 0 en la posicin de las unidades y se toma cada smbolo progresivamente hasta el 1. Luego se suma 1 a la posicin ms alta combinndose con el 0, formando as el 10, hasta llegar al 11. Luego se suma un 1 la tercera posicin combinndolo con 00, as 100 hasta el 111. y as sucesivamente.
C. Macario Gonzlez
Digital
Como se vio para el sistema decimal, tambin es cierto que con el sistema binario usando N bits su pueden realizar hasta 2N conteos. P. Ej. Con dos bits 22 pueden hacerse hasta 4 conteos (del 00 al 11). El nmero mayor siempre ser 2N-1. Observe la secuencia de conteo binario:
Pes 2 os 3 0 0 0 0 0 0 0 0 2 2 2
2 1 0
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
Equivalente decimal 0 1 2 3 4 5 6 7
Pes 23 os 1 1 1 1 1 1 1 1
22 21 20 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
Equivalente decimal 8 9 10 11 12 13 14 15
Tabla 1.3 Conteo binario Sistema Octal. Se compone de 8 nmeros o smbolos. Estos son: del 0 al 7. Se dice que su base es 8, por que tiene 8 dgitos, se puede usar para representar cualquier cantidad en el sistema binario, decimal o en otros sistemas. Cualquier sistema es un sistema de valor posicional, en el cual el valor del dgito depende de la posicin en que se encuentre, as el de ms peso es el MSB (Bit ms significativo por sus siglas en ingles), y el LSB (Bit menos significativo por sus siglas en ingles). Y el punto decimal separa las potencias positivas de las negativas. En general, cualquier nmero es implementado con la suma de los productos del valor de cada dgito y su valor posicional.
MSB
LSD
C. Macario Gonzlez
Digital
Valores posicional es Nmero Octal
88 0
87 86 85 84 83 0 0 0 0 4096 4 512
82 6
81 80 3 1
. 8-1 8-2 . . 1 5
8-3 0
8-4 0
Equivalenc ias
3276 8 2621 44 2097 152 1677 7216 0 0 0 0

0 1 2 3 4
64
1 . 1.9 X 10-3 0.01 5625 0.12 5 2.4 X 10-4
Equivalent e decimal 2464.2031 25
Tabla 1.4 Equivalencias de Octal a Decimal. Conteo Octal: Se inicia en 0 en la posicin de las unidades y se toma cada smbolo progresivamente hasta el 7. Luego se suma 1 a la posicin ms alta y se combina con 0, as 10 significa 8 en decimal, hasta llegar al 77. Luego se suma 1 a la tercera posicin combinado con 00, as 100 hasta el 777 y as sucesivamente. Como se vio para el sistema decimal, tambin es cierto que con el sistema octal usando N bits su pueden realizar hasta 8N conteos. P. Ej. Con dos bits 82 pueden hacerse hasta 64 conteos (del 00 al 63).El nmero mayor siempre ser 8N-1. Observe la secuencia de conteo octal:
Peso 81 80 s Equivalen cia decimal 0 1 2 3 4 peso 81 80 s 2 2 2 2 2 0 1 2 3 4 Equivale ncia decimal 16 17 18 19 20
204 8 0
384
. . 0.07 8125 0.12 5 0 0
24
C. Macario Gonzlez
Digital
1 1 1 1 1 1 1 1
5 6 7 0 1 2 3 4 5 6 7
5 6 7 8 9 10 11 12 13 14 15
2 2 2 3 3 3 3 3 3 3 3
5 6 7 0 1 2 3 4 5 6 7
21 22 23 24 25 26 27 28 29 30 31
Tabla 1.5 Secuencia de conteo Octal. Sistema Hexadecimal. Se compone de 16 nmeros o smbolos. Estos son: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E y F. Se dice que su base es 16, por que tiene 16 dgitos, se puede usar para representar cualquier cantidad en el sistema binario, decimal, octal o en otros sistemas. Cualquier sistema es un sistema de valor posicional, en el cual el valor del dgito depende de la posicin en que se encuentre, as el de ms peso es el MSB (Bit ms significativo por sus siglas en ingles), y el LSB (Bit menos significativo por sus siglas en ingles). Y el punto decimal separa las potencias positivas de las negativas. En general, cualquier nmero es implementando con la suma de los productos del valor de cada dgito y su valor posicional.
MSB Valores 16 16 168 167 166 5 164 3 posicionales Nmero 0 0 0 0 C 1 hex. 1,048,57 6 16,777,2 16 268,435, 456 4,294,96 7,296 65,536 4,096 LSD 162 A 161 2 16
0
. .
16- 16- 161 2 3
16-4 0
256
Equivalenci as
16
1 2.44 X10-4 3.9X 10-3 0.06 25

C. Macario Gonzlez
1.52 X10-5
Digital
Equivalente decimal 793127.160 15
4,09 6 786, 432 0
2,56 0
. 7 0.03 5 0.12 5 0 0
32
Tabla 1.6 Equivalencias de Hexadecimal a Decimal. Conteo Hexadecimal: Se inicia en 0 en la posicin de las unidades y se toma cada smbolo progresivamente hasta el 9, despus se anexa el smbolo de la letra A, que equivale al 10 en decimal, as de acuerdo al abecedario hasta la letra F, que equivale a 15 en decimal. Luego se suma 1 a la posicin ms alta y se combina con 0, as 10, representa el nmero 16 en decimal, hasta llegar al FF. Luego se suma 1 la tercera posicin combinando con 00, as 100 hasta el FFF y as sucesivamente. Como se vio para el sistema decimal, tambin es cierto que con el sistema hexadecimal usando N bits su pueden realizar hasta 16N conteos. P. Ej. Con dos bits 162 pueden hacerse hasta 256 conteos (del 00 al FF). El nmero mayor siempre ser 16N-1. Observe la secuencia de conteo hexadecimal:
Peso s 1 1 61 60 0 1 2 3 4 5 6 7 8 9 A B C D Equivalencia decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 Pes os 1 6
1
160 0 1 2 3 4 5 6 7 8 9 A B C D
Equivalencia decimal 16 17 18 19 20 21 22 23 24 25 26 27 28 29
1 1 1 1 1 1 1 1 1 1 1 1 1 1
C. Macario Gonzlez
Digital
E F
14 15
1 1
E F
30 31
Tabla 1.7 Secuencia de conteo Hexadecimal 1.2.1.2 Conversin entre bases A)BINARIO A DECIMAL Como es un sistema posicional, donde cada bit soporta cierto peso dependiendo de su posicin relativa al LSB. Entonces: 1 25 1 0 1 1 . . 1 2-1 + . 5X + 1 0 22
1 + 2-3
+ 24 + 22 + 21 + 20
16 8X 4X 2X 1X + + + + . X1 1 0 1 1 16 + 8 + 0 + 2 + 1
. + 125 X1 0.12 27.6 . 0.5 + 0 + 5 25
Tabla 1.8 Equivalencia de Binario a Decimal B)DECIMAL A BINARIO Existen dos mtodos. El primero es el inverso del proceso anterior. El segundo es el de Divisin repetida entre 2, que es en el que nos enfocaremos en el siguiente prrafo. Se realiza la divisin repetida del nmero decimal entre 2 y se escribe el residuo despus de cada divisin hasta obtener el cociente de o y se coloca del LSB al MSB, como se ver a continuacin:
27 = 13 2 13 =6 2
Residuo de 1 Residuo de 1
------ ----- ----- ---------------- ----- ----------
LSB
C. Macario Gonzlez
Digital
6 = 12 2 3 = 12 2 1 = 12 2
Residuo de 0 Residuo de 1 Residuo de 1 2710=
------ -------------------1 1 0 1 12 MS B
Figura 1.2 Equivalencia de Decimal enteros a Binario. Ahora para las fracciones, en lugar de dividirse se multiplican por la base, en este caso 2 y el entero es el que se coloca pero ahora a partir del MSB hacia el LSB, nuevamente se toma slo la fraccin para volver a multiplicar por la base. 0.625 X 2 = 1.2.5 0.25 X 2 = 0.5 0.5 X2= 1 entero se coloca entero se coloca entero se coloca ---M SB
----- -------- ----- --- LS -B
0.62510= .1 0 12 Figura 1.3 Equivalencia de Decimal fraccionario a Binario. C) OCTAL A DECIMAL La mecnica para realizar las conversiones de Octal a Decimal es igual que con la base 2, lo nico que hay que hacer es cambiar a la base 8. 3 0 1 . 4 0 0 2 1 0 -1 -2 + + 8 + 8 + 8 . 8 + 8 + 8-3 . . 4096 512 64 8X 1X 12 0.01 + + + + . + + 001 X0 X6 X3 0 1 5X 5X0 9X1 1 0.1 193.12 0 + 0 + 192 + 0 + 1 . + 0 + 0 25 5 0 85 0 84
C. Macario Gonzlez
Digital
D)
Tabla 1.9 Equivalencia de Octal a Decimal DECIMAL A OCTAL
Tambin pueden llevarse a cabo los dos mtodos, el inverso del proceso anterior y el de Divisin Repetida ahora entre 8. Se realiza la divisin repetida del nmero decimal entre 8 y se escribe el residuo despus de cada divisin hasta obtener el cociente de 0 y se coloca del LSB al MSB, como se ver a continuacin:
193 = 24 8 24 =3 8 3 =0 8
Residuo de 1 Residuo de 0 Residuo de 3 19310=
----- --------------------3 0 18
LSB
MS B
Figura 1.4 Equivalencia de Decimal enteros a Octal. Ahora para las fracciones, en lugar de dividirse se multiplican por la base, en este caso 8 y el entero es el que se coloca pero ahora a partir del MSB hacia el LSB. 0.125 X 8 =1 0.0 X 8 = 0 entero se coloca entero se coloca -------- ---M SB LS B
0.12510 .1 08 Figura 1.5 Equivalencia de Decimal fraccionarios a Octal. E) OCTAL A BINARIO La facilidad para la conversin de este sistema de numeracin es que se realiza convirtiendo cada dgito octal a su equivalente binario de tres dgitos, como se muestra en la tabla siguiente:
C. Macario Gonzlez
Digital
Dgito octal Equivalente binario
00 00 01 01 10 10 11 11 0 1 0 1 0 1 0 1
Tabla 1.10 Equivalencia de Octal a Binario. Por ejemplo: Convertir 5748 = 101 5 7 4 111 1002 10 11 10 1 1 0 Figura 1.6 Conversin de Octal a Binario. F) BINARIO A OCTAL Es la operacin inversa del proceso anterior, los bits del nmero binario se agrupan en grupos de 3 bits, iniciando con el LSB, luego cada grupo se convierte a su equivalente octal, como en la tabla anterior. Por ejemplo: Convertir 11011111011112=001,101,111,101,111=157578 G)HEXADECIMAL A DECIMAL Se parte de que cada posicin de los dgitos hexadecimales tiene un peso que es una potencia de 16. El LSD tiene un peso de 160 =1; la siguiente posicin mayor del dgito tiene un peso de 161=16 y as sucesivamente. El proceso de conversin se demuestra en el siguiente ejemplo: 2AF.9116= 10 2 A F . 9 1 2 1 0 -1 16 + 16 + 16 . 16 + 16-2 2X2 AX1 9X0.0 1X3. + + FX1 . + 56 6 625 9-3 0.562 687.56 512 + 160 + 15 . + 3.9-3 5 6410 Tabla 1.11 Conversin de Hexadecimal a Decimal.
C. Macario Gonzlez
Digital
H) DECIMAL A HEXADECIMAL Esta conversin emplea la divisin repetida entre 16, como en las conversiones de decimal a binario y de decimal a octal. Por ejemplo: 42310= 16
423 = 26 + residuode7 16 26 = 1 + residuode10 16 1 = 0 + residuode1 16
. Figura 1.7 Conversin de Decimal a Hexadecimal I) HEXADECIMAL A BINARIO
716
Al igual que el sistema Octal, el sistema hexadecimal se usa como un sistema taquigrfico para representar nmeros binarios; cada digito hex se convierte a su equivalente binario de cuatro dgitos.
Dgito 0 1 2 3 4 5 6 7 8 9 A B C D E F hexadecimal Equivalente 000 000 001 00 010 01 01 01 100 10 10 10 11 11 11 11 binario 0 1 0 11 0 01 10 11 0 01 10 11 00 01 10 11
Tabla 1.12 Equivalencia de Hexadecimal a Binario. Por ejemplo: 9F316= 1001,1111,0011=1 0 0 1 1 1 1 1 0 0 1 1 J) BINARIO A HEXADECIMAL Es exactamente el proceso inverso al anterior. El nmero binario se agrupa en conjuntos de cuatro bits y cada conjunto se convierte a su dgito equivalente hex. Los ceros se agregan, para completar un conjunto de cuatro bits.
2
C. Macario Gonzlez
Digital
Por ejemplo: 1111001010101110101 2= 0101 = 7 9 5 7 516
0111 1001 0101 0111
K)HEXADECIMAL A OCTAL Y BISEVERSA Los sistemas hex y octal con frecuencia se usan en un sistema digital como una forma taquigrfica para representar series de bits. En el trabajo de cmputo, las series de hasta 64 bits no son poco usuales. Estas series binarias no siempre representan un valor numrico, sino, como se averiguar, pueden ser algn tipo de cdigo que transmita informacin no numrica. Cuando se trata de un nmero muy grande de bits, es ms conveniente y hay menos riesgo de error, escribir los nmeros binarios en hex u octal. Suponga que tiene una impresin del contenido de 50 ubicaciones de memoria, cada una con 16 bits, y la est cotejando contra otra lista. Preferira cotejar 5 nmeros como este: 1101111110000110, o 50 nmeros como este: DF86? Cul sera ms probable que se leyera incorrectamente?. Convierta B2FA16 a octal y a binario 1ro. convertimos a binario B2FA16= 10110010111110002 2do. Agrupamos en conjunto de 3bits para convertir a octal 001 011 001 011 111 000 =1 3 1 3 7 08 Convierta 740238 a binario y a hexadecimal 1ro. convertimos a binario 740238= 1111000000100112 2do. Agrupamos en conjunto de 3bits para convertir a octal 111 1000 0001 0011= 7 8 1 3 16 1.2.1.3 Operaciones con las diferentes bases
C. Macario Gonzlez
Digital
NOTACIN EN COMPLEMENTO A 2 [2]. Generalmente en las computadoras se utilizan los nmeros binarios. Sin embargo, cuando se requiere trabajar con nmeros con signo, es necesario utilizar un cdigo especial denominado Notacin en Complemento a 2. En la figura 1.8 se muestra un registro o posicin de almacenamiento en un microprocesador, el cual tiene espacio para datos de 8 bits, la posicin de los bits se enumeran del 7 al 0. Los valores de las posiciones binarias se muestran en la parte inferior del registro. El bit 7 ser el de la posicin del 128, el bit 6 el de la posicin del 64, etc. 7 6 5 4 3 2 1 0 1 Valores binarios 6 3 1 2 8 4 2 1 de posicin. 4 2 6 8 Figura 1.8 Etiquetas de las posiciones de memoria de un registro de 8 bits La organizacin ms frecuente de un registro de 8 bits utilizado para almacenar nmeros con signo se muestra en la figura 1.9 en donde el bit 7 de ambos registros es el bit de signo. Con un 0 en la posicin del bit con signo indica que el nmero es positivo, mientras que un 1 indica que el nmero es negativo. 7 6 5 3 2 4 1 6 3 8 2 4 1 2 0 1 7 () 6 5 4 3 2 1 0
( 6 + 4 )
C. Macario Gonzlez
Digital
Bit de signo Valores binarios de posicin.
Bit de signo
Notacin en complemento a 2
Figura 1.9 Nmeros con signo. Si el nmero con signo es negativo, el registro tendr la forma en complemento a 2 de ese nmero. La tabla 2 muestra la notacin en complemento a 2 para nmeros positivos y negativos. Donde para el +0 es 00000000, mientras que para 1, su notacin es 11111111 en complemento a 2.
Decimal +127
. .
Representaci n de nmeros con signo 0111 1111

. .
. +8 +7 +6 +5 +4 +3 +2 +1 0 -1 -2 -3 -4 -5 -6 -7 -8 .
. .
. 0000 1000 0000 0111 0000 0110 0000 0101 0000 0100 0000 0011 0000 0010 0000 0001 0000 0000 1111 1111 1111 1110 1111 1101 1111 1100 1111 1011 1111 1010 1111 1001 1111 1000 .
. .
Nmeros positivos representados igual que en binario puro
Nmeros negativos representados en forma de Complemento a 2
-128
1000 0000
Tabla 1.12a Nmeros decimales con signo y sus equivalentes en la notacin de complemento a 2.
C. Macario Gonzlez
Digital
Pasos para la conversin en complemento a 2 de nmeros decimales negativos a binarios con signo: 1er. Paso.- Listar el nmero decimal sin signo. 2do. Paso.- Convertir el nmero decimal a binario. 3er. Paso.- Complementar cada bit, formando el complemento a 1 4to. Paso.- Sumar un nmero 1 al complemento a 1. Ejemplo. Cul sera la notacin en complemento a 2 de 7?
1er.Pa Escribirlo en decimal so 2do Paso 3er Paso 4to Paso Result ado Convertir el decimal a binario Complementar bit Sumar 1 cada 7 0000 0111 1111 1000 + 1 1111 1001
Figura 1.10 Conversin de un nmero decimal negativo a binario con signo. Pasos para la conversin en complemento a 2 de nmeros binarios con signo a decimales negativos: 1er. Paso.- Listar el nmero binario en complemento a dos. 2do. Paso.- Complementar cada bit, formando el complemento a 1 3er. Paso.- Sumar un 1 al complemento a 1. Ejemplo. Cul es el equivalente decimal negativo, para el nmero binario con signo 1111 1001?
1er.Paso Escribirlo en complemento a 2 1111 1001
C. Macario Gonzlez
Digital
2do Complementar cada Paso bit 3er Paso Sumar 1 Resultad o
0000 0110 + 1 0000 0111
= 7
Figura 1.11 Conversin de un nmero binario con signo a un nmero decimal negativo. Nota: Para obtener el Complemento a 1, solo se invierten unos por ceros . Para obtener el Complemento a 2, se complementa a 1 (invierten 1s por 0s) y se suma 1 al LSB. 1.3 Aritmtica binaria Sumar restar o multiplicar nmeros binarios, se realiza de forma similar a la aritmtica decimal. Son cuatro reglas que pueden tener lugar en la suma de dos dgitos binarios (bits) en cualquier posicin: 0+0= 0 1+ 0= 1 1+ 1= 10 1+ 1 + 1= 1 1
= 0 + acarreo de 1 a la siguiente posicin = 1 + acarreo de 1 a la siguiente posicin
Figura 1.12. Reglas para la suma binaria La regla tres, 01+01=10 muestra que el bit ms significativo es arrastrado a la siguiente posicin de orden superior. En la regla
C. Macario Gonzlez
Digital
cuatro, 01+01+01=11, aqu los sumandos y el arrastre son unos. Veamos algunos ejemplos: 11 11 1 1 100(4 1001 11.011 ) (9) (3.375) +011 +1111 +10.110 (3) (15) (2.750) 111 11000 110.0 (7) (24) 01(6.125) Figura 1.13 Ejemplos de la suma binaria Las reglas para la resta binaria se clasifican de la manera siguiente: las tres primeras son iguales que la resta decimal, la ltima regla requiere un prstamo de la siguiente posicin ms significativa (la posicin del 2). Con el prstamo el minuendo se convierte en el binario 10, con un sustraendo 01 la diferencia es 1. 0-0= 0 1-1= 0 1-0= 1 0-1= 1 = 10 de acarreo a la siguiente posicin
Figura 1.14. Reglas para la resta binaria 100 (4) +1+ 1 -011 (3) 00 1(1) 1 0 (9) +1 +1 - 1 1 1 (15) 1 1 0 0 (-6)* 1 1 0 1 11.011 (3.375) +1 - 1 0 . 1 1 0 (2.750) 00.10 1 (0.625)
Figura 1.15. Ejemplos de la resta binaria * Vea Aritmtica en complemento a 2
C. Macario Gonzlez
Digital
Aritmtica en complemento a 2. Un microprocesador puede utilizar nmeros en complemento a 2 porque puede complementar, incrementar y sumar nmeros binarios. Los microprocesadores no tienen circuitera para restar, para esto utiliza un sumador y nmeros en complemento a 2 para realizar la sustraccin. Observe el siguiente ejemplo de sumar +7 y 3. El nmero +7 se coloca normal, 0000 0111, sin embargo el nmero 3, de acuerdo a la tabla 14, (o convierta como ud. ya lo sabe) es 1111 1101 en la notacin en complemento a 2. Se suman como si fueran nmeros binarios regulares, obteniendo 1 0000 0100. El MSB es un arrastre de <<overflow>> del registro de 8 bits y se descarta; por lo tanto, el resultada es 0000 01002=410. Primer sumando Segundo sumando Suma ( +7) ( - 3) ( +4) Desca rtar Overfl ow Figura 1.16 Ejemplos de suma en complemento a 2 El siguiente ejemplo es la resta de los nmeros decimales con signo +6 de +2. El Minuendo (+2) es igual a (0000 0010), el sustraendo (+6) es igual a (0000 0110). Este sustraendo se convierte a su forma en complemento a 2 (complementar y sumar 1) dando 1111 1010. Los nmeros (0000 0010 y 1111 1010) se suman como si fueran nmeros binarios dando una suma de (1111 1100), que es igual a -410 0000 01 1 1 1111 1 1 01 1 0000 0100
C. Macario Gonzlez
Digital
Minue ndo Sustra endo
(+2 )
0000 0010
Difere ncia
Convier te a = 0000 + 1111 (+6 Comple 0110 1010 ) meto a 2 111111 (-4) 00
Figura 1.17. Ejemplos de resta en complemento a 2 utilizando suma La multiplicacin binaria se lleva a cabo de la misma manera que la multiplicacin decimal. El proceso en realidad es ms simple, puesto que los dgitos multiplicadores son 1 o bien 0. Lo que se complica es la suma de varios renglones de nmeros binarios, observe el ejemplo: 1 00101 X 1011 1 00101 10 0101 0000 00 10010 1 110 0 1 Producto 0 111 final (407) Figura 1.18 Ejemplo de una multiplicacin binaria Productos parciales Multiplicand o (37) Multiplicado r (11)
C. Macario Gonzlez
Digital
La mayora de las mquinas digitales slo pueden sumar dos nmeros binarios a la vez. Por esta razn los productos parciales pueden sumarse de dos en dos y su suma se agrega al tercero y as sucesivamente. Existe otra multiplicacin realizada por complemento r: 1.- Se colocan el Multiplicando y el Multiplicador 2.- En una columna del lado derecho, se reserva un espacio con ceros para la suma. 3.- Se detecta el bit menos significativo del multiplicador y se toman dos decisiones: a) Si es cero, se realiza un corrimiento a la derecha b) Si es uno, se hace una suma parcial anterior con el multiplicando y un corrimiento a la derecha. 4.- Se detecta el siguiente bit del multiplicador, y se realiza el paso 3. Multiplicar la siguientes cantidades binarias por el mtodo de complemento r. Multipli cando Multipli cador 10 11 x1 01 1 0 1 Productos final 0000 0000 0000 +1011 1011 01011 001011 + 1011 110111
Figura 1.19 Ejemplo de una multiplicacin binaria con complemento r.
C. Macario Gonzlez
Digital
El proceso de la divisin binaria, es el mismo que se sigue para nmeros decimales, con el nombre de divisin larga. El proceso real es ms simple en binario porque cuando verificamos cuntas veces cabe el divisor en el dividendo slo existen dos posibilidades: 0 o 1. Veamos un ejemplo simple: Dividir10102 entre 1002 o 10/4 en decimal. 1 1 1 0.1 1 101 0 0.0 0 10 0 1 00 100 0 Figura 1.20 Ejemplo de la divisin binaria. OPERACIONES BASICAS EN BINARIO, OCTAL Y HEXADECIMAL Las operaciones bsicas son la suma, la resta, la multiplicacin y la divisin. A continuacin realizamos algunos ejemplos de cada operacin utilizando el mtodo tradicional. Nmeros binarios 1 1 11 0 1 1 0 100 1 101 1 1 1 10 10 10101 X 101 10 10101
0010 0101 + 1010 1010 1010 0110
1 1010 0 1011 01 0
C. Macario Gonzlez
Digital
1 01 1 1 0101 47253 01 + 15620 1 201 51 AB982 3F1 +1258 ACE1 10584 352 25 41 165 2
1010 101 5271 0 X 17
010 011 5769 8
Nmeros octales
51
Nmeros hexadeci males
4AF C 125 A
BFD 231 X DE2
45AF E
Figura 1.21 Ejemplos de operaciones aritmticas. 1.2.2 Cdigos[1] Se llama codificacin cuando representamos smbolos mediante nmeros, letras o palabras de smbolos se les llama cdigo. P.ej. El cdigo Morse que representa letras del alfabeto por medio de puntos y rayas. 1.2.2.1 Numricos Debido a que el mundo externo es decimal por naturaleza, entonces las conversiones entre decimal y binarios se realizan con frecuencia. As cualquier nmero decimal se puede representar por un nmero binario equivalente, en caso de grandes cantidades estas conversiones pueden ser largas y complicadas, para esto se
C. Macario Gonzlez
Digital
usa un medio de codificacin, de nmeros decimales que combinan algunas de las caractersticas de los sistemas decimal y binario. Cdigo Decimal Codificado en Binario Si cada dgito de un nmero decimal se representa por medio de su equivalente binario, el resultado es un cdigo llamado BCD por sus siglas en ingles.
BCD 4 2 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0
Decimal 0 1 2 3 4 5 6 7 8 9
8 0 0 0 0 0 0 0 0 1 1
1 0 1 0 1 0 1 0 1 0 1
Tabla 1.13 Equivalencia de Decimal a Cdigo Decimal Codificado en Binario. Debido a que un dgito binario puede ser tan grande como 9, se requieren 4 bits para codificar cada dgito. (910=10012). Ejemplo: Convierta el nmero 95610 a cdigo BCD 95610 = 100101010110BCD En el cdigo BCD no se usan los nmeros 1010,1011,1100,1101,1110,1111. Slo se usan 10 de los 16 grupos posibles del cdigo binario de cuatro dgitos. Si alguno de los nmeros de dgitos prohibidos se presenta en una mquina usando el cdigo BCD, por lo general indicar error. Convierta 0100001101101101 01110101BCD a su equivalente decimal
C. Macario Gonzlez
Digital
0100 0011 0110 1101 4 3 6 # prohibido Comparacin de BCD y binario
0111 0101= 7 5 10
Es importante entender que el BCD no es otro sistema de numeracin como el binario, el octal, el decimal o hexadecimal. Es de hecho el sistema decimal con cada dgito codificado en su equivalente binario. Tambin es importante entender que un nmero BCD no es lo mismo que el binario directo. Para ilustrar esto, tome el nmero 137 y compare sus cdigos binarios directo y BCD: 13710= 100010012 13710= 0001 0011 0111BCD (Binario) (BCD)
El cdigo BCD, usa los 10 primeros nmeros binarios para representar los 10 dgitos, los restantes seis dgitos (1010, 1011, 1100, 1101, 1110 y 1111) no se utilizan, en la tabla 1.14, se muestran los cdigos ponderados, llamado as porque el valor representado est calculado al tomar la suma de cada dgito por su peso.
Dgito Decim al 0 1 2 3 4 5 6 7 Cdi go 8421 0000 0001 0010 00 11 0100 0101 0110 0111 Cd igo 542 1 000 0 000 1 001 0 001 1 010 0 100 0 100 1 101 Cdi Cdigo go Exceso 2421 de 3 0000 0001 0010 0011 0100 1011 1100 1101 0011 0100 0101 0110 0111 1000 1001 1010 Cdi go 2 de 5 1100 0 1010 0 1001 0 1000 1 0110 0 0101 0 0100 1 0011
C. Macario Gonzlez
Digital
8 9 no se usa
1000 1001
0 101 1 110 0
1110 1111
1011 1100
0 0010 1 0001 1
Tabla 1.14 Equivalencia de Decimal a Cdigo Decimal Codificado en Binario y Cdigo Ponderado. 1.2.2.2 Alfanumricos Una computadora debe ser capaz de manejar informacin no numrica, es decir, reconoce cdigos que representan letras del alfabeto, signos de puntuacin y otros caracteres especiales. Estos cdigos se llaman cdigos alfanumricos. Un cdigo alfanumrico completo incluye 26 letras minsculas, 26 muysculas, 10 dgitos numricos, 7 signos de puntuacin y entre 20 y 40 caracteres adicionales como +, /, #, %,* y otros. Es decir todo los diversos caracteres y funciones que se encuentran en un teclado de computadora. P.ej. El cdigo a ASCII (Cdigo Internacional Estndar para Intercambio de Informacin), el cual est formado por 7 dgitos y por ende 27 = 128 grupos de cdigos, observe la tabla 1.15.
LSBs 000 0 000 1 (0) (1)
000 (0) NUL Nulo SOH Inicio de
001 (1) DLE Escapar de enlace de datos DC1 Control
010 (2) SP Espacio !
MSBs 011( 100( 3) 4) 0 1 @ A
101( 5) P Q
110 (6) Carcter de respaldo a
111 (7) p q
C. Macario Gonzlez
Digital
001 0 011 1 010 0 010 1 011 0 011 1 100 0 100 1 101 0 101 0 101 0 101 0 101 0 101 0
(2) (3)
(4)
encabeza do STX Inicio de texto ETX Fin de texto EOT Fin de la transmisi n ENQ Indagar ACK Admitir BEL Timbre BS Espacio atrs HT Tabulador horizontal LF Alimentac in de lnea VT Tabulador vertical FF Alimentac in de forma CR regreso del carro SO Cdigo de inhabilitac in SI Cdigo de habilitaci n
DC2 DC3 directo
2 3
B C
R S
b c
r s
DC4 NAK Recibimiento negativo SYN Sincronizacin ETB Fin del bloque de transmisin CAN Cancelar EM Fin del medio SUB Sustituir ESC Escapar FS Separador de forma GS Separador del grupo RS Separador de registro US Separador de unidad
(5) (6) (7) (8) (9)
% & ( )
5 6 7 8 9
E F G H I
U V W X Y
e f g h i
u v w x y
(A)
(B)
(C)
<
(D)
(E)
>
DEL Borrar intil
(F)
Tabla 1.15 Cdigo Estndar Americano para el Intercambio de informacin (ASCII)
1.2.2.3 Deteccin y correccin de error
C. Macario Gonzlez
Digital
Actualmente es importante trasmitir informacin de un dispositivo transmisor a otro receptor; es decir, transmisin de voz digitalizada mediante un enlace de microondas. Cuando se realizan esta transmisin, existe la posibilidad de que ocurran errores, la causa principal es el ruido elctrico, el cual consiste en fluctuaciones, espurias de montaje o corriente estn en todo los sistemas electrnicos con grados variables. Observe la figura 1.22
Figura 1.22 Ejemplos de ruido que causa un error en la transmisin de datos digitales.
Observe la figura 1.22 el transmisor enva una seal digital libre del ruido mediante una lnea de la seal a un receptor. Esta seal lleva un cierto grado de ruido superpuesto sobre la seal original. El ruido tiene una amplitud tan grande, que alterar el nivel lgico de la seal, como lo hace en el punto X. Interpretando incorrectamente ese bit como un 1 lgico, lo cual no es lo que el transmisor envi. Por esta razn, en muchos sistemas digitales se emplea un mtodo para la deteccin de errores, entre ellos el mtodo de paridad. Muchos sistemas emplean un bit de paridad como un medio para la deteccin de errores. Cualquier grupo de bits contiene un nmero par o impar de 1s. Un bit de paridad se une a un grupo de bits para hacer al nmero total de 1s en un grupo siempre par o
C. Macario Gonzlez
Digital
siempre impar. Un bit de paridad par hace al nmero total de 1s par, y un bit de paridad impar hace al total impar. Un sistema dado opera con paridad par o impar, pero no ambas. P. ej., si un sistema opera con paridad par, se hace una revisin en cada grupo de bits recibido para asegurarse de que el nmero total de 1s en este grupo es par. Si hay un nmero impar de 1s ha ocurrido un error. Para ilustrar cmo se unen bits de paridad a un cdigo, la tabla 1.16 lista los bits de paridad para cada nmero BCD para ambas paridades, par e impar. El bit de paridad para cada nmero BCD se encuentra en la columna P.
PARIDAD PAR P BCD 0 0000 1 0001 1 0010 0 0011 1 0100 0 0101 0 0110 1 0111 1 1000 0 1001
PARIDAD IMPAR P BCD 1 0000 0 0001 0 0010 1 0011 0 0100 1 0101 1 0110 0 0111 0 1000 1 1001
El bit de paridad puede unirse al cdigo ya sea al principio o al final, dependiendo del diseo del sistema. Ntese que el nmero total de 1s, incluyendo el bit de paridad, es siempre par para la paridad par y siempre impar para la paridad impar.
Tabla 1.16 El Cdigo BCD con bis de paridad. Detectando un error Un bit de paridad permite la deteccin de un error de un solo bit (o cualquier nmero impar de errores, lo cual es muy improbable) pero no puede buscar dos errores en un grupo. P. ej.
C. Macario Gonzlez
Digital
Supongamos que queremos trasmitir el cdigo BCD 0101. (La paridad puede usarse con cualquier nmero de bits; usamos cuatro para ilustrar). El cdigo total trasmitido, incluyendo el bit de paridad, es Bit de parida par 00101 Cdigo BCD
Supongamos ahora que ocurre un error en el tercer fin de la izquierda (el 1 se convierte en 0) como sigue:
Bit de parida par 00001 Bit de error
Cuando se recibe este cdigo, la circuitera de revisin de paridad determina que hay slo un 1 (nmero impar), cuando debera haber un nmero par de 1s. Debido a que un nmero par de 1s no aparece en el cdigo cuando ste se recibe, se indica un error. Un bit de paridad impar tambin provee una manera similar para la deteccin de un solo error en un grupo de bits.
UNIDAD II ALGEBRA BOOLEANA, COMPUERTAS Y FAMILIAS LGICAS OBJETIVO: El alumno aplicar el algebra booleana en la minimizacin de funciones lgicas y conocer las familias lgicas. El lgebra booleana puede definirse como cualquier otro sistema deductivo, con un conjunto de elementos, un conjunto de operadores y un nmero de axiomas no probados o postulados y slo permite dos valores posibles: 0 y 1. As el 0 y el 1 booleanos no presentan nmeros reales, sino el estado de una variable de voltaje, solo que se llama nivel lgico. 0 a cualquier voltaje de 0
C. Macario Gonzlez
Digital
a 0.8 volts, mientras que 1 se asigna al intervalo de 2 a 5 volts (los valores entre 0.8 y 2 volts estn indefinidos ni 0 ni 1 y en circunstancias normales no se deben presentar). En la lgica digital se usan otros trminos como sinnimos de 0 y 1, como se muestra en la siguiente tabla: 0 lgico Falso Desactivad o Bajo No Interruptor abierto 1 lgico Verdadero Activado Alto Si Interruptor cerrado
Tabla 2.1 Sinnimos del 0 y 1. En el lgebra booleana no hay fracciones, decimales, nmeros negativos, races cuadradas, races cbicas, logaritmos, nmeros imaginarios, etc. De hecho en el lgebra booleana slo existen tres tipos de operaciones bsicas: OR, AND y NOT.
2.1 Compuertas lgicas Estas operaciones se llaman operaciones lgicas y los circuitos digitales llamados compuertas lgicas se pueden construir mediante diodos, transistores y resistencias conectadas de tal forma que la salida del circuito es el resultado de una operacin bsica OR. AND y NOT. 2.1.1 Tablas de Verdad
Una Tabla de verdad es una herramienta para describir cmo la salida lgica de un circuito depende de los niveles lgicos presentes en las entradas de un circuito. En la figura 2.1 se muestra una tabla
C. Macario Gonzlez
Digital
de verdad en la cual se listan todas la combinaciones posibles de niveles lgicos de dos entradas A y B; y los niveles de salida de X.
Entrad Salidas as A B X 0 0 1 1 0 1 0 1 1 0 1 0 A B ? X
Figura 2.1 Ejemplo de tabla de verdad de dos entradas. El nmero de combinaciones de entradas ser igual a 2N para una tabla de verdad de N entradas. 2.1.2 Compuertas simples
Operacin y Compuerta OR La operacin OR es la primera de las tres operaciones booleanas bsicas. Se representa con un signo +, mismo que no representa la adicin comn, sino la operacin OR, la expresin X = A + B se lee como X es igual a A o B, lo que significa es que X ser 1 cuando A o B o ambas sean 1. Es decir 1+1 = 1, no 1+1=2, puesto que en lgebra booleana, 1 es el valor mayor, por lo tanto nunca se puede tener un resultado mayor que 1. Tambin se utiliza la analoga con un circuito paralelo, es decir si al menos un contacto est cerrado, entonces el foco se enciende. Observe la figura 2.2:
Tabla de verdad OR A B X= A+B 0 0 0 0 1 1 1 0 1 1 1 1 Smbolo de la Compuerta OR Analoga Circuito Paralelo
C. Macario Gonzlez
Digital
Figura 2.2 Tabla de verdad que define la operacin OR, smbolo de circuito para una compuerta OR de dos entradas, y analoga con un circuito paralelo. Operacin y compuerta AND La operacin AND es la segunda operacin booleana bsica. Se representa con un signo , mismo que no representa el producto comn, sino la operacin AND, la expresin X = A B X = AB (omitiendo el signo ) se lee como X es igual a A y B , lo que significa es que X ser ALTA cuando si y slo s A y B sean ALTAS, de lo contrario si alguna de sus entradas es BAJA el resultado ser BAJA. Independiente del nmero de entradas su resultado ser un 1 o un 0, de acuerdo a la caracterstica del lgebra booleana. Tambin se utiliza la analoga con un circuito serie, es decir todos los contactos debern cerrarse, para que el foco se encienda. Observe la figura 2.3:
Tabla de verdad AND A 0 0 1 1 B 0 1 0 1 X= AB 0 0 0 1 Smbolo de la Compuerta AND Analoga Circuito Serie
Figura 2.3 Tabla de verdad que define la operacin AND, smbolo de circuito para una compuerta AND de dos entradas, y analoga con un circuito serie. Operacin y compuerta NOT La operacin NOT difiere de las operaciones OR y AND en que se puede realizar en una sola variable de entrada, es decir, si la variable A se somete a la operacin NOT, el resultado X se expresa como : X = A X= ,
C. Macario Gonzlez
Digital
donde el tilde () o la barra sobre puesta representa la operacin NOT. Esta expresin se lee: X es igual a la negacin de A o X es igual al inverso de A X es igual al complemento de A. Observe la figura 2.4, que aclarar para los dos casos cuando A = 1 y cuando A = 0 :
Tabla de verdad NOT A 0 1 X= A 1 0 Smbolo de la Compuerta NOT
Figura 2.4 Tabla de verdad que define la operacin NOT y smbolo de circuito para la compuerta NOT 2.1.3 Compuertas compuestas
Compuertas NOR y NAND Estas compuertas combinan las operaciones bsicas AND, OR y NOT, por lo que es relativamente simple escribir sus expresiones booleanas. La compuerta NOR se compone de una compuerta OR ms un crculo pequeo en la salida, representado la operacin de inversin. Por lo que la expresin de salida para la compuerta NOR es Observe la figura 2.5:
Tabla de verdad OR NOR X= B A+B 0 0 1 1 1 0 0 1 0 1 1 0 Smbolo de la compuerta NOR
A 0 0 1 1
C. Macario Gonzlez
Digital
Figura 2.5 Tabla de verdad, circuito equivalente y smbolo de la compuerta NOR La compuerta NAND se compone de una compuerta AND ms un crculo pequeo en la salida, representado la operacin de inversin. Por lo que la expresin de salida para la compuerta NAND es . Observe la figura 2.6:
Tabla de verdad AND NAND A 0 0 1 1 B X= AB 0 0 1 0 0 0 1 1 1 1 1 0 Smbolo de la compuerta NAND
Figura 2.6 Tabla de verdad, circuito equivalente y smbolo de la compuerta NAND Ejercicio 2.1: De acuerdo al siguiente diagrama de forma de ondas, obtenga: a) La tabla de verdad del ejercicio b) y la salida para las siguientes operaciones: V=A+B+C, W= ABC, X=C, Y=(AB)+C y Z=(A+C)B
A B C V W X Y Z
C. Macario Gonzlez
Digital
Figura 2.7 Ejercicio de compuertas. En la tabla 2.2 se muestran algunas de las expresiones booleanas para 16 funciones de dos variables:
Funciones booleanas F0=0 F1=xy F2=xy F3=x F4=xy F5=y F6=xy+x y F7=x+y F8=(x+y) F9=xy+xy F10=y F11=x+y F12=x F13=x+y F14=(xy) F15=1 Smbolo del operador Nombre Nulo xy x/y y/x Comentarios Constante binaria 0 AND xyy Inhibicin x pero no y Transferen x cia Inhibicin y pero no x Transferen y cia Excluyent x o y pero no e-OR ambas OR xoy NOR NOT-OR Equivalenc x igual a y ia* Compleme No y nto Implicaci Si y, entonces n x Compleme No x nto Implicaci Si x, entonces n y NAND NOT-AND Identidad Constante Binaria 1
xy x+y x y xy y xy x xy xy
*La equivalencia tambin se conoce como igualdad, coincidencia y excluyente

NOR.
Tabla 2.2 Expresiones booleanas para las 16 funciones de dos variables. Ya que las funciones booleanas se expresan en trminos de operaciones OR, AND y NOT; sin embargo de las 16 funciones de la tabla 2.2, dos son iguales a una constante y las otras cuatro se
C. Macario Gonzlez
Digital
repiten dos veces, slo quedan diez como compuertas lgicas, de estas dos son de inhibicin y complicacin, no son conmutativas ni asociativas y, por lo tanto, no son compuertas lgicas estndar. Las otras ocho: complemento, transferencia, AND, OR, NAND, NOR, excluyente-OR, y equivalencia, estas s se utilizan como compuertas lgicas estndar, mismas que se muestran en la figura 2.8:
Funcin algebraica Tabla de verdad x y F 00 0 01 0 10 0 11 1 x y 00 01 10 11 x 0 1 x 0 1 x y 00 01 10 11 x y 00 01 10 11 x y 00 01 10 11 F 0 1 1 1 F 1 0 F 0 1 F 1 1 1 0 F 1 0 0 0 F 0 1 1 0
Nombre
Smbolo grfico
AND
F=xy
OR
F=x+y
Inversor
F = x
Buffer
F=x
NAND
F = (xy)
NOR
F = (x + y)
Excluyente OR (XOR)
F = xy + xy = xy
C. Macario Gonzlez
Digital
Excluyente NOR o equivalente
F = xy + xy =xy
x y 00 01 10 11
F 1 0 0 1
Figura 2.8 Compuertas lgicas digitales. A continuacin se muestras los Circuitos Integrados (CI) de la compuertas digitales comerciales:
Figura 2.9 Compuertas digitales en paquetes Circuitos Integrados (CI) con nmeros de identificacin y asignacin de terminales. 2.2 Algebra booleana y teoremas de DeMorgan 2.2.1 Teoremas, 2.2.2 Leyes y 2.2.3 Postulados booleanos
C. Macario Gonzlez
Digital
Como en otras reas de la matemtica, existen ciertas leyes y reglas que deben seguirse para aplicar apropiadamente el lgebra booleana. Los teoremas booleanos son reglas que nos pueden ayudar a simplificar las expresiones y los circuitos lgicos. A continuacin se muestran el primer grupo de teoremas, cada teorema se presenta con un diagrama del circuito lgico que demuestra su validez. En cada variable x puede ser un 0 o un 1.
Postulado 2 Elemento identidad Teorema 2 Teorema 1 Postulado 5 Inversa (1) (2) (3) x1=x x0=0 xx=x (5) (6) (7) x+0=x x+1=1 x+x=x
(4) xx=0
(8) x+x=1
Tabla 2.3 Teoremas con una variable. Ahora presentaremos teoremas con variables mltiples:
Ley xy=yx x+y=y+x (10 Conmutativ (9) ) a Ley x(yz)=(xy) (12 x+(y+z)=(x+y) (11) Asociativa z=xyz ) +z=x+y+z x(y+z)=xy x+yz=(x+y) Ley (13a (13 +xz (x+z) Distributiva ) b) Ley de Adsorcin Involucin de DeMorgan (14) x+xy=x (15 x(x+y)=x )
(w+x) (13 (y+z)=wy+xy+w c) z+xz
(16) (x)=x (x+y)=xy (18 (xy)=x+y (17) ) (19a x+xy=x+ (19 x+xy=x+y ) y b)
Tabla 2.4 Teoremas y postulados con ms de una variable. 2.2.4 Minimizacin de funciones de circuitos
C. Macario Gonzlez
Digital
El minimizar funciones, se refiere a reducir al menor nmero de variables la funcin, misma que realice la misma accin que la funcin base. P. ej. Minimizacin de la funcin x+x=x (Teorema 1)
x + x x + x = = = = = x (x + x) 1 (x + x) x+x (x + xx) (x + 0) x Por el postulado 2 (1) La Ley distributiba 13 (b) Postulado 5 (4) Postulado 2 (5)
Ejercicio 2.2:
Demuestre la Ley de absorcin x + xy = x simplificando a un nmero mnimo de literales con a) Con lgebra. b) Con tablas de verdad. c) Con diagramas de Venn. Con lgebra.
x + = x xy = x1 + = x ( y + 1) = x1 = x
xy
Tabla de verdad x x x y y +xy 0 0 1 1 0 0 1 0 0 0 1 1 0 0 1 1
Diagrama de Venn x+ xy x x y y x
Demuestre los Teoremas de DeMorgan (x+y)=xy, adems (xy) = x+y simplificando a un nmero mnimo de literales con d) Con lgebra. e) Con tablas de verdad. f) Con diagramas de Venn. Con
Tabla de verdad Diagrama de Venn
C. Macario Gonzlez
Digital
lgebra .
(x + = x y) y = = = = x 0 0 1 1 y 0 1 0 1 x y (x+y ) xy ( x + y ) x y xy x y
Con lgebra.
(x y) = x +y = = = = x 0 0 1 1 y 0 1 0 1
Tabla de verdad x y (xy ) x+ y
Diagrama de Venn
( x y ) x y
x+ y x y
2.3 Familias lgicas 2.3.1 TTL (Lgica Transistor-Logic) Transistor-Transistor; Transistor-
En 1964 la Texas Instrumenst Coorporations, introdujo la primera lnea de CI TTL estandar; la serie45/74, como se le llama. Actualmente se le conoce como serie 74, debido a que la diferencia importante entre las versiones 54 y 74 es que la serie 74 puede operar sobre un rango ms amplio de temperatura y de voltajes de la fuente de alimentacin. Muchos fabricantes de semiconductores an producen Circuitos Integrados (CI) TTL. Por fortuna, todos utilizan el mismo sistema de numeracin, pero cada uno le pone su propio prefijo especial al nmero de CI. P. ej. Texas Instruments usa el prefijo SN, Nacional Semiconductor usa DM y Signetics usa S. De esta manera, dependiendo del fabricante, se puede encontrar un chip de compuerta NOT sxtuplo etiquetado como DM7404, SN7404,
C. Macario Gonzlez
Digital
S7404 o alguna otra designacin similar. La parte importante es el mismo que usan todos los fabricantes. En la figura 2.10 se muestra el inversor TTL estndar. +Vcc
Entrada
Figura 2.10 (a) Circuito inversor TTL, (b) Circuito inversor CMOS. Los nmeros de los pines se encuentran entre parntesis. Actualmente la familia lgica mayscula TTL, consta de varias subfamilias o series. En la tabla 2.5 se lista el nombre de cada serie de TTL junto con la designacin del prefijo usado para identificar a qu serie pertenece de los diferentes CIs.
Serie TTL TTL estandar TTL Schottky TTL Schottky de baja potencia TTL Schottky avanzada TTL Schottkyavanzada de baja potencia Prefi jo 74 74S 74LS 74AS 74AL S Ejemplo de CI 7404 (INVERSOR hex) 74S04 (INVERSOR hex) 74LS04 (INVERSOR hex) 74AS04 (INVERSOR hex) 74ALS04 (INVERSOR hex)
C. Macario Gonzlez
Digital
Tabla 2.5 Diferentes series de la familia TTL. Las diferencias principales en las diversas series TTL tienen que ver con sus caractersticas electrnicas, tales como disipacin de potencia y velocidad de conmutacin; no difieren en la disposicin de los pines u operaciones lgicas. Las caractersticas que definen las capacidades y limitaciones de cualquier dispositivo lgico lo podemos encontrar en las hojas de datos que publica el fabricante de esa familia en particular; en manuales, discos CD-ROM o sitios de Internet, por ejemplo www.ti.com. Los datos consultados son: configuracin, voltaje de alimentacin e intervalo de temperatura, niveles de voltaje, voltajes nominales mximos, disipacin de potencia y retardos de propagacin. La familia de TTL fue la familia de CI lder en las categoras SSI y MSI durante los 10 aos pasados. Sin embargo, la familia CMOS (semiconductor metal-xido complementarios; complementary metal-xide semiconductor) la ha ido desplazando, debido a que usa MOSFET de canales de P y N como elementos principales que tiene la familia CMOS. La figura 2.10 (b) es un circuito inversor CMOS estndar, si ste lo comparamos con el circuito TTL se ve claro que la versin CMOS utiliza menos componentes, ventaja principal sobre la familia TTL.
2.3.2
CMOS (semiconductor metal-xido complementarios; complementary metal-oxide semiconductor)
La tecnologa MOS (Semiconductor de xido metlico) deriva su nombre de la estructura MOS bsica de un electrodo de metal en un aislante de xido sobre un sustrato semiconductor. Los transistores de la tecnologa MOS son transistores de efecto de campo llamados MOSFET. Esto significa que el campo elctrico en el lado del electrodo metlico del aislante de xido tiene un efecto en la resistencia del sustrato. Debido a que los dispositivos MOS ocupan menos espacio en un chip que los transistores bipolares, adems no usan resistencias, significa que los CIs MOS pueden acomodar un nmero mayor de elementos de circuito en un solo chip que los CI`s bipolares.
C. Macario Gonzlez
Digital
La alta densidad del empaque de los CIs MOS los hace adecuados para chips complejos como los microprocesadores y las memorias. La tecnologa CMOS est dominando el mercado de SSI y MSI, aunque la familia TTL an es tan rpida como los mejores dispositivos de CMOS, pero al precio de una disipacin de potencia mucho mayor. La desventaja de los dispositivos CMOS es su susceptibilidad al dao por electricidad esttica. La familia CMOS dispone de varias series CMOS y algunas se listan en la tabla 2.6. La serie 4000 es la ms antigua; contiene muchas de las funciones lgicas de la familia TTL, pero no fue diseada para ser compatible con los pines de los dispositivos TTL, P. ej. El cudruplo NOR 4001 contiene cuatro compuertas NOR de dos entradas, igual que el chip 7402, pero las entradas y salidas de las compuertas en el chip CMOS no tendrn el mismo nmero de pines que las seales correspondientes en el chip TTL. Las series 74C, 74CHC, 74HCT, 74AC y 74ACT son series CMOS recientes.
Series CMOS CMOS compuerta de metal Compuerta de metal, pines compatibles con TTL. Compuerta de silicio, pines compatibles con TTL, alta velocidad Compuerta de silicio, alta velocidad pines y elctricamente compatible con TTL CMOS de desempeo avanzado, pines y elctricamente no compatible con TTL CMOS de desempeo avanzado, pines no compatibles pero s elctricamente con TTL. Prefi jo 40 74C 74CH 74HC T 74AC 74AC T Ejemplos de CIs 4001 (Compuertas NOR cudruples) 74C02(Compuertas NOR cudruples) 74CH02(Compuertas NOR cudruples) 74HCT02(Compuertas NOR cudruples) 74AC02(Compuertas NOR cudruples) 74ACT02(Compuertas NOR cudruples)
Tabla 2.6 Diferentes series de la familia CMOS.
C. Macario Gonzlez
Digital
UNIDAD III LOGICA COMBINACIONAL OBJETIVO: El alumno disear y construir combinacionales, mediante dispositivos SSI y MSI. 3.1 Minitrminos y Maxitrminos. Complemento de una funcin. El complemento de una funcin F es F y se obtiene por el intercambio de nmeros 0s a nmeros 1s y viceversa. El teorema de DeMorgan se utiliza para el complemento de una funcin booleana, obtenindose por el intervalo de los operadores AND y OR complementando cada literal. Este teorema puede generalizarse como sigue. (A+B+C+..F)=ABC.F y (ABCF)= A+B+C +F circuitos
C. Macario Gonzlez
Digital
Ejercicio 3.1: Complemente la funcin: F1 = x (yz+yz) Solucin: F1= [x (yz+yz)] = x+ (yz+yz) = x+ (yz)(yz) = x+ (y+z)(y+z) = x+ y y+ yz+ yz + z z = x+ yz+ yz 2.3.3 Formas cannica y estndar
Una variable binaria puede aparecer ya sea en forma normal (x) o en complemento (x). Si utilizamos dos variables x y y, y las combinamos con un operador AND. Tendramos 2n variables combinaciones; es decir, 22=4 combinaciones posibles: xy, xy, xy y xy. Cada uno de esos cuatro trminos AND se llama minitrmino o producto estndar. Se observa en el siguiente diagrama de Venn.
x xy xy xy y xy
Figura 3.1 Diagrama de Venn de los mintrminos. De igual manera, con n variables y el trmino OR, se conforman los maxtrminos o sumas estndar. En la tabla 3.1 se muestran los ocho mintrminos y los ocho maxtrminos, junto con su denotacin simblica. Observe que cada maxtrmino es el complemento de su mintrmino correspondiente y viceversa.
Mintrminos Maxtrminos Trmi Designa Trmi Designac xyz no cin no in
C. Macario Gonzlez
Digital
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 xyz 1 xyz 0 xyz 1 xyz 0 xyz 1 xyz 0 xyz 1 xyz
m0 m1 m2 m3 m4 m5 m6 m7
x+y+ z x+y+ z x+y+ z x+y+ z x+y+ z x+y+ z x+y +z x+y +z
M0 M1 M2 M3 M4 M5 M6 M7
Tabla 3.1 Mintrminos y maxtrminos para tres variables binarias.
La forma cannica se presenta cuando las funciones booleanas se presentan como una suma de mintrminos o producto de maxtrminos, con todos y cada uno de los trminos. Ejercicio 3.2: Exprese la funcin booleana F = x + yz en su forma cannica, expresada en suma de mintrminos. Sol. 1ro.- Se analiza el trmino combinaciones de y, z + x yz+ x yz x, faltan 22
variables faltantes (y , z)
=4
yz, yz, yz, yz x = x yz+ x yz

(x)
2do.- Se analiza el trminos yz faltan 21 variable faltante combinaciones de x x, x yz = x yz + x yz
=2
C. Macario Gonzlez
Digital
3ro.- Se unen todos los mintrminos y se eliminan los repetidos: El resultado es: F = x yz+ x yz + x yz+ x yz + x yz = m4 + m5 + m6 + m7 + m1 =(1,4,5,6,7) 1002 1012 110 2 1112 0012 Ejercicio 3.3: Exprese la funcin booleana F = xy + xz en su forma cannica, expresada en producto de maxtrminos. Sol. 1ro.- Utilizando el teorema de DeMorgan: F= [xy+xz]`= (x+y)(x + z) 2do.- Se analiza el trmino combinaciones de z +z) x+y, faltan 21
variables faltantes ( z)
=2
z, z x+y = (x+ y` +z)(x+ y
3ro.- Se analiza el trminos x+z faltan 21 variable faltante (y)=2 combinaciones de y y, y x+z = (x+y+z)( x+y+z) 4to.- Se unen todos los mintrminos y se eliminan los repetidos: El resultado es: F = (x+ y +z)(x+ y+z) (x+y+z)( x+y+z) = M6 M7 M1 M3= (1,3,6,7) 1102 1112 0012 0112
La forma estndar se puede formar de uno, dos o cualquier nmero de literales, el detalle es que tengan bien definida cualquier tipo de configuracin, ya sea: la de suma de productos o la de producto de sumas, como se muestra en las siguientes dos funciones respectivamente:
Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 50 C. Macario Gonzlez
Digital
F1=x+xz+xyz y F2 = w(x+y)(w+y+z)(w+x+y+z) Ejercicio 3.4: Exprese la funcin F3= (AB+CD)(AB+CD), que no es una suma de producto ni un producto de suma, a una forma estndar. Sol. Usando la ley distributiva para eliminar parntesis: F3= (AB+CD)(AB+CD)= (AB AB)+( ABCD)+(AB CD)+(CD CD) = ABCD+AB CD
3.2 Universalidad de las compuertas Los circuitos integrados (CIs) digitales son un agrupamiento de resistencias, diodos y transistores fabricados en una sola pieza de material semiconductor (generalmente de silicio) denominada sustrato, a lo que se le llama comnmente chip (circuito integrado). El chip se encuentra dentro de un receptculo plstico o cermico del cual se extienden pines para conectar el CI con otros dispositivos. Uno de los ms comunes es el de doble en lnea en (DIP), que se muestra en la figura 3.2, denominado as porque contiene dos filas paralelas de pines. Los Pines se numeran en el sentido contrario al de las manecillas del reloj, cuando se ve desde arriba del receptculo. El DIP que aqu se muestra es un receptculo de 14 pines que mide 0.75 por 0.25 pulgadas; tambin se usan receptculos de 16, 20, 24, 28, 40 y 60 pines.
C. Macario Gonzlez
Digital
Figura 3.2 (a) Receptculo doble en lnea, (b) vista en planta, (c) el chip de silicio real es mucho menor que el receptculo de proteccin, por lo general poda ser un cuadrado de 0.05 pulgadas; el chip de silicio est conectado a los pines del DIP mediante alambres muy finos (1 milsima de pulgada de dimetro). Los CIs digitales con frecuencia se clasifican de acuerdo a la complejidad de su circuitera, ya que se miden por el nmero de compuertas lgicas equivalentes en el sustrato. Actualmente hay 6 niveles de complejidad que se definen comnmente como se muestra en la tabla 3. 2
Complejidad Integracin a pequea escala (SSI) Integracin a escala media (MSI) Integracin a gran escala (LSI) Integracin a escala muy grande (VLSI) Integracin a escala ultra grande (ULSI) Integracin a giga escala (GSI) Compuertas por chip Menos que 12 12 a 99 100 a 9999 10,000 a 99,999 100,00 a 999,999 1,000,000 o ms Caractersticas Compuertas bsicas, que tienen un nmero pequeo de compuertas Utilizados en sistemas digitales modernos Realizan la mayora de las funciones que algunas veces requieran varias tarjetas de circuitos impresos llenas de dispositivos SSI. Sin embargo los chips SSI se usa como interfaz o pegamento en estos chips ms complejos.
Tabla 3.2 Circuitos integrales digitales, de acuerdo al nmero de compuertas. Dos de los pines conectores se utilizan para proporcionar energa al chip y los pines restantes se utilizan para las conexiones lgicas. En el laboratorio el 0 lgico se refiere a un voltaje 0, mientras que 1 lgico se refiere a un rango de voltaje a partir de 3 a 5 volts. A continuacin se presenta una lista de circuitos integrados bsicos:
No. de integrado 7404 Compuerta lgica 6 (hexa) compuertas NOT
C. Macario Gonzlez
Digital
7408 7411 7421 7432
4 (cudruple) Compuertas AND de dos entradas 3 (triple) Compuertas AND de tres entradas 2 compuertas AND de cuatro entradas (dual) 4 (cudruple) compuertas OR de dos entradas
Tabla 3.3 Circuitos integrados bsicos. Funcin booleana Una funcin booleana es una expresin formada por: variables binarias, operandos binarios OR, AND y NOT, parntesis y signo de igual. Para un valor dado de variables, la funcin puede ser 0 o bien 1. P. ej. considere la siguiente funcin booleana: F1 = x yz, F1=1 s y slo si, s x=1,y=1 y z=1, de lo contrario F1=0 Cualquier funcin booleana puede representarse en una tabla de verdad, el nmero de renglones de la tabla es 2n, donde n es el nmero de variables binarias en la funcin. Las combinaciones de 1 y 0 para cada rengln son los nmeros binarios desde el 0 hasta el 2n-1. Ejercicio 3.5: Represente las funciones boolenas F1, F2, F3 y F4, de la tabla de verdad siguiente: xyz F F F F
1 2 3 4
000 001 010 011 100 101 110 111
1 0 0 0 0 1 0 0
0 1 1 0 0 0 1 0
1 0 1 0 0 0 1 1
0 F1= 0 xyz+ x y z 0 F2= 1 F3= 0 F4= 1 1 0

C. Macario Gonzlez
Digital
Tabla 3.4 Tabla de verdad del ejercicio, para F1, F2, F3 y F4. Una funcin booleana puede transformarse de una expresin algebraica a un diagrama lgico compuesto de compuertas AND, OR y NOT, como lo mostraremos con la funcin F1, del ejercicio 3.5
Figura 3.3 Implementacin de la funcin booleana F1 con compuertas digitales. Ejercicio 3.6: Implemente las funciones F2, F3 y F4.
C. Macario Gonzlez
Digital
3.3 Minimizacin de funciones La representacin de una funcin booleana en una tabla de verdad es nica, aunque cuando se expresa en forma algebraica puede aparecer en muchas forma diferentes. La minimizacin del nmero de literales y el nmero de trminos, resulta en un circuito con menos equipo. El nmero de literales de una funcin booleana puede minimizarse, por manipulacin algebraica. En este mtodo, no existen reglas especficas que seguir que garanticen la respuesta final, lo nico es un procedimiento de corte y ensayo empleando postulados, teoremas bsicos y cualquier otro mtodo de manipulacin que llegue a ser familiar con el uso. Ejercicio 3.7: Simplifique las siguientes funciones booleanas a un nmero mnimo de literales.
a) b) c) d)
F1=A+AB= F2=ABC+ABC+AB= F3=(A+B)(B+C)(B+C)= F4=(B+C)(A+B+C)(A+C)= F1=A+AB= (A+A)(A+B)=1(A+B)=A+B F2=ABC+ABC+AB= F3=(A+B)(B+C)(B+C)=(B+AC)(B+C)=(B+ACC)=B F4=(A+C)(A+C)=
Sol.
a) b) c) d)
3.3.1
Mtodo de Mapas de Karnaugh
C. Macario Gonzlez
Digital
El mtodo de mapas propuesto primeramente por Veitch y modificado ligeramente por Karnaugh, proporciona un mtodo simple y directo para minimizar las funciones booleanas. Este mapa representa un diagrama visual y est compuesto por cuadros, cada cuadro representa un mintrmino o un maxtrmino y en el puede representarse una funcin en la forma estndar. Mediante el reconocimiento de los siguientes patrones, el usuario puede derivar expresiones algebraicas alternas para la misma funcin, seleccionando as la ms simple. Patrones: Los mapas se componen de 2n cuadros donde n = # de variables. El nmero de renglones y columnas sern marcados con 1s y 0 s, designando los valores de las variables, A partir de un mapa de 3 variables el orden de la numeracin binaria para renglones y columnas ser 002, 012, 112 y 102= 010, 110,310 y 210. Para la simplificacin de las funciones, los conjuntos deben elegirse de 2n y estos deben estar juntos, es posible unir los lados laterales del mapa para organizar un conjunto, inclusive, las 4 puntas del mapa. A continuacin mostraremos los mapas ms comunes de 2,3 y 4 variables:
y y x 0 x xy 0 x 1 xy z mintrmin o 3 variables m
0
mintrmin o 2 variables
m
0
m
1
y 1 x y xy z 1 xy z
y x Maxtrmin o 2 variables M0 M1 M2 M3 x 0
y 0 x+y
y 1 x+y x+y z' 1 x+y+z x+y+z x+y+z
m
2
m
3
x 1 x+y z xy z 0 x+y+z x+y+z x+y+ z
m
1
xy xy xy xy
m
2
m
3
m
6
m
7
0 0 0 1 1 1
z 0 xyz
Maxtrmin o 3 variables
M0 M1 M2 M3 M6 M7
xy xy xy
xyz xyz xyz xyz
0 0 0 1 1 1
C. Macario Gonzlez
Digital
m
4
m
5
xy
1 0
xyz xyz yz yz wx 00 wx wxyz 00 wx 01 wxyz wx 11 wxyz
M4 M5 yz 01 wxy z
xy yz 11 wxy z
1 0
x+y+z
x+y+z
mintrmin o 4 variables
m0 m4 m1
2
m1 m5 m1
3
m3 m7 m1
5
m2 m6 m1
4
yz 10 wxyz wxyz wxyz wxyz yz 11 yz 10 w+x+y+z w+x+y+z w+x+y+ z w+x+y+z
wxyz wxyz wxyz wxyz
m8
m9
m1
1
m1
0
wx 10 wxyz y z wx yz 00 0 0 0 1 1 1 1 0 w+x+y+z w+x+y+z w+x+y+z w+x+y+z
wxyz wxyz yz 01
Maxtrmin o 4 variables
M0 M4
M1 M5
M3 M7
M2 M6
wx wx wx wx
w+x+y+z w+x+y+z w+x+y+z w+x+y+z
w+x+y+z w+x+y+z w+x+y+ z w+x+y+z
M12 M13 M15 M14 M8 M9 M11 M10
Figura 3.4 Mapas de dos, tres y cuatro variables.
Ejercicio 3.7: Simplifique mediante el mtodo de mapas las siguientes funciones:

a) b) c) d)
F1=x+xy+xz F2=(1,4,6,7,10,11,15) F3=(x+y+z)(x+y+z)(x+z)(y+z) F4= (0,8,10,11,12,13,14,15)

a) F1= x+xy+xz
x y z z 0 z 1
Sol.
C. Macario Gonzlez
Digital
mintrmi no 3 variables
m m
0 1
x 0 y 0 x y x y x y 0 1 1 1 1 0
F1 = x
m m
2 3
m m
6 7
1 1
1 1
m m
4 5
b) F2=(1,4,6,7,10,11,15)
c) F3=( y+z)( z)(x+z)(y+z)

z Maxtrmi no 3 variables M M
0 1
z 0
z' 1 0 0 F3=(x )(z)
M M
2 3
M M
6 7
M M
4 5
x y x y x y x y x y
0 0 0 1 1 1 1 0
0 0
0 0
d) F4= (0,8,10,11,12,13,14,15)
Ejercicio 3.8: Realice los mapas para cinco y seis variables.
3.3.2
Mtodo de tabulacin (Quine-McCluskey)
El mtodo de mapas de simplificacin es conveniente en tanto que el nmero de variables no exceda cinco o seis, pues se complica la seleccin de cuadros. El mtodo de tabulacin supera esta dificultad.
C. Macario Gonzlez
Digital
Este mtodo lo formul primero Quine y posteriormente lo mejor McCluskey, es por eso que tambin se le conoce como Mtodo de Quine-McCluskey. El mtodo tabular de simplificacin consta de dos partes: 1. Encontrar todos los trminos que son candidatos para su exclusin en la funcin simplificada, denominados implicantes primos. 2. Seleccionar entre los implicantes primos los que dan una expresin con el menor nmero de literales. Con el siguiente ejercicio podr observar en que consiste este mtodo mediante la siguiente serie de pasos: 1ra. Parte Implicantes primos. Paso 1: Se agrupan los mintrminos de acuerdo al nmero de 1s que contengan, se dividen por lneas horizontales, formando conjuntos. Y se colocan en una columna a la derecha los equivalentes decimales de los mintrminos. Paso 2: Ahora se comparan fila por fila del 1er. conjunto con el 2do. conjunto; hasta terminar de revisar toda la funcin de manera que slo una variable sea diferente y las otras tres variables sean iguales, crendose as otra columna con las tres variables iguales y la variable diferente se sustituye con un guin. As cada conjunto se va analizando y se van colocando las variables resultantes. En cada comparacin se marca el mintrmino analizado de la columna, con una paloma. Paso 3: Los trminos que no estn marcados en la tabla forman los implicantes primos. (El ejercicio puede o no terminar ac, pero si an no es la simplificacin ms adecuada se contina con la 2da. Parte del mtodo.) 2da. Parte Seleccin de implicantes primos. Paso 1: Se realiza una matriz, colocando en una columna los implicantes primos y sus equivalencias en decimal y en la lnea horizontal se colocan en orden todas las equivalencias en decimal de los trminos que forman la funcin original.
C. Macario Gonzlez
Digital
Paso 2: Se examina cada rengln marcando con una cruz los mintrminos contenidos en el implicante primo. Paso 3: Con la tabla completa de cruces, se inspeccionan las columnas que tienen slo una cruz. Estos se llaman implicantes primos esenciales; es decir estn dentro del resultado. Tambin se palomean los implicantes primos en la columna. Paso 4: Se analiza que dentro de estos implicante primos esenciales estn todas las equivalencia decimales del rengln horizontal y si faltan se van completado con otros implicantes primos de la columnas. Hasta obtener la funcin final. Ejercicio 3.9 Simplifique la siguiente funcin F(w,x,y,z)=(1,4,6,7,8,9,10,11,15), por el mtodo de tabulacin. 1ra. Parte Implicantes primos. (a) wxy z 000 1 1 4 010 0 100 8 0 6 9 1 0 011 0 100 1 101 0 (b) wxy z 1,9 -001 4,6 01-0 8,9 100- 8,1 10-0 0 6,7 0119,1 10-1 1 10, 101- 11 011 7 1 1 101 1 1 7,1 -111 5 (c) wxy z 8,9,10,11 10 - 8,10,9,11 10 - -
C. Macario Gonzlez
Digital
1 111 5 1
11, 1-11 15
2da. Parte Seleccin de implicantes primos. 1 4 678 91 11 0 15 x x xx xx x x xx xxx x
x yz w xz w xy xy z wy z wx
1,9 4,6 6,7 7,15 11,1 5 8,9, 10,1 1
Ftotal=xyz+wx z+w x+xyz Implementacin con compuertas NANDs y con compuertas NORs. Debido a que las compuertas NAND y NOR son ms fciles de fabricar con componentes electrnicos, los circuitos digitales que se construyen con ms frecuencia son estas. Es por eso que se han desarrollado reglas y procedimientos para la conversin de las funciones booleanas dadas en trminos de AND, OR y NOT en diagramas lgicos equivalentes NAND o NOR. La implementacin de una funcin con compuertas NAND, requiere que la funcin se simplifique en la forma de suma de productos.
C. Macario Gonzlez
Digital
En el siguiente diagrama se muestran las equivalencias de la compuerta NAND con las compuertas AND, OR y NOT.
Figura 3.5 Compuertas NAND, para implementar cualquier funcin. La funcin NOR es la dual de la funcin NAND. En el siguiente diagrama se muestran las equivalencias de la compuerta NOR con las compuertas AND, OR y NOT.
Figura 3.6 Compuertas NOR, para implementar cualquier funcin. Ejercicio 3.10: Implemente la siguiente funcin con compuertas NAND
Sol:
C. Macario Gonzlez
Digital
Figura 3.7 Implementacin de una funcin con compuertas NAND. Condiciones no importa. Los 1s y los 0s en el mapa de Karnaugh, significan la combinacin de variables que hacen la funcin igual a 1 o a 0. Misma combinacin que se obtiene de una tabla de verdad, donde se listan las condiciones bajo las cuales la funcin es un 1. Bajo todas las otras condiciones se supone que es 0, sin embargo esta suposicin no siempre es verdadera, pues en algunas aplicaciones estas ltimas combinaciones nunca ocurren. P. ej. el Cdigo BCD es de 4 bits, por el nmero mayor 910=10012 que ocupa 4 bits, sin embargo los 6 nmeros restantes de 4 bits nunca ocurren. Estas condiciones no importa, pueden usarse en un mapa en forma de x, para simplificar ms la funcin. Ejercicio 3.11: Disee un circuito lgico que controle la puerta de un elevador en un edificio de tres pisos. El circuito de la figura tiene cuatro entradas y una salida:
M F1 F2 F3 M es una seal lgica que indica cuando el elevador est en movimiento (M=1) o parado (M=0). Circuito del elevador F1=1 y F2=F3= 0 , cuando el elevador est alineado en el primer piso y as sucesivamente. Y la salida S que es la puerta del elevador, S=0 indica cerrada y S=1 indica abierta. S
Las condiciones para la Salida S son: o Debido a que el elevador no se puede alinear con ms de un piso a la vez, entonces slo una de las entradas del piso pueden ser ALTA en determinado momento. Esto significa que todos los casos en la tabla de verdad donde ms de una entrada es un 1 son condiciones no importa. o Si examinamos los otros ocho casos, cuando M =1 el elevador est en movimiento, entonces S=0, (puerta cerrada).
C. Macario Gonzlez
Digital
o Cuando M=0 (elevador parado) queremos S=1 (puerta abierta), siempre y cuando una de las entradas del piso sea 1. o Cuando M=0 (elevador parado) y todas las entradas del piso son 0, el elevador est parado pero no bien alineado con ningn piso, por ende se quiere que S=0 para mantener la puerta cerrada. Sol. La tabla de verdad se llena de la siguiente manera: MF F F y yz y y y S z z z z 1 2 3 0 1 1 0 0 0 0 0 wx 00 1 1 0 w 0 0 0 0 1 1 0 1 x 1 x 0 w 0 0 0 1 0 1 1 x x x x 1 1 0 0 1 1 x wx 0 x x x 1 wx 1 0 1 0 0 1 0 0 x 0 0 0 1 0 1 x 0 1 1 0 x y yz y y y 0 1 1 1 x z z z z 0 1 1 1 0 0 0 0 wx 00 1 1 0 w 0 1 0 0 1 0 0 1 1 1 x 0 w 0 1 0 1 0 0 1 1 1 1 x 1 1 1 0 1 1 0 wx 0 0 0 0 1 wx 1 1 1 0 0 0 0 0 x 0 0 Figura 3.8 Solucin de un 1 1 0 1 0 problema con Condiciones no 1 1 1 0 0 S = wx+ wz + wy importa 1 1 1 1 0
C. Macario Gonzlez
Digital
3.4 Implementacin de circuitos combinacionales con SSI
Los circuitos lgicos para sistemas digitales se dividen en dos: Combinacionales y Secuenciales. Un circuito Combinacional consta de variables de entrada, compuertas lgicas y variables de salida. Las compuertas lgicas aceptan las seales de entrada y generan las seales de salida. Este proceso transforma la informacin binaria de los dados de entrada en los datos requeridos de salida. Observe la siguiente figura: Entrada de de n variables variables . Circuito Lgico Combinac ional . . Salida . n
Figura 3.9 Diagrama de bloques de un circuito Combinacional
Procedimiento de diseo. El diseo de los circuitos combinacionales surge del planteamiento verbal del problema y termina con el diagrama lgico. El procedimiento sigue de la forma siguiente: a) Se enuncia el problema b) Se determina el nmero de las variables de entrada disponibles y salidas requeridas c) Se asignan smbolos de letras a las variables de entrada y salida d) Se deriva la tabla de verdad que define las relaciones requeridas e) Se obtiene la funcin booleana simplificada para cada salida f) Se dibuja el diagrama lgico g) y se implementa fsicamente.
C. Macario Gonzlez
Digital
El circuito final que se obtiene se implementa con una conexin aleatoria de compuertas SSI (Integracin a pequea escala), lo cual puede requerir un nmero grande de CIs y alambres de interconexin. Entonces la primera pregunta que debemos responder antes de in iciar un diseo es: la funcin ya est disponible en un paquete IC?, es decir, en dispositivos MSI (Integracin a mediana escala), los cuales realizan funciones digitales especficas. Pero si an no existe, entonces, puedes combinar circuitos MSI con SSI e incluso con circuitos LSI (Integracin a gran escala). Estas tcnicas hacen uso de las propiedades generales de decodificadores, multiplexores, memorias y arreglos lgicos programables (PLAs).
3.4.1
Sumador, restador, comparador, conversin de cdigo
Sumadores Las computadoras digitales realizan muchas tareas de procesamiento de informacin, entre ellas las funciones bsicas como operaciones aritmticas, la primera y bsica es la adicin de dos dgitos binarios. Esta adicin consta de cuatro operaciones elementales: 0+0=0,0+1=1, 1+0=1 y 1+1=10.
C. Macario Gonzlez
Digital
a) Se enuncia el problema :
Disear
un
medio sumador b) Se determina el nmero de las variables de entrada disponibles y salidas requeridas c) Se asignan smbolos de letras a las variables de entrada y salida Dos entradas x y y, y dos salidas S y C (acarreo) d) Se deriva la tabla de verdad que define las relaciones requeridas x y CS 0000 0101 1001 1110 e) Se obtiene la funcin booleana simplificada para cada salida S= xy + x y f) Se dibuja el diagrama lgico y C = xy
Figura 3.10 Varias implementaciones de un medio adicionador g) y se implementa fsicamente. Ejercicio 3.12: Disee un Sumador Completo; salidas. es decir, con tres entradas y dos
C. Macario Gonzlez
Digital
Restadores La sustraccin de dos nmeros binarios puede llevarse a cabo tomando el complemento del sustraendo y agregndolo al minuendo. As como hay medio sumadores y sumadores completos, existen medio restadores y restadores completos. Ahora mediante el procedimiento de diseo, obtenga un restador completo: a) Se enuncia el problema : Disear un restador completo b) Se determina el nmero de las variables de entrada disponibles y salidas requeridas c) Se asignan smbolos de letras a las variables de entrada y salida Tres entradas x, y y z, y dos salidas R y C (acarreo) d) Se deriva la tabla de verdad que define las relaciones requeridas
x 0 0 0 0 1 1 1 1 y 0 0 1 1 0 0 1 1 z 0 1 0 1 0 1 0 1 C 0 1 1 1 0 0 0 1 R 0 1 1 0 1 0 0 1
e) Se obtiene la funcin booleana simplificada para cada salida y y y y y y Y z C y y y R z z z z z z z z z 0 0 1 1 0 0 1 1 x x 0 1 1 0 0 1 1 0 x x 0 1 1 0 1 1 1 x 1 1 1 x 1 1
C. Macario Gonzlez
Digital
f)
R= xyz+xyz+xyz+xy z Se dibuja el diagrama lgico
C= xz+yz+xy
Figura 3.11 Implementacin de un restador completo. g) y se implementa fsicamente. Ejercicio 3.13: Disee un Medio Restador; salidas. Comparadores es decir, con dos entradas y dos
Es un circuito lgico combinacional que compara dos cantidades binarias de entrada y genera salidas para indicar cual de ellas tiene la mayor magnitud. Analicemos un comparador de dos nmeros, a y b, de un bit cada uno, empleando para ello dos compuertas lgicas. Ahora mediante el procedimiento de diseo, obtenga un comparador: a) Se enuncia el problema : Disear un comparador b) Se determina el nmero de las variables de entrada disponibles y salidas requeridas c) Se asignan smbolos de letras a las variables de entrada y salida Dos entradas x, y y y tres salidas M (x>y), m(x<y) y E(x=y) d) Se deriva la tabla de verdad que define las relaciones requeridas
C. Macario Gonzlez
Digital
M(x x y >y) 0 0 0 1 1 0 1 1 h) Se obtiene la salida i)

M y
E (x=y ) 0 0 1 0 1 0 1 0 0 0 0 1 funcin booleana simplificada para cada m(x <y)

y y y y
y y
my
E y
x x 0
01
x x 0 x1
01 1
01
x 11
M= x y
x 01 x 1 1
j)
m= E= x y+ x y= xy xy Se dibuja el diagrama lgico
Figura 3.12 Implementacin de un comparador k) y se implementa fsicamente. Conversin de cdigo Algunas veces es necesario usar la salida de un sistema como la entrada a otro, debiendo insertar un circuito de conversin entre dos sistemas de cdigo diferente, as como la conversin de un cdigo BCD a exceso-3, como se muestra en la siguiente tabla de verdad: Entrada Salida
C. Macario Gonzlez
Digital
Cdigo Cdigo BCD exceso-3 ABC D w x y z 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 1 1 1 1 1 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0
Figura 3.13 Tabla de verdad, mapas e implementacin de un convertidor de cdigo BCD a exceso-3. 3.5 Implementacin de circuitos combinacionales con MSI Como se mencionaba en el punto 3.4 existen algunos circuitos combinacionales aritmticos disponibles en un paquete IC, en dispositivos MSI (Integracin a mediana escala),que se observarn a grandes rasgos en el siguiente punto 3.5.1.
C. Macario Gonzlez
Digital
3.5.1
Circuitos aritmticos
Sumador: El ms comn es el sumador paralelo de cuatro bits, que contiene cuatro CIs interconectados y la circuitera de acarreo anticipado necesaria para la operacin a alta velocidad. Los modelos 7483A, 74LS83A, 74283 y 74LS283 en TTL. El modelo CMOS de alta velocidad del mismo sumador en paralelo de cuatro bits es el 74HC283. En la figura 3.14 se nuestra el smbolo funcional del sumador en paralelo de cuatro bits.
Cosumando de 8 bits A4 C4 C4
Sumador en Paralelo 3 A de 4 bits 74HC283
A 3 A2 A1 A0 A2 A1 A0 C0
A
Sumador en Paralelo de 4 bits 74HC283 Sumador en Paralelo de 4 bits 74HC283
A6 A5 C
8
C0
B 3 B2 B1 B0 B4 B3 B2 B1 B0 3 2 1 0
B6 B5 Suma
ndo de 8 bits
3 2 1 0
7 6 5 4
Suma total de 8 bits
Figura 3.14 Smbolo de bloques para el sumador en paralelo de 4 bits 74HC283 y conexiones en cascada de dos CIs.
C. Macario Gonzlez
Digital
Resta: Cuando se utiliza un sistema de complemento a 2, el nmero que se restar (el sustraendo) se cambia a su complemento a 2 y luego se suma al minuendo, como se muestra en la figura 3.15. en la cual, consiste en que las salidas invertidas del registro B se usan en lugar de las salidas normales; es decir: B0, B1, B2 y B3 se alimenta a las entradas de suma (recuerde que B3 es el bit de signo).
Registro A
A3 A2 A1 A0
en Paralelo C4 Sumador4 bits de Se ignora 74HC283
C0
B3 B2 B1 B0 Salidas invertidas del registro B 3 2 1 0 Representa la salida DIFEENCIA
Figura 3.15 Sumador paralelo usado para realizar la resta (A-B) empleando el mtodo de complemento a 2. Los bits del sustraendo (B) se invierten y C0=1 para producir el complemento a 2.
Ejercicio 3.13: Utilizando el integrado sumador en paralelo de 4 bits 74HC283 reste +6 de +4. 1. + 4 se almacena en el registro A como 0100. 2. + 6 se almacena en el registro B como 0110 3. Las salidas invertidas del CIs del registro B (1001) se alimenta al sumador. 4. La circuitera del sumador en paralelo, suma [A]= 0100 a [B]=1001 junto con un acarrero, C0=1, al LSB.
1r o. 2d o. 3r o. Registro A Registro B` 0 1 0 0 1 0 0 1 + 1 -6 4 1ro 1 1 1 0 . 2do 0 0 0 1 . 3ro + 1 .
C. Macario Gonzlez
Digital
1 1 1 0
-2
0 0 1 0
Comparador: Son circuitos combinacionales que indican la relacin de igualdad o desigualdad existente entre dos nmeros binarios A y B de n bits cada uno. Adems disponen de una serie de entradas de acoplamiento en cascada para poder comparar palabras con mayor nmero de bits que los permitidos por el comparador. En la figura 3.16 se muestra el diagrama del smbolo lgico y la tabla de verdad de un comparador de magnitud 74HC85.
A3
I
A2
A1
A0
B3
Entrada de datos B2 B1 B0
Comparador de magnitud 74HC85 I AB
Salidas
A>B
A X X X B3 A3 X X X >B3 A3 = A2 > X X B3 B2
Entradas en cascada I I I
A>B AB
O
A<B
O
A=B
X X X
X X X
X X X
H L H
L H L
L L L
C. Macario Gonzlez
Digital
A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3
A2 < B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2
X A1 > B1 A1 < B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1
X X A0 > B0 A0 < B0 A0 = B0 A0 = B0 A0 = B0 A0 = B0 A0 = B0
X X X X
X X X X
X X X X
H L H L
L H L H
L L L L
H L X L H
L H X L H
L L H L L
H L L H L
L H L H L
L L H L L
Figura 3.16 Diagrama del smbolo lgico y la tabla de verdad de un comparador de magnitud 74HC85.
Las entradas en cascada proporcionan un medio para ampliar la comparacin a ms de cuatro bits. Se deben conectar las salidas del comparador inferior con las entradas correspondientes al orden superior. Como se observa en la 3.17.
C. Macario Gonzlez
Digital
Bits de orden inferior Bits de orden inferior A3 A2 A1 A0 B3 B2 A3 A2 A1 A0 B3 B2 B1 B0

I
A> B
B1
B0
A3
A2
A1
A0
B3
B2
B1
B0
I I I
A> B
Comparador de magnitud 74HC85 de cuatro bits
AB
A> B
A
I
B
A= B
A>B
I
A=B
A= B
O A>
A=B
+ 5 Volts
Salida de comparador de 8 bits
+ 5 Volts
Figura 3.17 Dos 74HC85 en cascada para realizar una comparacin de ocho bits.
3.5.2 3.5.2.1
Multiplexores(Selector de datos) Directo, Multiplexores y la al se
Es un circuito lgico que acepta varias entradas digitales selecciona una de ellas en cualquier instante para enviarla a salida. El enrutamiento de la entrada de datos deseada hacia salida se controla mediante entradas SELECT. En la figura 3.17a muestra el diagrama funcional de un multiplexor general.
C. Macario Gonzlez
Digital
Figura 3.17a Diagrama de un Multiplexor digital (MUX). 3.5.2.2 Una variable residual
Multiplexor bsico de dos entradas: En la figura 3.18, se muestra la circuitera lgica de un multiplexor de dos entradas con entradas de datos I0 e I1 y una entrada SELECT, S. El nivel lgico aplicado a la entrada S determina qu compuerta AND se habilita, de modo que su entrada de datos pase por la compuerta OR hacia la salida Z. Es decir: Multiplexor de dos entradas Z = I0S + I1S Con S= 0, Entonces: Z I0S + I1S I01 + I10 = I0 Compuert 2 habilitada Con S= 1, Entonces: Z I0S + I1S = I00 + I11 = I1 Compuerta 1 habilitada Multiplexor de dos entradas Multiplexor de cuatro entradas Existen cuatro entradas que se trasmiten selectivamente a la salida, segn las cuatro combinaciones posibles de las entradas de SELECT S1 S0. Como se muestra en la figura 3.19. = a = =
Figura 3.18
C. Macario Gonzlez
Digital
Figura 3.19 Multiplexor de cuatro entradas. 3.5.2.3 Dos variables residuales Multiplexor de ocho entradas: El 74LS151 (74HC151), es un multiplexor de ocho entradas, el cual tiene una entrada de ENABLE E y proporciona las salidas normal e invertida. Cuando E=0, las entradas de SELECT S2S1S0 escogern una entrada de datos (de I0 a I7) para el paso hacia la salida Z.
I0 I6 I7 I1 I2 I3 I4 I5
S2 S1 S0 E
C. Macario Gonzlez
Digital
Figura 3.20 Diagrama del Multiplexor 74LS151, tabla de verdad y smbolo lgico. Ejercicio 3.14: Describa la operacin de los siguientes circuitos:
(a) (b)
C. Macario Gonzlez
Digital
Figura 3.21 (a) Dos 74LS151 combinados para formar un multiplexor de 16 entradas, (b) Diagrama lgico del multiplexor 74LS157. Sol. (a) Este circuito tiene 16 entradas de datos, ocho aplicadas a cada multiplexor. La salida de los dos multiplexores se combina con la compuerta OR para producir una sola salida X. Las cuatro entradas de SELECT S3, S2, S1 y S0 optarn por una de las 16 entradas para pasarla hacia X. Mientras S3 determina cual multiplexor se habilita. (b) Mux cuadruple, cada multiplexor tiene dos entradas. Existen muchas aplicaciones de los multiplexores como: el enrutamiento de datos, conversin de paralelo a serial, secuencia de operaciones y generacin de funciones entre otras. La generacin de funciones.- Los multiplexores se pueden usar para implementar funciones lgicas de manera directa a partir de una tabla de verdad, sin que se necesite la simplificacin, observe la figura 3.22:
+Vcc
C 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
A 0 1 0 1 0 1 0 1
Z 0 0 0 1 0 1 0 1
Figura 3.22. Multiplexor usado para implementar una funcin lgica que describe la tabla de verdad. 3.5.3 Demultiplexores (Distribuidores de datos)
Realiza la operacin inversa del multiplexor; es decir, toma una sola entrada y la distribuye por varias salidas. El diagrama general del multiplexor digital se muestra en la figura 3.23
Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 80 C. Macario Gonzlez
Digital
Figura 3.23 Demultiplexor general. Demultiplexor de una a ocho lneas: Es muy similar a un decodificador de 3 a 8 lneas, excepto que se ha agregado una cuarta entrada (I) a cada compuerta, llamada entrada ENABLE. Observe la figura 3.24:
Figura 3.24 Demultiplexor de 1 lnea a 8 lneas.
C. Macario Gonzlez
Digital
El Demultiplexor tiene muchas aplicaciones, como el Demultiplexor 74ALS138 que es usado como un Demultiplexor de reloj, con las lneas SELECT, la seal de reloj se encamina al destino deseado, como se muestra en la figura 3.25:
Figura 3.25 Decodificador 71ALS138, operando como un Demultiplexor con E1 3.5.4 Decodificadores
El decodificador es un circuito lgico que acepta un conjunto de entradas, las analiza, revisa que nmero binario se presenta all y activa la que corresponde a ese nmero, el resto de las salidas permanecen inactivas. El diagrama de un decodificador general se presenta con N entradas y M salidas, debido a que las N entradas pueden ser 0 y 1, entonces existen 2N combinaciones posibles, y para cada combinacin debe haber una salida, la cual se activa en Alto o en Bajo, de acuerdo a su diseo.
A0 A1 . AN-1 . 2N Cdigo de entrada N Entradas O0 O1 . OM-1 M . Salidas Slo una salida es alta por cada cdigo de entrada
Decodificador
Figura 3.26 Diagrama general del decodificador Con esto pensaramos que si tenemos un decodificador con 3 entradas, entonces tendramos, 23= 8 salidas como se muestra en la figura 3.27.
C. Macario Gonzlez
Digital
Figura 3.27 Decodificador de 3 a 8 lneas Algunos decodificadores tienen una o ms entradas de ENABLE que se emplean para controlar la operacin del decodificador, como el decodificador 74ALS138 , el cual tienen salidas de compuerta NAND, de modo que sus salidas son activadas en Bajo. El cdigo de entrada se aplica a A2, A1 y A0, donde A2 es el MSB. Con tres entradas y ocho salidas. Las entradas E1,E2 y E3 Son entradas Enable separadas, que se combinan en la compuerta AND. Cuando ocurra E1= E2 = 0 y E3 =1, el decodificador responder al cdigo de las entradas A2, A1 y A0. Como s muestra a continuacin: E1,E2 E3 0 0 1 1 X X X 1 X X X 0 Salidas Responde a cd. de entrada A2, A1 y A0 Deshabilita todos ALTOS Deshabilita todos ALTOS Deshabilita todos ALTOS
C. Macario Gonzlez
Digital
Figura 3.28. Decodificador 74LS138, tabla de verdad y smbolo lgico. Decodificador BCD a decimal En la figura 3.29, se muestra el diagrama lgico de un decodificador BCD a decimal , tambin est disponible como 74LS42 y 74 HC42. Cada salida pasa a BAJO, cuando la entrada BCD est eligiendo algn valor.
Figura 3.29 Diagrama lgico del decodificador
C. Macario Gonzlez
Digital
de 7442 de BCD a decimal o decodificador de 4 a 10, smbolo lgico y tabla de verdad.
3.5.5
Codificadores
El Codificador es lo opuesto del decodificador. Un codificador tiene un nmero de lneas de entrada, de las cuales slo una se activa en un tiempo determinado y produce un cdigo de salida de N bits, dependiendo de cual entrada se active. En la figura 3.30, se muestra el diagrama general de un codificador con M entradas y N salidas. Figura 3.30 Diagrama del codificador Codificador de octal a binario: Codificador de octal a binario (codificador de 8 a 3 lneas), acepta una de las ocho lneas de entrada y produce un cdigo de salida de tres bits, correspondiente a la entrada activada.
C. Macario Gonzlez
Digital
Figura 3.31 Circuito lgico de un codificador de octal a binario. Codificador de prioridad: Cuando se activa ms de una entrada a la vez, no se est seguro de cual se activar, si la primera o la ltima como en una calculadora.. El Codificador de prioridad, incluye una lgica para asegurar que el cdigo de salida corresponder a la entrada que tiene asociada el mayor de los nmeros.
Figura 3.32 Codificador de prioridad. 3.5.6 Displays Decodificadores-excitadores de BCD a 7 segmentos: Los equipos digitales necesitan de algn medio para desplegar visualmente la informacin de manera que la entienda fcilmente el usuario; esta informacin es alfanumrica, un mtodo simple consiste en utilizar un display 7 segmentos, el cual tiene una entrada BCD de 4 bits y proporciona salidas que pasar corriente a travs de un diodo led, estratgicamente colocado. Como se muestra en la figura 3.33:
C. Macario Gonzlez
Digital
Figura 3.33 Decodificador-excitador de BCD a 7 segmentos excitando un visualizador led de 7 segmentos con nodo comn y patrones de segmentos para todos los cdigos de entrada posible.
UNIDAD IV DISPOSITIVOS LGICOS PROGRAMABLES OBJETIVO: El alumno aplicar dispositivos PLDs en circuitos de lgica combinacional. 4.1 Tipos. En la actualidad el nivel de integracin alcanzado con el desarrollo de la microelectrnica ha hecho posible desarrollar sistemas completos dentro de un solo circuito integrado SOC (System On
C. Macario Gonzlez
Digital
Chip), con lo cual se han mejorado caractersticas como velocidad y confiabilidad consumo de potencia y sobre todo el rea de diseo. [5] El proceso de miniaturizacin de los sistemas electrnicos comenz con la interconexin de elementos discretos como receptores, capacitores, bobinas, etc., todos colocados en un chasis reducido a una escasa separacin entre ellos, posteriormente se disearon los primeros circuitos impresos que relacionan e interconectan los elementos mencionados a travs de cintas delgadas de cobre adheridas a un soporte aislante que permite el montaje de estos elementos. La fabricacin de los circuitos monolticos se basa en los principios de materiales, procesos y diseo que constituyen la tecnologa altamente desarrollada de los transistores y diodos individuales. El mercado de la tecnologa actualmente avanza rpido y la mayora de los sistemas digitales convencionales no se implementan usando compuertas lgicas individuales y circuitos integrados de MSI, como los que hemos estudiado y experimentado en el laboratorio hasta este momento. En lugar de eso, los dispositivos lgicos programables (PLD), contienen circuitos que contienen funciones lgicas y se usan para implementar sistemas digitales, estos dispositivos no se programan con una lista de instrucciones, como una microcomputadora; en lugar de eso, su hardware interno se configura conectando y desconectando electrnicamente puntos en el circuito. Los dispositivos lgicos programables (PLDs) permiten que el usuario final especifique la operacin lgica mediante un proceso llamado programacin. Este material se presenta para facilitar el uso potencial en experimentos de laboratorio para implementar circuitos lgicos simples y para aprender el proceso de diseo, as como las herramientas de desarrollo. Los dispositivos lgicos programables permiten que los pasos del proceso descrito en el diseo de circuitos lgicos combinacionales
C. Macario Gonzlez
Digital
se automaticen mediante el proceso de una computadora y software de desarrollo PLD. El concepto de los dispositivos lgicos es poner muchas compuertas lgicas en un solo CI y controlar electrnicamente la interconexin de dichas compuertas en la figura 4.1 se ilustra este concepto mediante un circuito combinatorio muy simple.
Figura 4.1 Ejemplo simplificado de un dispositivo lgico programable. 4.1.1 Caractersticas Los dispositivos de PROM, PLA, PAL y GAL estn formados por arreglos o matrices crisis que pueden ser fijos o programables, mientras que los CPLD y FPGA se encuentran estructurados mediante bloques lgicos considerables y sendas lgicas de alta densidad, respectivamente. La arquitectura bsica de un PLD est formada con un arreglo de compuertas AND y OR conectadas a las entradas y salidas del dispositivo. La finalidad de cada una de ellas se describe a continuacin.
C. Macario Gonzlez
Digital
1) Arreglo AND: Esta formado por varias compuertas AND
interconectadas a travs de alambres, los cuales cuentan con un fusible en cada punto de interseccin Fig. 4.2a. En esencia, la programacin del arreglo consiste en fundir o abrir los fusiles para eliminar las variables que no sern utilizadas Fig. 4.2b. Observe como en cada entrada a las compuertas AND queda intacto el fusible que conecta la variable seleccionada con la entrada a la compuerta. Una vez que los fusiles se funden no pueden volver a programarse.
Figura 4.2 Arreglos AND a) No programado b) Programado b)Arreglo OR: Est formado por un conjunto de compuertas OR conectadas a un arreglo programable, el cual contiene un fusible en cada punto de interseccin Este tipo de arreglo es similar al de compuertas AND explicado en el punto anterior, ya que de igual manera se programa fundiendo los fusibles para eliminar las variables no utilizadas. En la fig. 4.3 se observa el arreglo OR programado y sin programar.
C. Macario Gonzlez
Digital
Figura 4.3 Arreglos OR a) No programado b) Programado
4.1.2 Funcionamiento Un circuito CPLD consiste en un arreglo de mltiples PLD agrupados como bloques en un chip. En algunas ocasiones estos dispositivos tambin se conocen como EPLD (Enhaced PLD: PLD mejorado), Super PAL, Mega PAL, etc., se clasifican como de alto nivel de integracin ya que tienen una gran capacidad, equivalente a unos 50 PLD sencillos. En su estructura bsica, cada CPLD contiene mltiples bloques lgicos conectados por medio de seales canalizadas desde la interconexin programable (P. I.). Esta unidad PI se encarga de interconectar los bloques lgicos y los bloques de entrada/salida del dispositivo sobre las redes apropiadas figura 4.4
C. Macario Gonzlez
Digital
Figura 4.4 Arquitectura bsica de un CPLD
Los bloques lgicos, tambin conocidos como celdas generadoras de funciones, estn formadas por un arreglo de productos de trminos que implementa los productos efectuados en las compuertas AND , un esquema de distribucin en trminos que permite crear las sumas de los productos provenientes del arreglo AND y por macroceldas similares a las incorporadas en la GAL22V10. Fig. 4.5. En ocasiones las celdas de entrada/salida se consideran parte del bloque lgico, aunque la mayora de los fabricantes coincide en que son externas.
Figura 4.5 Bloque lgico programable. 4.2 Programacin HDL (utilizar el software especfico para el programador universal) La manera tradicional de disear con lgica programable, parte de la representacin esquemtica del circuito que se requiere realizar
C. Macario Gonzlez
Digital
y luego define la solucin del sistema por el mtodo adecuado (ecuaciones booleanas, tablas de verdad, diagramas de estado, etc.) P. ej. en la figura 4.6 se observa un diagrama que representa a un circuito construido con compuertas lgicas AND y OR. En este caso se eligi el mtodo de ecuaciones booleanas para representar su funcionamiento, aunque se pudo usar tambin una tabla de verdad.
Figura 4.6 Obtencin de las ecuaciones booleanas. Las ecuaciones que rigen el comportamiento del sistema se encuentran derivadas en funcin de las salidas F1 y F2 el circuito. Una vez que se obtienen estas ecuaciones, el siguiente paso es introducir en la computadora el archivo fuente o de entrada; es decir, el programa que contiene los datos que permitirn al compilador sintetizar la lgica requerida. 1.- Tpicamente se introduce alguna informacin preliminar que indique datos especficos del diseador. 2.- Luego se especifica el tipo de dispositivo PLD que se va a utilizar, 3.- La numeracin de los pines de entrada y salida y las variables de diseo. 4.- Por ltimo se define la funcin lgica en forma de ecuaciones booleadas o cualquier formato que acepte el compilador.
C. Macario Gonzlez
Digital
En la figura 4.7 se observa la pantalla principal del programa PALASM, en el cual se compilar el diseo de la figura 4.6 con el fin de ejemplificar la metodologa.
PALASM V2.23A Mkt (c) ADVANCED MICRO DEVICES, SANTA CLARA, CA 95054 01 JUL Input PDS file Devece PAL16L8 F3 F5 F7 F9 Edit PDS PALASM2 View Data DataBook combi .PDS C\PALASM\TRAB F! Display Dir F4 F6 F8 F10 Program Device Software Set-Up Supplementary Help Directoriy F2 Enter DOS MENU WINDOWS
KEY MOVEMENTS < =next field > <> = previous field <> = previous position <> =next position STATUS : ALL OK <esc> = return <esc><esc> = exit <esc><ret> = refresh <del> = delete <ins> = insert <home> = first fie <end> = last fiel
Figura 4.7 Pantalla principal de PALASM
La forma de introducir el diseo se muestra en el listado 4.1. Ntese que las palabras reservadas por el compilador se representan con letras negritas.
TITLE PATTERN REVISION AUTHOR COMPANY DATE CHIP : 1 2 3 4 EJEMPLO COMBI.PDS 1.0 JESSICA UNAM 00-00-00 XX PAL16L8 5 6 7 8 9
Encabezado
Declaracin de pines de entrada/salida
C. Macario Gonzlez
Digital
10 NC NC NC NC A B C NC NC GND : 11 12 13 14 15 16 19 20 NC NC NC NC A B C GND EQUATIONS F1 =/A* B + /A* C F2 = A* B + B* /C SIMULACIN TRACE_ON F2 A B C F1 17 18
NC NC
Ecuaciones del circuito
SETF /A /B /C CHECK /F1 /f2 SETF /A /B C CHECK F1 /f2 SETF A /B C CHECK /F1 /f2 TRACE_OFF
Simulacin (condiciones e/s)
Listado 4.1 Archivo fuente compilado en formato PALASM El siguiente paso consiste en la compilacin del diseo, el cual radica bsicamente en localizar los errores de sintaxis o de otro tipo, el compilador procesa y traduce el archivo fuente y minimiza las ecuaciones. En este paso el diseo se ha simulado utilizando un conjunto de entradas y sus correspondientes valores de salida conocidos como vectores de prueba. Durante este proceso se comprueba que el diseo funcione correctamente antes de introducirlo al PLD. Una vez que el diseo no tiene errores el compilador genera un archivo conocido como JEDEC (Joint Electronic Device Engineering Council), o un mapa de fusible. Este archivo indica al grabador cules fusibles fundir y cules activar, para que luego se grabe el PLD (de acuerdo con el mapa de fusibles) en un grabador tpico figura 4.8
C. Macario Gonzlez
Digital
Figura 4.8 Implementacin final del diseo en un PLD
Lgica Programable: Se trata de dispositivos fabricados y revisados que se pueden personalizar desde el exterior mediante diversas tcnicas de programacin. El diseo se basa en bibliotecas y mecanismos especficos de mapeo de funciones, mientras que su implementacin tan slo requiere una fase de programacin del dispositivo, que por lo general lo realiza el diseador en unos pocos segundos.[5]
C. Macario Gonzlez
Digital
4.2.1 Lenguaje de descripcin de hardware (HDL) Como consecuencia de la creciente necesidad de integrar un mayor nmero de dispositivos en un solo integrado, se desarrollaron nuevas herramientas de diseo que auxilian al ingeniero a integrar sistemas de mayor complejidad. Esto permiti que en los 50s aparecieran los lenguajes de descripcin en hardware (HDL) como una opcin de diseo para el desarrollo de sistemas electrnicos elaborados. Estos lenguajes alcanzaron mayor desarrollo durante los 70s, lapso en que se desarrollaron varios de ellos como IDL de IBM, TI-HDL de Texas Instruments, ZEUS del General Electric, etc., todos orientados al rea industrial as como lenguajes en el mbito universitario (AHPL, DDL, CDL, ISPS, etc.) [8]. En los 80`s surgieron lenguajes como VHDL, Verilog, ABEL 5.0, AHDL, etc., considerados lenguajes de descripcin en hardware porque permitieron abordar un problema lgico a nivel funcional, lo cual facilita la evaluacin de soluciones alternativas antes de iniciar un diseo detallado. Una de las principales caractersticas de estos lenguajes radica en la capacidad de describir en distintos niveles de abstraccin (funcional, transferencia de registros RTL y lgico o nivel de compuertas) de cierto diseo. Los niveles de abstraccin se emplean para clasificar modelos HDL segn el grado de detalle y precisin de sus descripciones. [4] En los niveles de extraccin descritos desde el punto de vista de simulacin y sntesis de circuito pueden definirse como sigue: Algortmico: Se refiere a la relacin funcional entre las entradas y salidas del circuito o sistema, sin hacer referencia a la realizacin final. Transferencia de registros (RT): Consiste en la particin del sistema en bloques funcionales sin considerar a detalle la realizacin final de cada bloque. Lgico o de compuertas: El circuito se expresa en trminos de ecuaciones lgicas o de compuertas.
C. Macario Gonzlez
Digital
Despus de varias versiones revisadas por el gobierno de los Estados Unidos, industrias y universidades, el IEEE (Instituto de Ingenieros Elctricos y Electrnicos) public en diciembre de 1987 el estndar IEEEstd 1076-1987. Un ao ms tarde, surgi la necesidad de describir en VHDL todos los ASIC creados por el Departamento de Defensa, por lo que en 1993 se adopt por el estndar adicional de VHDL IEEE1164. Hoy en da VHDL se considera como un estndar para la descripcin, modelado y sntesis de circuitos digitales y sistemas complejos. Finalmente la letra V de VHDL hace referencia al proyecto VHSIC.
4.2.1.1 Ventajas y desventajas del desarrollo de circuitos integrados con VHDL

Ventajas Notacin Formal. Disponibilidad pblica. http://www.fgpa.com Independencia Tecnolgica y proceso de fabricacin. Capacidad descriptiva en distintos niveles de abstraccin. Uso como formato de intercambio de informacin. Independencia de los proveedores. Reutilizacin del cdigo. Facilitacin de la participacin en proyectos internacionales. Desventajas Se pierde libertad de diseo. Resulta un lenguaje difcil de aprender.
4.2.2 Fundamentos de lenguaje HDL Tal como lo indican sus siglas, VHDL (Hardware Description Language) es un lenguaje orientado a la descripcin o modelado de sistemas digitales; es decir, se trata de un lenguaje mediante el cual se puede describir, analizar y evaluar el comportamiento de un sistema electrnico digital.
C. Macario Gonzlez
Digital
4.2.3 Elementos del lenguaje La estructura general de un programa en VHDL est formada por mdulos o unidades de diseo, cada uno de ellos compuesto por un conjunto de declaraciones e instrucciones que definen, describen, estructuran, analizan y evalan el comportamiento de un sistema digital. Existen cinco tipos de unidades de diseo en VHDL: 1.- Declaracin de entidad (entity declaration), 2.- Arquitectura (Architecture), 3.- Configuracin (configuration), 4.- Declaracin del paquete (package declarations) y 5.- Cuerpo del paquete (package body) En el desarrollo de programas en VHDL pueden utilizarse o no tres de los cinco mdulos, pero dos de ellos (entidad y arquitectura) son indispensables en la estructuracin de un programa. Las declaraciones de entidad, paquete y configuracin se consideran unidades de diseo primarias, mientras que la arquitectura y el cuerpo del paquete son unidades de diseo secundarias por que dependen de una entidad primaria que se debe analizar antes.
Entidad Una entidad es el bloque elemental de diseo en VHDL. Las entidades son todos los elementos electrnicos (sumadores, contadores, compuertas, flip-flops, memorias, multiplexores, etc.) que forman de manera individual o en conjunto un sistema digital. La entidad puede representarse de diferentes maneras en la figura 4.9a), se muestra la arquitectura de un sumador completo a nivel de compuertas; ahora bien, esta entidad se puede representar a nivel de sistema, indicando slo las entradas (Cin, A y B) y salidas de (SUMA y Cout) del circuito: figura 4.9b). De igual manera, la
C. Macario Gonzlez
Digital
integracin de varios subsistemas (medios sumador) representarse mediante una entidad figura 4.9c).
puede
Figura 4.9 a) Descripcin a nivel de compuertas b) Smbolo funcional de la entidad c) Diagrama a bloques representativo de la entidad Puertos de entrada-salida Cada una de las seales de entrada y salida en una entidad son referidas como puertos, el cual es similar a una terminal (pin) de un smbolo esquemtico. Todos los puertos que son declarados deben tener un nombre, un modo y un tipo de dato.
C. Macario Gonzlez
Digital
El nombre se utiliza como una forma de llamar al puerto; con el modo se define la direccin que tomar la informacin y con el tipo se define qu clase de informacin se trasmitir por el puerto. En la figura 4.10 se muestra un comparador de igualdad, donde a y b son los puertos de entrada, mientras que c se refiere al puerto de salida.
Comparador
c a b
Figura 4.10 Comparador de igualdad. Modos: Como ya se mencion, un modo permite definir la direccin en la cual el dato es transferido a travs de un puerto. Un modo puede tener uno de cuatro valores: y in (entrada), out (salida), en buffer Figura 4.11 Modo in: Se refiere a las seales de entrada a la entidad. Este slo es unidireccional y solo permite el flujo de datos hacia dentro de la entidad. Modo out: Indica las seales de salida de la entidad. Modo en inout: Permite declarar a un puerto de forma bidireccional, permite la retroalimentacin de seales dentro o fuera de la entidad. Modo buffer: Permite hacer retroalimentaciones internas dentro de la entidad, pero a diferencia del modo inout, el puerto declarado se comporta como una terminal de salida.
Figura 4.11 Modos y el curso de sus seales.
C. Macario Gonzlez
Digital
Tipos de datos Los tipos son los valores (datos) que el diseador establece para los puertos de entrada y salida dentro de una entidad; se asignan de acuerdo con las caractersticas de un diseo en particular. Algunos de los tipos ms utilizados en VHDL son: Bit el cual tiene valores de 0 y 1 lgico. Boolean que define valores de verdadero o falso en una expresin. Bit_vector que representa un conjunto de bits para cada variable de entrada o salida. Integer que representa un nmero entero 4.2.4 Declaraciones bsicas Como se mencion antes, los mdulos elementales en el desarrollo de un programa dentro del lenguaje de descripcin en hardware (VHDL) son la entidad y la arquitectura. La declaracin de una entidad consiste en la descripcin de las entradas y salidas de un circuito de diseo identificado como entity (entidad); es decir, la declaracin seala las terminales o pines de entrada y salida con que cuenta la entidad de diseo. Por ejemplo la forma de declarar la entidad correspondiente al circuito sumador de la figura 4.9 b) se muestra a continuacin: Cin Entidad A sumador Cout B Suma 1 --Declaracin de la entidad de un circuito sumador 2 entity sumador is 3 port ( A, B, Cin: in bit); 4 SUMA, Cout: out bit); 5 end sumador; Los nmeros de las lneas (1,2,3,4 y 5) no son parte del cdigo, se usan como referencia.
C. Macario Gonzlez
Digital
Las palabras negritas estn reservadas para el lenguaje de programacin VHDL. Los dos guiones (--), indican que el texto que est a la derecha es un comentario para documentar el programa. Las palabras reservadas entity seguida del identificador (sumador) y la palabra reservada is. Los puertos (port) de entradas (A, B y Cin) y salidas (SUMA y Cout)se declaran en las lneas 3 y 4. El tipo de dato que cada puerto maneja es del tipo bit, (slo se manejan 1s y 0s lgicos). Por ltimo la palabra reservada end, seguida del nombre de la entidad (sumador). 4.3 Implementacin de circuitos combinacionales con PLDs Se requiere disear un circuito combinacional que detecte nmeros primos de 4 bits. Realice la tabla de verdad y elabore un programa que describa su funcin. Utilice instrucciones del tipo with select when. Sol. La tabla de verdad que resuelve la funcin es la siguiente:
X X X X F
0 1 2 3
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
0 1 1 1 0 1 0 1 0 0 0 1 0 1 0
1 library ieee; 2 use ieee.std_logic_1164. all 3 entity seleccin is port ( 4 X: in std_logic_vector (0 to 3) 5 F: out std_logic); 6 end seleccin; 7 architecture a_selec of seleccin is 8 begin 9 with X select 10 F<= 1 when 0001, 11 1 when 0010 ,
C. Macario Gonzlez
Digital
1 1 1
12 1 0011, 13 1 0101, 14 1 0111, 15 1 1011, 16 1 1101, 17 0 others; 18 end a_selec:
when when when when when when
UNIDAD V LGICA SECUENCIAL ASNCRONA OBJETIVO: El alumno analizar y disear circuitos secuenciales asncronos 5.1 Fundamentos de elementos secuenciales La lgica secuencial indica que las salidas externas de un sistema digital son una funcin de sus entradas externas y de la informacin almacenada en sus elementos de memoria.
C. Macario Gonzlez
Digital
En la figura 5.1 se muestra un diagrama de bloques de un sistema digital general que combina compuertas lgicas combinacionales con dispositivos de memoria (lgica secuencial).
Figura 5.1. Diagrama general de un sistema digital. 5.1.1 Tipos, caractersticas y funcionamiento El elemento ms importante de la memoria es el flip-flop (FF), el cual est constituido por un ensamble de compuertas lgicas. Aunque una compuerta por s misma no tiene capacidad de almacenar, se pueden conectar varias a la vez de tal manera que permita el almacenamiento de informacin. En la figura 5.2 se muestra el tipo de smbolo general usado para representar un flip-flop. Tiene dos salidas Q y Q, que son opuestas entre s. Tambin se le llama estado a estas salidas; por. Ej. Estado ALTO, entonces Q = 1 o estado BAJO Q = 0, obviamente Q ser lo contrario, mismos que se muestran en la figura 5.2.
C. Macario Gonzlez
Digital
Figura 5.2 Smbolo general de un flip-flop y definicin de sus dos estados de salida.
5.1.2 FLIP-FLOP (LATCH CON COMPUERTAS NAND) El circuito FF bsico, se construye a partir de dos compuertas NAND o NOR. Estas dos compuertas van cruzadas y acopladas entre s. Las salidas de las compuertas son Q y Q, inversas entre s. Hay dos entradas en el latch: la entrada SET es la que establece Q al estado 1; la entrada BORRAR es la entrada que borra Q al estado 0. Mostraremos el anlisis para el latch NAND, primero con las dos posibles combinaciones de las salidas 1.- Cuando SET = CLEAR =1; a)Q = 0 y Q = 1 y b)Q = 1 y Q =0
a) Q = 0 y Q = 1: Con Q = 0, las entradas a NAND-2 son 0 y 1 ,
lo que produce Q=1 , el 1 de Q causa que NAND-1 en ambas entradas para producir una salida 0 en Q. Fig. 5.3 (a). Manteniendo los estados anteriores.
b) Q = 1 y Q = 0: Con Q = 1, el estado ALTO en NAND-1,
produce una estado BAJO en NAND-2 , lo que a su vez mantiene la salida de NAND-1 en estado ALTO. As hay dos estado de salida posibles cuando SET y BORRAR = 1; dependiendo ahora de lo que haya ocurrido anteriormente en las entradas. Fig. 5.3 (b).
C. Macario Gonzlez
Digital
Figura 5.3. Un latch NAND tiene dos estados de descanso posibles cuando SET = CLEAR =1 2.- Establecimiento del LATCH Ahora investigaremos lo que sucede cuando la entrada SET se pulsa momentneamente a BAJO mientras que CLEAR se mantiene en ALTO. La figura 5.4 (a) muestra lo que sucede cuando Q = 0 antes de que tenga lugar el pulso. Cuando SET se pulsa a BAJO en tiempo t0. pasar a ALTO y en este estado ALTO forzar a Q a pasar a BAJO, de manera que NAND-1 tiene dos entradas bajas, as, cuando SET retorna a estado 1 en el tiempo t1, la salida NAND-1 permanece en ALTO, lo que a su vez mantiene la salida NAND-2 en estado BAJO. En la figura 5.4 (b), muestra que pasa cuando Q = 1 y Q =0 antes de la aplicacin del pulso SET. Debido a que Q =0 ya se conserva la salida de NAND-1 en estado ALTO, las salidas del latch an estn en el estado Q=1, Q=0. Podemos resumir que expresando con un pulso bajo en la entrada SET, siempre causar que el LATCH termine en el estado Q=1. Llamndolo establecimiento del latch o FF.
C. Macario Gonzlez
Digital
Figura 5.4 Pulsado de la entrada SET al estado 0 cuando (a) Q = 0 antes del pulso SET; (b) Q = 1 antes del pulso SET. En ambos casos Q termina en ALTO.
3.- Restablecimiento del registro bsico (FF) Ahora consideraremos que sucede cuando se pulsa la entrada CLEAR en BAJO mientras SET se mantiene en ALTO. La figura 5.5 (a) muestra que sucede cuando Q = 0 y Q=1 antes de la aplicacin del pulso. Debido a que Q = 0 ya est manteniendo la salida de NAND-2 en ALTO, el pulso abajo en CLEAR no tendr ningn efecto. Cuando CLEAR retorna al estado ALTO, las salidas del Latch an son Q = 0 y Q=1. En la figura 5.5 (b) se muestra la situacin donde Q = 1, antes del evento del pulso de CLEAR. Cuando CLEAR se pulsa BAJO en t0, Q pasar a ALTO, y ese estado alto forzar a que Q pase a bajo, de manera que ahora NAND-2 tiene dos entradas en BAJO. As, cuando SET retorna a ALTO en t1, la de NAND-2 permanece en ALTO, lo que a su vez mantiene la salida NAND-1 en BAJO. La figura 5.5 se puede resumir, expresando que un pulso BAJO en la entrada CLEAR siempre causar que el latch termine en el estado Q = 0. Esta operacin se llama borrado o restablecimiento del latch.
C. Macario Gonzlez
Digital
Figura 5.5 Pulsado de la entrada CLEAR al estado BAJO, cuando (a) Q = 0 antes de pulsar CLEAR; (b) Q = 1 antes del pulso CLEAR. En cada caso Q termina en BAJO. 4.- Establecimiento y Restablecimiento simultneos. El ltimo caso que se debe considerar es aquel en donde las entradas SET y CLEAR se pulsan simultneamente a BAJO. Esto producir niveles ALTOS en ambas salidas de NAND de manera que Q = Q = 1. Es claro que esta es una condicin indeseable, por que se supone que ambas salidas son opuestas entre s. A dems, cuando las entradas SET y CLEAR vuelvan al estado ALTO, el estado de salida resultante depender de cual entrada retorne primero a ALTO. Las transiciones simultneas de retorno al estado 1 producirn resultados impredecibles. Por estas razones SET = CLEAR = 0 normalmente no se usa para el latch NAND . Resumen del latch NAND 1.-SET = CLEAR = 1.Esta condicin es el estado normal de reposo y no tiene efecto en el estado de salida. Las salidas Q y Q permanecern en el estado que tenan antes de esta condicin de entrada. 2.-SET = 0, CLEAR = 1. Esto siempre causar que la salida pase al estado Q = 1. Donde permanecer incluso despus que SET retorne a ALTO. A esto se llama establecimiento del LATCH. 3.- SET = 1, CLEAR = 0. Esto producir el estado Q = 0, en el cual la salida permanecer incluso despus que BORRAR retorne a ALTO. A esto se llama restablecimiento del LATCH.
C. Macario Gonzlez
Digital
4.- SET = CLEAR = 0. Esta condicin intenta establecer y borrar el latch al mismo tiempo y puede producir resultados ambiguos. No se debe emplear.
Q S C Q(t+ 1) 0 0 0 Ambi 0 0 1 guo 0 1 0 1 0 1 1 0 1 0 0 0 1 0 1 Ambi 1 1 0 guo 1 1 1 1 0 1
5.1.2.1 FLIP-FLOP R-S (SET-RESET) El FF bsico, as como est es un circuito secuencial asncrono. El FF RS se muestra en la figura 5.6(a) consta de un FF bsico NOR y dos compuertas AND, el smbolo grfico se muestra en la figura 5.6(b); la tabla caracterstica resume su operacin, Q es el estado binario en el estado presente, las columnas R y S dan los valores posibles de las entradas y Q(t+1) es el estado del FF despus de la ocurrencia de un pulso de reloj, figura 5.6(c) y por ltimo la ecuacin caracterstica derivada de la tabla de verdad figura 5.6(d).
Figura 5.6 (a) Diagrama lgico (b) Smbolo grfico (c) Tabla caracterstica (d) Ecuacin caracterstica. 5.1.2.2 T
C. Macario Gonzlez
Digital
El FF T se muestra en la figura 5.7(a) consta de un FF bsico NOR y dos compuertas AND cortocircuitadas para manejar una sola entrada, el smbolo grfico se muestra en la figura 5.7(b); la tabla caracterstica resume su operacin, Q es el estado binario en el estado presente, la columna T da los valores posibles de las entradas y Q(t+1) es el estado del FF despus de la ocurrencia de un pulso de reloj, figura 5.7(c) y por ltimo la ecuacin caracterstica derivada de la tabla de verdad figura 5.7(d).
Figura 5.7 (a) Diagrama lgico (b) Smbolo grfico (c) Tabla caracterstica (d) Ecuacin caracterstica. 5.1.2.3 D El FF D se muestra en la figura 5.8(a) consta de un FF bsico NAND y dos compuertas NAND cortocircuitadas para manejar una sola entrada, el smbolo grfico se muestra en la figura 5.8(b); la tabla caracterstica resume su operacin, Q es el estado binario en el estado presente, la columna D da los valores posibles de las entradas y Q(t+1) es el estado del FF despus de la ocurrencia de un pulso de reloj, figura 5.8(c) y por ltimo la ecuacin caracterstica derivada de la tabla de verdad figura 5.8(d).
C. Macario Gonzlez
Digital
Figura 5.8 (a) Diagrama lgico (b) Smbolo grfico (c) Tabla caracterstica (d) Ecuacin caracterstica. 5.1.2.4 J-K El FF JK se muestra en la figura 5.9(a) consta de un FF bsico NOR y dos compuertas AND, el smbolo grfico se muestra en la figura 5.9 (b); la tabla caracterstica resume su operacin, Q es el estado binario en el estado presente, las columnas JK da los valores posibles de las entradas y Q(t+1) es el estado del FF despus de la ocurrencia de un pulso de reloj, figura 5.9 (c) y por ltimo la ecuacin caracterstica derivada de la tabla de verdad figura 5.9 (d).
Figura 5.9 (a) Diagrama lgico (b) Smbolo grfico (c) Tabla caracterstica (d) Ecuacin caracterstica. 5.1.3 Tipos de pulsos de reloj Los sistemas digitales pueden operar de forma asncrono o sncrona. En los sistemas sncronos, las salidas de los circuitos lgicos pueden cambiar de estado en cualquier momento en que varen una o ms de las entradas. En un sistema asncrono por lo general es ms difcil disear y detectar las fallas que en un sistema sncrono.
C. Macario Gonzlez
Digital
En los sistemas sncronos, los tiempos exactos en cualquier salida puede cambiar de estado mediante una seal de reloj (CLK). Es un tren de pulsos rectangulares, Figura 5.10; cuando un reloj cambia de un 0 a un 1 se le llama transicin con pendiente positiva (TPP); cuando el reloj cambia de 1 a 0 , esto se le llama transicin con pendiente negativa (TPN).
5.1.3.1
Figura 5.10 Seales de reloj. Flip-flops sincronizados por reloj.
Se usan varios tipos de FFs sincronizados por reloj, sus ideas principales son: 1.- Los FFs sincronizados tienen una entrada de reloj a la que comnmente se le denomina CLK, CK o CP. Pueden ser disparados por borde, lo que significa que la activacin es por una seal de transicin (tringulo pequeo a la entrada CLK). Como se observa en la figura 5.11, este FF se activa con una TPP, si el triangulo est solo en el CLK o por una TPN si el tringulo tiene una burbuja.
C. Macario Gonzlez
Digital
Figura 5.11 Los FFs sincronizados por reloj tienen la entrada de reloj CLK es activa en (a) la TPP o en (b) la TPN. Las entradas de control determinan el efecto de la transicin activa de reloj. 2.- Los FF sincronizados por reloj tambin tienen una o ms entradas de control que pueden tener varios nombres, dependiendo de su operacin. Las entradas de control no tendrn efecto en Q hasta que ocurra la transicin activa de reloj. 3.- Las entradas de control controlan el CUAL (es decir el estado que pasar a la salida); la entrada CLK determina el CUANDO.
5.1.3.2
Tiempos de establecimiento y retencin
Se deben cumplir dos requisitos de sincronizacin para que un FF sincronizado por reloj responda confiablemente a sus entradas de control cuando ocurre la transicin CLK activa. Observe la figura 5.12
Figura 5.12 Las entradas de control se deben mantener estable durante: (a) un tiempo tS antes de la transicin activa de reloj, y durante (b) un tiempo tH despus de la transicin activa del bloque.
C. Macario Gonzlez
Digital
Tiempo de establecimiento tS, es el intervalo que procede inmediatamente a la transicin activa de la seal CLK, durante la cual la entrada de control se debe mantener en el nivel adecuado. Tiempo de retencin tH, es el intervalo que sigue inmediatamente a la transmisin activa de la seal CLK, durante la cual la entrada de control sncrona se debe mantener al nivel adecuado. Flip-Flop S-R sincronizado por reloj En la figura 5.13 (a) se muestra el smbolo lgico para un flip flop SR sincronizado por reloj, que se dispara por el borde de transicin positiva de la seal de reloj. En la figura 5.13 (b) se muestra cmo la salida del FF responder a la TPP en la entrada CLK para las diversas combinaciones de las entradas S y R. Y las formas de onda se muestran en la figura 5.13 (c) las cuales ilustran la operacin del FF S-C sincronizado por reloj.
Figura 5.13. (a) FF S-R sincronizado por reloj que responde slo al borde con pendiente positiva de un pulso de reloj; (b) tabla de verdad; (c) formas de onda comunes. Flip-Flop J-K sincronizado por reloj
C. Macario Gonzlez
Digital
En la figura 5.14 se muestra un flip-flop J-K sincronizado por reloj, disparado por TPP. Las entradas J y K controlan el estado del FF de la misma manera en que las entradas S y R lo hacen para el flip-flop sincronizado por reloj, excepto por una diferencia importante: la condicin J = K = 1 no resulta una salida ambigua. Para esta condicin 1, 1 el FF siempre pasar a su estado opuesto cuando se lleve a cabo la transicin positiva de la seal de reloj. A esto se le llama operacin modo de cambio de estados. En este modo, si J y K se dejan en ALTO, el FF cambiar estados (conmutar) para cada TPP de reloj.
Figura 5.14 (a) FF J-K sincronizado por reloj que responde slo al borde con pendiente positiva de un pulso de reloj; (b) tabla de verdad; (c) formas de onda comunes.
Flip-Flop D sincronizado por reloj.
C. Macario Gonzlez
Digital
En la figura 5.15 se muestra el smbolo y la tabla de verdad para un FF D sincronizado por reloj que dispara en una TPP. A diferencia de los FF S-R y J-K, este FF slo tiene una entrada sncrona de control D, que significa datos. La operacin del FF es muy simple: Q pasar al mismo estado que est presente en la entrada D cuando ocurra una TPP en CLK. En otras palabras el nivel presente en D se almacenar en el FF en el instante en que ocurre la TPP.
Figura 5.15 (a) FF D sincronizado por reloj que dispara slo en transicin con pendiente positiva de un pulso de reloj; (b) formas de onda comn.
Entradas asncronas La mayora de los FFs sincronizados por reloj tambin tienen una o ms entradas asncronas que operan independientemente de las entradas sncronas y de la entrada de reloj. Estas entradas asncronas se pueden usar para establecer el FF al estado 1, o limpiar el FF al estado 0 en cualquier momento, sin importar las condiciones de las otras entradas. Dicho de otra manera, las entradas asncronas son entradas de sobrecontrol, que se
C. Macario Gonzlez
Digital
pueden usar para sobre controlar todas las otras entradas con el fin de colocar el FF en un estado u otro. En la figura 5.16 se muestra un FF J-K con dos entradas asncronas denominadas PRESET y CLEAR. Estas son entradas activas en BAJO, como lo indican las burbujas en el smbolo del FF. En la tabla de verdad respectiva se resume cmo estas entradas afectan la salida del FF. Figura 5.16. Flip-flop J-K sincronizado por reloj con entradas asncronas. Multivibrador monoestable Al igual que el FF, el MV monoestable tiene dos entradas, Q y Q, las cuales son lo opuesto la una de la otra. A diferencia del FF, el MV monoestable slo tiene un estado de salida estable (normalmente Q = 0, Q=1), donde permanece hasta que es disparado por una seal de entrada. Una vez disparado, las salidas del MV monoestable cambian al estado opuesto (Q = 1, Q=0). Permanece en este estado casi estable durante un periodo fijo, tP, que normalmente lo determina una constante de tiempo RC. Despus de un tiempo tP, las salidas del MV monoestable regresan a su estado de reposo hasta que se disparan otra vez. En la figura 5.17 (a) se muestra el smbolo lgico, el valor de tPa menudo se indica en alguna parte en el smbolo del MV monoestable. En la practica tP, puede variar varios nanosegundos hasta varias decenas de segundos.
C. Macario Gonzlez
Digital
Figura 5.17 Smbolo para el MV monoestable y formas de onda comunes para el modo de operacin no redisparable. Se dispone de dos tipos: MV monoestable no redisparables (Dispara en transiciones de pendiente positiva en su entrada de disparo T) y MV monoestables redisparables (Se puede redispara mientras est en el estado casi estable y empezar un nuevo intervalo tP) En la figura 5.18 se compara la respuesta de ambos tipos de MV monoestable usando un tP de 2 ms..
Figura 5.18 (a) Comparacin de respuestas con respecto a
C. Macario Gonzlez
Digital
monoestables no redisparables y redisparables para tP=2 ms. (b) El MV monoestable redisparable inicia un nuevo intervalo tP cada vez que recibe un pulso de disparo.
Circuitos generadores de reloj. Los FF tienen dos estados estables; los multivibradores de un disparo tienen un estado estable y por eso se pueden llamar multivibradores monoestables. Un tercer tipo de multivibrador no tiene estados estables; se llama multivibrador astable o de operacin libre. Este tipo de circuito lgico cambia hacia delante y hacia atrs entre dos estados de salida inestables. Es til cuando se quieren generar seales de reloj. Existen varios tipos de multivibradores estables, como los que mostraremos a continuacin: a) Oscilador con disparo tipo Schmitt. La figura 5.19 muestra cmo un inversor con disparo tipo Schmitt se puede conectar como un oscilador. La seal en Vout es aproximadamente una onda cuadrada con una frecuencia que depende de los valores R y C.
Figura 5.19 Oscilador con
C. Macario Gonzlez
Digital
disparo tipo Schmitt usando un Inverso 7414. Tambin se pueden usar una NAND 7413 con disparo tipo Schmitt. b) Temporizador 555 usado como multivibrador astable. El CI temporizador 555 es un dispositivo compatible con TTL, que puede operar de varios modos. En la Figura 5.20 se muestra cmo pueden conectar los componentes externos a un temporizador 555, de modo que opere como un oscilador de operacin libre. Su salida es una forma de onda repetitiva rectangular que oscila entre dos niveles lgicos, con los intervalos de tiempo en cada nivel lgico determinados por los valores R y C.
C. Macario Gonzlez
Digital
Figura 5.20 CI temporizadores 555 usado como multivibrador astable 5.1.4 Conversiones entre flip-flops Flip flop maestro-esclavo.- Este dispositivo contiene dos FF uno maestro u otro esclavo, en la figura 5.21 se observa en el borde de subida (TPP) de una seal de CLK, los niveles en las entradas de control (D, J, y K) se usan para determinar la salida. Cuando la seal CLK pasa a BAJO, el estado del maestro se transfiere al esclavo, cuyas salidas son Q y Q. As Q y Q cambian justo despus de la TPN de reloj.
Figura 5.21 FF Maestro-Esclavo; Q2 responder aproximadamente l nivel presente en Q1 antes de la TPN de CLK, a condicin que el requisito del tiempo de retencin de Q2, TH, sea menor que el retraso de propagacin de Q1.
C. Macario Gonzlez
Digital
5.1.5 Contadores 5.1.5.1 Contadores asncronos (de rizo) En este contador cada salida del flip-flop excita la entrada CLK del siguiente FF. Se llama contador asncrono porque los FF no cambian estado en sincrona exacta con los pulsos de reloj aplicados; slo el FF A responde a los pulsos del reloj. Lo que crea un retardo entre las respuestas sucesivas de los FF. Este retardo es del orden de 5-20 ns por FF. Es por eso que a este tipo de contador, tambin se llama contador de rizo. En la figura 5.22 se muestra un circuito contador binario de 4 bits.
C. Macario Gonzlez
Digital
Figura 5.22. Contador asncrono (ondulante) de 4 bits. 5.1.5.2 Nmero MOD El contador de la figura 5.22 tiene 16 estados diferentes (0000 a 1111), por lo tanto, se trata de un contador de rizo MOD-16. Recuerde que el nmero MOD siempre es igual al nmero de estados por los cuales pasa el contador en cada ciclo completo, antes de que se recicle nuevamente a su estado inicial. El nmero MOD se puede incrementar simplemente agregando ms FF al contador. Es decir: Nmero MOD = 2N donde N es el nmero de FF conectados en la configuracin de la figura 5.22. 5.1.5.3 Contadores con nmeros MOD<2N El contador bsico se puede modificar para producir nmeros MOD menores que 2N, permitiendo que el contador omita estados que normalmente son parte de la secuencia de conteo. Uno de los mtodos ms comunes para hacer esto se ilustra en la figura 5.23, en la cual se muestra que con una compuerta NAND modifica la secuencia.
C. Macario Gonzlez
Digital
Figura 5.23 Contador MOD-6 producido al borrar con un compuerta NAND, lo que pudiera ser un contador MOD-8 . Contadores asncronos de circuitos integrados Existen varios contadores asncronos de circuitos integrados TTL y CMOS. UNO de ellos es el 74LS293 TTL. En la figura 5.24 se muestra el diagrama lgico para el 74LS293.
C. Macario Gonzlez
Digital
Figura 5.24 (a) Diagrama lgico para un CI contador asncrono 74LS293; (b) smbolo de bloque con nmeros de los pines entre parntesis.
Contador asncrono descendente Es relativamente simple construir contadores descendentes (de rizo), los cuales contarn hacia abajo a partir de un conteo mximo. Si los FF tiene entradas CLK que responden a transiciones negativas (de ALTO a BAJO), entonces se coloca la salida negada del FF al CLK del siguiente FF, logrando el efecto requerido. Esto se ilustra en la figura 5.25.
C. Macario Gonzlez
Digital
Figura 5.25 Contador Descendente MOD-8 Contador sncrono (en paralelo). Los problemas de los contadores de rizo se deben a los retardos de propagacin acumulados de los FF; estas limitaciones se pueden superar con el uso de contadores sncronos o en paralelo en los cuales todos los FF se disparan simultneamente (en paralelo) mediante los pulsos de entrada de reloj. Como los pulsos de entrada se aplican a todos los FF, se debe controlar cuando debe cambiar de estado un FF y cuando debe permanecer sin cambio ante un pulso de reloj. Esto se logra empleando las entradas J y K como se ilustra en la figura 5.26 para un contador sncrono MOD-16 de cuatro bits.
C. Macario Gonzlez
Digital
Figura 5.26 Contador sncrono MOD-16. Cada FF est sincronizado por la TPN de la seal de entrada de reloj, de modo que todas las transiciones de los FF ocurren el mismo tiempo. Contador sncronos descendentes. descendentes y ascendentes-
Un contador descendente en paralelo se puede construir empleando las salidas invertidas del FF para excitar las siguientes entradas J, K. En la figura 5.27 se muestra como formar un contador ascendente-descendente en paralelo. La entrada de control ascendente-descendente controla si las salidas normales del FF o las salidas invertidas del FF se alimentan a las entradas J y K de los FF sucesivos.
C. Macario Gonzlez
Digital
Figura 5.27 (a) Contador sncrono ascendente-descendente MOD-8. (b) El contador cuenta hacia arriba cuando la entrada de control Ascendente-Descendente =1; cuenta hacia abajo cuando la entrada de control = 0. Contadores preestablecibles. Muchos contadores (en paralelo) que estn disponibles como circuitos integrados estn diseados para ser preestablecibles, es decir, se puede preestablecer cualquier conteo inicial deseado ya sea de forma asncrona o sncrona. Esta operacin de preestablecimiento tambin se le llama carga en paralelo del contador. En la figura 5.28 se muestra el circuito lgico para un contador ascendente en paralelo con preestablecimiento de tres bits. Las entradas J, K y CLK se conectan para la operacin como contador ascendente en paralelo. Las entradas asncronas PRESET y CLEAR se alambran para realizar el preestablecimiento asncrono. El contador se carga con cualquier conteo deseado en cualquier instante haciendo lo siguiente:
C. Macario Gonzlez
Digital
1.- Se aplica el conteo deseado a las entradas de datos en paralelo, P2, P1 y P0. 2.- Se aplica un pulso BAJO a la entrada CARGA PARALELA, PL. Este procedimiento llevar a cabo una transferencia asncrona de los niveles P2, P1 y P0 a los FF Q2, Q1 y Q0, respectivamente. Esta transferencia atascada ocurre independientemente de las entradas J, K y CLK. El efecto ser deshabilitado siempre y cuando PL se encuentre en su estado activo en BAJO, ya que cada FF tendr una de sus entradas asncronas activadas mientras PL = 0. Una vez que PL retorna a ALTO, los FF pueden responder a sus entradas CLK y pueden retomar la operacin de conteo ascendente partiendo del conteo que estaba cargado en el contador.
Figura 5.28 Contador en paralelo con preestablecimiento asncrono. Contador 74ALS193/HC193. Este contador puede describirse como ascendente-descendente con preestablecimiento MOD-16, conteo sncrono, con preestablecimiento asncrono y reestablecimiento maestro asncrono. Figura 5.29. El anlisis de su funcionamiento se describe en la siguiente tabla:
C. Macario Gonzlez
Digital
Pin Descripcin CPu Entrada de reloj para conteo ascendente (borde ascendente activo). CPD Entrada de reloj para conteo descendente (borde ascendente activo). MR Entrada de reestablecimiento maestro asncrono (activo en ALTO). PL Entrada de carga en paralelo asncrona (activo en BAJO). P0- Entradas de dstos en paralelo. P3 Q0- Salidas de los flip-flops. Q3 TCD Salida de conteo descendente (prstamo) final (activa en BAJO). TCU Salida de conteo ascendente (acarreo) final (activa en BAJO). C P u X X H H Seleccin de modo C MODO P
D
M P R L
H L L L L
X L H H H
Restablecimiento asncrono X Restablecimiento X asncrono H Sin cambio H Conteo ascendente Conteo descendente
H= Alto; L=Bajo; X= No importa; =PGT
C. Macario Gonzlez
Digital
Figura 5.29 CI Contador sncrono ascendente-descendente con 74ALS193 con preestablecimiento y reestablecimiento asncrono. Contadores BCD en cascada. Los contadores BCD se usan con frecuencia cuando se van a contar los pulsos y los resultados se visualizaran en forma decimal. Un solo contador BCD cuenta de 0 a 9 y luego se recicla a 0. Para contar nmeros decimales mayores se pueden conectar etapas de contadores BCD en cascada, como se muestra en la figura 5.30. Esta configuracin de etapas mltiples opera como sigue: 1) Inicialmente, todos los contadores se borran al estado 0. As, el visualizador es 000. 2) A medida que llegan los pulsos de entrada, el contador BCD de las unidades, avanza un conteo por pulso. Despus que hayan ocurrido 9 pulsos, los contadores BCD de cientos y decenas an se encuentran en 0 y el contador de unidades est en 9, as el visualizador decimal se lee 009. 3) En el dcimo pulso de entrada el contador BCD de unidades se recicla a 0, causando que la salida del flip-flop P pase de 1 a 0. Esta transicin de 1 a 0 acta como la entrada de reloj para el contador de decenas y hace que avance un conteo. As, despus de 10 pulsos la lectura decimal es 010. 4) A medida que ocurren pulsos adicionales, el contador de unidades avanza un conteo por pulso, y cada vez que el contador de unidades se recicla a 0 el contador de decenas avanza un conteo. De esta manera, despus que han ocurrido 99 pulsos, el contador de decenas est en 9, igual que el contador de unidades. As que la lectura decimal es 099. 5) En el pulso 100 de entrada el contador de unidades se recicla a 0, lo que a su vez causa que el contador de decenas se recicle a 0. De esta manera, la salida del FF D en el contador de decenas hace una transicin de 1 a 0, lo que acta como la
C. Macario Gonzlez
Digital
entrada de reloj para el contador de centenas y hace que avance un conteo. As, despus de 100 pulsos la lectura decimal es 100. 6) Este proceso contina hasta 999 pulsos. En el pulso 1000, todos los contadores se reciclan de regreso a cero. Debe ser obvio que esta configuracin se puede ampliar para cualquier nmero deseado de dgitos decimales, con solo agregar ms etapas. Por ejemplo, para realizar un reloj digital, requerimos de 6 contadores, dos para los segundos, dos para el minutero y dos para las horas, con sus decodificadores y display respectivos.
Figura 5.30 Contadores BCD en cascada para contar y representar nmeros de 000 a 999.
PROBLEMAS PROPUESTOS
OBJETIVO DE LA MATERIA: El alumno analizar y disear sistemas digitales combinacionales y secuenciales asncronos, as como el uso de dispositivos lgicos programables. UNIDAD I FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS OBJETIVO: El alumno conocer las bases de las seales analgicas y digitales; aplicar las propiedades de los sistemas numricos en operaciones numricas bsicas y cdigos.
C. Macario Gonzlez
Digital
1.1.- Escriba la fecha de su nacimiento en las siguientes bases y cdigos: Da Decimal Binario Octal Hexade cimal Cdigo BCD Exceso3 1.2.- Realice las siguientes operaciones: 1 0 1 0 1 0 10 +1 1 1 1 1 1 11 1 0 1 0 0 0 11 BASE DOS 1 0 1 1 1 1 0 1 1 0 1 1 1 1 - 0 1 1 0 0 1 1 0 X 1 0 1 Mes Ao
1 11 0 1
7 6 2 0 1 3 +5 4 6 1 0 6
BASE OCTAL 7 3 5 0 1 4 6 5 6 7 - 6 5 7 0 6 4 3 X
3 2 1 7
5 17 6 1
BASE HEXADECIMAL F 0 A B C D F C 4 5 2 D E F 1 A + 9 3 4 5 2 1 - E C 0 1 3 A X 2 D 3 1 7 C E 5 F
A1F 2 C
COMPLEMENTO A DOS 1 1 1 0 0 1 1 0 0 1 1 1 110 1 1 0 0 0 1 1 1 1 - 1 1 1 1 111 1
C. Macario Gonzlez
Digital
1 2 7 6 8
1 1 9 1 2 2
1.3.- Comprueba todas las operaciones anteriores convirtindolas a base decimal.
UNIDAD II ALGEBRA BOOLEANA, COMPUERTAS Y FAMILIAS LGICAS OBJETIVO: El alumno aplicar el algebra booleana en la minimizacin de funciones lgicas y conocer las familias lgicas. 2.1.- Con la siguiente tabla de verdad obtn el diagrama de formas de onda y la salida de las siguientes funciones: W= ABC+D X = A + D+ (CB) Y = D + AB + C Z = (ABC+D) A B C D
C. Macario Gonzlez
Digital
1 0 1 0 1 1 0 0 1 0
A B C D W X Y Z
0 0 0 1 1 1 1 1 1 0
1 0 1 0 0 1 0 0 1 1
1 1 0 0 1 1 0 1 1 1
2.2.- Demuestre la Ley de absorcin x (x + y) = x simplificando a un nmero mnimo de literales con g) Con lgebra. h) Con tablas de verdad. i) Con diagramas de Venn. Con lgebra.
= = = = Tabla de verdad + y) x x y Diagrama de Venn x (x x
C. Macario Gonzlez
Digital
UNIDAD III LOGICA COMBINACIONAL OBJETIVO: El alumno disear y construir combinacionales, mediante dispositivos SSI y MSI. 3.1.- Complemente la funcin: F1 = A (BCD+AB) Solucin: F1= circuitos
C. Macario Gonzlez
Digital
3.2.- Exprese la funcin booleana F = A + BC en su forma cannica, expresada en suma de mintrminos.
3.3.- Exprese la funcin booleana F = AC + BD en su forma cannica, expresada en producto de maxterminos.
3.4.- Exprese la funcin booleana F = (AB+C)D+ D(C+A) en su forma estndar.
3.5.- Obtenga las siguientes funciones boolenas F1, F2, F3 y F4, de la tabla de verdad siguiente, simplifique con algebra booleana e implemente con compuertas lgicas bsicas: DC B A F F F F
1 2 3 4
0 0 0 0 0 0 0 0 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0
0 1 0 1 0 1 0 1 0 1 0 1 0 1
1 1 1 1 0 1 0 0 0 1 0 1 0 1
0 0 0 1 0 1 0 1 0 0 0 0 1 1
1 1 0 1 0 1 0 0 0 1 1 1 1 1
0 1 0 1 0 1 0 1 1 1 1 0 0 0
C. Macario Gonzlez
Digital
1110 0 1 1 1 1111 1 0 0 1 3.6.- Simplifique mediante el mtodo de mapas las funciones anteriores.
3.7.- Simplifique mediante el mtodo de mapas las siguientes funciones F1=A+CD+BD F2=(1,3,6,9,10,13,15) F3=(A+B+C)(A+B+C)(B+C)(B+C) F4= (1,6,8,9,12,13,14,15)
3.8.- Realice los mapas para mintrminos y con maxtrminos. D E 00 AB C AB C AB C AB C A BC A BC 00 0 00 1 01 1 01 0 11 0 11 D D D E E E 0 1 1 0 1 1
cinco
seis
variables,
con
C. Macario Gonzlez
Digital
1 A B 1 C 01 A B 10 C 0
DE F 000 AB C AB C AB C AB C A B C 00 0 00 1 01 1 01 0 1 1 0 A B 1 C 1 1 ABC 10 1 A B 10 C 0 000 00 0
D`E `F 001
DE D F EF 0 1 010 1
DEF DEF DE F 1 1 1 1 101 0 1
DEF 101
001
011
010
100
101
1 1
1 110
C. Macario Gonzlez
Digital
00 1 01 1 01 0 10 0 10 1 1 1 1 1 1 0 3.9.- Implemente la siguiente funcin con compuertas NAND. Nota: Primero simplifique e implemente con compuertas bsicas. F = AB+ACD + D
3.10.- Implemente la siguiente funcin con compuertas NOR. Nota: Primero simplifique e implemente con compuertas bsicas. F = D+ABCD+AC+B
C. Macario Gonzlez
Digital
3.11.- Coloque el cdigo Exceso a 3 y convierta a cdigo BCD, utilizando las condiciones No importa. Nota: Primero realice la tabla de verdad, despus simplifique y por ltimo implemente.
3.12.- Disee los siguientes circuitos MLS con caractersticas diferentes a los vistos en la unidad respectiva. P ej. Un Sumador Completo; es decir, con tres entradas y dos salidas. Un Medio restador Un comparador Un Multiplexor Un Demultiplexor Un Codificador Un Decodificador
UNIDAD IV DISPOSITIVOS LGICOS PROGRAMABLES
C. Macario Gonzlez
Digital
OBJETIVO: El alumno aplicar dispositivos PLDs en circuitos de lgica combinacional 4.1.- Disee con un PLD bsico la siguiente funcin: F= AB+ BC D+C
4.2.- Elabore un programa utilizando las instrucciones de VHDL, que realice la funcin de la siguiente tabla de verdad.
X X X X F
0 1 2 3
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
1 1 0 0 0 0 1 1 1 0 1 0 1 0 0 1
UNIDAD V
C. Macario Gonzlez
Digital
LGICA SECUENCIAL ASNCRONA OBJETIVO: El alumno analizar y disear circuitos secuenciales asncronos 5.1.- Calcule los valores de las resistencias y capacitares para que el CI 555 opere como temporizador, esperando un tiempo de 1 segundo en cada transicin.
5.2.- Construya un contador MOD-10 que cuente de 0000 (cero) a 1001 (nueve) con FF.
5.3.- Utilizando primero unos FF`s y despus un 74LS293, para que funcione como 1. Un contador MOD-16 con una entrada de reloj de 10 KHz. Determine la frecuencia en Q3. 2. Un contador MOD-10 3. Un contador MOD-14 4. Un contador MOD-60
C. Macario Gonzlez
Digital
5.4.- Utilizando el CI 74HC193 alambre 1. Un contador ascendente MOD-60. 2. Un contador ascendente MOD-24.
5.5.- Utilizando los diseos anteriores con el CI 74HC193, construya un reloj digital con 60 segundos, 60 minutos y 24 horas.
C. Macario Gonzlez
Digital
CONCLUSIONES
Aunque el mundo real es analgico, como se explic en el primer captulo, con el avance de la tecnologa y la creacin de microcomputadoras cada vez ms pequeas y sofisticadas; el conocimiento de la electrnica digital es necesaria, para la comprensin, de cmo se llevan a cabo, las operaciones en un sistema digital, para su veloz y exacta manipulacin, entregando resultados, que sern utilizados para controlar un sistema complejo y til para el confort de la humanidad. El propsito de este trabajo profesional es dotar al docente, al alumno o al interesado de un LIBRO de texto didctico, de fcil comprensin y desglosado de acuerdo al plan de estudios de la carrera de Ingeniera Electrnica de Institutos Tecnolgicos, actualizado al Plan IELC-2004-292, (el programa original se encuentra en el anexo), con el propsito de aprovechar mejor el tiempo hora-clase en la comprensin del tema y reafirmar los conocimientos realizando ejercicios y prcticas de laboratorio. Este trabajo obviamente no est exento de actualizaciones y mejoras conforme avanza el conocimiento y la tecnologa; pero an as, esta etapa es bsica para comprender la teora de la arquitectura y programacin de microcontroladores, o mejor an, dirigirse por el camino del diseo con el Lenguaje de Descripcin en Hardware (HDL), para el desarrollo de sistemas electrnicos avanzados. Agradezco la oportunidad que me brindan con el desarrollo de este documento, al apoyar a las generaciones presentes, as mismo, cerrar otro ciclo ms de mi vida profesional y acadmica, misma que me llena de orgullo.
C. Macario Gonzlez
Digital
BIBLIOGRAFA
[1] Tocci Ronal J. Widmer Neal S. SISTEMAS DIGITALES Principios y aplicaciones Mc Graw Hill, Edicin 2003. [2] Tokheim Roger L. Fundamentos de los microprocesadores Mc Graw Hill, Edicin 1985. [3] [4] Serie schaum Sistemas digitales Mc Graw Hill, Edicin 2000. Morris mano Diseo digital Prentice Hall, Edicin 2000.
[5] Maxinez David G. , Alcal Jessica VHDL el arte de programar sistemas digitales. CECSA Edicin 2004. [6] Floyd Fundamentos de sistemas digitales Prentice may. Edicin 2003. [7] Marcovitz Alan B. Diseo digital Mc Graw Hill, Edicin 2005.
[8] L. Cuestas, a. Gil. Padilla Electrnica digital Mc Graw Hill, Edicin 1992.
C. Macario Gonzlez
Digital
[9] James e, Palmer Introduccin a los sistemas digitales Mc Graw Hill, Edicin 1995. [10] Manual de carreras del Sistema Nacional de Educacin Superior Tecnolgica. [11] Manual de Operaciones para Titulacin del Instituto Tecnolgico de Apizaco.
ANEXOS
PROGRAMA OFICIAL DE LA MATERIA DE ELECTRNICA DIGITAL I
1.- DATOS DE LA ASIGNATURA Nombre de la asignatura: Carrera: Clave de la asignatura: Horas teora-horas prcticacrditos 2.- HISTORIA DEL PROGRAMA Electrnica Digital I Ingeniera Electrnica ECC-0416 ( 4-2-10)
C. Macario Gonzlez
Digital
Lugar y fecha de elaboracin o revisin Instituto Tecnolgico de Orizaba, del 25 al 29 de agosto del 2003. Institutos Tecnolgicos de Durango, Saltillo Mrida y Mexicali, de septiembre a noviembre del 2003 Instituto Tecnolgico de Mexicali, del 23 al 27 de febrero 2004
Observaciones (cambios y justificacin) Representante de las Reunin Nacional de academias de Evaluacin Curricular ingeniera de la electrnica de los Carrera de Ingeniera Institutos Electrnica. Tecnolgicos. Academias de Anlisis y Ingeniera enriquecimiento Electrnica. de las propuestas de los programas diseados en la reunin nacional de evaluacin Comit de Definicin de los consolidacin programas de la carrera de de estudio de la Ingeniera carrera de Electrnica. Ingeniera Electrnica.
Participantes
3.- UBICACIN DE LA ASIGNATURA a). Relacin con otras asignaturas del plan de estudio Anteriores Asignatura Tem s as Posteriores Asignatura Tema s Electrnica - Lgica secuencial digital II - Memorias
C. Macario Gonzlez
Digital
- Unidad aritmtica y lgica - Puertos de Entrada y Salida - Unidad de Control b). Aportacin de la asignatura al perfil del egresado Le permite analizar, disear y construir sistemas digitales combinacionales y secuenciales asncronos. 4. OBJETIVO (S) GENERAL (ES) DEL CURSO. El alumno analizar y disear sistemas digitales combinacionales y secuenciales asncronos, as como el uso de dispositivos lgicos programables. 5. TEMARIO Unid Temas ad 1 Fundamentos de sistemas digitales y numricos
Subtemas 1.1 Fundamentos de los sistemas digitales 1.1.1 Seales anlogas y digitales 1.1.2 Relacin entre los sistemas anlogos y los sistemas digitales 1.2 Sistemas numricos y cdigos 1.2.1 Sistemas numricos 1.2.1.1 Bases numricas 1.2.1.2 Conversin entre bases 1.2.1.3 Operaciones con las diferentes bases 1.2.2 Cdigos 1.2.2.1 Numricos 1.2.2.2 Alfanumricos 1.2.2.3 Deteccin y correccin de error
C. Macario Gonzlez
Digital
5. TEMARIO (Continuacin) Unid Temas Subtemas ad 2 lgebra booleana, 2.1 Compuertas lgicas compuertas y 2.1.1 Tablas de verdad familias lgicas 2.1.2 Compuertas simples 2.1.3 Compuertas compuestas 2.2 lgebra booleana y teoremas de DeMorgan 2.2.1 Teoremas 2.2.2 Leyes 2.2.3 Postulados 2.2.4 Minimizacin de funciones de circuitos 2.3 Familias lgicas 2.3.1 TTL 2.3.2 CMOS 3 Lgica 3.1 Minitrminos y maxitrminos combinacional 3.2 Universalidad de las compuertas 3.3 Minimizacin de funciones 3.3.1 Karnaugh 3.3.2 Quine-Mccluskey (apoyo computacional) 3.4 Implementacin de circuitos combinacionales con SSI 3.4.1 sumador, restador, comparador, complemento a dos,multiplicador 3.5 Implementacin de circuitos combinacionales con MSI 3.5.1 Circuitos aritmticos 3.5.2 Multiplexores 3.5.2.1 Directo 3.5.2.2 Una variable residual 3.5.2.3 Dos variable residual 3.5.3 Demultiplexores 3.5.4 Decodificadores
C. Macario Gonzlez
Digital
3.5.5 Codificadores 3.5.6 Displays
5. TEMARIO (Continuacin) Unid Temas Subtemas ad 4 Dispositivos lgicos 4.1 Tipos programables 4.1.1 Caractersticas 4.1.2 Funcionamiento 4.2 Programacin HDL (utilizar el software especfico para el programador universal) 4.2.1 Lenguaje de descripcin de hardware (HDL) 4.2.2 Fundamentos de lenguaje HDL 4.2.3 Elementos del lenguaje 4.2.4 Declaraciones bsicas 4.3 Implementacin de circuitos combinacionales con PLDs 5 Lgica secuencial 5.1 Fundamentos de elementos asncrona secuenciales 5.1.1 tipos, caractersticas y funcionamiento 5.1.2 Flip-Flop 5.1.2.1 R-S 5.1.2.2 T 5.1.2.3 D 5.1.2.4 J-K 5.1.3 tipos de pulsos de reloj 5.1.4 conversiones entre flip-flops 5.1.5 contadores
C. Macario Gonzlez
Digital
6.- APRENDIZAJES REQUERIDOS Habilidad de lectura y comprensin de textos en ingls Destreza en el manejo de equipo de medicin Habilidad en un lenguaje de programacin Habilidad en metodologas de investigacin documental Destreza en uso de tcnicas de comunicacin humana (trabajo en equipo)
7.- SUGERENCIAS DIDCTICAS Estimular al alumno al desarrollo de su pensamiento lgico y creativo Propiciar la investigacin mediante la bsqueda y seleccin de los temas del curso Disear practicas para que el alumno las desarrolle en el laboratorio y solicitar el informe correspondiente Estimular la participacin en clase Fomentar el uso de software en el diseo de sistemas digitales Promover la solucin de problemas referentes a temas vistos en clase Estimular la formacin de comunidades de aprendizaje (trabajo en equipo) Fomentar en la academia la generacin de proyectos integrales de las materias de Electrnica digital I, II y microprocesadores y microcontroladores, finalizando en esta ultima. Coordinar la bsqueda y seleccin documental de temas para la elaboracin de anteproyecto 8.- SUGERENCIAS DE EVALUACIN
C. Macario Gonzlez
Digital
Revisar los reportes y actividades realizadas en el laboratorio de acuerdo con un formato previamente establecido1 Aplicar exmenes escritos considerando que no sea el factor decisivo para la acreditacin del curso Considerar la participacin en las actividades programadas en la materia: Participacin en clase Cumplimiento de tares y ejercicios Exposicin de temas Asistencia Paneles Participacin en congresos o concursos Propiciar la realimentacin continua de los temas vistos Considerar el desempeo integral del alumno Revisar el desarrollo de la investigacin documental
9.- UNIDADES DE APRENDIZAJE Unidad 1: Fundamentos de sistemas digitales y numricos Objetivo Actividades de Fuentes de Educacional Aprendizaje Informacin El alumno conocer 1.1 Buscar y seleccionar 1 las bases de las informacin 3 seales analgicas y general de los sistemas 5 digitales y cdigos numricos Aplicar las 1.2 Diferenciar entre propiedades de los seales analgicas y sistemas numricos digitales en operaciones 1.3 Realizar ejercicios
C. Macario Gonzlez
Digital
numricas bsicas y cdigos
de conversin entre sistemas numricos. 1.4 Realizar operaciones aritmticas bsicas con sistemas numricos. 1.5 Realizar representaciones con los cdigos 1.6 Identificar los cdigos 8421, ASCII, BCD, UNICODE, GRAY, CRC, paridad.
Unidad 2: lgebra booleana, compuertas y familias lgicas Objetivo Actividades de Fuentes de Educacional Aprendizaje Informacin El alumno aplicar el 2.1 Buscar y seleccionar 1 lgebra booleana en informacin 2 la minimizacin de general acerca del 3 funciones lgicas y lgebra booleana, 4 conocer las familias compuertas y familias 7 lgicas. lgicas 2.2 Identificar y comparar las familias lgicas 2.3 Realizar demostraciones de teoremas de Demorgan y Boole y postulados. 2.4 Realizar reducciones de funciones lgicas
C. Macario Gonzlez
Digital
Unidad 3: Lgica combinacional Objetivo Actividades de Educacional Aprendizaje El alumno disear y 3.1 Buscar y seleccionar construir circuitos informacin combinacionales, general acerca de mediante circuitos dispositivos combinacionales. SSI y MSI 3.2 Realizar reducciones de funciones lgicas 3.3 Representar funciones lgicas con miniterminos y maxiterminos 3.4 Disear y construir circuitos combinacionales usando dispositivos SSI y MSI.
Fuentes de Informacin 3 2 5 7 9
Unidad 4: Dispositivos lgicos programables Objetivo Actividades de Fuentes de Educacional Aprendizaje Informacin El alumno aplicar 4.1 Buscar y seleccionar 1 dispositivos PLDs en informacin 4 circuitos de lgica acerca de PLDs y 6 combinacional. lenguaje de 8 programacin 9 4.2 Aplicar las tcnicas de diseo en la implementacin de sistemas combinacionales
C. Macario Gonzlez
Digital
utilizando PLDs. 4.3 Aplicar las tcnicas de programacin de PLDs basado en el software disponible. 4.4 Simular y programar los PLDs para la implementacin de circuitos de lgica combinacional utilizando la paquetera de software seleccionada.
Unidad 5: Lgica secuencial asncrona Objetivo Actividades de Fuentes de Educacional Aprendizaje Informacin El alumno analizar y 5.1 Buscar y seleccionar 1 diseara circuitos informacin 2 secuenciales acerca de los 3 asncronos dispositivos 4 secuenciales asncronos 7 5.2 Comparar los 9 circuitos combinacionales y secuenciales 5.3 Analizar y disear circuitos secuenciales asncronos
C. Macario Gonzlez
Digital
10. FUENTES DE INFORMACION 1 Floyd Fundamentos de sistemas digitales Ed. PrenticeHall edicin mas reciente 2 R. J. Tocci Sistemas digitales, Principios y aplicaciones Ed. Prentice may 3 Morris Mano Lgica digital y diseo de computadoras Ed. Prenticemay 4 Acha, Castro, Prez y Rioseras Electrnica digital, Introduccin a la lgica digital, teoria , problemas y Simulacin Ed. Alfaomega 5 ; William Fletcher An Engineering aproach to digital design Ed. Prenticemay 6 John F. Wakerly Diseo digital, principios y prcticas 7 Manuales de datos TTL y CMOS (Texas Instruments) 8 Manuales de datos PLDs 9 Manuales de software de aplicacin (Simulacin, Aplicacin y Programacin de PLDs) 11. PRACTICAS 1 Construccin de circuitos para comprobar la tabla de verdad de las compuertas lgicas 2 Construccin de circuitos para comprobar las funciones lgicas utilizando las familias lgicas 3 Construccin de los siguientes circuitos combinacionales utilizando lgica SSI: a. Sumador b. Restador c. Comparador d. Complemento e. multiplicador 4 Construccin de circuitos combinacionales utilizando HDL _ circuitos aritmticos _ multiplexores _ Directo _ Una variable residual _ Dos variable residual _ demultiplexores
C. Macario Gonzlez
Digital
_ decodificadores _ codificadores _ displays 5 Construccin de circuitos secuenciales asncronos utilizando HDL _ flip-flop R-S T D J-K _ contadores
C. Macario Gonzlez

Temario Ed

Hochgeladen von

Dokumentinformationen

Copyright

Verfügbare Formate

Dieses Dokument teilen

Dokument teilen oder einbetten

Freigabeoptionen

Stufen Sie dieses Dokument als nützlich ein?

Sind diese Inhalte unangemessen?

Copyright:

Verfügbare Formate

Temario Ed

Hochgeladen von

Copyright:

Verfügbare Formate

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

Fundamentos de los sistemas digitales[1]

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 1

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

Tempera tura (analgic a)

Figura 1.1 Diagrama a bloques de un control de temperatura.

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 2

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

Sistemas numricos y cdigos

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 3

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

. 1 0.1 0.01 0.00 1 0.00 01

Nm. Decimal 45789.342 1

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 4

9 0.3 0.04 0.00 2

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

Equivalent e decimal 324.93753 24

Tabla 1.2 Sistema de valor posicional para los nmeros binarios.

0 0.5 0.12 5 0.25 0.06 25

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 5

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 6

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

Valores posicional es Nmero Octal

3276 8 2621 44 2097 152 1677 7216 0 0 0 0

1 . 1.9 X 10-3 0.01 5625 0.12 5 2.4 X 10-4

Equivalent e decimal 2464.2031 25

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 7

. . 0.07 8125 0.12 5 0 0

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

16- 16- 161 2 3

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 8

1 2.44 X10-4 3.9X 10-3 0.06 25

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

Equivalente decimal 793127.160 15

4,09 6 786, 432 0

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 9

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

. + 125 X1 0.12 27.6 . 0.5 + 0 + 5 25

------ ----- ----- ---------------- ----- ----------

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 10

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

Residuo de 0 Residuo de 1 Residuo de 1 2710=

----- -------- ----- --- LS -B

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 11

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

Tabla 1.9 Equivalencia de Octal a Decimal DECIMAL A OCTAL

Residuo de 1 Residuo de 0 Residuo de 3 19310=

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 12

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

Dgito octal Equivalente binario

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 13

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

. Figura 1.7 Conversin de Decimal a Hexadecimal I) HEXADECIMAL A BINARIO

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 14

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

Por ejemplo: 1111001010101110101 2= 0101 = 7 9 5 7 516

0111 1001 0101 0111

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 15

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

Opcin II de Titulacin. Elaboracin de Prototipos o Material Didctico Rodrguez 16

Temario de Diseo FUNDAMENTOS DE SISTEMAS DIGITALES Y NUMRICOS

Bit de signo Valores binarios de posicin.

Representaci n de nmeros con signo 0111 1111