Traduccin hecha por Alfonso Pimienta

Receptor Universal GPS

Descripcin General
El MAX2769 es la primera industria de la navegacin global por satlite (GNSS) que hace receptor GPS, GLONASS, Galileo y los sistemas de navegacin por satlite en un solo chip. Esta conversin simple, de bajo SI receptor GNSS est diseado para proporcionar un alto rendimiento para una amplia gama de aplicaciones de consumo, incluidos los mviles handsetsDesigned en la avanzada de Maxim, de bajo consumo SiGe Tecnologa BiCMOS proceso, el MAX2769 ofrece el ms alto rendimiento y la integracin a un bajo costo. Incorporado en el chip la cadena completa del receptor , incluyendo un LNA de doble entrada y un mezclador, seguido por el filtro de imgenes rechazadas, PGA, VCO, fraccionada-N sintetizador de frecuencia, oscilador de cristal, y un ADC multi-bit. La cifra total de ruido en cascada de este receptor est al rededor 1.4dB. El MAX2769 elimina completamente la necesidad de externo mediante la aplicacin de filtros de IF en el chip filtros monolticos y requiere slo unos pocos componentes externos para formar una completa solucin de bajo costo GPS receptor. El MAX2769 es el receptor ms flexible en el mercado. El integrado de delta-sigma fracciona-N frecuencia de sintetizador, permite la programacin de la frecuencia intermedia dentro de una exactitud de 40 Hz mientras opera con cualquier referencia o frecuencias de cristal que estn disponibles en la los sistemas host. El ADC integra salidas de 1 o 2 bits de cuantizacin para ambos canales I y Q, o hasta 3 bits de cuantizacin para el canal I. Los datos de salida est disponible ya sea en la lgica CMOS o en el diferencial limitando niveles lgicos. El MAX2769 se encapsula en una pastilla de 5mmx5mm compactos, 28-pines SOIC paquete delgado con una paleta expuesta. Por otra parte tambin est disponible en forma de dado. Comunquese con la fbrica para informacin adicional.

MAX2769

Informacin Pedidos
PART MAX2769ETI+ MAX2769E/W TEMP RANGE -40C to +85C -40C to +85C PIN-PACKAGE 28 Thin QFN-EP* Dice (In Wafer Form)

+Denotes a lead(Pb)-free/RoHS-compliant package. *EP = Exposed paddle.

Pines de Configuracin/Diagramas de Bloques

XTAL 21 I1 N.C. 22 VCCIF 20 I0 19 VCCADC 18 17 16 CLKOUT 15 14 VCCD

Aplicaciones
Ubicacin habilitadas PND Mviles (dispositivos de navegacin personal) PMP (Personal Media Players) PDA (Personal Digital Assistants) en los vehculos sistemas de navegacin telemtica (seguimiento de activos, inventario Gestin) Recreativo / Navegacin Martima / Avinica Software GPS Porttiles y PCs Ultra-Mobile Cmaras fotogrficas digitales y videocmaras

ADC

ADC

Q0

Q1

23

MAX2769
PLL

13

VCCCP

IDLE 24 LNA2 FILTER 25 90 LNA2

12

CPOUT

VCO

11

VCCVCO

PGM

26

10 3-WIRE INTERFACE

CS

LNA1

27

LNA1

SCLK

TSENS

28

+ 1 ANTFLAG 2 LNAOUT 3 ANTBIAS 4 VCCRF 5 MIXIN 6 LD 7 SHDN

SDATA

Maxim Integrated Products

Para informacin sobre precios, entrega y pedido, por favor pngase en contacto con Maxim directo al 1-888-629-4642, o visite el sitio web de Maxim en www.maxim-ic.com.

TRADUCCIN REALIZADA POR ALFONSO PIMIENTA

Receptor Universal GPS MAX2769

VALORES MAXIMOS ABSOLUTOS
VCC a GND............................................... -............ 0,3 V a +4.2 V Otros Pines a GND-0.3V...... a + VCC de funcionamiento (+ 0,3 V) Potencia mxima de entrada de RF.....................................15 dBm disipacin de potencia continua (TA = 70 C) 28-pines SOIC Delgado (derates 27MW / C por encima de 70 C) 2500mW Rango de temperatura de funcionamiento......... -40 C a +85 C Temperatura de la salida..................................................... 150 C Almacenamiento Rango de temperatura............ -65 C a +150 C Temperatura de plomo (slo TQFN, soldadura, 10s)........... 300 C Temperatura de soldadura (reflujo).................................... +260 C

Destaca adems de los indicados en "Los valores mximos absolutos" puede causar dao permanente al dispositivo. Estas son las clasificaciones de estrs slo, y la operacin funcional del dispositivo en estas u otras condiciones ms all de los indicados en las reas operativas de las especificaciones no se implica. La exposicin a las condiciones absolutas de calificacin mximo durante perodos prolongados puede afectar a la fiabilidad del dispositivo. ATENCIN! Dispositivo sensible ESD

CARACTERISTICAS ELECTRICAS EN DC
(MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 C a +85 C, PGM = GND. Los registros se establecen en la configuracin predeterminada hasta el estado en alto. Los valores tpicos son en VCC = 2.85V y TA = 25 C, a menos que se indique lo contrario.) (Nota 1) PARAMETER Voltaje de alimentacin El modo por defecto, LNA1 est activo (Nota 2) El modo por defecto, LNA2 est activo (Nota 2) Corriente de suministro en modo de espera, IDLE = baja Modo de apagado, SHDN = baja Cada de tensin en ANTBIAS de VCCRF Corto-Circuito de proteccin de corriente a ANTBIAS
Antena Activa de deteccin de corriente ENTRADA Y SALIDA DIGITAL Entrada digital Logic-High Entrada digital Logic-Low

CONDITIONS

MIN 2.7 15 12

TYP 2.85 18 15 1.5 20 0.2

MAX 3.3 22 19

UNITS V mA A V mA mA V

20mA Fuente a ANTBIAS 57 1.1 Medir en el pin SHDN Medir en el pin SHDN 1.5 0.4

Modo de inactividad es una marca comercial de Maxim Integrated Products, Inc.

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Receptor Universal GPS

CARACTERISTIVAS ELECTRICAS AC
(MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 C a +85 C, PGM = GND. Los registros se establecen en la configuracin predeterminada hasta el poder-estado. LNA de entrada se controla desde una fuente de 50. Todas las mediciones de RF se realizan en el modo de salida analgica con ADC por alto. El aumento de la PGA se encuentra a la ganancia de 51dB por nmero de serie de interfaz de la palabra GAININ = 111010. SI mxima de carga de salida no debe exceder de 10 k | | 7.5pF a cada pin. Los valores tpicos son en VCC = 2.85V y TA = 25 C, a menos que se indique lo contrario.) (Nota 1) PARAMETROS RENDIMIENTO EN CASCADA DE RF
RF Frecuencia L1 band LNA1 input active, default mode (Note 3) Figura de ruido LNA2 input active, default mode (Note 3) Measured at the mixer input Salida de banda de 3rd-Orden punto de Medido a la entrada del mezclador (Nota 4) entrada de intercepcin In-Band Mixer entrada que se refiere Medido a la entrada del mezclador 1575.42 1.4 2.7 10.3 -7 dBm dB MHz

MAX2769

CONDICIN

MIN

TYP

MAX

UNID

-85 10 25

dBm dB dB dBm 103 dB dB

1dB punto de compresin Entrada de Mezclador Prdida de retorno Imagen de Rechazo LO fugas Armnicos de referencia de fuga Ganancia de voltaje mximo Rango variable de ganancia RESPUESTA DEL FILTRO Frecuencia central del pasa banda FBW = 00 Pasa banda 3dB ancho de banda FBW = 10 FBW = 01 Ancho de banda del pasa bajos 3dB Atenuacin de banda de rechazo 5th-order filter, bandwidth = 2.5MHz, measured at 4MHz offset LNA LNA1 INPUT Ganancia de encendido Figura de ruido IP3 de entrada Prdida de retorno de salida Insumo de factor Prdida de retorno LNA2 ENTRADA Ganancia de encendido Figura de ruido IP3 de entrada Prdida de retorno de salida Prdida de retorno de entrada (Nota 5) (Nota 5) 41 FBW = 11 Filtro de 3rd-orden, ancho de banda = 2.5MHz, measured at 4MHz offset Medido desde el mezclador a la salida analgica de la banda base 91 55

-101 -103 96 59

4 2.5 4.2 8 9 30

MHz

MHz

MHz dB

49.5

19 0.83 -1.1 10 8

dB dB dBm dB dB

13 1.14 1 19 11

dB dB dBm dB dB

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Receptor Universal GPS MAX2769

AC CARACTERISTICAS ELECTRICAS (continuacin) (MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 C a +85 C, PGM = GND. Los registros se establece en la configuracin predeterminada hasta el poder-estado. LNA de entrada se controla desde una fuente de 50. Todos medidas de RF se realizan en el modo de salida analgica con ADC por alto el aumento de la PGA se encuentra a la ganancia de 51dB por nmero de serie de interfaz de la palabra GAININ = 111010 mximo SI carga de salida no debe exceder de 10k 7.5pF en cada pin valores tpicos se encuentran en VCC = 2.85V y TA = 25 C, a menos que se indique lo contrario.) (Nota 1) PARAMETER SINTETIZADOR DE FRECUENCIA LO Rango de frecuencia LO Ajuste de ganancia Entrada de referencia de frecuencia 8 36 1 ICP = 0 ICP = 1 Onda Senoidal 0.4 4 x2 0.5 1 0.4V < VTUNE < 2.4V 1550 57 44 32,767 1023 1610 MHz MHz/V MHz mA CONDITIONS MIN TYP MAX UNITS

frecuencia Relacin de Divisin Principal

Relacin de Referencia de Divisor Charge-Pump Corriente

TCXO INPUT BUFFER/OUTPUT CLOCK BUFFER Referencia nivel de Entrada Rango salida de reloj Multiplica/Divide ADC ADC No lineal Diferencial ADC No lineal integral AGC enabled, 3-bit output AGC enabled, 3-bit output 0.1 0.1 LSB LSB V P-P

Nota 1: MAX2769 es la produccin de prueba en TA = +25 C. Todas las especificaciones de mn / mx estn garantizados por diseo y caracterizacin de -40 C a +85 C, a menos que se indique lo contrario. La configuracin predeterminada de registro no son la produccin de prueba o garantizados. El usuario debe programar los registros en el encendido. Nota 2: Por defecto, el modo de bajo NF de la IC. LNA eleccin es cerrada por la seal ANT_FLAG. En el modo normal de funcionamiento sin una antena activa, LNA1 est activo. Si una antena activa conectada y ANT_FLAG cambia a 1, LNA1 se desactiva automticamente y LNA2 se activa. PLL est en un modo entero-N con FCOMP = fTCXO / 16 = 1.023MHz y ICP = 0,5 mA. La complejo cuando el filtro est configurado como un filtro Butterworth de orden 5 con una frecuencia central y ancho de banda de 4 MHz de 2.5MHz. Salida de datos est en un 2-bit de signo / magnitud formato en niveles lgicos CMOS en el canal de I solamente. Nota 3: La salida del LNA se conecta a la entrada del mezclador sin un filtro de SAW entre ellos. Nota 4: Dos tonos se encuentran en 12MHz y 24MHz frecuencias de desplazamiento de la frecuencia central de GPS 1575.42MHz en -60dBm/tone. Polo pasivo en la salida del mezclador est programado para ser 13MHz. Nota 5: Medida desde la entrada a la salida del LNA LNA. Dos tonos se encuentran en 12MHz y 24MHz frecuencias de desplazamiento de la GPS de frecuencia central de 1575.42MHz at-60dBm por tono.

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RECEPTOR UNIVERSAL GPS

Caractersticas tpicas de operacin (MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 C a +85 C, PGM = GND. Los registros se establece en la configuracin predeterminada de estados de encendido. Entrada LNA se controla desde un 50 .. Todas las medidas fuente de RF se realiza en el modo de salida analgica con ADC omite ganancia PGA se ajusta a la ganancia de 51dB por interfaz serial-palabra GAININ = 111010 mximo si la carga de salida no debe exceder de 10 k |. |. 7.5pF en cada pin Tpica valores son en VCC = 2.85V y TA = +25 C, a menos que se indique lo contrario. CASCADED RECEIVER GAIN vs. PGA GAIN CODE
MAX2769 toc01

MAX2769

CASCADED GAIN AND NOISE FIGURE vs. TEMPERATURE

2.0
MAX2769 toc02

LNA1 |S21| AND |S12| vs. FREQUENCY

30 115 |S21|
MAX2769 toc03

120 CASCADED RECEIVER GAIN (dB)

120

40

100 NOISE FIGURE (dB) TA = +25C

1.5 CASCADED GAIN AGC GAIN 110

LNA1 |S21| AND |S12| (dB)

TA = -40C

20 10 0 -10 -20 -30 |S12|

TA = +85C 60

100 0.5 95

-40 -50 0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 FREQUENCY (GHz)

40 0 5 10 15 20 25 30 35 40 45 50 55 60 65 PGA GAIN CODE (DECIMAL FORMAT)

0 -40 -15 10 35 60 TEMPERATURE (C)

90 85

LNA1 GAIN AND NOISE FIGURE vs. LNA1 BIAS DIGITAL CODE
1.6 1.4 1.2 NOISE FIGURE (dB) 1.0 0.8 0.6 0.4 0.2 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 LNA BIAS DIGITAL CODE (DECIMAL) NOISE FIGURE 5 0.2 0 -40 10 GAIN 20 NOISE FIGURE (dB) 1.0 0.8 0.6 0.4 LNA1 GAIN (dB)
MAX2769 toc04

LNA1 GAIN AND NOISE FIGURE vs. TEMPERATURE

25 1.4 LNA BIAS = 1000 1.2
MAX2769 toc05

19.6 19.4 19.2 LNA1 GAIN (dB) 19.0 18.8 18.6 18.4

15

NOISE FIGURE

18.2 GAIN 18.0 17.8 85

-15

10

35

60

TEMPERATURE (C)

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RECEPTOR UNIVERSAL GPS

Caractersticas tpicas de operacin (continuacin) (MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 C a +85 C, PGM = GND. Los registros se establecen en la configuracin predeterminada de estados de encendido. Entrada LNA es impulsado de una fuente. 50 Todas las mediciones de RF se realiza en el modo de salida analgica con ADC omite ganancia PGA se ajusta a la ganancia de 51dB por interfaz serialpalabra GAININ = 111010 mximo si la carga de salida no debe exceder de 10 k |.. | 7.5pF en cada pin. valores tpicos son en VCC = 2.85V y TA = +25 C, a menos que se indique lo contrario.)

MAX2769

LNA1 INPUT 1dB COMPRESSION POINT vs. LNA1 BIAS DIGITAL CODE
MAX2769 toc06

LNA2 |S21| AND |S12| vs. FREQUENCY

MAX2769 toc07

LNA2 GAIN AND NOISE FIGURE vs. TEMPERATURE

2.0 1.8 1.6 NOISE FIGURE (dB) 1.4 1.2 1.0 0.8 0.6 NOISE FIGURE GAIN 12.4 12.2 85 12.8 12.6 13.2 LNA2 GAIN (dB) 13.0
MAX2769 toc08

5.0 LNA1 INPUT 1dB COMPRESSION POINT (dBm) 2.5 0 -2.5 -5.0 -7.5 -10.0 -12.5 -15.0

30 |S21| 20 LNA2 |S21| AND |S12| (dB) 10 0 -10 -20 -30 -40 -50 |S12|

LNA BIAS = 10

13.6 13.4

0.4 0.2 0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 FREQUENCY (GHz) 0 -40 -15 10

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 LNA BIAS DIGITAL CODE (DECIMAL)

35

60

TEMPERATURE ( C)

LNA INPUT RETURN LOSS vs. FREQUENCY

MAX2769 toc09

LNA OUTPUT RETURN LOSS vs. FREQUENCY

MAX2769 toc10

MIXER INPUT REFERRED IP1dB vs. OFFSET FREQUENCY

-10 -20 PGA GAIN = 51dB -40 -50 -60 -70 -80
MAX2769 toc11

0 LNA1 LNA INPUT RETURN LOSS (dB)

0 LNA OUTPUT RETURN LOSS (dB)

0 MIXER INPUT REFERRED IP1dB (dB)

-5 LNA1 -10

-20

-30 LNA2 -40

LNA2

-50 1.0 1.1 1.2 1.3 1.4 1.5 1.6 1.7 1.8 1.9 2.0 2.1 2.2 FREQUENCY (GHz)

-20 1.0 1.1 1.2 1.3 1.4 1.5 1.6 1.7 1.8 1.9 2.0 2.1 2.2 FREQUENCY (GHz)

-90 0 50 100 150 200 250 300 OFFSET FREQUENCY (MHz)

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RECEPTOR UNIVERSAL GPS

Caractersticas tpicas de operacin (continuacin) (MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 C a +85 C, PGM = GND. Los registros se establecen en la configuracin predeterminada de estados de encendido. Entrada LNA es impulsado de una fuente. 50 Todas las mediciones de RF se realiza en el modo de salida analgica con ADC omite ganancia PGA se ajusta a la ganancia de 51dB por interfaz serialpalabra GAININ = 111010 mximo si la carga de salida no debe exceder de 10 k |.. | 7.5pF en cada pin. valores tpicos son en VCC = 2.85V y TA = +25 C, a menos que se indique lo contrario.)

1dB CASCADED NOISE FIGURE DESENSITIZATION vs. JAMMER FREQUENCY

0 MIXER INPUT REFERRED NOISE FIGURE (dB) 16

MIXER INPUT REFERRED NOISE FIGURE vs. PGA GAIN

MAX2769 toc13

JAMMER POWER (dBm)

-5

14

12

-10

10

-15

-20 800 825 850 875 900 925 950 1800 1850 1900 1950 2000 2050 2100 JAMMER FREQUENCY (MHz)

6 5 15 25 35 45 55 65 PGA GAIN (dB)

MAX2769 toc15

MAX2769 toc14

MIXER INPUT REFERRED GAIN (dB)

TA = -40C TA = +25C

MAGNITUDE (dB)

MAGNITUDE (dB)

TA = +85C

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MAX2769 toc16

RECEPTOR UNIVERSAL GPS

MAX2769

Caractersticas tpicas de operacin (continuacin) (MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 C a +85 C, PGM = GND. Los registros se establecen en la configuracin predeterminada de estados de encendido. Entrada LNA es impulsado de una fuente. 50 Todas las mediciones de RF se realiza en el modo de salida analgica con ADC omite ganancia PGA se ajusta a la ganancia de 51dB por interfaz serialpalabra GAININ = 111010 mximo si la carga de salida no debe exceder de 10 k |.. | 7.5pF en cada pin. valores tpicos son en VCC = 2.85V y TA = +25 C, a menos que se indique lo contrario.)

2-BIT ADC TRANSFER CURVE

3.5 7 3.0 6 CODE (DECIMAL VALUE) CODE (DECIMAL VALUE) 2.5 2.0 1.5 1.0 0.5 0 0 -0.5 -1.0 -0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 0.8 1.0 DIFFERENTIAL VOLTAGE (V) 5 4 3 2 1

3-BIT ADC TRANSFER CURVE

MAX2769 toc17b

-1.0 -0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 0.8 1.0 DIFFERENTIAL VOLTAGE (V)

DIGITAL OUTPUT CMOS LOGIC

MAX2760 toc18

DIGITAL OUTPUT DIFFERENTIAL LOGIC

MAX2760 toc19

CLK 2V/div CLK 1V/div SIGN DATA 2V/div

SIGN+ 1V/div

MAGNITUDE DATA 2V/div 20ns/div 40ns/div

SIGN1V/div

MAX2769 toc20

CRYSTAL OSCILLATOR FREQUENCY (kHz)

8 6 4 2 0 -2 -4 -6 -8 -10 -40 -15 10 35 60

16,368.05

TA = +25C

16,368.00 TA = -40C 16,367.95 TA = +85C

16,367.90

16,367.85 0 4 8 12 16 20 24 28 32

85

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MAX2769 toc21

16,368.10

CRYSTAL OSCILLATOR FREQUENCY VARIATION (ppm)

CRYSTAL OSCILLATOR FREQUENCY vs. DIGITAL TUNING CODE

CRYSTAL OSCILLATOR FREQUENCY VARIATION vs. TEMPERATURE

10

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RECEPTOR UNIVERSAL GPS

MAX2769

Typical Application Circuit

REFERENCE INPUT C11 XTAL BASEBAND CLOCK CLKOUT C10 Q0 Q1 BASEBAND OUTPUT

VCCADC

TOP VIEW
I1 I0 21 N.C. 22 ADC 20

C7

19

18

17

16

15 14 VCCD

C6

ADC

C8

VCCIF

VCCCP 13 CPOUT 12

23

MAX2769
PLL

C5

IDLE 24 LNA2 FILTER 25 90 LNA2

C1 VCO 11 VCCVCO C4 10 CS 3-WIRE INTERFACE

C2

PGM C0 LNA1

26

27

LNA1

SCLK

SERIAL INPUT

N.C.

28

+ 1 ANTFLAG 2 LNAOUT 3 ANTBIAS VCCRF 4 5 MIXIN 6 LD 7 SHDN

SDATA

C3 ACTIVE ANTENNA BIAS C12

C13

Tabla 1. Lista de Componentes

DESIGNATION C0 C1 C2 C3C8 C10, C11 C12 C13 R1 QUANTITY 1 1 1 6 2 1 1 1 DESCRIPCION

0.47nF AC-acoplamiento condensador 27pF PLL filtro de bucle condensador 0.47nF PLL filtro de bucle condensador 0.1F Tensin de alimentacin de bypass capacitor 10nF AC-acoplamiento condensador 0.47nF AC-acoplamiento condensador Tensin de alimentacin de bypass capacitor 0.1nF 20k filtro de bucle PLL resistor
9

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RECEPTOR UNIVERSAL GPS

Pin DESCRIPCION
PIN 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 NAME ANTFLAG LNAOUT ANTBIAS VCCRF MIXIN LD SHDN SDATA SCLK
Reloj digital de entrada de la interfaz 3-Wire Serial. CS activo cuando es baja. Los datos se registr en el flanco ascendente de la SCLK. Seccin RF Tensin de alimentacin. Bypass a GND con condensadores de 100nF 100pF y en paralelo lo ms cerca posible a la clavija. Mezclador de entrada. La entrada de la mezcla est internamente adaptado a 50. Lock-Detector de salida lgica CMOS. Una lgica-alto indica el PLL est bloqueado. Funcionamiento del Control de entrada lgica. Una lgica-bajo se apaga el dispositivo. Los datos de entrada digital de la interfaz 3-Wire Serial ANTBIAS pin. Salida de LNA. La salida LNA est internamente adaptado a 50. Buffer de salida Voltaje de suministro. Proporciona un sesgo de tensin de alimentacin para una antena activa externa.

FUNCTION
Flag Antena activa de salida lgica. Una lgica-alto indica que una antena activa conectada a la

CS VCCVCO CPOUT
Charge-Salida de la bomba. Conectar un filtro de bucle PLL como un shunt C y una combinacin de derivacin de la serie R y Chip-Select Entrada lgica de la interfaz 3-Wire Serial. Establecer CS bajo para permitir que los datos de serie para pasar pulg Set CS alto cuando la accin de la carga se ha completado. Tensin de alimentacin de VCO. Bypass a GND con un condensador de 100nF lo ms cerca posible a la clavija.

VCCCP VCCD XTAL CLKOUT Q1 Q0 VCCADC I0 I1 N.C. VCCIF

Sin conexin. Deje este pin sin conectar. ADC tensin de alimentacin. Bypass a GND con un condensador de 100nF lo ms cerca posible a la clavija. I-Canal salidas de voltaje. Los bits 0 y 1 de la salida de canal I ADC o 1-bit de salida limitada lgica diferencial o una salida analgica diferencial de voltaje. C (vase el circuito de aplicacin tpico). PLL-Charge Pump Supply Voltage. Bypass a GND con un condensador de 100nF lo ms cerca posible a la clavija. Circuito Digital Tensin de alimentacin. Bypass a GND con un condensador de 100nF lo ms cerca posible a la clavija. XTAL o entrada de referencia del oscilador. Conectar a XTAL o un condensador DC de bloqueo si se utiliza TCXO. Salida de referencia de reloj Q-Canal salidas de voltaje. Los bits 0 y 1 de la salida de canal Q ADC o 1-bit de salida limitada lgica diferencial o una salida analgica diferencial de voltaje.

IDLE LNA2 PGM LNA1 N.C. EP

Entrada lgica. Conectar a GND para utilizar la interfaz serial. Una lgica-alto permite la programacin a 8 codificadas por estados de dispositivo de conexin SDATA, CS, y SCLK para suministrar o suelo de acuerdo con la Tabla 3. LNA Puerto de entrada 1. Este puerto se utiliza tpicamente con una antena pasiva. Internamente adaptado a 50 (vase la Si el voltaje de la Seccin de Suministros. Bypass a GND con un condensador de 100nF lo ms cerca posible a la clavija. Funcionamiento del Control de entrada lgica. Una lgica de bajo permite que el modo de reposo, en la que el oscilador XTAL est activo, y todos los bloques estn desconectados. LNA Puerto de entrada 2. Este puerto se utiliza tpicamente con una antena activa. Internamente adaptado a 50.

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Receptor Universal GPS

Descripcin detallada

Sensor integrado de antena activa El MAX2769 incluye un interruptor de baja cada al sesgo de una antena activa externa. Para activar el interruptor de salida de antena, ajuste ANTEN en la configuracin de un registro a 1 lgico. Esto cierra el interruptor que conecta la clavija de antena de polarizacin a VCCRF para lograr una baja cada 200mV para una carga de corriente 20 mA. Un lgica-bajo en ANTEN desactiva el sesgo antena. El circuito de antena activa tambin caractersticas de corto circuito de proteccin para evitar la salida de ser un cortocircuito a tierra.
Low-Noise Amplifier (LNA)
Normalmente se utiliza con una antena pasiva. Este LNA requiere un condensador de acoplamiento AC-. En el modo predeterminado, la corriente de polarizacin se ajusta a 4 mA, la figura de ruido tpico IIP3 es de aproximadamente 0.8dB y 1.1dBm, respectivamente. LNA1 actual se puede programar a travs de ILNA en la configuracin de un registro. En el modo de baja corriente de 1mA, la figura de ruido tpico es degradada a 1.2dB y el IIP3 se reduce a15dBm. LNA2 se utiliza tpicamente con una antena activa. El LNA2 est internamente adaptado a 50 y requiere un condensador DC de bloqueo. Bits LNAMODE en el control del registro de configuracin 1 de los modos de los dos LNA. Consulte la Tabla 6 para la configuracin del modo LNA y las selecciones actuales.

16 MAX276 9

CLKO UT

BASEBA ND CLOC 10n K F

15

XTAL 23p F

Figura1. Schematic of the Crystal Oscillator in the MAX2679 EV Kit

a travs de una palabra de control (GAINREF). La magnitud deseada densidad de bits se expresa como un valor de GAINREF en un formato decimal dividido por la longitud del contador de 512. Por ejemplo, para lograr la densidad de bits de magnitud 33%, lo que es ptimo para un convertidor de 2-bits, el programa GAINREF a 170, de modo que 170/512 = 33%. Banda base del filtro El filtro de banda base del receptor se puede programar para ser un filtro de paso bajo o un filtro de paso de banda compleja. El filtro de paso bajo puede ser configurado como un filtro de Butterworth de orden tercero para un retardo de grupo reducida estableciendo el bit F3OR5 en la configuracin 1 registrarse para ser 1 o un filtro de Butterworth de orden 5 para una ms pronunciada fuera de la banda de rechazo estableciendo el mismo bit a ser 0. El ancho de banda de dos lados esquina 3dB se puede seleccionar para ser 2.5MHz, 4.2MHz, 8MHz, o 18MHz (slo para ser utilizado como un filtro de paso bajo) por la programacin FBW bits en el registro de configuracin 1. Cuando el filtro complejo se activa cambiando FCENX bit en el registro de configuracin de 1 a 1, el filtro de paso bajo se convierte en un filtro de paso de banda y la frecuencia central puede ser programado por los bits FCEN en la configuracin de registro 1. Sintetizador El MAX2769 integra un 20-bit sigma-delta fraccional-N sintetizador permitiendo que el dispositivo para sintonizar una frecuencia de VCO requerido con una precisin de aproximadamente 40Hz. El sintetizador incluye un divisor de referencia de 10-bits con una amplia divisor programable de 1 a 1023, un divisor entero de 15-bit porcin principal de una amplia divisor programable 36-32767, y tambin un divisor de 20-bit porcin principal fraccionada. El divisor de referencia es programable mediante los bits RDIV en la relacin de PLL entero divisin de registro (ver Tabla 10), y tiene capacidad para referencia frecuencias de 44MHz a 8MHz. El divisor de referencia se debe establecer lo que la frecuencia cae comparacin entre 0.05MHz a 32MHz.

Mezclador El MAX2769 incluye un mezclador de cuadratura de salida de baja o cero SI SI I y Q seales. El mezclador de cuadratura est internamente adaptado a 50 y requiere una inyeccin de LO del lado de baja. La salida del LNA y la entrada del mezclador es presentada fuera del chip para facilitar el uso de un filtro SAW. Ganancia del amplificador Programable (PGA) El MAX2769 integra un amplificador de banda de ganancia programable que proporciona 59 dB de rango de ganancia de control. La ganancia PGA se puede programar a travs de la interfaz serial mediante el establecimiento de GAININ bits en la configuracin 3 registros. Establecer los bits 12 y 11 (AGCMODE) en la configuracin de registro 2 a 10 para controlar la ganancia del PGA directamente desde la interfaz 3-hilos. Control automtico de ganancia (AGC) El MAX2769 proporciona un bucle de control que automticamente programas ganancia PGA para proporcionar el ADC con una potencia de entrada que se llena de manera ptima el convertidor y establece una densidad de magnitud de bits deseada en su salida. Un algoritmo opera contando el nmero de bits de magnitud de ms de 512 ciclos de reloj ADC y comparando la cantidad de bits magnitud al valor de referencia proporcionado

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Tabla2. Output Data Format
VALOR ENTER O 7 5 3 1 -1 -3 -5 -7 SIGN/MAGNITUDES 1b 0 0 0 0 1 1 1 1 1.5b 01 01 01 00 00 10 10 10 2b 01 01 00 00 10 10 11 11 2.5b 011 001 001 000 000 101 101 111 3b 011 010 001 000 100 101 110 111 1b 1 1 1 1 0 0 0 0 BINARIO SIN SIGNO 1.5b 10 10 10 11 11 01 01 01 2b 11 11 10 10 01 01 00 00 2.5b 101 100 100 011 011 001 001 000 3b 111 110 101 110 011 010 001 000 COMPLEMENTO A DOS BINARIO 1b 0 0 0 0 1 1 1 1 1.5b 01 01 01 00 00 11 11 11 2b 01 01 00 00 11 11 10 10 2.5b 101 100 100 011 011 111 111 110 3b 011 010 001 000 111 110 101 100

El filtro de bucle PLL es el nico bloque externo del sintetizador. Un tpico filtro PLL es un clsico de la red CDN en la salida de carga de la bomba. El disipador de salida de carga de la bomba y la fuente de corriente es 0,5 mA por defecto, y la ganancia de ajuste LO es 57MHz / V. A modo de ejemplo, vase el Circuit Aplicacin tpica de los valores de filtro de bucle recomendados componentes para FCOMP = 1.023MHz y ancho de banda loop = 50 kHz. Las proporciones deseadas divisor de nmeros enteros y fraccionarios se puede calcular dividiendo la frecuencia LO (FLO) por FCOMP. FCOMP se puede calcular dividiendo la frecuencia TCXO (fTCXO) por la relacin de divisin de referencia (RDIV). Por ejemplo, supongamos que la frecuencia TCXO 20MHz, RDIV ser 1, y la frecuencia nominal LO 1575.42MHz. El siguiente mtodo se puede utilizar en el clculo de coeficientes divisores de apoyo diferentes de referencia y comparacin de las frecuencias:
20MHz Comparacin de frecuencia = TCXO = = 20MHz RDIV 1 LO Frequency Divider = LO 1575.42MHz = = 78.771 20MHz COMP

y al centro de la frecuencia del cristal del oscilador. Tome la prdida parsita de las huellas de interconexin en el PCB a la hora de optimizar la capacidad de carga. Por ejemplo, el MAX2769 EV kit utiliza un cristal 16.368MHz que est diseado para una capacidad de carga 12pF. Un condensador de 23pF serie se usa para centrar la frecuencia del oscilador de cristal, vase la figura 1. Adems, el 5-bit serial de interfaz de palabra, XTALCAP en el registro de configuracin de PLL, se puede utilizar para variar la frecuencia del cristal oscilador-electrnicamente. El rango de ajuste de la electrnica depende de la cantidad de la frecuencia del cristal elegido puede ser arrastrado por el condensador variable. La frecuencia del oscilador de cristal utilizado en el MAX2769 EV kit tiene un alcance de aproximadamente 200Hz. El MAX2769 proporciona una salida de reloj de referencia. La frecuencia del reloj se puede ajustar a la frecuencia de cristal oscilador, un cuarto de la frecuencia del oscilador, un medio de la frecuencia del oscilador, o el doble de la frecuencia del oscilador, por programacin bits de REFDIV en la configuracin de registro PLL.

Divisor entero = 78(d) = 000 000 0100 1110 (binary) Divisor fraccional = 0,771 x 220 = 808.452 (decimal) = 1100 0101 0110 0000 0100 En el modo fraccionado, el sintetizador no se debe operar con relaciones de divisin de enteros mayores que 251. El oscilador de cristal MAX2769 incluye un oscilador de cristal en el chip. Un cristal de modo paralelo se requiere cuando el cristal oscilador est siendo utilizado. Se recomienda que un condensador de AC-de acoplamiento se utiliza en serie con el cristal y el pasador XTAL para optimizar la capacidad de carga deseada

ADC Las caractersticas de un ADC MAX2769 on-chip para digitalizar la seal GPS bajada de conversin downconverted. La mxima velocidad de muestreo del ADC es de aproximadamente 50Msps. La salida muestreada se proporciona en un formato de 2-bit (1-bit magnitud y el signo de 1-bit) de forma predeterminada y tambin se puede configurar como un 1-bit, 1,5 bits, o 2 bits en ambos canales I y Q, o 1-bit, 1,5 bits, 2 bits, 2,5 bits o 3 bits en el canal I solo. Este producto es compatible con los productos digitales en tres formatos diferentes: el binario sin signo, el signo y magnitud, o el formato de complemento a dos por ajuste del formato de los bits de configuracin de registro 2. Bits MSB se emiten a I1 o Q1 pins y los bits LSB se emiten a I0 o Q0 pines, para I o el canal Q, respectivamente. En el caso de 2,5 bits o de 3 bits, el formato de salida de datos se selecciona en el canal de I solamente, la

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011 01 010

001 00 000 -7 -6 -5 -4 -3 -2 -1 1 2 3 4 5 6 7

100

10 101

T=1

110

11 111

Figure 2. ADC Quantization Levels for 2- and 3-Bit Cases

MSB se emite en la I1, el segundo bit es a I0, y el LSB est en Q1. La Figura 2 ilustra los niveles de cuantificacin de ADC para 2 - y casos de 3 bits y tambin se describe la asignacin signo / magnitud de datos. La variable T = 1 designa la ubica-cin de la magnitud umbral para el caso de 2-bits. Divisor de reloj fraccional Un divisor de 12-bit de reloj fraccional se encuentra en la ruta de reloj antes de la ADC y se puede utilizar para generar el reloj de ADC que es una fraccin de la entrada de reloj de referencia. En un modo de divisin fraccional, los suplentes divisin instantneas de relacin entre las proporciones de la divisin entera para lograr la fraccin deseada. Por ejemplo, si el reloj de salida fraccional es 4,5 veces ms lento que el reloj de entrada, una relacin de divisin media de 4,5 se consigue a travs de una serie igual de alterna de divisin por-4 y divisin por-5 perodos. La relacin de divisin fraccionaria est dada por:

FOUT / Fin = lCount / (4096 - mcount + lCount) donde lCount y mcount son los 12-bit del contador va-lores programados a travs de la interfaz serial.

DSP Interfaz de datos GPS se emite desde el ADC como el lgico de cuatro seales (bit0, bit1, bit 2, y bit3) que representan sign/magni- tude, binario sin signo, o dos de los datos binarios de complemento en la I (bit0 y bit1) y Q (Bit2 y bit3) canales. La resolucin de la ADC se puede establecer hasta 3 bits por canal. Por ejemplo, los datos de 2-bit I y Q en formato tude sign/magni- est asignada como sigue: bit 0 = iSign, bit1 = IMAG, bit2 = QSIGN, y bit3 = QMAG. Los datos se pueden serializar en 16-bit segmentos de bit0, seguido por bit1, Bit2 y bit3. El nmero de bits que se va a serializar es controlada por los STRMBITS bits en el Registro Configuracin 3-

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STRM_EN PIN 21 I ADC Q OUTPUT DRIVER PIN 20 PIN 17 PIN 18 DATA_OUT CLK_SER DATA_SYNC TIME_SYNC STRM_EN STRM_START STRM_STOP STRM_COUNT<2:0> DIEID<1:0> STRM_BITS<1:0> FRM_COUNT<27:0> STAMP_EN DAT_SYNCEN TIME_SYNCEN STRM_RST CLK_ADC CLK_SER STRM_EN

BIT 0 BIT 1 BIT 2 BIT 3

CONTROL SIGNALS FROM 3-WIRE INTERFACE

ADCCLK_SEL

L_CNT<11:0> M_CNT<11:0>

CLK_IN PIN 15 /2 /4 x2

CLK_OUT

FRCLK_SEL

SERCLK_SEL REFDIV<1:0>

Figura 3. DSP Interface Top-Level Connectivity and Control Signals celebracin registros que se corresponden con cuatro

Esto selecciona entre bit0; Bit0 y Bit1; bit0 y Bit2 y Bit0, Bit1, bit 2, y los casos Bit3. Si slo es bit0 serialzado, el flujo de datos consiste en Bit0 slo de datos. Si una serializacin de bit0 y bit1 (o bit 2) se selecciona, el patrn de flujo de datos consiste en 16 bits de datos seguidas por Bit0 16 bits de bit1 (o bit 2) de datos, que, a su vez, es seguido por 16 bits de datos, bit 0 y as sucesivamente. En este caso, el nmero de serie reloj debe ser al menos dos veces tan rpido como el reloj ADC. Si un 4-bit serializacin de bit 0, bit 1, bit 2, y bit3 que se elija, el reloj de serie debe ser por lo menos cuatro veces ms rpido que el reloj del ADC. Los datos del ADC se cargan en paralelo en cuatro

salidas de ADC. Holding registros tienen 16 bits de longitud y estn sincronizados por el reloj ADC. Al final del ciclo de 16-bit ADC, los datos son transferidos en cuatro registros de desplazamiento y se desplaza en serie a la salida durante el siguiente ciclo de 16-bit ADC. Registros de desplazamiento estn sincronizados por un reloj en serie que debe elegirse lo suficientemente rpido como para que todos los datos se desplazan a cabo antes de que el siguiente conjunto de datos se cargan desde el ADC. Un patrn de todo ceros siguiente manera los datos despus de todos los datos vlidos de ADC se transmiten a la salida. Una seal SINCDATOS se utiliza para sealar el comienzo de una validez de 16-bit slice datos. Adems, hay una seal que es TIME_SYNC de salida cada 128 a 16.384 ciclos del reloj ADC.

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Estados preconfigurados del dispositivo cuando un interfaz serie no est disponible, el dispositivo se puede utilizar en estados preconfigurados que no requieren de programacin a travs de la interfaz serie. Conexin del pin PGM a la lgica-alta y SCLK, SDATA, y los pins de CS a cualquiera de los conjuntos de alta lgica-o bajo el dispositivo en uno de los estados preconfigurados de acuerdo con la Tabla 3. Interfaz de serie, direccin y asignaciones de bits Una interfaz en serie se utiliza para programar el MAX2769 para la configuracin de los diferentes modos de funcionamiento. La interfaz serie est controlado por tres seales: SCLK (reloj de serie), CS (chip select), y SDATA (datos de serie). El control de la PLL, AGC, prueba y seleccin de bloque se realiza a travs del bus serial de interfaz del controlador de banda base. Una palabra de 32-bit, con el MSB (D27) que se envan primero, se registr en un registro de desplazamiento en serie cuando la seal de seleccin de chip se afirma bajo. La temporizacin de las seales entre la cara se muestra en la Figura 4 y en la Tabla 4 junto con los valores tpicos para la configuracin y mantener los requisitos de tiempo.

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Tabla 3. Estados de dispositivos preconfigurados

DEVICE STATE DEVICE ELECTRICAL CHARACTERISTICS REFERENCE FREQUENCY (MHz) IF CENTER FREQUENCY (MHz) REFERENCE DIVISION RATIO I AND Q OR I ONLY NUMBER OF I Q BITS IF FILTER ORDER MAIN DIVISION RATIO 3-WIRE CONTROL PINS

I AND Q LOGIC LEVEL

DATA

SCLK

0 1 2 3 4 5 6 7

16.368 16.368 16.368 32.736 19.2 18.414 13 16.368

16 16 16 32 96 18 65 16

1536 1536 1536 1536 7857 1539 7857 1536

I I I I I I I I

1 1 2 2 2 2 2 1

Differential Differential CMOS CMOS CMOS CMOS CMOS CMOS

4.092 4.092 4.092 4.092 4.092 1.023* 4.092 4.092

5th 3rd 5th 5th 5th 5th 5th 5th

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

*If the IF center frequency is programmed to 1.023MHz, the filter passband extends from 0.1MHz to 2.6MHz.

CS tCSH tCSS tCSW

SCLK tDS tDH t CH tCL

SDATA

DATA MSB

DATA LSB

ADDR MSB

ADDR LSB

Figura 4. 3-Wire Timing Diagram 15

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CS 0 1 0 1 0 1 0 1

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Tabla 4. Serial-Interface Requisitos de temporizacin
SIMBOLOS PARMETRO Flanco de CS a flanco ascendente de la primera vez SCLK. tCSS tDS tDH tCH tCL tCSH tCSW Datos hasta el tiempo de configuracin de serie del reloj. Datos hasta el reloj de tiempo de espera. Reloj de serie de ancho de pulso alto. Reloj de ancho de pulso bajo. SCLK ltima flanco a flanco ascendente de la CS. CS ancho de pulso alto. VALVULA 10 10 10 25 25 10 1 UNID ns ns ns ns ns ns clock

Tabla 5. Configuracin predeterminada Registros

REGISTRO NAME CONF1 CONF2 CONF3 PLLCONF DIV FDIV STRM CLK TEST1 TEST2
DIRECCION ES(A3:A0)

DATO Configura RX y si las secciones, los ajustes de sesgo para los bloques individuales. Configura AGC y las secciones de salida. Configura el apoyo y funciones de prueba de filtro IF y AGC. Configuracin PLL, VCO, y CLK. PLL principal y los ratios de referencia divisin, otros controles. PLL relacin de divisin fraccional, otros controles. DSP interfaz nmero de fotogramas que desea transmitir. Fracciones divisor de reloj valores. Reservado a modo de prueba. Reservado a modo de prueba.

DEFECTO (D27:D0)

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

A2919A3 0550288 EAFF1DC 9EC0008 0C00080 8000070 8000000 10061B2 1E0F401 14C0402

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Definiciones detalladas de registros Tabla 6. Configuracin 1 (Direccin: 0000) DATA BIT CHIPEN IDLE ILNA1 ILNA2 ILO IMIX MIXPOLE LNAMODE MIXEN ANTEN FCEN FBW F3OR5 FCENX FGAIN
LOCALIZACIN

VALVULA

DESCRIPCION Chip enable. Set 1 para activar el dispositivo y 0 para desactivar el dispositivo completo, excepto el bus serie. Idle habilitar. Set 1 para poner el chip en el modo inactivo y 0 para el modo de funcionamiento. LNA1 de programacin actual. LNA2 de programacin actual. LO programacin bfer en uso. Mezclador de programacin actual. Mezclador de seleccin de polos. Set 1 para programar el polo pasivo filtro en la salida del mezclador a 36MHz, o ajuste 0 a programar la pole en 13MHz. LNA modo de seleccin, D14: D13 = 00: Seleccin de LNA cerrada por el circuito de polarizacin de antena, 01: LNA2 est activa; 10: LNA1 est activa; 11: ambos LNA1 y LNA2 estn apagados. Mezclador habilitar. Set 1 para permitir que el mezclador y 0 para apagar el mezclador. Antena sesgo habilitar. Set 1 para permitir que el sesgo de antena y 0 para apagar el sesgo de antena. Si la programacin de la frecuencia central. Predeterminado para fCENTER = 4MHz, BW = 2.5MHz. Si la seleccin de ancho de banda de filtro centro. D4: D3 = 00: 2.5MHz; 10: 4.2MHz; 01: 8MHz; 11:18MHz (slo se utiliza como un filtro de paso bajo). Filtro de seleccin pedido. Ajuste 0 para seleccionar el quinto-orden Butterworth filtro. Set 1 para seleccionar la 3 orden Butterworth filtro. Polifsico seleccin de filtros. Set 1 para seleccionar el modo complejo filtro de paso de banda. Ajuste 0 para seleccionar el modo de filtro de paso bajo. Si el ajuste de ganancia del filtro. Ajuste 0 para reducir la ganancia del filtro en 6dB.

27 26 25:22 21:20 19:18 17:16 15 14:13 12 11 10:5 4:3 2 1 0

1 0 1000 10 10 01 0 00 1 1 001101 00 0 1 1

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Tabla 7. Configuracin 2 (Direccin: 0001)
DATA BIT IQEN GAINREF AGCMODE LOCALIZAC IN 27 26:15 14:13 12:11 VALVULA DESCRIPCION I y Q canales de habilitar. Set 1 para permitir a ambos canales I y Q y 0 a I permitir nico canal. De ganancia AGC referencia de valor expresado por el nmero de cuentas MSB (bit densidad de magnitud). Reservados. AGC de control de modo. Set D12: D11 = 00: independiente I y Q; 01: ganancias de I y Q estn bloqueados entre s; 10: ganancia se fija directamente desde la interfaz serial por GAININ; 11: El estado no permitido. Formato de salida de datos. Establecer D10: D9 = 00: binario sin signo; 01: signo y magnitud; 1X: complemento de dos binario. Nmero de bits en el ADC. Establecer D8: D6 = 000: 1 bit, 001: 1,5 bits; 010: 2 bits; 011: 2,5 bits, 100: 3 bits. Controlador de salida de configuracin. Establecer D5: D4 = 00: lgica CMOS, 01: lgica diferencial limitado; 1X: salidas analgicas. LO tampn habilitar. Set 1 para permitir tampn LO o 0 para deshabilitar el bfer. Reservados. Identifica una versin de la CI.

0 170d 00 00

FORMAT BITS DRVCFG LOEN RESERVED DIEID

10:9 8:6 5:4 3 2 1:0

01 010 00 1 0 00

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Table 8. Configuracin 3 (Direccin: 0010)
DATA BIT GAININ FSLOWEN HILOADEN ADCEN DRVEN FOFSTEN FILTEN FHIPEN PGAIEN PGAQEN STRMEN LOCALIZACI N 27:22 21 20 19 18 17 16 15 14 13 12 11 VALVUL A 111010 1 0 1 1 1 1 1 1 1 0 0 DESCRIPCIN Ganancia PGA valor de programacin de la interfaz serial en pasos de dB por LSB. Bajo valor del ADC a gran escala de habilitacin. Set 1 para activar o 0 para desactivar. Set 1 para habilitar el controlador de salida para conducir cargas elevadas. ADC habilitar. Set 1 para habilitar ADC o 0 para desactivar. Conductor de habilitacin de salida. Set 1 para que el conductor o 0 para desactivar. Filtrar DC offset cancelacin circuitos habilitar. Set 1 para habilitar los circuitos o 0 a Si Habilitar filtro. Set 1 para activar el filtro o 0 para desactivar. Highpass acoplamiento habilitar. Set 1 para permitir el acoplamiento entre el filtro de paso alto y PGA, o 0 para deshabilitar el acoplamiento. Reservados. I-canal PGA habilitar. Set 1 para activar la PGA en el canal I o 0 para desactivarlo. Q-canal PGA habilitar. Set 1 para activar la PGA en el canal Q o 0 para desactivar. DSP interfaz para la transmisin en serie de datos permiten. Este bit se configura el IC tal que la interfaz DSP se inserta en la trayectoria de la seal. Set 1 para habilitar la interfaz o 0 para deshabilitar la interfaz. El borde postular ive de este comando permite el flujo de datos a la salida. Tambin permite reloj, sincronizacin de datos y salidas de la sincrona. El borde postular ive de este comando desactiva el flujo de datos a la salida. Tambin deshabilita reloj, sincronizacin de datos y salidas de la sincrona. Establece el tiempo que el contador de datos de 128 (000) 16 394 (111) cuadro por poco s. Nmero de bit s escuchados. D5: D4 = 00: I MSB; 01: MSB, LSB I, 10: MSB, Q MSB; 11: MSB, LSB I, Q MSB, LSB Q. STAMPEN 3 1 La seal permite la insercin del nmero de trama al comienzo de cada trama. Si est desactivado, slo los datos de ADC se transmite a la salida. TIMESYNCEN DATSYNCEN 2 1 1 0 Esta seal permite la salida de los pulsos de sincronizacin de tiempo en todo momento cuando la transmisin est habilitada por el comando STRMEN. De lo contrario, los impulsos de sincronizacin de tiempo estn disponibles slo cuando el flujo de datos est activo en la salida, por ejemplo, en los intervalos de tiempo ligados por los comandos STRMSTART y STRMSTOP. Esta seal de control permite que los pulsos de sincronizacin en la salida SINCDATOS. Cada pulso es coincidente con el comienzo de la palabra de 16-bit de datos que corresponde a una

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STRMSTART STRMSTOP STRMCOUNT STRMBITS

10 9 8:6 5:4

0 0 111 01

STRMRST

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Tabla 9. PLL Configuracin (Direccin: 0011)
BIT DATOS VCOEN IVCO REFOUTEN REFDIV
LOCALIZACIN VALVULA POR DEFECTO

DESCRIPCIN
VCO habilitar. Set 1 para habilitar el VCO o 0 para desactivar VCO. VCO en modo de corriente de seleccin. Set 1 para programar el VCO en el modo de baja corriente o 0 a programa en el modo normal Reservados. Clock buffer habilitar. Set 1 para habilitar el buffer de reloj o 0 para deshabilitar el buffer de reloj. Reservados. Relacin de divisor de reloj de salida. Establecer D22: D21 = 00: La frecuencia de reloj de frecuencia XTAL = x 2; 01: Frecuencia de reloj = frecuencia XTAL / 4, 10: Frecuencia de reloj = frecuencia XTAL / 2, 11: Frecuencia de reloj = XTAL. Programacin actual para el oscilador XTAL / buffer. Set D20: D19 = 00: oscilador de corriente normal; 01: buffer corriente normal; 10: medio oscilador actual; 11: oscilador de alta corriente.

27 26 25 24 23 22:21

1 0 0 1 1 11

IXTAL XTALCAP LDMUX ICP PFDEN CPTEST INT_PLL PWRSAV

20:19 18:14 13:10 9 8 7 6:4 3 2 1 0

01 10000 0000 0 0 0 000 1 0 0 0

Digital carga XTAL programacin tapa. LD pin seleccin de salida. Set D13: D10 = 0000: PLL bloqueo de deteccin de seal. Bomba de carga seleccin actual. Set 1 de 1 mA y 0 a 0,5 mA. Ajuste 0 para el funcionamiento normal o 1 para desactivar el detector de frecuencia de fase PLL. Reservados. Carga de la bomba de prueba. Set D6: D4 = 000: Funcionamiento normal; X10: darle vida; X01 = bomba hacia abajo; 100 = impedancia alta; 111: tanto hacia arriba como hacia abajo. Control de modo PLL. Set 1 para permitir que el PLL entero-N o 0 para permitir que el PLL fraccionalN. PLL modo de ahorro de energa. Set 1 para activar el modo de ahorro de energa o 0 para desactivar. Reservados. Reservados.

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Table 10. PLL Integer Division Ratio (DIRECCIONES 0100)

DATA BIT NDIV RDIV
LOCALIZACIN

VALVULA 1536d 16d 000

DESCRIPCION

27:13 12:3 2:0

PLL entero relacin de divisin. PLL relacin de divisin de referencia. Reservados.

Table 11. PLL Division Ratio (DIRECCIONES 0101)

DATA BIT FDIV LOCALIZA CIN 27:8 7:0 VALVULA 80000h 01110000 DESCRIPCION

Relacin de divisor PLL fraccionada. Reservados.

Table 12. DSP Interface (DIRECCIONES 0110)

DATA BIT LOCALIZACI N VALVUL A DESCRIPCION Esta palabra define el nmero del fotograma en el que se inicia la transmisin. Este modo se activa cuando se activa el modo de transmisin por un STRMEN comandos, pero una STRMSTART comando no se recibe. En este caso, el contador se pone a cero en la afirmacin de STRMEN, y comienza su recuento. Cuando el nmero de trama alcanza el valor definido por FRMCOUNT, la transmisin comienza.

FRAMECOUNT

27:0

8000000h

Tabla 13. Clock Fractional Division Ratio (DIRECCIONES 0111)

DATA BIT L_CNT M_CNT FCLKIN ADCCLK SERCLK MODE LOCALIZAC IN 27:16 15:4 3 2 1 0 VALVULA 256d 1563d 0 0 1 0 Establece el valor para el contador L. Establece el valor para el contador M. Divisor de reloj fraccional. Set 1 para seleccionar el reloj ADC venir del divisor de reloj fraccional, o 0 para omitir el reloj ADC desde el divisor de reloj fraccionada. ADC de seleccin del reloj. Ajuste 0 para seleccionar el reloj divisor ADC y fraccionarios que venir del divisor de referencia / multiplicador. Serializador de seleccin de reloj. Ajuste 0 para seleccionar la salida de reloj serializador que venir del divisor de referencia / multiplicador. DSP interfaz de seleccin de modo. DESCRIPCION

Tabla 14. Test Mode 1 (DIRECCIONES 1000)

BIT DE DATO LOCALIZACION VALVULA DESCRIPCION

Tabla 15. Test Mode 2 (DIRECCIONES 1001)

DATO BIT LOCALIZACIN 27:0 VALVULA 14C0402 DESCRIPCIN Reservado.

27:0

1E0F401

Reservado.

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Receptor Universal GPS

Informacin de Aplicaciones Las entradas LNA y mezclador requieren una consideracin cuidadosa en la adecuacin a las lneas de 50. Suministro adecuado de anulacin, puesta a tierra, y el diseo son necesarios para la fiabilidad del rendimiento de todos los circuitos de RF. Low-Power Funcionamiento El MAX2769 puede ser operado en un modo de bajo consumo de energa mediante la programacin de los valores de tendencia actual de los bloques individuales a sus valores mnimos recomendados. La siguiente tabla resume los cambios recomendados a la interfaz serial registros de estados predeterminados para lograr un funcionamiento de bajo consumo:
ILNA1 = 0010 ILNA2 = 00 OIT = 00 IMIX = 00 F3OR5 = 1 ANTEN = 0 BITS = 000 IVCO = 0 REFOUTEN = 0 PLLPWRSAV = 1

referencia. Para la recepcin de Galileo, ajuste el ancho de banda del filtro IF para 4.2MHz (FBW = 10) y ajustar la frecuencia de IF a travs de un centro de FCEN palabra de control para el medio de la banda de seal de conversin descendente. Como alternativa, utilice ajustes de banda ancha de 8 MHz y 18MHz cuando el receptor est en modo de cero-IF. Para GLONASS, as como la recepcin de GPS de cdigo P, una configuracin de receptor IF cero se usa en el que el MI. Fil-tro se utiliza en un modo de filtro de paso bajo (FCENX = 1) con un ancho de banda de dos lados de 18MHz Se recomienda que un LNA antena activa se utilice en aplicaciones de gran ancho de banda de tal manera que el PGA se hace funcionar a niveles de ganancia inferior para un mximo de ancho de banda. Si la ganancia PGA se programa directamente desde una interfaz de seri-al, GAININ valores entre 32 y 38 se recomiendan. Establecer el polo del filtro en la salida del mezclador a 36MHz a travs MIXPOLE = 1. Problemas de diseo El kit MAX2769 EV se puede utilizar como punto de partida para el diseo. Para un mejor rendimiento, tener en cuenta la conexin a tierra y el envo de RF, banda base y la fuente de alimentacin de lnea PCB adecuada. Hacer conexiones de vas al plano de tierra lo ms corto posible. En los puertos de alta impedancia, tenga rastros cortos para minimizar la capacitancia shunt. EV Kit de archivos Gerber se pueden solicitar en www.maxim-ic.com. Del suministro de energa de diseo para minimizar el acoplamiento entre las distintas secciones de la IC, una estrella de la fuente de alimentacin configuracin de enrutamiento con un condensador de desacoplamiento grande en un nodo central VCC es recomendado. Las trazas de VCC se ramifican desde este nodo, cada uno va a un nodo separado VCC en el circuito. Colocar un condensador de derivacin tan cerca como sea posible a cada patilla de alimentacin Esta disposicin proporciona desacoplamiento local en cada pin VCC. Utilice por lo menos un capacitor de paso por medio de una conexin a tierra de baja inductancia. No comparta las vas terrestres de condensadores con cualquier otra rama .

En este modo, LNA, mezclador, LO, y las corrientes del VCO se reducen a sus valores mnimos recomendados. La. Si el filtro est configurado como un filtro de orden tercero Los datos de salida en un modo de 1-bit CMOS en el canal de I solamente. PLL est en un nmero entero N-ahorro de energa de modo, que puede ser utilizado si la relacin de divisin principal es divisible por 32. La circuitera de polarizacin de antena est desactivada. En el modo de bajo consumo de energa, el consumo total de corriente se reduce a 10 mA, mientras que la cifra total en cascada ruido aumenta a 3.8dB. El funcionamiento en banda ancha y Galileo Aplicaciones GLONASS El uso de las opciones de receptor de banda ancha se recomienda para aplicaciones de Galileo y GLONASS. El sintetizador de frecuencia se utiliza para sintonizar LO a una frecuencia deseada, la cual, a su vez, determina la eleccin de la SI frecuencia central. Cualquiera de un fraccional-N o un modo entero-N del sintetizador de frecuencia puede ser utilizado dependiendo de la eleccin de la frecuencia de

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Receptor Universal GPS

MAX2769

Historial de revisiones
REVISION NUMERO 0 1 2 REVISION DATO 6/07 1/09 6/10 versin inicial Aadido MAX2769E / W, especificaciones actualizadas Elimin las referencias a la funcin de sensor de temperatura, cambi cuatro especificaciones de SPF, y ha aadido temperatura de soldadura DESCRIPCION PAGINAS MODIFICADAS 1, 4, 12, 16, 22 14, 8, 9, 10, 1418, 22

Maxim no puede asumir responsabilidad por el uso de cualquier otro sistema de circuitos de circuitos enteramente consagrado e n un producto Maxim. No hay licencias de patentes de circuitos estn implicados. Maxim se reserva el derecho de modificar los circuitos y las especificaciones sin previo aviso en cualquier momento. 23 Maxim Integrated Products, 120 San Gabriel Drive, Sunnyvale, CA 94086 408-737-7600 2010 MAXIM MAXIM INTEGRATED PRODUCTS ES UNA MARCA REGISTRADA DE MAXIM INTEGRATED PRODUCTS, INC.

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