DISEO VLSI LABORATORIO L-Edit TANNER

DISEO DE TRANSISTORES NMOS Y PMOS

1. Puesta a punto de la aplicacin: Ejecute la aplicacin L-Edit. Si aparece el mensaje L-Edit needs a 256-color palette to display colors properly, do you wish to continue? conteste s. Le aparecer la siguiente ventana:

Cree una carpeta Labo1 dentro de la carpeta L-Edit. En esta carpeta debe guardar todos los archivos que genere.

2. Descripcin del entorno LEdit: La interfaz del programa se muestra ahora y consta de: Men de Opciones

Atajos

Barra de Herramientas

rea de Trabajo (sustrato p de la Oblea) Capas (Layers)

Acciones con el mouse En el rea de trabajo es donde se hacen los diseos. Tenga en cuenta que De la barra de herramientas las opciones que ms se usan son las dos primeras que corresponden a la flecha para seleccionar objetos y el cuadrado para dibujar. De la lista de capas, las ms usadas son las de la primera columna que son:
o o o o o o o o o o o o Poly, Poly2, Active, Metal1, Metal2, Nwell, Nselect, Pselect, Poly contact, Poly2 contact, Active contact Via

De las acciones con el ratn, las ms usadas son las de edicin, en ese caso, cuando se selecciona un objeto, se puede cambiar su tamao

pulsando la tecla Alt y arrastrando el ratn desde una esquina para cambio en ambas dimensiones o sobre un lado para cambiar esa dimensin, si se arrastra desde dentro del objeto se puede mover. Presionando las teclas + y puede hacerse acercamiento y alejamiento (zoom in y out). Del men o de los atajos la opcin ms utilizada es la de Tools. En el momento en que requiera ayuda puede presionar el icono:

3. Diseo de un transistor NMOS: Un transistor NMOS consta de una capa de material N dentro de un sustrato P. Empiece seleccionando con el cursor del ratn la capa de Active y la herramienta de rectngulo (Box) y dibuje un rectngulo como se indica ahora:

Active

Luego seleccione la capa Nselect y cree una caja sobre la Active para que quede de esta forma:

Active NSelect

Cuando coloque la capa nselect esta le obstruir la visin del active tal como se aprecia en la siguiente imagen

Pero eso se puede remediar, presione sobre la capa Nselect, con el botn derecho del ratn, le aparecer un ventana con diversas opciones,

seleccione la opcin setup y le aparecer la siguiente ventana de dialogo

Seleccione la pestaa Rendering y se modificar la ventana a la siguiente forma:

Seleccione como se muestra la segunda fila de la ventan central, luego vaya a color y busque la primera opcin de color en la lista de colores que es la opcin transparente

Le deber quedar como la siguiente figura, presione aceptar y le voila

Le quedar su layout como se ve a continuacin

Repita los pasos anteriores para dibujar la puerta, seleccionando la capa Poly y cree esta configuracin:

Active NSelect Poly

Esto corresponde a un transistor NMOS: El Poly se usa para crear las puertas (gates). Nselect indica que se desea un dopado tipo N y Active es el tamao de la mscara. Le debe quedar as:

El poly siempre aparecer debajo de la capa active.

3.1. Guardando el Diseo: Escoger File Save y grabar en la carpeta LABO1 el archivo con el nombre NMOS1.TDB 3.2. Polarizando el diseo: Para que el circuito funcione apropiadamente debe aadirse una polarizacin de las terminales de Drenador (Drain) hacia Vdd y de Surtidor o Fuente (Source) a Gnd o Vss. Igualmente, los respectivos sustratos deben tener dicha polarizacin para que el voltaje de puerta (Gate) acte correctamente. Observe cmo se hacen estas conexiones, se deben agregar las capas Metal1 y ActiveContact, (que deben tener un tamao exacto de 2x2), se acostumbra colocar 2 por cada conexin, lo cual reduce la resistencia. Usando estos conectores pueden hacerse conexiones entre elementos usando Metal. VDD

Vss

Active contact

Active contact

Active NSelect Metal 1 Poly Metal1

Debe quedar as:

Puede guardar el avance. 3.3. Chequeo de Errores: Es importante chequear la validez del diseo de cuando en cuando, con relacin a las especificaciones del fabricante, esto se hace escogiendo la opcin Tools DRC o directamente del icono:

Los errores se producen por no conservar las distancias y/o los tamaos apropiados o por no combinar capas que deben combinarse o por combinar aqullas que no pueden ser combinadas. Al presionar el icono le saldr la siguiente ventana

Puede marcar las otras opciones si quiere, la ltima le pedir el nombre y donde va a guardar el archivo que le dice que errores tiene.

Si tiene errores le saldr la siguiente ventana:

Indicndole la cantidad de errores y donde

Con el cursor del mouse seleccione parte o todo el layout y le saldr un aviso como este, que en este caso se ha reducido para su mejor ejemplo:

Proceda a modificar sus errores segn las reglas que se les ense en clase, y repita el DRC hasta que ya no haya ninguno. 3.4. Marcando Puertos: Para facilitar la simulacin posterior es conveniente marcar o sealar los nodos con nombres significativos. Para ello, se debe escoger primero la capa del nodo que se va a marcar, si es Metal1 entonces seleccionar esa capa, luego seleccionar de la barra de herramientas el icono Port:

Luego, dibujar un rectngulo en el nodo deseado y darle el nombre, Vdd y Vss, respectivamente, ante cada caso le aparecer la siguiente ventana de dialogo:

En Port name ponga el nombre, puede seleccionar el tamao de texto, y presione OK, tras lo cual le debe quedar tal como se muestra en la siguiente figura: Vss VDD

Active contact

Active contact

Active Metal 1 Poly NSelect Metal1

O mejor visto as:

ports

3.5. Seccin Transversal: Si desea una vista de la seccin transversal del diseo, se invoca la opcin Tools Cross Section, o directamente del icono:

Se escoge el archivo de configuracin de la carpeta Config, con la opcin Pick se ubica una lnea en el sitio en que se desea hacer el corte y se pulsa aceptar. Debajo de la lnea sealada, aparecer una ventana donde puede verse, tanto la seccin transversal como el proceso de fabricacin paso por paso. El profesor le explicar el proceso.

3.6. Extraccin de archivo Spice: Escoger la opcin Tools Extract, o directamente del icono:

Le aparecer la siguiente ventana de dialogo:

Activar la pestaa Output, Le aparecer la siguiente ventana de dialogo:

Escoger Write Nodes as Names y marcar Write node names tal como se aprecia en la figura. Luego en la pestaa General, en la seccin extract definition file: Presione Browse

y le aparecer la siguiente ventana de dialogo:

Seleccionar el archivo de configuracin de la carpeta Config, que en este caso ser:

tal como se aprecia en la siguiente figura:

Le deber quedar, con la ruta en donde se encuentra el archivo de definicin, as:

En la seccin SPICE extract output file: dar como nombre de archivo de salida NMOS1.CIR, luego presione Browse y guarde el archivo en la carpeta LABO1, finalmente pulsar Run. NMOS1.CIR: es el archivo que contiene el listado de elementos y nodos y sus conexiones, conocido como un netlist, es el archivo que se gener en el paso anterior. Es el archivo resumen en donde se invocan los anteriores y se cargan los comandos de control para el simulador, puede ser as: El contenido del archivo ser el siguiente:
* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ; * TDB File: D:\usb 0311208\diseo vlsi\LEdit\nmos1, Cell: Cell0 * Extract Definition File: D:\usb 0311208\diseo vlsi\LEdit\Config\morbn20.ext * Extract Date and Time: 09/14/2009 - 22:26 * WARNING: Layers with Unassigned AREA Capacitance. * <Resistor ID> * WARNING: Layers with Unassigned FRINGE Capacitance. * <Capacitor ID> * <Resistor ID> * WARNING: Layers with Zero Resistance. * <Capacitor ID> * NODE NAME ALIASES * 2 = Vss (7,22) * 3 = Vdd (24,22)

*.INC Morb20.mod
M1 Vdd 4 Vss 1 NMOS L=3u W=12u * M1 DRAIN GATE SOURCE BULK (15 25 18 37) * Total Nodes: 4 * Total Elements: 1 * Extract Elapsed Time: 0 seconds .END

Morb20.mod: es un archivo que viene en la carpeta Config y trae los modelos funcionales de los transistores NMOS y PMOS, que proporciona la Foundry. Debe grabarse una copia en la carpeta LABO1.

A esto se le debe agregar sus lneas de: 1. Fuente de polarizacin, 2. Estmulos y 3. Anlisis. Donde para: 1.
* para Fuentes para polarizar Vdd y Gnd ; V_gnd es til si la fuente es diferente de 0v V_VDD VDD 0 5V V_GND GND 0 0V

2.
* Seal de entrada para estimular el circuito * Resistencia a la salida para que no quede flotando el nodo R_OUT Z 0 100K El * significa comentario. El + significa que esa lnea es continuacin de la anterior. El estmulo puede darse con la fuente tipo Pulse o PWL, sus sintaxis son: *PULSE VH VL T0 TR TF TH T +pulse 5 0 1n 1n 1n 5u 10u Donde VH es el voltaje en estado alto, VL el voltaje en estado bajo, T0 el tiempo en que empieza a funcionar la fuente, TR el tiempo de subida, TF el tiempo de bajada, TH el tiempo en estado alto y T el perodo. PWL T0 T1 V1 T2 V2 .. Tn Vn Donde T0 es el tiempo en que empieza a funcionar la fuente, T1 el tiempo en que la fuente toma el valor V1, T2 el tiempo en que toma el valor V2 y as sucesivamente. 3. * Comando para ordenar un anlisis temporal, .TRAN ts tf donde: * ts = tiempo del paso, *Ejemplo: tf = tiempo final .tran .1u 30u * Para indicar al simulador que genere un archivo de salida para poder graficar * las seales se usa: .probe * Fin de los archivos, empiece a simular .end

3.7. Simulacin: Abrir el programa LTspiceIV, presionando el icono: Escoger File Open y abrir el archivo NMOS1.CIR escoger de la barra de mens, el icono:

que corre el archivo NMOS1.CIR y si todo marcha bien, sale una ventana que indica que la simulacin se hizo exitosamente, abre una ventana grfica. Si hay alguna observacin, le puede salir esta ventana de dialogo:

Presione Select All. Y abrir la ventana grfica. Escoger Plot Add Plot tantas veces como seales se quiera ver. Luego para activar una seal dada se pulsa el mouse en el Plot deseado, se pulsa la tecla Ins y se escoge la seal deseada de la lista que sale, puede desmarcarse la casilla Currents para ver slo los voltajes. Repetir para cada Plot. Si hubo errores, se escoge File Output que muestra una ventana con la causa del error

Para los siguientes diseos realice todos los pasos anteriores para obtener una mejor prctica.

4. Disee un transistor PMOS: Un transistor NMOS consta de una capa de material P dentro de un sustrato N. Para crear un sustrato N dentro del sustrato P de la oblea se usa la capa Nwell, solo que esta capa Nwell la agrega al final. El proceso es muy similar al anterior y lleva a este esquema bsico, termnelo como el NMOS:

Active PSelect NWell Poly 5. Disee una compuerta inversora: Combinando los dos transistores anteriores y uniendo las dos puertas se tiene un par complementario MOS (CMOS). Aadindole a este par las conexiones adecuadas se obtiene la compuerta inversora. Primero se conectan dos lados, para ello se colocan conectores ActiveContact

Active PSelect NWell Poly Metal1 Active Contact

Active NSelect

6. Terminelo marcando Puertos y agregndole las conexiones reductoras de resistencia a las polarizaciones, quedando como el siguiente esquema:

Vdd

Metal1

Active PSelect NWell Z NSelect PSelect Metal1 A Poly

Active NSelect Active Contact Gnd