ASSOCIAO EDUCACIONAL DOM BOSCO FACULDADE DE ENGENHARIA DE RESENDE CURSO DE ENGENHARIA ELTRICA / ELETRNICA

FLIP-FLOPS

DJAVAN ISABELA CAROLINE DE PAULA LIANA LUCIO MARIA ISABEL

RESENDE - RJ

2 04 de Setembro de 2012 DJAVAN ISABELA CAROLINE DE PAULA LIANA LUCIO MARIA ISABEL 20970049

FLIP-FLOPS

Relatrio de experimento apresentado Associao Educacional Dom Bosco, Faculdade de Engenharia de Resende, como exigncia da disciplina de Circuito Lgico e Sistemas Digitais do Curso de Engenharia Eltrica/Eletrnica, para Grau parcial do 3 Bimestre.

Orientadora: Professora Bruna Tavares

RESENDE

3 04 de Setembro de 2012 SUMRIO INTRODUO....................................................................................................... FUNDAMENTAO TERICA......................................................................... 3 3

MATERIAIS MTODOS E RESULTADOS.............................................................................. Experincia 1.................................................................................................... Experincia 2.................................................................................................... Experincia 3.................................................................................................... Experincia 4.................................................................................................... EXERCCIOS......................................................................................................... CONSIDERAES FINAIS................................................................................. REFERNCIAS.....................................................................................................

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4 RESUMO Neste relatrio relatamos os principais tipos de Flip-Flops, seus funcionamentos, caractersticas, maneiras de implement-los e algumas aplicaes para alguns dele. Demonstramos as experincias e resultados que realizamos para o Flip-Flop JK master-slave com preset e clear, Flip-Flop tipo D com preset e clear, um circuito para teste do preseat e do clear, um circuito para teste do tset-up e um circuito com introduo de um atraso na linha do clock. Palavras-Chave: Flip-flop. Circuitos seqenciais. Elementos bioestveis.

1 INTRODUO Os flip-flops e tambm chamados por bioestveis por possurem dois estados lgicos estveis 0 e 1 so circuitos seqenciais que tm como funo armazenar nveis lgicos temporariamente e so classificados em dois tipos principais: os sncronos ( com clock) e os assncronos ( sem clock). Flip-Flop o elemento bsico dos circuitos registradores e contadores. Os primeiros flip-flops apresentam erros, isto foi melhorado com a criao de modelos tambm demonstrados aqui.

2 FUNDAMENTAO TERICA O Flip-Flop em sua verso mais simples muitas vezes chamado de LATCH, e pode ser implementado com gates NO-OU ou com gates NO-E Uma estrutura bsica de uma memria, ainda no associada a qualquer pulso externo de clock, pode ser obtida a partir de dois NANDs associados, conforme visto na figura 1:

Figura 1: Flip-Flop

Como pode ser observado no esquema, existem duas sadas Q e Q barrado que realimentam a entrada. Esta realimentao associada s NANDs faz com que, independente dos valores de entrada, as nicas sadas possveis para esta montagem so opostas entre si, ou seja, os valores de Q e Q barrado sero iguais a 0 e 1 ou 1 e 0, respectivamente. Flip = atirar ao alto ou movimento rpido - Circuito assume estado lgico alto Flop = queda brusca ou repentina - Circuito assume estado lgico baixo Um flip-flop um circuito digital bsico que armazena um bit de informao. A sada de um flip-flop s muda de estado durante a transio do sinal de clock.

Existem vrios tipos: Flip-Flop D, Flip-Flop D com reset assncrono Flip-Flop D com reset sncrono, Flip-Flop D com clock enable Flip-Flop T, SR, JK outros...

2.1 Flip Flop RS O flipflop RS pode ser classificado em assncrono ou sncrono.

2.1.1 Flip-flop RS Assncrono

Este flip-flop tem duas entradas denominadas reset (R) e set (S) e assncrono porque o tempo necessrio para a atualizao das sadas Q e Qbarrado depende apenas do atraso (d) das portas lgicas que constituem o seu circuito. Uma das formas de se implementar um flip-flop RS assncrono esta mostrada na figura 2:

Figura 2: Flip-Flop RS Assncrono com portas NOR

Devido realimentao das sadas complementares Q e Qbarrado para as entradas das portas lgicas, s possvel conhecer os nveis lgicos das sadas num instante futuro ( t + t).

Abaixo, segue a tabela verdade para o Flip-Flop SR:

Tabela 1: Tabela-verdade para o Flip-Flop SR

Entradas S 0 0 0 0 1 1 1 1 R 0 0 1 1 0 0 1 1 QT 0 1 1 0 0 1 1 0

Sadas Q T +1 0 1 0 0 1 1

Ou, podemos entender o funcionamento deste Flip-Flop pela tabela abaixo:

Tabela 2: Tabela-verdade para o Flip-Flop SR

S 0 0 1 1

R 0 1 0 1

Q T +1 QT 0 1 -

Tanto no circuito como nas expresses, devido propagao dos sinais Q(t) e Qbarrado(t) devem ser atualizadas constantemente at a estabilizao das sadas.

Neste sentido v-se que: para R = 0 e S = 0, as sadas futuras sero sempre iguais s atuais. Para R = 0 e S = 1, a sada futura Q ser igual a 1 independente do seu valor atual. Para R = 1 e S = 0, a sada futura Q ser igual a 0 independente do seu valor atual. Para R = 1 e S = 1, ocorre um erro lgico, pois as duas sadas sero 0, portanto esta condio de entrada no pode ser utilizada.

8 2.1.1.1 Exemplo de Aplicao - Eliminador de Rudo ( Deboucing)

Muitas vezes, o acionamento ou o controle de sistemas digitais feito atravs de dispositivos mecnicos que, devido s suas caractersticas fsicas de contruo apresentam vibraes ao serem acionados, gerando um rudo denominado efeito bounce, que pode ser prejudicial ao desempenho do sistema, como mostra a figura a seguir: Por isso, muitos sistemas digitais precisam de circuitos eliminadores de rudos (deboucing).

Figura 3: Circuito Eliminador de Rudo

Note-se que o circuito deboucing formado por um flip-flop RS cujas entradas esto ligadas ao terra atravs de resistores denominados pull-down. A chave ligada ao Vcc ativa as entradas R ou S, levando a sada Q para 0 (chave na posio R) ou para 1 (chave na posio S). Porm, o rudo gerado pela vibrao da chave eliminado, pois, quando ela no est ligada a nenhuma das entradas R e S ficam em nvel lgico 0 devido aos resistores de pull-down, mantendo a saida Q inalterada, como mostra a figura:

9 2.1.2 Flip-Flop RS Sncrono

Este flip-flop apresenta, alm das entradas reset (R) e set (S), uma terceira entrada denominada CK que, atravs de um sinal externo chamado pulso de clock ( relgio), determina o instante de atualizao das sadas, sendo por isso classificado como sncrono.

Figura 4: Flip-Flop SR Sncrono

Abaixo segue a tabela verdade para este flip-flop:

Tabela 3: Tabela-verdade para o Flip Flop SR com Clock

S 0 0 0 0 1 1 1 1 1

Entradas R Clock 0 1 0 1 1 1 1 0 0 1 0 0 1 1 1 0 1 0

Sadas QT Q T +1 0 0 1 1 1 0 1 1 0 1 0 0 0 0 0 1 -

Pela tabela-verdade v-se que: Quando a entrada CK est em nvel lgico 0, ambas as sadas permanecem inalteradas independente das variaes das entradas R e S. Neste caso, a entrada CK inibe as entradas R e S. Quando o CK est em nvel lgico 1, as entradas R e S podem, juntamente com as sadas atuais Q e Q barrado, definir estas sadas no futuro.

10 2.2 Flip-Flop JK uma variao do flip-flop RS sncrono, no qual foi includa uma nova realimentao das sadas Q e Qbarrado s portas lgicas de entrada.

Figura 5 : Flip-Flop JK

A notao se altera: S=J e R=K. Seu funcionamento similar ao do flip-flop RS sncrono com exceo da entrada J = 1 e K = 1 na qual, logo que o pulso de clock muda de 0 para 1, as sadas Q e Q barrado se complementam, ou seja, passam de 0 e 1 para 1 e 0 ou vice-versa. Esta complementao das sadas e a realimentao s portas lgicas de entradas provocam sucessivas complementaes (oscilao) enquanto o pulso de clock encontra-se em nvel lgico 1.

Abaixo segue a tabela-verdade para o Flip-Flop JK:

Tabela 4: Tabela-Verdade para o Flip-Flop JK

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Entradas S 0 0 0 0 1 1 1 1 R 0 0 1 1 0 0 1 1 QT 0 1 0 1 0 1 0 1 Sadas Q T +1 0 1 0 0 1 1 1 0

2.2.1 Flip-Flop JK Mster-Slave formado por dois flip-flops RS sncronos ligados em cascata com um inverson entre a entrada de CK do primeiro ( mster) e a entrada de clock do segundo (slave), alm de uma outra realimentao que vm das daidas Q e Qbarrado s portas lgicas de entrada.

Figura 6: Flip-Flop JK Master-Slave

A oscilao do flip-flop JK visto anteriormente, na condio J = 1 e K = 1, era causada devido complementao das sadas e realimentao destas s entradas do cicuito.

J no flip-flop JK mster-slave, para J = 1 e K = 1, tem-se o seguinte: Quando CK = 1, o flip-flop mster est habilitado e, ento, X e Y complementamse, mas estas mudanas no alteram as sadas Q e Qbarrado, pois o flip-flop slave

12 encontra-se desabilitado (CKBARRADO) = 0). Portanto, no havendo mudana em Q e Q barrado, que esto realimentadas s entradas do circuito, X e Y no se alteram mais. Quando CK = 0. o flip-flop slave esta habilitado (CKBARRADO) = 1), provocando uma mudana nas saidas Q e Qbarrado, no alterando novamente X e Y pela realimentaao, pois, agora o flipflop mster que se encontra desabilitado. Isto significa que, para J =1 e K = 1, na subida do pulso de clock, X e Y complementamse apenas uma vez e, na descida do pulso de clock, as sadas Q e Q barrado complementam-se tambm apenas uma vez, permanecendo estveis at que um novo pulso de clock completo (subida e descida) seja aplicado entrada CK. A tabela-verdade deste flip-flop est mostrada abaixo: Tabela 5: Tabela-Verdade para o Flip-Flop JK Master-Slave
CK 0 J X 0 0 1 1 K X 0 1 0 1 Qf Qa Qa 0 1 Qabarrado

Clock na descida

Este flip-flop resolve o problema da oscilao. Suas sadas se atualizam somente na descida do pulso de clock, ou seja, sensvel borda de descida ou transio negativa.

Para transform-lo num flip-flop sensvel borda de subida basta acrescentar um inversor na entrada CK.

Observao: Os smbolos utilizados para representar uma entrada de clock sensvel s transies negativas e positiva so:

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2.2.2 Flip-Flop JK Mster-Slave com Preseat e Clear O flip-flop JK mster-slave pode ser melhorado introduzindo-se duas outras entradas muitos teis, preset e clear. Estas entradas atuam nas sadas Q e Qbarrado independente do pulso de clock, sendo, por isso chamadas de assncronas.

Figura 7: Flip-Flop JK Master-Slave com Preseat e Clear

Abaixo segue a tabela-verdade deste flip-flop: Tabela verdade

2.3 Flip-Flop Tipo D

Os flip-flops D uma variao do JK master-slave.

Figura 8 : Flip- Flop JK Master-Slave com inversor entre suas entradas

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Deste modo tem-se J = K barrado, ou seja: Se D = 0, ento J = 0 e K = 1 (reset ativado) e, portanto: as sadas futuras do flip-flop sero Qf = 0 e Qf barrado = 1; Se D = 1, ento J = 1 e K = 0 (set ativado) e, portando, as sadas futuras do flip-flop serao Qf = 1 e Q f barrado = 0.

Figura 9: Smbolo para o Flip-Flop D

Abaixo a tabela verdade para este flip-flop:

Tabela 6: Tabela-Verdade para o Flip-Flop D

CK descida descida

D 0 1

Qf 0 1

Pela sua tabela-verdade, v-se que, aps o pulso de clock, o flip-flop apenas armazenar o valor de entrada D, sendo por isso chamado de lacth (memria).

2.4 Flip-Flop Tipo T Um flip-flop JK master-slave que tm as entradas curto-circuitadas.

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Figura 10: -Flop JK Master-Slave com as entradas curto-circuitadas

Deste modo tem-se J=K, ou seja: Se T = 0, ento J = 0 E K = 0 e, portanto, as sadas futuras do flip-flop permanecero iguais s atuais. (Qf = Qa e Qfbarrado = Qabarrado); Se T = 1, ento J = 1 e K = 1 e, portanto, as sadas futuras do flip-flop sero o complemento das atuais (Qf = Qabarrado e Qfbarrado = Qa).

Abaixo segue a tabela-verdade deste flip-flop: Tabela 7: Tabela-Verdade para o Flip-Flop T

CK descida descida T 0 1 Qf Qa Qabarrado

2.4.1 Exemplo de apicao Divisor de freqncia O circuito mostrado na figura representa dois flip-flops JK master-slave ligados em cascata, funcionando como um divisor de freqncia. Nota-se pelo circuito que, estando os dois flip-flops com as entradas J e K em nvel lgico 1, o primeiro (FFA) complementa sua sada QA a cada transio negativa do pulso do clock e o segundo ( FFB) complementa sua sada QB a cada transio negativa da sada QA, como mostra o diagrama de tempos da figura:

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Figura 11: Diagrama de Tempos do Divisor de Freqncia

Atravs do diagrama observa-se facilmente a relao entre as freqncias dos sinais de CK, QA e QB, a saber:

fQB = fQA / 2 = fCK / 4

3 MATERIAIS - Prot-o-board - Fios jumpers - CI 74LS76 - CI 74LS74 - CI 74LS04

4 MTODOS E RESULTADOS Realizamos experincias usando um CI

4.1 EXPERINCIA 1:

O circuito da figura 4 foi montado, mas antes da montagem o grupo consultou a folha de dados para fazer a ligao da alimentao onde o pino 14 ficou no Vcc +5 V e o pino 7 no GND.

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Figura 11 Flip-Flop Mestre-Escravo 74LS76

Depois da montagem, foi possvel verificar o funcionamento do circuito e completar a tabela 1. Entradas K B 0 0 0 0 0 0 1 1 1 1 1 1 Sadas Clock C 0 1 0 0 1 0 0 1 0 0 1 0 Q L1 0 0 0 0 0 1 1 1 0 0 0 1 Q L0 1 1 1 1 1 0 0 0 1 1 1 0

J A 0 0 0 1 1 1 0 0 0 1 1 1

Tabela 1 Tabela de funcionamento do flip-flop 74LS76

4.1.2 Concluso Nesta experincia pode-se observar o funcionamento do flip-flop mestre-escravo, e a necessidade da aplicao de um pulso completo de clock para que o dispositivo atue corretamente.

4.2 EXPERINCIA 2:

18 O circuito da figura 5 foi montado, mas antes da montagem o grupo consultou a folha de dados para fazer a ligao da alimentao onde o pino 14 ficou em Vcc +5 V e o pino 7 em GND.

Figura 12 Flip-flop D Edge Triggered 74LS74

Depois da montagem, foi possvel verificar o funcionamento do circuito e completar a tabela 2. Entradas Clock C 0 1 0 0 1 0 1 1 1 1 Sadas Q L1 0 0 0 0 1 1 1 1 1 1 Q L0 1 1 1 1 0 0 0 0 0 0

0 A 0 0 0 1 1 1 1 0 1 0

Tabela 2 Tabela de funcionamento do FF D 74LS74

4.2.1 Concluso Pode-se observar que a transferncia de informao da entrada D para a sada se fez na subida do clock, e que as entradas podem mudar de estado durante a permanncia do clock em 1 ou 0, sem alterao da sada.

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4.3 EXPERINCIA 3: O circuito da figura 6 foi montado, mas antes da montagem o grupo consultou a folha de dados para fazer a ligao da alimentao onde o pino 14 ficou em Vcc +5 V e o pino 7 em GND.

Figura 13 Circuito para teste do Preset e do Clear.

Depois da montagem, foi possvel verificar o funcionamento do circuito e completar a tabela 3. Entradas Clear Clock B C 1 0 1 1 1 0 1 0 1 1 1 0 0 0 0 0 0 1 0 1 0 0 Sada D D 0 0 0 0 0 0 0 1 1 1 0 Q L1 0 0 0 1 1 1 0 0 0 X X Q L2 1 1 1 0 0 0 1 1 1 X X

Preset A 1 1 1 0 0 1 1 1 1 0 0

Tabela 3 Tabela de funcionamento do Preset e do Clear.

4.3.1 Concluso

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Pode ser notado, pela tabela de funcionamento, que um 0 na linha do Preset faz a sada Q ir para o nvel 1 (preseta a sada), e um 0 na linha clear faz a sada Q ir para 0 (limpa a sada); e que as linhas Preset e clear tm prioridade sobre as outras linhas de entrada (no caso D e clock). Pela informao das ltimas duas linhas da tabela, v-se que a atuao de Preset e do clear simultaneamente, faz com que a sada Q e Q barrado fique em nvel 1, perdendo assim a caracterstica de serem complementares.

4.4 EXPERINCIA 4: O circuito da figura 7 foi montado, mas antes da montagem o grupo consultou a folha de dados para fazer a ligao da alimentao onde o pino 14 ficou em Vcc +5 V e o pino 7 em GND.

Figura 14 Circuito para teste do tset-up

Depois da montagem, foi possvel verificar o funcionamento do circuito e completar a tabela 4 Entradas D=ck C 0 0 1 Clear B 0 1 1 Q L1 0 0 0 Sadas Q L0 1 1 1

Tabela 4 Tabela de funcionamento do circuito da figura 7

Quando a chave C vai de 0 para 1, a sada deveria mudar de 0 para 1, pois a entrada D est com 1 edge positivo do clock. Isto no ocorreu devido ao set-up-time, pois a informao

21 nas linhas de entrada deve estar disponvel um tempo antes do aparecimento do edge positivo do clock, tempo este chamado de tset-up (setamento). Depois de completar a tabela verdade o circuito da figura 7 foi modificado como mostra a figura 8. Este circuito fornece um atraso entre o dado e o clock. No experimento, 4 inversores foram suficientes para obter o atraso. Caso no fosse, era s aumentar o nmero de inversores.

Figura 15 circuito da figura 7 modificado

4.4.1 Concluso Com a modificao introduzida, o atraso de tempo dos Gates inversores promoveu o tset-up. Deste modo, o dispositivo funcionou corretamente. A figura 9 mostra as formas de onda do ocorrido.

Figura 16 Forma de onda do circuito da figura 8

EXERCCIOS a) Com um flip-flop J-K pode-se construir um flip-flop D. 1. Certo

22 b) As linhas de Preset e de Clear prevalecem sobre as outras linhas de entrada. 1. Certo c) Em flip-flop Mestre- escravo o funcionamento correto exige que o clock: 2. Tenha um Edge positivo. d) O tempo set-up em um flip-flop D exige que: 2. A entrada esteja presente antes do clock.

CONSIDERAES FINAIS Com os testes realizados o grupo pode ver na prtica a teoria estudada em sala de aula, comprovando-a com os dados anotados na tabela verdade de cada CI utilizado.

23 REFERNCIAS

LOURENO, Antnio Carlos; CRUZ, Eduardo Csar; FERREIRA, Sabrina Rodero; JNIO, Salomo. CIRCUITOS DIGITAIS. So Paulo, 1996.