DISEO ESTRUCTURAL EN VHDL.

PRCTICA NO. 6 DISEO ESTRUCTURAL EN VHDL

OBJETIVOS Profundizar el conocimiento del alumno en el uso del lenguaje VHDL. Describir circuitos digitales por medio del estilo de diseo estructural. Identificar diferencias, ventajas y desventajas entre los estilos de diseo en vhdl.

INTRODUCCIN La forma de disear circuitos en VHDL se divide en tres categoras de acuerdo a su complejidad: flujo de datos, comportamental, y estructural.

Una vez conocidas la metodologa a seguir en descripciones de flujo de datos y comportamentales en VHDL, esta sesin de laboratorio pretende profundizar en el uso del lenguaje VHDL especficamente en el uso de las descripciones estructurales.

Recordando, una descripcin estructural se utiliza en circuitos que requieren de ms de una funcin, hablando en trminos de hardware, para realizar la finalidad del sistema. Para ello segmentamos el sistema en subcircuitos o componentes para facilitar el diseo. Cada componente es caracterizado en particular ya sea utilizando una descripcin de flujo de datos o comportamental. Y a la entidad donde se describen las interconexiones de estos componentes recibe el nombre de descripcin estructural.

La descripcin se realiza utilizando tres archivos, los cuales contienen: la entidad TOP LEVEL, la librera y el paquete respectivamente. MATERIAL Y EQUIPO EMPLEADO Laboratorio equipado con computadoras donde se encuentre instalado el paquete computacional Xilinx ISE WebPack y ModelSim. Hojas milimtricas. Pre-reporte Leer previamente la prctica. Llevar por equipo un CoolRunner-II CPLD Starter Kit.

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DESARROLLO I. Diseo Estructural Para lograr un claro entendimiento de la descripcin estructural y poder hacer una comparacin entre los tres tipos de descripcin se proceder a realizar la alu vista en la prctica 5 de manera estructural. A continuacin se muestra la tabla de funcionamiento y su diagrama interno, esta ALU consta de dos bits de entrada, un bit de salida, acarreo de entrada y acarreo de salida.
Tabla 1.1 Funcionamiento de ALU

Entradas S1 0 0 1 1 S0 0 1 0 1 Z X AND Y X OR Y X XOR Y X+Y+Cin

Salidas Cout 0 0 0 Acarreo de Suma

Figura 1.1 Esquemtico ALU

1.1.- Crear un proyecto nuevo, llamado "Estructural" y lo guardamos una carpeta con el mismo nombre. 1.2.- Creamos un New Surce de tipo VHDL Library con el nombre alulibreria. 1.3.-Crear los siguientes archivos (New Surce tipo VHDL Module) en la carpeta "Estructural" y agregarlos a la libreria alulibreria con los siguientes nombres: Compuerta AND comp_and.vhd Compuerta OR comp_or.vhd

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Compuerta XOR comp_xor.vhd

Sumador sumador.vhd

Multiplexor mux.vhd

Componentes componentes.vhd

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1.4.- Crear el archivo TOP LEVEL Tipo VHDL Module, con el nombre Trayectoria.vhd, este archivo realiza la interconexin de los componentes editados.

1.5.- Compile y simule el proyecto. Funciono? _________________________________________ ________________________________________________________________________________

1.6.- Dibuje el waveform resultante en una hoja milimtrica.

1.7.- Cul descripcin es ms sencilla?________________________________________________

1.8.- Explique las partes del archivo TOP LEVEL. ________________________________________________________________________________ ________________________________________________________________________________ ________________________________________________________________________________ ________________________________________________________________________________ ________________________________________________________________________________

1.9.- Implemente en su CoolRunner-II CPLD Starter Kit.

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ACTIVIDADES COMPLEMENTARIAS 1. La siguiente ALU consta de 2 bus de entrada "a" y "b", de 4 bits cada uno y mediante el bus "s", de 3 bits, se selecciona la operacin a realizar en la ALU. Dicha operacin se realiza combinacionalmente y en el momento que ocurre una transicin positiva en la seal de reloj el resultado de dicha operacin se registra en la salida. Adems, la salida registrada ser conducida hacia los pines de salida nicamente cuando se habiliten los buffers de tres estados mediante la entrada de control "oe", de lo contrario debern encontrarse en alta impedancia.
Tabla 1.2 Funcionamiento de ALU

Entradas S(2) S(1) S(0) CLK OE OUTPUT 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 1 A AND B A OR B A XOR B NOT A A+0 A+B A + B' A-1 Z

Salidas Cout 0 0 0 0 0 Acarreo de Suma Acarreo de Suma 0 0

a) Describir ALU de forma estructural. b) Crear TESTBENCH y simular.

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