CIRCUITOS SECUENCIALES: El comportamiento de un circuito secuencial se determina mediante las entradas, las salidas y los estados de sus flip-flops.

Tanto las salidas como el estado siguiente son funcin de las entradas y del estado presente. El anlisis de los circuitos secuenciales consiste en obtener una tabla o un diagrama de las secuencias de tiempo de las entradas, salidas y estados internos. Tambin es posible escribir expresiones booleanas que describen el comportamiento de los circuitos secuenciales. Sin embargo, esas expresiones deben incluir la secuencia de tiempo necesaria ya sea en forma directa o indirecta. Un diagrama lgico se reconoce como el circuito de un circuito secuencial e incluye los flip-flops. Los flip-flops puede ser cualquier tipo y el diagrama lgico puede o no incluir compuertas combinacionales

Biestable
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R1, R2 = 1 k R3, R4 = 10 k Un biestable (flip-flop o LATCH en ingls), es un multivibrador capaz de permanecer en uno de dos estados posibles durante un tiempo indefinido en ausencia de perturbaciones.1 Esta caracterstica es ampliamente utilizada en electrnica digital para memorizar informacin. El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en:

Asncronos: slo tienen entradas de control. El ms empleado es el biestable RS. Sncronos: adems de las entradas de control posee una entrada de sincronismo o de reloj. Si las entradas de control dependen de la de sincronismo se denominan sncronas y en caso contrario asncronas. Por lo general, las entradas de control asncronas prevalecen sobre las sncronas.

La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de bajada). Dentro de los biestables sncronos activados por nivel estn los tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D. Los biestables sncronos activos por flanco (flip-flop) se crearon para eliminar las deficiencias de los latches (biestables asncronos o sincronizados por nivel).

ndice

1 Biestable RS o 1.1 Biestable RS (Set Reset) asncrono o 1.2 Biestable RS (Set Reset) sncrono 2 Biestable D (Data o Delay) 3 Biestable T (Toggle) 4 Biestable JK o 4.1 Biestable JK activo por flanco o 4.2 Biestable JK Maestro-Esclavo 5 Ejemplo con componentes discretos 6 Aplicacin 7 Secuenciacin y metaestabilidad 8 Referencias 9 Vase tambin

Biestable RS
Descripcin

Cronograma del biestable RS. Dispositivo de almacenamiento temporal de 2 estados (alto y bajo), cuyas entradas principales permiten al ser activadas:

R: el borrado (reset en ingls), puesta a 0 nivel bajo de la salida. S: el grabado (set en ingls), puesta a 1 nivel alto de la salida

Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima operacin de borrado o grabado. En ningn caso deberan activarse ambas entradas a la vez, ya que esto provoca que las salidas directa (Q) y negada (Q') queden con el mismo valor: a bajo, si el flip-flop est construido con puertas NOR, o a alto, si est construido con puertas NAND. El problema de que ambas salidas queden al mismo estado est en que al desactivar ambas entradas no se podr determinar el estado en el que quedara la salida. Por eso, en las tablas de verdad, la activacin de ambas entradas se contempla como caso no deseado (N. D.).

Biestable RS (Set Reset) asncrono

Slo posee las entradas R y S. Se compone internamente de dos puertas lgicas NAND o NOR, segn se muestra en la siguiente figura:

Biestables RS con puertas NOR (a), NAND (c) y sus smbolos normalizados respectivos (b) y (d). Tabla de verdad biestable RS R 0 0 1 1 S 0 1 0 1 Q (NOR) q 1 0 N. D. Q' (NAND) N. D. 0 1 q

N. D.= Estado no deseado q= Estado de memoria

Biestable RS (Set Reset) sncrono

Circuito Biestable RS sncrono a) y esquema normalizado b). Adems de las entradas R y S, posee una entrada C de sincronismo cuya misin es la de permitir o no el cambio de estado del biestable. En la siguiente figura se muestra un ejemplo de un biestable sncrono a partir de una asncrona, junto con su esquema normalizado: Su tabla de verdad es la siguiente: Tabla de verdad biestable RS C 0 1 1 1 1 R X 0 0 1 1 S X 0 1 0 1 Q (NOR) q q 1 0 N. D.

X=no importa

Biestable D (Data o Delay)

Smbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco de subida.

El flip-flop D resulta muy til cuando se necesita almacenar un nico bit de datos (1 o 0). Si se aade un inversor a un flip-flop S-R obtenemos un flip-flop D bsico. El funcionamiento de un dispositivo activado por el flanco negativo es, por supuesto, idntico, excepto que el disparo tiene lugar en el flanco de bajada del impulso del reloj. Recuerde que Q sigue a D en cada flanco del impulso de reloj. Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya salida adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En funcin del modo de activacin de dicha entrada de sincronismo, existen dos tipos:

Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (latch en ingls). Activo por flanco (de subida o de bajada).

La ecuacin caracterstica del biestable D que describe su comportamiento es:

y su tabla de verdad: D Q Qsiguiente 0 X 1 X 0 1

X=no importa Esta bscula puede verse como una primitiva lnea de retardo o una retencin de orden cero (zero order hold en ingls), ya que los datos que se introducen, se obtienen en la salida un ciclo de reloj despus. Esta caracterstica es aprovechada para sintetizar funciones de procesamiento digital de seales (DSP en ingls) mediante la transformada Z. Ejemplo: 74LS74

Biestable T (Toggle)

Smbolo normalizado: Biestable T activo por flanco de subida.

Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El biestable T cambia de estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se dispara mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al unir las entradas de control de un biestable JK, unin que se corresponde a la entrada T. No estn disponibles comercialmente. La ecuacin caracterstica del biestable T que describe su comportamiento es:

y la tabla de verdad: T Q Qsiguiente 0 0 0 1 1 0 1 1 0 1 1 0

Biestable JK
Es verstil y es uno de los tipos de flip-flop ms usados. Su funcionamiento es idntico al del flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia est en que el flip-flop J-K no tiene condiciones no vlidas como ocurre en el SR. Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:

J: El grabado (set en ingls), puesta a 1 nivel alto de la salida. K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.

Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena. La ecuacin caracterstica del biestable JK que describe su comportamiento es:

Y su tabla de verdad es:

J K Q Qsiguiente 0 0 0 0 0 1 1 0 1 1 1 1 0 1 X X 0 1 0 1 0 1 1 0

X=no importa Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la salida en el prximo flanco de reloj y q el estado actual): J K Q 0 0 0 1 1 0 1 1 El biestable se denomina as por Jack Kilby, el inventor de los circuitos integrados en 1958, por lo cual se le concedi el Premio Nobel en fsica de 2000. q 0 1

Biestable JK activo por flanco

Smbolos normalizados: Biestables JK activo a) por flanco de subida y b) por flanco de bajada

Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya misin es la de permitir el cambio de estado del biestable cuando se produce un flanco de subida o de bajada, segn sea su diseo. Su denominacin en ingls es J-K Flip-Flop Edge-Triggered. De acuerdo con la tabla de verdad, cuando las entradas J y K estn a nivel lgico 1, a cada flanco activo en la entrada de reloj, la salida del biestable cambia de estado. A este modo de funcionamiento se le denomina modo de basculacin (toggle en ingls).

Ejemplo: 74LS73

Biestable JK Maestro-Esclavo

Smbolos normalizados: Biestable JK Maestro-Esclavo a) activo por nivel alto y b) activo por nivel bajo Aunque an puede encontrarse en algunos equipos, este tipo de biestable, denominado en ingls J-K Flip-Flop Master-Slave, ha quedado obsoleto ya que ha sido reemplazado por el tipo anterior. Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se toman los valores de las entradas J y K y en el flanco de bajada (o de subida) se refleja en la salida.

Otra forma de expresar la tabla de verdad del biestable JK es mediante la denominada tabla de excitacin:
q 0 0 1 Q 0 1 0 J 0 1 X K X X 1

Siendo q el estado presente y Q el estado siguiente. La ecuacin caracterstica del flip flop jk es: Q(t+1)=JQ+KQ la cual se obtiene de la tabla caracterstica del flip flop.

Aplicacin
Un biestable puede usarse para almacenar un bit. La informacin contenida en muchos biestables puede representar el estado de un secuenciador, el valor de un contador, un carcter ASCII en la memoria de un ordenador, o cualquier otra clase de informacin. Un uso corriente es el diseo de mquinas de estado finitas electrnicas. Los biestables almacenan el estado previo de la mquina que se usa para calcular el siguiente. El T es til para contar. Una seal repetitiva en la entrada de reloj hace que el biestable cambie de estado por cada transicin alto-bajo si su entrada T est a nivel 1. La salida de un biestable puede conectarse a la entrada de reloj de la siguiente y as sucesivamente. La salida final del conjunto considerado como una cadena de salidas de todos los biestables es el conteo en cdigo binario del nmero de ciclos en la primera entrada de reloj hasta un mximo de 2n-1, donde n es el nmero de biestables usados. Uno de los problemas con esta configuracin de contador (ripple counter en ingls) es que la salida es momentneamente invlida mientras los cambios se propagan por la cadena justo despus de un flanco de reloj. Hay dos soluciones a este problema. La primera es muestrear la salida slo cuando se sabe que esta es vlida. La segunda, ms compleja y ampliamente usada, es utilizar un tipo diferente de contador sncrono, que tiene una lgica ms compleja para asegurar que todas las salidas cambian en el mismo momento predeterminado, aunque el precio a pagar es la reduccin de la frecuencia mxima a la que puede funcionar. Una cadena de biestables T como la descrita anteriormente tambin sirve para la divisin de la frecuencia de entrada entre 2n, donde n es el nmero de biestables entre la entrada y la ltima salida. En electrnica, un multivibrador es un circuito oscilador capaz de generar una onda cuadrada. Segn su funcionamiento, los multivibradores se pueden dividir en dos clases:

De funcionamiento continuo, astable o de oscilacin libre: genera ondas a partir de la propia fuente de alimentacin. De funcionamiento impulsado: a partir de una seal de disparo o impulso sale de su estado de reposo. o Si posee dos de dichos estados, se denomina biestable. o Si poseen uno, se le llama monoestable.

EN ELECTRNICA, UN ASTABLE es un multivibrador que no tiene ningn estado estable, lo que significa que posee dos estados "cuasi-estables" entre los que conmuta, permaneciendo en cada uno de ellos un tiempo determinado. La frecuencia de conmutacin depende, en general, de la carga y descarga de condensadores. Entre sus mltiples aplicaciones se cuentan la generacin de ondas peridicas (generador de reloj) y de trenes de impulsos. En la Figura 1 se muestra el esquema de un multivibrador astable realizado con componentes discretos.

Figura 1.- Circuito multivibrador astable El funcionamiento de este circuito es el siguiente: Al aplicar la tensin de alimentacin (Vcc), los dos transistores iniciaran la conduccin, ya que sus bases reciben un potencial positivo a travs de las resistencias R-2 y R-3, pero como los transistores no sern exactamente idnticos, por el propio proceso de fabricacin y el grado de impurezas del material semiconductor, uno conducir antes o ms rpido que el otro. Supongamos que es TR-1 el que conduce primero. En estas condiciones el voltaje en su colector estar prximo a 0 voltios, por lo que el C-1 comenzar a cargarse a travs de R-2. Cuando el voltaje en C-1 alcance los 0,6 V, TR-2 comenzar a conducir, pasando la salida a nivel bajo (tensin prxima a 0V). C-1, que se haba cargado va R-2 y unin base-emisor de TR-2, se descargar ahora provocando el bloqueo de TR-1. C-2 comienza a cargarse va R-3 y al alcanzar la tensin de 0,6 V provocar nuevamente la conduccin de TR-1, la descarga de C-1, el bloqueo de TR-2 y el pase a nivel alto (tensin prxima a Vcc (+) de la salida Y). A partir de aqu la secuencia se repite indefinidamente, dependiendo los tiempos de conduccin y bloqueo de cada transistor de las relaciones R-2/C-1 y R-3/C-2. Estos tiempos no son necesariamente iguales, por lo que pueden obtenerse distintos ciclos de trabajo actuando sobre los valores de dichos componentes.

El monoestable es un circuito multivibrador que realiza una funcin secuencial consistente en que al recibir una excitacin exterior, cambia de estado y se mantiene en l durante un periodo que viene determinado por una constante de tiempo. Transcurrido dicho perodo, la salida del monoestable vuelve a su estado original. Por tanto, tiene un estado estable (de aqu su nombre) y un estado casi estable.

Figura 1.- Circuito multivibrador monoestable En la Figura 1 se representa el esquema de un circuito multivibrador monoestable, realizado con componentes discretos, cuyo funcionamiento es el siguiente: Al aplicar la tensin de alimentacin (Vcc), los dos transistores iniciarn la conduccin, ya que sus bases reciben un potencial positivo a travs de las resistencias R-2 y R-3, pero como los transistores no sern exactamente idnticos, por el propio proceso de fabricacin y el grado de impurezas del material semiconductor, uno conducir antes o ms rpido que el otro. Supongamos que es TR-2 el que conduce primero. El voltaje en su colector estar prximo a 0 voltios (salida Y a nivel bajo), por lo que la tensin aplicada a la base de TR-1 a travs del divisor formado por R-3, R-5 , ser insuficiente para que conduzca TR-1. En estas condiciones TR-1 permanecera bloqueado indefinidamente. Pero si ahora aplicamos un impulso de disparo de nivel alto por la entrada T, el transistor TR-1 conducir y su tensin de colector se har prxima a 0 V, con lo que C-1, que estaba cargado a travs de R-1 y la unin base-emisor de TR-2, se descargar a travs de TR-1 y R-2 aplicando un potencial negativo a la base de TR-2 que lo llevar al corte (salida Y a nivel alto) . En esta condicin la tensin aplicada a la base de TR-1 es suficiente para mantenerlo en conduccin aunque haya desaparecido el impulso de disparo en T. Seguidamente se inicia la carga de C-1 a travs de R-2 y TR-1 hasta que la tensin en el punto de unin de C-1 y R-2 (base de TR-2) sea suficiente para que TR-2 vuelva a conducir

y TR-1 quede bloqueado. La duracin del periodo cuasi estable viene definido por los valores de C-1 y R-2.

Circuito integrado 555

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NE555 de Signetics en un dual in line package. El circuito integrado 555 es un circuito integrado de bajo costo y de grandes prestaciones. Inicialmente fue desarrollado por la firma Signetics

ndice

1 Historia 2 Descripcin de las terminales del Temporizador 555 o 2.1 Multivibrador Astable o 2.2 Multivibrador monoestable 3 Enlaces externos

Historia

Fotografa del interior del 555, 1978. En 1970, Hans Camenzind, un ingeniero nacido en Suiza y que despus de terminar su educacin secundaria viaj a Estados Unidos para realizar los estudios de ingeniera, se tom un mes de vacaciones de su empleo en Signetics (ahora Philips) para escribir un libro y en vez de volver al final de las vacaciones, le pidi a la compaa que lo contratase como consultor durante un ao, para usar los principios del oscilador controlado por tensin o VCO en el desarrollo de un circuito integrado temporizador; esta idea no era del agrado del departamento de ingeniera de Signetics, pero afortunadamente a Art Fury, el hombre de mercadeo de la empresa, la idea le entusiasm y le dio el contrato a Camenzind, quien despus de seis meses, complet el diseo final (los primeros diseos no hacan uso de redes RC para la temporizacin y por ello prevean un circuito integrado de 14 pines (mucho ms complejo y caro), el 555 fue pionero en muchos aspectos, no solo fue el primer circuito integrado temporizador, tambin fue el primero en venderse desde su salida al mercado a bajo precio (U$ 0,75), cosa nunca hecha hasta entonces por ningn productor de semiconductores. Cabe acotar que por las diferencias entre Camenzind y el departamento de ingeniera de Signetics, el proyecto durmi durante un ao antes de ser finalmente producido en masa por Signetics. El temporizador 555 fue introducido en el mercado en el ao 1972 por esta misma fbrica con el nombre: SE555/NE555 y fue llamado "The IC Time Machine" (El Circuito Integrado Mquina del Tiempo). Este circuito tiene muy diversas aplicaciones, y aunque en la actualidad se emplea ms su remozada versin CMOS desarrollada por Dave Bingham en Intersil, se sigue usando tambin la versin bipolar original, especialmente en aplicaciones que requieran grandes corrientes de parte de la salida del temporizador.

Descripcin de las terminales del Temporizador 555

Pines del 555.

GND (normalmente la 1): es el polo negativo de la alimentacin, generalmente tierra. Disparo (normalmente la 2): Es en esta patilla, donde se establece el inicio del tiempo de retardo, si el 555 es configurado como monoestable. Este proceso de disparo ocurre cuando este pin va por debajo del nivel de 1/3 del voltaje de alimentacin. Este pulso debe ser de corta duracin, pues si se mantiene bajo por mucho tiempo la salida se quedar en alto hasta que la entrada de disparo pase a alto otra vez. Salida (normalmente la 3): Aqu veremos el resultado de la operacin del temporizador, ya sea que est conectado como monoestable, astable u otro. Cuando la salida es alta, el voltaje ser el voltaje de alimentacin (Vcc) menos 1.7 Voltios. Esta salida se puede obligar a estar en casi 0 voltios con la ayuda de la patilla de reset (normalmente la 4). Reset (normalmente la 4): Si se pone a un nivel por debajo de 0.7 Voltios, pone la patilla de salida a nivel bajo. Si por algn motivo esta patilla no se utiliza hay que conectarla a Vcc para evitar que el 555 se "resetee". Control de voltaje (normalmente la 5): Cuando el temporizador se utiliza en el modo de controlador de voltaje, el voltaje en esta patilla puede variar casi desde Vcc (en la prctica como Vcc -1 voltio) hasta casi 0 V (aprox. 2 Voltios). As es posible modificar los tiempos en que la salida esmultivibrador astable y como multivibrador monoestable. Puede tambin configurarse para por ejemplo generar formas de onda tipo Rampa

Multivibrador Astable

Esquema de la aplicacin de multivibrador astable del 555. Este tipo de funcionamiento se caracteriza por una salida con forma de onda cuadrada (o rectangular) continua de ancho predefinido por el diseador del circuito. El esquema de conexin es el que se muestra. La seal de salida tiene un nivel alto por un tiempo t1 y un nivel bajo por un tiempo t2. La duracin de estos tiempos dependen de los valores de R1, R2 y C, segn las frmulas siguientes:

[segundos]

y [segundos]

La frecuencia con que la seal de salida oscila est dada por la frmula:

el perodo es simplemente: Tambin decir que si lo que queremos es un generador con frecuencia variable, debemos variar la capacidad de condensador, ya que si el cambio lo hacemos mediante los resistores R1 y/o R2, tambin cambia el ciclo de trabajo o ancho de pulso (D) de la seal de salida segn la siguiente expresin:

Hay que recordar que el perodo es el tiempo que dura la seal hasta que sta se vuelve a repetir (Tb - Ta). Si se requiere una seal cuadrada donde el ciclo de trabajo D sea del 50%, es decir que el tiempo t1 sea igual al tiempo t2, es necesario aadir un diodo en paralelo con R2 segn se muestra en la figura. Ya que, segn las frmulas, para hacer sera necesario que R1 fuera cero, lo cual en la prctica no funcionara. CORRECCIN: Para realizar un ciclo de trabajo igual al 50% se necesita colocar el resistor R1 entre la fuente de alimentacin y la terminal 7; desde la terminal 7 hacia el condensador se coloca un diodo con el nodo apuntando hacia el condensador, despus de esto se coloca un diodo con el ctodo del lado del condensador seguido del resistor R2 y este conjunto de diodo y resistor en paralelo con el primer diodo, adems de esto los valores de los resistores R1 y R2 tienen que ser de la misma magnitud.

Multivibrador monoestable

Esquema de la aplicacin de multivibrador monoestable del 555. En este caso el circuito entrega a su salida un solo pulso de un ancho establecido por el diseador. El esquema de conexin es el que se muestra. La frmula para calcular el tiempo de duracin (tiempo en el que la salida est en nivel alto) es: [s] [segundos] Ntese que es necesario que la seal de disparo, en la terminal #2 del 555, sea de nivel bajo y de muy corta duracin para iniciar la seal de salida.

Enlaces externos
Sistemas s s ncronos ncronos : : S S

 lo se observa el sistema durante el pulso de reloj lo se observa el sistema durante el pulso de reloj marcapasos marcapasos El reloj establece cuando se modifica el estado (no la salida: El reloj establece cuando se modifica el estado (no la salida: sistemas sistemas Mealy Mealy ). ). Sistemas as Sistemas as ncronos: ncronos: El sistema es permanentemente activo El sistema es permanentemente activo Un cambio en alguna de las entradas del sistema: in duce un Un cambio en alguna de las entradas del sistema: in duce un transitorio que evoluciona hasta el siguiente estad o transitorio que evoluciona hasta el siguiente est