CAPTULO 2 2.

3 Riesgo es cualquier condicin que puede interrumpir el flujo continuo a travs del cauce, pueden ser: 2.3 Existen una serie de condiciones que pueden hacer que un cauce no genere resultados correctos a no ser que se interrumpa su funcionamiento durante un nmero de ciclos determinado. Cules son estas? - Los riesgos de datos surgen por las dependencias entre los operandos y resultados de instrucciones distintas. - Los riesgos de control se originan a partir de las instrucciones de salto condicional. - Riesgos estructurales cuando instrucciones diferentes pueden necesitar un recurso al mismo tiempo. 2.3.1 Existen varias alternativas para evitar los problemas RAW, cite alguna de ellas. - La reorganizacin de cdigo. - El interbloqueo entre etapas. - Los atajos. 2.4 Cules son los problemas que surgen cuando se aumenta el nmero de etapas segn el aspecto de organizacin del cauce de las dimensiones del diseo de un procesador segmentado? - Cuantas ms instrucciones tenga un cauce ms instrucciones se estarn ejecutando en distintas fases de su ciclo mquina y ms posibilidades se presentan de que aparezcan riesgos entre ellas. - Aumentan los retrasos que se necesitan entre instrucciones dependientes para evitar el efecto negativo de los riesgos sobre las prestaciones del cauce. - Ser ms difcil encontrar un nmero suficiente de instrucciones independientes. - En el caso de las instrucciones de salto condicional, cuantas ms etapas haya entre la captacin de la instruccin y la resolucin de la condicin que determina el salto y la actualizacin del contador de programa, ms instrucciones pueden haberse introducido en el cauce incorrectamente. 2.4 Cuntas y cules son las etapas de un RISC tpico? Tienen cuatro etapas: - Captacin de instruccin. - Decodificacin de instruccin y captacin de los operandos de los registros. - Ejecucin de la operacin codificada en la instruccin. - Escritura de los resultados en el fichero de registros. 2.4 En el caso de cauces CISC, Cules son las etapas? - Captacin de instrucciones. - Decodificacin de la instruccin y captacin de operandos en registros. - Clculo de direccin. - Acceso a memoria. - Ejecucin de Operacin. - Escritura del resultado en el registro. 2.4 Describa temporizacin sncrona y asncrona. El pase de las instrucciones de una etapa a otra puede coordinarse mediante el uso de una seal de reloj comn a todas las etapas, la temporizacin sncrona puede realizarse utilizando un reloj de una o dos fases no solapadas, otra forma de coordinar el paso de instrucciones de una etapa a la siguiente se basa en utilizar lneas de sincronizacin entre etapas consecutivas para implementar un protocolo de conformidad, en este caso se habla de temporizacin asncrona. 2.5.1 Por qu en el multiplicador en mltiple precisin y en la unidad aritmtica TI-ASC existen cauces que no se ajustan a este esquema de cauce lineal? 1/3

2.5.1 Cules son los criterios que cumplen los cauces que no se ajustan al esquema de cauce lineal? - Algunas etapas que se vuelven a reutilizar por una misma operacin. - Hay etapas que necesitan varios ciclos de reloj. - Una misma operacin puede utilizar ms de una etapa al mismo tiempo. - El orden en que se visitan las etapas y las etapas que se visitan puede cambiar de una operacin a otra (cauces multifuncionales). - Pueden existir dependencias entre las operaciones que se introducen en el cauce, de forma que el orden en que una operacin visite las etapas cambie dinmicamente (cauces dinmicos multifuncionales). 2.5.2 Cmo se identifican los ciclos avariciosos? Se parte de un estado, y se toma el camino que implica iniciar la operacin esperando el tiempo mnimo posible, es decir, tomando el arco correspondiente a la latencia no prohibida ms pequea del estado. Se pasa a un nuevo estado, y ah se sigue el mismo procedimiento hasta que se cierra el ciclo. 2.5.2 Cul es el procedimiento para determinar el diagrama de estados de un cauce multifuncional? Es similar al del caso unifuncional, la diferencia es que ahora si la instruccin que se introduce es del tipo A, habr que hacer la operacin bit a bit con la matriz de colisiones A y si es del tipo B la operacin se har con la matriz de colisiones B. 2.6 Cmo es el efecto de una interrupcin en la ejecucin de un programa? El programa que se est ejecutando se suspende y pasa a ejecutarse un gestor de interrupcin. En determinados tipos de interrupcin, el programa suspendido debe continuar ejecutndose una vez el gestor de interrupcin termina su labor. 2.6 Qu es una interrupcin por fallo de pgina y como atiende el sistema operativo esta interrupcin? Al suspenderse el proceso que se estaba ejecutando entra el gestor de interrupcin, que inicia la transferencia de DMA de la pgina desde el disco a la memoria principal. Mientras realiza la transferencia de pgina, el sistema operativo puede ceder el control del procesador a otros procesos. A partir del momento en que la pgina se encuentra en la memoria principal, el SO podr ceder, cuando corresponda, el control del procesador al proceso interrumpido. 2.6 Describa las caractersticas de cada uno de los tipos de interrupciones en un procesador segmentado. 2.6 Describa la taxonoma de distintos tipos de interrupciones y mencione brevemente los tipos de interrupciones. - Generadas por el propio procesador para indicar una condicin de error. Estas interrupciones reciben usualmente el nombre de excepciones y entre ellas estn las originadas por anomalas en las operaciones aritmticas. - Generadas por el propio procesador para acceder a un servicio del sistema operativo. Dentro de este tipo de interrupciones estn la originada por un fallo de pgina, las interrupciones que introduce el programador en el propio cdigo, etc. - Generadas fuera del procesador para indicar una condicin de error. Son las originadas por errores en el hardware del computador, fallos de alimentacin, etc. - Generadas fuera del procesador para acceder a un servicio del sistema operativo. Estas corresponden a las peticiones de servicio de los dispositivos E/S, a eventos de temporizacin, etc. 2.6 Por qu se generan interrupciones de excepciones? Son originadas por anomalas aritmticas como por ejemplo las condiciones de desbordamiento y agotamiento, la violacin de la proteccin de memoria, etc. 2/3

2.7 Han aparecido cinco versiones diferentes del repertorio de instrucciones ARM, v1 a v5. Descrbalas. Las versiones v1 y v2 solo disponen de 26 bits para direcciones de memoria. En la versin v3 ya se introducen direcciones de byte de 32 bits y operandos de 32 bits. La versin v2 introdujo instrucciones de multiplicacin con operandos de 32 bits, y la versin v4 las de multiplicacin con operandos de 64 bits. La versin v5 aade instrucciones para normalizar nmeros, para realizar operaciones de multiplicacin y acumulacin de 16 bits y para gestin de puntos de ruptura en la depuracin de programas. 2.7 Seale una caracterstica importante del repertorio de instrucciones ARM. La existencia de una codificacin compacta del conjunto de instrucciones ARM de las versiones v4 y v5. Esta codificacin se denomina conjunto de instrucciones Thumb. 2.7 Enumere las partes del cauce en los procesadores ARM. - Captacin de instrucciones. - Decodificacin. - Decodificacin y Lectura de registros. - Ejecucin. - Acceso a memoria. - Escritura en registro. 2.7 En los procesadores ARM como se implementan una serie de optimizaciones en el diseo de cauce de cinco etapas para permitir aumentar la frecuencia del reloj como para reducir el CPI. - Las etapas de captacin y de acceso a memoria aumentan su duracin en relacin a las otras etapas. - La etapa de ejecucin se mejora gracias a un diseo ms eficiente de los circuitos aritmticos. - La lgica de decodificacin tiene una complejidad tal que debe redisearse para aumentar la frecuencia de reloj. - Se utiliza una memoria de datos de 64 bits. - Se introduce una unidad de prediccin de salto. - Los accesos a memoria para cargar o almacenar datos que no se completen en un ciclo no detienen el cauce. Qu significa computacin obicua? Cules son los dos factores a los cuales se ha debido el mejoramiento de las prestaciones de los microprocesadores? Cul es la mquina base para los programas base del SPEC2000 y cules son sus caractersticas? A qu se debe el ritmo en la mejora de prestaciones? Enuncie los elementos con los que est constituida la arquitectura del computador. Enuncie la estructura que entrega los niveles de Bell y Newell con los de Levy y Tanenbaum. Explique la existencia de la etapa Issue (ID) en la optimizacin en el diseo de cauce de cinco etapas Cules son las estrategias para el procesamiento de interrupciones? A qu se denomina btac y que se guarda en ella? Indique, Cuntos y cules son los campos de cada lnea de buffer del acceso asociativo?

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