Listado

Sistemas digitales
Ejercicios resueltos y planteados
Mario Medina C.
Depto. Ing. Elctrica Facultad de Ingeniera Universidad de Concepcin 2012
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Prefacio Esta es una coleccin de ejercicios de sistemas digitales que espero sea de utilidad a aquellos alumnos empeados en desarrollar las habilidades y competencias asociadas a esta materia. Muchos de ellos aparecen en los textos enumerados en la bibliografa de este documento; otros han sido creados por el autor para ser usados en tareas y exmenes. Es mi opinin que la nica forma de aprender es haciendo. Se espera que los ejercicios planteados sean desarrollados por Uds., los alumnos. Por ello, en la mayora de stos, slo se indica la solucin nal. Agradezco la colaboracin de Jorge Salgado, quien aportara ejercicios de su propia cosecha a este listado. Estoy siempre dispuesto a responder consultas sobre estos ejercicios, ya sea via correo electrnico o en persona. Asimismo, rogara me hicieran llegar cualquier correccin o comentario a los ejercicios de este libro. Asi que, buena suerte, y provecho! Mario Medina C. mariomedina@udec.cl
ndice general
1 Sistemas numricos 2 Cdigos 3 lgebra Booleana 4 Funciones Booleanas 5 Minimizacin de funciones mediante mapas de Karnaugh 1 9 14 19 25
6 Minimizacin de funciones mediante los mtodos de Quine-McCluskey y Petrick 32 7 Diseo de circuitos combinacionales 8 Bloques estandarizados 9 Circuitos secuenciales 10 Registros y contadores 11 Anlisis de circuitos secuenciales sincrnicos 12 Diseo de circuitos secuenciales sincrnicos Bibliografa 34 49 59 61 64 70 73
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Captulo
Sistemas numricos
Conversin entre bases
1.1 Realice las siguientes conversiones: a) 3957310 a base 2 b) 9928010 a base 8 c) 43.37510 a base 2 d) 326218 a base 10 e) AE4316 a base 8 Solucin a) 10011010100101012 b) 3017208 c) 101011.0112 d) 1371310 e) 1271038 f ) 111110000011002 g) 135B816 h) 37538 i) 6658 j) 139610 f ) 370148 a base 2 g) 7928810 a base 16 h) 202710 a base 8 i) 1101101012 a base 8 j) 12202013 a base 10
1.2 Convierta los siguientes nmeros a octal y a hexadecimal a) 111010110001.0112 Solucin a) 7261.38 y EB1.616 b) 2635.58 y 59D.A16 b) 10110011101.1012
Captulo 1: Sistemas numricos 1.3 Convierta los siguientes nmeros a hexadecimal y luego a binario. a) 757.2510 Solucin a) 2F5.416 y 1011110101.01002 b) 7B.2B16 y 1111011.00101012 c) 164.E316 y 101100100.11100012 d) 427.816 y 10000100111.12 1.4 Convierta los siguientes nmeros decimales a octal y luego a binario. a) 2983 63 64 Solucin a) 5647.778 y 101110100111.1111112 b) 135.5658 y 1011101.10111012 c) 3554.768 y 11101101100.111112 d) 155.2318 y 1101101.01001102 1.5 A qu corresponde el nmero 242.2510 en base 2? Solucin 11110010.012 1.6 A qu corresponde el nmero 4526.238 en decimal? Solucin 4526.238 = 2390.2910 b) 93.73
31 c) 1900 32
b) 123.1710
c) 356.8910
d) 1063.510
d) 109.30
1.7 Convierta el nmero 3BA.2514 a base 6. Para mayor facilidad, realice las operaciones aritmticas en base 10. Solucin El nmero 3BA.2514 es igual a 3252.16 . 1.8 Convierta el nmero 25749 a base 3. Solucin 21221113 1.9 Deduzca un esquema para convertir directamente nmeros en base 3 a base 9. Utilice ahora el mtodo deducido para convertir el nmero 1110212.202113 a base 9. Solucin 1425.6739
Captulo 1: Sistemas numricos
1.10 Convierta el nmero 7813.4059 a base 16. Considere que log 9/ log 16 = 0.792. Solucin El nmero 7813.4059 en base 16 es 1683.73816 1.11 Convierta el nmero decimal no entero 97.31510 a: a) binario b) octal c) hexadecimal Recuerde que log10 (10) = 1 y que log10 (2) = 0.301. Solucin a) La representacin binaria del nmero es: 1100001.01010000102 b) La representacin octal del nmero es: 141.24108 c) La representacin hexadecimal del nmero es: 61.50816 1.12 Hay evidencia histrica que, en algunas culturas, se ha utilizado la base 20 para representar nmeros. Entonces, a) escriba los dgitos para un sistema base 20 usando una extensin del mismo esquema de representacin de dgitos empleado para hexadecimal b) convierta 201010 a la base 20 c) convierta BCH.G20 al sistema decimal Solucin a) A continuacin, se muestra la equivalencia entre los valores en base 10 y la extensin pedida para base 20.
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 0123456789 A B C D E F G H I J b) 201010 = 50A20 c) BCH.G20 = 4657.810 1.13 Calcule el valor de la base x si se sabe de 123x = 1111001102 . Solucin La solucin x = 21 se puede derivar mediante inspeccin, o mediante la solucin de una ecuacin de segundo grado.
Captulo 1: Sistemas numricos 1.14 Encuentre el valor de la base r en la expresin BEEr = 269910 . Solucin
La solucin r = 15 puede ser derivada mediante inspeccin, o mediante la solucin de una ecuacin de segundo grado. 1.15 Sea XYZ6 un nmero en base 6 formado por los dgitos X,, Y y Z, y ZYX9 un numero en base 9 formado por los mismos dgitos en orden inverso. Entonces, determine el valor de los dgitos X, Y y Z tal que se cumpla la igualdad XYZ6 = ZYX9 . No considere la solucin trivial X = Y = Z = 0. Solucin La nica combinacin que cumple con la igualdad es X = Y = 5, Z = 2.
Aritmtica en bases distintas a 10

1.16 Realice la siguiente multiplicacin 120113 10213 sin pasar a otras bases. Solucin El resultado de la multiplicacin en base 3 es 201110013 1.17 Un colega del Depto. Elctrico acaba de estar de cumpleaos. Le pregunt cuntos aos cumpla y me dijo XY aos, donde X e Y representan 2 dgitos diferentes. Al comentarle que me parecan pocos, me dijo En realidad son YX, pero le cambi la base. Sabiendo que X = 3, indique qu edades podra tener en realidad. Solucin El colega podra tener: a) 43 aos, que en base 13 es 34 b) 53 aos, que en base 16 es 35 c) 63 aos, que en base 19 es 36 1.18 En Alicia en el Pas de las Maravillas, Lewis Carroll pone el siguiente acertijo numrico en boca de Alicia: Dios mo, qu rompecabezas! Voy a ver si s todas las cosas que antes saba. Veamos: cuatro por cinco doce, y cuatro por seis trece, y cuatro por siete... Dios mo! As no llegar nunca a veinte! Estas operaciones aritmticas tienen sentido si se consideran en bases distintas a 10. Entonces, es verdad lo que dice Alicia? Llega en algn momento a 20? Solucin No, Alicia nunca llega a 20.
Captulo 1: Sistemas numricos 1.19 Realice las siguientes sumas: a) 100112 + 11012 b) 110100112 + 111011012 Solucin a) 1000002 b) 1110000002 1.20 Realice las siguientes operaciones: a) 100112 AND 101012 b) 110100112 OR 111011012 c) 10110112 AND 11011012 d) 1001112 OR 1011012 Solucin a) 100012 b) 111111112 c) 10010012 d) 1011112 e) 01101102 f ) 1101012 e) 10110112 XOR 11011012 f ) 1001112 NEXOR 1011012 g) 110010112 XOR 010100112 h) 1110102 NEXOR 1001102 c) 100000002 d) 10101002 c) 100112 + 11011012 d) 1001112 + 1011012
g) 100110002 h) 1000112
1.21 Determine la incgnita X3 en la ecuacin 10100102 + X3 = 21024 . Solucin La incgnita es X3 = 21013 1.22 Sea X = 5338 , y Y = 2348 . Calcule X + Y, X Y, X Y y X/ Y usando la base octal. Calcule la divisin con a lo ms 2 cifras decimales. Solucin X + Y = 7678 X Y = 2778 X Y = 1515648 X/ Y = 2.168 1.23 Sume, reste y multiplique los siguientes nmeros binarios a) 11112 y 10102 b) 1101102 y 111012 c) 1001002 y 101102
Captulo 1: Sistemas numricos Solucin a) Suma: 110012 . Resta: 1012 . Multiplicacin: 100101102 b) Suma: 10100112 . Resta: 110012 . Multiplicacin: 110000111102 c) Suma: 1110102 . Resta: 11102 . Multiplicacin: 11000110002
1.24 El siguiente clculo ha sido realizado por una especie particular de aliengena que tiene r dedos en sus manos. (35r + 24r ) 21r = 1501r Cuntos dedos tiene el aliengena en cada mano? Solucin El aliengena tiene 4 dedos en cada mano. Por ello, realiza operaciones en base 8.
Representacin mdulo-signo y complemento a 2

1.25 Indique qu representan las siguientes secuencias de bits como enteros positivos en base 10, enteros con signo en base 10 y como caracteres ASCII. a) 11001012 b) 00111012 c) 01100102 d) 11011012 Solucin a) Entero positivo: 101. Entero con signo: 27. Caracter ASCII: e b) Entero positivo: 29. Entero con signo: 29. Caracter ASCII: Group Separator (GS) c) Entero positivo: 50. Entero con signo: 50. Caracter ASCII: 2 d) Entero positivo: 109. Entero con signo: 19. Caracter ASCII: m e) Entero positivo: 124. Entero con signo: 4. Caracter ASCII: | f ) Entero positivo: 65. Entero con signo: 63. Caracter ASCII: A g) Entero positivo: 117. Entero con signo: 11. Caracter ASCII: u h) Entero positivo: 127. Entero con signo: 1. Caracter ASCII: DEL e) 11111002 f ) 10000012 g) 11101012 h) 11111112
Captulo 1: Sistemas numricos 1.26 Calcule el complemento a 2 de los siguientes nmeros binarios. a) 1001012 b) 100111012 c) 1101100102 d) 111012 Solucin a) 110112 b) 011000112 c) 0010011102 d) 000112 e) 000012 f ) 01111012 g) 0001112 h) 000000012 e) 111112 f ) 10000112 g) 1110012 h) 111111112
1.27 Un computador tiene una longitud de palabra de 8 bits (incluyendo el signo). Si se utiliza el complemento a 2 para representar los nmeros negativos, qu rango de enteros puede almacenarse en el computador? Y si se utiliza el complemento a 1? (Exprese sus respuestas en decimal). Solucin Si se utiliza el complemento a 2, el rango de representacin de enteros es de 128 a 127. Si se utiliza el complemento a 1, el rango de representacin es 127 a 127. 1.28 Realice las siguientes restas usando complemento a 2. Luego, verique sus resultados. a) 100112 11012 b) 110100112 111011012 Solucin a) 1102 b) 110102 c) 1000102 d) 1102 c) 10010112 11011012 d) 1001112 1011012
1.29 Realice las siguientes restas sumando el complemento. Indique cundo se produce un rebalse. Suponga que los nmeros negativos estn representados en complemento a 2. a) 11010 10100 b) 01011 11000 c) 10001 01010 d) 10101 11010
Captulo 1: Sistemas numricos Solucin a) Resultado es 1102 . Hay rebalse, as que el resultado es correcto
b) Resultado es 100112 . No hay rebalse, as que el resultado correcto es 11012 c) Resultado es 1112 . Hay rebalse, as que el resultado es correcto d) Resultado es 110112 . No hay rebalse, as qeu el resultado correcto es 1012 1.30 Sume los siguientes nmeros en binario utilizando el complemento a 2 para representar los nmeros negativos y notacin mdulo-signo. Utilice una longitud de palabra de 6 bits, incluyendo el signo, e indique si se produce un rebalse. a) 21 + 11 b) (14) + (32) c) (25) + 18 Solucin a) El resultado correcto es 32, el cual no se puede representar en una palabra de 6 bits. Hay un rebalse aritmtico. b) El resultado correcto es 46, el cual no se puede representar en una palabra de 6 bits. Hay un rebalse lgico. c) El resultado correcto es 7. No hay rebalses. d) El resultado correcto es 1. Hay rebalse aritmtico y rebalse lgico. e) El resultado correcto es 32. Hay rebalse aritmtico y rebalse lgico. f ) El resultado correcto es 23. Hay rebalse aritmtico y rebalse lgico. d) (12) + 13 e) (11) + (21) f ) 31 + (8)
Captulo
Cdigos
Cdigos ponderados
2.1 Construya un cdigo ponderado BCD1523 para dgitos decimales. Si no es posible hacerlo, explique porqu no. Si es posible, escriba el nmero 67310 en su cdigo. Solucin La siguiente tabla muestra una posible solucin. Siguiendo esta codicacin, el nmero 67310 se escribe 1100 0110 0001BCD1523 .
Dgito 0 1 2 3 4 5 6 7 8 9
BCD1523 0000 1000 0010 0001 1001 0100 1100 0110 0101 1101
2.2 Construya una tabla para el cdigo ponderado BCD4321 y escriba el nmero 915410 en ese cdigo. Solucin La siguiente tabla muestra una posible solucin. Siguiendo esta codicacin, el nmero 915410 se escribe 1110 0001 1001 0101BCD4321 .
Captulo 2: Cdigos
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Dgito 0 1 2 3 4 5 6 7 8 9
BCD4321 0000 0001 0010 0100 0101 1001 1010 1011 1101 1110
2.3 Es posible construir el cdigo ponderado BCD5311? Si es as, indique la tabla correspondiente. Si no es posible, indique porqu. Solucin Si, es posible, y la siguiente tabla muestra una posible solucin.
Dgito 0 1 2 3 4 5 6 7 8 9
BCD5311 0000 0001 0011 0100 0101 1000 1010 1011 1100 1110
2.4 Es posible construir el cdigo ponderado BCD6411? Si es as, indique la tabla correspondiente. Si no es posible, indique porqu. Solucin No es posible, ya que el cdigo ponderado BCD6411 no puede representar los dgitos 3 9. 2.5 Construya un cdigo ponderado BCD7321 para base 12. Represente el nmero B4A912 en dicho cdigo. Solucin La siguiente tabla muestra una posible solucin. Siguiendo esta codicacin, el nmero B4A912 se escribe 1101 0101 1100 1010BCD7321 .
Captulo 2: Cdigos
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Dgito 0 1 2 3 4 5 6 7 8 9 A B
BCD7321 0000 0001 0010 0100 0101 0110 0111 1000 1001 1010 1100 1101
2.6 Genere un cdigo BCD5321 autocomplementado para base 12, y represente el nmero 13510 en su nuevo cdigo. Solucin La siguiente tabla muestra una posible solucin. El nmero 13510 en base 12 equivale a B312 , el que, siguiendo esta codicacin, se escribe como 1111 0011BCD5321 .
Dgito 0 1 2 3 4 5 6 7 8 9 A B
BCD5321 0000 0001 0010 0011 0101 0110 1001 1010 1100 1101 1110 1111
2.7 Un registro de 16 bits contiene la secuencia 0100100101010111. Despliegue el resultado de interpretar esta secuencia como a) Nmeros BCD8421 b) Un nmero binario puro c) Nmeros en cdigo Exceso-3
Captulo 2: Cdigos d) Nmeros BCD2421 Solucin a) BCD8421: 4957BCD8421 b) binario puro: 1877510 c) Exceso-3: 1624Exc3 d) BCD2421: 4357BCD2421 2.8 Codique el nmero binario 1001110102 usando codicacin Gray. Solucin
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El nmero binario 1001110102 se escribe como 110100111Gray en cdigo Gray. 2.9 Un computador representa informacin utilizando grupos de 32 bits. Indique el rango de los enteros sin signo que se pueden representar utilizando a) cdigo binario b) cdigo BCD2421 Cul rango es mayor? Solucin a) El rango de representacin para el cdigo binario es de 0 a 232 1, es decir, 4, 294, 967, 296 enteros. b) El rango de representacin para el cdigo BCD2421 es de 0 a 108 1, o 99, 999, 999, es decir, 100, 000, 000 enteros. 2.10 Disee un cdigo BCD autocomplementado para representar dgitos en base 14, que adems cumpla con la propiedad que la representaciones de los dgitos menores a 7 comiencen todos con 0, y que los otros dgitos comiencen con 1. Luego, utilice su cdigo para representar el equivalente al nmero 982610 en base 14. Solucin Existen dos cdigos BCD que cumplen con la condicin: BCD7321, y BCD6421. Como 982610 = 381C14 , se tiene que en BCD7321 esto es 0100 1001 0001 1110, y en BCD6421 esto es 0011 1010 0001 1110.
Captulo 2: Cdigos
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Cdigos detectores y correctores de errores

2.11 En un computador se ha recibido la secuencia de bits 1011111, que representa un nmero codicado en Hamming(7, 4). Indique si ocurri un error en la transmisin y, si es as, cul fue el nmero transmitido. Solucin Error en el bit 2. Dato transmitido: 11112 2.12 En un computador se ha recibido la secuencia de bits 0110010, que representa un nmero codicado en Hamming(7, 4). Indique si ocurri un error en la transmisin y, si es as, cul fue el nmero transmitido. Solucin Error en el bit 7. Dato transmitido: 10112 2.13 En un computador se ha recibido la secuencia de bits 011100001010 codicado usando codicacin Hamming. Indique si ocurri un error en la transmisin y, si es as, cul fue el nmero transmitido. Solucin Error en el bit 7. Dato transmitido: 100110102 2.14 En un cierto sistema digital, los nmero decimales 000 a 999 se representan en el cdigo Reejado Exceso-3. Se incluye tambin un bit de paridad impar como el bit menos signicativo de cada nmero decimal. Analice los grupos de bit siguientes e identique el nmero recibido. Identique adems los errores detectados, si los hubiese. a) 1010110011010 b) 0110111001000 c) 0111001111110 d) 0010010111011 Solucin a) No tiene errores. Nmero recibido: 956 b) Error en la paridad c) Error en el segundo dgito d) No tiene errores. Nmero recibido: 036
Captulo
lgebra Booleana
3.1 Demuestre que la operacin XOR, A B, tambin cumple con la propiedad asociativa. Solucin Desarrollando ambos lados de la igualdad, A (B C) = (A B) C A (BC + B C) = (A B + AB ) C A (BC + B C) + A(BC + B C ) = (A B + AB )C + (AB + A B )C

A BC + A B C + ABC + AB C = A BC + AB C + ABC + A B C 3.2 Demuestre que, para a, b, c {0, 1}, a) ab = ac no implica b = c . b) Si ab = ac y a + b = a + c , entonces b = c . Solucin a) Sea a = 0, b = 0, c = 1. Entonces, es claro que ab = ac = 0, a pesar que b c. b) Si a = 0, entonces a + b = a + c implica b = c . Si a = 1, ab = ac implica b = c . Como esos son los nicos valores posibles de a, se demuestra que si se cumplen ambas condiciones, entonces b = c . 3.3 Demuestre las siguientes equivalencias utilizando los postulados del lgebra Booleana, indicando en cada paso qu postulado se est aplicando. a) a b + ab + a b = a + b b) a + a(a b + b c ) = a + b + c c) (a b + c )(a + b )(b + ac ) = a bc d) ab + b c + a c = ab + a c e) wxy + w x(yz + yz ) + x (zw + zy ) + z (x w + y x ) = xy + x z 14
Captulo 3: lgebra Booleana f ) abc + bc d + a bd = abc + a bd 3.4 Dado que xy + x y = z , muestre que xz + x z = y . Solucin Desarrollando el lado derecho de la igualdad, xz + x z = x(xy + x y ) + x (xy + x y ) = x(xy + x y ) + x y = xy + x y xz + x z = y
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3.5 Simplique la expresin a+a b +a b c +a b c d +a b c d e algebraicamente, indicando la propiedad aplicada en cada paso. Solucin La expresin simplicada es a + b + c + d + e . 3.6 La operacin est denida para los dos variables a y b como a b = ab + a b . Suponiendo que c = (a b ), indique cul de las siguientes identidades es vlida. a) a = b c b) a bc = 1 Solucin Cabe hacer notar que la operacin a b = ab + a b es el complemento de la operacin a b = a b + ab . a) La identidad es vlida a=bc = bc + b c = b (a b ) + b (a b ) = b (ab + a b ) + b (ab + a b ) = ab + ab =a b) En este caso, se tiene que la identidad no es vlida. a bc = a b (ab + a b ) = a ab = a(ab ) + a (a + b ) = ab + a + a b = b + a 1
Captulo 3: lgebra Booleana
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3.7 Verique que, si ab + [b + b (a + bc )] = [a + a (ac + ab )](a + b ), entonces a = b . Solucin ab + [b + b (a + bc )] = [a + a (ac + ab )](a + b ) ab + [b + a + bc ] = [a + (ac + ab )](a + b ) ab + [a + b ] = a(a + b ) ab + a b = a b = a 3.8 Es vlida la siguiente ley distributiva? A BC = (A B)(A C). Demuestre su respuesta. Solucin No, no es vlida porque el lado izquierdo de la ecuacin es equivalente a A BC + AB + AC , y el lado derecho es equivalente a A BC + A B C + PQR + Q R 3.9 Simplique la expresin P Solucin +Q La expresin simplicada equivalente es P 3.10 Simplique la expresin (A B )(CD B ) + ABCD para obtener una suma de tres trminos. Solucin La expresin simplicada equivalente es AB C + AB D + BCD 3.11 Simplique las siguientes expresiones, utilizando en cada caso slo uno de los teoremas. Indique el teorema utilizado. a) X Y Z + X Y Z b) (AB + CD)(B E + CD) c) ACF + ACF d) a(c + db ) + a e) (AB + C + D)(A B + D) 3.12 Demuestre algebraicamente las siguientes expresiones, indicando para cada paso la propiedad utilizada. a) (X + Y )(X Z) + (X + Y)(X Z) = (X Y) + Z b) (W + X + Y )(W + X + Y)(W + Y + Z) = X Y + WX + XYZ + W YZ c) ABC + A C D + A BD + ACD = (A + C)(A + D )(B + C + D)
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3.13 Utilice los teoremas del lgebra Booleana para demostrar la siguiente igualdad: (abd + a b + b d + c )(c + ab + bd ) = b (a + c )(a + c ) + d (b + c ) 3.14 Usando una tabla de verdad, muestre que F1 (x, y, z, w) = w z + w xy + wx z + wxyz es equivalente a F2 (x, y, z, w) = w z + xyz + wx y z + wyz . Solucin
xyzw 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
w z 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0
w xy 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0
wx z 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0
wxyz 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1
xyz 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1
wx y z 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0
wyz 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1
F1 1 0 0 1 1 0 0 1 1 0 0 0 1 0 1 1
F2 1 0 0 1 1 0 0 1 1 0 0 0 1 0 1 1
3.15 Simplique cada una de las siguientes expresiones utilizando principalmente el teorema del consenso o su dual. a) BC D + ABC + AC D + AB D + A BD b) W Y + WYZ + XYZ + WX Y c) (B + C + D)(A + B + C)(A + C + D)(B + C + D ) d) WXY + WXZ + WY Z + W Z e) A BC + BC D + A CD + B CD + A BD f ) (A + B + C)(B + C + D)(A + B + D)(A + B + D ) 3.16 Simplique algebraicamente la expresin F(A, B, C, D) = BC D + BC D + A C D + BCD + A B CD . Solucin La expresin simplicada es F(A, B, C, D) = BC + BD + A D
18
3.17 Aplicando las leyes de De Morgan, obtenga una expresin simplicada para las siguientes funciones: + yz ) a) G = (xy + xz ) (x + z) b) F = (x + y )(xy Solucin +y +z a) G = x +z b) F = y 3.18 Demuestre algebraicamente las siguientes igualdades. a) x y z = x y z b) x y z + x yt + xyz + xy t = y z t + x z t + yzt + xzt Solucin a) Desarrollando ambos lados de la igualdad, se tiene x y z = x y z (x y + xy ) z = (xy + x y ) z x yz + xy z + xyz + x y z = xyz + x y z + xy z + x yz b) Desarrollando el lado izquierdo de la igualdad, se tiene que ste puede convertirse en la expresin del lado derecho de la igualdad. x y z + x yt + xyz + xy t = x y z (t + t ) + x y (z + z )t + xyz (t + t ) + xy (z + z )t = x y z t + x y z t + x yzt + x yz t + xyzt + xyzt +xy zt + xy z t = (x + x )y z t + x (y + y )z t + (x + x )yzt + x(y + y )zt = y z t + x zt + yzt + xzt =
Captulo
Funciones Booleanas
4.1 Escriba una ecuacin que represente el siguiente enunciado: El indicador de rebalse R se enciende s y slo si la descarga D es negativa, el controlador est encendido y el indicador de nivel est activado, o si la descarga es positiva, el controlador est apagado y el indicador de nivel est desactivado. Solucin ND R = DCN +C 4.2 Represente cada una de las siguientes proposiciones como una expresin booleana a) La caja fuerte de la empresa slo debe abrirse cuando el jefe est en la ocina o cuando el contador est en la ocina, y slo dentro del horario comercial y slo cuando el guardia de seguridad est presente. b) Debo ponerme botas si est lloviendo e ir a almorzar al casino o si mi mam me lo dice. c) Debe rerse de los chistes del profesor si stos son divertidos, de buen gusto y no son ofensivos para otros, o si el profesor cuenta el chiste en clases (independientemente de si es divertido y de buen gusto) y no es ofensivo para los dems. d) La puerta del ascensor debe estar abierta si el ascensor est parado, se encuentra al nivel del piso y el temporizador del ascensor an no ha terminado, o si el ascensor est detenido, se encuentra al nivel del piso y alguien presion el botn de Abrir. 4.3 Desarrolle y simplique para obtener una suma de productos. + B)(ACD + E) a) (A + B)(C + B)(D 19
Captulo 4: Funciones Booleanas b) (A + B + C )(A + C + D)(B + D ) Solucin + BE a) ACD b) A B + A D + B C + C D
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4.4 Descomponga cada una de las siguientes expresiones en factores para obtener un producto de sumas. a) AB + C D b) WX + WY X + ZYX c) A BC + EF + DEF d) XYZ + W Z + XQ Z e) ACD + C D + A C f ) A + BC + DE Solucin a) (A + C )(B + C )(A + D )(B + D ) b) (W + Z)(W + Y)X c) (A + E)(B + E)(C + E)(A + D + F)(B + D + F)(C + D + F) d) Z(W + X)(Q + W + Y) e) (C + D )(A + D ) f ) (A + B + D)(A + C + D)(A + B + E)(A + C + E) 4.5 Reduzca la siguiente funcin a una suma mnima de productos, donde es la operacin XOR, y es la operacin NEXOR. F = WXY + (W Y X) + (Y WZ) Solucin + WY + WY + WX + XY + YZ F = WX 4.6 Para cada una de las siguientes expresiones, obtenga un producto de sumas. a) H I + JK b) ABC + A B C + CD c) AB + ACD + ADE d) AB C + B CD + EF e) WX Y + W X + W Y f ) AB + (CD + E)
Captulo 4: Funciones Booleanas Solucin Los productos de sumas pedidos son: a) (H + J)(H + K)(I + J)(I + K) b) C(A + B + D)(A + B + D) c) A(B + D)(B + C + E ) d) (B + E)(C + E)(A + D + E)(B + F )(C + F )(A + D + F ) e) Y (X + W ) f ) (A + C + E)(A + D + E)(B + C + E)(B + D + E)
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4.7 Reduzca las siguientes funciones a su forma mnima de suma de productos: a) F(A, B, C, D) = ABC[AC + BC(AC)] + (A + C )(AC + B C ) b) F(A, B, C, D) = A B C + (A + B + C ) + A B C D Solucin Las sumas de productos equivalentes son a) F(A, B, C, D) = B C + A C + BC b) F(A, B, C, D) = A C + AB D 4.8 Use lgebra booleana para convertir la ecuacin F(x, y, z, t ) = x y z t a la forma cannica de suma de productos. Solucin F(x, y, z, t ) = m(1, 2, 4, 7, 8, 11, 13, 14) m(0, 1, 2, 6, 7, 14, 15).
4.9 Dada la funcin F(A, B, C, D) =
a) Halle la expresin en trminos producto de F. b) Halle la expresin en trminos suma de F. Solucin a) A B C D + A B C D + A B CD + A BCD + A BCD + ABCD + ABCD b) (A+ B+ C + D )(A+ B + C+ D)(A+ B + C+ D )(A + B+ C+ D)(A + B+ C+ D )(A + B+ C + D)(A + B+ C + D )(A + B + C+ D)(A + B + C+ D ) 4.10 Un circuito combinacional tiene cuatro entradas A, B, C, D y cuatro salidas, W, X, Y, Z. La salida representa un nmero en cdigo Exceso-3 cuyo valor es igual al nmero de unos presentes en la entrada. Por ejemplo, si ABCD = 1101, entonces la salida debe ser WXYZ = 0110. a) Halle las expansiones en trminos producto para X, Y y Z. Encuentre luego expresiones reducidas en forma de suma de productos para X, Y y Z.
Captulo 4: Funciones Booleanas
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b) Halle las expansiones en trminos suma para X, Y y Z. Encuentre luego expresiones reducidas en forma de producto de sumas para X, Y y Z. Solucin a) X= Y= Z= m(1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15) m(0, 7, 11, 13, 14, 15) m(0, 3, 5, 6, 9, 10, 12, 15)
X = A+ B+ C+ D Y = A B C D + ABD + ABC + ACD + BCD Z = A B C D + A B CD + A BC D + A BCD + ABC D + ABCD + AB C D + AB CD b) X = M(0) Y = M(1, 2, 3, 4, 5, 6, 8, 9, 10, 12) Z = M(1, 2, 4, 7, 8, 11, 13, 14) X = (A + B + C + D) Y = (A + C + D)(B + C + D )(B + C + D)(A + B + D)(A + B + C) (A + B + D ) Z = (A + B + C + D )(A + B + C + D)(A + B + C + D) (A + B + C + D)(A + B + C + D )(A + B + C + D ) (A + B + C + D )(A + B + C + D) 4.11 Sea la funcin f (w, x, y, z ) = m(0, 8, 13, 14, 15). Un compaero suyo insiste que esta funcin puede escribirse como una combinacin de una funcin g () de 2 variables y una funcin h() de 3 variables, de la forma h(g (y, z ), w, x). Indique si esto es as, y en caso positivo, escriba las ecuaciones para g () y h(). Solucin Hay dos posibles soluciones: z y h(g, w, x) = xg + wxg a) g (y, z ) = y g + wxg b) g (y, z ) = y + z y h(g, w, x) = x 1 x3 x4 + x1 x2 x3 x4 . Sean 4.12 Sea la expresin de 4 variables x1 x3 + x1 x3 x4 + x adems los siguientes costos:
Captulo 4: Funciones Booleanas
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realizar la suma exclusiva de 2 expresiones Booleanas cuesta 90 pesos realizar el producto de 2 expresiones Booleanas cuesta 30 pesos realizar la suma de 2 expresiones Booleanas cuesta 10 pesos obtener el complemento de una expresin Booleana cuesta 5 pesos Determine algebraicamente una expresin equivalente que minimice el costo de su realizacin. Solucin 3 + Una realizacin mnima en forma de suma de productos es: x1 x3 + x1 x x4 . Implementar esta expresin tiene un costo de 90 pesos. Alternativamente, implementar el producto de sumas equivalente (x1 + x3 + x4 )(x1 + 3 + x4 ) tiene un costo de 80 pesos. Mejor an, la expresin equivalente x (x1 + x3 )(x1 + x3 ) + x4 tiene un costo de 70 pesos. Asimismo, la expresin ((x1 + x3 ) + (x1 + x3 ) ) + x4 ) tiene un costo de slo 65 pesos, al eliminar completamente las operaciones producto. Finalmente, la expresin 3 ) + (x 1 + x3 ) + x4 ) tiene un costo de slo 60 pesos. (x1 + x 4.13 Un circuito combinacional tiene cuatro entradas A, B, C, D y cuatro salidas, W, X, Y, Z. La salida representa un nmero en cdigo Reejado Exceso-3 cuyo valor es igual al nmero de bits iguales a 0 presentes en la entrada. Por ejemplo, si ABCD = 1001, entonces la salida debe ser WXYZ = 0111. a) Muestre las 4 entradas y las 4 salidas en una tabla de verdad. b) Escriba expresiones cannicas abreviadas como sumas de minitrminos para las salidas X, Y y Z. c) Halle expresiones mnimas como producto de sumas para X, Y y Z. Solucin
Captulo 4: Funciones Booleanas a) ABCD bits en 0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 b) W(A, B, C, D) = 0 X(A, B, C, D) = Y(A, B, C, D) = Z(A, B, C, D) = c) W(A, B, C, D) = 0 X(A, B, C, D) = (A + B + C + D ) Y(A, B, C, D) = (B + C + D)(A + C + D)(A + B + C)(A + B + D) Z(A, B, C, D) = (A + B + C + D)(A + B + D )(A + B + C ) (A + C + D )(B + C + D ) m(0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14) m(3, 5, 6, 7, 9, 10, 11, 12, 13, 14, 15) m(1, 2, 3, 4, 5, 6, 8, 9, 10, 12) 4 3 3 2 3 2 2 1 3 2 2 1 2 1 1 0 WXYZ 0100 0101 0101 0111 0101 0111 0111 0110 0101 0111 0111 0110 0111 0110 0110 0010
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Captulo
Minimizacin de funciones mediante mapas de Karnaugh

5.1 Escriba la suma mnima de productos para cada una de las siguientes funciones utilizando un mapa de Karnaugh. a) f 1 (a, b, c ) = m0 + m2 + m5 + m6 b) f 2 (d, e, f ) = m(0, 1, 2, 4) + r s + rs c) f 3 (r, s, t ) = r t d) f 4 (x, y, z ) = M0 M5 Solucin + bc + abc a) f 1 (a, b, c ) = ac b) f 2 (d, e, f ) = d e + e f + d f +t c) f 3 (r, s, t ) = r d) f 4 (x, y, z ) = y + xz + x z 5.2 Represente la funcin F(A, B, C, D) = A B +CD +ABC+A B CD +ABCD en un mapa de Karnaugh. Halle la suma mnima de productos para F y F. Solucin a) F(A, B, C, D) = A B + CD + ABC b) F(A, B, C, D) = A BD + AB D + BD + AD + CD, B C) D + A( 5.3 Dada la funcin F(A, B, C, D) = AB a) Exprsela como una sumatoria de minitrminos. b) Encuentre una expresin mnima como producto de sumas utilizando un mapa de Karnaugh. 25
Captulo 5: Minimizacin de funciones mediante mapas de Karnaugh Solucin M(3, 4, 5, 6, 7, 8, 10, 11, 14, 15) +B A + C) b) F(A, B, C, D) = (A + B + D)(B + C + D)( a) F(A, B, C, D) =
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5.4 Para las siguientes funciones Booleanas P(A, B, C, D) = m(0, 2, 4, 7, 8, 10) y Q(A, B, C, D) = ABD + B C D, use mapas de Karnaugh para encontrar la funcin R = P Q en forma de producto de sumas. Solucin + D)( +B A + D)(A + B + C + D) R(A, B, C, D) = (B + C 5.5 Un circuito combinacional recibe como argumento un nmero en cdigo binario BCD2421, y genera una salida z que toma valor 1 si las entradas x3 x2 x1 x0 contienen un nmero vlido. a) Represente la salida z en un mapa de Karnaugh. b) Identique los implicantes primarios esenciales y no esenciales. c) Escriba una ecuacin mnima SoP para la salida z . Solucin a) El mapa de Karnaugh de la salida z es x3 x2 x1 x0 00 01 11 10 00 1 1 1 1 01 11 1 0 0 0 1 1 1 1 10 0 0 1 0
b) Implicantes primarios esenciales: x3 x2 y x3 x2 . Implicantes primarios no esenciales: x3 x1 x0 , x2 x1 x0 , x2 x1 x0 , x3 x1 x0 c) Una ecuacin mnima para la salida es z = x3 x2 + x3 x2 + x3 x1 x0 + x3 x1 x0
5.6 Use mapas de Karnaugh para simplicar la siguiente funcin, donde d () indica los minitrminos superuos. F(A, B, C, D, E) = + m(0, 7, 11, 13, 14, 15, 16, 23, 28, 29, 30, 31) d (1, 2, 8, 9, 17, 19, 25)
Captulo 5: Minimizacin de funciones mediante mapas de Karnaugh Solucin F(A, B, C, D, E) = ABC + CDE + B C D + A BE + BCD 5.7 Encuentre una suma mnima de productos para la siguiente funcin. f (a, b, c, d ) = M(5, 7, 13, 14, 15) D(1, 2, 3, 9) Solucin f (a, b, c, d ) = (b + d )(a + b + c )
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5.8 La siguiente gura presenta un mapa de Karnaugh de 5 variables. Encuentre una expresin mnima de suma de productos para esta funcin. cde ab 00 01 11 10 Solucin f (a, b, c, d, e ) = a e + abe + cd e + abcd 5.9 El cdigo reejado exceso 3 es un cdigo adyacente simtrico. Se desea disear un circuito digital que reciba como entrada un dgito X = x3 x2 x1 x0 en cdigo reejado exceso 3, y que entregue como salida otro dgito Y = y3 y2 y1 y0 , tal que Y sea el equivalente en cdigo BCD8421 de X. Escriba los mapas de Karnaugh para las 4 variables y3 y2 y1 y0 , y muestre las ecuaciones mnimas como productos de sumas para cada una. Solucin Los mapas de Karnaugh pedidos se muestran a continuacin. 000 1 1 0 X 001 011 0 0 X 0 0 0 1 0 010 1 X 0 0 110 1 1 0 0 111 101 0 1 1 0 0 0 X 0 100 1 1 X 1
Captulo 5: Minimizacin de funciones mediante mapas de Karnaugh
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x3 x2 x1 x0 00 01 11 10 00 01 X X X 0 0 0 0 0 y3 11 10 0 0 0 1 X X X 1 x1 x0 00 01 11 10
x3 x2 00 01 X X X 0 1 0 0 0 y2 11 10 1 1 1 0 X X X 0
x3 x2 x1 x0 00 01 11 10 00 01 X X X 0 0 1 1 0 y1 11 10 0 1 1 0 X X X 0 x1 x0 00 01 11 10
x3 x2 00 01 X X X 0 0 1 0 1 y0 11 10 1 0 1 0 X X X 1
Entonces, las ecuaciones para las variables de salida son:

y3 = x3 x1 x0 y2 = (x1 + x0 )(x3 + x0 ) y1 = x0 y0 = (x3 + x1 + x0 )(x3 + x1 + x0 )(x3 + x1 + x0 )(x3 + x2 + x1 + x0 )(x3 + x2 )
5.10 Un codicador de posicin de un eje proporciona una seal de 4 bits que indica la posicin del eje en incrementos de 30 grados, utilizando el cdigo de la tabla adjunta. Disee un circuito lgico que indique en qu y O/ E para cuadrante se encuentra el eje, usando dos bits llamados N / S indicar Norte/Sur y Oeste/Este, respectivamente.
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Cuadrante Noreste Noreste Noreste Noroeste Noroeste Noroeste Suroeste Suroeste Suroeste Sureste Sureste Sureste Solucin = x N/ S 3 = x + x2 x0 O/ E 1
Posicin 0 300 30 600 60 900 90 1200 120 1500 150 1800 180 2100 210 2400 240 2700 270 3000 300 3300 330 3600
x3 x2 x1 x0 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011
5.11 Utilice el mtodo de minimizacin de Karnaugh para obtener una expresin simplicada para la funcin f (A, B, C, D) = en la forma de: a) suma de productos b) producto de sumas Solucin B D +A + BC a) suma de productos: F(A, B, C, D) = A + B)(A + C)( B + D) b) producto de sumas: F(A, B, C, D) = (A m(0, 1, 2, 3, 4, 6, 12) + d (5, 10, 11, 13)
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5.12 Un circuito posee dos entradas, X e Y, donde cada una de ellas corresponde a un nmero binario de 2 bits, de la forma X = x1 x0 , e Y = y1 y0 . La salida Z del circuito es 1 si el valor absoluto de la diferencia entre X e Y es menor o igual a 1. Es decir, Z = 1 si y slo si |X Y| 1. a) Represente la salida Z en un mapa de Karnaugh. b) Identique los implicantes primarios esenciales y no esenciales. c) Escriba una ecuacin mnima de suma de productos para la salida Z que utilice el mnimo nmero de variables complementadas. Solucin a) El mapa de Karnaugh de la salida Z es x1 x0 y1 y0 00 01 11 10 00 01 1 1 0 0 1 1 0 1 11 10 0 0 1 1 0 1 1 1
b) Los implicantes primarios esenciales son: x1 y1 y x1 y1 , y los impli cantes primarios no esenciales son: x1 x0 y0 , x1 x0 y0 , x0 y1 y0 , x0 y1 y0 c) La ecuacin mnima de suma de productos pedida es z = x1 y1 + x1 y1 + x1 x0 y0 + x0 y1 y0
5.13 La siguiente gura presenta un mapa de Karnaugh de 5 variables. Encuentre una expresin mnima de producto de sumas para la funcin F representada en este mapa. cde ab 00 01 11 10 000 1 0 0 X 001 011 1 0 1 0 1 1 1 0 010 0 0 1 X 110 0 0 1 0 111 101 0 1 1 0 X 1 0 0 100 1 0 1 1
Captulo 5: Minimizacin de funciones mediante mapas de Karnaugh Solucin Una posible solucin es
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F = (a + b + e )(a + c + d + e )(a + b + c + d )(b + d + e )(a + b + e )(b + c + e )(b + c + d + e ) 5.14 Dada la funcin Booleana F(A, B, C, D) = m(0, 1, 3, 5, 6, 8, 14)+ d (2, 4, 13),
a) Represente esta funcin en un mapa de Karnaugh b) Obtenga una expresin mnima como suma de productos c) Indique qu valores asign a los minitrminos redundantes Solucin a) Su representacin en un mapa de Karnaugh es: AB CD 00 01 00 01 11 10 1 1 1 X X 1 0 1 11 10 0 X 0 1 1 0 0 0
b) Su expresin mnima como suma de productos es F(A, B, C, D) = A B + A C + BCD + B C D . c) Las agrupaciones realizadas asignaron un valor 1 a los minitrminos 2 y 4, y un valor 0 al minitrmino 13.
Captulo
Minimizacin de funciones mediante los mtodos de Quine-McCluskey y Petrick

6.1 Halle una expresin en forma de suma de productos mnima para la funcin F(a, b, c, d, e ) = m(0, 2, 6, 7, 8, 10, 11, 12, 13, 14, 16, 18, 19, 29, 30) + d (4, 9, 21) utilizando el mtodo de Quine-McCluskey. Solucin Una expresin mnima en forma de suma de productos es F(a, b, c, d, e ) = a e + a bc + b c e + bcd e + bcde + ab c d + a b cd . 6.2 Halle todos los implicantes primos de la funcin F(x, y, z, t ) dada por m(7, 12, 14, 15)+ d (1, 3, 5, 8, 10, 11, 13) utilizando el mtodo de QuineMcCluskey, y adems encuentre todas las soluciones mnimas utilizando el mtodo de Petrick. Solucin Los implicantes primos son x t , xt , zt , yt , xz e xy . En este caso, no hay implicantes primos esenciales. El mtodo de Petrick entrega 6 soluciones, de las cuales y (x + t ) es mnima en trminos de las compuertas bsicas a utilizar. 6.3 Utilice el mtodo de Quine-McCluskey para determinar los implicantes primos e implicantes primos esenciales para la funcin f (A, B, C, D) = m(9, 12, 13, 15) + d (1, 4, 5, 7, 8, 11, 14). Luego, utilice el mtodo de Petrick para encontrar todas las soluciones mnimas. Solucin Los implicantes primos son C D, BC , AC , BD, AD, AB. En este caso, no hay implicantes primos esenciales. El mtodo de Petrick entrega 7 soluciones, de las cuales A(C + D), A(B + C ) y A(B + D) son mnimas en trminos de las compuertas bsicas a utilizar. 32
Captulo 6: Minimizacin de funciones mediante los mtodos de Quine-McCluskey y Petrick
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6.4 Minimice la funcin F(a, b, c, d ) = m(0, 2, 6, 8, 9, 10, 12)+ d (5, 7, 14) utilizando el mtodo de Quine-McCluskey, identicando los implicantes primarios e implicantes primarios esenciales. Solucin Los implicantes primos son b d , cd , ad , a bc , ab c y a bd . Los implicantes primos esenciales son ab c , b d y ad . La forma mnima es, entonces, F(a, b, c, d ) = ab c + b d + ad + cd . 6.5 Minimice la funcin f (A, B, C, D) = M(0, 1, 4, 5, 6, 8, 10, 13, 15) d (2, 7, 9) como suma de productos usando el mtodo de Quine-McCluskey. Luego, utilice el mtodo de Petrick para escoger una solucin mnima. Solucin Los implicantes primos son ABD , AB D, B CD, A CD y A B C. El implicante primo ABD es esencial. El mtodo de Petrick encuentra 3 posibles soluciones, de las cuales la solucin mnima es f (A, B, C, D) = ABD + B CD. 6.6 Dada la funcin F(X, Y, Z, T) = m(1, 7, 10, 11, 13) + d (5, 8, 15), utilice el mtodo de minimizacin de Quine-McCluskey para identicar los implicantes primos esenciales y no-esenciales, y el mtodo de Petrick para encontrar todas las soluciones mnimas en la forma de suma de productos. Solucin Los implicantes primos esenciales son YT y X Z T. Los implicantes primarios no esenciales son XY T , XY Z y XZT. Mediante el mtodo de Petrick, se puede determinar que la solucin mnima es YT+X Z T+XY Z. 6.7 Sea la funcin F(x, y, z, t ) = m(0, 5, 7, 8, 9, 14, 15) + d (1, 6, 11). Identique los implicantes primos esenciales y no esenciales usando el mtodo de Quine-McCluskey y encuentre todas las expresines de suma de productos mnimas utilizando este mtodo. Solucin Los implicantes primos esenciales son yz y y z . Los implicantes primarios no esenciales son x z t , x yt , xy t y xzt . Existen dos formas mnimas de suma de productos: yz + y z + x z t y yz + y z + x yt . Ambas formas son la suma de 3 productos, y usan 7 literales.
Captulo
Diseo de circuitos combinacionales

Circuitos con compuertas lgicas estndar
7.1 Toda funcin puede implementarse ya sea en su forma directa o en su forma inversa, con una compuerta NOT aadida a la seal de salida. Suponga que el costo de un circuito es proporcional slo al nmero y tipo de las compuertas AND y OR que lo implementan, es decir, que las compuertas NOT son de costo cero. En ese caso, determine algebraicamente cul forma de la funcin (directa o inversa) se simplica al circuito de menor costo para la funcin f (x, y, z ) = x y z + x y z + xy z + xy z + xyz , indicando el costo. Solucin Toda funcin puede implementarse en forma de suma de productos producto de sumas. El costo de estas dos formas puede ser equivalente, o bien, una de las formas dar un circuito de costo mnimo. Adems, ambas formas puede implementarse directa inversamente. Para toda funcin, dada una forma de costo mnimo, siempre es posible construir una forma inversa que tambin tenga costo mnimo cambiando todas las compuertas AND por OR, y OR por AND, y negando la salida. En general, esto se cumple slo si las compuertas NOT son de costo cero. Para la funcin f (x, y, z ) = x y z + x y z + xy z + xy z + xyz dada, una funcion directa de costo mnimo es f (x, y, z ) = y + xz , cuyo costo es un OR de dos entradas y un AND de dos entradas. La funcin inversa equivalente es f (x, y, z ) = y (x + z ), cuyo costo tambin es un OR de dos entradas y un AND de dos entradas.
34
Captulo 7: Diseo de circuitos combinacionales
35
7.2 Disee un circuito comparador de 2 bits utilizando slo compuertas NAND. Las entradas al circuito son X = x1 x0 y Y = y1 y0 , y las salidas son Z = z1 z0 , donde 0 if X = Y 1 if X > Y Z= 2 if X < Y Solucin La gura 7.1 muestra una posible solucin construida usando slo compuertas NAND.
x1
y 1
x0 y y 1 0
x1 x0 y 0
x y x 1 0 0
x y y 0 1 0
y1
x 1
z0
z1
Figura 7.1: Comparador de 2 bits construido con compuertas NAND
7.3 Disee una compuerta XOR de dos entradas F(x, y ) = x y en base a 4 compuertas NAND de dos entradas. Suponga que no dispone de las ni y . entradas x Solucin La gura 7.2 muestra una posible solucin.
x F(x,y) y
Figura 7.2: Compuerta XOR construida con compuertas NAND de 2 entradas
Captulo 7: Diseo de circuitos combinacionales 7.4 Considere la siguiente funcin lgica F(A, B, C, D) = m(0, 4, 5, 10, 11, 13, 14, 15)
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a) Halle dos circuitos mnimos diferentes que implementen F. Identique en cada circuito dos potenciales peligros. b) Disee un circuito AND-OR para que F no presente ningn peligro potencial. Solucin El mapa de Karnaugh de la funcin pedida es AB CD 00 00 01 11 10 1 0 0 0 01 11 1 1 0 0 0 1 1 1 10 0 0 1 1
a) Los dos circuitos mnimos se obtienen implementando las siguientes funciones. La primera puede ser implementada usando una compuerta OR de 3 entradas, 2 compuertas AND de 3 entradas, y una compuerta AND de 2 entradas. La segunda puede ser implementada usando una compuerta AND de 3 entradas, 2 compuertas OR de 3 entradas, y una compuerta OR de 2 entradas. Entonces, si suponemos que el costo de una compuerta es proporcional al nmero de entradas, ambas funciones tienen un costo similar. F(A, B, C, D) = AC + BC D + A C D F(A, B, C, D) = (A + C )(A + C + D)(B + C + D ) b) La funcin F original puede ser implementada por el circuito ANDOR AC + BC D + A C D + A BC + ABD, el cual contiene 2 trminos redundantes y as no presenta peligros potenciales. 7.5 Implemente la funcin Z = AE+BDE+BCEF utilizando slo compuertas lgicas NOR de dos entradas, minimizando el nmero de compuertas a utilizar. Suponga que dispone de las entradas en sus versiones con y sin complemento.
Captulo 7: Diseo de circuitos combinacionales Solucin
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La funcin anterior puede reescribirse como la red OR-AND Z = E(A + B(D + CF)), la que a su vez puede implementarse utilizando slo 5 compuertas NOR de dos entradas, como se muestra en la gura 7.3.
D C F B E A
Figura 7.3: Implementacin usando compuertas NOR
7.6 Dada la siguiente funcin lgica F(A, B, C, D) = m(2, 4, 5, 7, 10, 11, 13, 14, 15)
a) Disee un circuito usando slo compuertas NAND de 2 entradas. b) Disee un circuito utilizando slo compuertas NOR de 2 entradas. Si tuviese que escoger, qu diseo implementara? Solucin El mapa de Karnaugh de la funcin es AB CD 00 00 01 11 10 0 0 0 1 01 11 1 1 1 0 0 1 1 1 10 0 0 1 1
a) La funcin dada puede escribirse como la red AND-OR F(A, B, C, D) = B(D+A C )+C(A+B D ), que puede implementarse usando 7 NAND de 2 entradas, como se muestra en la gura 7.4. b) La funcin dada puede escribirse como la red OR-AND F(A, B, C, D) = (A+(B+D )(BC+D))(C+B(A +D), que a su vez puede implementarse utilizando 10 compuertas NOR de 2 entradas, como se muestra en la gura 7.5.

A B D A C D C
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F
B
Figura 7.4: Ejercicio 7.6a: implementacin con NANDs
A D B B D D A B C C
Figura 7.5: Ejercicio 7.6b: implementacin con NORs
Circuitos con mltiples salidas

7.7 Halle un circuito mnimo de compuertas lgicas NOR-NOR con dos niveles para implementar las siguientes funciones. Considere si realizar un circuito con mltiples salidas es ms conveniente que la realizacin de 3 circuitos independientes. f 1 (a, b, c, d ) = f 2 (a, b, c, d ) = f 3 (a, b, c, d ) = Solucin Los mapas de Karnaugh de las funciones f 1 , f 2 y f 3 se muestran a continuacin. m(10, 11, 12, 15) + m(0, 4, 8, 9) + d (4, 8, 14)
d (1, 10, 12) d (5, 9, 12)
m(4, 11, 13, 14, 15) +
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ab cd 00 01 11 10 00 0 0 0 0 01 11 X 0 0 0 f1 1 0 1 X 10 X 0 1 1 cd 00 01 11 10 00 01 1 X 0 0 1 0 0 0
ab 11 10 X 0 0 0 f2 1 1 0 X cd 00 01 11 10 00 01 0 0 0 0 1 X 0 0
ab 11 10 X 1 1 1 f3 0 X 1 0
Estas funciones pueden realizarse en forma independiente como las redes OR-AND f 1 (a, b, c, d ) = a(c + d ) f 2 (a, b, c, d ) = c (b + d ) f 3 (a, b, c, d ) = (b + d )(a + c )(a + b ) La implementacin de estas funciones como una red NOR-NOR se muestra en la gura 7.6 y requiere de 7 compuertas NOR de 2 entradas y 1 compuerta NOR de 3 entradas, y 12 literales. En este caso, no es posible disear un circuito con mltiples salidas que reduzca el nmero y/o complejidad de las compuertas NOR mediante la reutilizacin de trminos compartidos.
a c d b d
f1
f2
d a c a b
f3
Figura 7.6: Ver ejercicio 7.7
7.8 Disee un circuito de compuertas lgicas NOR mnimo de dos niveles para implementar las funciones f 1 (a, b, c, d ) = m(1, 2, 4, 5, 6, 8, 10, 12, 14) y f 2 (a, b, c, d ) = m(2, 4, 6, 8, 10, 11, 12, 14, 15). Utilice tantas compuertas comunes como sea posible. Compare el nmero de compuertas y de literales con un diseo que considere las funciones de forma independiente.
Captulo 7: Diseo de circuitos combinacionales Solucin
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Los mapas de Karnaugh de las funciones f 1 y f 2 se muestran a continuacin. ab cd 00 01 11 10 00 01 0 1 0 1 1 1 0 1 f1 11 10 1 0 0 1 1 0 0 1 cd 00 01 11 10 ab 00 01 0 0 0 1 1 0 0 1 f2 11 10 1 0 1 1 1 0 1 1
Las expresiones mnimas como producto de sumas para estas funciones son: f 1 = (c + d )(a + d )(a + b + c + d ) f 2 = (a + d )(c + d )(a + b + c ) Esta implementacin requiere como mnimo 1 compuerta NOR de 4 entradas, 3 compuertas NOR de 3 entradas y 4 compuertas NOR de 2 entradas, y utiliza 15 literales. Alternativamente, las funciones pueden escribirse como las redes ORAND siguientes, donde los tres primeros trminos de cada funcin son compartidos. Esta implementacin requiere como mnimo 3 compuertas NOR de 4 entradas, y 4 compuertas NOR de 3 entradas, y utiliza 16 literales. f 1 = (a + b + c + d )(a + c + d )(a + c + d )(a + c + d ) f 2 = (a + b + c + d )(a + c + d )(a + c + d )(a + c + d ) Ambas implementaciones se muestran en la gura 7.7. 7.9 Halle un circuito mnimo de compuertas lgicas NAND-NAND con dos niveles para implementar las siguientes funciones. Considere si realizar un circuito con mltiples salidas es ms conveniente que la realizacin de 3 circuitos independientes. Z1 (a, b, c, d ) = Z2 (a, b, c, d ) = Z3 (a, b, c, d ) = m(0, 1, 7, 8, 9) m(0, 2, 6, 7, 8, 9, 10, 13, 15) m(0, 2, 6, 7, 8, 10)

c d a d a b c d a d c d a b c a c d a c d
41
f1
a b c d a c d
f1
f2
f2
a c d
Figura 7.7: Implementaciones alternativas para el ejercicio 7.8
Solucin Los mapas de Karnaugh de las funciones Z1 , Z2 y Z3 son: ab cd 00 01 11 10 00 1 1 0 0 01 11 0 0 1 0 Z1 0 0 0 0 10 1 1 0 0 cd 00 01 11 10 00 01 1 0 0 1 0 0 1 1 Z2 ab 11 10 0 1 1 0 1 1 0 1 cd 00 01 11 10 00 01 1 0 0 1 0 0 1 1 Z3 ab 11 10 0 0 0 0 1 0 0 1
Estas funciones pueden realizarse en forma independiente en forma de suma de productos como sigue: Z1 (a, b, c, d ) = b c + a bcd Z2 (a, b, c, d ) = b d + a bc + abd + ab c Z3 (a, b, c, d ) = b d + a bc La implementacin independiente de estas funciones como una red NANDNAND requiere de 2 compuertas NAND de 4 entradas, 4 compuertas
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NAND de 3 entradas, 5 compuertas NAND de 2 entradas, y 22 literales, y se muestra en la gura 7.8.

b c a b c d b d a b c b
z1
d a b c a b d
z2
z3
a b c
En caso de realizar un circuito de mltiples salidas, se puede observar que la funcin Z3 est contenida en la funcin Z2 , por lo que se reduce el circuito en 2 compuertas, a un circuito NAND-NAND con 2 compuertas NAND de 4 entradas, 3 compuertas NAND de 3 entradas, 3 compuertas NAND de 2 entradas, y 17 literales, lo que se muestra en la gura 7.9.
b c a b c d b
z1
d a b c a b d a b c
z3
z2
43
7.10 Realice las siguientes 3 funciones como circuitos independientes de 2 niveles AND-OR. Luego, realice un nuevo diseo, pero esta vez minimizando el nmero de compuertas a utilizar. Compare sus circuitos. F(x, y, z, u ) = G(x, y, z, u ) = H(x, y, z, u ) = Solucin Los mapas de Karnaugh de las funciones F, G y H se muestran a continuacin. xy zu 00 01 11 10 00 1 1 1 1 01 11 1 1 0 0 F 1 0 0 0 10 1 1 1 0 zu 00 01 11 10 xy 00 01 0 1 0 1 0 0 1 1 G 11 10 1 0 0 1 1 1 0 1 zu 00 01 11 10 xy 00 01 0 0 1 0 1 1 1 1 H 11 10 1 0 0 1 1 0 1 1 m(0, 1, 2, 3, 4, 5, 8, 9, 11, 12) m(1, 2, 6, 7, 8, 9, 10, 12, 14) m(3, 4, 5, 6, 7, 8, 10, 11, 12, 14)
Estas funciones pueden realizarse en forma independiente como sigue: F(x, y, z, u ) = x z + x y + z u + y u G(x, y, z, u ) = zu + x yz + y z u + xu H(x, y, z, u ) = x y + xu + y zu Esta implementacin, que se muestra en la gura 7.10, requiere 2 compuertas OR de 4 entradas, 1 compuerta OR de 3 entradas, 8 compuertas AND de 2 entradas, 3 compuertas AND de 3 entradas, y 25 literales. Alternativamente, las funciones F, G y H pueden implementarse utilizando las siguientes ecuaciones: F(x, y, z, u ) = y zu + y z u + x y + z u + x yz G(x, y, z, u ) = xu + y z u + zu + x yz H(x, y, z, u ) = xu + y zu + x yz + x yz Esta implementacin, que se muestra en la gura 7.11, requiere 2 compuertas OR de 4 entradas, 1 compuerta OR de 5 entradas, 4 compuertas AND de 2 entradas, 4 compuertas AND de 3 entradas, y 20 literales.

x z x y z u y u z u x y x
44
x u x y z y z u
u y z u
Figura 7.10: Solucin utilizando compuertas AND-OR
y z u y z u x
y z
u z
u x
u x y z x y z
Figura 7.11: Solucin utilizando compuertas AND-OR compartidas
7.11 Sean las siguientes funciones Booleanas de 4 variables: f 1 (a, b, c, d ) = f 2 (a, b, c, d ) = f 3 (a, b, c, d ) = m(0, 2, 6, 10, 11, 14, 15) m(0, 3, 6, 7, 8, 9, 12, 13, 14, 15) m(0, 3, 4, 5, 7, 10, 11, 12, 13, 14, 15)
a) Encuentre expresiones mnimas de la forma suma-de-productos para cada una de estas funciones, en forma individual. Realice un circuito combinacional usando compuertas AND y OR, e indique el nmero y tipo de compuertas, y el nmero de literales de su diseo. b) Realice ahora un circuito combinacional usando slo compuertas NAND que implemente una solucin de 2 niveles que minimice el nmero total de compuertas. Compare el nmero de compuertas y de literales de este diseo con el diseo anterior.
45
c) Suponga ahora que slo tiene disponibles las entradas sin complementar y que en paol slo tienen disponibles circuitos integrados de los siguientes tipos: 7404, que contiene 6 inversores 7400, que contiene 4 NAND de 2 entradas cada uno 7410, que contiene 3 NAND de 3 entradas cada uno Adems, cada chip cuesta $250. Encuentre, entonces, la implementacin ms barata posible para estas funciones. Solucin Los mapas de Karnaugh de las funciones f 1 , f 2 y f 3 se muestran a continuacin. ab cd 00 01 11 10 00 1 0 0 1 01 11 0 0 0 1 f1 0 0 1 1 10 0 0 1 1 cd 00 01 11 10 00 01 1 0 1 0 0 0 1 1 f2 ab 11 10 1 1 1 1 1 1 0 0 cd 00 01 11 10 00 01 1 0 1 0 1 1 1 0 f3 ab 11 10 1 1 1 1 0 0 1 1
a) La gura 7.12 muestra una posible solucin que utiliza 26 literales y 7 compuertas AND de 2 entradas, 4 compuertas AND de 3 entradas, 2 compuertas OR de 4 entradas y 1 compuerta OR de 3 entradas.
c d a c a b d a c b c c
f1
b c a c d b c d
f2
d a c a c d
f3
Figura 7.12: Solucin al ejercicio 7.11 usando compuertas AND y OR
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Las funciones implementadas son: f 1 (a, b, c, d ) = cd + ac + a b d f 2 (a, b, c, d ) = ac + bc + a cd + b c d f 3 (a, b, c, d ) = bc + cd + ac + a c d b) La gura 7.13 muestra una posible solucin que utiliza 17 literales y 3 compuertas NAND de 4 entradas, 2 compuertas NAND de 3 entradas, y 5 compuertas NAND de 2 entradas.
c d a c a b c d a c b c a c d b c
f1
f2
f3
Figura 7.13: Solucin al ejercicio 7.11 usando compuertas NAND
c) La gura 7.14 muestra una posible solucin que usa slo 6 compuertas NAND de 3 entradas, 8 compuertas NAND de 2 entradas, y 4 compuertas NOT. Por ello, puede implementarse utilizando 5 chips a un costo total de $1250. 7.12 Sean las siguientes funciones de 6 variables: G =AC E + AC F + AD E + AD F + BCDE F H =A BCD + ACE + ACF + BCE + BCF a) Disee un circuito combinacional de dos niveles para estas 2 funciones, sin considerar trminos compartidos. Indique el nmero y tipo de todas las compuertas utilizadas. Suponga que Ud. no dispone del complemento de las variables de entrada. b) Disee ahora un circuito combinacional minimizando el nmero total de compuertas usadas. Ud. slo tiene disponibles compuertas NAND de 2 y 3 entradas. Suponga que Ud. no dispone del complemento de las variables de entrada. Solucin a) La gura 7.15 muestra una posible solucin que usa 2 compuertas OR de 5 entradas, 5 compuertas NOT, 8 compuertas AND de 3 entradas, 1 compuerta AND de 4 entradas y 1 compuerta AND de 5 entradas. El circuito tiene, entonces, 17 compuertas.
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f1
f2
f3
Figura 7.14: Solucin al ejercicio 7.11 usando compuertas NAND de 2 entradas
A CE
A CF
A DE
A DF
B C D EF A C E
ACF
BCE
BCF
AB C D
Figura 7.15: Solucin al ejercicio 7.12 usando compuertas AND y OR
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b) Si se denen X = E + F y Y = CD, las ecuaciones anteriores pueden escribirse como G =AXY + BX Y H =A BY + ACX + BCX Entonces, estas funciones pueden implementarse usando slo 8 compuertas NAND de 2 entradas y 6 compuertas NAND de 3 entradas, es decir, 14 compuertas NAND, como se muestra en la gura 7.16.
E A F X B A B C Y A C D B C
Figura 7.16: Solucin al ejercicio 7.12 usando compuertas NAND de 2 y 3 entradas
Captulo
Bloques estandarizados
Multiplexores y demultiplexores
8.1 Implemente un multiplexor de 8 entradas utilizando un decodicador de 3 entradas y compuertas NAND. 8.2 Implemente la funcin f (a, b, c, d ) = m(1, 3, 4, 9, 14, 15) usando slo un multiplexor de 4 entradas y compuertas NOR. 8.3 Implemente la funcin f (a, b, c, d ) = m(1, 3, 4, 6, 7, 9, 10, 11, 14) utilizando slo un multiplexor de 4 entradas y compuertas NAND. Utilice las seales a y b para controlar el multiplexor. 8.4 Demuestre cmo conectar dos multiplexores 2-a-1 para formar un multiplexor 3-a-1, sin utilizar ninguna otra compuerta adicional. La seleccin de entradas es como sigue: Si AB = 00, se selecciona la entrada I0 Si AB = 01, se selecciona la entrada I1 Si AB = 1, se selecciona la entrada I2 8.5 Demuestre cmo conectar dos multiplexores 4-a-1 y un multiplexor 2a-1 para formar un multiplexor 8-a-1 con tres entradas de control. 8.6 Demuestre cmo pueden conectarse cuatro multiplexores 2-a-1 y un multiplexor 4-a-1 para formar un multiplexor 8-a-1 con tres entradas de control. 8.7 Un circuito desplazador/rotador de 4 bits es un mdulo combinacional que tiene como entrada una palabra de 4 bits X = x3 x2 x1 x0 , una palabra Z = z3 z2 z1 z0 de 4 bits como salida, y 3 entradas de control, s , d y r , que actan como se indica a continuacin: Si s = 0, la salida reeja la entrada. Si s = 1, entonces la entrada es desplazada en 1 bit en la direccin indicada por d . 49
Captulo 8: Bloques estandarizados
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Si d = 0 y s = 1, entonces el circuito desplaza la entrada 1 bit a la derecha. Si d = 1 y s = 1, la entrada es desplazada a la izquierda. El bit r indica si el circuito acta como desplazador o como rotador. Es decir, si sdr = 100, la salida corresponde a la entrada desplazada a la derecha, y el nuevo bit z3 es 0. En cambio, si sdr = 101, el nuevo bit z3 corresponde al bit x0 . Asimismo, si sdr = 110, la salida corresponde a la entrada desplazada a la izquierda, y el nuevo bit z0 es 0. En cambio, si sdr = 111, el nuevo bit z0 corresponde al bit x3 . Disee este circuito usando slo multiplexores de 4 entradas. Utilice tantos como encuentre necesario. 8.8 En este ejercicio, suponga que Ud. slo dispone de circuitos multiplexores 2-a-1, donde cada uno posee dos entradas, A y B, una salida D y una seal de control C tal que si C = 0, D = A y si C = 1, D = B. Se desea implementar un circuito multiplexor 8-a-1, que posea 8 entradas, x7 . . . x0 , y una salida z , adems de tres seales de control Y = y2 y1 y0 , tal que si Y = 110, entonces z = x6 . Muestre el diagrama esquemtico del diseo pedido usando el mnimo nmero de multiplexores posibles. Cul es el nmero mnimo de multiplexores 2-a-1 necesarios para implementar un multiplexor n-a-1 de n entradas y 1 salida? Cul es el nmero mnimo de seales de control? Solucin a) La gura 8.1 muestra una posible solucin construida usando 7 multiplexores 2-a-1. b) Se necesitan como mnimo n 1 multiplexores. Esto es fcil de visualizar pensando en esta red de multiplexores como un torneo: cada multiplexor elimina una variable, y al nal debe haber slo 1 ganador, por lo que debe haber n 1 variables eliminadas. El nmero mnimo de seales de control es log2 n.
Codicadores y decodicadores
8.9 Disee un codicador de prioridad 4-a-2 utilizando mapas de Karnaugh. Minimice el nmero de compuertas lgicas y literales utilizados. Este codicador tiene 4 entradas, y1 y2 y3 y4 , y dos salidas, z1 z2 , que indican la entrada de mayor prioridad que est activa. La entrada yi +1 tiene prioridad sobre la entrada yi . Suponga que siempre hay al menos una entrada activa. 8.10 Disee un circuito que genere los bits de paridad p1 p2 p4 del cdigo Hamming para una palabra de 4 bits b0 b1 b2 b3 utilizando un decodicador de 4 entradas y compuertas OR.
Captulo 8: Bloques estandarizados x0 x1
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A D BC A D BC A D BC A D BC A D BC A D BC A D BC
x2 x3
x4 x5
x6 x7
y0
y1
y2
Figura 8.1: Multiplexor 8-a-1 construido con multiplexores 2-a-1
8.11 Genere un circuito que convierta una palabra de 4 bits en cdigo BCD 8421 a cdigo Gray de 4 bits utilizando codicadores y decodicadores de 4 bits. 8.12 Disee un conversor de cdigo Reejado Exceso 3 a cdigo BCD 8421 utilizando slo un codicador 16-a-4 y un decodicador 4-a-16. Dibuje el circuito resultante. 8.13 Disee un circuito que reciba un nmero X = x2 x1 x0 de entrada, y genere una salida Y = y2 y1 y0 tal que Y = (3X)mod 8. a) Realice un diseo utilizando un decodicador de 3 entradas y un codicador de 8 entradas. b) Realice un diseo utilizando un sumador de 3 bits. 8.14 Implemente un sumador completo de 1 bit utilizando un decodicador 3-a-8 y a) dos compuertas OR b) dos compuertas NOR
52
8.15 Se desea implementar un decodicador 3-a-6, que reciba como entrada 3 variables x2 x1 x0 y que tenga 6 salidas Z0 a Z5 . La entrada slo toma valores en el rango 000 a 101, y slo la salida Zi est activa cuando la secuencia de entrada sea igual a i , para 0 i 5. Realice este diseo utilizando slo un decodicador 2-a-4, un decodicador 1-a-2, y un nmero mnimo de compuertas AND de 2 entradas. Suponga adems que Ud. no dispone del complemento de los bits de entrada. Solucin La solucin bsica conecta x1 x0 a las entradas del decodicador 2-a-4, la entrada x2 a la entrada del decodicador 1-a-2, y utiliza 6 compuertas AND de 2 entradas para generar las seis salidas Z0 a Z5 . 8.16 Se desea construir un decodicador 4-a-10 con entradas activas altas y salidas activas bajas. Este circuito recibe como entrada un dgito decimal codicado en BCD8421 en las entradas X3 X2 X1 X0 , y posee 10 salidas Z0 a Z9 , tal que Zi = 0 si X3 X2 X1 X0 = i , o 1 en otro caso. Suponga que el circuito slo recibe dgitos decimales BCD8421 vlidos. Indique en un diagrama cmo Ud. construira este decodicador 4-a-10 utilizando slo un decodicador 3-a-8 74138 que se muestra en la gura 8.2 y el mnimo nmero posible de compuertas NAND de 2 entradas. Su circuito debe tomar en cuenta que este decodicador tiene 2 entradas de habilitacin G1 y G2, y que el decodicador est habilitado si G1 = 1 y G2 = 0.
S2 S1 S0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
G1 G2 74138
Figura 8.2: Decodicador 3-a-8 74138
Solucin Si suponemos que el circuito slo recibe dgitos BCD8421 vlidos, entonces solamente es necesario generar las salidas correspondientes a Z8 y Z9 . El circuito de la gura 8.3 muestra una posible solucin, que utiliza slo 2 compuertas NAND de 2 entradas.
53
Z9 Z8 X2 X1 X0
S2 S1 S0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
X3
G1 G2 74138
Z7 Z6 Z5 Z4 Z3 Z2 Z1 Z0
Figura 8.3: Decodicador 4-a-10 construido con decodicador 74138
Circuitos aritmticos
8.17 Disee un circuito que reste X de Y o Y de X, dependiendo del valor de la entrada de control A. Si A = 1, la salida ser X Y y si A = 0, la salida ser Y X. a) Utilice un circuito restador de 4 bits y 2 multiplexores 2-a-1 de 4 bits con entradas y salidas de bus b) Utilice un circuito restador de 4 bits y 4 buers de tres estados de 4 bits con entradas y salidas de bus, y un inversor. 8.18 Se desea disear un circuito que sume dos dgitos decimales X e Y codicados usando cdigo BCD8421 ms un bit de acarreo de entrada (carryin ), y genere como salida un dgito decimal Z y un bit de acarreo de salida (carryout ). Este sistema tiene, entonces, 9 seales de entrada y 5 seales de salida. A modo de ejemplo, si X = 4, Y = 5, y carryin = 0, entonces las salidas deben ser Z = 9 y carryout = 0. Pero, si X = 4, Y = 5, y carryin = 1, entonces las salidas de su circuito deben ser Z = 0 y carryout = 1. Asimismo, si X = 7, Y = 6, y carryin = 0, entonces las salidas de su circuito deben ser Z = 3 y carryout = 1. Disee este circuito utilizando 2 sumadores binarios de 4 bits y (quizs) algn circuito combinacional adicional. Sugerencia: ntese que el resultado de la suma decimal si X + Y > 9 puede obtenerse sumando 6 al resultado de la suma binaria. 8.19 Sean X = x3 x2 x1 x0 e Y = y3 y2 y1 y0 , respectivamente. Entonces,
54
a) Disee un circuito complementador de 4 bits. Este circuito posee 4 bits de entrada A = a3 a2 a1 a0 , 4 bits de salida B = b3 b2 b1 b0 y una seal de control C. Si C = 0, la salida B debe ser igual a la entrada A. Si C = 1, la salida B debe ser el complemento a 1 de A, es decir, [A]1 . b) Utilice ahora su circuito complementador de 4 bits y 4 sumadores completos para disear un circuito sumador/restador de 4 bits, que reciba como entradas las variables X e Y, de 4 bits cada una, y una seal adicional T que controla la operacin del circuito. Las salidas del circuito son Z = z3 z2 z1 z0 y un bit adicional W. Este circuito debe calcular la operacin X + Y cuando T es 0, y X Y en caso contrario. Recuerde que P = [P]2 = [P]1 + 1 8.20 Se desea disear un circuito comparador de 2 bits. Las entradas al circuito son los nmeros A = a1 a0 y B = b1 b0 , y las salidas son los tres bits Z Z= Z , donde Z = 1 si A B, Z= = 1 si A = B, y Z = 1 si A B. a) Suponga que Ud. dispone slo de compuertas NOR de 3 entradas, pero que las entradas A = a1 a0 y B = b1 b0 estn disponibles en sus versiones directas y complementadas. Cada compuerta NOR cuesta $100. Disee este circuito comparador utilizando un nmero mnimo de compuertas lgicas, y muestre el esquemtico de su diseo. b) Suponga ahora que le regalan un circuito decodicador 4-a-16 y un montn de puertas NOT. Realice nuevamente el diseo solicitado usando slo estas compuertas y NORs de 3 entradas, mostrando el circuito esquemtico de su diseo. Es su nueva solucin ms barata que la anterior? Solucin a) La gura 8.4 muestra una posible solucin que utiliza slo 11 compuertas NOR de 3 entradas a un costo de $1100, donde Z2 = Z , Z1 = Z= y Z0 = Z . Esta solucin hace uso de la relacin Z= = Z Z . b) La gura 8.5 muestra una posible solucin que utiliza slo 8 compuertas NOR de 3 entradas a un costo de $800, donde Z2 = Z , Z1 = Z= y Z0 = Z .
Memoria ROM, circuitos PAL y PLA

8.21 Disee un circuito sumador para dgitos decimales en cdigo Gray utilizando una memoria ROM. El sumador deber sumar dos dgitos en cdigo Gray y proporcionar tanto el resultado de la suma en cdigo Gray como el rebalse. Por ejemplo, 1011 + 1010 = 1 0010. Dibuje un diagrama
55
a1 b 1 0
a0
b 0
z2
0 a 1 b1
z1
a 0
b0
z0
Figura 8.4: Comparador diseado usando compuertas NOR
b0 b1 a0 a1
0 1 2 3
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
z1
z0
z2
Figura 8.5: Comparador diseado usando decodicador 4-a-16 y compuertas NOR
56
de bloques indicando las entradas y salidas necesarias de la ROM, as como las lneas correspondientes a las sumas 4 + 7, 7 + 0, 9 + 3 y 7 + 7. 8.22 Implemente las funciones
f 1 (a, b, c, d ) = f 2 (a, b, c, d ) =
m(1, 2, 4, 5, 6, 8, 10, 12, 14) m(2, 4, 6, 8, 10, 11, 12, 14, 15)
usando PLAs. Proporcione las tablas de las PLAs y el diagrama de conexiones internas de las mismas. 8.23 Utilice la siguiente PLA para implementar las ecuaciones:
X =A BD + A C + C D Y =A C + A D + C D + AC Z =CD + A C + A B D
8.24 Se desea disear un circuito combinacional que reciba como entrada un nmero decimal en cdigo BCD8421, y tenga como salida el cuociente Q y el resto R de la divisin de este nmero por 3, cada uno representado en 2 bits, a saber, Q1 Q0 y R1 R0 . a) Disee este circuito mnimo de dos niveles utilizando compuertas NAND b) Disee este circuito utilizando una PLA
Captulo 8: Bloques estandarizados c) Disee este circuito utilizando una memoria ROM
57
8.25 Sean las siguientes tres funciones booleanas, provenientes de un circuito dado: F1 (A, B, C, D) F2 (A, B, C, D) F3 (A, B, C, D) = = = m(2, 3, 5, 6, 7, 8, 10) m(0, 1, 2, 3, 5, 7, 8, 10) m(0, 1, 5, 6, 7, 8, 10)
a) Encuentre una implementacin de costo mnimo como suma de productos para estas funciones, y dibuje el circuito combinacional correspondiente. b) Muestre ahora una implementacin que utilice el circuito PLA de la gura 8.6. Complete el diagrama indicando entradas, salidas y conexiones a realizar.
Figura 8.6: Circuito PLA. Ver ejercicio 8.25
Solucin La gura 8.7 muestra el circuito PLA que implementa las funciones pedidas como las sumas de productos F1 F2 F3 = = = AB D + A BD + A B C + A BC AB D + A BD + A B C + A B C AB D + A BD + A B C + A BC
58
ABD ABD ABC ABC ABC
F1 F2 F3
Figura 8.7: Implementacin de funciones en circuito PLA. Ver ejercicio 8.25
Captulo
Circuitos secuenciales
9.1 Analice el comportamiento de los circuitos secuenciales mostrados en las guras 9.1, 9.2 y 9.3. Identique sus tipos y caractercelos como ipop, retentores, maestro-esclavo, etc.
A Q
B Q' Reloj
Q'
Reloj
9.2 Analice el ip-op A-B de la gura 9.4, mostrando a) su tabla de transiciones 59
Captulo 9: Circuitos secuenciales
60
Q A
Q'
b) su ecuacin caracterstica c) su diagrama de estados

A Q
Q'
Captulo
10
Registros y contadores
10.1 Disee un circuito sincrnico que cuente siguiendo la secuencia decimal 3, 7, 2, 6, 3, 7, 2, 6 utilizando ip-ops D. Asegrese que este contador se autoinicialice, es decir, que todos los estados no utilizados transiten inicialmente al estado inicial del contador. 10.2 Disee un circuito contador de 3 bits con la siguiente secuencia de salida: 001, 011, 010, 100, 111, 101, 110, 001, usando a) ip-ops D b) ip-ops T En ambos casos, indique qu pasa si el valor inicial del contador es 000. 10.3 Un ip-op M-N funciona de la siguiente manera: Si MN = 00, el siguiente estado es 0 Si MN = 01, el siguiente estado es el estado actual Si MN = 10, el siguiente estado es el complemento del estado actual Si MN = 11, el siguiente estado es 1 a) Disee este ip-op utilizando compuertas NAND b) Complete la tabla 10.1 c) Utilizando esta tabla y mapas de Karnaugh, determine y minimice las ecuaciones de entrada para un contador de 3 bits construido con ip-ops MN que cuente la secuencia 000, 001, 011, 111, 101, 100, indicando adems las transiciones de los estados no especicados. 10.4 Un ip-op tipo LM funciona de la siguiente manera: Si LM = 00, el siguiente estado es 1 Si LM = 01, el siguiente estado es igual al estado actual 61
Captulo 10: Registros y contadores
62
Q(t ) 0 0 1 1
Q(t + t ) 0 1 0 1
MN
Tabla 10.1: Tabla del ip-op MN. Ver ejercicio 10.3
Si LM = 10, el siguiente estado es el complemento del estado actual Si LM = 11, el siguiente estado es 0 a) Disee este ip-op utilizando latches RS b) Complete la siguiente tabla, utilizando superuos donde sea posible: Q 0 0 1 1 Q+ 0 1 0 1 L M
c) Utilizando esta tabla y mapas de Karnaugh, disee un contador compuesto por 3 ip-ops LM que cuente la siguiente secuencia: 000, 100, 101, 111, 011, 001, 000, . . .. Dibuje el diagrama de estados, indicando las transiciones para todos los posibles estados iniciales. 10.5 Disee un circuito contador de 3 bits con la siguiente secuencia de salida: 000, 001, 011, 101, 111, 010, 000 usando ip-ops J-K. Muestre el circuito combinacional e indique qu pasa si el valor inicial del contador es 100. 10.6 Disee un contador de 3 bits con la siguiente secuencia de salida: 000, 100, 111, 110, 010, 011, 000 usando ip-ops S-R. Muestre el circuito combinacional e indique qu pasa si el valor inicial del contador es 001. 10.7 Disee un circuito desplazador de 4 entradas utilizando ip-ops D y multiplexores que realice las siguientes funciones: a) Realice un desplazamiento lgico de 1 bit a la derecha b) Realice un desplazamiento lgico de 1 bit a la izquierda c) Realice un desplazamiento aritmtico de 1 bit a la derecha d) Realice un desplazamiento aritmtico de 1 bit a la izquierda
Captulo 10: Registros y contadores e) Realice un desplazamiento circular de 1 bit a la derecha f ) Realice un desplazamiento circular de 1 bit a la izquierda g) Cargue un nuevo valor en el desplazador h) No realice ninguna accin
63
Determine cuntas variables de control necesita, y rotlelas de la manera ms apropiada para realizar las funciones indicadas. 10.8 Se dispone de un circuito generador de ondas cuadradas cuya frecuencia est jada en 6 KHz. En otro circuito digital, se desea utilizar un reloj de 1 KHz. Disee, entonces, un circuito divisor de frecuencia que genere una seal cuadrada simtrica de frecuencia 1 KHz utilizando ip-ops JK. Muestre todos los pasos de su diseo incluyendo su diagrama de estados completo y su circuito nal. Solucin Para disear un circuito divisor de frecuencia, basta slo contar el nmero necesario de pulsos de reloj, y generar las salidas 0 y 1 correspondientes. En este caso, es necesario generar un salida 0 por 3 ciclos de reloj, y luego una salida 1 por otros 3 ciclos. Esto puede realizarse con un contador de 6 estados. Existen muchas soluciones posibles. Por ejemplo, el contador de Johnson mostrado en clases cumple con esta condicin: el ltimo bit del contador tiene un perodo simtrico de 6 pulsos de reloj. Las guras 10.1 y 10.2 muestran el diagrama de estados y el circuito correspondiente.
000
100
110
111
011
001
Figura 10.1: Diagrama de estados, divisor por 6. Ver ejercicio 10.8

Z J CLK K Clock Q K Q J CLK Q K Q J CLK Q Q
Figura 10.2: Divisor de frecuencia por 6. Ver ejercicio 10.8
Captulo
11
Anlisis de circuitos secuenciales sincrnicos

11.1 Analice los circuitos secuenciales mostrados en las guras 11.1 y 11.2, dibujando sus diagramas de estados.
Z
J Q CLK K Q CLK Q D Q
Reloj
11.2 Analice el circuito secuencial sincrnico de la gura 11.3. Muestre el diagrama de estados del circuito. Dibuje un diagrama de tiempo suponiendo el estado inicial ABC = 000 y una secuencia de entrada X = 01010. Suponga que los cambios de entrada tienen lugar a medio camino entre los cantos de bajada del reloj. 11.3 Analice el circuito secuencial de la gura 11.4, donde X y Y son las entradas al circuito, y Z es la salida de ste. Muestre un diagrama de estados del circuito. Es sta una mquina de Mealy o de Moore? 11.4 Para el circuito secuencial sincrnico de la gura 11.5, analice el circuito y realice el diagrama de estados. 64
Captulo 11: Anlisis de circuitos secuenciales sincrnicos
65
Z R
J CLK
"1"
J CLK
Reloj
J CLK
Z
Q
X
K
F /FA
D Q
CLK
F /FB
J CLK Q
0 Clock
F /FC
66
YXCC ' B B ' AA ' D Q
CLK
F / FC
CLK
F /FB
CLK
F / FA Reloj
J CLK K
J CLK
CLK
Clock
67
11.5 Analice el circuito secuencial de la gura 11.6. Dibuje el diagrama de estados correspondiente y describa en sus palabras qu hace este circuito. A B C X
T Q Q D Q Q D Q
Reloj
Solucin El circuito secuencial mostrado tiene las siguientes ecuaciones de excitacin. TA DB DC = = = X C + B X + BC B C X + B CX + BC X + BCX C
El diagrama de estados se muestra en la gura 11.7. El circuito es un contador ascendente/descendente mdulo 8. Si X = 0, Q + = (Q+3)mod 8. Si X = 1, Q + = (Q + 5)mod 8. 11.6 Analice el circuito secuencial sincrnico mostrado en la gura 11.8. Recuerde que CLR es una entrada asincrnica de inicializacin a 0.
68
1 011 1 110 0 1 001 1 0 0 0
000 0
1 101 1 0 010 0 0 111 1 1
100
A
CLR
B
Q
CLR
C
Q S CLR Q
Clock
Figura 11.8: Ejercicio 6: Circuito a analizar.
a) Complete el diagrama de tiempo de la gura 11.9, suponiendo que el retardo de una compuerta lgica es 1 unidad de tiempo, y que todos los ip-ops tienen un retardo de 2 unidades de tiempo, tanto para sus entradas de excitacin como para la entrada de inicializacin asincrnica CLR. Los valores iniciales de A, B, C y CLR se muestran entre parntesis. b) En base a los resultados del punto anterior, dibuje el diagrama de estados de este circuito, e identique su funcin. Solucin a) La gura 11.10 muestra el diagrama de tiempo solicitado. b) En base al diagrama de estados mostrado, este circuito es un contador binario de 3 bits que cuenta de 0 a 4. Desde el estado 4, el
69
Clock A (0) B (1) C (1) CLR (1)
Figura 11.9: Diagrama de tiempo. Ver ejercicio 11.6.
Clock A (0) B (1) C (1) CLR (1)
Figura 11.10: Solucin al ejercicio 11.6.
circuito realiza una transicin inestable al estado 5, que activa la entrada de inicializacin asincrnica CLR que retorna el circuito al estado inicial 000.
000
001
010
011
100
Figura 11.11: Diagrama de estados, ejercicio 11.6.
Captulo
12
Diseo de circuitos secuenciales sincrnicos

12.1 Un circuito secuencial sincrnico tiene una entrada, X, y dos salidas, Y y Z. La salida Y es 1 cada vez que se recibe la entrada 101, siempre y cuando la secuencia de entrada 011 nunca ha ocurrido. La salida Z es 1 por un ciclo cada vez que ocurre la entrada 011. Disee este circuito como una mquina de Mealy. 12.2 Disee un circuito secuencial de Moore que tenga una entrada X y una salida Z. La salida debe ser 1 si el nmero total de 1s recibido es impar y el nmero de 0s recibido es par y distinto de 0. 12.3 Una mquina de estados nitos tiene una entrada y una salida. La salida conmuta a 1 y se mantiene en 1 cuando han habido al menos dos 1s y dos 0s en la entrada, sin importar el orden de su ocurrencia. Realice el diagrama de estados de esta mquina, e implemntela utilizando ipops T. 12.4 Un circuito secuencial sincrnico tiene dos entradas, X = x1 x2 y dos salidas, Z = z1 z2 , ambas representando un nmero binario de 2 bits. Si el valor actual de X es mayor que el valor anterior, entonces z1 = 1. Si el valor actual de X es menor que el valor anterior, entonces z2 = 1. En caso contrario, z1 z2 = 0. a) Realice este circuito como un mquina de Mealy usando ip-ops JK. b) Realice este circuito como un mquina de Moore usando ip-ops JK. 12.5 Disee una mquina de Mealy con entrada X y salida Z. La salida Z debe ser 1 por un ciclo de reloj cuando quiera que las secuencias . . . 0111
70
Captulo 12: Diseo de circuitos secuenciales sincrnicos
71
. . . 1000 estn presentes en la entrada. Estos patrones pueden traslaparse. Por ejemplo, la entrada . . . 0000111000 . . . debe generar la salida . . . 0000001001 . . . . a) Realice esta mquina usando ip-ops D. b) Realice esta mquina usando ip-ops T. c) Realice esta mquina usando ip-ops JK. Qu conclusiones saca Ud. de estas implementaciones? 12.6 Disee un circuito secuencial de Mealy que analice una secuencia de entrada X y que genere una salida Z = 1 para toda secuencia de entrada que acabe en 1010, suponiendo que la secuencia 001 haya aparecido al menos una vez. Por ejemplo, si la secuencia de entrada es X = 10100101010, la secuencia de salida debe ser Z = 00000000101. Asigne el cdigo 000 al estado inicial. El circuito no se reinicializa al estado de partida cuando se genera una salida Z = 1. Disee el circuito utilizando ip-ops tipo D, y a lo ms 10 compuertas lgicas NAND. Suponga que dispone de las entradas normales y negadas. 12.7 Disee un circuito secuencial para conversin de cdigo exceso-3 a cdigo BCD. La entrada X representa un dgito decimal en cdigo exceso-3, y la salida Z representa el cdigo BCD correspondiente, ambos presentados en forma serial, donde el bit menos signicativo es generado primero. Es decir, si para los instantes t0 a t3 se reciben los bits x0 x1 x2 x3 = 1110, correspondientes al dgito decimal 4 codicado en exceso-3, la salida del circuito en los instantes t0 a t3 debe ser z0 z1 z2 z3 = 0100 Disee su circuito utilizando tres ip-ops D, compuertas lgicas NAND y NOR. Asigne el cdigo 000 al estado inicial. Su solucin no debiera utilizar mas de 8 compuertas lgicas. 12.8 Disee un sistema secuencial sincrnico con una entrada, X, y una salida, Z, inicialmente de valor 0. La salida Z es 1 cuando en la entrada se detecten 3 ceros seguidos. La salida Z debe entonces permanecer en 1 hasta que se detecten 3 unos seguidos, momento en el que debe tomar el valor 0, y as sucesivamente. a) Disee un circuito que implemente ese sistema utilizando ip-ops tipo T b) Indique en su diagrama de estados todas las transiciones realizadas por todos los posibles estados. c) Suponga que ahora decide implementar este sistema utilizando una ROM y ip-ops tipo D. Cul ser ahora el contenido de la ROM? 12.9 Disee un circuito secuencial sincrnico que reciba desde la entrada X una serie de 1s y 0s, y que tenga una salida Z igual a 1 cuando los tres
Captulo 12: Diseo de circuitos secuenciales sincrnicos
72
ltimos bits de entrada corresponden a la secuencia 010. Es decir, ante la entrada X = 0110100010101010, su circuito debe presentar salida Z = 0000010001010101. Su implementacin debe ser una mquina de Moore y utilizar ip-ops J-K. Solucin La siguiente gura muestra una posible solucin.
Z
B
X Clock
A
K Q
K Q
Reduccin de estados equivalentes

12.10 Disee un circuito secuencial sincrnico que reciba una entrada binaria X y que tenga una salida binaria Z. Este circuito debe tener salida Z = 1 si los 4 ltimos bits recibidos son un dgito vlido en cdigo Reejado Exceso-3. No considere posibles traslapos. Indique su asignacin de variables secundarias. Demuestre que su diagrama de estados utiliza el mnimo nmero posible de estados. Indique en su diagrama de estados todas las transiciones de todos los estados. Realice el diseo utilizando ip-ops tipo SR. Dibuje el circuito combinacional resultante. Solucin Una posible solucin utiliza 3 ip-ops SR para realizar el diagrama de 7 estados nal. Las ecuaciones nales son: SA = B CX + BCX RA = C SB = A CX RB = C SC = B CX + BCX RC = B CX + BCX Y = AB C + A BC X
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Sistemas digitales

Ejercicios resueltos y planteados

Depto. Ing. Elctrica Facultad de Ingeniera Universidad de Concepcin 2012

Captulo 1: Sistemas numricos

Aritmtica en bases distintas a 10

Representacin mdulo-signo y complemento a 2

Cdigos detectores y correctores de errores

Captulo 3: lgebra Booleana

Captulo 3: lgebra Booleana

Captulo 3: lgebra Booleana

Captulo 4: Funciones Booleanas b) (A + B + C )(A + C + D)(B + D ) Solucin + BE a) ACD b) A B + A D + B C + C D

4.9 Dada la funcin F(A, B, C, D) =

Captulo 4: Funciones Booleanas

Captulo 4: Funciones Booleanas

Minimizacin de funciones mediante mapas de Karnaugh

Captulo 5: Minimizacin de funciones mediante mapas de Karnaugh

Entonces, las ecuaciones para las variables de salida son:

Captulo 5: Minimizacin de funciones mediante mapas de Karnaugh

Captulo 5: Minimizacin de funciones mediante mapas de Karnaugh

Minimizacin de funciones mediante los mtodos de Quine-McCluskey y Petrick

Captulo 6: Minimizacin de funciones mediante los mtodos de Quine-McCluskey y Petrick

Diseo de circuitos combinacionales

Captulo 7: Diseo de circuitos combinacionales

Figura 7.1: Comparador de 2 bits construido con compuertas NAND

Captulo 7: Diseo de circuitos combinacionales Solucin

Figura 7.3: Implementacin usando compuertas NOR

Captulo 7: Diseo de circuitos combinacionales

Figura 7.4: Ejercicio 7.6a: implementacin con NANDs

Figura 7.5: Ejercicio 7.6b: implementacin con NORs

Circuitos con mltiples salidas

d (1, 10, 12) d (5, 9, 12)

m(4, 11, 13, 14, 15) +

Captulo 7: Diseo de circuitos combinacionales

Figura 7.6: Ver ejercicio 7.7

Captulo 7: Diseo de circuitos combinacionales Solucin

Los mapas de Karnaugh de las funciones f 1 y f 2 se muestran a continuacin. ab cd 00 01 11 10 00 01 0 1 0 1 1 1 0 1 f1 11 10 1 0 0 1 1 0 0 1 cd 00 01 11 10 ab 00 01 0 0 0 1 1 0 0 1 f2 11 10 1 0 1 1 1 0 1 1

Captulo 7: Diseo de circuitos combinacionales

Figura 7.7: Implementaciones alternativas para el ejercicio 7.8

Solucin Los mapas de Karnaugh de las funciones Z1 , Z2 y Z3 son: ab cd 00 01 11 10 00 1 1 0 0 01 11 0 0 1 0 Z1 0 0 0 0 10 1 1 0 0 cd 00 01 11 10 00 01 1 0 0 1 0 0 1 1 Z2 ab 11 10 0 1 1 0 1 1 0 1 cd 00 01 11 10 00 01 1 0 0 1 0 0 1 1 Z3 ab 11 10 0 0 0 0 1 0 0 1

Captulo 7: Diseo de circuitos combinacionales

NAND de 3 entradas, 5 compuertas NAND de 2 entradas, y 22 literales, y se muestra en la gura 7.8.

Figura 7.8: Ver ejercicio 7.9

Figura 7.9: Ver ejercicio 7.9

Captulo 7: Diseo de circuitos combinacionales

Captulo 7: Diseo de circuitos combinacionales

Figura 7.10: Solucin utilizando compuertas AND-OR

Figura 7.11: Solucin utilizando compuertas AND-OR compartidas

Captulo 7: Diseo de circuitos combinacionales

Figura 7.12: Solucin al ejercicio 7.11 usando compuertas AND y OR

Captulo 7: Diseo de circuitos combinacionales

Figura 7.13: Solucin al ejercicio 7.11 usando compuertas NAND

Captulo 7: Diseo de circuitos combinacionales

Figura 7.14: Solucin al ejercicio 7.11 usando compuertas NAND de 2 entradas

Figura 7.15: Solucin al ejercicio 7.12 usando compuertas AND y OR

Captulo 7: Diseo de circuitos combinacionales

Figura 7.16: Solucin al ejercicio 7.12 usando compuertas NAND de 2 y 3 entradas

Captulo 8: Bloques estandarizados

Captulo 8: Bloques estandarizados x0 x1

Figura 8.1: Multiplexor 8-a-1 construido con multiplexores 2-a-1

Captulo 8: Bloques estandarizados

Figura 8.2: Decodicador 3-a-8 74138

Captulo 8: Bloques estandarizados

Figura 8.3: Decodicador 4-a-10 construido con decodicador 74138

Captulo 8: Bloques estandarizados