Universidad Austral De Chile Facultad de Ciencias de la Ingeniera Ingeniera Civil Electrnica

Trabajo Prctico 2 (T2)

Contadores Ascendente y Descendente de 0 a 9 A base de Flip-Flop

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1. RESUMEN Diseamos, un contador, cuya cuenta se realiza de forma ascendente (0 a 9) y otro cuya cuenta es descendente (9 a 0), para ello utilizamos el F-F JKMS 74LS73 el cual posee una entrada para colocar sus salidas a 0, y se conecta en forma de un F-F T, el cual estar en modo Toggle activado por flanco de bajada, por lo que su estado de salida solo depende del Clock, adems se encontraron dificultades, al disear el contador descendente por problemas de coincidencia de los estados, al colocar el limitador del conteo, por lo que se utiliz un retraso con el cual se pudo solucionar.

2. INTRODUCCIN
Durante el presente informe, realizaremos un contador binario, cuya cuenta se ejecute desde 0 a 9, y otro de cuenta regresiva de 9 a 0, este contador se implementar a base de Flip-Flop, que para nuestro caso sern los JK, para los que desarrollaremos sus respectivas tablas de verdad, y anlisis de impulsos para comprobar el funcionamiento de este, justificando cada eleccin en el desarrollo del contador, complementando con sus respectiva explicacin. Hoy en da se sabes que el diseo de un contador puede realizarse por un Microcontrolador o algn dispositivo FPGA sin embargo, comparando costos y siendo una aplicacin sencilla el diseo de estos dispositivos puede ser empleando flip-flop que todava se pueden encontrar en forma comercial y a un bajo costo. Un contador es bsicamente un registro que pasa por una sucesin predeterminada de estados. La cantidad de Flip-Flops, utilizados para un contador depende del tamao del nmero mximo a contar, y el modo de conteo del contador define la interconexin de estos Flip-Flops.

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3. DESARROLLO 3.1 Procedimiento y metodologa El procedimiento para el diseo del contador, ser interconectar 4 Flip-Flops T (Figura 1), en modo Toggle, los cuales sern F-F JKMS (Flip-Flops JK Master-Slave) activado por flanco negativo, porque la utilizacin de este tipo de F-F la razn es que a partir de un F-F JK, es posible generar un F-F T, el cual posee la funcin de cambiar su estado anterior mediante la entrada T. tal como se muestra en la Tabla 1.

Figura 1. Flip-Flop JK configurado como Flip-Flop T. En donde la salida de este tipo de Flip-Flop depende del Clk, y de T, y de Clr, de la siguiente manera (tabla 1).
CLR 0 0 0 1 Clk ,0,1 x T 0 1 x x Q 0

Tabla 1. Tabla de verdad de F-F T, con CLR, y activo con flanco de bajada. La razn de la utilizacin de un F-F JK MS, para crear los F-F T, es porque el tiempo del flanco no siempre es instantneo, ya sea por distintos motivos, en la prctica este hecho provocara que para un F-F JK configurado como F-F T, al haber un tiempo de flanco de bajada elevado, este comenzara a oscilar entre 0 y 1, el estado de salida, lo cual no es para nada conveniente, pero si se utiliza un F-F JK MS, basta con que ocurra el flanco sin importar la duracin de este solo ocurrir un nico cambio de estado por cada flanco de bajada para el caso del F-F de la Figura 1. Es por ello que la utilizacin de un F-F JK MS asegura un correcto funcionamiento independiente de la duracin de los flancos de bajada de entrada en el CLK. Luego el diseo de un contador bsico de 4 bits por medio de F-F JK MS, est dado por la Figura 2, en donde se observa que los F-F JK estn configurados como F-F T, con T=1, en todo momento, por lo que su funcin es alternar su estado anterior de acuerdo a la seal del clock, por cada flanco de bajada que ocurra en esta.

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Figura 2. Esquemtico de un contador ascendente de 4 bits.

Para el caso de un contador descendente de 4 bits, el diseo varia respecto al de la Figura 1, en el momento de interconectar los F-F, pues para el caso de los descendentes, la salida es la que se conecta al clock, del F-F siguiente, lo cual logra que los Flip-Flops varan de manera inversa a lo que marcan sus respectivas salidas Q, y esto genera una cuenta atrs de 4 bits, en la Figura 3, se puede observar el esquema de un contador descendente, a base de F-F JK MS.

Figura 3. Esquemtico de un contado descendente de 4 bits.

El anlisis respectivo de impulsos para ambos tipos de contadores se observan en las Figuras 4, y Figura 5, respectivamente, en donde se puede observar, el funcionamiento de los contadores.

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Figura 4. Diagrama de impulsos de un contador sincrono, ascendente, de 4 bits.

Figura 5. Diagrama de impulsos de un contador sncrono, descendente de 4 bits. Una vez entendido el funcionamiento de este tipo de contador, se procede a disear el contador ascendente de 0 a 9, y el descendente de 9 a 0, a partir de los contadores antes vistos (Figura 2, Figura 3). Ya que como bien se observa en la Figura 4, el contador ascendente cuenta de 0 a 15, y luego se resetea, y vuelve de nuevo, en cambio el contador descendente cuyo funcionamiento se observa en la Figura 5, este cuenta de 15 a 0. Por ello es necesario limitar el nmero mximo de valores de estos contadores, de tal forma que queden de 0 a 9 (para el ascendente), y de 9 a 0 (para el descendente) Para ello se proceden a condicionar las salidas de los respectivos contadores, lo cual se observar en el proceso del diseo.

3.2 Diseo y desarrollo Para lograr lo antes propuesto, en el punto 3.1, requerimos interconectar las salidas de los Flip-Flop necesarias para colocar los lmites del conteo. Para el primer contador, El Contador A, este debe de ser un contador ascendente de 0 a 9, en lo cual para lo que se nos pide no es de gran importancia la velocidad de respuesta por ende emplearemos el contador de la Figura 2, cuyo diagrama de impulsos se observa en la Figura 4, y se observa que es un contador sncrono. Lo que se desea del circuito es que cuando el contador pase de 1001 al siguiente valor, en vez de que este sea 1010, vuelva a 0000, lo que en decimal se refiere, a que cuando pase del valor 9 al 10 en vez vuelva al 0.
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Por ello se aprovechar el uso de la entrada CLR o (clear o reset), de los F-F JK MS, y para ello se utilizar el siguiente tipo de F-F JK MS, en donde su CLR, se activa cuando llega en el un 0 logico, este tipo de F-F JK MS, se encuentra en el circuito integrado 74LS73, y se decidi su utilizacin, pues posee todos los requerimientos expuestos en la metodologia de trabajo con la unica excepcion de que en vez que el CLR se active con un 1 logico este se activa con un 0 logico, por otro lado este circuito integrado posee 2 F-F JK MS con Clear 0, por lo que para emplear el contador por medio de este integrado implica en utilizar 2 74LS73, ademas la sigla LS, del codigo del integrado, representa que son circuitos logicos de alta velocidad y bajo consumo con (L de low power, y S, schottky (alta velocidad)), el circuito 74LS73 queda representado por la figura 6.

Figura 6. Esquema del 74LS73, el cual es un Dual F-F JK MS con Low CLR activo.

Luego la tabla de verdad es similar a la de un F-F ideal como lo era la Tabla. 1 a excepcion que este difiere en el CLR, tal como se observa en la Tabla 2.
~iCLR 0 1 1 1 1 1 iCLk X , 0, 1 iJ X 0 0 1 1 x x iK X iQ 1 0 iQn-1 1 0 1 ~iQn-1 iQn-1 0 1

Tabla 2. Tabla de verdad para los F-F internos del 74LS73, con i=1, 2, representando los respectivos F-F.

Teniendo todo lo anterior entonces, se procede a emplear las limitaciones del contador ascendente, para lograr el Contador A. Entonces para pasar del estado 1001, a 0000, en vez de llegar a 1010, se puede utilizar una compuerta NAND, que tenga como entradas la salida D3, y D1, y de salida que se conecte a los CLR, de todos los Flip-Flops. Al hacer esto cuando el contador ascendente de la Figura 2, llegue al valor 1010, esto har que la compuerta NAND, tenga un valor 0 lgico a su salida, y esto conllevar a que los Clear, de todos los F-F se activen por lo que sus salidas, quedarn en 0, luego de ello casi al instante la salida de la NAND vuelve a ser 1, y se desactivan los CLR, permitiendo una vez ms la cuenta normal de 0 a 1001.
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Por lo que el diseo de este circuito contador de 0 a 9, que denotamos como Contador A, queda mostrado en la Figura 7, y su diagrama de impulsos, en la Figura 8.

Figura 7. Esquema del circuito Contador A, el cual cuenta de 0 a 9.

Figura 8. Diagrama de impulsos para el Contador A de 0 a 9. Se logra, observar en la Figura 8, que el instante en el que ocurre, el reseteo es cuando D1, y D3 estn en alto en el mismo tiempo, luego se activa la NAND, y con ello se activan los CLR de los 4 F-F, y todas las salidas vuelven a 0, adems de que la compuerta NAND, vuelve a 1, en la Figura 8, se coloca como CLR, el grafico cuando el Reset es activado. Como un 1 lgico, y cuando permanece desactivado como un 0 lgico. 3.3 Resultados y Anlisis

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4. CONCLUSIONES
Hoy en da hay muchas aplicaciones en sistemas digitales, los cuales representan gran cantidad de aplicaciones electrnicas, estas aplicaciones y conocimiento, tambin se pueden extrapolar al desarrollo del contador realizado, y a su vez los circuitos realizados se pueden extender a contadores de cualquier cantidad de bits, utilizando la misma lgica. En casi todos los tipos de equipo digital se encuentran Flip-Flops programados o conectados como contadores, usndose no solamente como contadores sino como equipo para dar la secuencia de operacin, divisin de frecuencias, as como para manipulacin matemtica. En el sentido ms elemental, los contadores son sistemas de memoria que recuerdan cuntos pulsos de reloj han sido aplicados en la entrada. La secuencia en que esta informacin se almacena depende de las condiciones de la aplicacin y del criterio del diseador de equipo lgico. Muchos de los contadores ms comunes se encuentran disponibles en paquetes de circuitos integrados. Durante lo expuesto se pudo observar lo importante de considerar el tiempo de actuacin de las compuertas pues, como se observ, en el caso del contador B, en donde hubo un cruce no deseado entre los estados correspondientes del 8 al 7.

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5. REFERENCIAS
[1] M. Morris Mano Diseo Digital 3 edicin Pearson. Cap.6 Pg. 217. Mxico 2003.

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