Nmero de referencia: 326509-003 Intel Xeon E51600/2400/2600/4600 (E5-Producto Familias de la familia) de productos Hoja de datos-Volume Two Mayo 2012

12 2 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Lneas legal y negaciones INFORMACIN CONTENIDA EN ESTE DOCUMENTO SE PROPORCIONA EN RELACIN CON PRODUCTOS DE INTEL . NO LICENCIA, EXPRESA O IMPLCITA, POR FUERZA LEGAL O DE OTRA MANERA, SOBRE NINGN DERECHO DE PROPIEDAD INTELECTUAL OTORGADA POR ESTE DOCUMENTO. SALVO LO EN LOS TRMINOS Y CONDICIONES DE INTEL DE VENTA DE DICHOS PRODUCTOS, INTEL NO ASUME RESPONSABILIDAD ALGUNA, E INTEL NIEGA CUALQUIER GARANTA EXPRESA O IMPLCITA RESPECTO DE LA VENTA Y / O USO DE LOS PRODUCTOS INTEL, INCLUIDA RESPONSABILIDAD O LAS GARANTAS RELATIVAS A LA IDONEIDAD PARA UN PROPSITO PARTICULAR, O LA INFRACCIN DE CUALQUIER PATENTE, COPYRIGHT U OTRO DERECHO DE PROPIEDAD INTELECTUAL. Los productos de Intel no estn diseados para utilizarse en aplicaciones mdicas, de emergencia mantenimiento de la vida, los sistemas de control o de seguridad crticos ni en aplicaciones de instalaciones nucleares. Intel puede realizar cambios en las especificaciones y descripciones de productos en cualquier momento y sin previo aviso. Los diseadores no deben basarse en la ausencia o las caractersticas de ninguna funcin o instruccin marcada como "reservada" o "indefinida". Intel las reserva para futura definicin y no tendr ningn tipo de responsabilidad por conflictos o incompatibilidades que surjan de futuro cambios en ellos. El procesador Intel Xeon E5 Familia Producto puede contener defectos o errores de diseo conocidos como erratas que pueden hacer que el producto para apartarse de las especificaciones publicadas. Las erratas actuales estn disponibles a peticin. Pngase en contacto con su oficina de ventas local de Intel o con su distribuidor para obtener las especificaciones ms recientes antes de hacer su pedido. Copias de documentos que tienen un nmero de orden y se hace referencia en este documento, u otras publicaciones de Intel se pueden obtener llamando al 1-800-548-4725 o visitando el sitio Web de Intel en http://www.intel.com. Ver el Buscador de especificaciones de procesadores en http://ark.intel.com o pngase en contacto con el representante de Intel para obtener ms informacin. Requiere un sistema habilitado para la tecnologa Intel HT, consulte al fabricante de su PC. El rendimiento variar dependiendo de la hardware y software especficos que utilice. No disponible en Intel Core i5-750. Para obtener ms informacin incluyendo detalles sobre los procesadores soporte la tecnologa HT, visite http://www.intel.com/info/hyperthreading Requiere un sistema con tecnologa Turbo Boost de Intel . Intel Turbo Boost Technology 2.0 de Intel Turbo Boost Technology y slo disponible en algunos procesadores Intel . Consulte al fabricante de su PC. El rendimiento vara segn el hardware, el software y configuracin del sistema. Para obtener ms informacin, visite http://www.intel.com/go/turbo La tecnologa de virtualizacin Intel requiere un sistema informtico equipado con un procesador Intel , BIOS, monitor de mquina virtual (VMM) y, para algunos usos, determinado software de sistema informtico habilitado para ello. Beneficios de

funcionalidad, el rendimiento u otro variarn dependiendo del hardware y configuraciones de software y pueden requerir una actualizacin de BIOS. Las aplicaciones de software no sean compatibles con todos los sistemas operativos. Por favor, consulte con su proveedor de la aplicacin. Intel Trusted Execution Technology: Ningn sistema informtico puede proporcionar una seguridad absoluta en todas las condiciones. Intel Trusted Ejecucin (Intel TXT) requiere un sistema informtico con la tecnologa de virtualizacin Intel , un procesador Intel TXT-habilitado procesador, chipset, BIOS y mdulos de cdigo autenticado y un procesador Intel compatible con TXT miden entorno lanzado (MLE). Intel TXT tambin requiere que el sistema contenga un TPM v1.s. Para obtener ms informacin, visite http://www.intel.com/technology/security I2C es un protocolo de bus / comunicaciones de dos hilos desarrollado por Philips. SMBus es un subconjunto del bus I2C / protocolo y fue desarrollado por Intel. Las implementaciones del protocolo de bus / I2C pueden requerir licencias de diversas entidades, entre ellas Philips Electronics NV y North American Philips Corporation. Intel, la tecnologa Enhanced Intel SpeedStep, Xeon, Intel Core y el logotipo de Intel son marcas comerciales o marcas comerciales registradas de Intel Corporation o de sus filiales en Estados Unidos y otros pases. * Otros nombres y marcas pueden ser reclamados como propiedad de otros. Copyright 2009-2012, Intel Corporation. Todos los derechos reservados. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 3 Ficha tcnica Volumen 2 Contenido 1 1.1 Documento Terminologa ............................................... ......................................... 9 1.2 Documentos relacionados ............................................... ............................................ 12 1.3 Registro Terminologa ............................................... .......................................... 12 2 Proceso de configuracin y registros ............................................. .......................... 15 2.1 Estructura de configuracin de la plataforma .............................................. ........................... 15 2.1.1 Procesador IIO Dispositivos (CPUBUSNO (0)) ...................................... ............... 15 2.1.2 Procesador Dispositivos Uncore (CPUBUSN0 (1)) ...................................... .......... 17 2.2 Normas de registro de configuracin .............................................. ................................. 18 2.2.1 CSR Acceso ............................................. .............................................. 18 2.2.2 Nmero Bus PCI ............................................ ......................................... 18 2.2.3 Uncore autobs nmero ............................................ .................................... 19 2.3 Mecanismos de configuracin ............................................... ................................... 19 * Mecanismo de configuracin 2.3.1 Estndar PCI Express ........................................ 19 2.4 Device 19 3 Configuracin de E / S integrada Procesador (IIO) Registra ....................................... .. 23 3.1 Procesador IIO Dispositivos (CPUBUSNO Bus PCI (0)) ...................................... .............. 23 3.2 Registros espacio de configuracin PCI (CSR) .......................................... ............ 23 3.2.1 Dispositivos / Funciones no implementadas y Registros ........................................ 23 3.2.2 IIO registros especficos para Intel Xeon E5 Familia ............. 23 3.2.3 Nmero Bus PCI ............................................ ......................................... 23 3.2.4 IIO espacio de configuracin PCI Express Registros ......................................... .. 26 3.2.5 El espacio de configuracin PCI estndar (tipo 0/1 Espacio Comn de configuracin) .. 32 3.2.6 PCI Express y DMI2 Registros de error ......................................... .............. 95 3.2.7 PCI Express Lane, igualacin Registros .......................................... ........ 106 3.2.8 DMI Root Complex Registro Block (RCRB) ....................................... ......... 111

3.3 Puente no transparente Registros ............................................. ......................... 120 3.3.1 Registro de Configuracin mapa (NTB lado principal) ....................................... . 120 3.3.2 Estndar espacio de configuracin PCI - Tipo 0 Espacio Comn de configuracin .... 122 3.3.3 NTB puerto 3A configurado como dispositivo de punto final primaria .................................. 129 3.3.4 Los registros de configuracin PCI Express (Secundario NTB) ........................ 165 3.3.5 Registro de Configuracin mapa (NTB Secundario) .................................... 165 3.3.6 NTB Sombro Espacio MMIO ........................................... ....................... 193 3.3.7 NTB MMIO Host primaria / secundaria Registros ........................................ .. 194 3.3.8 MSI-X Registros MMIO (Lado primario NTB) ..................................... .......... 210 3.3.9 MSI-X registros MMIO (Secundario NTB) ..................................... ...... 212 3.4 Intel QuickData Tecnologa ............................................. .............................. 214 3.4.1 Tecnologa Intel QuickData Registros Mapas ......................................... .. 214 3.4.2 Tecnologa Intel QuickData Registros Definiciones ................................... 217 3.4.3 Intel QuickData Tecnologa MMIO Registra Mapa ................................... 236 3.4.4 Intel QuickData Tecnologa MMIO Registros Definiciones .......................... 238 3.4.5 DMA Channel registros especficos ........................................... ................... 245 3.5 Core Integrated I / O Registro ........................................... ................................ 254 3.5.1 Registro de Configuracin Maps (dispositivo 5, funcin: 0, 2 y 4) ..................... 255 3.5.2 El espacio de configuracin PCI Registro Comn de dispositivo ............................ 5 264 3.5.3 Intel VT-d, asignacin de direcciones, administracin del sistema, Coherent Interface, Misc Registros ............................................. ............. 269 3.5.4 Sistema de Control Global y registros de error ......................................... ...... 300 3.5.5 Error Local Registra ............................................ ................................. 311 3.5.6 IOxAPIC espacio de configuracin PCI ........................................... ................ 325 3.5.7 E / OxAPIC registros de memoria asignados ......................................... .............. 332 4 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8 Intel VT-d memoria mapeada Registro ........................................ ................ 339 4 Procesador registros de configuracin Uncore ............................................. ................ 381 4.1 PCI estndar Registra .............................................. ....................................... 381 4.1.1 VID: Identificacin de proveedores ........................................... .......................... 381 4.2 Intel QuickPath Interconnect Registro ............................................. .................... 385 4.2.1 Intel Xeon E5-2600 Producto registros familiares ............................. 386 4.2.2 Registro de RSE Mapas ............................................ .................................... 386 4.2.3 Intel QuickPath Interconnect Enlace Capas Registros .................................... 388 4.3 CBo 4.3.1 Registro de RSE Mapas ............................................ .................................... 388 4.4 Registros de configuracin de controlador de memoria integrado .......................................... 392 4.4.1 Intel Xeon E5-1600 E5-2600 y E5-4600 registros del procesador ..... 393 4.4.2 Intel Xeon E5-2400 registros del procesador ..................................... 393 4.4.3 Registro de RSE Mapas ............................................ .................................... 393 4.4.4 Los controladores de memoria integrados objetivo registros de direcciones ............................. 403 4.4.5 Registros de controladores de memoria integrados MemHot ...................................... 407 4.4.6 Integrated Memory Controller SMBus Registros ......................................... 412 4.4.7 Integrated Controller RAS Registros de memoria .......................................... .. 420 4.4.8 Integrado controladores de memoria DIMM Tipo de memoria Tecnologa Registros ...... 426 4.4.9 controladores de memoria de error Registros inyeccin integrados .............................. 428 4.4.10 controladores de memoria registros de control trmico integrado ............................ 428 4.4.11 controladores de memoria DIMM Canales Registros temporizacin integrados .................. 434 4.4.12 Error Integrated Memory Controller Registros .......................................... 0.444 4.5 Intel Xeon E5 Familia de productos Home Agent registros ............................... 451

4.5.1 Registro de RSE Mapas ............................................ .................................... 451 4.5.2 Intel Xeon E5 del producto Casa Agente de Registro ..................... 452 4.6 Unidad de Control de Potencia (PCU) Registra .......................................... .......................... 452 4.6.1 Registro de RSE Mapas ............................................ .................................... 452 4.6.2 PCU0 Registros ............................................. ........................................ 455 4.6.3 PCU1 Registros ............................................. ........................................ 459 4.6.4 PCU2 Registros ............................................. ........................................ 461 4.6.5 PCU3 Registros ............................................. ........................................ 464 4.7 Cuadro de utilidad Procesador (UBox) Registra .......................................... ..................... 464 4.7.1 RSE Grupo ............................................. .............................................. 464 4.7.2 Caja utilidad Procesador (UBox) Registra ........................................ ............ 466 4.7.3 cuadernillo de apuntes y registros semforo ........................................... ........... 469 4.8 Supervisin del rendimiento (la tarde en) Registra ........................................... ............... 470 4.8.1 Registro de RSE Mapas ............................................ .................................... 470 4.8.2 Procesador Monitor de rendimiento Registros ........................................... ...... 471 4.9 R2PCIe y tabla de enrutamiento del anillo Crditos ........................................... .................... 474 4.9.1 R2PCIe Routing Registro Mapa ........................................... ...................... 474 4.10 MISC 4.10.1 QPIREUT_PM_R0: REUT Power Management Registro 0 .............................. 475 4.10.2 FWDC_LCPKAMP_CFG .............................................. ............................. 477 Figuras 2-1 Procesador Integrado de E / S de dispositivos ........................................ ............................ 15 2-2 Procesador Uncore Dispositivos Mapa ........................................... .................................. 17 3-1 Puerto DMI2 (Dispositivo 0) y PCI Express * Puertos escriba root 1 Espacio de configuracin .......... 24 3-2 Dispositivo 0 (modo PCIe), 1/Functions dispositivos 0-1 (Puertos raz), Dispositivo 2/Function 0-3 (Modo Puerto raz) y Dispositivos 3 / Funciones 0-3 (Puertos raz) Tipo 1 espacio de configuracin ...................................... ..... 25 3-3 Base Direccin de Intel VT-d Reasignar Motores ...................................... .................... 339 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 5 Ficha tcnica Volumen 2 Tablas 1-1 Procesador Terminologa ............................................. ............................................ 9 2.1 Documentos de referencia ............................................. ......................................... 12 1-3 Registro atributos Definiciones ............................................ ................................. 12 2-1 Funciones especficamente controlado por el procesador ......................................... ............ 19 3-1 (Modo DMI2) Legado de configuracin de mapa. Dispositivo Funcin 0 0-Offset 0x00h-0x0FCh ... 26 3-2 (DMI2) Extended Mapa configuracin. Dispositivo 0/Function 0-offset 0x100 0x1FCh ....... 27 3-3 (DMI2) Simple Extended Mapa configuracin. 0/Function Device 0-Offset 0x200h-0x2FCh ............................................ ....................................... 28 3-4 0/Function dispositivo 0 (PCIe * Root Port Mode), 1/Functions dispositivos 0-1 (PCIe Puertos raz) Dispositivos 2/Functions 0-3 (PCIe Puertos raz) y 3/Function Device 0-3 (PCIe Puertos raz) Mapa configuracin heredada ............................................... .................................... 28 3-5 Dispositivo 0/Function 0 (modo Root Port PCIe), 1/Functions dispositivos 0-1 (PCIe Puertos raz), Dispositivos 2/Functions 0-3 (PCIe Puertos raz) y 3/Function Device 0-3 (PCIe Puertos raz) Configuracin ampliada Mapa 100 - 0x1FFh .............................................. ............................................... 30 3-6 Dispositivo 0/Function 0 (modo Root Port PCIe), 1/Functions dispositivos 0-1 (PCIe Puertos raz), Dispositivos 2/Functions 0-3 (PCIe Puertos raz) y 3/Function Device 0-3 (PCIe Puertos raz) Configuracin ampliada Mapa - Offset 0x200-0x2FCh ............................................ .................................... 31

3-7 DMI2 RCRB registros ............................................ ........................................... 111 3-8 mecanismo 3 Funcin 0 (puente no transparente) Configuracin Mapa Offset 0x00h - 0xFCh ............................................. ................................... 120 3-9 mecanismo 3 Funcin 0 (puente no transparente) Configuracin Mapa Offset 0x100h - 0x1FCh ............................................. ................................ 121 3-10 mecanismo 3 Funcin 0 (puente no transparente) Configuracin Mapa 0x200h Offset - 0x2FCh ............................................. ................................ 122 3-11 Dispositivo Funcin 0 0 (puente no transparente) Configuracin Mapa 0x00h - 0xFCh .... 165 3-12 Funcin Dispositivo 0 0 (puente no transparente) Configuracin Mapa 0x100h - 0x1FCh 166 3-13 NTB MMIO Shadow Registro ........................................... ................................. 193 3-14 NTB MMIO Mapa ............................................ .................................................. . 193 3-15 NTB MMIO Mapa ............................................ .................................................. . 210 3-16 MSI-X Manejo y Procesamiento de Vector de IIO el lado principal ............................... 211 3-17 NTB MMIO Mapa ............................................ .................................................. . 212 3-18 MSI-X Manejo y Procesamiento de Vector de IIO en el lado secundario ........................... 214 3-19 QuickData Tecnologa Intel Mapa configuracin. Dispositivo 4 Funcin 0 -7 0x00H Offset de 0x0FCH .......................................... ..................... 214 3-20 QuickData Tecnologa Intel Mapa configuracin. Dispositivo 4 Funcin 0 -7 offset 0x100 0x1FF .......................................... ............................ 216 3-21 Intel QuickData Tecnologa CB_BAR Registros (Replicado para cada CB_BAR [0:7]) ....................................... ............................. 236 3-22 Intel QuickData Tecnologa CB_BAR Registros (Replicado para cada CB_BAR [0:7]) ....................................... ............................. 237 3-23 Intel QuickData Tecnologa CB_BAR MMIO Registros (Replicado para cada CB_BAR [07:00]) - Offset 0x2000-0x20FF .................................. . 238 3-24 DMA memoria mapeada conjunto de registros Ubicaciones ......................................... ............. 239 3-25 Intel VT, Mapa Direccin, gestin de sistemas y Varios Registros (dispositivo 5, funcin 0) - desplazamiento 0x000-0x0FF ..................................... .... 255 3-26 Intel VT-d, Mapa Direccin, Administracin del sistema, Registros Varios (dispositivo 5, funcin 0) - desplazamiento 0x100 0x1FF ..................... 256 3-27 Intel VT-d, Mapa Direccin, Administracin del sistema, Registros Varios (dispositivo 5, funcin 0) - desplazamiento 0x200-0x2FF ..................... 256 6 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3-28 Intel VT-d, Mapa Direccin, gestin de sistemas y registros Varios (Dispositivo 5, funcin 0) - Offset 0x800-0x8FF ...................................... ................. 257 3-29 IIO Control / Estado & Global Error Register Map - Dispositivo de 5, Funcin 2: Offset 0x0-0xFF ........................................... ................................... 259 3-30 IIO Control / Estado & Global Error Register Map - Dispositivo de 5, Funcin 2: Offset 0x100 0x1FF ........................................... .............................. 260 3-31 IIO Mapa Local Error - Dispositivo de 5, Funcin 2: Offset 0x200h-0x2FFh ......................... 261 3-32 IIO Mapa Local Error - Dispositivo de 5, Funcin 2: Offset 0x300-0x3ff ............................. 262 3-33 E / OxAPIC PCI Configuracin mapa espacial - 5/Function dispositivo 4: Offset 0x00-0xFF ...... 262 3-34 E / OxAPIC PCI Configuracin mapa espacial - 5/Function dispositivo 4: Offset 0x200-0x2FF ... 263 3-35 E / Registros indexadas OxAPIC (redireccin de entradas de la tabla) VENTANA 0 - Regstrate Mapa Tabla ............................................ ............................ 334 3-36 Intel VT-d memoria asignada Registros - 0x00 - 0xFF (VTD0) ................................. .. 340 3-37 Intel VT-d registros de memoria asignados - 0x100 - 0x1FC (VTD0) ............................... 341 3-39 Intel VT-d memoria mapeada Registros-1000-11FC (VTD1) ................................. .... 342 3-38 Intel VT-d registros de memoria asignados - 0x200 - 0x2FC (VTD0), 0x1200 - 0x12FC (VTD1) ........................................... ...................................... 342

3-40 Intel VT-d registros de memoria asignados - 0x1100 - 0x11FC (VTD1) ........................... 343 4-1 Intel QuickPath Interconnect Map Link, puerto 0 (Device 8) Funcin 0 ....................... 386 4-2 Intel QuickPath Interconnect Map Link, Puerto 1 (Device 9) Funcin 0 ........................ 387 4-3 Unicast RSC de (CBO): Dispositivo 12-13, Funcin 0-3, Offset 00h-FCh ........................... 388 4-4 decodificador sistema de direcciones (CBO): dispositivo 12, funcin 6, Offset 00h-FCh .................. 389 Registros 4-5 Almacenamiento en cach de Broadcast Agent (CBO): Dispositivo 12, funcin 7, Offset 00h-FCh ...... 390 4-6 Almacenamiento en cach de registros de transmisin del agente (CBO): Dispositivo 13, funcin 6, Offset 00h-FCh ...... 391 4-7 de controladores de memoria de destino Direccin Decodificador Registros: Dispositivo 15, funcin 0, Offset 00h-FCh ........................................ ........................ 392 4-8 de controladores de memoria y registros MemHot SMBus: Bus N, Dispositivo 15, funcin 0, offset 100h-1FCh ........................................ .................... 393 4-9 de controladores de memoria RAS Registros: Bus N, dispositivo 15, funcin 1, Offset 00h-FCh ...... 395 4-10 Tiempo controlador de memoria DIMM y Registros Interleave: Bus N, dispositivo 15, Funcin 2-5 Offset 00h-FCh .................................... .............. 396 4-11 de controladores de memoria de canal Rango Registros: Bus N, Dispositivo 15, Funcin 2-5 Offset 100h-1FCh ....................................... ................. 396 4-12 de controladores de memoria de canal 2 registros de control trmico: Bus N, dispositivo 16, funcin 0, Offset 00h-FCh Controladores de memoria de canal 3 registros de control trmico: Bus N, dispositivo 16, funcin 1, Offset 00h-FCh Controladores de memoria de canal 0 Control Trmico Registros: Bus N, dispositivo 16, funcin 4, Offset 00h-FCh Controladores de memoria de canal 1 Thermal Registros de control: Bus N, dispositivo 16, funcin 5, Offset 00h-FCh ..................................... ................. 397 4-13 de controladores de memoria de canal 2 registros de control trmico: Bus N, dispositivo 16, funcin 0, offset 100h-1FCh Controladores de memoria de canal 3 registros de control trmico: Bus N, dispositivo 16, funcin 1, offset 100h-1FCh Controladores de memoria de canal 0 Control Trmico Registros: Bus N, dispositivo 16, funcin 4, offset 100h-1FCh Controladores de memoria de canal 1 Thermal Registros de control: Bus N, dispositivo 16, funcin 5, offset 100h-1FCh ..................................... ............. 398 4-14 de controladores de memoria de canal 2 DIMM Timing Registros: Bus N, Dispositivo 16, funcin 0, offset 200h-2FCh Memoria del controlador Canal 3 DIMM registros temporales: Bus N, Dispositivo 16, funcin 1, offset 200h-2FCh Controladores de memoria de canal 0 DIMM Timing Registros: Bus N, Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 7 Ficha tcnica Volumen 2 Dispositivo 16, funcin 4, offset 200h-2FCh Memoria del controlador Canal 1 DIMM Timing Registros: Bus N, dispositivo 16, funcin 5, offset 200h-2FCh ..................................... ............. 400 4-15 de controladores de memoria de canal 2 Registros de error: Bus N, Dispositivo 16, funcin 2, Offset 00h-FCh Memoria del controlador Canal 3 Error Registros: Bus N, Dispositivo 16, funcin 3, Offset 00h-FCh Controladores de memoria de canal 0 Registros de error: Bus N, Dispositivo 16, funcin 6, Offset 00h-FCh Memoria del controlador Canal 1 Error Registros: Bus N, Dispositivo 16, funcin 7, Offset 00h-FC ........................................ ......................... 401

4-16 de controladores de memoria de canal 2 Registros de error: Bus N, Dispositivo 16, funcin 2, offset 100h-1FCh Memoria del controlador Canal 3 Error Registros: Bus N, Dispositivo 16, funcin 3, offset 100h-1FCh Controladores de memoria de canal 0 Registros de error: Bus N, Dispositivo 16, funcin 6, offset 100h-1FCh Memoria del controlador Canal 1 Error Registros: Bus N, Dispositivo 16, funcin 7, offset 100h-1FCh ........................................ .................... 402 4-17 de controladores de memoria de canal 2 Registros de error: Bus N, Dispositivo 16, funcin 2, offset 200h-2FCh Memoria del controlador Canal 3 Error Registros: Bus N, Dispositivo 16, funcin 3, offset 200h-2FCh Controladores de memoria de canal 0 Registros de error: Bus N, Dispositivo 16, funcin 6, offset 200h-2FCh Memoria del controlador Canal 1 Error Registros: Bus N, Dispositivo 16, funcin 7, offset 200h-2FCh ........................................ .................... 403 4-18 Intel Xeon E5 Familia de Productos Home Agent Registros Device: 14, Funcin: 0) .......................................... ........................................ 451 4-19 PCU0 Register Mapa: Device: 10 Funcin: 0 0x00h - 0x104h ................................. 452 4-20 PCU1 Register Mapa: Device: 10 Funcin: 1 ..................................... ................... 453 4-21 PCU2 Register Mapa tabla: Mdulo: 10 Funcin: 2 .................................... ............ 454 4-22 PCU2 Register Mapa tabla: Mdulo: 10 Funcin: 3 .................................... ............ 455 4-23 Procesador BOX Utilidad de registros del dispositivo 11, funcin 0 ...................................... .... 464 4-24 Bloc y Registros semforo (dispositivo 11, funcin 3) ............................... 465 4-25 Intel QuickPath Interconnect Perfmon dispositivo 8 y 9, funcin 2 Inicio Agente Perfmon registros del dispositivo 14, funcin 1 Memoria Controlador Perfmon registros del dispositivo 16, funcin 0,1,4,5 ......................... 470 8 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Historial de revisiones Revisin Nmero Descripcin Fecha 001 Versin inicial 03 2012 002 Se ha aadido Intel Xeon E5-2400 y E5-4600 Familias de productos 05 2012 003 Nombre del documento modificado mayo 2012 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 9 Ficha tcnica Volumen Dos Introduccin 1 Introduccin Este es el Volumen 2 del documento de hoja de datos que proporciona informacin para el registro e Intel Xeon E5 familia de productos. Este documento est destinado a ser distribuido como parte del documento de hoja de datos completa. A lo largo de este documento, Intel Xeon Procesador E5 Familia puede ser denominado simplemente como el procesador. El procesador Intel Xeon E5 Familia contiene uno o ms dispositivos PCI en un componente fsico individual. Los registros de configuracin para estos dispositivos se asignan como dispositivos que residen en el bus PCI asignado para el zcalo del procesador. En este documento se describe los registros del espacio de configuracin o dispositivo especfico de control y de estado registros (CSR) solamente. Este documento no incluye modelos registros especficos (MSR). El procesador Intel Xeon E5 Familia implementar varias tecnologas clave:

 Canal Cuatro controlador de memoria integrado de soporte DDR3 E / S integradas con un mximo de 40 lneas para PCI Express * 3.0 Generacin Interfaz de enlace punto a punto basada en Intel QuickPath Interconnect (Intel QPI). La referencia a esta interfaz puede ser a veces abreviado con Intel QuickPath Interconexin en este documento. Tenga en cuenta que el producto Intel Xeon E5-1600 familia es para plataformas de socket nico, por lo que no tiene vnculos QPI Intel . El procesador est optimizado para el rendimiento con las eficiencias de energa de baja potencia microarquitectura para permitir sistemas ms pequeos, ms silenciosos. Intel Xeon E5 Familia de productos son los procesadores multi-core, basado en 32 nm procesar la tecnologa. Caractersticas del procesador varan segn SKU e incluyen hasta dos procesadores Intel QuickPath Interconnect punto a punto vnculos capaces de hasta 8,0 GT / s, hasta 20 MB de cach y un controlador de memoria integrado compartido. Los procesadores compatibles con todas las Streaming SIMD Extensiones existentes 2 (SSE2), extensiones Streaming SIMD 3 (SSE3) y Streaming SIMD Extensions 4 (SSE4). El procesador es compatible con varios Avanzada Tecnologas: Bit de desactivacin de ejecucin, Intel 64 Tecnologa Enhanced Intel SpeedStep Tecnologa, Tecnologa de virtualizacin Intel (Intel VT) e Intel Hyper-Threading (Intel HT). 1.1 Documento Terminologa Un smbolo '#' despus de un nombre de seal se refiere a una seal baja activa, lo que indica una seal de el estado activo cuando se maneja a un nivel bajo. Por ejemplo, con RESET # es baja, un restablecimiento se ha solicitado. Tabla 1-1. Procesador Terminologa (Hoja 1 de 3) Trmino Descripcin Double Data Rate tecnologa de memoria DDR3 SDRAM de tercera generacin, que es la sucesor de DDR2 SDRAM DMA Direct Memory Access DMI2 Direct Media Interface 2 DTS Digital Sensor Trmico ECC Error Correction Code Introduccin 10 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen Dos Enhanced Intel Tecnologa SpeedStep Permite al sistema operativo para reducir el consumo de energa cuando el rendimiento es no es necesario. Execute Disable Bit La Execute Disable bit permite que la memoria sea marcada como ejecutable o no ejecutable, cuando se combina con un sistema operativo compatible. Si el cdigo intentos de ejecutar en la memoria no ejecutable el procesador genera un error a la sistema operativo. Esta caracterstica puede prevenir algunos tipos de virus o gusanos que explotan las vulnerabilidades de saturacin del bfer y por lo tanto puede ayudar a mejorar la general la seguridad del sistema. Consulte la Intel 64 e IA-32 Arquitecturas Software Manuales del desarrollador para obtener informacin ms detallada. Operacin funcional se refiere a las condiciones normales de funcionamiento en la que todas las especificaciones del procesador, incluyendo DC, AC, bus del sistema, calidad de la seal, mecnica y trmica, se satisfecho. Inicio Agente (HA) Responsable de la transaccin a travs del anillo de la memoria y se ocupa de entrada / transacciones de memoria salientes Memoria integrada Controller (IMC)

El controlador de memoria est integrado en el chip del procesador. Intel QuickPath Interconnect (Intel QPI) La memoria cach coherente, la especificacin de interconexin basada en el enlace para los procesadores de Intel, chipsets y componentes de puentes de E / S. Intel 64 Tecnologa extensiones de memoria de 64 bits en la arquitectura IA-32. Intel Turbo Boost Tecnologa La tecnologa Turbo Boost de Intel es una forma de ejecutar automticamente el ncleo del procesador ms rpido que la frecuencia marcada si la parte est operando con alimentacin, temperatura, y las especificaciones actuales lmites de la potencia de diseo trmico (TDP). Este resulta en un mayor rendimiento de las aplicaciones individuales y multi-threaded. TXT tecnologa de ejecucin Intel Intel Trusted Virtualizacin de Intel (Intel VT) Virtualizacin de procesador que cuando se utiliza junto con una mquina virtual Software del monitor permite que varios robustos entornos de software independientes, dentro de una sola plataforma. Intel VT-d Intel Virtualization Technology (Intel VT) para E / O. Intel VT-d es un asistencia de hardware, en el software del sistema (administrador de mquinas virtuales o el sistema operativo) de control, para permitir E / S dispositivo de virtualizacin. Intel VT-d tambin trae robusta seguridad al proporcionar proteccin contra la DMA errantes usando DMA reasignacin, un caracterstica clave de Intel VT-d. Disipador de calor integrado (IHS) Un componente del paquete del procesador utiliza para mejorar la trmica rendimiento del paquete. Componente interfaz soluciones trmico con el procesador en la superficie IHS. Jitter Cualquier variacin calendario de un borde de transicin o de los bordes de la unidad de intervalo definido (Interfaz de usuario). Virtualizacin IOV I / O LGA2011 Socket 2011-Las tierras FC-LGA compaeros de paquetes con la placa base a travs de este montaje en superficie, toma 2011-contacto. NCTF no crticos para la funcin: lugares NCTF suelen tierra redundantes o no crtica reservado, por lo que la prdida de la continuidad de la unin de soldadura en el extremo de las condiciones de vida no afectarn a la funcionalidad global del producto. NEBS Network Equipment Building System. NEBS es el sistema ms comn de medio ambiente directrices de diseo aplicados a equipos de telecomunicaciones en los Estados Unidos. NTB puente no transparente Procesador Intel Xeon Familia de productos E5-1600 e Intel Xeon procesador E5-2600 familia de productos Diseo de procesadores de 32 nm de Intel, seguimiento a la segunda generacin de 32 nm de Intel Diseo de la familia de procesadores Core . Es el primer procesador para su uso en Intel Xeon procesador E5-1600 y E5-2600 familias plataformas basadas en productos. Intel Familia Xeon E5-1600 de productos y Intel Xeon E5-2600 familia de productos compatible con el servidor de rendimiento eficiente, estacin de trabajo y HPC plataformas.

Platform Controller Hub PCH. La prxima generacin de chipset con plataforma centralizada capacidades, incluyendo las principales interfaces de E / S, junto con la conectividad de pantalla, caractersticas de audio, gestin de energa, gestin, seguridad y almacenamiento caractersticas. Unidad de Control de Potencia UCP. Tabla 1-1. Procesador Terminologa (hoja 2 de 3) Trmino Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 11 Ficha tcnica Volumen Dos Introduccin Express * 3.0 La tercera generacin de la especificacin PCI Express PCI que funciona al doble de la velocidad de PCI Express 2.0 (8 Gb / s), sin embargo, PCI Express 3.0 es completamente al revs compatible con PCI Express 1.0 y 2.0. Interfaz de control de Medio Ambiente Plataforma PECI Procesador El componente de 64 bits, de un solo ncleo o multi-core (paquete) Procesador Core El trmino "core" se refiere a Si mueren en s, que puede contener varios ncleos de ejecucin. Cada ncleo de ejecucin tiene una cach de instrucciones, cach de datos, y 256 KB de cach L2. Todos los ncleos de ejecucin comparten la memoria cach L3. Posicin Unidad de DRAM correspondientes siete y cincuenta y seis dispositivos en paralelo, haciendo caso omiso de ECC. Estos dispositivos son generalmente, pero no siempre, montados en un solo lado de un DDR3 DIMM. RP Indique Puerto raz de PCI Express Anillo de interconexin del procesador entre los diferentes mdulos Uncore SCI interrupcin del sistema de control. Se utiliza en el protocolo de ACPI. SSE Intel Streaming SIMD Extensiones (Intel SSE) Servidor SKU una Unidad Stock Keeping procesador (SKU) para ser instalado en cualquier servidor o plataformas de estaciones de trabajo. Elctrico, potencia y especificaciones trmicas para estos SKU se basan en el uso de supuestos condicin especfica. Procesadores de servidor puede se clasifican adems como servidor de Rendimiento Eficiente, estacin de trabajo y HPC SKU. Para ms informacin sobre el uso de supuestos condicin, consulte a la ltima Producto estreno Calificacin (PRQ) Informe disponible a travs de su calidad al cliente Ingeniero (CQE) de contacto. SMBus Bus System Management. Una interfaz de dos hilos a travs de la cual el sistema simple y dispositivos relacionados con la administracin de energa se pueden comunicar con el resto de la sistema. Se basa en los principios de la operacin de la I2C * serie de dos hilos autobs de Philips Semiconductor. Condiciones de almacenamiento un estado no operativo. El procesador puede ser instalado en una plataforma, en una bandeja, o sueltas. Los procesadores pueden ser sellados en envases o expuestos al aire libre. Bajo estas condiciones, los desembarques de procesadores no deben conectarse a cualquier fuente tensiones, tiene un I / Os sesgada o recibir cualquier relojes. Ante la exposicin al "aire libre" (Es decir, el embalaje no sellado o un dispositivo retirado de material de envasado) de la procesador debe ser manejado de acuerdo con la humedad sensibilidad etiquetado (MSL) como se indica en el material de embalaje. TAC Thermal promedio constante TDP Potencia de diseo trmico Uncore La parte del procesador que comprende la memoria cach compartida, IMC, IIO e Intel QuickPath Interconnect interfaz de Enlace Intervalo Unidad de Sealizacin convencin que es binario y unidireccional. En esta sealizacin binaria, un bit se enva para cada borde del reloj transmitido, ya sea un flanco de subida

o un flanco de bajada. Si un nmero de bordes se recogen en casos T1, T2, TN, ...., tk a continuacin, la interfaz de usuario en el ejemplo "n" se define como: UI n = t n - t n - 1 Procesador fuente de alimentacin principal VCC Suelo Procesador VSS x1 Se refiere a un enlace o puerto con un carril Fsica x4 Se refiere a un enlace o puerto con cuatro carriles fsicas x8 Se refiere a un enlace o puerto con ocho carriles fsicas x16 Se refiere a un enlace o puerto con diecisis Lanes fsicas Tabla 1-1. Procesador Terminologa (hoja 3 de 3) Trmino Descripcin Introduccin 12 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen Dos 1.2 Documentos relacionados Consulte los siguientes documentos para obtener informacin adicional. 1.3 Registro Terminologa Los bits en las descripciones del registro de configuracin tendrn un atributo asignado por el la siguiente tabla. Bits sin atributo Sticky estn ajustados a su valor por defecto de un disco restablecer. Nota: La siguiente tabla es una lista completa de todos los atributos posibles e incluye para integridad. Tabla 1-2. Documentos de referencia Ubicacin del documento Intel Xeon E5-1600, E5-2600 y E5-4600 Familias de productos Gua Trmico / Mechanical Design http://www.intel.com Intel C600 Series Chipset Datasheet http://www.intel.com Intel 64 e IA-32 Manual de Arquitecturas Software del desarrollador (SDM) Volumen 1, 2, y 3 http://www.intel.com Energa y configuracin avanzada de especificacin de interfaz 3.0 http://www.acpi.info Intel Xeon E5-2400 Familias de productos trmica / mecnica Gua de Diseo http://www.intel.com Especificacin PCI Local Bus 3.0 http://www.pcisig.com/specifications PCI Express Base especificacin 3.0 http://www.pcisig.com PCI Express Mdulo http://www.pcisig.com/specifications Especificacin Electromecnicos DDR3 SDRAM Especificaciones http://www.jedec.org Intel 64 e IA-32 Manuales Arquitecturas Software del Desarrollador Volumen 1: Arquitectura bsica Volumen 2A: Referencia del conjunto de instrucciones, A-M Volumen 2B: Instruction Set Reference, N-Z Volumen 3A: Gua de programacin del sistema Volumen 3B: Gua de programacin del sistema Intel 64 e IA-32 Arquitecturas optimizacin manual de referencia http://www.intel.com/products/ procesador / manuals / index.htm Especificacin Intel Virtualization Technology para la Direccin de Arquitectura de E / S Especificacin http://download.intel.com/

tecnologa / informtica / VPTech / Intel (r) _VT_for_Direct_IO.pdf Intel Trusted Execution Tecnologa Software Development Guide http://www.intel.com/ Tecnologa / security / Tabla 1-3. Registrarse Atributos Definiciones (Hoja 1 de 2) Attr Descripcin RO Slo Lectura: Estos bits slo pueden ser ledas por el software, escribe tendr ningn efecto. El valor de la los bits viene determinado nicamente por el hardware. RW Lectura / Escritura: Estos bits pueden ser ledos y escritos por el software. RC Leer Claro Variante: Estos bits pueden ser ledos por el software, y el acto de la lectura de los les borra automticamente. HW es responsable de escribir estos bits, y por lo tanto el Vmodificador est implcito. W1S Escriba 1 para configurar: Escritura de un 1 a estos bits pondr a 1. Escribiendo 0 no tendr ningn efecto. Lectura volver valores indeterminados y leer los puertos que no son retribuidos en el registro. Estos no son compatibles con critter, y en la actualidad slo se permite en el OBC. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 13 Ficha tcnica Volumen Dos Introduccin WO Slo Escribe: Estos bits slo pueden ser escritos por microcdigo, lee devolver valores indeterminados. Microcdigo que quiere asegurarse de este pedazo fue escrito debe leer siempre el efecto secundario se lugar. RW-O Read / Write Once: Estos bits pueden ser ledos por el software. Despus del reinicio, estos bits slo pueden ser escrito por el software una vez, despus de lo cual los bits se convierte en 'Slo lectura'. RW-L Lectura / Escritura Lock: Estos bits pueden ser ledos y escritos por el software. Hardware puede hacer estos bits 'slo lectura' a travs de un poco de configuracin independiente u otra lgica. RW1C Lectura / Escritura 1 a Clear: Estos bits se pueden leer y borrar por software. Escribiendo un 1 a un poco despej, al escribir un '0 'a un poco no tiene ningn efecto. ROS RO Adherido: Estos bits slo pueden ser ledas por el software, escribe tiene ningn efecto. El valor de la los bits viene determinado nicamente por el hardware. Estos bits slo se reinicia en el valor predeterminado mediante un restablecimiento PWRGOOD. RW1S Lectura, Escritura 1 a Set: Estos bits se pueden leer. Redaccin de un 1 a un bit determinado se ponen a 1. Escritura un 0 a un bit determinado no tendr ningn efecto. No es posible para el software que establece un bit a "0". El 1 -> 0 transicin slo puede ser realizado por el hardware. Estos registros son implcitamente-V. RWS R / W Adherido: Estos bits pueden ser ledos y escritos por el software. Estos bits slo se reinicializan a su valor por defecto por un restablecimiento PWRGOOD. RW1CS R / W1C Adherido: Estos bits se pueden leer y borrar por software. Escribir un '1 'para un poco borra que, al escribir un '0 'a un bit no tiene efecto. Estos bits slo se reinicia en el valor predeterminado valor mediante un restablecimiento PWRGOOD. RW-LB lectura / escritura Bypass Lock: Similar a RWL, estos bits pueden ser ledos y escritos por el software. HW puede hacer que estos bits "slo lectura" a travs de un poco de configuracin independiente u otra lgica. Sin embargo, RW-LB es un caso especial donde el bloqueo es controlado por la capacidad de bloqueo de la alimentacin directa que es controlado por el bloqueo de la alimentacin directa bits de habilitacin. Cada bloqueo eludir bit de habilitacin permite a un conjunto de configuracin fuentes de demanda que puedan evitar el bloqueo. Las solicitudes procedentes de los correspondientes eludir los bits de habilitacin sern bloqueo por alto (es decir, RW), mientras que las solicitudes provienen de otras fuentes estn bajo el control de bloqueo (RO). El bit de bloqueo y pasar por alto el bit de habilitacin se definen generalmente

con RWO atributos. Sticky se puede utilizar con este atributo (RW-SWB). Estos bits slo se reinicializan a sus valores predeterminados despus PWRGOOD. Tenga en cuenta que los bits de bloqueo pueden no ser pegajosa, y es importante que se escriben despus de reiniciar para garantizar que el software no ser capaz de cambiar sus valores despus de un reset. RO-FW Slo lectura escritura forzada: Estos bits son de slo lectura desde la perspectiva de los ncleos. Sin embargo, microcdigo es capaz de escribir en estos registros. RWS-O Si un registro es tanto pegajosa y "una vez", entonces el valor pegajosa se aplica tanto al valor del registro y la caracterstica "de una vez". Slo un reinicio PWRGOOD restablecer tanto el valor como el "once" de modo que el registro se puede escribir de nuevo. RW-V Estos bits pueden ser modificados por el hardware. El software no se puede esperar que los valores permanezcan sin cambios. Esto es similar a "voltil" en la tierra de software. RWS-L Si un registro es a la vez pegajoso y bloqueado, entonces el comportamiento pegajoso slo se aplica al valor. La comportamiento pegajoso de la cerradura est determinado por el registro que controla la cerradura. RV Reservado: Estos bits estn reservados para futuras ampliaciones, y su valor no debe ser modificado por el software. Al escribir estos bits, el software debe preservar el valor ledo. Los bits son slo lectura debe retornar 0 "cuando se lee. Tabla 1-3. Registrarse Atributos Definiciones (Hoja 2 de 2) Attr Descripcin Introduccin 14 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen Dos Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 15 Ficha tcnica Volumen 2 Proceso de configuracin y registros 2 Proceso de configuracin y Registros 2.1 Estructura de configuracin de la plataforma El DMI2 conecta fsicamente el procesador y el PCH. A partir de una configuracin punto de vista de la DMI2 es una extensin lgica de bus PCI 0. DMI2 y los dispositivos internos en el IIO procesador y PCH constituyen lgicamente bus PCI 0 y software de configuracin. Como resultado, todos los dispositivos internos para el procesador y el PCH parecen estar en Bus PCI 0. 2.1.1 Procesador IIO Dispositivos (CPUBUSNO (0)) El procesador IIO contiene dispositivos PCI en un componente individual, fsico. La registros de configuracin de los dispositivos se asignan como dispositivos que residen en Bus PCI "CPUBUSNO (0)", donde CPUBUSNO (0) es programable por el BIOS. Dispositivo 0: DMI2 Puerto raz. Lgicamente, esto aparece como un dispositivo PCI que resida en PCI Bus 0. Dispositivo 0 contiene los registros de encabezado estndar PCI, PCI ampliada registros de configuracin y DMI2 registros especficos de configuracin de dispositivos. Equipo 1: Puerto raz PCI Express 1a y 1b. Lgicamente, esto aparece como un "virtual" Puente PCI-to-PCI residiendo en bus PCI 0 y es compatible con PCI Express Local Bus Revisin de especificacin 2.0. Dispositivo 1 contiene la norma PCI Express / PCI configuracin de los registros incluidos registros de memoria de asignacin de direcciones PCI Express. Lo Figura 2-1. Procesador Integrado de E / S de dispositivos Bus = CPUBUSNO (0) PCH DMI2 Host Bridge o PCIe * Root Port (Dispositivo 0) E / S integradas Core (Dispositivo de 5)

Mapa de memoria / VTd (Funcin 0) RAS (funcin 2) IOAPIC (Funcin 4) PCIe Puerto 1a (Dev # 1, F # 0) PCIe Puerto 1b (Dev # 1, F # 1) PCIe Puerto 1 Puerto 2 PCIe PCIe del puerto 3 PCIe Puerto 2a (Dev # 2, F # 0) PCIe Puerto 2b (Dev # 2, F # 1) PCIe Puerto 2c (Dev # 2, F # 2) PCIe Puerto 2d (Dev # 2, F # 3) PCIe Puerto 3a (Dev # 3, F # 0) PCIe Puerto 3b (Dev # 3, F # 1) PCIe puerto 3c (Dev # 3, F # 2) PCIe Puerto 3d (Dev # 3, F # 3) Procesador DMA Motor (Dispositivo 4) Proceso de configuracin y registros 16 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Tambin contiene el espacio de configuracin PCI Express extendida que incluye PCI Estado / Control de errores registros expresos y canal iscrono y Virtual controles. Equipo 3: Puerto raz PCI Express 3a, 3b, 3c y 3d. Lgicamente, esto aparece como un Puente "virtual" PCI-to-PCI residiendo en bus PCI 0 y es compatible con PCI Express Especificacin de bus local Revision 2.0. Dispositivo 3 contiene el estndar PCI Express / Registros de configuracin PCI Express Memoria incluida la Direccin de Cartografa PCI registros. Tambin contiene el espacio de configuracin PCI Express extendida que incluir el estado / control de errores y registros iscronos y Virtual PCI Express Controla el canal. Equipo 4: La tecnologa Intel QuickData. Este dispositivo contiene el PCI estndar registros para cada una de sus funciones. Este dispositivo 8 implementa funciones para el 8 de DMA Canales y tambin contiene registros de asignacin de memoria de E / S. Dispositivo de 5: Core E / S integradas. Este dispositivo contiene los registros PCI estndar para cada una de sus funciones. Este dispositivo implementa tres funciones; Funcin 0 contiene Asignacin de direcciones, la tecnologa de virtualizacin Intel (Intel VT) para E / S (Intel VT-d) registros relacionados y otros sistemas de gestin de registros. Funcin 2 contiene E / S registros RAS, Funcin 4 contiene registros de control / estado del sistema y control / registros de administracin de energa y regulacin de estado varios.

Funcin 6 contiene el IIO Switch y PIR Monitor de rendimiento registros. 2 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 17 Ficha tcnica Volumen 2 Proceso de configuracin y registros 2.1.2 Procesador Dispositivos Uncore (CPUBUSN0 (1)) La configuracin registra para estos dispositivos se asignan como dispositivos que residen en el PCI bus asignado para el zcalo del procesador. El autobs nmero se obtiene la gama de autobuses max configuracin y el nmero de zcalo del procesador. El dispositivo 8: Intel QPI Link 0. El dispositivo 8, funcin 0 y 3 contienen el configurable Intel QPI Link 0 registros Dispositivo 9: Intel QPI Link 1. El dispositivo 8, funcin 0 y 3 contienen el configurable Intel QPI Link 1 registros. El dispositivo 10: Unidad de control de alimentacin del procesador. El dispositivo 10, contiene la Funcin 0-3 configurable PCU registra. El dispositivo 11: Procesador de interrupcin Control de eventos. El dispositivo 11, funcin 3 contiene la Registros de configuracin del semforo y reutilizable. El dispositivo 11, funcin 0 contiene el control de interrupcin registros del procesador. Dispositivo 12: Procesador Core Broadcast. Dispositivo 12, Funcin 0-3 contiene la Registros de configuracin Unicast, Funcin 6 contiene la emisin agente de almacenamiento en cach registros de configuracin para el controlador de memoria. Funcin 7 contiene el Sistema Direccin registros Decode. Dispositivo 13: Procesador Core Broadcast. Dispositivo 13, Funcin 0-3 contienen la Unicast registros, funcin 6 contiene la configuracin de almacenamiento en cach de difusin agente registra para el controlador de memoria. El dispositivo 14: Procesador Home Agent. El dispositivo 14, funcin 0 contiene el procesador Inicio Agente de configuracin Direccin de destino registra para el controlador de memoria. El dispositivo 14, funcin 1 contiene Home monitoreo del desempeo del agente procesador registros. Figura 2-2. Procesador Uncore Dispositivos Mapa Bus = CPUBUSNO (1) * Intel QPI Enlace 0 (Dispositivo 8, Funcin: (0,3) Controlador de memoria integrado (Dispositivo 15) Regsisters generales (Funcin 0) RAS (Funcin 1) TAD Channel, Rank y Tiempos de Funcin 2 (-5) Procesador Intel QPI Link 1 (Dispositivo 9, Funcin: (0,3) Controlador de memoria integrado (Dispositivo 16) Control trmico (Funcin 0, 1,

4 y 5) Prueba (Funcin 2, 3, 6 y 7) Ncleo Broadcast (CBO) (Dispositivo 12, Funcin 0-3,6 y 7), Device 13, funcin 0-3,6) Interrupcin de la CPU Handlin (UBox) (El dispositivo 11, Funcin 0 y 3) CPU Home Agent (Dispositivo 14, Funcin 0-1) Rendimiento Monitoreo (Device 8,9,14,16 y 19) Potencia Controlar Unidad (PCU) (El dispositivo 10, Funcin 0 3) Proceso de configuracin y registros 18 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Dispositivo 15: controlador de memoria integrado. Dispositivo 15, funcin 0 contiene el general y MemHot registros para el controlador de memoria integrado y reside. Funcin 1 contiene los registros de RAS para controlador de memoria integrado. Dispositivo 15, Funcin 2-5 contiene la direccin de destino de decodificacin, Canales Rank y Memoria Timing Registros. Dispositivo 16: Controlador integrado de canal de memoria 0, 1, 2 y 3. Dispositivo 16, Funcin 0, 1, 4 y 5 contiene los registros de control trmico para Integrado Controlador de memoria. Canal 0, canal 1, canal 2, canal 3. Dispositivo 16, Funcin 2, 3, 6 y 7 contiene la prueba registra para la memoria integrada Controller. Dispositivo 19: Procesador de Monitoreo y anillo de rendimiento. Dispositivo 19, funcin 4 contiene los registros de timbre Intel QPI agente. Dispositivo 19, funcin 1 contiene el procesador de anillo a los registros de supervisin del rendimiento PCI Express. Dispositivo 19, Funcin 5 contiene el anillo del procesador 0 Enlace supervisin del rendimiento Intel QPI registros y reside. Dispositivo 19, funcin 6 contiene el anillo de procesador Intel Enlace supervisin del rendimiento QPI 1 registra. 2.2 Configuracin de Registro Reglas Tipos de registros: Registros espacio de configuracin PCI (CSR) CSR son registros especficos chipset que se encuentran en el espacio de direcciones definido PCI. 2.2.1 CSR acceso Registros del espacio de configuracin se accede a travs de la operacin de configuracin conocida mecanismo definido en la especificacin PCI, y la utiliza el bus: dispositivo: Funcin

concepto de nmero para abordar el espacio de configuracin de un dispositivo especfico. Accesos a PCI registros de configuracin se logra a travs de transacciones NcCfgRd / Wr en el anillo o Intel QPI. Todos los accesos de registro de configuracin se accede a travs de la UBox pero pueden provenir de una variedad de diferentes fuentes: ncleos locales ncleos remotos (sobre Intel QuickPath Interconnect) PECI o JTAG Esta unidad es compatible con el acceso el espacio de configuracin PCI como se define en la base PCI Express Especificacin, Revision 2.0. Registros de configuracin se pueden leer o escribir en el byte, WORD (16 bits), o de DWORD (32 bits) cantidades. Accede a ms grande que un DWORD de PCI Espacio de configuracin Express provocar un comportamiento inesperado. Todos numrico multi-byte campos utilizan ordenamiento "little-endian" (es decir, direcciones inferiores contienen el menos significativo partes del campo). 2.2.2 Nmero Bus PCI En las tablas que se muestran los dispositivos IIO (0-7), los nmeros de bus PCI estn marcados como "Bus 0 ". Esto significa que el nmero de bus real es variable dependiendo de la toma sea utilizado. El autobs nmero especfico para todos los dispositivos PCIe * de procesador Intel Xeon E52.600 familias de productos se especifica en el CPUBUSNO registro "CPUBUSNO: Intel Xeon Procesador E5 Familia Nmeros bus interno "en la pgina 274 que existe en la E / S el espacio de configuracin del mdulo. El autobs nmero se obtiene el valor y el alcance de bus mx Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 19 Ficha tcnica Volumen 2 Proceso de configuracin y registros nmero de socket del procesador. 2.2.3 Uncore Nmero Bus En las tablas que se muestran los dispositivos Uncore (8-19), los nmeros de bus PCI estn marcados como "Bus 1". Esto significa que el autobs nmero real es CPUBUSNO (1) donde CPUBUSNO (1) es programable por el BIOS en funcin de que se utilice socket. El autobs nmero especfico para todos los dispositivos PCIe en el procesador Intel Xeon E5-2600 se especifica en el CPUBUSNO regstrese encontrar en "CPUBUSNO: Intel Xeon E5 Familia Nmeros bus interno" en la pgina 274. 2.3 Mecanismos de configuracin El procesador es el creador de los ciclos de configuracin. Interna al procesador, transacciones recibidas a travs tanto de los mecanismos por debajo de configuracin estn traducida al mismo formato. 2.3.1 Estndar PCI Express * Mecanismo de configuracin El siguiente es el mecanismo para traducir procesador ciclos de bus de E / S a la configuracin ciclos. La especificacin define una ranura PCI en base "espacio de configuracin", que permite que cada dispositivo para contener hasta ocho funciones, con cada funcin que contiene hasta 256, 8 bits registros de configuracin. La especificacin PCI define dos ciclos de bus para acceder a la PCI espacio de configuracin: Leer y escribir Configuracin Configuracin. Memoria y E / S espacios estn soportados directamente por el procesador. El espacio de configuracin es apoyado por una mecanismo de mapeo implementarse dentro del procesador. 2.4 Asignacin de dispositivos Cada componente en el procesador se identifica de forma nica por una direccin de bus PCI que consiste Nmero de Bus, nmero de dispositivo y la funcin Number. Configuracin del dispositivo se basa en el PCI 0 convenciones configuracin. Todos los registros del procesador aparecen en el bus PCI asignado para el zcalo del procesador. El autobs nmero se obtiene el ajuste del margen bus max y el nmero de zcalo del procesador.

Tabla 2-1. Funciones que trabaja especficamente por el procesador (Hoja 1 de 3) Register Group DID Funcin del dispositivo comentario DMI2 3C00h 0 0 x4 Enlace de Procesador de PCH PCI Express * Puerto raz en DMI2 Modo 3C01h 0 0 0 dispositivo funcionar como x4 PCI Puertos Express Puerto raz PCI Express 1 3C02h, 3C03h 1 0 -1 x8 o x4 max ancho enlace Puerto raz PCI Express 2 (Intel Xeon E5-1600/2600 / 4600 Slo la familia de productos) 3C04h, 3C05h, 3C06h, 3C07h 2 0 -3 x16, x8 o x4 max ancho enlace Puerto raz PCI Express 3 3C08h, 3C09h, 3COAh, 3C0Bh 3 0-3 x16, x8 o x4 max ancho enlace Puente no transparente Primaria (NTB / NTB) 3C0D 3 0 NTB (puerto PCIe configurado como NTB / NTB Proceso de configuracin y registros 20 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Puente no transparente Primaria (NTB / RP) 3C0E 3 0 NTB (puerto PCIe configurado como NTB / RP Puente no transparente Secundario 3C0F 0 0 NTB secundaria es Bus M, dispositivo 0, Funcin 0 Core 3C28h 5 0 Mapa de direcciones, VTd_Misc, Sistema Administracin Core 3C2Ah 5 2 RAS, Estado de Control y globales Errores Core 3C2Ch 5 4 I / O APIC Core 3C40h 5 6 IIO Switch y IRP Perfmon Intel QuickData Tecnologa 3C20h, 3C21h, 3C22h, 3C23h, 3C24h, 3C25h, 3C26h, 3C27h

4 0-7 DMA canal 0 al Canal 7 Intel QuickData Tecnologa 3C2E 3C2F 4 0-1 RAID 5/6 Intel QPI Enlace 3C80h 0 8 0 Intel QPI Link 0 Intel QPI Link 1 3C90h 9 0 Intel QPI Link 1 Intel QPI Enlace Reut 0 3C83h, 3C84h 8 3,4 Intel QPI Enlace Reut 0 Intel QPI Enlace Reut 1 3C93h, 3C94h 9 3,4 Intel QPI Enlace Reut 1 PCU 3CC0h, 3CC1h, 3CC2h 3CD0h 10 0-3 Unidad de Control de Potencia UBox 3CE0h 11 0 Scratchpad y semforos UBox 3CE3h 11 3 Scratchpad y semforos Agente de almacenamiento en cach (CBO) 3CE8h 12 0-3 Registros Unicast Agente de almacenamiento en cach (CBO) 3CE8h 13 0-3 Registros Unicast Almacenamiento en cach del agente (CBO) 3CF4h 12 6 Sistema de Direccin decodificador Almacenamiento en cach del agente (CBO) 3CF6h 12 7 Sistema de Direccin decodificador Agente de almacenamiento en cach (CBO) 3CF5h 13 6 Broadcast Registros Inicio Agente (HA) 3CA0h, 3C46h 14 0-1 Procesador Home Agent Integrated Controller 3CA8h memoria 15 0 Target Direccin / registros trmicos Integrado controladores de memoria 3C71h 15 1 RAS Registros Controlador de memoria integrado 3CAAh, 3CABh, 3CACh, 3CADh, 3CAEh 15 2 -6 Canal Target Direccin decodificador Registros Integrated Controller 3CB2h memoria, 3CB3h, 3CB6h, 3CB7h 16 2, 3, 6, 7 Canal 0 ERROR -3 Registros Integrated Controller 3CB0h memoria, 3CB1h, 3CB4h, 3CB5h 16 0, 1, 4, 5 canal 0 -3 control trmico Integrado controladores de memoria 3CB8h 17 0 DDRIO Tabla 2-1. Funciones que trabaja especficamente por el procesador (hoja 2 de 3) Register Group DID Funcin del dispositivo comentario Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 21 Ficha tcnica Volumen 2

Proceso de configuracin y registros R2PCIe 3CE4h 19 0 R2PCIE R2PCIe 3C43h 19 1 PCI Performance Anillo expreso Monitoreo R3 Intel QPI Link 0 Performance 3C44h 19 5 Intel QPI Rendimiento Anillo Monitoreo R3 Intel QPI Link 1 Rendimiento 3C45h 19 6 Intel QPI Rendimiento Anillo Monitoreo R3 Intel QPI 3CE6h 19 4 Intel QPI Anillo Registros Tabla 2-1. Funciones que trabaja especficamente por el procesador (hoja 3 de 3) Register Group DID Funcin del dispositivo comentario Proceso de configuracin y registros 22 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 23 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3 Procesador Integrado de I / O (IIO) Registros de configuracin 3.1 Procesador IIO Dispositivos (CPUBUSNO Bus PCI (0)) El procesador IIO contiene dispositivos PCI en un componente individual, fsico. La registros de configuracin de los dispositivos se asignan como dispositivos que residen en Bus PCI "CPUBUSNO (0)", donde CPUBUSNO (0) es programable por el BIOS. 3.2 Registros espacio de configuracin PCI (CSR) Esta seccin trata de los registros que se encuentran en el espacio de configuracin PCIe legado. Observaciones en la parte superior de la tabla indican qu dispositivos / funciones de la descripcin se aplica a. Las excepciones que se aplican a las funciones especficas se indican en el bit individual descripciones. 3.2.1 Dispositivos / Funciones no implementadas y Registros Configuracin de lecturas a las funciones y dispositivos no implementadas devolver todos los emulando una respuesta abortar maestro. Tenga en cuenta que no hay ningn informe de errores asncronos esto sucede cuando una configuracin de leer aborta maestros. Configuracin escribe a funciones y dispositivos no implementadas devolver una respuesta normal. El software no debe intentar o depender de lecturas o escrituras a los registros que no fueron realizadas o bits de registro. Registros no implementadas deben devolver bytes 0x00. Escribe en Se ignoran los registros no implementadas. Para la configuracin se escribe en estos registros (requieren una terminacin), la finalizacin se devuelve con un estado de finalizacin normal (no masteraborted). 3.2.2 IIO registros especficos para Intel Xeon E5 Familia de Productos Todos Controller E / S integradas registra enumeran a continuacin son especficos de Intel Xeon E5 familia de productos. 3.2.3 Nmero Bus PCI En las tablas a continuacin, los nmeros de bus PCI estn marcados como "bus 0". Esto significa que el autobs nmero real es CPUBUSNO (0) donde CPUBUSNO (0) es programable por BIOS dependiendo del socket se utiliza. El autobs nmero especfico para todos los dispositivos PCIe en el procesador Intel Xeon E5 Familia se especifica en el registro CPUBUSNO encontr en la Seccin 3.5.3.14, "CPUBUSNO: Intel Xeon E5 Familia bus interno Nmeros "en la pgina 274. Configuracin del procesador de E / S integradas (IIO) Registra 24 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos

Ficha tcnica Volumen 2 Nota: VSEC significa Vendor especfico Capacidades Extendido. En el modo DMI2, AER aparece como un proveedor especfico capacidad de extendido. Figura 3-1. DMI2 Puerto (Dispositivo 0) y PCI Express * Puertos escriba root 1 espacio de configuracin 0x00 0x40 0 x 100 0 xFFF VSEC-REUT Capacidad Type0 Header CAP_ PTR Capacidad PCIe Extendido El espacio de configuracin PCI Device Dependiente Header PM Capacidad PCI El espacio de configuracin Legado VSEC - AER Capacidad Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 25 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra La figura 3-2 ilustra la forma en el espacio de configuracin de cada puerto PCI Express/DMI2 parece software. Cada espacio de configuracin PCI Express cuenta con tres regiones: Estndar PCI Header - Esta regin es la cabecera de puente de PCI a PCI estndar proporcionando legado OS compatibilidad y gestin de recursos. PCI Device Regin Dependiente - Esta regin tambin es parte del estndar PCI el espacio de configuracin y contiene estructuras bsicas de capacidad PCI y otro puerto registros especficos. Para el procesador Intel Xeon E5 familia de productos, el apoyo capacidades son: - SVID / SDID Capacidad - Mensaje sealizados Interrupciones - Administracin de energa - Capacidad de PCI Express PCI Express Espacio configuracin extendida - Este espacio es una mejora ms all de PCI estndar y slo se puede acceder con el software PCI Express cuenta. Figura 3-2. Dispositivo 0 (modo PCIe), 1/Functions dispositivos 0-1 (Puertos raz), Dispositivo 2/Function 0-3 (Modo Puerto raz) y Dispositivos 3 / Funciones 0-3 (Puertos raz) Tipo 1 espacio de configuracin 0x00 0x40 0 x100 0 xFFF ACS Capacidad Capacidad de MSI P2 P Header CAP_ PTR

Capacidad PCIe Extendido El espacio de configuracin PCI Device PCI Header Dependiente Capacidad PM SVID / SDID Capacidad VSEC - REUT Capacidad Capacidad de AER El espacio de configuracin Legado Configuracin del procesador de E / S integradas (IIO) Registra 26 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.4 IIO espacio de configuracin PCI Express Registros Tabla 3-1. (Modo DMI2) Mapa configuracin Legacy. Dispositivo Funcin 0 0-Offset 0x00h0x0FCh DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h PXPCAP PXPNXTPTR PXPCAPID 90h 14h DEVCAP 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ROOTCON ACh 30h B0h CAPPTR 34h DEVCAP2 B4h 38h B8h INTPIN INTL 3Ch LNKCAP2 BCH 40h C0h 44h C4H 48h C8H 4 canales CCh DMIRCBAR 50h D0h 54h D4h 58h D8H 5Ch DCh 60h PMCAP E0h 64h PMCSR E4H 68h E8h 6Ch ECh 70h DEVSTS DEVCTRL F0h 74h F4H 78h DEVCTRL2 F8h FCh 7CH Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 27

Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra Tabla 3-2. (DMI2) Extended Mapa configuracin. Dispositivo 0/Function 0-offset 0x1000x1FCh XPREUT_HDR_EXT 100h PERFCTRLSTS 180h XPREUT_HDR_CAP 104h 184h XPREUT_HDR_LEF 108h MISCCTRLSTS 188 H 10CH 18CH PCIE_IOU_BIF_CTRL 110h 190h 114h 194h 118h 198h 11CH 19Ch 120h DMICTRL 1A0h 124H 1A4h DMISTS 128H 1A8h 12Ch 1ACh 130h LNKSTS LNKCON 1B0h 134h 1B4h 138H 1B8h 13CH 1BCh APICLIMIT APICBASE 140h LNKSTS2 LNKCON2 1C0h VSECHDR 144h 1C4h VSHDR 148h 1C8h UNCERRSTS 14Ch 1CCh UNCERRMSK 150h ERRINJCAP 1D0h UNCERRSEV 154H ERRINJHDR 1D4h CORERRSTS 158h ERRINJCON 1D8h CORERRMSK 15CH 1DCh ERRCAP 160h CTOCTRL 1E0h HDRLOG0 164h 1E4h HDRLOG1 168h 1E8h HDRLOG2 16Ch 1ECh HDRLOG3 170h 1F0h RPERRCMD 174H 1F4h RPERRSTS 178h 1F8h ERRSID 17Ch 1FCh Configuracin del procesador de E / S integradas (IIO) Registra 28 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Tabla 3-3. (DMI2) Simple Extended Mapa configuracin. 0/Function dispositivo 0-Offset 0x200h-0x2FCh XPCORERRSTS LER_CAP 200h 280h XPCORERRMSK LER_HDR 204h 284h XPUNCERRSTS 208H LER_CTRLSTS 288h XPUNCERRMSK 20CH LER_UNCERRMSK 28Ch

XPUNCERRSEV LER_XPUNCERRMSK 210h 290h XPUNCERR PTR LER_RPERRMSK 214h 294h UNCEDMASK 218H 298H COREDMASK 21CH 29Ch RPEDMASK 220h 2A0h XPUNCEDMASK 224H 2A4h XPCOREDMASK 228H 2A8h 22CH 2ACh XPGLBERRPTR XPGLBERRSTS 230h 2B0h 234H 2B4h 238H 2B8h 23Ch 2BCh 240h 2C0h 244H 2C4h 248h 2C8h 24CH 2CCh 250h 2D0h 254H 2D4h 258h 2D8h 25Ch 2DCh 260h 2E0h 264H 2E4h 268h 2E8h 26CH 2ECh 270H XPPMDFXMAT0 2F0h 274h 2F4h 278h 2F8h 27CH 2FCh Tabla 3-4. Dispositivo 0/Function 0 (PCIe * Root Port Mode), 1/Functions dispositivos 0-1 (PCIe Puertos raz), Dispositivos 2/Functions 0-3 (PCIe Puertos raz) y de Dispositivos 3 / Funcin 0-3 (PCIe Puertos raz) Legado Mapa Configuracin (Hoja 1 de 2) DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 29 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 10h PXPCAP PXPNXTPTR PXPCAPID 90h 14h DEVCAP 94h SUBBUS SECBUS PBUS 18h DEVSTS DEVCTRL 98h SECSTS IOLIM IOBAS 1Cr LNKCAP 9Ch MLIM MBAS 20h LNKSTS LNKCON A0h PLIM PBAS 24h SLTCAP A4h PBASU 28h SLTSTS SLTCON A8h PLIMU 2Cr ROOTCAP ROOTCON ACh 30h ROOTSTS B0h CAPPTR 34h DEVCAP2 B4h 38h DEVCTRL2 B8h BCTRL INTPIN INTL 3Ch LNKCAP2 BCH

SNXTPTR SCAPID 40h LNKSTS2 LNKCON2 C0h SDID SVID 44h C4H 48h C8H 4 canales CCh DMIRCBAR1 50h D0h 54h D4h 58h D8H 5Ch DCh MSIMSGCTL MSINXTPTR MSICAPID 60h PMCAP E0h MSGADR 64h PMCSR E4H MSGDAT 68h E8h MSIMSK 6Ch ECh MSIPENDING 70h F0h 74h F4H 78h F8h FCh 7CH Notas: 1. DMIRCBAR - Dispositivo 0 Slo Tabla 3-4. Dispositivo 0/Function 0 (PCIe * Root Port Mode), 1/Functions dispositivos 0-1 (PCIe Puertos raz), Dispositivos 2/Functions 0-3 (PCIe Puertos raz) y de Dispositivos 3 / Funcin 0-3 (PCIe Puertos raz) Legado Mapa Configuracin (Hoja 2 de 2) Configuracin del procesador de E / S integradas (IIO) Registra 30 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Tabla 3-5. Dispositivo 0/Function 0 (modo Root Port PCIe), 1/Functions dispositivos 0-1 (PCIe Puertos raz), Dispositivos 2/Functions 0-3 (PCIe Puertos raz) y de Dispositivos 3 / Funcin 0-3 (PCIe Puertos raz) Mapa configuracin extendida 100 - 0x1FFh XPREUT_HDR_EXT PERFCTRLSTS 100h 180h XPREUT_HDR_CAP 104h 184h XPREUT_HDR_LEF 108h MISCCTRLSTS 188 H 10CH 18CH ACSCAPHDR PCIE_IOU_BIF_CTRL 110h 190h ACSCTRL ACSCAP 114h 194h 118h 198h 11CH 19Ch 120h 1A0h 124H 1A4h 128H 1A8h 12Ch 1ACh 130h 1B0h 134h 1B4h 138H 1B8h 13CH 1BCh APICLIMIT APICBASE 140h 1C0h 144h 1C4h ERRCAPHDR 148h 1C8h UNCERRSTS 14Ch 1CCh UNCERRMSK 150h ERRINJCAP 1D0h UNCERRSEV 154H ERRINJHDR 1D4h CORERRSTS 158h ERRINJCON 1D8h CORERRMSK 15CH 1DCh

ERRCAP 160h CTOCTRL 1E0h HDRLOG0 164h 1E4h HDRLOG1 168h 1E8h HDRLOG2 16Ch 1ECh HDRLOG3 170h 1F0h RPERRCMD 174H 1F4h RPERRSTS 178h 1F8h ERRSID 17Ch 1FCh Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 31 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 1. Aplicable a Device 0,2,3 / Funcin 0. 2. Aplicable a 2/Function dispositivo 0. 3. Aplicable a los dispositivos 2,3 / Funcin 0. 4. Aplicable a los dispositivos 1-3. 5. Aplicable a 1/Function Dispositivo 0 y Dispositivo 2,3 / Funcin 0.2. Tabla 3-6. Dispositivo 0/Function 0 (modo Root Port PCIe), 1/Functions dispositivos 0-1 (PCIe Puertos raz), Dispositivos 2/Functions 0-3 (PCIe Puertos raz) y de Dispositivos 3 / Funcin 0-3 (PCIe Puertos raz) Mapa configuracin extendida - Offset 0x2000x2FCh XPCORERRSTS LER_CAP 200h 280h XPCORERRMSK LER_HDR 204h 284h XPUNCERRSTS 208H LER_CTRLSTS 288h XPUNCERRMSK 20CH LER_UNCERRMSK 28Ch XPUNCERRSEV LER_XPUNCERRMSK 210h 290h XPUNCERR PTR LER_RPERRMSK 214h 294h UNCEDMASK 218H 298H COREDMASK 21CH 29Ch RPEDMASK 220h 2A0h XPUNCEDMASK 224H 2A4h XPCOREDMASK 228H 2A8h 22CH 2ACh XPGLBERRPTR XPGLBERRSTS 230h 2B0h 234H 2B4h 238H 2B8h 23Ch 2BCh 240h 2C0h 244H 2C4h 248h 2C8h 24CH 2CCh PXP2CAP4 250h 2D0h LNKCON34 254H 2D4h LNERRSTS4 258h 2D8h LN1EQ4 LN0EQ4 25Ch 2DCh LN3EQ4 LN2EQ4 260h 2E0h LN5EQ5 LN4EQ5 264H 2E4h LN7EQ5 LN6EQ5 268h 2E8h LN9EQ3 LN8EQ3 26CH 2ECh LN11EQ3 LN10EQ3 270H XPPMDFXMAT01 2F0h

LN13EQ3 LN12EQ3 274h XPPMDFXMAT12 2F4h LN15EQ3 LN14EQ3 278h XPPMDFXMSK03 2F8h 27CH XPPMDFXMSK13 2FCh Configuracin del procesador de E / S integradas (IIO) Registra 32 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5 Estndar espacio de configuracin PCI (tipo 0/1 Common El espacio de configuracin) Esta seccin trata de los registros en la regin de 0x0 a 0x3F que son comunes a todos los dispositivos de 0-3. Observaciones en la parte superior de la tabla indican qu dispositivos / funciones descripcin se aplica a. Las excepciones que se aplican a las funciones especficas se indican en la descripciones de bits individuales. 3.2.5.1 VID: Identificacin de proveedores 3.2.5.2 DID: Identificacin del dispositivo Registro: VID Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 00h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 00h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 00h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 00h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 00h Bit Attr defecto Descripcin 15:00 RO Nmero de Identificacin del Proveedor 8086h El valor es asignado por el PCI-SIG a Intel. DID Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 02h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 02h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 02h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 02h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 02h Bit Attr defecto Descripcin Nmero de identificacin del dispositivo RO 15:00 ID de dispositivo para los puertos raz PCI Express son los siguientes: 0x3C00: dispositivo 0 en el modo de DMI 0x3C01: el puerto DMI se ejecuta en modo PCIe 0x3C02: Port 1a 0x3C03: Port 1b 0x3C04: Port 2a 0x3C05: Port 2b 0x3C06: Port 2c 0x3C07: Port 2d 0x3C08: Port 3a en modo PCIe 0x3C09: Port 3b 0x3C0A: Port 3c 0x3C0B: Port 3d El valor es asignado por Intel para cada producto. Para IIO NTB Objetivos Secundarios, el ID de dispositivo es 0x3C0F. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 33 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.3 PCICMD: Register PCI Comando PCICMD

Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 04h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 04h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 04h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 04h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 04h Bit Attr defecto Descripcin 15:11 RV 0h reservados 10 RW 0b INTxDisable Interrumpir Deshabilitar. Controla la capacidad del puerto PCI Express para generar INTx mensajes. Este bit no afecta a la capacidad de procesador para interrupcin ruta mensajes recibidos en el puerto PCI Express. Sin embargo, este bit controla el generacin de interrupciones heredadas a la DMI de errores PCI Express detecta internamente en este puerto (por ejemplo, con formato incorrecto TLP, error de CRC, tiempo de finalizacin hacia fuera, y as sucesivamente) o al recibir mensajes de error RP o interrumpe debido a HP / PM eventos generados en el modo tradicional dentro del procesador. 1: Modo de interrupcin legado est desactivado 0: modo de interrupcin legado est habilitado 9 RO 0b Fast Back-to-Back Habilitar No aplica para PCI Express debe ser cableado a 0. 8 RW 0b SERR Reporting Habilitar Para los puertos PCI Express / DMI, este campo permite notificar el error interno del ncleo IIO lgica de la ocurrencia de un error no corregible (mortal o no mortal) en el puerto. La lgica error ncleo interno del IIO decide si / cmo escalar el error ms (Pines / mensaje, y as sucesivamente). Este bit tambin controla la propagacin de PCI Express Mensajes ERR_FATAL y ERR_NONFATAL recibidos desde el puerto hasta el interior IIO lgica error bsico. 1: generacin de mensajes de error fatal y no fatal y el error fatal y no fatal el reenvo de mensajes est habilitada 0: generacin de mensajes de error fatal y no fatal y el error fatal y no fatal el reenvo de mensajes est desactivado Consulte la especificacin PCI Express Base, Revisin 2.0 para ms informacin sobre este bit est se utiliza junto con otros bits de control en el registro de control de raz para errores de reenvo detectados en la interfaz PCI Express para el error de ncleo del sistema lgica. 7 RO 0b IDSEL Stepping / Espera control de ciclos No aplica para PCI Express debe ser cableado a 0. 6 RW 0b Parity Error Respuesta Para los puertos PCI Express / DMI, IIO ignora este bit y hace siempre ECC / paridad control y sealizacin de datos / direcciones de las transacciones con origen y destino IIO. Este aunque poco afecta a la configuracin del bit 8 en la PCISTS (ver bit 8 en la Seccin 3.2.5.4, "PCISTS: registro de estado PCI") registran. 5 paleta VGA RO 0b snoop Habilitar No aplica para PCI Express debe ser cableado a 0. 4 Memoria 0b RO Escribir e invalidar Habilitar No aplica para PCI Express debe ser cableado a 0. 3 RO 0b Ciclo Especial Habilitar No aplica para PCI Express debe ser cableado a 0. Configuracin del procesador de E / S integradas (IIO) Registra 34 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.4 PCISTS: registro de estado PCI

2 RW 0b Bus Master Enable Controla la capacidad del puerto PCI Express en la generacin y tambin en el envo memoria (incluyendo MSI escribe) o transacciones de E / S (y no mensajes) o transacciones de configuracin desde el lado secundario al lado primario. 1: Activa el puerto PCI Express para a) generar MSI escribe internamente para AER / HP / Acontecimientos PM (nota:. Hay varios otros MSI RP de control / bits de habilitacin Relacionados Ver Captulo RAS y PCI Express Base especificacin, revisin 2.0 para una completa detalles) y tambin b) Memoria forward (incluyendo MSI escribe desde dispositivos sur del RP), de configuracin o de E / S de lectura / escritura peticiones de los secundarios a lado primario 0: El maestro de bus est desactivado. Cuando este bit es 0, los puertos raz IIO se a) tratan aguas arriba de memoria PCI Express escribe / lee, IO escribe / lee y configuracin lee y escribe peticiones como no compatibles (y seguir las reglas para el manejo de peticiones no compatibles). Este comportamiento tambin es cierto para las transacciones que se ya la espera en las colas internas del puerto raz IIO cuando se activa el bit de BME off. b) enmascarar el puerto raz de la generacin de MSI escribe internamente para AER / HP / PM eventos en el puerto raz. 1 RW 0b Espacio Memoria Activa 1: Activa rango de memoria de un puerto PCI Express registra a decodificar como vlido direcciones de destino para las transacciones de lado secundario. 0: Deshabilita los registros rango de memoria de un puerto PCI Express (incluido el Registros de configuracin registros rango) para ser decodificado como direcciones de destino vlidos para las transacciones de lado secundario. Todos los accesos de la memoria recibida de lado secundario se UR'ed. 0 RW 0b IO Espacio Activa 1: Activa el rango de direcciones de E / S, que se define en los registros iobase y IOLIM de la cabecera de puente PCI-to-PCI, para decodificacin de destino desde el lado primario. 0: Desactiva el rango de direcciones de E / S, que se define en los registros iobase y IOLIM de la cabecera de puente PCI-to-PCI, para decodificacin de destino desde el lado primario. Notas: Este bit no se utiliza siempre por hardware para decodificar las transacciones de la lado secundario del puerto raz. NTB no soporta E / S accesos espaciales. Cableado a 0 PCISTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 06h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 06h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 06h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 06h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 06h Bit Attr defecto Descripcin 15 RW1C 0b Detectado error de paridad Este bit es activado por un puerto raz cuando se recibe un paquete en el lado primario con un error de datos no se puede corregir (incluyendo un paquete con el bit veneno) o un Direccin incorregible / error de paridad control. El ajuste de este bit es independientemente de el bit de error de respuesta Paridad (PERRE) en el registro PCICMD. PCICMD Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 04h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 04h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 04h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 04h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 04h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 35

Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 14 RW1C 0b sealiza error del sistema 1: El puerto raz inform errores fatales / no fatal (y no corregible) se detect en su interfaz PCI Express a la lgica de error bsico IIO (que podra eventualmente escalar el error a travs de la ERR [02:00] botones o mensajes al procesador Intel Xeon E5 producto bsico de la familia o un mensaje para PCH). Tenga en cuenta que el bit de Serre en el PCICMD registro se debe establecer un dispositivo para informar del error el error bsico IIO logic.Software borra este bit por escribir un '1 'a la misma. Este bit tambin se activa (cuando SERR bit de activacin se establece) cuando un mensaje FATAL / no mortales se remite al ncleo IIO lgica de error. Tenga en cuenta que los errores de 'ncleo' IIO interna (como error de paridad en el interior colas) no se notifican a travs de este bit. 0: El puerto raz no inform de un error fatal / no fatal 13 RW1C 0b Recibido Maestro Abortar Este bit se establece cuando un puerto raz experimenta una condicin de maestro de abortar en un transaccin que domin en la interfaz principal (bus interno Uncore). Tenga en cuenta que algunos errores pueden ser detectados a la derecha en la interfaz PCI Express y esas transacciones podran no "propagar" a la interfaz principal antes de que el error se detecta (por ejemplo, los accesos a memoria por encima de TOCM en los casos en que el PCIe lgica de la interfaz en s podra tener visibilidad en TOCM). Tales errores no hacen porque este bit a activar, y se inform a travs de la interfaz PCI expreso bits de error (Registro de estado secundario). Las condiciones que causan bit 13 a establecerse, se incluyen: Dispositivo recibe una terminacin en la interfaz principal (bus interno del Uncore) con la solicitud no compatible o master abortar estado de finalizacin. Esto incluye UR Estado recibi en el lado primario de un puerto PCI Express en peer-to-peer terminaciones tambin. 12 RW1C 0b Recibido Target Abortar Este bit se establece cuando un dispositivo experimenta una condicin completaron el aborto en un transaccin que domin en la interfaz principal (bus interno Uncore). Tenga en cuenta que ciertos errores pueden ser detectados a la derecha en la interfaz PCI Express y los transacciones podran no "se propagan" a la interfaz principal antes de que el error es detectado (por ejemplo, los accesos a memoria por encima de VTBAR). Tales errores no hacen porque este bit a activar, y se inform a travs de la interfaz PCI expreso bits de error (Registro de estado secundario). Las condiciones que causan bit 12 a establecerse, se incluyen: Dispositivo recibe una terminacin en la interfaz principal (bus interno del Uncore) con completaron abortar estado de finalizacin. Esto incluye el estado de CA recibida en la lado primario de un puerto PCI Express en terminaciones peer-to-peer tambin. 11 RW1C 0b sealizadas por objetivo Abortar Este bit se establece cuando un puerto raz indica un estado de finalizacin abortar completaron en el lado primario (bus interno del Uncore). Esta condicin incluye un puerto PCI Express la transmisin de un estado completaron abortar recibi en una realizacin de la secundaria. 10:09 RO 0h DEVSEL # Timing No aplica para PCI Express. Cableado a 0. 8 RW1C 0b Master Data Error de paridad Este bit se establece por un puerto raz si el error de paridad bits Respuesta en el Comando PCI registro est establecido y tampoco recibe una complementacin con datos envenenados de la lado primario o reenva un paquete con los datos (incluyendo MSI escribe) a la lado primario con veneno. 7 RO 0b Fast Back-to-Back

No aplica para PCI Express. Cableado a 0. 6 RO 0b reservados 5 RO 0b Bus PCI 66 MHz Capacidad No aplica para PCI Express. Cableado a 0. 4 RO lista de capacidades 1b Este bit indica la presencia de una estructura de lista de capacidades PCISTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 06h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 06h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 06h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 06h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 06h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 36 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.5 RID: Identificacin de revisiones 3.2.5.6 CCR: Class Code 3 RO-V 0b INTx Estado Esto slo lectura bit refleja el estado de la alarma en el Puerto raz PCI Express. Slo cuando la interrupcin de bit de desactivacin en el registro de comando es un 0 y este Bit de estado de interrupcin es un 1, ser este dispositivo genera INTx interrupcin. Ajuste de la Interrumpir Desactivar bit a 1 no tiene ningn efecto sobre el estado de este bit bit.This no preprate para interrupciones enviados al puerto raz de los dispositivos aguas abajo de la jerarqua. Cuando MSI estn habilitadas, no se debe establecer el estado de interrupcin. El bit de estado INTX debe deasserted cuando todos los hechos relevantes (errores RAS / HP / enlace de cambio de estado / PM) interna al puerto utilizando alarmas existentes se borran por el software. 2:00 RV 0h reservados RID Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 08h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 08h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 08h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 08h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 0-3 Desplazamiento: 08h Bit Attr defecto Descripcin 07:00 RO 00h identificacin de revisiones Refleja el ID de revisin Uncore despus de un reinicio. Refleja el ID de revisin de compatibilidad despus de BIOS escribe 0x69 en cualquier registro RID en cualquier funcin de la familia Xeon Intel E5. Aplicacin Nota: Leer y escribir peticiones desde el host a cualquier registro RID en cualquier Intel Xeon Procesador funcin Family E5 se redirige al clster IIO. Accesos a la Campo CCR tambin se redirigen debido a la alineacin DWORD. Es posible que JTAG accesos son directos, por lo que no siempre va a ser redirigido. CCR Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 09h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 09h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 09h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 09h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 09h

Bit Attr defecto Descripcin 23:16 RO 06h de clases base Para los puertos raz (incluyendo la raz de la operacin en modo de puerto de los puertos DMI y NTB), este campo est cableado a 06h, que indica que es un "dispositivo de puente". 15:08 RO 04h Sub-Class Para los puertos de raz, por defecto este campo a 04h indicando "puente PCI-PCI". Este registro cambios en la subclase de 00h para indicar 'Host Puente', cuando el bit 0 en el MISCCTRLSTS registro est establecido. 07:00 RO 00h a nivel de registro Interfaz de programacin Este campo est cableado a 00h para los puertos PCI Express. PCISTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 06h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 06h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 06h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 06h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 06h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 37 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.7 CLSR: Cacheline Tamao 3.2.5.8 PLAT: Temporizador de Latencia Primaria 3.2.5.9 HDR: Cabezal Tipo de Registro CLSR Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 0Ch Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 0Ch Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 0Ch Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 0Ch (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 0Ch Bit Attr defecto Descripcin 07:00 RW 0h Cacheline Tamao Este registro se establece como RW nicamente por razones de compatibilidad. Tamao Cacheline de Intel Xeon E5 familia siempre es 64B. IIO hardware ignora este ajuste. PLAT Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 0Dh Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 0Dh Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 0Dh Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 0Dh (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 0Dh Bit Attr defecto Descripcin 07:00 RO 0h Timer Latencia Primaria No aplica para PCI Express. Cableado a 00h. HDR Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 0Eh Bit Attr defecto Descripcin 7 RO 0b dispositivo multifuncin El valor predeterminado es bit a 0 para dispositivo # 0. 06:00 RO-V Diseo de configuracin 00h Este campo identifica el formato de la disposicin de configuracin de cabecera. En el modo de DMI, por defecto es 00h indican un tipo 00h encabezado PCI convencional. En el modo de PCIe, el valor predeterminado es 01h, correspondiente al Tipo 1 para un puerto raz PCIe.

Configuracin del procesador de E / S integradas (IIO) Registra 38 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.10 HDR: Cabezal Tipo de Registro 3.2.5.11 BIST: Built-In Self Test 3.2.5.12 PBUS: Primaria Nmero Bus Registro HDR Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 0Eh Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 0Eh Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 0Eh (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 0Eh Bit Attr defecto Descripcin 7 RO-V 1b dispositivo multifuncin El valor predeterminado es bit a 1 para los dispositivos de 1-3, ya que estos son dispositivos multi-funcin. BIOS puede controlar individualmente el valor de este bit 0 en funcin de estos dispositivos, basado en HDRTYPCTRL registro. BIOS escribir a dicho registro para cambiar este campo a 0 en 0 Funcin de estos dispositivos, si se expone slo Funcin 0 en el dispositivo para OS. Nota: En SKU de producto en nica funcin 0 del dispositivo est expuesto a ningn software (BIOS / OS), BIOS tendra que an establecer los bits de control mencionado anteriormente para establecer al este bit en este registro para cumplir por normas PCI. 06:00 RO Layout Configuracin 01h Este campo identifica el formato de la disposicin de configuracin de cabecera. Es Tipo1 para todos Puertos raz PCI Express. El valor predeterminado es 01h, lo que indica un "PCI a PCI Puente '. BIST Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 0Fh Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 0Fh Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 0Fh Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 0Fh (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 0Fh Bit Attr defecto Descripcin 07:00 RO 0h pruebas BIST No se admite. Cableado a 00h. PBUS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 18h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 18h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 18h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 18 h (modo Root Port PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 18h Bit Attr defecto Descripcin 07:00 RW 00h Nmero Bus Principal Programas de software de configuracin de este campo con el nmero del bus en el lado primario del puente. Este registro debe mantenerse consistente con la interna El autobs nmero 0 en el registro CPUBUSNO01. BIOS (sistema operativo y si el nmero de bus interno consigue movido) debe programar este registro con el valor correcto ya que el hardware IIO dependera de este registro a efectos de decodificacin del ciclo de configuracin de entrada. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 39 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.13 SECBUS: Nmero Bus Secundaria

3.2.5.14 SUBBUS: Subordinado Nmero Bus Registro 3.2.5.15 IOBAS: I / O Base Registro SECBUS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 19h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 19h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 19h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 19 h (modo Root Port PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 19h Bit Attr defecto Descripcin 07:00 RW 00h autobs nmero Secundaria Este campo se programa con el software de configuracin para asignar un nmero de bus a la bus secundario del puente P2P virtual. IIO utiliza este registro para cualquier transmita una transaccin configuracin como tipo 1 o tipo 0 para PCI Express. SUBBUS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 1Ah (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 1Ah Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 1Ah Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1Ah (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 1Ah Bit Attr defecto Descripcin 07:00 RW 00h autobs nmero subordinado Este registro est programado por software de configuracin con el nmero de la ms alta de bus subordinado que est detrs del puerto PCI Express. Cualquier transaccin que se sita entre el autobs nmero secundario y subordinado (ambos inclusive) de un Puerto Express se transmiti al puerto expresa. IOBAS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 1 canal (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 1Cr Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 1Cr Bus: 0 Dispositivo: 3 Funcin: 0 Offset: 1 canal (modo Root Port PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 1 Crnicas Bit Attr defecto Descripcin 07:04 RW Fh I / O Address Base Corresponde a A [15:12] de la direccin base de E / S del puerto PCI Express. Vase tambin el registro IOLIM descripcin. 03:02 RW-L 3h ms I / O Address Base Cuando EN1K se encuentra en la Seccin 3.5.4, "Sistema de Control Global y Error Registros "en la pgina 300 de registro, estos bits se RW y permiten 1K granularidad de E / S de abordar, de lo contrario estos son RO. 01:00 RO capacidad 0h Direccin de E / S IIO slo es compatible con 16 bits de direccionamiento Configuracin del procesador de E / S integradas (IIO) Registra 40 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.16 IOLIM: I / O Limit Registro 3.2.5.17 SECSTS: Registro de estado Secundaria IOLIM Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 1Dh (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 1Dh Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 1Dh Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1Dh (Modo de puerto raz PCIe)

Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 1Dh Bit Attr defecto Descripcin 07:04 RW 0h I / O Limit Direccin Corresponde a A [15:12] de la direccin de lmite de E / S de la PCI Express port.The I / O Lmite de Base y E / S registra definir un rango de direcciones que se utiliza por el PCI Puerto Express para determinar cundo enviar las transacciones de E / S de una interfaz a la otra usando la siguiente frmula: Io_base <= A [15:12] <= IO_LIMIT La parte inferior del rango de direcciones de E / S definido se alinear a un lmite de 4 KB (1 KB si se ajusta EN1K bits. Consulte la Seccin 3.5.4, "Control Global System y Error Registros "en la pgina 300 para la definicin de EN1K bits), mientras que la parte superior de la regin especificado por IO_LIMIT habr un menos de un 4 KB (1 KB si se ajusta EN1K bit) mltiple. Notas: Ajuste del lmite I / O durante menos de E / S de base deshabilita el rango de E / S por completo. La base y el lmite de E / S generales registros no sern programadas por el software sin borrar el bit IOSE primero. 03:02 RW-L 0h ms I / O Limit Direccin Cuando EN1K se establece en la Seccin 3.5.4, "Control Global System y registros de error" registro, estos bits se convierten en RW y permiten la granularidad 1K de E / S de direccionamiento, de lo contrario se trata de RO. 01:00 RO 0h I / O Address Capacidad de Lmite IIO slo es compatible con 16 bits de direccionamiento. SECSTS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 1Eh (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 1Eh Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 1Eh Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1Eh (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 1Eh Bit Attr defecto Descripcin 15 RW1C 0b Detectado error de paridad Este bit es activado por el puerto raz cada vez que recibe un TLP envenenado en el PCI Puerto Express. Este bit se establece con independencia del estado de la respuesta de error de paridad Activar bit en el registro de control del puente. 14 RW1C 0b recibidos de error del sistema Este bit es activado por el puerto raz cuando recibe una ERR_FATAL o ERR_NONFATAL mensaje de PCI Express. Tenga en cuenta que esto no incluye los ERR * Los mensajes virtuales que se generan internamente desde el puerto raz cuando se detecta un error en su propia. 13 RW1C 0b Recibido Maestro Abortar Estado Este bit se establece cuando el puerto raz recibe una terminacin con 'Solicitud no compatible Estado de finalizacin "o cuando el maestro puerto raz aborta una configuracin type0 paquete que tiene un nmero de dispositivo distinto de cero. 12 RW1C 0b Recibido Target Abortar Estado Este bit se establece cuando el puerto raz recibe una terminacin con 'Completer Abortar' Estado. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 41 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.18 MBAS: Base de memoria 11 RW1C 0b sealizadas por objetivo Abortar

Este bit se establece cuando el puerto raz enva un paquete de finalizacin con un 'Completer Abortar 'Estado (incluyendo terminaciones peer-to-peer que se envan desde un puerto a otro). 10:09 RO 00b DEVSEL # Timing No aplica para PCI Express. Cableado a 0. 8 RW1C 0b Master Data Error de paridad Este bit es activado por el puerto raz en el lado secundario (enlace PCI Express) si la paridad Respuesta Error Activar bit (PERRE) se establece en el registro de control del puente y cualquiera de las siguientes dos condiciones: El puerto PCI Express recibe una terminacin de PCI Express marcada envenenado. Los venenos del puerto PCI Express de un paquete saliente con datos. Si la respuesta de error de paridad Bit de habilitacin en Bridge Registro de control est desactivada, este bit no se establece. 7 RO 0b Fast Transacciones Back-to-Back Capaz No aplica para PCI Express. Cableado a 0. 6 RV 0h Reservados 5 RO 0b bus PCI capacidad de 66 MHz No aplica para PCI Express. Cableado a 0. 4:00 RV 0h reservados MBAS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 20h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 20h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 20h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 20 h (modo Root Port PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 20h Bit Attr defecto Descripcin 15:04 RW FFFh direccin de memoria Base Corresponde a A [31:20] de la direccin base de la ventana de memoria de 32 bits del PCI Puerto Express. Consulte tambin la descripcin de registro MLIM. 3:00 RV 0h reservados SECSTS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 1Eh (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 1Eh Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 1Eh Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1Eh (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 1Eh Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 42 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.19 MLIM: Lmite de Registro de Memoria 3.2.5.20 PBAS: prefetchable memoria Base Registro 3.2.5.21 PLIM: Lmite de memoria prefetchable Registrarse MLIM Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 22h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 22h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 22h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 22 h (modo Root Port PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 22h Bit Attr defecto Descripcin 15:04 RW 000h memoria Limit Direccin

Corresponde a A [31:20] de domicilio lmite de la ventana de memoria de 32 bits que corresponde al lmite superior de la gama de accesos a memoria que sern aprobada por el Expreso bridge.The Base memoria PCI y Lmite registros de memoria definir un rango de direcciones de memoria asignada no prefetchable I / O (direcciones de 32 bits) y el IIO dirige accesos en este rango para el puerto PCI Express basada en la la siguiente frmula: MEMORY_BASE <= A [31:20] <= memory_limit Los 12 bits superiores, tanto de la base de la memoria y los registros de memoria Limit son de lectura / escribir y corresponde a los superiores 12 bits de direccin, A [31:20] de direcciones de 32 bits. Por lo tanto, la parte inferior del rango de direcciones de memoria definido estar alineado a un 1 MB contorno y la parte superior del rango de direcciones de memoria definida ser uno menos que un 1 MB lmite. Consulte el "Mapa Direccin, '(PCH Architecture Platform Specification) para ms detalles sobre la decodificacin. Notas: 1. Establecer el lmite de memoria de menos de base de la memoria desactiva la memoria de 32 bits extenderse por completo. 2. Tenga en cuenta que, en general, la base de la memoria y los registros de lmite no sern programado por software sin borrar el bit MSE primero. 3:00 RV 0h reservados PBAS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 24 horas (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 24 horas Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 24 horas Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 24 horas (modo Root Port PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 24 horas Bit Attr defecto Descripcin 15:04 RW FFFh prefetchable direccin de memoria Base Corresponde a A [31:20] de la base prefetchable de rango de direcciones de memoria direccin del puerto PCI Express. Ver tambin la descripcin PLIMU registro. 03:00 RO 1h prefetchable memoria Base Capacidad de Direccin IIO establece este bit a 01h para indicar capacidad de 64 bits. PLIM Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 26h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 26h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 26h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 26 h (modo Root Port PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 26h Bit Attr defecto Descripcin 15:04 RW 000h prefetchable memoria Limit Direccin Corresponde a A [31:20] del lmite de la prefetchable del rango de direcciones de memoria direccin del puerto PCI Express. Ver tambin la descripcin PLIMU registro. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 43 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.22 PBASU: Base memoria prefetchable (superior 32 bits) 3.2.5.23 PLIMU: Lmite de memoria prefetchable (superior 32 bits) 03:00 RO 1h prefetchable Memoria Capacidad Lmite Direccin IIO establece este campo a 01h para indicar capacidad de 64 bits. PBASU Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 28h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 28h

Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 28h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 28h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 28h Bit Attr defecto Descripcin 31:0 RW FFFFFFFFh prefetchable superior de 32 bits Memoria Direccin Base Corresponde a A [63:32] de la base prefetchable de rango de direcciones de memoria direccin del puerto PCI Express. Ver tambin la descripcin PLIMU registro. PLIMU Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 2Cr (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 2Cr Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 2Cr Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 2Cr (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 2Cr Bit Attr defecto Descripcin 31:0 RW 000000 00h Prefetchable superior de 32 bits de memoria Lmite Direccin Corresponde a A [63:32] del lmite de la prefetchable del rango de direcciones de memoria direccin del expreso port.The Base memoria prefetchable PCI y Lmite de memoria registros de definir un rango de direcciones de memoria prefetchable E / S mapeada (64 bits direcciones) que es utilizado por el puente PCI Express para determinar cundo transmita transacciones de memoria basado en la siguiente frmula: PREFETCH_MEMORY_BASE_UPPER :: PREFETCH_MEMORY_BASE <= A [63:20] <= PREFETCH_MEMORY_LIMIT_UPPER :: PREFETCH_MEMORY_LIMIT Los 12 bits superiores tanto de la Base memoria prefetchable y Lmite de memoria registros son de lectura / escritura y corresponde a la parte superior 12 bits de direccin, A [31:20] de direcciones de 32 bits. La parte inferior del rango de direcciones de memoria definida ser alineado con un lmite de 1 MB y la parte superior del rango de direcciones de memoria se define ser uno menos que un lmite de 1 MB. Los 4 bits inferiores tanto de la base de la memoria y la memoria prefetchable prefetchable Registros de carrera se de slo lectura, contienen el mismo valor, y codifican o no el puente soporta direcciones de 64 bits. Si estos cuatro bits tienen el valor 0h, a continuacin, el puente slo es compatible con 32 bits direcciones. Si estos cuatro bits tienen el valor de 1 h, entonces el puente con direcciones de 64 bits y los prefetchable base superior 32 Bits y prefetchable lmite superior 32 Bits registros tienen el resto de la base prefetchable 64 bits y direcciones lmite respectivamente. Ajuste del lmite de memoria prefetchable menos de base de la memoria prefetchable desactiva el rango de memoria prefetchable 64 bits en total. Notas: En general, la base de la memoria y los registros de lmite no sern programadas por el software sin borrar el bit MSE primero. PLIM Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 26h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 26h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 26h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 26 h (modo Root Port PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 26h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra

44 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.24 SVID: subsistema ID Vendor 3.2.5.25 SDID: Identidad Subsistema 3.2.5.26 CAPPTR: Indicador de Capacidad 3.2.5.27 CAPPTR: Indicador de Capacidad SVID Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 2Cr (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 44h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 44h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 44h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 44h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 44h Bit Attr defecto Descripcin 15:00 RW-O 8086h Subsistema Vendor ID Asignado por el PCI-SIG para el proveedor del subsistema. El valor predeterminado es 8086, pero puede resultar cambiado por la BIOS. SDID Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 2Eh (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 46h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 46h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 46h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 46h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 46h Bit Attr defecto Descripcin 15:00 RW-O 00h Subsistema de ID de dispositivo Asignado por el proveedor de subsistema para identificar el subsistema CAPPTR Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 34h Bit Attr defecto Descripcin 07:00 RO 90h Capacidad Pointer Puntos a la primera estructura de capacidad para el dispositivo. En el modo de DMI, apunta a la capacidad PCIe. En el modo de PCIe, apunta a la capacidad SVID / SDID. CAPPTR Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 34h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 34h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 34h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 34h Bit Attr defecto Descripcin 07:00 RO 40h Capacidad Pointer Seala la primera estructura de la capacidad del dispositivo, que es el SVID / SDID capacidad. Notas: El atributo de B0, D3, F0 en modo de puerto raz es RW-O. Para otros dispositivos, es RO. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 45 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.28 INTL: Lnea registro de interrupcin 3.2.5.29 INTPIN: Pin de interrupcin Registrarse 3.2.5.30 BCTRL: Puente de Registro de Control

INTL Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 3Ch Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 3Ch Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 3Ch Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: de 3 canales (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 3Ch Bit Attr defecto Descripcin 07:00 RW 00h de interrupcin de lnea Esto es RW slo por razones de compatibilidad. IIO h / w no lo utilizan por cualquier razn. INTPIN Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 3Dh Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 3Dh Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 3Dh Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 3Dh (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 3Dh Bit Attr defecto Descripcin 07:00 RW-O 01h interrupcin Pin Los nicos valores permitidos en este registro son 00h y 01h. BIOS saldr del registro a su valor por defecto a menos que opte por Defeature totalmente Generacin INTx de un puerto raz. Para este ltimo caso, BIOS escribir un valor de 00h antes de OS toma el control. OS cuando lee este registro para ser 00h entiende que el puerto raz no genera ninguna interrupcin INTx. Esto ayuda a simplificar algunos de las tablas de BIOS ACPI relativos a las interrupciones, cuando la generacin de interrupcin INTx desde un puerto raz no est habilitado en la plataforma. Tenga en cuenta que cuando el BIOS escribe un valor de 00h en este registro, que en s mismo no deshabilitar la generacin INTx en hardware. Desactivacin de la generacin INTx en hardware tiene de lograrse mediante la INTx bit de desactivacin en el "PCICMD: Comando PCI Registrarse "registrarse. Asimismo, remitimos al lector a la MSI bit de habilitacin en "MSICTRL: MSI Control "para una descripcin de cmo el software selecciona MSI vs INTx interrupcin para el mtodo de interrupcin del sistema. Hardware IIO no utiliza este bit para nada. Para el funcionamiento en modo DMI, no es aplicable, desde el Dispositivo # 0 no genera las interrupciones INTX en su propio tiempo en el modo de DMI. BCTRL Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 3Eh (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 3Eh Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 3Eh Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 3Eh (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 3Eh Bit Attr defecto Descripcin 15:12 RV 0h reservados 11 RO Timer Descartar 0b SERR Estado No aplica para PCI Express. Este bit est cableado a 0. 10 RO 0b Descartar estado del temporizador No aplica para PCI Express. Este bit est cableado a 0. 9 RO 0b Timer Descartar Secundaria No aplica para PCI Express. Este bit est cableado a 0. Configuracin del procesador de E / S integradas (IIO) Registra 46 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 8 RO 0b Timer Descartar Primaria

No aplica para PCI Express. Este bit est cableado a 0. 7 RO 0b Fast Back-to-Back Habilitar No aplica para PCI Express. Este bit est cableado a 0. 6 RW 0b Secondary Cambiar Bus 1: se establece este bit se activa un reinicio en caliente en el enlace correspondiente para el PCI Puerto Express y el Expreso jerarqua de dominios subordinados PCI con el puerto. Este enva la LTSSM en el entrenamiento (o enlace) Control Restablecer estado, que necesariamente implica un restablecimiento para el dispositivo aguas abajo y todos los dispositivos subordinados. La capa de transaccin correspondiente al puerto se vaciar en virtud del enlace va abajo cuando se establece este bit. Esto significa que en la direccin de salida, todas las sealizaciones transacciones se eliminan y las transacciones no publicados se envan una respuesta UR. En la direccin entrante, terminaciones de las solicitudes NP entrantes son descartados cuando llegan. Inbound publicado escribe normally.Note se retir tambin de que una secundaria reinicio del bus no se restablecer la configuracin de PCI a PCI puente virtual registros del dirigido puerto PCI Express. 0: No reinicio ocurre en el puerto PCI Express. 5 RO 0b modo Maestro Abortar No aplica para PCI Express. Este bit est cableado a 0. 4 RW 0b VGA decodificacin de 16 bits Este bit permite que el puente PCI-to-PCI virtual para proporcionar decodificacin de 16 bits del VGA I / O direccin impide la decodificacin de alias de direcciones cada 1 KB. 0: direccin de ejecucin de 10 bits descifra los accesos VGA E / S. 1: Ejecutar direccin de 16 bits descifra los accesos VGA E / S. Notas: Este bit slo tiene sentido si el bit 3 de este registro tambin se establece en 1, lo que permite VGA de E / S decodificacin y expedicin por el puente. Consulte PCI-PCI Puente Revisin de especificacin 1.2 para obtener ms detalles de este bit comportamiento. 3 RW 0b VGA Enable Controla el encaminamiento de Intel Xeon E5 Familia inici operaciones objetivos compatibles rangos de direcciones de E / S y la memoria VGA. Este bit debe ser slo establecido para un puerto p2p en todo el sistema. Nota: cuando el dispositivo de Funcin 0 3 est en modo de NTB, a continuacin, el dispositivo 3 Funcin 0 versin de este bit debe dejarse a su valor predeterminado. Dispositivos compatibles con VGA no se admiten en el lado secundario de la NTB. 2 RW 0b ISA Enable Modifica la respuesta por el puerto raz a un acceso de E / S emitida por el ncleo que direcciones de destino ISA I / O. Esto se aplica solamente a las direcciones de E / S que estn habilitados por el IOBASE y IOLIM registros. 1: El puerto raz no reenviar a PCI Express las operaciones de E / S abordar los ltimos 768 bytes de cada bloque de 1 KB, aunque las direcciones se encuentran dentro del rango definido por los registros iobase y IOLIM. 0: Todas las direcciones definidas por el IOBASE y IOLIM de ncleo emitidos operaciones de E / S ser asignado a PCI Express. 1 RW 0b SERR respuesta Enable Este bit controla la transmisin de ERR_COR, ERR_NONFATAL y ERR_FATAL mensajes desde el puerto PCI Express al lado primario. 1: Habilita el reenvo de ERR_COR, mensajes ERR_NONFATAL y ERR_FATAL. 0: desactiva el reenvo de ERR_COR, ERR_NONFATAL y ERR_FATAL Consulte la especificacin PCI Express Base, Revisin 2.0 para los detalles de la gran cantidad bits de control que el informe de errores de control en IIO.

0 RW 0b Parity Error Respuesta Activa Esto slo tiene efecto este bit est en la posicin de bit 8 en el registro SECSTS. BCTRL Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 3Eh (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 3Eh Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 3Eh Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 3Eh (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 3Eh Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 47 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.31 SCAPID: Subsistema Capacidad Identidad 3.2.5.32 SNXTPTR: ID Subsistema Siguiente Pointer 3.2.5.33 DMIRCBAR: DMI Root Complex Registro Bloque Base Direccin SCAPID Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 40h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 40h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 40h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 40 h (modo Root Port PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 40h Bit Attr defecto Descripcin 07:00 RO 0Dh ID capacidad Asignado por el PCI-SIG para el subsistema ID capacidad SNXTPTR Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 41h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 41h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 41h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 41h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 41h Bit Attr defecto Descripcin 07:00 RO 60h Siguiente Ptr Este campo se establece en 60 horas para la siguiente lista de capacidades (capacidad de la estructura MSI) en el cadena. DMIRCBAR Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 50h Bit Attr defecto Descripcin 31:12 RW-LB 00000h DMI Base Direccin Este campo corresponde a 32 bits a 12 de la direccin de base de DMI Complejo radicular regstrese espacio. BIOS programar este registro resulta en una direccin base para un 4 KB de bloques de espacio de direcciones de memoria contigua. Este registro se asegura de que un espacio 4KB alineada naturalmente se asigna en los primeros 64 GB de direccionable espacio de memoria. Software de sistema utiliza esta direccin de base para programar la raz DMI Estableci registro Complex. Todos los bits en este registro estn bloqueados en el modo de LT. Tenga en cuenta que este registro se mantiene en todo el dispositivo # 0, incluso si ese puerto est funcionando como Puerto PCIe, para proporcionar flexibilidad de la utilizacin de los VCs en el modo de PCIe as. Nobody es pidiendo esta capacidad en este momento, pero mantener esa flexibilidad. 11:01 RV 0h reservados 0 RW-LB 0b DMIRCBAR Habilitar 0: DMIRCBAR est desactivado y no reclama cualquier memoria

1: memoria DMIRCBAR accesos asignados se reclaman y se decodifican Notas: Accesos a registros apuntados por la DMIRCBAR, a travs de JTAG mini-puerto no son cerrada por este bit de habilitacin, es decir, accede a estos registros son honrados con independencia del valor de este bit. BIOS establece este bit slo cuando se desea actualizar los registros en la DMIRCBAR. Lo debe borrar este bit cuando se ha terminado de cambiar los valores. Esto es necesario para asegurar que los registros no se pueden cambiar durante un bloqueo de LT. Este bit est protegido por LT modo, pero los registros en DMIRCBAR no se protegen, excepto por este bit. Configuracin del procesador de E / S integradas (IIO) Registra 48 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.34 MSICAPID: MSI ID capacidad 3.2.5.35 MSINXTPTR: MSI Siguiente Pointer 3.2.5.36 MSIMSGCTL: Control MSI MSICAPID Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 60h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 60h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 60h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 60 h (modo Root Port PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 60h Bit Attr defecto Descripcin 07:00 RO 05h ID capacidad Asignado por el PCI-SIG para MSI (puertos raz). MSINXTPTR Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 61h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 61h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 61h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 61h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 61h Bit Attr defecto Descripcin 07:00 RW-O 90h Siguiente Ptr Este campo se establece en 90h para la capacidad de la lista siguiente (estructura de la capacidad de PCI Express) en la cadena. 0_3_0_Port3_NTB: Attr: RW-O por defecto: 80h MSIMSGCTL Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 62h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 62h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 62h Bus: 0 Dispositivo: 3 Funcin: 1-3 Desplazamiento: 62h Bit Attr defecto Descripcin 15:09 RV 0h reservados 8 Por 1b RO-vector de enmascaramiento capaz Este bit indica que los puertos PCI Express MSI apoyo enmascaramiento per-vector. 7 RO 0b Bus de 64 bits Direccin Capable Este campo est cableado a 0h desde las direcciones de mensajes son slo de 32 bits direcciones (ejemplo tanto, FEEx_xxxxh). 06:04 RW 000b Multiple Mensaje Habilitar Slo se aplica a los puertos PCI Express. Software escribe en este campo para indicar la nmero de mensajes asignados que se alinean con una potencia de dos. Cuando MSI es habilitada, el software asignar al menos un mensaje al dispositivo. Un valor de

000 indica 1 mensaje. Cualquier valor mayor que o igual a 001 indica una mensaje de 2. Ver MSIDR para el debate sobre cmo se distribuyen las interrupciones entre los diversas fuentes de interrupcin basado en el nmero de mensajes asignados por software para los puertos PCI Express. 03:01 RO 001b Multiple Mensaje Capable Puertos del procesador expresar su apoyo dos mensajes para todos sus eventos internos. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 49 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.37 MSIMSGCTL: Control MSI 0 RW 0b MSI Habilitar Software establece este bit para seleccionar interrupcin estilo INTx o interrupcin MSI puerto raz interrupciones generadas. 0: mecanismo de interrupcin INTx se utiliza para las interrupciones del puerto raz, siempre que la reemplazar los bits en la Seccin 3.2.5.88, "MISCCTRLSTS: Varios. Control y estado "en la pgina 89) lo permite. 1: mecanismo de interrupcin MSI se utiliza para las interrupciones del puerto raz, siempre que la anulacin bits en MISCCTRLSTS permiten. Nota hay bits de 4:02 y 2 bits MISCCTRLSTS puede desactivar tanto MSI y INTx interrupcin que se generen en la raz eventos de interrupcin del puerto. MSIMSGCTL Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 62h (Modo de puerto raz PCIe) Bit Attr defecto Descripcin 15:09 RV 0h reservados 8 1b RO Per-vector Masking Capable Este bit indica que los puertos PCI Express MSI apoyo enmascaramiento per-vector. 7 RO 0b Bus de 64 bits Direccin Capable Un punto final PCI Express debe ser compatible con la versin de Direccin mensaje de 64 bits de la Capacidad de la estructura MSI 1: La funcin es capaz de enviar mensaje de direccin de 64 bits 0: La funcin no es capaz de enviar mensaje de direccin de 64 bits. 06:04 RW 000b Multiple Mensaje Habilitar Slo se aplica a los puertos PCI Express. Software escribe en este campo para indicar la nmero de mensajes asignados que se alinean con una potencia de dos. Cuando MSI es habilitada, el software asignar al menos un mensaje al dispositivo. Un valor de 000 indica 1 mensaje. Valor Nmero de mensajes solicitados 000: 1 001: 2 010: 4 011: 8 100: 16 101: 32 110: Reservado 111: Reservado 03:01 RO 001b Multiple Mensaje Capable Puerto PCI Express de IOH admite 16 mensajes para todos los eventos internos. Valor Nmero de mensajes solicitadas: 000: 1 001: 2

010: 4 011: 8 100: 16 101: 32 110: Reservado 111: Reservado MSIMSGCTL Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 62h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 62h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 62h Bus: 0 Dispositivo: 3 Funcin: 1-3 Desplazamiento: 62h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 50 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.38 MSGADR: MSI registro de direcciones El MSI Direccin Register (MSIAR) contiene el sistema de informacin de la direccin especfica para ruta interrupciones MSI desde los puertos raz y se rompe en sus campos constituyentes. 3.2.5.39 MSGDAT: Registro de datos MSI 0 RW 0b MSI Habilitar El software establece este bit para seleccionar interrupciones especficas de la plataforma o transmitir MSI mensajes. 0: Desactiva MSI que se generen. 1: Activa el puerto PCI Express para utilizar mensajes de ISM para RAS, siempre en el bit 4 MISCCTRLSTS es clara y permite tambin el puerto Express para utilizar mensajes de ISM para MP y HP eventos en el puerto raz proporcionado estos eventos individuales no son habilitado para el manejo de ACPI. Nota: El software debe desactivar INTx y MSI-X para este dispositivo cuando se usa MSI. MSIMSGCTL Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 62h (Modo de puerto raz PCIe) Bit Attr defecto Descripcin MSGADR Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 64h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 64h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 64h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 64 h (modo Root Port PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 64h Bit Attr defecto Descripcin 31:20 RW 000h Direccin MSB Este campo especifica los 12 bits ms significativos de la direccin de MSI de 32 bits. Este campo es R / W slo por razones de compatibilidad. 19:02 RW 00000h ID Direccin La definicin de este campo depende de si reasignacin de interrupcin est activada o deshabilitado. 1:00 RV 0h reservados MSGDAT Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 68h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 68h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 68h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 68h (Modo de puerto raz PCIe)

Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 68h Bit Attr defecto Descripcin 31:16 RV 0000h reservados 15:00 RW 0000h Data La definicin de este campo depende de si reasignacin de interrupcin est activada o deshabilitado. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 51 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra Mscara de bits MSI: 3.2.5.40 MSIMSK 3.2.5.41 MSIPENDING: MSI Bit Pendiente 3.2.5.42 PXPCAPID: PCI Capacidad Identidad expreso MSIMSK Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 6Ch (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: 6Ch Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: 6Ch Bus: 0 Dispositivo: 3 Funcin: 0 Offset: 6 canales (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 6Ch Bit Attr defecto Descripcin 31:2 RV 0h reservados 01:00 RW 0h Mask Bits Slo es relevante cuando MSI est activado y se utiliza para las interrupciones generadas por la raz puerto. Para cada bit de la mscara que se establece, el puerto PCI Express tiene prohibido el envo de el mensaje asociado. Cuando slo un mensaje se entrega al puerto raz por software, slo mscara de bit 0 es pertinente y utilizada por el hardware. MSIPENDING Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 70h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 70h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 70h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 70 h (modo Root Port PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 70h Bit Attr defecto Descripcin 31:2 RV 0h reservados 01:00 RO-V 0h Bits pendientes Slo es relevante cuando MSI est activado y se utiliza para las interrupciones generadas por la raz puerto. Cuando MSI no est habilitada o utilizado por el puerto raz, este registro siempre lee un valor de 0. Para cada bit de pendiente que se establece, el puerto PCI Express tiene una pendiente mensaje asociado. Cuando slo un mensaje se entrega al puerto raz por software, slo en espera de bit 0 se activa / borra por hardware ya la espera de bit 1 siempre lee 0. Hardware establece este bit cada vez que tiene una interrupcin en espera de ser enviados. Este bit permanece establecido hasta que sea la interrupcin es enviado por el hardware o los bits de estado asociado a la condicin de interrupcin se borran por el software. PXPCAPID Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 90h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 90h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 90h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 90h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 90h Bit Attr defecto Descripcin 07:00 RO 10h ID capacidad

Proporciona la capacidad de ID PCI Express asignado por PCI-SIG. Configuracin del procesador de E / S integradas (IIO) Registra 52 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.43 PXPNXTPTR: PCI Express al puntero 3.2.5.44 PXPCAP: Capacidades PCI Express Registro PXPNXTPTR Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 91h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 91h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 91h Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 91h Bit Attr defecto Descripcin 07:00 RO E0h Siguiente Ptr Este campo se establece en la capacidad de PM PCI. PXPCAP Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 92h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 92h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 92h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 92h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 92h Bit Attr defecto Descripcin 15:14 RV 0h reservados 13:09 RO Nmero de mensaje de interrupcin 00h Se aplica a los puertos raz. Este campo indica el nmero de mensaje de interrupcin que es generado para eventos PM / HP / BW-cambio. Cuando hay ms de un MSI Nmero de interrupcin asignado a la raz interrupciones MSI puerto, este campo registro es necesario para contener el desplazamiento entre los mensajes de la base de datos y el MSI Mensaje que se genera cuando hay PM / HP / BW-cambio interrumpe. IIO asigna el primer vector para eventos PM / HP / BW de cambio por lo que este campo se establece en 0. 8-RW O Slot 0b Implementado Slo se aplica a los puertos raz. 1: indica que el enlace PCI Express asociado con el puerto est conectado a un ranura. 0: indica que no hay ranura est conectado a este puerto. Notas: Este bit de registro es de typwrite vez "y se establece por la BIOS. Cuando el bus 0, dispositivo 3, funcin 0 est configurado en el modo de NTB, ponerlo a 0 ya que no conexin de ranura. 07:04 RO 4h dispositivo / Tipo de puerto Este campo identifica el tipo de dispositivo. Se encuentra a 4 horas para todos los puertos Express. 1) configurada en modo de raz PCIe: 4h. Nota: Cuando Bus 0, dispositivo 3, funcin 0 est configurado en el modo de NTB, su tipo valor es 0, lo que indica un punto final de PCI Express. Por favor, consulte Seccin 3.3, "El puente no transparente Registros". 03:00 RW-O 2h Capacidad Version Este campo identifica la versin de la estructura de la capacidad de PCI Express, que es 2h a partir de ahora. Este campo de registro se deja como RW-O para cubrir las incgnitas con PCIe 3.0. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 53 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.45 DEVCAP: Capacidades de dispositivos PCI Express

3.2.5.46 DEVCTRL: Control de dispositivos PCI Express DEVCAP Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 94h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 94h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 94h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 94h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 94h Bit Attr defecto Descripcin 31:28 RV 0h reservados 27:26 RO 0h Capturado Slot Escala Lmite de potencia No se aplica a los puertos raz o dispositivos integrados 25:18 RO 00h Capturado Power Slot Valor Lmite No se aplica a los puertos raz o dispositivos integrados 17:16 RV 0h reservados 15 RO 1b basado en roles de informe de errores Procesador es compatible con 1.1 y por lo soporta esta caracterstica. 14 RO 0b actual Indicador de alimentacin en el dispositivo No se aplica a los puertos raz o dispositivos integrados 13 RO 0b Atencin Presente Indicador No se aplica a los puertos raz o dispositivos integrados 12 RO 0b Atencin Button Present No se aplica a los puertos raz o dispositivos integrados 11:09 RO 000b punto final L1 Latencia Aceptable No se aplica a RC 08:06 RO 000b Reservado 5 RO 0b campo Tag Extended Apoyado No compatible 04:03 RO 0h Funciones Phantom compatibles IIO no admite funciones fantasma. 02:00 RO 0h Tamao mximo de carga til Apoyado Carga til mxima es 128B en el puerto DMI / PCIe correspondiente al puerto 0. DEVCTRL Bus: 0 Dispositivo: 0 Funcin: 0 Offset: F0h (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 98h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 98h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 98h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 98h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 98h Bit Attr defecto Descripcin 15 RV 0h Reservados 14:12 RO 000b Max_Read_Request_Size Puertos PCI Express / DMI en procesador no generan peticiones superior 64B y este campo es RO. 11 0b RO Habilitar No Snoop No es aplicable a DMI o puertos de raz PCIe, ya que nunca se pona el poco 'No Snoop' para transacciones que se originan (no remitida de pares) para PCI Express / DMI. Este bit no tiene impacto sobre el reenvo de atributo NoSnoop las solicitudes de pares. Configuracin del procesador de E / S integradas (IIO) Registra 54 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 10 RO 0b auxiliar de administracin de energa Activa

No se aplica al procesador 9 RO 0b Funciones Phantom Habilitar No se aplica al IIO ya que nunca utiliza las funciones fantasma como solicitante. 8 RO 0h campo Tag extendida Habilitar N / A desde IIO nunca genera ninguna solicitud por s sola que utiliza etiquetas 7:05. Nota sin embargo, que en punto a punto, escribe, IIO reenva el campo de tag along sin modificacin y campos tag 7:05 podran establecer y que no se ve afectada por este bit. 07:05 RW 000b Max Payload Tamao Este campo se establece por software de configuracin para el tamao de carga til mxima para el TLP el puerto PCI Express. Como receptor, el IIO debe manejar TLP tan grandes como el conjunto valor. Como solicitante (es decir, para las solicitudes de las que se utiliza propia RequesterID de IIO), no debe generar TLPs superen el valor establecido. Los valores permitidos que pueden ser programados se indican con el Max_Payload_Size_Supported en el dispositivo Registran capacidades. 000: 128B tamao mximo de carga til 001: 256B tamao mximo de carga til otros: alias 128B IIO puede recibir paquetes igual al tamao establecido por este campo. IIO generate leer terminaciones tan grande como el valor establecido por este campo. IIO genera memoria escribe de max 64B. 4 0b RO Habilitar Relajado pedidos No se aplica a la raz / DMI puertos, ya que nunca se ponen relajado ordenacin de bits como solicitante (esto no incluye tx enviada desde dispositivos de pares). Este bit no tiene impacto en la transmisin del orden de los atributos relajado en las peticiones de pares. 3 RW 0b compatible Solicitud de informes Habilitar Este bit controla la presentacin de solicitudes no admitidas que s IIO detecta en pide a su recibe desde un puerto PCI Express / DMI. 0: Presentacin de informes de las solicitudes no admitidas se desactiva 1: Presentacin de informes de las solicitudes no admitidas se habilita. Consulte la especificacin PCI Express Base, Revisin 2.0 para obtener informacin detallada sobre cmo Este bit se utiliza en conjuncin con otros bits a errores UR. 2 RW 0b Fatal Error Reporting Habilitar Controla la presentacin de informes de errores fatales que IIO detecta en el PCI Express / DMI interfaz. 0: Presentacin de informes de error grave detectado por el dispositivo est desactivado 1: Presentacin de informes de error grave detectado por el dispositivo est activado Consulte la especificacin PCI Express Base, Revisin 2.0 para obtener informacin detallada sobre cmo Este bit se utiliza en conjuncin con otros bits para informar de errores. Este bit no se utiliza para controlar la presentacin de informes de otro componente interno errores fatales incorregibles (en la unidad de puerto) de cualquier manera. 1 RW 0b no informes de errores Fatal Habilitar Controla la presentacin de informes de errores no fatales que IIO detecta en el PCI Express / DMI interfaz. 0: Presentacin de informes de error no fatal detectado por el dispositivo est desactivado 1: Presentacin de informes de error no fatal detectado por el dispositivo est activado Consulte la especificacin PCI Express Base, Revisin 2.0 para obtener informacin detallada sobre cmo Este bit se utiliza en conjuncin con otros bits para informar de errores. Este bit no se utiliza para controlar la presentacin de informes de otro componente interno imposibles de corregir los errores no fatales (en la unidad de puerto) de cualquier manera. DEVCTRL Bus: 0 Dispositivo: 0 Funcin: 0 Offset: F0h (DMI2 MODE)

Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 98h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 98h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 98h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 98h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 98h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 55 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.47 DEVSTS: PCI Express de estado del dispositivo 0 RW 0b corregible Informe de errores Habilite Controla la presentacin de informes de errores corregibles que IIO detecta en el PCI Express / Interfaz DMI 0: Presentacin de informes de error corregible enlace detectado por el puerto est desactivado 1: Comunicacin de enlace de error corregible detectado por el puerto est activado Consulte la especificacin PCI Express Base, Revisin 2.0 para obtener informacin detallada sobre cmo Este bit se utiliza en conjuncin con otros bits para informar de errores. Este bit no se utiliza para controlar la presentacin de informes de otro componente interno errores corregibles (en la unidad de puerto) de ninguna manera. DEVSTS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: F2h (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 9Ah (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 9Ah Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 9Ah Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 9Ah (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 9Ah Bit Attr defecto Descripcin 15:06 RV 0h reservados 5 RO 0h transacciones pendientes No se aplica a los puertos raz / DMI, es decir, poco cableado a 0 para estos dispositivos. 4 RO 0b AUX potencia detectada No se aplica al procesador 3 RW1C 0b Solicitud no compatible Detectado Este bit indica que el puerto raz o puerto DMI detectan una Solicitud no compatible. Los errores se registran en este registro, independientemente de si el informe de errores est habilitado o no en el Registro de Control de dispositivos. 1: Solicitud no compatible detectado en el dispositivo / puerto. Estas solicitudes no admitidas son peticiones NP entrante que el puerto raz o puerto DMI recibidos y que detectan como solicitudes no admitidas (por ejemplo, frente a los fallos de decodificacin que el puerto raz detectada en un paquete, recibe bloqueo de entrada lee, BME es poco clara y as sucesivamente). 0: No hay peticin no soportada detectado por la raz o puerto DMI Nota: Este bit no se establece en terminaciones peer2peer con estatus UR que son remitido por el puerto raz o puerto DMI al enlace PCIe / DMI. 2 RW1C 0b Error Fatal Detectado Este bit indica que un error fatal (no corregible) se detecta por la raz o DMI puerto. Los errores se registran en este registro, independientemente de si el informe de errores es habilitado o no en el registro de control del dispositivo. 1: Errores fatales detectados 0: No hay errores graves detectados 1 RW1C 0b Error Fatal no detectado

Este bit consigue el sistema si se detecta un error incorregible no fatal por la raz o DMI puerto. Los errores se registran en este registro, independientemente de si el informe de errores es habilitado o no en el registro de control del dispositivo. 1: Los errores no fatales detectados 0: Sin errores no fatales detectados DEVCTRL Bus: 0 Dispositivo: 0 Funcin: 0 Offset: F0h (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 98h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 98h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 98h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 98h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 98h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 56 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.48 LNKCAP: Capacidades de enlaces PCI Express Las capacidades de registro Enlace identifica las capacidades de enlace especficas PCI Express. La enlace capacidades registro necesita un poco de los valores por defecto de configuracin del host local. Este registro se traslad a la regin de mayor espacio de configuracin en el modo de NTB. 0 RW1C 0b error corregible Detectado Este bit consigue el sistema si se detecta un error corregible por la raz o puerto DMI. Errores se registran en este registro, independientemente de si el informe de errores est habilitada o no en el registro de control de dispositivos PCI Express. 1: Los errores corregibles detectados 0: No se detectaron errores corregibles DEVSTS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: F2h (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 9Ah (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 9Ah Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 9Ah Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 9Ah (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 9Ah Bit Attr defecto Descripcin LNKCAP Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 9Ch (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 9Ch Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 9Ch Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 9Ch (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 9Ch Bit Attr defecto Descripcin 31:24 RW-O 0h Nmero de puerto Este campo indica el nmero de puerto PCI Express para el enlace y se inicializa por software / BIOS. Hardware IIO no hace nada con este bit. 23:22 RV 0h reservados 21 RO-V 1b Enlace Bandwidth Capacidad de Notificacin Un valor de 1b indica apoyo al Estatuto de notificacin Bandwidth Link y interrumpir los mecanismos. 20 RO 1b de enlace de datos capa de enlace de informes activos capaces IIO respalda el estado de la capa de enlace de datos para la presentacin de informes de software sabe cuando puede enumerar un dispositivo en el enlace o sabe de lo contrario el estado de la conexin.

19 RO Surprise 1b Abajo Error Reporting Capable IIO apoya reportar una sorpresa por condicin de error 18 RO 0b Reloj de administracin de energa No se aplica al procesador 17:15 RW-O 010b L1 Latencia Exit Este campo indica la latencia de salida L1 para el puerto PCI Express dado. Se indica la longitud de tiempo de este puerto requiere para completar la transicin de L1 a L0. 000: Menos de 1us 001: nos 1 a menos de 2 nos 010: 2 nosotros a menos del 4 por nosotros 011: 4 nosotros a menos de 8 nos 100: 8 nosotros a menos que nos 16 101: 16 nosotros a menos que nosotros 32 110: us 32-64 nosotros 111: ms de nosotros 64 Este registro se hace escribible una vez por BIOS de manera que el valor es ajustable. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 57 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.49 LNKCON: PCI Express Control de Enlace El enlace de registro de control de PCI Express controla los parmetros especficos de enlaces PCI Express. El registro de control de enlace necesita un poco de los valores por defecto de configuracin del host local. Este registro se traslad a la regin de mayor espacio de configuracin en el modo de NTB. En NTB / RP modo RP programar este registro. En el modo de NTB / NTB BIOS del host local se programar este registro. 14:12 RW-O 011b L0s Latencia Exit Este campo indica la latencia de salida L0s (es decir, L0s a L0) para el puerto PCI Express. 000: Menos de 64 ns 001: 64 ns a menos de 128 ns 010: 128 ns a menos de 256 ns 011: 256 ns a menos de 512 ns 100: 512 ns a menos de 1 nos 101: nos 1 a menos de 2 nos 110: 2 al 4 de nosotros nos 111: Ms de 4 us Este registro se hace escribible una vez por BIOS de manera que el valor es ajustable. 11:10 RW-O 11b Activa Estado Enlace PM Support Este campo indica el nivel de la administracin de energa del estado activo con el apoyo de la determinado puerto PCI Express. 00: Desactivado 01: Reservado 10: Reservado 11: L1 compatibles 09:04 RW-O 100b Mximo Enlace Ancho Este campo indica la anchura mxima de la dada expreso Enlace PCI unido a el puerto. 000001: x1 000010: x2 000100: x4 001000: x8 010000: x16

Otros: Reservados Esto se deja como RW-O registro de BIOS para actualizar en base al uso de la plataforma de los vnculos. 03:00 RW-O 0011b / 0010b Velocidad Mxima de Enlace Este campo indica la velocidad de enlace mxima de este puerto. 0001: 2,5 Gbps 0010: 5 Gbps (Este valor no se encuentra en el puerto 0 si la correa DMIGEN2EN es '0 ') 0011: 8 Gbps (puerto 0 no soporta esta velocidad) Otros: Reservados Procesador compatible con un mximo de 5 Gbps para el puerto DMI y su valor predeterminado es 0010b, menos restringido por la correa DMIGEN2EN. LNKCAP Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 9Ch (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 9Ch Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 9Ch Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 9Ch (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 9Ch Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 58 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 LNKCON Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 1B0h (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: A0h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: A0h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: A0h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: A0h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: A0h Bit Attr defecto Descripcin 15:12 RV 0h reservados 11 RW 0b Enlace Autnoma de interrupcin Activa Ancho de banda Para los puertos de raz, cuando se establece en 1b este bit permite la generacin de una interrupcin a indicar que el enlace Autnoma Bit de estado ancho de banda ha sido set.For DMI Modo de Dev. # 0, interrupcin no es compatible y por lo tanto este bit no es til. La expectativa es que la BIOS se establezca el bit 27 en la Seccin 3.2.5.88, "MISCCTRLSTS: Misc. Control y de estado "en la pgina 89 para notificar al sistema de autonoma BW cambio evento en ese puerto. 10 RW 0b Enlace Bandwidth Management Interrupt Enable Para los puertos de raz, cuando se establece en 1b este bit permite la generacin de una interrupcin a indicar que el enlace de ancho de banda Gestin Bit de estado ha sido set.For DMI Modo de Dev. # 0, interrupcin no es compatible y por lo tanto este bit no es til. La expectativa es que la BIOS se establezca el bit 27 insection 3.2.5.88, "MISCCTRLSTS: Varios. Control y de estado "en la pgina 89 para notificar al sistema de autonoma BW cambio evento en ese puerto. 9 RW 0b Hardware Ancho Autnoma Desactivar Cuando se establece, este bit desactiva hardware de cambiar el ancho de Enlace por razones aparte de tratar de corregir la operacin Enlace poco fiable por reducir el ancho de Link. Tenga en cuenta que IIO no por s solo cambiar el ancho, por cualquier motivo que no sea la fiabilidad. As que este bit slo desactiva un cambio tan ancho como iniciado por el dispositivo en la

otro extremo del enlace. 8 0b RO Habilitar la administracin de energa del reloj N / A para el procesador 7 RW 0b Extended Synch Este bit set cuando obliga a la transmisin de adicional pedido sets al salir L0s y cuando en la recuperacin. Ver PCI Express Base Especificacin, Revisin 2.0 para detalles. 6 RW Configuracin del reloj Comn 0b Software establece este bit para indicar que este componente y el componente en la extremo opuesto del Enlace estn operando con una fuente de reloj comn. Un valor de 0b indica. que este componente y el componente en el extremo opuesto del enlace son operar con fuentes de reloj de referencia separados. El valor por defecto de este bit es 0b. Componentes utilizan esta informacin de configuracin de reloj comn para informar de la corregir L1 latencias salida en NFTS. Los valores utilizados proceden de estos registros en funcin del valor de este bit: 0: Los valores de uso NFTS de CLSPHYCTL3 1: Utilice valores NFTS de CLSPHYCTL4 5 WO 0b reacondicionamiento Enlace Una escritura de 1 en este bit inicia enlace de reciclaje en el puerto PCI Express / DMI dada por dirigir la LTSSM al estado de recuperacin si el estado actual es [L0 o L1]. Si el situacin actual es diferente de cualquier cosa L0, L1 luego escribir a este bit no hace nada. Este bit siempre devuelve 0 cuando se permite read.It escribir 1b a este poco mientras escribir al mismo tiempo los valores modificados a otros campos en este registro. Si el LTSSM no est ya en la recuperacin o la configuracin, el entrenamiento Enlace resultante debe utilizar los valores modificados. Si el LTSSM ya est en recuperacin o de configuracin, el valores modificados no estn obligados a afectar la formacin Enlace que ya est en progreso. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 59 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.50 LNKSTS: PCI Express Link Status El registro de estado de la conexin PCI Express proporciona informacin sobre el estado de la PCI Expresar Enlace tales como ancho de negociado, la formacin, etc. El estado del enlace registrarse necesita un poco de los valores por defecto de configuracin del host local. Este registro se traslad a la mayor regin espacio de configuracin en el modo de NTB. 4 RW 0b Enlace Desactivar Este campo controla si el enlace asociado con el PCI Express / puerto DMI es activado o desactivado. Cuando este bit es un 1, un enlace configurado previamente volvera al estado desactivado tal como se define en la especificacin PCI Express Base, Revisin 2.0. Cuando este bit est claro, un LTSSM en el estado desactivado se remonta a la deteccin estado. 0: Activa el enlace asociado con el puerto PCI Express 1: Desactiva el enlace asociado con el puerto PCI Express 3 RO 0b Leer Boundary Finalizacin Establece en cero para indicar IIO podra volver terminaciones leer en los lmites 64B 2 RV 0h Reservados 01:00 RW-V 00b Activo Estatal de Control de Enlace PM 10 y 11 permite L1 ASPM. LNKCON Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 1B0h (DMI2 MODE)

Bus: 0 Dispositivo: 0 Funcin: 0 Offset: A0h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: A0h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: A0h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: A0h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: A0h Bit Attr defecto Descripcin LNKSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 1B2h (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: A2h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: A2h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: A2h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: A2h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: A2h Bit Attr defecto Descripcin 15 RW1C 0b Enlace Autnoma Estado de ancho de banda Este bit se pone a 1b por hardware para indicar que el hardware tiene autnoma cambiado velocidad del enlace o el ancho, sin el puerto de la transicin a travs DL_Down estado, por razones que no sean para tratar de corregir la operacin de vnculo fiable. IIO no es, por s misma, la velocidad o ancho de forma autnoma por falta de fiabilidad cambiar razones. IIO slo establece este bit cuando recibe una anchura o una indicacin de cambio de velocidad del componente de transporte que no es por razones de fiabilidad de enlace. 14 RW1C 0b Enlace Bandwidth Estado de Gestin Este bit se pone a 1b por hardware para indicar que cualquiera de los siguientes tiene ocurrido sin el puerto a travs de la transicin de estado DL_Down: a) Un enlace reentrenamiento iniciado por una escritura de 1b al bit Enlace reacondicionamiento ha completado b) Hardware ha cambiado autnoma velocidad del enlace o el ancho para intentar corregir operacin de enlace fiable Nota IIO tambin establece este bit cuando recibe una anchura o una indicacin de cambio de velocidad del componente de transporte es por razones de fiabilidad de enlace. 13 RO-V 0b Data Link Layer Active Link Se establece en 1b cuando el control de enlace de datos y la administracin de estados de la mquina est en el Estado DL_Active, 0b otherwise.When este bit es 0b, la capa de transaccin asociados con el enlace se anular todas las transacciones que de otro modo se enrutan a ese enlace. Configuracin del procesador de E / S integradas (IIO) Registra 60 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.51 SLTCAP: Capacidades ranura PCI Express Las capacidades de registro Slot identifica las capacidades especficas de ranura PCI Express. 12 RW-O 1b Configuracin del reloj Slot Este bit indica si el procesador recibe de reloj desde el mismo cristal que tambin proporciona reloj para el dispositivo en el otro extremo del enlace. 1: indica que el mismo cristal proporciona relojes al procesador y la ranura o dispositivo en el otro extremo del enlace 0: indica que los distintos cristales de relojes proporcionan al procesador y la ranura o dispositivo en el otro extremo del enlace En general, se espera que este campo se establece en 1b por BIOS basado en el reloj del tablero enrutamiento, excepto probablemente en algunos modelos de uso de obstculos no arancelarios. Sin duda, este bit debe ser establece en 1b en la operacin en modo DMI en el dispositivo # 0. 11 RO-V 0b Capacitacin Enlace Este campo indica el estado de una sesin de entrenamiento de enlace permanente en el PCI Express

puerto 0: LTSSM ha salido de la recuperacin / estado de configuracin. 1: LTSSM est en recuperacin / estado de la configuracin o el reacondicionamiento Enlace se estableci, pero la formacin an no ha comenzado. El hardware IIO borra este bit LTSSM una vez ha salido la recuperacin / configuracin estado. Consulte la especificacin PCI Express Base, Revisin 2.0 para obtener informacin sobre lo que estados de los LTSSM fijaran este bit y qu estados se desactive este bit. 10 RO 0b reservados 09:04 RO-V 00h Negociado Enlace Ancho Este campo indica el ancho negociada del enlace PCI Express dado despus del entrenamiento se ha completado. Slo x1, x2, x4, x8 y x16 negociaciones ancho enlace son posibles en procesador para dispositivos # 1-2 y slo x1, x2 y x4 en el dispositivo # 0. Un valor de 0x01 en este campo corresponde a un enlace de ancho de x1, 0x02 indica un ancho de enlace de x2 y as en adelante, con un valor de 0x10 para un ancho de enlace de valor x16.The en este campo est reservado y podra mostrar algn valor cuando el enlace no est activo. Software determina si el enlace depende o no mediante la lectura de 13 bits de este registro. 03:00 RO-V 1h Speed Link actual Este campo indica la velocidad de enlace negociada de lo dado expreso Enlace PCI. 0001: 2,5 Gbps 0010: 5 Gbps 0011: 8 Gbps (puerto 0 no soporta esta velocidad, y el procesador no crear este valor cuando se establece Gen3_OFF) Otros: Reservados El valor de este campo no est definido cuando el enlace no est activo. Software determina si el enlace est activo o no mediante la lectura de 13 bits de este registro. LNKSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 1B2h (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: A2h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: A2h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: A2h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: A2h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: A2h Bit Attr defecto Descripcin SLTCAP Bus: 0 Dispositivo: 0 Funcin: 0 Offset: A4h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: A4h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: A4h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: A4h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: A4h Bit Attr defecto Descripcin 31:19 RW-O 0h nmero de ranura fsica Este campo indica el nmero de ranura de la ranura fsica conectado a la PCI Puertos y Express est inicializado por el BIOS. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 61 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 18 RO Comando 0B completo no Capable Procesador es capaz de comando de interrupcin completa. 17 RW-O 0b electromecnico actual enclavamiento Este bit cuando juego indica que un enclavamiento electromecnico se implementa en

el chasis de este espacio y que el bloqueo es controlado por el bit 11 en el registro de control de Slot. Este campo es inicializado por el BIOS basado en la arquitectura del sistema. BIOS Nota: este capacidad no se establece si el control de enclavamiento electromecnico est conectado a principal control de potencia de la ranura. Esto se espera que sean utilizados slo para mdulo express ranuras de conexin en caliente. 16:15 RW-O 0b Slot Escala Lmite de potencia Este campo especifica la escala usada para la ranura de alimentacin Valor Lmite y se inicializa por el BIOS. IIO utiliza este campo cuando se enva un mensaje Set_Slot_Power_Limit el PCI Express.Range de Valores: 00: 1,0 x 01: 0,1 x 10: 0.01x 11: 0.001X Escribe en este registro desencadenar un mensaje Set_Slot_Power_Limit a enviar. 14:07 RW-O 00h Power Slot Valor Lmite Este campo especifica el lmite superior de la potencia suministrada por la ranura en conjuncin con el valor de escala Lmite de potencia Slot definido previamente lmite de energa (en vatios) = SPLS x SPLV. Este campo es inicializado por el BIOS. IIO utiliza este campo cuando se enva una Mensaje Set_Slot_Power_Limit en PCI Express. Escribe en este registro desencadenar un mensaje Set_Slot_Power_Limit a enviar. Nota de Diseo: IIO enva el mensaje Set_Slot_Power_Limit en el enlace al primer enlace a condicin (excepto en el enlace DMI funciona en modo DMI) sin tomar en cuenta si este registro y el Poder registro Escala Lmite Slot todava se programan por el BIOS. 6 RW-O 0b conectables en caliente Este campo define las capacidades de soporte de conexin en caliente para el puerto PCI Express. 0: indica que este espacio no es capaz de soportar las operaciones de conexin. 1: indica que esta ranura es capaz de soportar las operaciones de conexin Este bit est programado por el BIOS basado en el diseo del sistema. Este bit debe ser programado por BIOS para ser coherente con el bit de habilitacin de VPP para el puerto. 5 RW-O 0b Sorpresa de conexin en caliente Este campo indica que un dispositivo en esta ranura puede ser eliminado del sistema sin previo aviso. Este campo es inicializado por el BIOS. 0: indica que la conexin en caliente sorpresa no es compatible 1: indica que la conexin en caliente sorpresa con el apoyo En general, no se espera que este granito de arena para ajustar porque el nico caso de uso para saber esta es la ExpressCard FF. Pero eso no es realmente el uso esperado en procesador contexto. Pero este bit est presente independientemente de permitir un uso si se presenta. Este bit se utiliza por el hardware IIO para determinar si una transicin de DL_Active a DL_Inactive debe ser tratada como una sorpresa hacia abajo de error o no. Si un puerto est asociado con una ranura de conexin en caliente y el bit sorpresa de conexin se ha establecido, cualquier transicin a DL_Inactive no se considera un error. Consulte la especificacin PCI Express Base, Versin 2.0 para ms detalles. SLTCAP Bus: 0 Dispositivo: 0 Funcin: 0 Offset: A4h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: A4h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: A4h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: A4h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: A4h Bit Attr defecto Descripcin

Configuracin del procesador de E / S integradas (IIO) Registra 62 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.52 SLTCON: PCI Express Slot control Cualquier escritura en este registro el bit Completado comando en el SLTSTS registro, slo si se establece el bit de habilitacin de VPP para el puerto. Si se establece VPP enable bit del puerto (Es decir, de conexin en caliente para que la ranura est activada), entonces las acciones necesarias en VPP son completado antes de que el bit Completado comando se encuentra en el registro SLTSTS. Si el VPP bit de habilitacin para el puerto es clara, entonces la escritura simplemente actualiza este registro (ver definiciones de los bits individuales para ms detalles), pero el comando se ha completado poco en los SLTSTS registro no se ha establecido. 4 RW-O 0b energa actual Indicador Este bit indica que el indicador de encendido se lleva a cabo para esta ranura y es controlado elctricamente por el chasis. 0: indica que el indicador de encendido que est controlado elctricamente por el chasis es no est presente 1: indica que el indicador de encendido que est controlado elctricamente por el chasis presentar Programas BIOS este campo con un 1 para la CEM / expreso FFs mdulo, si la ranura est hotplug capaz. 3 RW-O 0b Atencin Presente Indicador Este bit indica que Un indicador de atencin se implementa para esta ranura y es controlado elctricamente por el chasis 0: indica que Un indicador de atencin que se controla elctricamente por el chasis no est presente 1: indica que Un indicador de atencin que se controla elctricamente por el chasis est presente Programas BIOS este campo con un 1 para la CEM / expreso FFs mdulo, si la ranura est hotplug capaz. 2 RW-O 0b LMR sensor de presencia Este bit indica que un sensor de LMR se implementa en el chasis para este slot.0: indica que un sensor de LMR no est presente 1: indica que un sensor MRL est presente Programas BIOS este campo con un 0 para Express mdulo FF siempre. Si la ranura CEM se hotplug programas capaces de BIOS, este campo con 0 1 en funcin del sistema diseo. 1 RW-O 0b actual controlador de potencia Este bit indica que un controlador de potencia controlable de software se implementa en el chasis para esta ranura. 0: indica que un controlador de potencia controlable software no est presente 1: indica que un controlador de potencia controlable de software est presente Programas BIOS este campo con un 1 para la CEM / expreso FFs mdulo, si la ranura est hotplug capaz. 0 RW-O 0b Atencin Button Present Este bit indica que la seal de evento de botn de atencin se dirige (de ranura o en placa en el chasis) al controlador de conexin en caliente del IIO. 0: indica que una seal de botn de atencin se dirige al IIO 1: indica que un botn de atencin no se dirige al IIO Programas BIOS este campo con un 1 para la CEM / expreso FFs mdulo, si la ranura est hotplug capaz. SLTCAP

Bus: 0 Dispositivo: 0 Funcin: 0 Offset: A4h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: A4h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: A4h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: A4h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: A4h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 63 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra SLTCON Bus: 0 Dispositivo: 0 Funcin: 0 Offset: A8h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: A8h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: A8h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: A8h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: A8h Bit Attr defecto Descripcin 15:13 RV 0h reservados 12 RWS datos 0b Enlace estado de capa Cambiado Habilitar Cuando se establece en 1, este campo permite la notificacin al software de enlace de datos capa de enlace Poco activa en los "LNKSTS: PCI Express Enlace de estado" en la pgina 59 registros cambios estado 11 RW 0b electromecnico de control de bloqueo Cuando el software escribe un 1 en este bit, IIO pulsos del pin EMIL por PCI Express * Especificacin del mdulo electromecnico. Escribe de 0 no tiene efecto. Este bit siempre devuelve un 0 cuando se lee. Si el bloqueo electromecnico no se ha implementado, a continuacin, ya sea una operacin de escritura de 1 o 0 para este registro no tiene ningn efecto. 10 RWS control regulador de la energa 1b Si se implementa un controlador de potencia, cuando se escribe en este campo establecer la potencia estado de la ranura por las codificaciones definidas. Lee de este campo debe reflejar la valor de la ltima escritura, incluso si el comando de conexin correspondiente no est ejecutado todava en el VPP, a menos que los problemas de software a escribir sin esperar la comando anterior para completar en cuyo caso el valor ledo es indefinido. 0: Encendido 1: Apagado Nota: Si el enlace experimenta una condicin DL_Down inesperado que no es el resultado de una extraccin de conexin en caliente, el procesador sigue la especificacin PCI Express para el registro de Surprise Enlace de Down. SW se requiere para establecer SLTCON [10] a 0 (Power On) en todos los dispositivos que no se conectan a una ranura que admite conexin en caliente para permitir el registro de este error en ese dispositivo. Para los dispositivos conectados a las ranuras para apoyar las operaciones de conexin y desconexin, SLTCON [10] de uso para controlar PWREN # afirmacin es como se describe en otro lugar. 09:08 RW 3h control Indicador de encendido Si se implementa un indicador de encendido, escribe en este campo se establezca el indicador de encendido para el estado escrito. Lee de este campo debe reflejar el valor de la ltima escritura, incluso si el comando de conexin correspondiente no se ejecuta pero al VPP, a menos que los problemas de software a escribir sin esperar la orden anterior para completa, en cuyo caso el valor ledo es undefined.00: Reservado. 01: En 10: Blink (IIO unidades 1 Hz onda cuadrada de chasis montado LEDs) 11: Off

IIO no genera los mensajes Power_Indicator_On / Off / Blink sobre PCI Exprese cuando este campo se escribe en el software. 07:06 RW 3h Atencin Indicador de control Si se implementa un indicador Atencin, escribe en este campo fijar la atencin Indicador del estado escrito. Lee de este campo refleja el valor de la ltima escribir, incluso si el comando de conexin en caliente correspondiente no se ejecuta todava en el VPP, a menos que los problemas de software a escribir sin esperar la orden anterior para completa, en cuyo caso el valor ledo es undefined.00: Reservado. 01: En 10: Blink (procesador lleva 1 Hz onda cuadrada) 11: Off IIO no genera los mensajes Attention_Indicator_On / Off / Blink sobre PCI Exprese cuando este campo se escribe en el software. 5 RW 0b interrupcin de conexin en caliente Habilitar Cuando se establece en 1b, este bit permite la generacin de interrupcin de conexin en caliente (MSI o INTx interrumpir la funcin del ajuste del MSI permiten bit, 'MSI Registro de Control "MSICTRL: Control MSI" en la pgina 176 sobre los eventos de conexin en caliente habilitados, siempre ACPI el modo de conexin en caliente est desactivado. 0: Desactiva la generacin de interrupcin en los eventos de conexin en caliente 1: activa generacin de interrupciones en los eventos de conexin en caliente Configuracin del procesador de E / S integradas (IIO) Registra 64 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.53 SLTSTS: PCI Express Slot Status The Express Slot Status registro PCI define la informacin de estado importante para operaciones como la conexin en caliente y de administracin de energa. 4 RW Comando 0B Completado Interrupt Enable Este campo permite la notificacin software (Interrupcin - MSI / INTx o WAKE) cuando un comando se completa con el controlador de conexin conectado a la PCI Express puerto 0: Deshabilita las interrupciones de conexin en caliente en un comando de finalizacin de un controlador de conexin en caliente 1: Habilita las interrupciones de conexin en caliente en una terminacin del comando por un controlador de conexin en caliente 3 RW 0h Presence Detect Cambiado Habilitar Este bit permite la generacin de interrupciones de conexin en caliente o mensajes estela a travs de un detectar la presencia cambiado event.0: generacin desactiva las interrupciones de conexin en caliente o mensajes estela cuando detecta la presencia de eventos cambiado sucede. 1 - Habilita la generacin de interrupciones de conexin en caliente o mensajes de vigilia cuando una presencia sucede evento detectar cambiado. 2 RW Sensor LMR 0h Cambiado Habilitar Este bit permite la generacin de interrupciones de conexin en caliente o mensajes estela a travs de un LMR Sensor de evento de cambio. 0: Desactiva la generacin de interrupciones de conexin en caliente o mensajes estela cuando un LMR Sucede sensor de evento de cambio. 1: Activa la generacin de interrupciones de conexin en caliente o mensajes estela cuando un LMR Sucede sensor de evento de cambio. 1 RW 0h Alimentacin Fallo detectado Habilitar Este bit permite la generacin de interrupciones de conexin en caliente o mensajes estela a travs de un evento de fallo de alimentacin. 0: Desactiva la generacin de interrupciones de conexin en caliente o mensajes estela cuando un poder

sucede evento de fallo. 1: Activa la generacin de interrupciones de conexin en caliente o mensajes estela cuando un poder sucede evento de fallo. 0 RW 0h botn de atencin Presionado Habilitar Este bit permite la generacin de interrupciones de conexin en caliente o mensajes estela a travs de un atencin botn presionado evento. 0: Desactiva la generacin de interrupciones de conexin en caliente o mensajes de vigilia cuando el se pulsa el botn atencin. 1: Activa la generacin de interrupciones de conexin en caliente o mensajes estela cuando la atencin se pulsa el botn. SLTCON Bus: 0 Dispositivo: 0 Funcin: 0 Offset: A8h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: A8h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: A8h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: A8h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: A8h Bit Attr defecto Descripcin SLTSTS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: AAh (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: AAh Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: AAh Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: AAh (PCIe Modo Puerto raz) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: AAh Bit Attr defecto Descripcin 15:09 RV 0h reservados 8 RW1C 0b de enlace de datos del estado de capa Cambiado Este bit se establece (si no est ya configurado) cuando el estado del enlace de datos capa de enlace Poco activa en los cambios de estado de enlace de registro. Software debe leer Nivel de Enlace Campo activo para determinar el estado del enlace antes de iniciar los ciclos de configuracin a la caliente de dispositivo conectado. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 65 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 7 RO 0b electromecnico Estado Latch Cuando se lee este registro devuelve el estado actual de la electromecnica Bloqueo (el pin Emils) que tiene las codificaciones definidas como: 0: Bloqueo electromecnico Disengaged 1: Electromecnica Interlock Engaged 6 RO Presence Detect 0b Estado Para puertos con ranuras (donde el Slot Implementado poco de las capacidades PCI Express Registros es 1b), este campo es el OR lgico de la Presencia de estado Detectar determinado a travs de un mecanismo en banda y banda lateral pins Detectar actuales. Referirse a cmo Especificacin Base PCI Express, la revisin 2.0 de la forma en la presencia dentro de banda detectar funciona el mecanismo (ciertos estados en los LTSSM constituyen "tarjeta presente" y otros no). 0: Tarjeta / Mdulo ranura vaca 1: Tarjeta / Mdulo Presente en la ranura (con o sin motor) Para los puertos sin ranuras, IIO hardwires este bit a 1 ter. Nota: OS podra confundirse cuando se ve un puerto raz PCI Express de vaco, que Es decir, "no hay slots + no presencia", ya que esta empresa no est permitida en la especificacin. As BIOS debe ocultar todos los dispositivos raz puertos reservados en el espacio de configuracin IIO, a travs de

registrar el DEVHIDE. 5 RO 0b LMR Estado Sensor Este bit indica el estado de un sensor MRL si se aplica. 0: MRL Cerrado 1: MRL Abrir. 4 RW1C Comando 0B Completado Este bit es activado por IIO cuando el comando de conexin ha finalizado y que la conexin en caliente controlador est listo para aceptar un comando posterior. Posteriormente, se borra por software despus de que el campo ha sido leda y procesada. Este bit no proporciona garantiza que la accin correspondiente a la orden se complete.Any escribir a 'Slot Registro de Control de PCI Express (SLTCON)' (independientemente del puerto es capaz o habilitado de conexin en caliente) es considerado el comando 'hot-plug'. Si el puerto no est de conexin habilitado capaz o de conexin en caliente, entonces la conexin en caliente comando no activa ninguna accin en el puerto VPP pero el comando est siendo completado a travs de este fragmento. 3 RW1C Presence Detect 0b cambiado Este bit es activado por IIO cuando el valor declarado en el bit 6 es el cambio. Es posteriormente aprobado por el software despus de que el campo ha sido leda y procesada. 2 RW1C Sensor LMR 0b Cambiado Este bit se establece si el valor reportado en bits 5 cambios. Posteriormente, se borra por software despus de que el campo ha sido leda y procesada. 1 RW1C Alimentacin Fallo 0b Detectado Este bit es activado por IIO cuando un evento de fallo de potencia es detectada por el controlador de potencia (Que se informa a travs de la corriente de bits VPP). Posteriormente, se borra por el software despus de que el campo ha sido leda y procesada. 0 RW1C botn de atencin 0b Presionado Este bit es activado por IIO cuando se pulsa el botn de atencin. Es posteriormente aprobado por el software despus de que el campo ha sido leda y procesada. IIO silenciosamente descarta el mensaje Attention_Button_Pressed si se reciben de PCI Expresar enlace sin actualizar este bit. SLTSTS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: AAh (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: AAh Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: AAh Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: AAh (PCIe Modo Puerto raz) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: AAh Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 66 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.54 ROOTCON: Control raz PCI Express ROOTCON Bus: 0 Dispositivo: 0 Funcin: 0 Offset: ACh Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: ACh Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: ACh Bus: 0 Dispositivo: 3 Funcin: 0 Offset: ACh (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: ACh Bit Attr defecto Descripcin 15:05 RV 0h reservados 4 RW 0b visibilidad software CRS Habilitar Este bit, cuando se establece, permite al Puerto raz volver Solicitud de configuracin de reintento

Status (CRS) Estado de finalizacin de software. 3 RW 0b PME interrupcin Habilitar Este campo controla la generacin de interrupciones MSI / interrumpe INTX de PME mensajes. 1: Activa la generacin de interrupciones a la recepcin de un mensaje de PME 0: Desactiva la generacin de interrupcin de los mensajes de PME 2 RW 0b Error Fatal System Error en Activar Este campo permite notificar a la lgica de error IIO ncleo interno de ocurrencia de un no se puede corregir un error fatal en el puerto o por debajo de su jerarqua. El error ncleo interno lgica del IIO decide si / cmo escalar el error ms (pines / mensaje, etc.) 1: indica que una notificacin de error de lgica de ncleo IIO interno debe ser generado si un error fatal (ERR_FATAL) se inform por cualquiera de los dispositivos en la jerarqua asociado con e incluyendo este puerto. 0: Ninguna notificacin lgica error bsico IIO interno debe ser generado en un error fatal (ERR_FATAL) informado por cualquiera de los dispositivos de la jerarqua asociada con y incluyendo este puerto. Tenga en cuenta que la generacin de la notificacin del sistema en un error fatal PCI Express es ortogonal a la generacin de una interrupcin MSI / INTx por el mismo error. Tanto una error del sistema y MSI / INTx se pueden generar en un error o el software puede fatal elegir uno de los dos. Consulte la especificacin PCI Express Base, Revisin 2.0 para ms informacin sobre este bit est se utiliza junto con otros bits de control de error para generar notificacin lgica de la base de los eventos de error en un puerto PCI Express. Tenga en cuenta que, dado que este registro se define slo en modo PCIe para el dispositivo # 0, este bit se leer un 0 en el modo de DMI. Por lo tanto, para activar la notificacin lgica error bsico sobre el modo de DMI errores fatales, BIOS debe poner el bit 35 de la "MISCCTRLSTS: Varios. Control y estado "en la pgina 89 a un 1 (para reemplazar este bit) en el dispositivo # 0 en el modo de DMI. 1 RW 0b error del sistema en caso de error no fatal Habilitar Este campo permite notificar a la lgica de error IIO ncleo interno de ocurrencia de un no se puede corregir el error no-fatal en el puerto o por debajo de su jerarqua. El IIO interna lgica error ncleo decide si / cmo escalar el error ms (pines / mensaje etc). 1: indica que una notificacin de error de lgica de ncleo IIO interna debe ser generado si un error no fatal (ERR_NONFATAL) se inform por cualquiera de los dispositivos en la jerarqua asociada con e incluyendo este puerto. 0: Ninguna notificacin lgica error ncleo interno debe ser generado en un error no fatal (ERR_NONFATAL) informado por cualquiera de los dispositivos en la jerarqua asociada con y la inclusin de este puerto. Tenga en cuenta que la generacin del sistema de notificacin de un error de PCI Express no es fatal ortogonal a la generacin de una interrupcin MSI / INTx por el mismo error. Tanto una error del sistema y MSI / INTx se pueden generar en un error o el software puede no fatal elegir uno de los dos. Consulte la especificacin PCI Express Base, Revisin 2.0 para ms informacin sobre este bit est se utiliza junto con otros bits de control de error para generar notificacin lgica de la base de los eventos de error en un puerto PCI Express. Tenga en cuenta que, dado que este registro se define slo en modo PCIe para el dispositivo # 0, este bit se leer un 0 en el modo de DMI. Por lo tanto, para activar la notificacin lgica error bsico sobre el modo de DMI errores no fatales, BIOS debe poner el bit 34 de la "MISCCTRLSTS: Varios. Controlar y Estado "en la pgina 89 a un 1 (para reemplazar este bit) en el dispositivo # 0 en el modo de DMI. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 67 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra

3.2.5.55 ROOTCAP: Capacidades de raz PCI Express 3.2.5.56 ROOTSTS: PCI Express de estado Root 0 RW 0b error del sistema en caso de error corregible Habilitar Este campo controla notificar a la lgica de error IIO ncleo interno de la ocurrencia de un fallo reparable en el dispositivo o por debajo de su jerarqua. La lgica error ncleo interno del IIO luego decide si / cmo escalar el error ms (pines / mensaje, etc.) 1: indica que una notificacin de error de lgica de ncleo interno debe ser generada si un fallo reparable (ERR_COR) se inform por cualquiera de los dispositivos en la jerarqua asociado con e incluyendo este puerto. 0: Ninguna notificacin lgica error ncleo interno debe ser generado en un corregible de error (ERR_COR) informado por cualquiera de los dispositivos en la jerarqua asociada con y la inclusin de este puerto. Tenga en cuenta que la generacin de la notificacin del sistema en un error corregible PCI Express es ortogonal a la generacin de una interrupcin MSI / INTx por el mismo error. Tanto una error del sistema y MSI / INTx se pueden generar en un error de software o corregir puede elegir uno de los dos. Consulte la especificacin PCI Express Base, Revisin 2.0 para ms informacin sobre este bit est se utiliza junto con otros bits de control de error para generar notificacin lgica de la base de los eventos de error en un puerto PCI Express. Tenga en cuenta que, dado que este registro se define slo en modo PCIe para el dispositivo # 0, este bit se leer un 0 en el modo de DMI. Por lo tanto, para activar la notificacin lgica error bsico sobre el modo de DMI errores corregibles, BIOS debe poner el bit 33 de la "MISCCTRLSTS: Varios. Controlar y Estado "en la pgina 89 a un 1 (para reemplazar este bit) en el dispositivo # 0 en el modo de DMI. ROOTCAP Bus: 0 Dispositivo: 0 Funcin: 0 Offset: AEh (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: AEh Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: AEh Bus: 0 Dispositivo: 3 Funcin: 0 Offset: AEh (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: AEh Bit Attr defecto Descripcin 15:01 RV 0h reservados 0 RO 1b CRS Visibilidad Software Este bit, cuando se establece, indica que el puerto de la raz es capaz de devolver Solicitud de configuracin de reintento de estado (CRS) Estado de finalizacin de software. Procesador compatible con esta capacidad. ROOTSTS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: B0h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: B0h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: B0h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: B0h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: B0h Bit Attr defecto Descripcin 31:18 RV 0h reservados 17 RO-V 0b PME Pendiente Este campo indica que otro PME est pendiente cuando se activa el bit de estado PME. Cuando el bit de estado PME es borrado por software, la PME pendiente es entregado por hardware configurando el bit de estado PME nuevo y actualizar el ID Solicitante apropiadamente. El bit de pendiente PME es borrado por hardware si no hay ms PME son pendiente. ROOTCON Bus: 0 Dispositivo: 0 Funcin: 0 Offset: ACh

Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: ACh Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: ACh Bus: 0 Dispositivo: 3 Funcin: 0 Offset: ACh (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: ACh Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 68 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.57 DEVCAP2: Capacidades de dispositivos PCI Express 2 Registro 16 RW1C 0b Estado PME Este campo indica un mensaje PM_PME (ya sea desde el enlace o internamente dentro de ese puerto raz) recibida en la port.1: PME se afirm por un solicitante segn lo indicado por el campo ID Solicitante PME Este bit se borra el software escribiendo un '1 '. Tenga en cuenta que el puerto raz en s podra ser la fuente de un evento de PME cuando se observa un evento de conexin en caliente cuando el puerto est en el estado de D3hot. 15:00 RO-V 0000h PME ID Solicitante Este campo indica el ID del solicitante PCI de la ltima solicitante PME. Si el puerto raz en s era la fuente del mensaje de PME (virtual), a continuacin, una de RequesterID CPUBUSNO0: DevNo: FunctionNo se registra en este campo. DEVCAP2 Bus: 0 Dispositivo: 0 Funcin: 0 Offset: B4h Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: B4h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: B4h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: B4h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: B4h Bit Attr defecto Descripcin 31:14 RV 0h reservados 13:12 RW-O 01b TPH Completer Apoyado Indica el soporte para TLP Consejos de procesamiento. Procesador no admite la cabecera TPH extendida. 00: TPH y Extended TPH Completer no es compatible. 01: TPH Completer apoyado; extendido TPH Completer no es compatible. 10: Reservado. 11: Tanto TPH y Extended TPH Completer compatibles. 11 RW-O Mecanismo LTR 0b Apoyado Un valor de 1b indica apoyo a la presentacin de informes Tolerancia Latencia opcional (LTR) capacidad de mecanismo. 10 RO 0b No RO-enabled Pases PR-PR Si este bit est activado, el elemento de enrutamiento no realiza el paso permitido por la PCIe ordenar A2b entrada de regla que est asociada con el Ordenamiento Relajado Campo Atributo estn estableciendo. Este bit slo se aplica para los interruptores y RCs que el apoyo peer to peer trfico entre los puertos de raz. Este bit slo se aplica a Solicitudes enviadas se remitirn a travs del Switch o RC y no se aplica al trfico se origine o termine en el interruptor o RC en s. Todos los puertos de un switch o RC deben reportar la misma valor de este bit. Para el resto de funciones, este bit debe ser 0b. 9 RW-O 0b AtomicOp CAS Completer 128-bit de operando soportadas No compatible 8-RW O 0b AtomicOp Completer 64-bit de operando soportadas No compatible

7 RW-O 0b AtomicOp Completer 32-bit de operando soportadas No compatible 6 RO 0b AtomicOp enrutamiento admitidos Enrutamiento P2P de AtomicOp no se admite ROOTSTS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: B0h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: B0h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: B0h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: B0h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: B0h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 69 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.58 DEVCTRL2: Expreso Dispositivo de control Registro PCI 2 5 RW-O 1b Alternativa RID InterpretationCapable Este bit se pone a 1b indica Root Port soporta esta capacidad. Notas: BIOS necesita borrar este bit a cero para Bus 0, Dispositivo 0, la funcin slo 0. 4 RO 1b Finalizacin Tiempo de espera Desactivar Apoyado IIO respalda desactivar tiempo de espera de la finalizacin 03:00 RO Eh Finalizacin Valores de tiempo de espera admitidos Este campo indica compatibilidad con dispositivos para el tiempo de espera opcional programacin Finalizacin mecanismo. Este mecanismo permite que el software del sistema para modificar la Rango de tiempo de espera de finalizacin. Los bits son una caliente codificada y establecer de acuerdo con el tabla de abajo para mostrar rangos de los valores de tiempo de espera admitidos. Un dispositivo que soporta el capacidad opcional de Finalizacin Tiempo de espera de Programacin debe establecer al menos dos bits.Four rangos de valores de tiempo son definidos: Rango A: 50 a 10 ms con nosotros Rango B: 10 ms a 250 ms Rango C: 250 ms a 4 s Rango D: 4 s a 64 s Los bits se establecen de acuerdo a la tabla de abajo para mostrar rangos de los valores de tiempo de espera admitidos. 0000b: Terminaciones de programacin de tiempo de espera no soportado - los valores se fijan por aplicacin en el rango de 50 a 50 ms nos. 0001b: Rango A 0010b: Rango B 0011b: Rango de A & B 0110b: Rango B & C 0111b: Rango A, B, y C 1110b: Rango B, C D 1111b: Rango A, B, C y D Todos los dems valores estn reservados. IIO respalda los valores de tiempo de espera de hasta 10 ms-64 s. DEVCTRL2 Bus: 0 Dispositivo: 0 Funcin: 0 Offset: F8h (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: B8h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: B8h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: B8h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: B8h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: B8h Bit Attr defecto Descripcin

15:06 RV 0h reservados 5 RO 0b Alternativa RID InterpretationEnable Se aplica slo a los puertos raz. Cuando se establece en 1b, ARI est habilitado para el Root Puerto. Por Device # 0 en el modo de DMI, se ignora este bit. 4 1b RW en modo DMI2 0b para el modo de PCIe Tiempo de espera de finalizacin Desactivar Cuando se establece en 1b, este bit desactiva el mecanismo de tiempo de espera de finalizacin para todas NP tx que las cuestiones IIO en el enlace PCIe / DMI. Cuando 0b, la finalizacin tiempo de espera est activada. El software puede cambiar este campo, mientras que hay activo el trfico en el puerto root / DMI. DEVCAP2 Bus: 0 Dispositivo: 0 Funcin: 0 Offset: B4h Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: B4h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: B4h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: B4h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: B4h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 70 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.59 LNKCAP2: Capacidades de enlaces PCI Express 2 03:00 RW 0h Finalizacin Valor de tiempo de espera en NP Tx que las cuestiones IIO en PCIe / DMI En dispositivos que admiten Finalizacin de programacin de tiempo de espera, este campo permite que el software del sistema para modificar el intervalo de tiempo de espera de finalizacin. La siguientes codificaciones y rangos de tiempo de espera correspondientes se definen: 0000b = 10 ms a 50 ms 0001b = Reservado (IIO alias 0000b) 0010b = Reservado (IIO alias 0000b) 0101b = 16 ms a 55 ms 0110b = 65 ms a 210 ms 1001b = 260 ms a 900 ms 1010b = 1 s a 3,5 s 1101b = 4 s a 13 s 1110b = 17 s a 64 s Cuando el software selecciona 17 s a 64 s Rango ", CTOCTRL: Finalizacin Control de Tiempo de espera "en la pgina 97 controla an ms el valor de tiempo de espera en ese rango. Para el resto de los rangos seleccionados por el sistema operativo, el valor de tiempo de espera en ese rango est fijado en el hardware IIO. El software puede cambiar este campo, mientras que hay un trfico activo en la raz puerto. Este valor tambin se puede utilizar para controlar Tiempo de espera de PME_TO_ACK. Eso es este campo establece el valor de tiempo de espera para recibir un mensaje PME_TO_ACK despus PME_TURN_OFF un mensaje que se ha transmitido. El PME_TO_ACK Tiempo de espera slo tiene sentido si el bit 6 del "MISCCTRLSTS: Varios. Controlar y Estado "en la pgina 89 registro se establece en un 1b. LNKCAP2 Bus: 0 Dispositivo: 0 Funcin: 0 Offset: BCH Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: BCH Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: BCH Bus: 0 Dispositivo: 3 Funcin: 0 Offset: BCH (Modo de puerto raz PCIe)

Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: BCH Bit Attr defecto Descripcin 31:8 RV 0h reservados 07:01 RW-O 3h compatibles velocidades de enlace Vector Compatible con velocidades de enlace Vector - Este campo indica la velocidad de enlace soportado (s) de el puerto asociado. Para cada bit, un valor de 1b indica que el correspondiente Velocidad de enlace con el apoyo, de lo contrario, la velocidad de transmisin no es compatible. Definiciones de los bits son: Bit 1 2,5 GT / s set en el procesador Bit 2 5,0 GT / s conjunto en el procesador Bit 3 8.0 GT / s set de procesador a menos PCIe 3.0 est deshabilitado en esa parte Bits 07:04 reservados Intel Xeon E5 Familia admite todas las velocidades, salvo PCIe 3.0 es desactivada en esa parte, entonces slo Gen1 y Gen2 son compatibles. 0 RV 0h reservados DEVCTRL2 Bus: 0 Dispositivo: 0 Funcin: 0 Offset: F8h (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: B8h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: B8h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: B8h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: B8h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: B8h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 71 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.60 Intel QuickData TechnologyLNKCON2: PCI Express de control de enlace 2 Registro LNKCON2 Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 1C0h (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: C0h (PCIe MODE) Autobs: 0 Device: 1 Funcin: 0-1 Offset: C0h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: C0h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: C0h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: C0h Bit Attr defecto Descripcin 15:13 RO 0b Reservado (Slo para Bus 0, Dispositivo 0, Funcin 0) 12 RWS 0b Cumplimiento De-nfasis (Slo para Bus 0, Dispositivo 0, Funcin 0) Este bit establece el nivel de nfasis en el estado Polling.Compliance si la entrada producido por el poco cumplimiento Enter siendo 1b.Encodings: 1b -3,5 dB 0b -6 dB 15:12 RWS 0000b Cumplimiento preset / De-nfasis (excepto Bus 0, Dispositivo 0, Funcin 0) Para 8 GT / s Velocidad de datos: Este bit establece el nivel predeterminado transmisor en el estado Polling.Compliance si la entrada producido por el poco cumplimiento Enter siendo 1b. Las codificaciones se definen como siguiente: 0000b: -6 dB para de-nfasis, 0 dB para preimpulso 0001b: -3,5 dB para de-nfasis, 0 dB para preimpulso 0010b: -4,5 dB para de-nfasis, 0 dB para preimpulso 0011b: -2,5 dB para de-nfasis, 0 dB para preimpulso

0100b: 0 dB para el de-nfasis, 0 dB para preimpulso 0101b: 0 dB para el de-nfasis, 2 dB para preimpulso 0110b: 0 dB para el de-nfasis, 2,5 dB para preimpulso 0111b: -6 dB para de-nfasis, 3,5 dB para preimpulso 1000b: -3,5 dB para de-nfasis, 3,5 dB para preimpulso 1001b: 0 dB para el de-nfasis, 3,5 dB para preimpulso Otros: reservados Para 5 GT / s Velocidad de datos: Este bit establece el nivel de nfasis en el estado Polling.Compliance si la entrada producido por el poco cumplimiento Enter siendo 1b. Codificacin: 0001b: -3,5 dB 0000b: -6 dB Para 2.5 GT / s Velocidad de datos: El valor de este campo no tiene efecto. Los componentes que soportan slo el 2,5 GT / s velocidad estn autorizados a cablear este campo para 0h. Nota: Este bit est destinado a depurar, realizar pruebas de cumplimiento. Sistema se permite firmware y software para modificar este bit slo durante depuracin o pruebas de conformidad. 11 RWS 0b Cumplimiento SOS Cuando se establece en 1b, se requiere que el LTSSM enviar peridicamente a SKP conjuntos ordenados entre los patrones de cumplimiento (modificado). 10 RWS 0b Introduzca Cumplimiento Modificado Cuando este bit se pone a 1b, el dispositivo transmite Patrn Cumplimiento de modificacin si el LTSSM entra Polling.Compliance subestado. 09:07 RWS-V 000b de transmisin Margen Este campo controla el valor del nivel de tensin en el nondeemphasized Pines transmisor. 6 RW-O 0b seleccionable Denfasis Cuando el enlace est funcionando a la velocidad de 5,0 GT / s, este bit selecciona el nivel de deemphasis durante component.Encodings Upstream: 1b -3,5 dB 0b -6 dB Cuando el enlace est funcionando a velocidad de 2,5 GT / s, el valor de este bit no tiene efecto. Configuracin del procesador de E / S integradas (IIO) Registra 72 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.61 LNKSTS2: PCI Express Link Status Register 2 5 RWS 0b Hardware velocidad Autnoma Disable Cuando se establece, este bit desactiva hardware de cambiar la velocidad de enlace para el dispositivo razones especficas distintas de tratar de corregir el funcionamiento fiable de Enlace reducir la velocidad de Link. 4 RWS-V 0b Introduce Cumplimiento Software est autorizado a forzar un vnculo para acceder al modo de cumplimiento a la velocidad indicado en el campo Velocidad de enlace de destino estableciendo el bit en 1b, tanto en componentes en un enlace y luego iniciar un restablecimiento en caliente en el enlace. 03:00 RWS-V 2b Speed Link Target (Slo para Bus 0, Dispositivo 0, Funcin 0) Este campo establece un lmite mximo de velocidad de operacin vnculo mediante la restriccin de los valores anunciado por el componente de nivel superior en sus secuencias de entrenamiento. Definido codificaciones son: 0001b 2,5 Gb / s de destino Speed Link 0010b 5 Gb / s de destino Speed Link

Todas las dems codificaciones son reservados. Si se escribe un valor en este campo que no se corresponde con una velocidad incluida en el campo de velocidades de enlace soportados, IIO de forma predeterminada Gen1 velocidad. Este campo tambin se utiliza para establecer la velocidad de modo de cumplimiento de los objetivos cuando el software es mediante el bit de Cumplimiento Enter para forzar un vnculo en el modo de cumplimiento. Si la correa TXT_PLTEN est inactivo, este campo defecto 0001b. 03:00 RWS-V 3b Speed Link Target (excepto Bus 0, Dispositivo 0, Funcin 0) Este campo establece un lmite mximo de velocidad de operacin vnculo mediante la restriccin de los valores anunciado por el componente de nivel superior en sus secuencias de entrenamiento. Definido codificaciones son: 0001b 2,5 Gb / s de destino Speed Link 0010b 5 Gb / s de destino Speed Link 0011b 8 Gb / s de destino Speed Link Todas las dems codificaciones son reservados. Si se escribe un valor en este campo que no se corresponde con una velocidad incluida en el campo de velocidades de enlace soportados, IIO de forma predeterminada Gen1 velocidad. Este campo tambin se utiliza para establecer la velocidad de modo de cumplimiento de los objetivos cuando el software es mediante el bit de Cumplimiento Enter para forzar un vnculo en el modo de cumplimiento. LNKSTS2 Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 1C2h (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: C2h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: C2h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: C2h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: C2h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: C2h Bit Attr defecto Descripcin 15:06 RV 0h reservados 5 RW1CS 0b igualdad Solicitar Enlace Este bit es activado por hardware para solicitar proceso de ecualizacin Enlace a realizar en el enlace. 4 RO-V 0b igualdad Fase 3 Exitoso Cuando se establece en 1b, esto indica que la Fase 3 de la igualdad transmisor procedimiento se ha completado con xito. LNKCON2 Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 1C0h (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: C0h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: C0h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: C0h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: C0h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: C0h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 73 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.62 PMCAP: Capacidades de gestin de energa El PM Capacidades de Registro define el ID de capacidad, indicador de siguiente y otro poder apoyo relacionados con la gestin. Los siguientes registros / capacidades PM se aaden a cumplimiento de software. 3 RO-V 0b igualdad Fase 2 Exitosa

Cuando se establece en 1b, esto indica que la Fase 2 de la igualdad transmisor procedimiento se ha completado con xito. 2 RO-V 0b igualdad Fase 1 con xito Cuando se establece en 1b, esto indica que la Fase 1 de la igualdad transmisor procedimiento se ha completado con xito. 1 RO-V 0b igualdad completa Cuando se establece en 1b, esto indica que el procedimiento de igualacin Transmisor tiene completado. 0 RO-V 0b Nivel actual Denfasis Cuando se opera a velocidad Gen2, esto indica el nivel de de-nfasis actual. Este campo est reservado para Gen1 velocidades 1b: -3,5 dB 0b: -6 dB LNKSTS2 Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 1C2h (DMI2 MODE) Bus: 0 Dispositivo: 0 Funcin: 0 Offset: C2h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: C2h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: C2h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: C2h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: C2h Bit Attr defecto Descripcin PMCAP Bus: 0 Dispositivo: 0 Funcin: 0 Offset: E0h Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: E0h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: E0h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: E0h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: E0h Bit Attr defecto Descripcin 31:27 RO-V 0h PME Support Indica el PM estados dentro de la cual la funcin es capaz de enviar una PME lado secundario message.NTB no enva mensajes de PME. En el modo de PCIe, Bits 31, 30 y 27 deben establecerse en \ q1 \ q para el puente PCI-PCI estructuras que representan a los puertos en los complejos de raz. En el modo de DMI, la generacin de PME es no se admite. Bit 31 = D3cold Bit 30 = D3hot Bit 29 = D2 Bit 28 = D1 Bit 27 = D0 26 RO Soporte D2 0b IIO no admite la administracin de energa D2 estado. 25 D1 0b RO Soporte IIO no soporta D1 estado de administracin de energa. 24:22 RO 000b AUX actual El dispositivo no admite corriente auxiliar 21 RO 0b dispositivo de inicializacin especfico No se requiere la inicializacin de dispositivos 20 RV 0h Reservados Configuracin del procesador de E / S integradas (IIO) Registra 74 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2

3.2.5.63 PMCSR: Control de administracin de energa y registro de estado Este registro proporciona el estado y el control de la informacin de los eventos de PM en el PCI Express puerto del IIO. 19 RO 0b Reloj PME Este campo est cableado a 0h, ya que no se aplica a PCI Express. 18:16 RO 011b Version Este campo se establece en 3 horas (1.2 compatible con PM) como nmero de versin de todas PCI Express puertos. 15:08 RO 00h Siguiente Capacidad Pointer Esta es la ltima en la capacidad de la cadena y por lo tanto ajustado a 0. 07:00 RO 01h ID capacidad Proporciona la capacidad de ID PM asignado por PCI-SIG. PMCAP Bus: 0 Dispositivo: 0 Funcin: 0 Offset: E0h Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: E0h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: E0h Bus: 0 Dispositivo: 3 Funcin: 0 Offset: E0h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: E0h Bit Attr defecto Descripcin PMCSR Bus: 0 Dispositivo: 0 Funcin: 0 Offset: E4H Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: E4H Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: E4H Bus: 0 Dispositivo: 3 Funcin: 0 Offset: E4H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: E4H Bit Attr defecto Descripcin 31:24 RO 00h Data No es relevante para IIO 23 RO Bus de alimentacin / Reloj Control de 0h Habilitar Este campo est cableado a 0h, ya que no se aplica a PCI Express. 22 RO 0h B2/B3 Support Este campo est cableado a 0h, ya que no se aplica a PCI Express. 21:16 RV 0h reservados 15 RW1CS 0h PME Estado Se aplica slo a RPs. Este Estado PME es un poco pegajosa. Este bit se establece, con independencia de el bit PMEEN se define ms adelante, en un evento habilitado para PCI Express proporciona hotplug los RP se encontraba en estado D3hot. Software borra este bit por escribir un '1 'cuando tiene se ha completado. Consulte la especificacin PCI Express Base, Revisin 2.0 para ms detalles sobre la generacin de eventos estela a un RP. 14:13 RO Escala datos 0h No es relevante para IIO 12:09 RO 0h Datos Seleccionar No es relevante para IIO 8 RWS 0h Activar PME Se aplica slo a los puertos raz. Este campo es un poco pegajoso y cuando se establece, permite una virtuales Mensaje PM_PME que se genera internamente en una habilitado expreso hotplug PCI evento. Este mensaje PM_PME virtuales a continuacin, establece los bits apropiados en la Registro ROOTSTS (que puede desencadenar un MSI / INT o provocar un _PMEGPE evento). 0: Desactivar posibilidad de enviar mensajes de PME cuando se produce un evento 1: Activa la posibilidad de enviar mensajes de PME cuando se produce un evento

7:04 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 75 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.64 XPREUT_HDR_EXT: REUT PCIe Header Extended 3 RW-O 1b Indica IIO no restablece sus registros cuando ste pase a D3hot a D0 2 RV 0h Reservados 01:00 RW 0h Poder estatal Este campo de 2 bits se utiliza para determinar el estado de energa actual de la funcin y para establecer un nuevo estado de la alimentacin tambin. 00: D0 01: D1 (no soportado por IIO) 10: D2 (no soportado por IIO) 11: D3_hot Si Software intenta escribir 01 o 10 de este campo, el estado de energa no cambia desde el estado de energa existente (que puede ser o D3hot D0) y tampoco stas bits1: 0 valor de cambio. Todos los dispositivos respondern a slo Escriba 0, cuando en las operaciones de configuracin D3hot Estado (RP no hacia adelante Escriba 1 accesos al enlace descendente) y no se responder a las transacciones de memoria / Io (es decir, estado D3hot es equivalente a MSE / Pedacitos IOSE ser claro) como objetivo y no generarn ningn recuerdo / IO / operaciones de configuracin como iniciador en el bus principal (mensajes siguen siendo permite pasar a travs). XPREUT_HDR_EXT Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 100h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 100 Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 100 Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 100 h (modo Root Port PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 100 Bit Attr defecto Descripcin 31:20 RO 110h PcieNextPtr Siguiente Capacidad Pointer Este campo contiene el desplazamiento a la siguiente capacidad de PCI estructura o 00h si no existen otros elementos de la lista enlazada de capacidades. En el modo de DMI, seala el vendedor Capacidad error especfico. En el modo de PCIe, que apunta a la capacidad de ACS. 19:16 RO 1h PcieCapVersion Capacidad Versin: Este campo es un nmero de versin definido PCI-SIG que indica la naturaleza y el formato de la capacidad de extendido. Esto indica la versin de la Reut capacidad. 15:00 RO Bh PcieCapID PCIe CapID extendido: Este campo tiene el valor 0Bh para identificar el CAP_ID asignado por el PCI SIG que indica una capacidad especfica del proveedor. PMCSR Bus: 0 Dispositivo: 0 Funcin: 0 Offset: E4H Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: E4H Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: E4H Bus: 0 Dispositivo: 3 Funcin: 0 Offset: E4H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: E4H Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 76 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos

Ficha tcnica Volumen 2 3.2.5.65 XPREUT_HDR_EXT: REUT PCIe Header Extended 3.2.5.66 XPREUT_HDR_CAP: Capacidad Header REUT 3.2.5.67 XPREUT_HDR_LEF: REUT Header Capacidad Leaf XPREUT_HDR_EXT Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 100h (DMI2 MODE) Bit Attr defecto Descripcin 31:20 RO-V 144h PcieNextPtr Siguiente Capacidad Pointer Este campo contiene el desplazamiento a la siguiente capacidad de PCI estructura o 00h si no existen otros elementos de la lista enlazada de capacidades. En el modo de DMI, seala el vendedor Capacidad error especfico En el modo de PCIe, que apunta a la capacidad de ACS. 19:16 RO 1h PcieCapVersion Capacidad Versin: Este campo es un nmero de versin definido PCI-SIG que indica la naturaleza y el formato de la capacidad de extendido. Esto indica la versin de la Reut capacidad. 15:00 RO Bh PcieCapID PCIe CapID extendido: Este campo tiene el valor 0Bh para identificar el CAP_ID asignado por el PCI SIG que indica una capacidad especfica del proveedor. XPREUT_HDR_CAP Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 104h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 104h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 104h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 104h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 104h Bit Attr defecto Descripcin 31:20 RO Ch. VSECLength VSEC Longitud Este campo define la longitud de la REUT 'cuerpo de capacidades ". El tamao de los el cuerpo de la hoja es de 12 bytes, incluyendo el _EXT, _CAP y registros _LEF. 19:16 RO 0h VSECIDRev REUT VSECID atrs Este campo se define como el nmero de versin que indica la naturaleza y el formato de la estructura VSEC. Software de calidad del mosto de la ID del proveedor antes de interpretar este campo. 15:00 RO 0002h VSECID REUT motor VSECID Este campo es un nmero de identificacin Intel definida que indica la naturaleza y el formato de la estructura VSEC. Software debe calificar el Vendor ID antes de interpretar este campo. Notas: Un valor de 00h "est reservada El valor '01h 'es el Consejo ID definido para motores Reut. El valor '02h 'est especificada para la REUT "estructura capacidad de la hoja' que se encuentra en cada eslabn que en apoyo de un motor REUT. XPREUT_HDR_LEF Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 108h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 108h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 108h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 108h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 108h Bit Attr defecto Descripcin 31:16 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 77

Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.68 ACSCAPHDR: Servicios de control de acceso de Capacidad Extendida Header 3.2.5.69 ACSCAP: Control de acceso Servicios de Capacidad de Registro 15:08 RO 30h LeafReutDevNum Este campo identifica el dispositivo PCI / Funcin # donde el motor REUT asociada reside en este enlace. Device6 y function0 = 30h Device6 y function1 = 31h Device6 y FUNCTION3 = 33h Device7 y function0 = 38h 07:00 RO 2h LeafReutEngID Este campo identifica el motor REUT asociado con el enlace (igual que el REUT Identificacin). ACSCAPHDR Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 110h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 110h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 110h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 110h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 110h Bit Attr defecto Descripcin 31:20 RO 148h Siguiente Capacidad de compensacin Esto apunta a la siguiente capacidad en el espacio de configuracin ampliado de campo. En el modo de PCIe, apunta a la capacidad Error avanzada. 19:16 RO 1h Capacidad Version Se establece en 1 hora para esta versin de la lgica PCI Express 15:00 RO 000DH PCI Express Extended CAP ID Asignado para la capacidad de servicios de control de acceso por PCISIG. ACSCAP Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 114h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 114h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 114h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 114h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 114h Bit Attr defecto Descripcin 15:08 RO 0h egreso Control de Vectores Tamao N / A para el IIO 7 RV 0b Reservados 6 RO 0b ACS directo Traducido P2P Se aplica slo a los puertos raz indica que el componente no implementa ACS Directo Traducido P2P. 5 RO 0b ACS Control de egreso P2P Se aplica slo a los puertos raz indica que el componente no implementa ACS Control de egreso P2P. XPREUT_HDR_LEF Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 108h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 108h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 108h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 108h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 108h Bit Attr defecto Descripcin

Configuracin del procesador de E / S integradas (IIO) Registra 78 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.70 ACSCTRL: Control de acceso de Servicios de Control de Registro 4 RO 1b ACS Upstream Forwarding Se aplica slo a los puertos raz indica que el componente implementa ACS Desvo de Upstream. 3 RO 1b ACS Finalizacin P2P Redirect Se aplica slo a los puertos raz indica que el componente implementa ACS P2P Finalizacin redirigida. 2 RO 1b ACS Solicitud P2P Redirect Se aplica slo a los puertos raz indica que el componente implementa ACS P2P Solicitar redireccionamiento. 1 1b RO ACS Translation bloqueo Se aplica slo a los puertos raz indica que el componente implementa ACS Bloqueo de traduccin. 0 RO 1b ACS Validacin Fuente Se aplica slo a los puertos raz indica que el componente implementa ACS Fuente Validacin. ACSCTRL Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 116H (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 116H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 116H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 116H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 116H Bit Attr defecto Descripcin 15:07 RV 0h reservados 6 RO 0b ACS directo Enable P2P traducidas Slo se aplica a los puertos raz Este est cableado a 0b como el componente no implemento ACS directo Traducido P2P. 5 RO 0b ACS Control de egreso P2P Habilitar Se aplica slo a los puertos raz. El componente no implementa ACS egreso P2P Controlar y por lo tanto, este bit no debe ser utilizado por SW. 4 RW 0b ACS Upstream Forwarding Habilitar Se aplica slo a los puertos raz. Cuando se establece este bit, las transacciones procedentes de una raz puerto que se dirigen al mismo puerto hacia abajo, ser remitido. Normalmente este tipo de trfico sera abortado. Aparte de esto, el bit no tiene otro impacto en IIO H / W. 3 RW 0b ACS Finalizacin P2P redirigida Habilitar Se aplica slo a los puertos raz. Determina si el componente redirige peer-to-peer Terminaciones de aguas arriba, aplicables slo para leer Terminaciones cuya Relajado Orden de atributos es clara. 2 RW 0b ACS Solicitud P2P redirigida Habilitar Se aplica slo a los puertos raz. Cuando se establece este bit, las transacciones procedentes de una raz puerto que se dirigen al mismo puerto hacia abajo, ser remitido. Normalmente este tipo de trfico sera abortado. Aparte de esto, el bit no tiene otro impacto en IIO H / W. 1 RW 0b ACS Translation Bloqueo Habilitar Se aplica slo a los puertos raz. Cuando se establece, el componente bloquea todo Memoria aguas arriba Las solicitudes cuya traduccin de direcciones (AT) del campo no se establece en el valor predeterminado. ACSCAP

Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 114h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 114h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 114h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 114h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 114h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 79 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.71 APICBASE: APIC Base Register 3.2.5.72 APICLIMIT: Register lmite APIC 0 RW 0b ACS Validacin Fuente Activa Se aplica slo a los puertos raz. Cuando se establece, el componente valida el nmero de autobuses de la ID Solicitante de Solicitudes aguas arriba en contra de la secundaria / subordinado Las lneas de autobs. APICBASE Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 140h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 140h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 140h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 140h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 140h Bit Attr defecto Descripcin 15:12 RV 0h reservados 11:01 RW 000h Bits 19:09 de la base de APIC se aplica slo a los puertos raz. Bits 31:20 se supone que son 0xFECh. Bits 08:00 son un no se preocupan por la direccin decodificar. Direccin de decodificacin de la gama APIC se realiza como APICBASE.ADDR [31:8] <= A [31:8] <= APICLIMIT.ADDR [31:8]. Accesos salientes a la gama APIC son reclamados por el puerto raz y procesados a PCIe, si se ha activado el bit 0, incluso si el bit de MSE del puerto raz es claro o el puerto raz s est en estado D3hot. Permiten 0 RW gama APIC 0h permite la decodificacin de la ventana APIC APICLIMIT Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 142H Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 142H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 142H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 142H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 142H Bit Attr defecto Descripcin 15:12 RV 0h reservados 11:01 RW 000h Bits 19:09 del lmite APIC Se aplica slo a los puertos raz. Bits 31:20 se supone que son 0xFECh. Bits 08:00 son un no se preocupan por la direccin decodificar. Direccin de decodificacin de la gama APIC se realiza como APICBASE.ADDR [31:8] <= A [31:8] <= APICLIMIT.ADDR [31:8]. Accesos salientes a la gama APIC son reclamados por el puerto raz y procesados a PCIe, si el rango est activado, incluso si el bit de MSE del puerto raz es clara o la puerto raz en s est en estado D3hot. 0 RV 0h reservados ACSCTRL Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 116H (PCIe MODE)

Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 116H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 116H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 116H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 116H Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 80 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.73 VSECHDR: PCI Express mayor capacidad Header - Modo DMI2 3.2.5.74 VSHDR: Vendedor encabezado especfico - Modo DMI2 3.2.5.75 VSHDR: Vendedor encabezado especfico - Modo NTB VSECHDR Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 144h Bit Attr defecto Descripcin 31:20 RO 1D0h Siguiente Capacidad de compensacin Este campo indica la siguiente capacidad en el espacio de configuracin extendida o es 0 si es que la capacidad ltima. 19:16 RO 1h Capacidad Version Se establece en 1 hora para esta versin de la lgica PCI Express 15:00 RO 000Bh PCI Express Extended CAP ID Asignado por el proveedor de capacidad especfica VSHDR Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 148h Bit Attr defecto Descripcin 31:20 RO 3Ch VSEC Longitud Este campo apunta al siguiente Capacidad en el espacio de configuracin extendida que es la capacidad de ACS a 150h. 19:16 RO 1h VSEC Version Se establece en 1 hora para esta versin de la lgica PCI Express 15:00 RO 4h VSEC ID Identifica Intel Vendor capacidad especfica de la ARE sobre DMI VSHDR Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 148h Bit Attr defecto Descripcin 31:20 RO 3Ch VSEC Longitud Este campo indica el nmero de bytes en toda la estructura VSEC, incluyendo el Expreso encabezado PCI mayor capacidad, el encabezado especfico del proveedor, y la Registros especficos del proveedor. 19:16 RO 1h VSEC Version Se establece en 1 hora para esta versin de la lgica PCI Express 15:00 RO 4h VSEC ID Identifica Intel Vendor capacidad especfica de la ARE sobre NTB Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 81 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.76 ERRCAPHDR: PCI Express mayor capacidad Header - Puertos Raz 3.2.5.77 UNCERRSTS: Uncorrectable estado de error Este registro identifica errores incorregibles detectados para PCI Express / puerto DMI 3.2.5.78 UNCERRMSK: Uncorrectable Mscara Error Este registro mscaras errores incorregibles de ser sealado. ERRCAPHDR

Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 148h (PCIe MODE) Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 148h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 148h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 148h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 148h Bit Attr defecto Descripcin 31:20 RO 1D0h Siguiente Capacidad de compensacin Este campo indica la siguiente capacidad en el espacio de configuracin extendida o es 0 si es que la capacidad ltima. 19:16 RO 1h Capacidad Version Se establece en 1 hora para esta versin de la lgica PCI Express 15:00 RO 0001h PCI Express Extended CAP ID Asignado por el informe de errores avanzada UNCERRSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 14Ch Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 14Ch Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 14Ch Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 14Ch (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 14Ch Bit Attr defecto Descripcin 31:22 RV 0h reservados 21 RW1CS 0b ACS Estado Violacin 20 RW1CS 0b recibe una solicitud no compatible 19 RV 0h reservados 18 RW1CS 0b Malformed TLP Estado 17 RW1CS 0b receptor Buffer Overflow Estado 16 RW1CS 0b inesperado estado de finalizacin 15 RW1CS 0b Completer Abortar Estado 14 RW1CS 0b Finalizacin de estado de tiempo de espera 13 RW1CS 0b Flow Control Protocol Status Error 12 RW1CS 0b Envenenado TLP Estado 11:06 RV 0h reservados 5 RW1CS sorpresa 0b bajada Estado de error Nota: Para el traslado no conectables en caliente, esto se registra slo cuando SLTCON [10] es el valor 0. 4 RW1CS 0b Data Link Status Protocol Error 3:00 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 82 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.79 UNCERRSEV: Uncorrectable Error Gravedad Este registro indica la gravedad de los errores incorregibles UNCERRMSK Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 150h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 150h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 150h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 150h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 150h Bit Attr defecto Descripcin 31:22 RV 0h reservados 21 RWS 0b ACS Mscara Violacin

20 RWS 0b compatible Solicitud Error Mask 19 RV 0h reservados 18 RWS 0b Malformed TLP Mscara 17 0b receptor RWS Buffer Overflow Mscara 16 RWS 0b Mscara finalizacin inesperada 15 RWS 0b Completer Abortar Mask 14 RWS 0b Finalizacin Mask Time-out 13 RWS 0b Flow Control Protocol Mscara Error 12 RWS 0b Envenenado TLP Mask 11:06 RV 0h reservados 5 RWS sorpresa 0b bajada Mscara Error 4 RWS datos 0b Link Layer Protocolo Mscara Error 3:00 RV 0h reservados UNCERRSEV Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 154H Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 154H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 154H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 154H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 154H Bit Attr defecto Descripcin 31:22 RV 0h reservados 21 RWS 0b ACS Violacin Gravedad 20 RWS 0b compatible Solicitud Error Gravedad 19 RV 0h reservados 18 RWS 1b Malformed TLP Gravedad 17 RWS 1b receptor de desbordamiento de bfer Gravedad 16 RWS 0b Gravedad finalizacin inesperada 15 RWS 0b Completer Abortar Gravedad 14 RWS 0b Finalizacin de gravedad Tiempo de espera 13 RWS 1b Flow Control Protocol Error Gravedad 12 RWS 0b Envenenado Gravedad TLP 11:06 RV 0h reservados 5 RWS sorpresa 1b abajo Severidad Error Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 83 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.80 CORERRSTS: corregible estado de error Este registro identifica el estado de los errores corregibles que han sido detectados por los el puerto PCI Express. 3.2.5.81 CORERRMSK: corregible Mscara Error Este registro mscaras de errores corregibles de ser sealado. 4 RWS 1b de enlace de datos Protocolo Error Gravedad 3:00 RV 0h reservados UNCERRSEV Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 154H Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 154H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 154H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 154H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 154H Bit Attr defecto Descripcin CORERRSTS

Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 158h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 158h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 158h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 158h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 158h Bit Attr defecto Descripcin 31:14 RV 0h reservados 13 RW1CS 0b Consultivo no fatal estado de error 12 RW1CS 0b Replay temporizador de estado de tiempo de espera 11:09 RV 0h reservados 8 RW1CS 0b Replay_Num Rollover Estado 7 RW1CS 0b mal estado DLLP 6 RW1CS 0b mal TLP Estado 5:01 RV 0h Reservados 0 RW1CS 0b Receptor Estado de error CORERRMSK Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 15CH Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 15CH Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 15CH Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 15CH (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 15CH Bit Attr defecto Descripcin 31:14 RV 0h reservados 13 RWS 1b Consultivo no fatal Mscara Error 12 RWS 0b Replay Timer Mask Time-out 11:09 RV 0h reservados 8 RWS 0b Replay_Num Rollover Mask 7 RWS 0b Malo Mscara DLLP 6 RWS 0b mal TLP Mask 5:01 RV 0h Reservados Configuracin del procesador de E / S integradas (IIO) Registra 84 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.82 ERRCAP: Capacidades avanzadas de error y registro de control 3.2.5.83 HDRLOG [0:3]: Cabecera Iniciar 0-3 Este registro contiene el registro de cabecera cuando se produce el primer error. Encabezados de la errores posteriores no se registran. 3.2.5.84 RPERRCMD: Root Comando Error Puerto Este registro controla el comportamiento de la deteccin de errores. 0 0b receptor RWS Mscara Error ERRCAP Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 160h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 160h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 160h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 160h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 160h Bit Attr defecto Descripcin 31:9 RV 0h reservados 8 RO 0b ECRC Dale a permitir N / A IIO 7 RO 0b ECRC Compruebe Capable

N / A IIO 6 RO 0b ECRC generacin permiten N / A IIO 5 RO 0b ECRC Generacin Capable N / A IIO 04:00 ROS-V 0h puntero Primera error El primer puntero de error es un registro de slo lectura que identifica la posicin de bit de la primer error desenmascarado reportado en el registro de error no corregible. En caso de dos errores que ocurren al mismo tiempo, el error fatal obtiene prioridad sobre no fatal, en trminos de ser reportados como primer error. Este campo es rearmado para captar nuevos errores cuando el bit de estado indicado por este campo se borra por el software. CORERRMSK Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 15CH Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 15CH Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 15CH Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 15CH (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 15CH Bit Attr defecto Descripcin HDRLOG [0:3] Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 164h, 168h, 16 canales, 170h Bus: 0 dispositivo: 1 Funcin: 0-1 Offset: 164h, 168h, 16 canales, 170h Bus: 0 Dispositivo: 2 Funcin: 0-3 Offset: 164h, 168h, 16 canales, 170h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 164h, 168h, 16 canales, 170h (PCIe Root Modo de puerto) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 164h, 168h, 16 canales, 170h Bit Attr defecto Descripcin 31:0 ROS-V 000000 00h Iniciar sesin de cabezal DWORD 0 Registra el primer DWORD de la cabecera en una condicin de error Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 85 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.85 RPERRSTS: Puerto raz de estado de error La raz Error Status registro informes de estado de los mensajes de error (ERR_COR), ERR_NONFATAL, y ERR_FATAL) recibida por el Complejo radicular en IIO, y los errores detectado por el propio Puerto raz (que son tratados conceptualmente como si el puerto Root tuvo envi un mensaje de error a s mismo). Los mensajes ERR_NONFATAL y son ERR_FATAL agrupados como incorregible. Cada corregibles y no corregibles (no fatal y Fatal) Fuente de error tiene un primer bit de error y el siguiente bit de error asociado a l respectivamente. Cuando se recibe un error por un Complejo radicular, el respectivo primer bit de error est establecido y el ID Solicitante se registra en el registro de Identificacin de la fuente de error. Un conjunto individuo bit de estado de error indica que una categora determinada error ocurri; software puede borrar un estado de error al escribir un 1 en el bit correspondiente. Si el software no se cura se recibe el primer error reportado antes de que otro mensaje de error de la misma categora (Corregible o incorregible), se crear, pero el correspondiente siguiente bit de estado de error el ID de Solicitante de la posterior error de mensaje se descarta. El siguiente estado de error los bits se pueden borrar por el software escribiendo un 1 en el bit respectivo as. RPERRCMD Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 174H Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 174H

Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 174H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 174H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 174H Bit Attr defecto Descripcin 31:3 RV 0h reservados 2 RW 0b FATAL Informe de errores Habilite Se aplica a los puertos de raz slo Activar MSI / INTx interrupcin en errores fatales cuando se establece. 1 RW 0b Informe de errores no fatales Habilitar Se aplica a los puertos de raz slo Habilite la alarma de un error no fatal cuando se establece. 0 RW 0b corregible Informe de errores Habilite Se aplica a los puertos de raz slo Habilite la alarma de errores corregibles cuando se establece. RPERRSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 178h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 178h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 178h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 178h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 178h Bit Attr defecto Descripcin 31:27 RO 0h Error de interrupcin nmero de mensaje avanzada Error de interrupcin nmero de mensaje avanzada desplazamiento entre los datos del mensaje de base un el mensaje MSI si se ha asignado ms de un nmero de mensaje. IIO hardware actualiza automticamente este registro a 0x1h si el nmero de mensajes asignado a el puerto raz es 2. 26:7 RO 0h reservados 6 RW1CS 0b mensajes de error fatal Recibidos Se establece cuando se han recibido uno o ms mensajes de error incorregible fatales. 5 RW1CS mensajes de error no fatales 0b Recibidos Se establece cuando uno o ms mensajes de error incorregible no fatales han sido recibido. 4 RW1CS 0b Primera corregirse Fatal Se activa cuando el bit 2 (de ser claro) y el mensaje que causa bit 2 para ajustar es un mensaje de ERR_FATAL. Configuracin del procesador de E / S integradas (IIO) Registra 86 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.86 ERRSID: Identificacin de la fuente de error 3.2.5.87 PERFCTRLSTS: Control y estado funcional 3 RW1CS 0b Error Fatal Multiple / no fatal Recibido Establecer si bien se recibe un mensaje de error no fatal o fatal y Error Fatal / No fatal Recibido ya est establecido, es decir, iniciar desde el segundo fatal o no fatal error partir mensaje 2 RW1CS Error Fatal 0b / no fatal Recibido Establecer si bien se recibe un mensaje de error no fatal o fatal y esto es poco Ya no se establece. Es decir, iniciar el primer mensaje de error. Tenga en cuenta que cuando se establece este bit bit 3 podra ser cualquiera de los conjuntos o claro. 1 RW1CS 0b Multiple error corregible Recibido Se establece cuando ya sea que se recibe un mensaje de error y corregir errores corregibles Bit recibido ya est establecido, es decir, iniciar desde el segundo mensaje de error corregible adelante 0 RW1CS 0b error corregible Recibido Se activa cuando se recibe un mensaje de error corregible y esto poco ya no se establece,

es decir, iniciar el primer mensaje de error. ERRSID Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 17Ch Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 17Ch Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 17Ch Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 17Ch (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 17Ch Bit Attr defecto Descripcin 31:16 ROS-V 0h Fatal no Fatal Error ID Fuente Solicitante ID de la fuente cuando se recibe un mensaje de error fatal o no fatal y el Error Fatal / no fatal bit recibido no est ya establecido, es decir, log ID del primer mensaje de error fatal o no fatal. Tenga en cuenta que cuando el puerto raz en s es el la causa del mensaje recibido (mensaje virtual), a continuacin, un ID de origen de CPUBUSNO0: DevNo: 0 se registra en este registro. 15:00 ROS-V 0h corregible error ID Fuente Solicitante Identificacin de la fuente cuando se recibe un mensaje de error corregible y el Error corregible bit recibido no est ya establecido, es decir, iniciar Identificacin del primero mensaje de error corregible. Tenga en cuenta que cuando el puerto raz en s es la causa de la mensaje recibido (mensaje virtual), a continuacin, una identificacin de la fuente de CPUBUSNO0: DevNo: 0 es registrado en este registro. PERFCTRLSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 180h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 180h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 180h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 180h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 180h Bit Attr defecto Descripcin 63:42 RV 0h reservados 41 RW 0b TLP Procesamiento Pista Desactivar Cuando se establece, escribe o lee con TPH = 1, sern tratados como si TPH = 0. RPERRSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 178h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 178h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 178h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 178h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 178h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 87 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 40 RW 0b DCA Solicitante ID Override Cuando se establece este bit, partido ID Solicitante de DCA escribe se pasa por alto. Todas las escrituras desde el puerto se tratan como DCA escribe y el campo de la etiqueta se transmite si DCA es la informacin de destino habilitada o no y. 39:36 RV 0h reservados 35 RW 0b finalizacin Max lectura peticin combinando tamao Selecciona el tamao mximo de la combinacin de su finalizacin. 1: Terminaciones se combinan hasta 256B 0: Terminaciones se combinan hasta 128B Nota: Este bit ya no se utiliza en la RTL. Terminaciones se combinan siempre hasta el mximo permitido por el campo Tamao mximo de carga til en el dispositivo

Control de registro o no y la informacin de destino. 34:21 RV 0h reservados 20:16 RW 18h solicitudes pendientes de Gen1 Nmero de ORP pendientes y solicitudes no publicadas de un puerto PCIe dado. Este registro controla el nmero de solicitudes pendientes no publicadas entrantes - I / O, Config, memoria - (longitud mxima de estas peticiones es una sola 64B cacheline) que un puerto PCI Express Gen1 aguas abajo puede tener. Este registro proporciona la valor para el puerto al que est funcionando en el modo de Gen1 y para una anchura de enlace x4. El valor de este parmetro para el puerto cuando se opera en x8/x16 anchura es obtenido multiplicando este registro por 2 y 4 respectivamente. Programas BIOS esta registrarse sobre la base de la latencia de lectura a la memoria principal. Este registro tambin se especifica el nmero de organizaciones regionales de pesca que se pueden mantener en circulacin en IDI para un puerto determinado. La velocidad de enlace del puerto se puede cambiar durante un evento hotplug PCI Express y el puerto debe utilizar el multiplicador apropiado. Un valor de 1 indica una destacada solicitud pre-asignados, 2 indica dos solicitudes de pre-asignados en circulacin, y as sucesivamente. Si los programas de software de un valor mayor que el tamao del bfer el motor DMA soporta, a continuacin, el mximo se utiliza el valor respaldado por hardware. Recomendacin BIOS actual es dejar este campo en su valor por defecto. 15:14 RV 0h reservados 13:08 RW 30h Peticiones pendientes para Gen2 Nmero de ORP pendientes y solicitudes no publicadas de un puerto PCIe dado. Este registro controla el nmero de solicitudes pendientes no publicadas entrantes - I / O, Config, memoria - (longitud mxima de estas peticiones es una sola 64B cacheline) que un puerto PCI Express Gen2 aguas abajo puede tener. Este registro proporciona la valor para el puerto al que est funcionando en el modo de Gen2 y una anchura de enlace de x4. El valor de este parmetro para el puerto cuando se opera en x8/x16 anchura es obtenido multiplicando este registro por 2 y 4 respectivamente. Programas BIOS esta registrarse sobre la base de la latencia de lectura a la memoria principal. Para un puerto de operacin en PCIe 3.0mode, un multiplicador de x2 se aplica. Este registro tambin se especifica el nmero de organizaciones regionales de pesca que se pueden mantener en circulacin en IDI para un puerto determinado. La velocidad de enlace del puerto se puede cambiar durante un evento hotplug PCI Express y el puerto debe utilizar el multiplicador apropiado. Un valor de 1 indica una destacada solicitud pre-asignados, 2 indica dos solicitudes de pre-asignados en circulacin, y as sucesivamente. Si los programas de software de un valor mayor que el tamao del bfer el motor DMA soporta, a continuacin, el mximo se utiliza el valor respaldado por hardware. Recomendacin BIOS actual es dejar este campo en su valor por defecto. PERFCTRLSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 180h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 180h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 180h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 180h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 180h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 88 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos

Ficha tcnica Volumen 2 7 RW 1b Utilizar flujos de Asignacin ", escribe normal 'en VC0 y VCp 1: Utilice la asignacin de los flujos de las escrituras que cumplan con los siguientes criterios. 0: el uso no asignar flujos para escrituras que cumplan con los siguientes criterios. (TPH = 0 O TPHDIS = 1 OR (TPH = 1 Y Tag = 0 Y CIPCTRL [28] = 1)) Y (NS = 0 O NoSnoopOpWrEn = 0) Y Non-DCA Escribir Notas: Trfico VC1/VCm no se ve afectada por este bit en Dev. # 0 Cuando se utilizan los flujos de la asignacin de los tipos de escritura ms arriba, IIO no enva una Prefetch mensaje Hint. Recomendacin actual de BIOS es dejar este bit en caso de incumplimiento de 1b para todos pero el puerto DMI. Para el puerto DMI cuando se opera en el modo de DMI, este bit debe dejarse en valor por defecto y cuando se trabaja en modo PCIe, este bit debe establecerse por BIOS. Tenga en cuenta que hay un acoplamiento entre el uso de este bit y los bits 2 y 3. TPHDIS es el bit 0 de este registro NoSnoopOpWrEn es el bit 3 de este registro 4 RW 1b Leer Corriente Interleave Tamao 3 RW 0b Habilitar No-Snoop Optimizacin de VC0 escribe y escribe VCp Esto se aplica a escribe con las siguientes condiciones: NS = 1 AND (TPH = 0 O TPHDIS = 1) 1: Inbound escribe en la memoria con las condiciones anteriores sern tratadas como no coherente (Sin fisgones) escribe sobre Intel QPI 0: Inbound escribe en la memoria con las condiciones anteriores sern tratadas como la asignacin y no asignar escribe, dependiendo de bit 4 en este registro. Notas: Si TPH = 1 y = 0, entonces TPHDIS NS se ignora y este bit se ignora VC1/VCm escribe no son controlados por este bit puesto que son siempre no espiar y puede ser de otra manera. Recomendacin actual de BIOS es dejar este bit en caso de incumplimiento de 0B. 2 RW 0b Habilitar No-Snoop Optimizacin de VC0 lee y lee VCp Esto se aplica a lecturas con las siguientes condiciones: NS = 1 AND (TPH = 0 O TPHDIS = 1) 1: Cuando la condicin es verdadera para un entrante solicitud de lectura dada a la memoria, lo har ser tratados como no coherente (sin fisgones) lee en Intel QPI. 0: Cuando la condicin es verdadera para un entrante solicitud de lectura dada a la memoria, lo har ser tratados como normales snooped lee de PCIe (que desencadenan una PCIRdCurrent o DRd.UC en IDI). Notas: Si TPH = 1 y = 0, entonces TPHDIS NS se ignora y este bit se ignora VC1 y VCM lecturas no son controlados por este bit y los lee siempre se nonsnoop. Recomendacin actual de BIOS es dejar este bit en caso de incumplimiento de 0B. 1 RW 0b Deshabilitar lee pasar otro lee 0 RW 1b Leer Poltica de corriente PERFCTRLSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 180h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 180h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 180h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 180h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 180h Bit Attr defecto Descripcin

Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 89 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.88 MISCCTRLSTS: Misc. Control y de estado MISCCTRLSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 188 H Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 188 H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 188 H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 188 H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 188 H Bit Attr defecto Descripcin 63:52 RV 0h reservados 51 RW 1b VCM arbitrado en VC1 50 RW 0b No Throttle VCM en modo inactivo 49 RW1CS 0b Cerrado leer timed out Indica que una peticin de lectura cerrado incurri en una terminacin de tiempo de espera en el PCI Urgente / DMI 48 RW1C 0b Recibido PME_TO_ACK Indica que IIO recibi una vez PME de paquetes ACK o se ha agotado el tiempo de espera para el paquete 47:42 RV 0h reservados 41 RW 0b Override SocketID ID Finalizacin Para las solicitudes de TPH / DCA, la ID Completer se puede devolver con SocketID cuando este se establece. 40:39 RV 0h reservados 38 RW 0b 'Port problemtica "para los flujos de bloqueo Este bit es activado por BIOS cuando se sabe que este puerto est conectado a un dispositivo que crea dependencia publicacin-Publicado en sus colas de In-Out. En pocas palabras, este bit se establece en un link si: Este enlace est conectado a un procesador de RP o puerto NTB procesador en el otro lado de el enlace Flujos de bloqueo IIO dependen del ajuste de este bit para el tratamiento de este puerto de una manera especial durante los flujos. Tenga en cuenta que si el BIOS es la creacin de la corriente de bloqueo est en la Intel QPI Modo de compatibilidad ", entonces este bit debe ponerse a 0. Notas: Una solicitud de MSI entrante puede bloquear el canal publicado hasta EOI de son enviados a todos los colas de salida habilitadas para recibir EOI. Debido a esto, este bit no se puede establecer a menos EOIFD tambin se establece. 37 RW 0b Desactivar MCTP difusin de este enlace Cuando se establece, este bit se evitar un mensaje MCTP difusin (w / Routing Tipo de "Difusin de RC ') sea enviada a este bit link.This se proporciona como un general poco por si hay dispositivos que no pueden manejar la situacin cuando reciben este mensaje o para el caso en el que el trfico P2P es publicado para ser prohibido especficamente a este puerto para evitar puntos muertos, al igual que puede suceder si este puerto es el puerto "problemtica". 36 RWS 0b Form-Factor Indica el factor de forma controla un puerto raz en particular 0 - CEM 1 - Express Module Este bit se utiliza para interpretar el bit 6 en la corriente de serie VPP para el puerto como sea LMR # entrada (CEM) o EMLSTS # (mdulo express) de entrada. 35 RW 0b Anular Error de sistema en PCIe Error Fatal Habilitar

Cuando se establece, errores fatales en PCI Express (que se han reproducido con xito para la interfaz principal del puerto) se envan a la lgica de error ncleo IIO (para ms escalada) independientemente de la configuracin del bit equivalente en el ROOTCTRL registrarse. Cuando claro, los errores fatales solo se propagan al error bsico IIO se establece la lgica si el bit equivalente en ROOTCTRL registro. Por Dev. # 0 en el modo de DMI y Dev. 3/Fn # # 0, si no se establece este bit, DMI / NTB enlace errores fatales relacionados nunca sern notificados a software del sistema. Configuracin del procesador de E / S integradas (IIO) Registra 90 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 34 RW 0b Anular Error de sistema en PCIe Error no fatal Habilitar Cuando se establece, los errores no fatales en PCI Express (que han sido exitosamente propagado a la interfaz principal del puerto) son enviados al error ncleo IIO lgica (para una mayor escalada) independientemente de la configuracin del bit equivalente en el Registro ROOTCTRL. Cuando claro, los errores no fatales solo se propagan al IIO lgica error bsico si el bit equivalente en ROOTCTRL registro est establecido. Por Dev. # 0 en el modo de DMI y Dev. 3/Fn # # 0, si no se establece este bit, DMI / NTB enlace errores no fatales relacionadas nunca sern notificados a software del sistema. 33 RW 0b Anular Error de sistema en PCIe corregible Error Habilitar Cuando se establece, errores corregibles en PCI Express (que han sido exitosamente propagado a la interfaz principal del puerto) son enviados al error ncleo IIO lgica (para una mayor escalada) independientemente de la configuracin del bit equivalente en el Registro ROOTCTRL. Cuando claro, los errores corregibles slo se propagan a la IIO lgica error bsico si el bit equivalente en ROOTCTRL registro est establecido. Por Dev. # 0 en el modo de DMI y Dev. 3/Fn # # 0, si no se establece este bit, DMI / NTB enlace errores corregibles relacionados no sern notificados a software del sistema. 32 RW 0b ACPI PME interrupcin Habilitar Cuando se establece, Assert / messages Deassert_PMEGPE estn habilitados a generarse cuando Modo ACPI est habilitada para el manejo de mensajes PME de PCI Express. Ver potencias Captulo Gestin para ms detalles de usage.When de este bit Este bit se borra (Desde un 1), un mensaje Deassert_PMEGPE est previsto en nombre del puerto raz si un mensaje de Assert_PMEGPE fue enviado el pasado desde el puerto raz. Cuando NTB est activado en Dev. 3/Fn # # 0 este bit no tiene sentido porque PME No se espera que los mensajes que se recibieron en el enlace NTB. 31 RW 0b reservados 30 RW-O 1b Desactivar solicitudes entrantes IO 29 RW 1b cfg_to_en Desactiva / config permite tiempos de espera, independientemente de otros tiempos de espera. 28 RW 0b to_dis Desactiva los tiempos de espera por completo. 27 RWS Sistema 0b interrupcin solo en Enlace BW / Gestin Estado Este bit, cuando se establece en 0, se desactiva la generacin de MSI y INTX interrumpe el link ancho de banda (velocidad y / o ancho) y la gestin de cambios, incluso si MSI o INTx es habilitada, es decir, se desactivar la generacin de MSI o INTx LNKSTS cuando los bits 15 y 14 se establecen. Sea o no esta condicin se traduce en un evento del sistema como SMI / PMI / CPEI depende de si este evento enmascarado o no en el XPCORERRMSK register.Note que cuando Dev. # 3 es el funcionamiento en modo de NTB, este bit se sigue aplicando y BIOS tiene que hacer lo necesario si se quiere habilitar / deshabilitar estos eventos de generacin de MSI / INTx interrupciones desde el dispositivo NTB. 26 RW 0b EOI Disable Forwarding - Desactivar la difusin en EOI para este enlace PCIe Cuando se establece, el mensaje EOI no ser transmitido por el enlace PCIe. Cuando claros, el

puerto es un objetivo vlido para broadcast.BIOS EOI debern establecer este bit en un puerto si es conectado a un otro procesador de NTB o puerto raz en el otro extremo del enlace. 25 RO 0b Peer2Peer Write Memory Desactivar Cuando se establece, la memoria se escribe peer2peer master abortado lo contrario, son permitido para progresar por las reglas de decodificacin peer2peer. Esto no se ha implementado y tambin lo es de slo lectura. 24 RW 0b Peer2Peer memoria Leer Desactivar Cuando se establece, la memoria se lee peer2peer master abortado lo contrario, son permitido para progresar por las reglas de decodificacin peer2peer. 23 RW 0b Phold Desactivar Se aplica slo a Dev. # 0When set, el IIO responde a la peticin no compatible en recepcin de mensajes assert_phold de ICH y los resultados en la generacin de un error fatal. 22 RWS 0b check_cpl_tc MISCCTRLSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 188 H Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 188 H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 188 H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 188 H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 188 H Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 91 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 21 RW-O 0b Fuerza TC salida a Zero Obliga al campo TC a cero para solicitudes salientes. 1: TC se ve obligado a cero en todas las transacciones de salida, independientemente de la fuente de TC valor 0: TC no se altera Nota: En el modo de DMI, TC siempre est obligado a cero y el bit no tiene ningn efecto. 20 RW 1b Malformed direccin 32b TLP en la cabecera 64b Habilitar Cuando se establece, permite informar de un paquete con formato incorrecto cuando el TLP es una direccin de 32 bits en un encabezado 4DW. PCI Express prohbe el uso de tamaos de cabecera 4DW cuando la direccin es menos de 4 GB, pero algunas tarjetas puede utilizar el encabezado 4DW todos modos. En estos casos, los 32 bits de la direccin son 0. 19 RV 0h reservados 18 RWS 0b Desactivar Finalizacin Leer combinacin Cuando se establece, todas las terminaciones son devueltos sin combinar. Terminaciones son destruye de forma natural en los lmites cacheline, por lo que todas las terminaciones sern 64B o menos. 17 RO 0b Fuerza Datos Error de paridad 16 RO 0b Fuerza EP Bit Error 15 RWS 0b dis_hdr_storage 14 RWS 0b allow_one_np_os 13 RWS 0b tlp_on_any_lane 12 RWS 1b disable_ob_parity_check 11 RWS allow_1nonvc1_after_10vc1s 1b Permitir una solicitud no VC1 de DMI para ir despus de cada diez solicitud VC1 (para evitar hambre de no VC1). Notas: Este bit no tiene efecto si el puerto est en modo PCI Express. 10 RV 0h Reservados

9 RWS 0b dispdspolling Desactiva Gen2 si timeout pasa en polling.cfg. 08:07 RW 0b PME2ACKTOCTRL 6 RW 0b Habilitar tiempo de espera para recibir PME_TO_ACK Cuando se establece, IIO permite el tiempo de espera para recibir el PME_TO_ACK 5 RW-V 0b mensaje Enviar PME_TURN_OFF Cuando este bit se escribe con una 1b, IIO enva un mensaje a la PME_TURN_OFF Enlace PCIe. Hardware borra este bit cuando el mensaje ha sido enviado en el enlace. Este mensaje se enviar en S0 a Sx / Host Reset. MISCCTRLSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 188 H Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 188 H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 188 H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 188 H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 188 H Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 92 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4 RW 0b Enable error del sistema slo para AER Se aplica slo a los puertos raz / NTB. Por Dev. # 0 en el modo de DMI, este bit se va a dejar en valor por defecto siempre. Cuando este bit est establecido, los errores de PCI Express no desencadenan una MSI o INTX interrupcin, independientemente de si MSI o INTx est habilitado o no. Sea o no PCI Express errores resultan en un evento del sistema como NMI / SMI / PMI / CPEI depende de si el sistema de error de sistema apropiado o anulacin error habilitacin bits se establecen o no. Vea la seccin titulada expreso error Especficos de Informacin PCI en el captulo RAS para detalles de cmo este bit interacta con otros bits de control en la sealizacin de errores a la La lgica de presentacin de informes de error global IIO. Cuando este bit est claro, los errores de PCI Express se informan a travs de MSI o INTx y / o NMI / SMI / MCA / CPEI. Cuando este bit est claro y si MSI bit de habilitacin en la Seccin 3.3.5.22, "MSICTRL: Control MSI" en la pgina 176 se establece (claro), luego de una interrupcin de MSI (INTx) se genera por errores PCI Express. Cuando este bit est claro, y "Error de sistema en Bit Fatal Error Enable "en ROOTCON registro est establecida, NMI / SMI / MCA es (tambin) generada por un error fatal PCI Express. Un comportamiento similar para no fatal y errores corregidos. Tenga en cuenta que este bit se aplica a Dev. 3/Fn # # 0 en el modo de NTB, as y BIOS necesita configurarlo adecuadamente en ese modo. 3 RW 0b Enable_ACPI_mode_for_Hotplug Se aplica slo a los puertos raz. Por Dev. # 0 en el modo de DMI, este bit se va a dejar en default valor always.When este bit est establecido, todos los eventos de conexin y desconexin del puerto PCI Express se manejan a travs de mensajes _HPGPE a la ICH y no hay mensajes MSI / INTx son cada vez generada para los eventos de conexin en caliente (con independencia de que MSI o INTx est activado en el puerto raz o no) en el puerto raz. Cuando este bit est claro mensaje _HPGPE generacin en nombre de puerto raz eventos de conexin en caliente se desactiva y el sistema operativo se puede optar por generar MSI o INTx interrupcin para los eventos de conexin en caliente, estableciendo el bit de habilitacin de MSI en la Seccin 3.3.5.22, "MSICTRL: Control MSI" en la pgina 176 en los puertos de raz. Este poco no se aplica a los puertos de DMI. Consulte la especificacin PCI Express Base, Versin 2.0 y el Captulo 10, "expreso interrupciones Conexin en Caliente PCI," para los detalles de MSI y la generacin de mensajes GPE para eventos hotplug. Al desactivar esta bit (de ser 1)

programa un evento Deassert_HPGPE en nombre del puerto raz, siempre haba cualquier mensaje Assert_HPGPE anterior que fue enviado sin un asociado No reafirme mensaje. Tenga en cuenta que este bit se aplica a Dev. 3/Fn # # 0 en el modo de NTB, as y BIOS necesita configurarlo adecuadamente en ese modo. 2 RW 0b Enable_ACPI_mode_for_PM Se aplica slo a los puertos raz. Por Dev. # 0 en el modo de DMI, este bit se va a dejar en default valor always.When este bit est establecido, todos los eventos de la tarde en el puerto PCI Express son manejan a travs de mensajes _PMEGPE a la ICH, ni interrupciones de MSI son cada vez generado para eventos pm en el puerto raz (independientemente de si MSI en el Seccin 3.3.5.22, "MSICTRL: Control MSI" en la pgina 176 se activa en el puerto raz o no). Cuando la generacin de mensajes claros, _PMEGPE para eventos PM est desactivada y OS puede optar por generar interrupciones MSI para la entrega de eventos PM estableciendo la MSI bit de habilitacin de puertos raz. Este bit no se aplica a los puertos de DMI. Consulte PCI Expreso Base especificacin, revisin 2.0 y en el captulo 19, "Administracin de energa", por detalles de MSI y GPE borrar este bit (de ser 1) programa una Caso Deassert_PMEGPE en nombre del puerto raz, siempre haba alguna anterior Assert_PMEGPE mensaje que fue enviado sin DEASSERT asociados mensaje. Tenga en cuenta que este bit se aplica a Dev. 3/Fn # # 0 en el modo de NTB, as y BIOS necesita configurarlo adecuadamente en ese modo. 1 RW-O 0b habilitar las solicitudes entrantes de configuracin MISCCTRLSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 188 H Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 188 H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 188 H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 188 H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 188 H Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 93 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.89 PCIE_IOU_BIF_CTRL: PCIe Puerto Bifurcacin Control - DMI2 Puerto / PCIe 3.2.5.90 DMICTRL: DMI Registro de Control PCIE_IOU_BIF_CTRL Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 190h Bit Attr defecto Descripcin 15:04 RV 0h reservados 3 WO 0b IOU Start Bifurcacin Cuando el software escribe un 1 en este bit, IIO se inicia el proceso de bifurcacin puerto 0. Despus de escribir a este bit, el software puede sondear el Data Link Layer enlace bit activo en el LNKSTS registrarse para determinar si un puerto est en servicio. Una vez que una bifurcacin puerto se ha iniciado escribiendo un 1 en este bit, el software no puede iniciar ms escribir-1 en este bit (escribe de 0 se permite). Notas: Este bit puede ser escrito a un 1 en la misma escritura que cambia los valores para los bits 02:00 en este registro y en ese caso, el nuevo valor de la escritura de los bits 02:00 surta efecto. Este bit siempre lee un 0b. Para el puerto en modo DMI DMI, microcdigo escribe este bit para comenzar el entrenamiento vnculo despus restablecer. 02:00 RO 000b IOU Bifurcacin de control

En el puerto 0, que est cableado para que nunca se bifurcan. 000: x4 DMICTR Bus: 0 Dispositivo: 0 Funcin: 0 Modo CFG: Padre Offset: 1A0 Bit Attr defecto Descripcin 63:2 RO 000000 000000 0000h Reservado 1 RW 1b Autocompletar PM Mensaje Handshake Este poco, si est configurado, permite al puerto de DMI para completar automticamente mensajes PM apretones de manos mediante la generacin de un mensaje de Rst_Warn_Ack Ack_Sx DMI o hacia abajo para los mensajes recibidos DMI siguientes: Go_S0 Go_S1_RW Go_S1_Temp Go_S1_Final Go_S3 Go_S4 Go_S5 Rst_Warn Notas: Esto es utilizado por microcdigo para indicar los perodos de tiempo en que no est listo para aceptar mensajes y existe el riesgo se perdern los mensajes. 0 RW 1b abortar peticiones entrantes Al activar este bit causa IIO para abortar todas las peticiones entrantes en el puerto DMI. Esta voluntad ser utilizado durante el estado de potencia especfica y las transiciones de restablecimiento para evitar las peticiones de PCH. Este bit no se aplica en el modo PCI Express. Solicitudes enviadas entrantes sern dados de baja y solicitudes no publicadas entrantes sern completado con la solicitud finalizacin no compatible. Terminaciones fluir entrante (A partir de las solicitudes salientes) no ser dado de baja, pero ser enviada normalmente. Este bit no afectar S-estado auto-realizacin, si est habilitado. Configuracin del procesador de E / S integradas (IIO) Registra 94 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.5.91 PCIE_IOU_BIF_CTRL: PCIe Puerto Bifurcacin de control 3.2.5.92 PXP2CAP: Secondary PCI Express Extended Capacidad Header PCIE_IOU_BIF_CTRL Bus: 0 dispositivo: 1 Funcin: 0 Desplazamiento: 190h Bus: 0 Dispositivo: 2 Funcin: 0 Desplazamiento: 190h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 190h (Modo de puerto raz PCIe) Bit Attr defecto Descripcin 15:04 RV 0h reservados 3 WO 0b puerto de inicio Bifurcacin Cuando el software escribe un 1 en este bit, IIO se inicia el proceso de bifurcacin puerto 0. Despus de escribir a este bit, el software puede sondear el Data Link Layer enlace bit activo en el LNKSTS registrarse para determinar si un puerto est en servicio. Una vez que una bifurcacin puerto se ha iniciado escribiendo un 1 en este bit, el software no puede iniciar ms escribir-1 en este bit (escribe de 0 se permite). Notas:

Que este bit se puede escribir a un 1 en la misma escritura que cambia los valores para los bits 02:00 en este registro y en ese caso, el nuevo valor de la escritura de los bits 02:00 tomar efecto. Este bit siempre lee un 0b. 02:00 RWS Puerto Bifurcacin de control Para seleccionar una bifurcacin Puerto de software establece este campo y establece el bit 3 en este registrarse para iniciar el entrenamiento. Procesador se bifurcan los puertos por el ajuste en este campo. Por dispositivo 1 Funcin 0: 000: x4x4 (operar carriles 07:04 como x4, 03:00 como x4) 001: x8 otros: Reservados Por Device 2 Funcin 0 y mecanismo 3 Funcin 0: 000: x4x4x4x4 (operar carriles 15:12 como x4, 11:08 como x4, 07:04 y 03:00 como x4 como x4) 001: x4x4x8 (poner en prctica filas como x4 15:12, 11:08 y 07:00 como x4 x8) 010: x8x4x4 (operar como x8 carriles 15:08, 07:04 y 03:00 como x4 como x4) 011: x8x8 (operar como x8 carriles 15:08, 07:00 ya x8) 100: x16 otros: Reservados Device: 1 Funcin: 0 CFG: Attr: RWS defecto: 001b Dispositivo: 2 Funcin: 0 CFG: Attr: RWS defecto: 100b Dispositivo: 3 Funcin: 0 CFG: Attr: RWS defecto: 100b PXP2CAP Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 250 h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 250 h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 250 h (modo Root Port PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 250 h Bit Attr defecto Descripcin 31:20 RO 280h Siguiente Capacidad de compensacin Este campo contiene el desplazamiento a la siguiente estructura de Capacidad Extendida PCI Express 000h o si no existen otros elementos de la lista enlazada de capacidades. 19:16 RO 2h Capacidad Version Este campo es un nmero de versin definido PCI-SIG que indica la versin de la Capacidad de la estructura presente. Debe ser 1h para esta versin de la especificacin. 15:00 RWO 0000h PCI Express Extended ID capacidad Este campo es un nmero de identificacin definido SIG PCI que indica la naturaleza y formato de los la capacidad extendida. PCI Express ID capacidad extendida para la Secundaria PCI Express Capacidad extendida es 0019h. Nota: BIOS se requiere para escribir 0019h. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 95 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.5.93 LNKCON3: Link Control 3 Registro 3.2.6 PCI Express y DMI2 Error Registros El modelo de arquitectura para el registro de errores y la escalada de errores internos es similar a la de PCI Express AER, excepto que estos errores internos no desencadenan una MSI y son Siempre informado que el software del sistema. Bits de mscara de la mscara de la notificacin de un error y bit de gravedad controla escalada a cualquier error fatal o no fatal para el ncleo interno lgica de error. Tenga en cuenta que los errores internos detectados en el grupo PCI Express no son depende de los dems bits de control para la escalada error distintos del bit de mscara definida

en estos registros. Todos estos registros son pegajosos. 3.2.6.1 ERRINJCAP: Expreso Error Capacidad de inyeccin PCI Define una capacidad especfica del proveedor para inyeccin error WHEA. LNKCON3 Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 254H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 254H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 254H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 254H Bit Attr defecto Descripcin 31:2 RV 0h reservados 1 RW 0b Enlace igualdad solicitud de interrupcin Habilitar Cuando se establece, este bit permite la generacin de alarma para indicar que el enlace Se ha establecido Nivelacin Solicitud bits. 0 RW 0b Realizar Nivelacin Cuando este registro es 1b y 1b se escribe en el registro de la `Enlace reacondicionamiento" con Set `Speed Link Target 'a 8 GT / s, el componente Upstream debe realizar Nivelacin transmisor. ERRINJCAP Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 1D0h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 1D0h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 1D0h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1D0h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 1D0h Bit Attr defecto Descripcin 31:20 RO 280h Siguiente Capacidad de compensacin Este campo apunta a la siguiente capacidad o 0 si no hay un siguiente capacidad. 19:16 RO 1h Capacidad Version Se establece en 2 horas para esta versin de la especificacin PCI Express 15:00 RO 000Bh PCI Express Extended ID capacidad Vendor Definido Capacidad Configuracin del procesador de E / S integradas (IIO) Registra 96 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.6.2 ERRINJHDR: PCI Express Error inyeccin Capacidad Header 3.2.6.3 ERRINJCON: Expreso Error inyeccin Registro de control PCI ERRINJHDR Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 1D4h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 1D4h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 1D4h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1D4h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 1D4h Bit Attr defecto Descripcin 31:20 RO 00AH Especfico del proveedor Longitud Capacidad Indica la longitud de la estructura de la capacidad, incluyendo los bytes de encabezamiento. 19:16 RO 1h Vendor revisin especfica Capacidad Se establece en 1 hora para esta versin de la lgica de inyeccin Error WHEA. 15:00 RO 0003h Vendor ID especfico Asignado para WHEA Injection Error ERRINJCON Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 1D8h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 1D8h

Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 1D8h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1D8h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 1D8h Bit Attr defecto Descripcin 15:03 RV 0h reservados 2 RW 0b agotan el tiempo de terminacin de error Cuando este bit se escribe en la transicin de 0 a 1, una y slo una afirmacin de error pulso se produce en la seal de la fuente de error para el puerto dado. Este error se aparecer equivalente a una afirmacin de error real porque este evento es OR'd en el estructura de informes de error existente. Para registrar otro error, este bit debe ser limpiado en primer lugar, antes de volver. Dejando este bit en un estado 1 no produce un condicin de error persistente. Notas: Este bit se utiliza para una prueba de error incorregible Este bit debe ser borrado por software antes de crear otro evento. Este bit est desactivado por bit 0 de este registro 1 RW 0b provocar un error del receptor Cuando este bit se escribe en la transicin de 0 a 1, una y slo una afirmacin de error pulso se produce en la seal de la fuente de error para el puerto dado. Este error se aparecer equivalente a una afirmacin de error real porque este evento es OR'd en el estructura de informes de error existente. Para registrar otro error, este bit debe ser limpiado en primer lugar, antes de volver. Dejando este bit en un estado 1 no produce un condicin de error persistente. Notas: Este bit se utiliza para una prueba de error corregible Este bit debe ser borrado por software antes de crear otro evento. Este bit est desactivado por bit 0 de este registro 0 RW-O 0b Error inyeccin Desactivar Este bit deshabilita el uso de los bits de error de inyeccin de PCIe. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 97 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.6.4 CTOCTRL: Control de Tiempo de espera de finalizacin 3.2.6.5 XPCORERRSTS: XP corregible estado de error El contenido de la siguiente serie de registros - XPCORERRSTS, XPCORERRMSK, XPUNCERRSTS, XPUNCERRMSK, XPUNCERRSEV, XPUNCERRPTR - a ser definido por la equipo de diseo basado en la microarquitectura. El modelo de arquitectura para el registro de errores y escalada de errores internos es similar a la de PCI Express AER, excepto que estos errores internos no desencadenan una MSI y siempre se comunican al software del sistema. Bits de mscara de la mscara de la notificacin de un error y se mordi la gravedad controla escalada a cualquiera error fatal o no fatal a la lgica de error del ncleo interno. Tenga en cuenta que los errores internos detectado en el grupo PCI Express no son dependientes de los otros bits de control de escalada error que no sea el bit de mscara se define en estos registros. Todos estos registros son pegajosa. 3.2.6.6 XPCORERRMSK: XP corregible Mscara Error CTOCTRL Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 1E0h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 1E0h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 1E0h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1E0h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 1E0h

Bit Attr defecto Descripcin 31:10 RV 0h reservados 09:08 RW 00b timeout XP-to-PCIe seleccionar dentro de 17 s a 64 s gama Si el sistema operativo selecciona un intervalo de tiempo de espera de los 17s a 64s para XP (que afectan NP tx expide a el PCIe / DMI) con registro DEVCTRL2 del puerto raz, este campo se selecciona el subrango dentro de ese rango ms grande, para capacidad de control adicional. 00: 17s-30s 01: 31s-45s 10: 46s-64s 11: Reservado 7:00 RV 0h reservados XPCORERRSTS Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 200h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 200h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 200h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 200h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 200h Bit Attr defecto Descripcin 31:1 RV 0h reservados 0 RW1CS 0b ancho de banda de conexin PCI estado cambi XPCORERRSTS [0] = (LNKSTS [14]) | | (LNKSTS [15] y LNKCON [11]) | | (LNKSTS2 [5] y LNKCON3 [1]) XPCORERRMSK Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 204h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 204h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 204h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 204h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 204h Bit Attr defecto Descripcin 31:1 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 98 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.6.7 XPUNCERRSTS: XP Uncorrectable estado de error 3.2.6.8 XPUNCERRMSK: XP Uncorrectable Mscara Error 0 RWS 0b ancho de banda de conexin PCI cambi la mscara Mscaras del evento cambio BW de propagarse a la lgica de error bsico IIO como error corregible. XPUNCERRSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 208H Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 208H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 208H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 208H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 208H Bit Attr defecto Descripcin 31:10 RV 0h reservados 9 RW1CS 0b salientes datos envenenados Se establece cuando los datos envenenados salientes (de Intel QPI o compaeros, escriben o leen finalizacin) es recibido por este puerto 8 RW1CS 0b MSI Recibido escribe ms de un dato DWORD 7 RW1CS 0b Reserved7

6 RW1CS 0b Recibido finalizacin PCIe con el estado de UR 5 RW1CS 0b Recibido finalizacin PCIe con el estado de CA 4 RW1CS 0b enviados finalizacin con la solicitud no compatible 3 RW1CS 0b Enviado el final con Completer Abortar 2 RW1CS 0b Reservado2 1 RW1CS Interruptor de error de paridad 0b salida FIFO de datos detectada 0 RW1CS 0b Reserved0 XPUNCERRMSK Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 20CH Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 20CH Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 20CH Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 20CH (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 20CH Bit Attr defecto Descripcin 31:10 RV 0h reservados 9 RWS 0b salida Envenenado Mscara Data Mscaras de sealizacin de alto y gritar condiciones a la lgica de error bsico. 8 RWS 0b MSI Recibido escribe ms de una mscara de datos DWORD 7 RWS 0b Reserved7 6 RWS 0b Recibido finalizacin PCIe con mscara estado UR 5 RWS 0b Recibido finalizacin PCIe con mscara de estado CA XPCORERRMSK Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 204h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 204h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 204h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 204h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 204h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 99 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.6.9 XPUNCERRSEV: XP Uncorrectable Error Gravedad 3.2.6.10 XPUNCERRPTR: XP Uncorrectable Error Pointer 4 RWS 0b enviados finalizacin con solicitud mscara no compatible 3 RWS 0b Enviado el final con Completer Abortar mscara 2 RWS 0b Reservado2 1 RWS 0b salida Interruptor FIFO error de paridad de datos mscara detectado 0 RWS 0b Reserved0 XPUNCERRSEV Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 210h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 210h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 210h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 210h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 210h Bit Attr defecto Descripcin 31:10 RV 0h reservados 9 RWS 0b salida Gravedad datos Envenenado 8 RWS 0b MSI Recibido escribe ms de una severidad de datos DWORD 7 RWS 0b Reserved7 6 RWS 0b Recibido finalizacin PCIe con la gravedad de estado UR 5 RWS 0b Recibido finalizacin PCIe con CA Estado Gravedad

4 RWS 0b enviados finalizacin compatible con gravedad de la solicitud 3 RWS 0b Enviado el final con Completer Abortar gravedad 2 RWS 0b Reservado2 1 RWS 1b salida Interruptor FIFO error de paridad de datos severidad detectado 0 RWS 0b Reserved0 XPUNCERRPTR Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 214h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 214h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 214h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 214h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 214h Bit Attr defecto Descripcin 7:05 RV 0h reservados 04:00 ROS-V 0h XP Uncorrectable Primera Pointer Error Este campo apunta a que los errores no corregibles desenmascarado pas primero. Este campo slo es vlido cuando se desenmascara el error correspondiente y el estado bit est establecido y este campo es rearmado para cargar de nuevo cuando el bit de estado indica que por este puntero se elimina por el software de 1 a 0.Value de 0x0 corresponde al bit 0 en Registro XPUNCERRSTS, valor de 0x1 corresponde al bit 1, y as sucesivamente. XPUNCERRMSK Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 20CH Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 20CH Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 20CH Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 20CH (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 20CH Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 100 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.6.11 UNCEDMASK: Uncorrectable Detect Error Mask Estado Este registro mscaras PCIe enlace errores incorregibles relacionados de causar la correspondiente AER bit de estado que se encuentra. 3.2.6.12 COREDMASK: corregible error Detect Mscara Estado Este registro mscaras PCIe enlace errores corregibles relacionados de causar la correspondiente bit de estado en estado de AER regstrese para ajustar. UNCEDMASK Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 218H Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 218H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 218H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 218H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 218H Bit Attr defecto Descripcin 31:22 RV 0h reservados 21 RWS 0b ACS Violacin Detect Mscara 20 RWS 0b recibe una solicitud no compatible Detectar Mask 19 RV 0h reservados 18 RWS 0b Malformed TLP Detect Mscara 17 0b receptor RWS Buffer Overflow Detect Mscara 16 RWS 0b finalizacin inesperada Detectar Mask 15 RWS 0b Completer Abortar Detect Mask 14 RWS Finalizacin 0b Tiempo Deteccin de Mask

13 RWS 0b Flow Control Protocol Error Detect Mscara 12 RWS 0b Envenenado TLP Detect Mask 11:06 RV 0h reservados 5 RWS sorpresa 0b bajada Error Detectar Mask 4 RWS 0b Data Link Layer Protocolo Detect Error Mask 3:00 RV 0h reservados COREDMASK Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 1D0h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 21CH Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 21CH Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 21CH (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 21CH Bit Attr defecto Descripcin 31:14 RV 0h reservados 13 RWS 0b Asesor Error no fatal Detectar Mask 12 RWS 0b Timer Replay Time-out Detectar Mask 11:09 RV 0h reservados 8 RWS 0b Replay_Num Rollover Detect Mask 7 RWS 0b mal DLLP Detect Mscara 6 RWS 0b mal TLP Detect Mscara 5:01 RV 0h Reservados 0 RWS 0b Error receptor detecta Mask Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 101 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.6.13 RPEDMASK: Puerto raz Detect Error Mask Estado Este registro mscaras de los mensajes de error asociados (recibida de enlace PCIe y NO los virtuales generados internamente), causando de los bits de estado asociadas en AER a establecer. 3.2.6.14 XPUNCEDMASK: XP Uncorrectable Detect Error Mask Mscaras de este registro otros errores incorregibles de causar la correspondiente XPUNCERRSTS estado bit a activar. 3.2.6.15 XPCOREDMASK: XP corregible error Detect Mask Mscaras de este registro otros errores corregibles de causar la correspondiente XPCORERRSTS estado bit a activar. RPEDMASK Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 220h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 220h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 220h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 220h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 220h Bit Attr defecto Descripcin 31:3 RV 0h reservados 2 RWS Fatal error 0b detectados mscara Estado 1 RWS error mscara de estado detectado no fatal 0b 0 RWS error corregible 0b mscara de estado que se detecten XPUNCEDMASK Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 224H Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 224H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 224H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 224H (Modo de puerto raz PCIe)

Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 224H Bit Attr defecto Descripcin 31:10 RV 0h reservados 9 RWS 0b salientes datos envenenados Detectar Mask 8 RWS 0b MSI Recibido escribe ms de una mscara de datos de Deteccin de DWORD 7 RWS 0b Reserved7 6 RWS 0b Recibido finalizacin PCIe con UR Mscara Detect 5 RWS 0b Recibido finalizacin PCIe con CA Detect Mask 4 RWS 0b finalizacin enviados con la solicitud no compatible Detectar Mask 3 RWS 0b Enviado el final con Completer Abortar Detect Mask 2 RWS 0b Reservado2 1 RWS 0b Interruptor de error de paridad de datos FIFO de salida Detectar Mask 0 RWS 0b Reserved0 Configuracin del procesador de E / S integradas (IIO) Registra 102 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.6.16 XPGLBERRSTS: XP Status Error Global Este registro recoge un breve resumen del registro de errores en registros de AER para que software de gestin del sistema de banda lateral se puede ver los errores independientes del principal OS que podra ser el control de los errores de la ARE. 3.2.6.17 XPGLBERRPTR: XP Pointer Error Global Compruebe que los registros de monitor de rendimiento son por "cluster" XPCOREDMASK Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 228H Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 228H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 228H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 228H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 228H Bit Attr defecto Descripcin 31:1 RV 0h reservados 0 RWS 0b ancho de banda de conexin PCI cambi Detectar Mask XPGLBERRSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 230h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 230h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 230h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 230h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 230h Bit Attr defecto Descripcin 15:03 RV 0h reservados 2 RW1CS 0b PCIe error corregible AER Un error corregible PCIe (ERR_COR mensaje recibido de forma externa o mediante un mensaje ERR_COR virtuales generados internamente) se detect de nuevo. Tenga en cuenta que si que el error se enmascara en el PCIe AER, no se informa en este campo. Software borra este bit escribiendo un 1 y en ese momento, slo 'posterior' PCIe desenmascarado errores corregibles lo definen bit.Conceptually, por el flujo de base PCI Express Spec 2.0 define control de mensajes de error, este bit es activado por el mensaje ERR_COR que est habilitado para hacer una notificacin de error del sistema. 1 RW1CS 0b PCIe AER error no fatal Un error no grave PCIe (ERR_NONFATAL mensaje recibido del exterior o se detect a travs de un mensaje ERR_NONFATAL virtuales generados internamente) de nuevo. Tenga en cuenta que si estaba enmascarado que el error en el PCIe AER, no se inform en esta

campo. Software borra este bit escribiendo un 1 y en ese momento slo 'posterior' PCIe desenmascarado errores no fatales se establezca este poco de nuevo. 0 RW1CS 0b PCIe AER Fatal error Un error grave PCIe (ERR_FATAL mensaje recibido del exterior oa travs de un virtual de mensaje ERR_FATAL generada internamente) se detect de nuevo. Tenga en cuenta que si que el error se enmascara en el PCIe AER, no se informa en este campo. Software borra este bit escribiendo un 1 y en ese momento, slo 'posterior' PCIe desenmascarado errores fatales sern establecer este bit. XPGLBERRPTR Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 232H Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 232H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 232H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 232H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 232H Bit Attr defecto Descripcin 15:03 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 103 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.6.18 LNERRSTS: Carril Error Status Registro 3.2.6.19 LER_CAP: Live Capacidad de Recuperacin de Errores Recuperacin de errores en vivo no se admite en Gainestown. 02:00 ROS-V 0b XP Cluster Pointer Global First Error Este campo puntos a los que de los 3 errores indicados en los XPGLBERRSTS registran ocurrido primero. Este campo slo es vlido cuando se activa el bit de estado correspondiente y este campo es rearmado para cargar de nuevo cuando el bit de estado indica que por este puntero se borra por el software de 1 a 0.Value de 0x0 corresponde al bit 0 en Registro XPGLBERRSTS, valor de 0x1 corresponde al bit 1, y as sucesivamente. LNERRSTS Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 258h Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 258h Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 258h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 258h Bit Attr defecto Descripcin 31:16 RV 0h reservados 15:00 RW1CS 0000h carril Estado de error Un valor de 1b en cualquier bit indica si el correspondiente PCIe carril Express detecta de error basada en carril. Bit 0 0 Carril error detectado Bit 1 Calle 1 Error Detectado Bit 2 Calle 2 Error Detectado Bit 3 Calle 3 Error Detectado Bit 4 Calle 4 Error detectado (no se utiliza cuando el enlace se bifurca como x4) Bit 5 Calle 5 Error detectado (no se utiliza cuando el enlace se bifurca como x4) Bit 6 Carril 6 Error detectado (no se utiliza cuando el enlace se bifurca como x4) Bit 7 Carril 7 Error detectado (no se utiliza cuando el enlace se bifurca como x4) Bit 8 Carril 8 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8) Bit 9 Carril 9 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8) Bit 10 Carril 10 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8) Bit 11 Carril 11 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8) Bit 12 Carril 12 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8)

Bit 13 Carril 13 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8) Bit 14 Carril 14 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8) Bit 15 Carril 15 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8) XPGLBERRPTR Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 232H Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 232H Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 232H Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 232H (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 232H Bit Attr defecto Descripcin LER_CAP Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 280h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 280 Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 280 Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 280h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 280 Bit Attr defecto Descripcin 31:20 RO 000h Siguiente Capacidad de compensacin 19:16 RO 1h Capacidad Version Configuracin del procesador de E / S integradas (IIO) Registra 104 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.6.20 LER_HDR: Live Error de recuperacin Capacidad Header 3.2.6.21 LER_CTRLSTS: Error en vivo Control de Recuperacin y estado 3.2.6.22 LER_UNCERRMSK: Live Error de recuperacin Uncorrectable Mscara Error Este registro mscaras errores incorregibles de ser sealados como eventos LER. 15:00 RO 000Bh PCI Express Extended ID capacidad Vendor capacidad especfica LER_HDR Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 284h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 284 Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 284 Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 284h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 284 Bit Attr defecto Descripcin 31:20 RO 018H VSEC Longitud 19:16 RO 2h VSEC Revisin ID 15:00 RO 0004h Vendor ID especfico Representa la capacidad de recuperacin Error en vivo LER_CTRLSTS Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 288h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 288 Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 288 Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 288h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 288 Bit Attr defecto Descripcin 31 RW1CS 0b vivo Error de estado de recuperacin Indica que se ha detectado un error que provoc el puerto PCIe para ir a un concierto modo de recuperacin de errores (LER). En el modo de LER, el enlace va a un linkDown transacciones del Estado y toda salida son abortados (incluyendo los paquetes que pueden tener causado el error).

Este bit permanece establecido hasta que se borran todos los bits de estado de no enmascaradas asociados. Una vez que esta situacin se aclara en la limpieza de la condicin de error, el enlace capacitar a las transacciones del Estado y de salida LinkUp ya no puede abortar. Un vnculo que se vio obligado a un estado linkDown debido a la LER no desencadena una "sorpresa LinkDown error "en el registro UNCERRSTS. 30:1 RV 0h reservados 0 RWS 0b Recuperacin de Errores en vivo Habilitar Cuando se establece, siempre que el bit de estado LER_SS en este registro se establece, el asociado puerto raz pasar al modo de LER. Cuando claros, el puerto raz no puede entrar en LER modo. LER_CAP Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 280h Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 280 Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 280 Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 280h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 280 Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 105 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.6.23 LER_XPUNCERRMSK: Live Error de recuperacin de XP Uncorrectable Mscara Error LER_UNCERRMSK Bus: 0 Dispositivo: 0 Funcin: 0 Desplazamiento: 28Ch Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 28C Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 28C Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 28Ch (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 28C Bit Attr defecto Descripcin 31:22 RV 0h reservados 21 RWS 0b ACS Mscara Violacin 20 RWS 0b compatible Solicitud Error Mask 19 RV 0h reservados 18 RWS 0b Malformed TLP Mscara 17 0b receptor RWS Buffer Overflow Mscara 16 RWS 0b Mscara finalizacin inesperada 15 RWS 0b Completer Abortar Mask 14 RWS 0b Finalizacin Mask Time-out 13 RWS 0b Flow Control Protocol Mscara Error 12 RWS 0b Envenenado TLP Mask 11:06 RV 0h reservados 5 RWS sorpresa 0b bajada Mscara Error 4 RWS datos 0b Link Layer Protocolo Mscara Error 3:00 RV 0h reservados LER_XPUNCERRMSK Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 290 Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 290 Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 290 Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 290h (Modo de puerto raz PCIe) Bus: 0 Dispositivo: 3 Funcin: 1-3 Offset: 290 Bit Attr defecto Descripcin 31:10 RV 0h reservados

9 RWS 0b salida Envenenado Mscara Data Mscaras de sealizacin de alto y gritar condiciones a la lgica de error bsico 8:07 RV 0h reservados 6 RWS 0b Recibido finalizacin PCIe compatible con mscara de status Solicitud 5 RWS 0b Recibido finalizacin PCIe con Completer mscara estado Abortar 4 RWS 0b enviados finalizacin con solicitud mscara no compatible 3 RWS 0b Enviado el final con Completer Abortar mscara 2:00 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 106 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.6.24 LER_RPERRMSK: Live Error de recuperacin de Puerto raz Mscara Error 3.2.7 PCI Express Lane, igualacin Registros 3.2.7.1 LN [0:3] EQ: Carril del 0 al carril 3 Control de Nivelacin LER_RPERRMSK Bus: 0 Dispositivo: 0 Funcin: 0 Offset: 294 Bus: 0 dispositivo: 1 Funcin: 0-1 Desplazamiento: 294 Bus: 0 Dispositivo: 2 Funcin: 0-3 Desplazamiento: 294 Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 294h (Modo de puerto raz PCIe) : 0 Dispositivo: 3 Funcin: 1-3 Offset: 294 Bit Attr defecto Descripcin 31:7 RV 0h reservados 15 1b RO Rechazar Snoop Transacciones 0: Operaciones con o sin el No Snoop bit establecido en la cabecera TLP son permitido en esta VC. 1: Cualquier transaccin sin el No Snoop poco ajustado dentro de la cabecera TLP ser rechazado como una solicitud no compatible. 14:00 RV 0h reservados DMIVC0RSTS Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 1Ah Bit Attr defecto Descripcin DMIVC1RCTL Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 20h Bit Attr defecto Descripcin 31 RW-LB 0b canal virtual 1 Habilitar 0: Canal Virtual est desactivado. 1: Canal Virtual est activada. Vea las excepciones abajo. El software debe utilizar la Negociacin VC poco espera de comprobar si la VC negociacin es completa. Cuando se borra VC Negociacin poco pendiente, a 1 lee de Este bit de habilitacin indica que la VC VC est activada (Inicializacin del control de flujo es completado para el puerto PCI Express). A 0 leer este bit indica que la Canal virtual de esta deshabilitado. BIOS Requisito: 1. Para habilitar un canal virtual, los bits de habilitacin de capital de riesgo para ese canal virtual debe ser establecido en los dos componentes en un enlace. 2. Para desactivar un canal virtual, los bits de habilitacin de capital de riesgo para que el canal virtual debe ser despejado en ambos componentes en un enlace. 3. Software debe asegurarse de que no hay trfico est utilizando un canal virtual en el momento en que es

deshabilitado. 4. El software debe desactivar completamente un canal virtual en los dos componentes en un Enlace antes de volver a habilitar el canal virtual. 30:27 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 114 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.8.6 DMIVC1RSTS: DMI VC1 Estado de Recursos Reporta el estado especfico de canal virtual. 3.2.8.7 DMIVCPRCAP: Capacidad de Recursos VCP DMI 26:24 RW-LB 001b Virtual Canal 1 ID Asigna un identificador de VC al recurso VC. Valor asignado debe ser distinto de cero. Este campo no se puede modificar cuando la VC ya est habilitado. 23:08 RV 0h reservados 7 RO 0b Clase de trfico 7 / canal virtual 1 Mapa Clase de trfico 7 siempre se dirige al VCM. 06:01 RW-LB 00h Traffic Class / Canal virtual 1 Mapa Indica el TC (las clases de trfico) que se asigna a los recursos de capital riesgo. Poco ubicaciones dentro de este campo corresponden a TC values.For ejemplo, cuando el bit 6 se encuentra en este campo, TC6 se asigna a este recurso VC. Cuando ms de un bit en este campo se establece, indica que varias comunidades teraputicas se asignan al recurso VC. Para eliminar una o varias operaciones de cooperacin tcnica de la TC / VC mapa de un VC habilitada, el software debe asegurar que ningn nuevo o excepcional transacciones con las etiquetas TC estn dirigidos a el enlace dado. 0 RO 0b Traffic Class 0/0 Canal Virtual Map Clase de Trfico 0 siempre se enruta a VC0. DMIVC1RCTL Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 20h Bit Attr defecto Descripcin DMIVC1RSTS Bus: N Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 26h Bit Attr defecto Descripcin 15:02 RV 0h reservados 1 RO-V 1b Virtual Canal 1 Negociacin espera 0: La negociacin VC es completa. 1: El recurso VC est todava en el proceso de negociacin (inicializacin o desactivacin). Este bit indica el estado del proceso de inicializacin de control de flujo. Se establece por predeterminado en Reset, as como cada vez que el canal virtual correspondiente est Desactivado o el enlace est en el estado DL_Down. Se borra cuando el enlace sale con xito el estado FC_INIT2. Requisito BIOS: Antes de utilizar un canal virtual, el software debe comprobar si El VC campos pendientes de negociacin para que el canal virtual se borran tanto Componentes en un enlace. 0 RV 0h reservados DMIVCPRCAP Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 28h Bit Attr defecto Descripcin 31:16 RV 0h reservados

15 0b RO Rechazar Snoop Transacciones 0: Operaciones con o sin el No Snoop bit establecido en la cabecera TLP son permitido en esta VC. 1: Cualquier transaccin sin el No Snoop poco ajustado dentro de la cabecera TLP ser rechazado como una solicitud no compatible. 14:00 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 115 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.8.8 DMIVCPRCTL: DMI VCP control de recursos Controla los recursos asociados a la DMI canal privado (VCP). 3.2.8.9 DMIVCPRSTS: DMI VCP Estado de Recursos Reporta el estado especfico de canal virtual. DMIVCPRCTL Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 2Cr Bit Attr defecto Descripcin 31 RW-LB 0b Canal Virtual Private Enable 0: Canal Virtual est desactivado. 1: Canal Virtual est activada. Vea las excepciones abajo. El software debe utilizar la Negociacin VC poco espera de comprobar si la VC negociacin es completa. Cuando se borra VC Negociacin poco pendiente, a 1 lee de Este bit de habilitacin indica que la VC VC est activada (Inicializacin del control de flujo es completado para el puerto PCI Express). A 0 leer este bit indica que la Canal virtual de esta deshabilitado. BIOS Requisito: 1. Para habilitar un canal virtual, los bits de habilitacin de capital de riesgo para ese canal virtual debe ser establecido en los dos componentes en un enlace. 2. Para desactivar un canal virtual, los bits de habilitacin de capital de riesgo para que el canal virtual debe ser despejado en ambos componentes en un enlace. 3. Software debe asegurarse de que no hay trfico est utilizando un canal virtual en el momento en que es deshabilitado. 4. El software debe desactivar completamente un canal virtual en los dos componentes en un Enlace antes de volver a habilitar el canal virtual. 30:27 RV 0h reservados 26:24 RW-LB 010b Canal Virtual Private ID Asigna un identificador de VC al recurso VC. Este campo no se puede modificar cuando el VC es ya habilitado. No hay VCs privados no estn autorizados por el hardware y VC privado manejo se lleva a cabo de la misma manera como manipulacin no privado VC. 23:08 RV 0h reservados 7 RO 0b Clase de trfico 7 / Virtual Canal 0 Map Clase de trfico 7 siempre se dirige al VCM. 06:01 RW-LB 00h Traffic Class / canal virtual Mapa privado Indica el TC (las clases de trfico) que se asigna a los recursos de capital riesgo. Poco ubicaciones dentro de este campo corresponden a TC values.For ejemplo, cuando el bit 6 se encuentra en este campo, TC6 se asigna a este recurso VC. Cuando ms de un bit en este campo se establece, indica que varias comunidades teraputicas se asignan al recurso VC. Para eliminar una o varias operaciones de cooperacin tcnica de la TC / VC mapa de un VC habilitada, el software debe asegurar que ningn nuevo o excepcional transacciones con las etiquetas TC estn dirigidos a el enlace dado. 0 RO 0b Traffic Class 0 / Canal Mapa Virtual Private

Clase de Trfico 0 siempre se enruta a VC0. DMIVCPRSTS Bus: N Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 32h Bit Attr defecto Descripcin 15:02 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 116 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.8.10 DMIVCMRCAP: Capacidad de recursos VCM DMI 3.2.8.11 DMIVCMRCTL: DMI VCM control de recursos Controla los recursos asociados con PCI Express de canal virtual 0. 1 RO-V 1b Virtual Canal Negociacin privada Pendiente 0: La negociacin VC es completa. 1: El recurso de VC se encuentra todava en el proceso de negociacin (inicializacin o desactivacin). Este bit indica el estado del proceso de inicializacin de control de flujo. Se establece por predeterminado en Reset, as como cada vez que el canal virtual correspondiente est Desactivado o el enlace est en el estado DL_Down. Se borra cuando el enlace sale con xito el estado FC_INIT2. Requisito BIOS: Antes de utilizar un canal virtual, el software debe comprobar si El VC campos pendientes de negociacin para que el canal virtual se borran tanto Componentes en un enlace. 0 RV 0h reservados DMIVCMRCAP Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 34h Bit Attr defecto Descripcin 31:16 RV 0h reservados 15 1b RO Rechazar Snoop Transacciones 0: Operaciones con o sin el No Snoop bit establecido en la cabecera TLP son permitido en esta VC. 1: Cualquier transaccin sin el No Snoop poco ajustado dentro de la cabecera TLP ser rechazado como una solicitud no compatible. 14:00 RV 0h reservados DMIVCPRSTS Bus: N Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 32h Bit Attr defecto Descripcin DMIVCMRCTL Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 38h Bit Attr defecto Descripcin 31 RW-LB 0b Virtual Canal M Enable 0: Canal Virtual est desactivado. 1: Canal Virtual est activada. Vea las excepciones abajo. El software debe utilizar la Negociacin VC poco espera de comprobar si la VC negociacin es completa. Cuando se borra VC Negociacin poco pendiente, a 1 lee de Este bit de habilitacin indica que la VC VC est activada (Inicializacin del control de flujo es completado para el puerto PCI Express). A 0 leer este bit indica que la Canal virtual de esta deshabilitado.

BIOS Requisito: 1. Para habilitar un canal virtual, los bits de habilitacin de capital de riesgo para ese canal virtual debe ser establecido en los dos componentes en un enlace. 2. Para desactivar un canal virtual, los bits de habilitacin de capital de riesgo para que el canal virtual debe ser despejado en ambos componentes en un enlace. 3. Software debe asegurarse de que no hay trfico est utilizando un canal virtual en el momento en que es deshabilitado. 4. El software debe desactivar completamente un canal virtual en los dos componentes en un Enlace antes de volver a habilitar el canal virtual. 30:27 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 117 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.8.12 DMIVCMRSTS: DMI VCM Estado de Recursos Reporta el estado especfico de canal virtual. 3.2.8.13 DMIRCLDECH: DMI Root Complex Declaracin Enlace Este registro slo tiene sentido si se coloca en el espacio de configuracin. 26:24 RW-LB 000b VCM ID 23:08 RV 0h reservados 7 RO 1b Trfico Clase 7 / Virtual Canal 0 Map Clase de trfico 7 siempre se dirige al VCM. 06:01 RO 0h Traffic Class / canal virtual M Mapa Ninguna otra clase de trfico se asigna a VCM 0 RO 0b Traffic Class 0 Canal Virtual Map DMIVCMRCTL Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 38h Bit Attr defecto Descripcin DMIVCMRSTS Bus: N Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 3Eh Bit Attr defecto Descripcin 15:02 RV 0h reservados 1 RO-V 1b Virtual canal 0 negociacin pendiente 0: La negociacin VC es completa. 1: El recurso VC est todava en el proceso de negociacin (inicializacin o desactivacin). Este bit indica el estado del proceso de inicializacin de control de flujo. Se establece por predeterminado en Reset, as como cada vez que el canal virtual correspondiente est Desactivado o el enlace est en el estado DL_Down. Se borra cuando el enlace sale con xito el estado FC_INIT2. Requisito BIOS: Antes de utilizar un canal virtual, el software debe comprobar si El VC campos pendientes de negociacin para que el canal virtual se borran tanto Componentes en un enlace. 0 RV 0h reservados DMIRCLDECH Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 40h Bit Attr defecto Descripcin 31:20 RO Pointer 080h al siguiente capacidad 19:16 RO 1h Capacidad Version Indica la versin de la estructura de la capacidad

15:00 RO 0005h Extended ID capacidad Indica estructura compleja capacidad de Declaracin Enlace Root. Configuracin del procesador de E / S integradas (IIO) Registra 118 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.2.8.14 DMIESD: DMI Element auto Descripcin 3.2.8.15 DMILED: DMI Enlace Descripcin de la entrada 3.2.8.16 DMILBA0: DMI Link Direccin 3.2.8.17 DMIVC1CdtThrottle: DMI VC1 Throttle crdito DMIESD Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 44h Bit Attr defecto Descripcin 31:24 RO 01h Nmero de puerto 23:16 RW-O 00h ID de componente 15:08 RO 01h Nmero de entradas de Enlace 7:04 RV 0h reservados 03:00 RO 2h Tipo de elemento Indica Complejo radicular interna Enlace para el puerto DMI DMILED Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 50 h Bit Attr defecto Descripcin 31:24 RW-O 00h Nmero de puerto de destino 23:16 RW-O 00h Target ID de componente 15:02 RV 0h reservados 1 RO 0b Tipo de enlace 0: enlace apunta a espacio de memoria asignada 1: enlace apunta a espacio de configuracin 0 RW-O 0b enlace vlido DMILBA0 Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 58h Bit Attr defecto Descripcin 31:12 RW-O 00000h Link Direccin 11:00 RV 0h reservados DMIVC1CdtThrottle Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 60h Bit Attr defecto Descripcin 31:24 RWS 00h Publicado Solicitar datos VC1 crdito Retener Nmero de VC1 Data Publicado atribuye a retener de ser denunciados o usado. 23:22 RV 0h reservados 21:16 RWS 00h Publicado Retener el encabezado de solicitud de crdito VC1 Nmero de VC1 Publicado Solicitar crditos a retener de los que se informa o usado. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 119 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.2.8.18 DMIVCpCdtThrottle: DMI VCp crdito acelerador 3.2.8.19 DMIVCmCdtThrottle: DMI VCM crdito acelerador Retener 15:08 RWS 00h Non-Publicado Solicitar datos VC1 crdito

Nmero de crditos VC1 datos no Publicado retener de ser informado o usado. 7:06 RV 0h reservados Retener 05:00 RWS 00h Non-Publicado encabezado de solicitud de crdito VC1 Nmero de VC1 No Publicado Solicitar crditos a retener de una denuncia o utilizado. DMIVCpCdtThrottle Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 64h Bit Attr defecto Descripcin 31:24 RWS 00h Publicado Retener Solicitud VCp Credit Data Nmero de VCp Publicado crditos de datos a retener de los que se informa o usado. 23:22 RV 0h reservados 21:16 RWS 00h Publicado Retener el encabezado de solicitud VCp crdito Nmero de VCp Publicado Solicitar crditos a retener de los que se informa o usado. Retener 15:08 RWS 00h Non-Publicado Data Request VCp crdito Nmero de VCP no Publicado crditos de datos a retener de ser informado o usado. 7:06 RV 0h reservados Retener 05:00 RWS 00h Non-Publicado encabezado de solicitud VCp crdito Nmero de VCP no Publicado Solicitar crditos a retener de una denuncia o utilizado. DMIVCmCdtThrottle Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 68h Bit Attr defecto Descripcin 31:24 RWS 00h Publicado Retener Solicitud de Crdito VCM Data Nmero de VCM Publicado crditos de datos a retener de los que se informa o usado. 23:22 RV 0h reservados 21:16 RWS 00h Publicado Retener el encabezado de solicitud de crdito VCM Nmero de VCM Publicado Solicitar crditos a retener de los que se informa o usado. Retener 15:08 RWS 00h Non-Publicado Solicitud de Crdito VCM Data Nmero de crditos de datos No Publicado VCM para retener de una denuncia o usado. 7:06 RV 0h reservados Retener 05:00 RWS 00h Non-Publicado encabezado de solicitud de crdito VCM Nmero de VCM no Publicado Solicitar crditos a retener de una denuncia o utilizado. DMIVC1CdtThrottle Bus: 0 Dispositivo: 0 Funcin: 0 MMIO BAR: DMIRCBAR Offset: 60h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 120 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3 Puente no transparente Registros 3.3.1 Registro de Configuracin mapa (NTB lado principal) Esta seccin incluye los registros de configuracin del espacio del lado primario obstculos no arancelarios. Bus 0, dispositivo 3, funcin 0 puede funcionar en tres modos: Puerto raz PCI Express, NTB / NTB y NTB / RP. Cuando se configura como una BNA hay dos lados para discutir de registros de configuracin. El lado primario del espacio de configuracin del NTB se encuentra en Bus 0, dispositivo 3, Funcin 0 con respecto a la arena Puente -EP/EX y una secundaria lado del espacio de configuracin del NTB se encuentra en alguna de bus enumerado en otro sistema y no existe como espacio de configuracin en el local de Sandy Bridge -EP/EX

sistema en cualquier lugar. Tabla 3-8. Mecanismo 3 Funcin 0 (puente no transparente) Configuracin Mapa Offset 0x00h - 0xFCh (Hoja 1 de 2) DID VID 0h MSIXMSGCTRL MSIXNXTPT R MSIXCAPID 80h PCISTS PCICMD 4h TABLEOFF_BIR 84h CCR RID 8h PBAOFF_BIR 88h BIST HDR PLAT CLSR Ch. 8Ch PB01BASE 10h PXPCAP PXPNXTPTR PXPCAPID 90h 14h DEVCAP 94h PB23BASE 18h DEVSTS DEVCTRL 98h 1Cr 9Ch PB45BASE 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH 40h C0h 44h C4H 48h C8H 4 canales CCh 50h SBAR45SZ SBAR23SZ PBAR45SZ PBAR23SZ D0h 54h PPD D4h 58h D8H 5Ch DCh MSIMSGCTL MSINXTPTR MSICAPID 60h PMCAP E0h MSGADR 64h PMCSR E4H MSGDAT 68h E8h MSIMSK 6Ch ECh MISIPENDING 70h F0h Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 121 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 74h F4H 78h F8h FCh 7CH Tabla 3-9. Mecanismo 3 Funcin 0 (puente no transparente) Configuracin Mapa Offset 0x100h - 0x1FCh XPREUT_HDR_EXT 100h PERFCTRLSTS 180h XPREUT_HDR_CAP 104h 184h XPREUT_HDR_LEF 108h MISCCTRLSTS 188 H

10CH 18CH ACSCAPHDR PCIE_IOU_BIF_CTRL 110h 190h ACSCTRL ACSCAP NTBDEVCAP 114h 194h 118h 198h 11CH LNKCAP 19Ch 120h LNKSTS LNKCON 1A0h 124H SLTCAP 1A4h 128H SLTSTS SLTCON 1A8h 12Ch ROOTCAP ROOTCON 1ACh 130h ROOTSTS 1B0h 134h DEVCAP2 1B4h 138H DEVCTRL2 1B8h 13CH LNKCAP2 1BCh APICLIMIT APICBASE 140h LNKSTS2 LNKCON2 1C0h VSECPHDR 144h 1C4h VSHDR 148h 1C8h UNCERRSTS 14Ch 1CCh UNCERRMSK 150h ERRINJCAP 1D0h UNCERRSEV 154H ERRINJHDR 1D4h CORERRSTS 158h ERRINJCON 1D8h CORERRMSK 15CH 1DCh ERRCAP 160h CTOCTRL 1E0h HDRLOG0 164h 1E4h HDRLOG1 168h 1E8h HDRLOG2 16Ch 1ECh HDRLOG3 170h 1F0h RPERRCMD 174H 1F4h RPERRSTS 178h 1F8h ERRSID 17Ch 1FCh Tabla 3-8. Mecanismo 3 Funcin 0 (puente no transparente) Configuracin Mapa Offset 0x00h - 0xFCh (Hoja 2 de 2) Configuracin del procesador de E / S integradas (IIO) Registra 122 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.2 Estndar espacio de configuracin PCI - Tipo 0 Comn El espacio de configuracin Esta seccin cubre el lado primario registra en la regin de 0x0 a 0x3F que son comunes a Bus 0, dispositivo 3. Observaciones en la parte superior de la tabla indican qu dispositivos / funciones descripcin se aplica a. Las excepciones que se aplican a las funciones especficas se indican en la descripciones de bits individuales. Nota: Varios registros se duplicar para el dispositivo 3 en las tres secciones que discuten la tres modos en los que opera RP, NTB / NTB y NTB / RP primaria y secundaria, pero son repite aqu para facilitar la lectura. Tabla 3-10. Mecanismo 3 Funcin 0 (puente no transparente) Configuracin Mapa Offset 0x200h - 0x2FCh XPCORERRSTS LER_CAP 200h 280h XPCORERRMSK LER_HDR 204h 284h XPUNCERRSTS 208H LER_CTRLSTS 288h XPUNCERRMSK 20CH LER_UNCERRMSK 28Ch XPUNCERRSEV LER_XPUNCERRMSK 210h 290h XPUNCERR

PTR LER_RPERRMSK 214h 294h UNCEDMASK 218H 298H COREDMASK 21CH 29Ch RPEDMASK 220h 2A0h XPUNCEDMASK 224H 2A4h XPCOREDMASK 228H 2A8h 22CH 2ACh XPGLBERRPTR XPGLBERRSTS 230h 2B0h 234H 2B4h 238H 2B8h 23Ch 2BCh 240h 2C0h 244H 2C4h 248h 2C8h 24CH 2CCh PXP2CAP 250h 2D0h LNKCON3 254H 2D4h LNERRSTS 258h 2D8h LN1EQ LN0EQ 25Ch 2DCh LN3EQ LN2EQ 260h 2E0h LN5EQ LN4EQ 264H 2E4h LN7EQ LN6EQ 268h 2E8h LN9EQ LN8EQ 26CH 2ECh LN11EQ LN10EQ 270H XPPMDFXMAT0 2F0h LN13EQ LN12EQ 274h 2F4h LN15EQ LN14EQ 278h XPPMDFXMSK0 2F8h 27CH XPPMDFXMSK1 2FCh Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 123 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra Registros de configuracin del lado primario (dispositivo 3) slo pueden ser ledas por el anfitrin local. 3.3.2.1 VID: Identificacin de proveedores 3.3.2.2 DID: Identificacin del dispositivo Registrarse 3.3.2.3 PCICMD: Comando PCI Este registro define el registro de comando compatible PCI 3.0 valores aplicables a PCI Expresar el espacio. VID Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 0h Bit Attr defecto Descripcin 15:00 RO Nmero de Identificacin del Proveedor 8086h El valor es asignado por el PCI-SIG a Intel. DID Bus: 0 Dispositivo: 3 Funcin: 0 Offset: 2h Bit Attr defecto Descripcin 15:00 RO-V Nmero de identificacin del dispositivo Este expreso Puerto raz 3.a ID de dispositivo PCI de la siguiente manera: 0x3C08: Modo Puerto raz PCI Express 0x3C0D: Puente no transparente modo de NTB / NTB Primaria 0x3C0E: Puente no transparente modo de NTB / RP primaria 0x3C0F: Puente no transparente Secundaria (En BDF = M/N/0 acceder desde el lado secundario)

Port3_NTB: Attr: RO-V defecto: 3C0Dh PCICMD Bus: 0 Dispositivo: 3 Funcin: 0 Offset: 4h Bit Attr defecto Descripcin 15:11 RV 0h reservados 10 RW interrupcin 0B Desactivar Controla la capacidad del puerto PCI Express para generar mensajes de intX sobre su propio nombre. Este bit no afecta a la capacidad de la RP para interrumpir reenviar mensajes recibida desde el puerto PCI Express, para el bloque interno de E / OxAPIC. Sin embargo, este bit controla la generacin interna de legado INTX interrupciones de PCI Express RAS eventos o para interrupciones INTX debido a eventos CV / PM o de notificacin de cambio de BW. En el modo de NTB: 1: Modo de interrupcin INTx legado est desactivado 0: modo de interrupcin INTx legado est habilitado y el puerto NTB puede generar INTx interrumpe al sistema Notas: Cuando este bit se pone a 1, esto NO significa que MSI est habilitada. Slo significa que INTx est desactivado. La seleccin de la MSI o INTx es elegido para la generacin de una interrupcin se logra a travs de la MSI bit de habilitacin se describe en MSICTRL. Si un puerto raz haba generado previamente una interrupcin Assert_INTx cuando este bit transiciones de 0 a 1, entonces el puerto raz genera un mensaje de Deassert_INTx indican la interrupcin se deasserted. 9 RO 0b Fast Back-to-Back Habilitar No aplica para PCI Express y est cableado a 0 Configuracin del procesador de E / S integradas (IIO) Registra 124 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 8 RW 0b SERR Enable Este campo permite notificar a la lgica de error ncleo interno de ocurrencia de un incorregible error (fatal o no fatal) en el puerto NTB. La lgica error ncleo interno de IIO decide si / cmo escalar el error ms (pines / mensaje, etc.) Este bit tambin controla la propagacin de expreso ERR_FATAL PCI y ERR_NONFATAL mensajes recibidos desde el puerto a la lgica de error bsico IIO interna. 1: Generacin de error fatal y no fatal y el mensaje de error fatal y no fatal el reenvo est activado 0: generacin de error fatal y no fatal y el mensaje de error fatal y no fatal el reenvo est deshabilitado Consulte PCI Express * Base especificacin, revisin 2.0 para ms informacin sobre este bit est se utiliza junto con otros bits de control en el registro de control de raz para errores de reenvo detectados en la interfaz PCI Express para el error de ncleo del sistema lgica. 7 RO 0b IDSEL Stepping / Espera control de ciclos No se aplica a los dispositivos internos IIO. Cableado a 0. 6 RW 0b Parity Error Respuesta IIO ignora este bit y siempre ECC / paridad de control y sealizacin de los datos / Direccin de las transacciones con origen y destino IIO. Este bit si afecta a la configuracin de 8 bits en el registro PCISTS. 5 paleta VGA RO 0b snoop Habilitar No aplica para PCI Express debe ser cableado a 0. 4 Memoria 0b RO Escribir e invalidar Habilitar No aplica para PCI Express debe ser cableado a 0.

3 RO 0b Ciclo Especial Habilitar No aplica para PCI Express debe ser cableado a 0. 2 RW 0b Bus Master Enable Controla la capacidad del puerto PCI Express en la generacin y tambin en el envo transacciones de memoria (incluyendo MSI escribe) o I / O (y no mensajes) o la configuracin transacciones desde el lado secundario al lado primario. 1: Activa el puerto PCI Express para a) generar MSI escribe internamente para AER / HP / Acontecimientos PM (nota:. Hay varios otros MSI RP de control / bits de habilitacin Relacionados Ver la especificacin PCI Express * Base, Revisin 2.0 para ms informacin) y tambin para b) Memoria de forward (incluyendo MSI escribe desde dispositivos sur del RP), de configuracin o E / S de lectura / escritura de las solicitudes de los secundarios a lado primario. 0: El maestro de bus est desactivado. Cuando este bit es 0, los puertos raz IIO se a) tratan aguas arriba de memoria PCI Express escribe / lee, IO escribe / lee y configuracin lee y escribe peticiones como no compatibles (y seguir las reglas para el manejo de peticiones no compatibles). Este comportamiento tambin es cierto para las transacciones que se ya la espera en las colas internas del puerto raz IIO cuando se activa el bit de BME off. b) enmascarar el puerto raz de la generacin de MSI escribe internamente para AER / HP / PM eventos en el puerto raz. En el modo de NTB: Cuando este bit = 1b, el PCIe NTB enviar solicitudes de memoria aguas arriba desde la interfaz secundaria a la interfaz principal. Cuando este bit se borra = 0b, el PCIe NTB no reenviar las peticiones de memoria de la secundaria a la interfaz principal y caer todo escritura en la memoria publicada peticiones y volvern solicitudes no admitidas UR para toda la memoria no publicado solicitudes de lectura. Notas: MSI / MSI-X Mensajes de interrupcin son la memoria de la banda escribe, estableciendo el maestro de bus Activar bit = 0b desactiva MSI / MSI-X Mensajes de interrupcin tambin. Las solicitudes que no sean de memoria o E / S Las solicitudes no estn controlados por este bit. PCICMD Bus: 0 Dispositivo: 3 Funcin: 0 Offset: 4h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 125 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 1 RW 0b Espacio Memoria Activa En el modo PCIe: 1: Permite registros rango de memoria de un puerto PCI Express, con la excepcin de la I / register OxAPIC rango ('APICBASE: APIC Base Register (APICBASE)' y 'APICLIMIT: APIC lmite Register (APICLIMIT)'), que se decodifica como objetivo vlido direcciones para las transacciones de lado primario. 0: Desactiva registros rango de memoria de un puerto PCI Express, con la excepcin de la I / register OxAPIC rango ('APICBASE: APIC Base Register (APICBASE)' y 'APICLIMIT: APIC lmite Register (APICLIMIT)'), que se decodifica como objetivo vlido direcciones para las transacciones de lado primario. En el modo de NTB: 1: Habilita BAR primarias BNA a descodificar como direcciones de destino vlidos para transacciones de lado primario. 0: Desactiva BAR principales obstculos no arancelarios a descodificar como direcciones de destino vlidos para transacciones de lado primario. Notas:

El / rango de direcciones OxAPIC I de un puerto raz tiene su propio bit de habilitacin. Este bit no se utiliza siempre por el hardware para decodificar las transacciones de la secundaria lado del puerto raz. 0 RO 0b IO Espacio Activa 1: Activa el rango de direcciones de E / S, que se define en los registros iobase y IOLIM de la cabecera de puente PCI-to-PCI, para decodificacin de destino desde el lado primario 0: Desactiva el rango de direcciones de E / S, que se define en los registros iobase y IOLIM de la cabecera de puente PCI-to-PCI, para decodificacin de destino desde el lado primario Notas: Este bit no se utiliza siempre por el hardware para decodificar las transacciones de la secundaria lado del puerto raz. NTB no soporta E / S accesos espaciales. Cableado a 0 PCICMD Bus: 0 Dispositivo: 3 Funcin: 0 Offset: 4h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 126 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.2.4 PCISTS: PCI Estado PCISTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 6h Bit Attr defecto Descripcin 15 RW1C 0b Detectado error de paridad Este bit es activado por un dispositivo cuando se recibe un paquete en el lado primario con un error de datos no se puede corregir (es decir, un paquete con el bit veneno o un incorregible Se ha detectado datos de error ECC en la interfaz de XP-DP, cuando se realiza la comprobacin de ECC) o una direccin / control de errores de paridad no se puede corregir. El ajuste de este bit es independientemente del bit de error de respuesta Paridad (PERRE) en el registro PCICMD. 14 RW1C 0b sealiza error del sistema 1: El puerto raz inform errores fatales / no fatal (y no corregible) se detect en su interfaz PCI Express a la lgica de error bsico IIO (que podra eventualmente escalar el error a travs de la ERR [02:00] botones o mensajes al procesador Intel Xeon E5 ncleo familiar o un mensaje para PCH). Tenga en cuenta que el bit de Serre en el PCICMD registro se debe establecer un dispositivo para informar del error de la lgica error bsico IIO. Software borra este bit por escribir un '1 'a la misma. Este bit tambin se activa (cuando SERR permitir bit est establecido) cuando un mensaje FATAL / no mortales se remite al error bsico IIO lgica. Tenga en cuenta que los errores de 'ncleo' IIO interna (como error de paridad en las colas internas) No se informan a travs de este bit. 0: El puerto raz no inform de un error fatal / no fatal En el modo de NTB: 1: El dispositivo inform errores fatales / no fatal (y no corregible) se detect en Interfaz NTB. Software borra este bit por escribir un '1 'a la misma. Tenga en cuenta que IIO interno Errores "centrales" (como el error de paridad en las colas internas) no se informan a travs de este bit. 0: El dispositivo no report un error grave / no fatal. 13 RW1C 0b Recibido Maestro Abortar Este bit se establece cuando un dispositivo experimenta una condicin de maestro de abortar en una transaccin que domina en la interfaz principal (bus interno IIO). Tenga en cuenta que ciertos errores podra ser detectado a la derecha en la interfaz PCI Express y las transacciones podra no "propagar" a la interfaz principal antes de que se detect el error (por ejemplo, accesos a la memoria por encima de TOCM en los casos en que la lgica de la interfaz PCIe en s podra tener visibilidad TOCM). Estos errores no causan este bit a activar, y se presentan

a travs de los bits de error de interfaz PCI Express (registro de estado secundario). 12 RW1C 0b Recibido Target Abortar Este bit se establece cuando un dispositivo experimenta una condicin completaron el aborto en un transaccin que domin en la interfaz principal (bus interno Uncore). Tenga en cuenta que ciertos errores pueden ser detectados a la derecha en la interfaz PCI Express y los transacciones podran no "se propagan" a la interfaz principal antes de que el error es detectado (por ejemplo, los accesos a memoria por encima de VTBAR). Tales errores no hacen porque este bit a activar, y se inform a travs de la interfaz PCI expreso bits de error (Registro de estado secundario). En el modo de NTB: Se establece cuando una lectura p2p result en estado de CA 11 RW1C 0b sealizadas por objetivo Abortar Este bit se establece cuando un puerto raz indica un estado de finalizacin abortar completaron en el lado primario (bus interno del Uncore). Esta condicin incluye un puerto PCI Express la transmisin de un estado completaron abortar recibi en una realizacin de la secundaria En el modo de NTB: Este bit se establece cuando el puerto hacia delante NTB un aborto (CA) completaron la finalizacin estado de la interfaz secundaria a la interfaz primaria. 10:09 RO 0h DEVSEL # Timing No aplica para PCI Express. Cableado a 0. 8 RW1C 0b Master Data Error de paridad Este bit se establece si el Error de paridad de bits Respuesta en el registro PCI Comando se establece y el solicitante recibe una realizacin envenenado en la interfaz primaria o Solicitante enva una peticin de escritura envenenado (incluyendo MSI / MSI-X escribe) de la interfaz secundaria a la interfaz primaria. 7 RO 0b Fast Back-to-Back No aplica para PCI Express. Cableado a 0. 6 RV 0h Reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 127 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.2.5 RID: Identificacin de revisiones 3.3.2.6 CCR: Cdigo de clase 5 RO 0b bus PCI de 66 MHz capaz No aplica para PCI Express. Cableado a 0. 4 RO lista de capacidades 1b Este bit indica la presencia de una estructura de lista de capacidades 3 RO-V 0b INTx Estado Esto slo lectura bit refleja el estado de la alarma en el Puerto raz PCI Express. Slo cuando la interrupcin de bit de desactivacin en el registro de comando es un 0 y este Bit de estado de interrupcin es un 1, ser este dispositivo genera INTx interrupcin. Ajuste de la Interrumpir Desactivar bit a 1 no tiene ningn efecto sobre el estado de este bit. Este bit no quede ajustado para interrupciones enviados al puerto raz de dispositivos aguas abajo en la jerarqua. Cuando MSI estn habilitadas, el estado de interrupcin No se debe establecer. El bit de estado INTX debe deasserted cuando todos los hechos relevantes (errores RAS / HP / enlace de cambio de estado / PM) interna al puerto utilizando alarmas existentes se borran por el software. En el modo de NTB: Cuando se establece, indica que una interrupcin de emulacin INTx est pendiente internamente en el Funcin. NTB borra este bit cuando la condicin de alarma interno se borra

software. Nota: este bit se puede establecer incluso cuando INTx afirmacin se desactiva (y Modo INTx est habilitada, aunque), sino una condicin de interrupcin interna est pendiente. 2:00 RV 0h reservados RID Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 8h Bit Attr defecto Descripcin 07:00 RO 00h identificacin de revisiones Refleja el ID de revisin Uncore despus de un reinicio. Refleja el ID de revisin de compatibilidad despus de BIOS escribe 0x69 en cualquier registro RID en cualquier funcin de procesador. Aplicacin Nota: Leer y escribir peticiones desde el host a cualquier registro RID en cualquier procesador la funcin se vuelve a dirigir a la agrupacin IIO. Accesos a la campo de CCR son tambin redirigido debido a la alineacin DWORD. Es posible que los accesos JTAG son directos, por lo que no siempre ser redirigido. CCR Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 9h Bit Attr defecto Descripcin 23:16 RO 06h de clases base Para el puerto PCI Express NTB este campo est cableado a 06h, que indica que es un "puente Dispositivo '. 15:08 RO-V 80h Sub-Class En el modo de NTB, este campo cableada a 80h para indicar un "otro tipo de puente. En el modo PCIe que est cableado a 04h indicando 'puente PCI-PCI. Port3_NTB: Attr: RO-V predeterminado: 80h 07:00 RO 00h a nivel de registro Interfaz de programacin Este campo est cableado a 00h para el puerto NTB PCI Express. PCISTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 6h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 128 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.2.7 CLSR: Cacheline Tamao 3.3.2.8 HDR: tipo de cabecera 3.3.2.9 SVID: subsistema ID Vendor Dispositivo 3, funcin 0, 2 Crnicas Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.24, "SVID: Subsistema Vendor ID" en la pgina 44. 3.3.2.10 SDID: Identidad Subsistema Dispositivo 3, funcin 0, 2Eh Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.25, "SDID: Identidad Subsistema" en la pgina 44 3.3.2.11 CAPPTR: Indicador de Capacidad CLSR Bus: 0 Dispositivo: 3 Funcin: 0 Offset: Ch. Bit Attr defecto Descripcin 07:00 RW 0h Cacheline Tamao Este registro se establece como RW nicamente por razones de compatibilidad. Tamao Cacheline para IIO es Siempre 64B. Hardware IIO ignorar este ajuste. HDR Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: Eh Bit Attr defecto Descripcin

7 RO-V 1b dispositivo multifuncin El valor predeterminado es bit a 0 para el puerto PCI Express NTB. BIOS puede controlar individualmente el valor de este bit, basado en HDRTYPCTRL registro. BIOS escribir a dicho registro para cambiar este campo a 0, si expone nica funcin 0 en el dispositivo para OS. 06:00 RO Layout configuracin 0h Este campo identifica el formato de la disposicin de configuracin de cabecera. Es para Tipo1 PCI Express y type0 en modo NTB. El valor predeterminado es 00h, lo que indica un "no-puente funcin '. Port3_NTB: Attr: Defecto RO: 00h Port3_PCIe: Attr: Defecto RO: 01h CAPPTR Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 34h Bit Attr defecto Descripcin 07:00 RW-O 60h Capacidad Pointer Puntos a la primera estructura de capacidad para el dispositivo. En el modo de obstculos no arancelarios, las capacidades comenzar en un lugar diferente. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 129 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.2.12 INTL: Lnea de interrupcin 3.3.2.13 INTPIN: Pin de interrupcin 3.3.3 NTB puerto 3A configurado como dispositivo de punto final primaria 3.3.3.1 PB01BASE: BAR Primaria 0/1 direccin base Este registro se utiliza para configurar el espacio de configuracin NTB lado primario. 3.3.3.2 PB23BASE: BAR Primaria 2/3 Base Direccin El registro es utilizado por el procesador en el lado primario de la NTB para configurar un 64b ventana de memoria prefetchable. Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 3Ch Bit Attr defecto Descripcin 07:00 RW 00h de interrupcin de lnea Este bit es RW para los dispositivos que pueden generar un mensaje INTx legado y se necesita slo para fines de compatibilidad. INTPIN Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 3Dh Bit Attr defecto Descripcin 07:00 RW-O 01h interrupcin Pin Este campo define el tipo de interrupcin de generar para el puerto. 01h: Generar INTA Otros: Reservados BIOS se puede programar en 0 para indicar al sistema operativo que el puerto no admite INTx interrumpir. PB01BASE Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 10h Bit Attr defecto Descripcin 63:16 RW 0h BAR Primaria 0/1 Base Establece la ubicacin del BAR escrito por SW en una alineacin 64KB 15:04 RV 0h reservados 3 1b RO prefetchable BAR puntos a la memoria prefetchable.

02:01 RO Tipo 10b Tipo de memoria reclamado por BAR 0/1is 64 bits direccionables. 0 RO 0b Indicador espacio de memoria BAR recurso es memoria (en oposicin a la I / O). Configuracin del procesador de E / S integradas (IIO) Registra 130 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.3 PB45BASE: BAR Primaria 4.5 Base Direccin El registro es utilizado por el procesador en el lado primario de la NTB para configurar una segunda Ventana de memoria prefetchable 64b. 3.3.3.4 MSICAPID: MSI ID capacidad Dispositivo 3, funcin 0, 60h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.34, "MSICAPID: MSI ID capacidad" en la pgina 48. PB23BASE Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 18h Bit Attr defecto Descripcin 63:12 RW 0h BAR Primaria 2/3 Base Establece la ubicacin del BAR escrito por SW NOTA: El nmero de bits que se puede escribir en este registro es dictado por el valor cargado en el "PBAR23SZ: BAR Primaria 2/3 Size" en la pgina 137 de la BIOS en tiempo de inicializacin (BIOS antes de enumeracin PCI). PBAR23SZ indica la ms baja orden de los bits de este campo de registro en el que se puede escribir en donde los valores vlidos son 12-39. Si PBAR23SZ se establece en 12, todos los bits se puede escribir. Si se establece en 39, entonces se Ledos 38:12 Bits Slo y volveremos valores de 0. Nota: Para el caso especial en que PBAR23SZ = '0 ', los bits 63:0 son todos RO = '0' dando lugar a la BAR est deshabilitado. Nota: La direccin de la orden ms bajo es de 12 bits para ejecutar una granularidad mnima de 4 KB. 11:04 RV 0h reservados 3 1b RO prefetchable BAR puntos a la memoria prefetchable. 02:01 RO Tipo 10b Tipo de memoria reclamado por BAR 2/3 es de 64 bits direccionables. 0 RO 0b Indicador espacio de memoria BAR recurso es memoria (en oposicin a la I / O). PB45BASE Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 20h Bit Attr defecto Descripcin 63:12 RW 0h BAR Primaria 4.5 Base Establece la ubicacin del BAR escrito por SW NOTA: El nmero de bits que se puede escribir en este registro es dictado por el valor cargado en la Seccin 3.3.3.22, "PBAR23SZ: BAR Primaria 2/3 Size" en pgina 137 de la BIOS en tiempo de inicializacin (antes de BIOS PCI enumeracin). PBAR45SZ indica el orden de bits ms baja de este campo de registro que se puede escribir donde los valores vlidos son 12-39. Si PBAR45SZ se establece en 12, todos los bits se puede escribir. Si establece en 39, entonces los bits 38:12 son de slo lectura y volvern valores de 0. Nota: Para el caso especial en que PBAR45SZ = '0 ', los bits 63:0 son todos RO = '0' dando lugar a la BAR est deshabilitado. Nota: La direccin de la orden ms bajo es de 12 bits para ejecutar una granularidad mnima de 4 KB. 11:04 RV 0h reservados

3 1b RO prefetchable BAR puntos a la memoria prefetchable. 02:01 RO Tipo 10b Tipo de memoria reclamado por BAR 5.4 es de 64 bits direccionables. 0 RO 0b Indicador espacio de memoria BAR recurso es memoria (en oposicin a la I / O). Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 131 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.3.5 MSINXTPTR: MSI Siguiente Pointer Dispositivo 3, funcin 0, 61h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.35, "MSINXTPTR: MSI Siguiente puntero" en la pgina 48. 3.3.3.6 MSIMSGCTL: Control MSI Dispositivo 3, funcin 0, 62h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP 8 Seccin 3.2.5.37, "MSIMSGCTL: Control MSI" en la pgina 49 3.3.3.7 MSGADR: MSI Direccin Dispositivo 3, funcin 0, 64h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.38, "MSGADR: MSI Direccin Register" en la pgina 50 3.3.3.8 MSGDAT: Registro de datos MSI Dispositivo 3, funcin 0, 68h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.39, "MSGDAT: MSI registro de datos" en la pgina 50 3.3.3.9 MSIMSK: MSI Mask Bit Registro El registro Bit Mask permite software para desactivar el envo de mensajes en funcin de cada vector base. 3.3.3.10 MISIPENDING: MSI Bit espera Registrarse El registro de espera de la mscara permite al software de aplazar el envo de mensajes en funcin de cada vector base. MSIMSK Bus: 0 Dispositivo: 3 Funcin: 0 Offset: 6Ch Bit Attr defecto Descripcin 31:2 RV 0h reservados 01:00 RW 0b Mask Bits Para cada bit de la mscara que se establece, el puerto PCI Express tiene prohibido el envo de la asociado message.NTB soporta hasta 2 mensajes Correspondientes bits son enmascarados si se pone a '1 ' MISIPENDING Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 70h Bit Attr defecto Descripcin 31:2 RV 0h reservados 01:00 RO-V 0h Bits pendientes Para cada bit de pendiente que se establece, el puerto PCI Express cuenta con un asociado en espera message.NTB admite un mximo de dos mensajes. Bits correspondientes se encuentran pendientes de si se pone a '1 ' Configuracin del procesador de E / S integradas (IIO) Registra 132 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.11 MSIXCAPID: MSI-X Capacidad ID Register 3.3.3.12 MSIXNXTPTR: MSI-X Siguiente Pointer Registrarse 3.3.3.13 MSIXMSGCTRL: MSI-X Control Message Registro MSIXCAPID Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 80h

Bit Attr defecto Descripcin 07:00 RO 11h ID capacidad Asignado por el PCI-SIG para MSI-X. MSIXNXTPTR Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 81h Bit Attr defecto Descripcin 07:00 RW-O 90h Siguiente Ptr Este campo se establece en 90h para la capacidad de la lista siguiente (estructura de la capacidad de PCI Express) en la cadena. MSIXMSGCTRL Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 82h Bit Attr defecto Descripcin 15 RW 0b MSI-X Enable Software utiliza este bit para seleccionar entre INTx o MSI o mtodo MSI-X para de sealizacin interrupciones desde el DMA 0: NTB Se prohbe el uso de MSI-X para solicitar el servicio 1: Mtodo de MSI-X se elige para interrupciones NTB Notas: El software debe desactivar INTx y MSI-X para este dispositivo cuando se usa MSI 14 RW 0b funcin de mscara 1: todos los vectores asociados con el NTB estn enmascarados, independientemente de la por vector de estado bit de mscara. 0: mscara de bits de cada vector determina si el vector est enmascarado o no. Notas: Configuracin o desactivando la funcin de MSI-X mscara de bits no tiene ningn efecto sobre el estado de la por-vector de bit de mscara. 13:11 RV 0h reservados 10:00 RO-V 003H Tamao de tabla El software del sistema lee este campo para determinar la MSI-X Tamao de la tabla N, que es codificada como N-1. Por ejemplo, un valor devuelto de '00000000011 'indica una mesa tamao de 4. Tamao de la tabla NTB es 4, codificado como el valor 003H Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 133 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.3.14 TABLEOFF_BIR: MSI-X Tabla Offset e indicador BAR 3.3.3.15 PBAOFF_BIR: MSI-X Pendiente matriz de desplazamiento e indicador BAR 3.3.3.16 PXPCAPID: PCI Express Capacidad de Registro de Identidad Dispositivo 3, funcin 0, 90h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.42, "PXPCAPID: PCI Express Capacidad de identidad" en la la pgina 51. TABLEOFF_BIR Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 84h Bit Attr defecto Descripcin 31:3 RO 000004 00h Tabla Offset MSI-X Estructura de la tabla est en 8K desplazamiento de la direccin PB01BASE. Ver PXPCAPID para el inicio de los datos relativos a los registros de MSI-X. 02:00 RO 0h Tabla BIR Indica que uno de los registros de direccin base de una funcin, que se encuentra a partir de las

10h en el espacio de configuracin, se utiliza para asignar la tabla MSI-X de la funcin en Espacio de memoria. BIR Direccin Base Valor de registro 0: 10h 1: 14h 2: 18h 3: 1 Crnicas 4: 20h 5: 24 horas 6: Reservado 7: Reservado Para un registro base de direcciones de 64 bits, el BIR tabla indica el DWORD inferior. PBAOFF_BIR Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 88h Bit Attr defecto Descripcin 31:3 RO 000006 00h Tabla Offset MSI-X PBA estructura est en 12K desplazamiento desde la direccin de BAR PB01BASE. Ver PMSICXPBA registro para obtener detalles. 02:00 RO 0h PBA BIR Indica que uno de los registros de direccin base de una funcin, que se encuentra a partir de las 10h en el espacio de configuracin, se utiliza para asignar la tabla MSI-X de la funcin en Espacio de memoria. BIR Direccin Base Valor registro 0: 10h 1: 14h 2: 18h 3: 1 Crnicas 4: 20h 5: 24 horas 6: Reservado 7: Reservado Para un registro base de direcciones de 64 bits, el BIR tabla indica el DWORD inferior. Configuracin del procesador de E / S integradas (IIO) Registra 134 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.17 PXPNXTPTR: PCI Express al puntero Dispositivo 3, funcin 0, 91h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.43, "PXPNXTPTR: PCI Express al puntero" en la la pgina 52. 3.3.3.18 PXPCAP: Capacidades PCI Express Registro Dispositivo 3, funcin 0, 92h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.44, "PXPCAP: Capacidades PCI Express Registrarse" en la la pgina 52. 3.3.3.19 DEVCAP: Capacidades de dispositivos PCI Express Registro The Express Dispositivo Capacidades registro PCI identifica la informacin especfica del dispositivo para el dispositivo. DEVCAP Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 94h Bit Attr defecto Descripcin

31:29 RV 0h reservados 28 RO 0b Nivel de funcin Cambiar Capacidad Un valor de 1b indica la funcin soporta el reinicio Nivel Funcin opcional mecanismo. NTB no soporta esta funcionalidad. 27:26 RO 0h Capturado Slot Escala Lmite de potencia No se aplica a RPs o dispositivos integrados Este valor est cableado a 00h NTB se requiere que sea capaz de recibir el mensaje Set_Slot_Power_Limit sin error, sino simplemente descartar el valor de mensaje. NOTA: PCI Express * Base Especificacin, Revision 2.0 estados Componentes con punto final, Switch, ni a las funciones de puente PCI Express PCI que son objeto de la integracin en un adaptador que potencia consumida total es inferior al lmite ms bajo definido para el factor de forma especfica se les permite ignorar Set_Slot_Power_Limit Mensajes, y para devolver un valor de 0 en la ranura de alimentacin Capturado valor lmite y Campos de escala de las Capacidades de dispositivos registran 25:18 RO 0h Capturado Power Slot Valor Lmite No se aplica a RPs o dispositivos integrados Este valor est cableado a 00h NTB se requiere que sea capaz de recibir el mensaje Set_Slot_Power_Limit sin error, sino simplemente descartar el valor de mensaje. NOTA: PCI Express * Base Especificacin, Revisin 2.0 Componentes de los estados Punto final, Switch, ni a las funciones de puente PCI Express PCI que son objeto de la integracin en un adaptador que potencia consumida total es inferior al lmite ms bajo definido para el factor de forma especfica se les permite ignorar Set_Slot_Power_Limit Mensajes, y para devolver un valor de 0 en la ranura de alimentacin Capturado valor lmite y Campos de escala de las Capacidades de dispositivos registran 17:16 RV 0h reservados 15 RO 1b basado en roles de informe de errores IIO es compatible con 1.1 y as admite esta funcin 14 RO 0b actual Indicador de alimentacin en el dispositivo No se aplica a RPs o dispositivos integrados 13 RO 0b Atencin Presente Indicador No se aplica a RPs o dispositivos integrados 12 RO 0b Atencin Button Present No se aplica a RPs o dispositivos integrados 11:09 RO 0b punto final L1 Latencia Aceptable No se aplica a IIO RCiEP (Enlace no existe entre anfitrin y RCiEP) 08:06 RO 0b reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 135 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.3.20 DEVCTRL: Expreso Dispositivo de control Registro PCI El dispositivo de control de registro PCI Express controla capacidades especficas PCI Express parmetros asociados con el dispositivo. 5 RO 1b Extended campo Tag Apoyado Dispositivos IIO apoyan tag 8 bits 1: Campo de mxima etiqueta es de 8 bits (Modo Slo NTB) 0: campo Mximo Tag es 5 bits 04:03 RO 0h Funciones Phantom compatibles IIO no soporta phantom functions.00b = se utiliza ninguna funcin Bits Nmero para funciones Phantom 02:00 RO 1h Tamao mximo de carga compatibles IIO respalda 256B cargas tiles en PCI Express ports001b = 256 bytes de carga til mxima

tamao DEVCAP Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 94h Bit Attr defecto Descripcin DEVCTRL Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 98h Bit Attr defecto Descripcin 15 RV 0h Reservados 14:12 RO 000b Max_Read_Request_Size Puertos expresos / DMI en IIO no generan pedidos superiores a 128B y esto campo es ignorado. 11 0b RO Habilitar No Snoop No se aplica ya que el NTB no es el autor de un TLP. Este bit no tiene impacto en la transmisin del atributo NoSnoop sobre las solicitudes de pares. 10 RO 0b auxiliar de administracin de energa Activa No se aplica al IIO 9 RO 0b Funciones Phantom Habilitar No se aplica al IIO ya que nunca utiliza las funciones fantasma como solicitante. 8 RO 0h campo Tag extendida Habilitar Este bit permite que el puerto PCI Express para utilizar un campo Etiqueta de 8 bits como solicitante. 07:05 RW 000b Max Payload Tamao Este campo se establece por software de configuracin para el tamao de carga til mxima para el TLP el puerto PCI Express. Como receptor, el IIO debe manejar TLP tan grandes como el conjunto valor. Como solicitante (es decir, para las solicitudes de las que se utiliza propia RequesterID de IIO), no debe generar TLPs superen el valor establecido. Los valores permitidos que pueden ser programados se indican con el Max_Payload_Size_Supported en el dispositivo Capacidades de registro: 000: 128B tamao mximo de carga til 001: 256B tamao mximo de carga til (slo se aplica a los puertos estndar PCI Express y DMI puerto alias 128B) otros: alias 128B Este campo es RW para puertos PCI Express. 4 0b RO Habilitar Relajado pedidos Cuando se establece, NTB se transmita poco RO como es de secundaria a otro principal. Cundo claro, poco RO siempre despejado el trfico enviado desde secundaria a primaria Configuracin del procesador de E / S integradas (IIO) Registra 136 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.21 DEVSTS: PCI Express Device Status Registro El registro de estado del dispositivo PCI Express proporciona informacin acerca del dispositivo PCI Express parmetros especficos asociados con el dispositivo. 3 RW 0b compatible Solicitud de informes Habilitar Slo se aplica a el Expreso PR PCI / PCI Express NTB interfaz secundaria / DMI puertos. Este bit controla la presentacin de solicitudes no admitidas que iio s detecta en las peticiones de su recibe de un puerto PCI Express / DMI. 0: Presentacin de informes de las solicitudes no admitidas se desactiva 1: Presentacin de informes de las solicitudes no admitidas se habilita. Este bit est cableado a 0 en el modo NTB. Lado primario NTB es un RCiEP sin recopilador de sucesos de RC. Express * Especificaciones Base PCI, revisin 2.0. Un Complejo radicular Integrado Se permite el punto final que no est asociado con un Root Complex Event Collector cablear este bit 0b.

2 RW 0b Fatal Error Reporting Habilitar Slo se aplica a el Expreso PR PCI / PCI Express NTB interfaz secundaria / DMI puertos. Controla la presentacin de informes de errores fatales que IIO detecta en el PCI Express / Interfaz DMI. 0: Presentacin de informes de error grave detectado por el dispositivo est desactivado 1: Presentacin de informes de error grave detectado por el dispositivo est activado Este bit est cableado a 0 en el modo NTB. Lado primario NTB es un RCiEP sin recopilador de sucesos de RC. PCI Express * Base Pliego, establece la revisin 2.0. Un Complejo radicular Integrado Se permite el punto final que no est asociado con un Root Complex Event Collector cablear este bit 0b. 1 RW 0b no informes de errores Fatal Habilitar Slo se aplica a el Expreso PR PCI / PCI Express NTB interfaz secundaria / DMI puertos. Controla la presentacin de informes de errores no fatales que IIO detecta en el PCI Interfaz expreso / DMI. 0: Presentacin de informes de error no fatal detectado por el dispositivo est desactivado 1: Presentacin de informes de error no fatal detectado por el dispositivo est activado Este bit est cableado a 0 en el modo NTB. Lado primario NTB es un RCiEP sin recopilador de sucesos de RC. PCI Express * Base Pliego, establece la revisin 2.0. Un Complejo radicular Integrado Se permite el punto final que no est asociado con un Root Complex Event Collector cablear este bit 0b. 0 RW 0b corregible Informe de errores Habilite Slo se aplica a el Expreso PR PCI / PCI Express NTB interfaz secundaria / DMI puertos. Controla la presentacin de informes de errores corregibles que IIO detecta en el PCI Interfaz expreso / DMI. 0: Presentacin de informes de error corregible enlace detectado por el puerto est desactivado 1: Comunicacin de enlace de error corregible detectado por el puerto est activado Este bit est cableado a 0 en el modo NTB. Lado primario NTB es un RCiEP sin recopilador de sucesos de RC. PCI Express * Base Pliego, establece la revisin 2.0. Un Complejo radicular Integrado Se permite el punto final que no est asociado con un Root Complex Event Collector cablear este bit 0b. DEVCTRL Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 98h Bit Attr defecto Descripcin DEVSTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 9Ah Bit Attr defecto Descripcin 15:06 RV 0h reservados 5 RO 0h transacciones pendientes No se aplica a los puertos de raz, es decir, poco cableada a 0 para estos dispositivos. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 137 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.3.22 PBAR23SZ: BAR Primaria 2.3 Tamao Este registro contiene un valor que se utiliza para definir el tamao de la ventana de la memoria solicitada por el BAR 2/3 par de 64 bits para la parte principal de la NTB. 3.3.3.23 PBAR45SZ: BAR Primaria 4.5 Tamao Este registro contiene un valor que se utiliza para definir el tamao de la ventana de la memoria solicitada por el BAR 05.04 par de 64 bits para la parte principal de la NTB.

4 RO 0b AUX potencia detectada No se aplica a IIO. 3 RW1C 0b Solicitud no compatible Detectado Este bit se aplica slo a la raz / DMI ports.This bit indica que el principal NTB detectado una solicitud no compatible. Los errores se registran en este registro, independientemente de si el informe de errores est activada o no en el Registro de Control de dispositivos. 1: Solicitud no compatible detectado en el dispositivo / puerto. Estas solicitudes no admitidas son peticiones NP entrante que el RP recibi y que ellos detectan como peticiones no compatibles (por ejemplo, frente a fallos de decodificacin que el RP detectado en un paquete, recibir bloqueo entrante lee, BME es poco clara, y as sucesivamente). Tenga en cuenta que este bit no se establece en terminaciones peer2peer con el estado de UR, que son remitida por los RP al enlace PCIe. 0: No hay peticin no soportada detectado por el RP 2 RW1C 0b Error Fatal Detectado Este bit indica que un error fatal (no corregible) es detectado por el primario NTB dispositivo. Los errores se registran en este registro, independientemente de si el informe de errores es habilitado o no en el registro de control del dispositivo. 1: Errores fatales detectados 0: No hay errores graves detectados 1 RW1C 0b Error Fatal no detectado Este bit consigue el sistema si se detecta un error incorregible no mortales por el principal obstculo no arancelario dispositivo. Los errores se registran en este registro, independientemente de si el informe de errores es habilitado o no en el registro de control del dispositivo. 1: Los errores no fatales detectados 0: Sin errores no fatales detectados 0 RW1C 0b error corregible Detectado Este bit consigue el sistema si se detecta un error corregible por el dispositivo principal NTB. Los errores se registran en este registro, independientemente de si el informe de errores est habilitado o no en el registro de control de dispositivos PCI Express. 1: Los errores corregibles detectados 0: No se detectaron errores corregibles DEVSTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 9Ah Bit Attr defecto Descripcin PBAR23SZ Bus: 0 Dispositivo: 3 Funcin: 0 Offset: D0h Bit Attr defecto Descripcin 07:00 RW-O 00h BAR Primaria 3.2 Tamao Valor que indica el tamao de la barra 64 bits 2/3 par en el lado primario de la NTB. Este valor se carga por el BIOS antes de la enumeracin. El valor indica el nmero de bits que ser de slo lectura (devolver 0 cuando se lee independientemente del valor escrito a ellos) durante la ICP enumeracin. Slo los ajustes legales son 12-39, representando tamaos de barras de 212 (4 KB) a travs de 239 (512 GB) son vlidas. Nota: Si se programa un valor de '0 'o cualquier otro valor distinto de (12-39) se dar lugar a la BAR est deshabilitado. Configuracin del procesador de E / S integradas (IIO) Registra 138 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.24 SBAR23SZ: BAR Secundaria 2/3 Tamao Este registro contiene un valor que se utiliza para definir el tamao de la ventana de la memoria solicitada por el BAR 2/3 par de 64 bits para el lado secundario del NTB.

3.3.3.25 SBAR45SZ: BAR Secondary 4.5 Tamao Este registro contiene un valor que se utiliza para definir el tamao de la ventana de la memoria solicitada por el BAR 64-bits 4/5 en el lado secundario de la NTB. 3.3.3.26 PPD: PCIe Puerto Definicin Este registro define el comportamiento del puerto PCIE que puede ser o bien un PR, NTB conectado a otro NTB o una BNA conectado a un Complejo radicular. Este registro se utiliza para establecer el valor de la se registr en la parte principal de la NTB (ubicado en el desplazamiento 02h). Este valor se ha cargado por la BIOS antes de ejecutar la enumeracin PCI. PBAR45SZ Bus: 0 Dispositivo: 3 Funcin: 0 Offset: D1h Bit Attr defecto Descripcin 07:00 RW-O 00h BAR Primaria 5.4 Tamao Valor que indica el tamao de la barra de 64 bits 2/3 par. Este valor se ha cargado por la BIOS antes a enumeracin. El valor indica el nmero de bits que sea de slo lectura (Devolver 0 cuando se lee independientemente del valor escrito en ellos) durante la ICP enumeracin. Slo los ajustes legales son 12-39, representando tamaos de barras de 212 (4 KB) a travs de 239 (512 GB) son vlidas. NOTA: La programacin de un valor de '0 'o cualquier otro valor distinto de (12-39) dar como resultado En la barra est deshabilitada. SBAR23SZ Bus: 0 Dispositivo: 3 Funcin: 0 Offset: D2h Bit Attr defecto Descripcin 07:00 RW-O 00h BAR Secondary 2.3 Tamao Valor que indica el tamao de la barra de 64 bits 2/3 par en el lado secundario del NTB. Este valor se carga por el BIOS antes de la enumeracin. El valor indica el nmero de bits que ser de slo lectura (devolver 0 cuando se lee independientemente del valor escrito a ellos) durante la ICP enumeracin. Slo los ajustes legales son 12-39, representando tamaos de barras de 212 (4 KB) a travs de 239 (512 GB) son vlidas. Nota: Si se programa un valor de '0 'o cualquier otro valor distinto de (12-39) se dar lugar a la BAR est deshabilitado. SBAR45SZ Bus: 0 Dispositivo: 3 Funcin: 0 Offset: D3 Bit Attr defecto Descripcin 07:00 RW-O 00h BAR Secondary 4.5 Tamao Valor que indica el tamao de la barra de 64 bits 2/3 par en el lado secundario del NTB. Este valor se carga por el BIOS antes de la enumeracin. El valor indica el nmero de bits que ser de slo lectura (devolver 0 cuando se lee independientemente del valor escrito a ellos) durante los ajustes legales enumeration.Only PCI son 12-39, representando tamaos de barras de 212 (4 KB) a travs de 239 (512 GB) son vlidas. NOTA: Si se programa el valor '0 'o cualquier otro valor distinto de (12-39) dar como resultado En la barra est deshabilitada. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 139 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.3.27 PMCAP: Capacidades de gestin de energa Dispositivo 3, funcin 0, E0h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.62, "PMCAP: Capacidades de administracin de energa" en la la pgina 73. 3.3.3.28 PMCSR: Control de administracin de energa y estado Este registro proporciona el estado y el control de la informacin de los eventos de PM en el PCI Express puerto del IIO.

PPD Bus: 0 Dispositivo: 3 Funcin: 0 Offset: D4h Bit Attr defecto Descripcin 07:06 RO 0h reservados 5 RW-V 0b NTB Lado primario - MSI-X solo Vector Mensaje Este bit cuando se establece, hace slo un nico mensaje MSI-X que se generar si MSI-X es habilitado. Este bit afecta el valor por defecto del campo Tamao de la tabla MSI-X en el Seccin 3.3.3.13, "MSIXMSGCTRL: MSI-X Control Message Registrarse" en la pgina 132. 4 RO-V 0h Crosslink estado de configuracin Este bit es escrito por hardware y muestra el resultado de la NTBCROSSLINK. 1: Puerto NTB se configura como USD / DSP 0: puerto NTB se configura como DSD / USP 03:02 RW-V 00b Crosslink control Directamente fuerzas de la polaridad del puerto de NTB a ser o bien un dispositivo aguas arriba (USD) o Dispositivo Downstream (DSD). 11 - Fuerza NTB puerto para USD / DSP; 10 - Fuerza NTB puerto a DSD / USP; 01-00 Reservado NOTA: Bits 03:02 de este registro slo tienen sentido cuando los bits 01:00 de esta misma regstrese se programan como '01 'b (NTB / NTB). Cuando se configura como NTB / RP hardware se pone directamente el puerto de DSD / USP por lo que este campo no es obligatorio. Al utilizar reticulacin de control de anulacin, la correa externa PECFGSEL [02:00] debe ser ajustado en '100 'b (Wait-on-BIOS). xref BIOS y luego puede venir y establecer este campo y luego habilitar el puerto. En las aplicaciones que son configuracin DP, y que tiene un controlador externo configurado el control de reticulacin anular a travs de la interfaz principal SMBus. PECFGSEL [02:00] debe estar ajustado en '100 'b (Wait-on-BIOS) en ambos chipsets. La controlador externo en el maestro puede entonces establecer el control de campo override reticulacin en ambos chipsets y luego permitir que los puertos en ambos chipsets. 01:00 RW-V 00b Puerto Definicin Valor que indica el valor a ser cargado en el registro DID (offset 02h). 00b - Puente transparente 01b - 2 BNA conectados espalda con espalda 10b - NTB conectado a un RP 11b - Reservados Nota: Cuando la funcin est desactivada NTB campo se RO 00 " PMCSR Bus: 0 Dispositivo: 3 Funcin: 0 Offset: E4H Bit Attr defecto Descripcin 31:24 RO 00h Data No es relevante para IIO 23 RO Bus de alimentacin / Reloj Control de 0h Habilitar Este campo est cableado a 0h, ya que no se aplica a PCI Express. Configuracin del procesador de E / S integradas (IIO) Registra 140 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.29 XPREUT_HDR_EXT: REUT PCIe Header Extended Dispositivo 3, funcin 0, 100h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.64, "XPREUT_HDR_EXT: REUT PCIe encabezado extendido" en la pgina 75. 22 RO 0h B2/B3 Support

Este campo est cableado a 0h, ya que no se aplica a PCI Express. 21:16 RV 0h reservados 15 RW1CS 0h PME Estado Se aplica slo a los puertos raz. Este Estado PME es un poco pegajosa. Este bit se establece, independiente de la PME bit de habilitacin se define ms adelante, en una habilitado expreso hotplug PCI evento. Software borra este bit por escribir un '1 'cuando se ha completado. Consulte PCI Express * Base especificacin, revisin 2.0 para ms detalles sobre estela generacin de eventos en un puerto raz. Modo NTB: Este bit est cableado como de slo lectura 0, ya que esta funcin no es compatible con PME # generacin de cualquier estado de la alimentacin. 14:13 RO Escala datos 0h No es relevante para IIO 12:09 RO 0h Datos Seleccionar No es relevante para IIO 8 RWS 0h Activar PME Se aplica slo a los puertos raz. Este campo es un poco pegajoso y cuando se establece, permite una virtuales Mensaje PM_PME que se genera internamente en una habilitado PCI Express de conexin en caliente evento. Este mensaje PM_PME virtuales a continuacin, establece los bits apropiados en la Registro ROOTSTS (que puede desencadenar un MSI / INT o provocar un _PMEGPE evento). 0: Desactivar posibilidad de enviar mensajes de PME cuando se produce un evento 1: Activa la posibilidad de enviar mensajes de PME cuando se produce un evento No se utiliza en el modo de NTB. 7:04 RV 0h reservados 3 RW-O 1b No Soft Reset Indica IIO no restablece sus registros cuando ste pase a D3hot a D0. 2 RV 0h Reservados 01:00 RW-V 0h Poder estatal Este campo de 2 bits se utiliza para determinar el estado de energa actual de la funcin y para establecer un nuevo estado de la alimentacin tambin. 00: D0 01: D1 (no soportado por IIO) 10: D2 (no soportado por IIO) 11: D3_hot Si Software intenta escribir 01 o 10 de este campo, el estado de energa no cambia desde el estado de energa existente (que puede ser o D3hot D0) y tampoco stas bits1: 0 valor de cambio. Todos los dispositivos respondern a slo Escriba 0, cuando en las operaciones de configuracin D3hot Estado (RP no hacia adelante Escriba 1 accesos al enlace descendente) y no se responder a las transacciones de memoria / Io (es decir, estado D3hot es equivalente a MSE / Pedacitos IOSE ser claro) como objetivo y no generarn ningn recuerdo / IO / operaciones de configuracin como iniciador en el bus principal (mensajes siguen siendo permite pasar a travs). PMCSR Bus: 0 Dispositivo: 3 Funcin: 0 Offset: E4H Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 141 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.3.30 XPREUT_HDR_CAP: Capacidad Header REUT

Dispositivo 3, funcin 0, 104h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.65, "XPREUT_HDR_EXT: REUT PCIe encabezado extendido" en la pgina 76. 3.3.3.31 XPREUT_HDR_LEF: REUT Header Capacidad Leaf Dispositivo 3, funcin 0, 108h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.67, "XPREUT_HDR_LEF: REUT Header Capacidad Leaf" en la pgina 76. 3.3.3.32 ACSCAPHDR: Servicios de control de acceso de Capacidad Extendida Header 3.3.3.33 ACSCAP: Control de acceso Servicios de Capacidad de Registro Dispositivo 3, funcin 0, 114h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.69, "ACSCAP: Control de acceso Servicios de Capacidad Registrarse "en la pgina 77. 3.3.3.34 ACSCTRL: Control de acceso de Servicios de Control de Registro Dispositivo 3, funcin 0, 116H Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.70, "ACSCTRL: Servicios de Control de Acceso Control de Registrarse "en la pgina 78. 3.3.3.35 APICBASE: APIC Base Register Dispositivo 3, funcin 0, 140h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.71, "APICBASE: Register Base APIC" en la pgina 79. 3.3.3.36 APICLIMIT: Register lmite APIC Dispositivo 3, funcin 0, 142H Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.72, "APICLIMIT: Lmite APIC Registrarse" en la pgina 79. 3.3.3.37 VSECPHDR: Especfico del proveedor mayor capacidad Header Dispositivo 3, funcin 0, 144h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.73, "VSECHDR: Expreso mayor capacidad PCI Header - DMI2 Mode "en la pgina 80. 3.3.3.38 VSHDR: Vender encabezado especfico Este registro identifica la estructura y la capacidad de puntos a la siguiente estructura. ACSCAPHDR Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 110h Bit Attr defecto Descripcin 31:20 RO 144h Siguiente Capacidad de compensacin Esto apunta a la siguiente capacidad en el espacio de configuracin ampliado de campo. En el modo de NTB, seala el vendedor Capacidad error especfico. 19:16 RO 1h Capacidad Version Se establece en 1 hora para esta versin de la lgica PCI Express 15:00 RO 000DH PCI Express Extended CAP ID Asignado para la capacidad de servicios de control de acceso por PCISIG. Configuracin del procesador de E / S integradas (IIO) Registra 142 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.39 UNCERRSTS: Uncorrectable estado de error Dispositivo 3, funcin 0, 14Ch Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documenta en RP Seccin 3.2.5.77, "UNCERRSTS: Uncorrectable estado de error" en la la pgina 81. 3.3.3.40 UNCERRMSK: Uncorrectable Mscara Error Dispositivo 3, funcin 0, 150h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.78, "UNCERRMSK: Uncorrectable Error Mask" en la la pgina 81. 3.3.3.41 UNCERRSEV: Uncorrectable Error Gravedad Dispositivo 3, funcin 0, 154H Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es

documentado en RP Seccin 3.2.5.79, "UNCERRSEV: Uncorrectable Error Gravedad" en la la pgina 82. 3.3.3.42 CORERRSTS: corregible estado de error Dispositivo 3, funcin 0, 158h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documenta en RP Seccin 3.2.5.80, "CORERRSTS: corregible estado de error" en la la pgina 83. 3.3.3.43 CORERRMSK: corregible Mscara Error Dispositivo 3, funcin 0, 15CH Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.81, "CORERRMSK: corregible Error Mask" en la la pgina 83. 3.3.3.44 ERRCAP: Capacidades avanzadas de error y de control Dispositivo 3, funcin 0, 160h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.82, "ERRCAP: Capacidades avanzadas de error y de control Registrarse "en la pgina 84. 3.3.3.45 HDRLOG [0:3]: Cabecera Entrar 0 Este registro contiene el registro de cabecera cuando se produce el primer error. Encabezados de la errores posteriores no se registran. VSHDR Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 148h Bit Attr defecto Descripcin 31:20 RO 03Ch VSEC Longitud Este campo indica el nmero de bytes en toda la estructura VSEC, incluyendo el Expreso encabezado PCI mayor capacidad, el encabezado especfico del proveedor, y la Registros especficos del proveedor. 19:16 RO 1h VSEC Version Se establece en 1 hora para esta versin de la lgica PCI Express 15:00 RO 0004h VSEC ID Identifica Intel Vendor capacidad especfica de la ARE sobre NTB Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 143 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.3.46 RPERRCMD: Root Comando Error Puerto Dispositivo 3, funcin 0, 174H Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.84, "RPERRCMD: Puerto raz Comando Error" en la la pgina 84. 3.3.3.47 RPERRSTS: Puerto raz de estado de error La raz Error Status registro informes de estado de los mensajes de error (ERR_COR, ERR_NONFATAL, y ERR_FATAL) recibida por el Complejo radicular en IIO, y los errores detectado por los propios RP (que se tratan conceptualmente como si el RP haba enviado un error Mensaje a s mismo). Los mensajes ERR_NONFATAL y ERR_FATAL se agrupan como no se puede corregir. Cada fuente de errores corregibles y no corregibles (no fatales y fatales) tiene un primer bit de error y un siguiente bit de error asociado con ella, respectivamente. Cuando un error es recibida por un Complejo radicular, el respectivo primer bit de error se establece y el ID solicitante es registrado en el registro de identificacin Fuente error. Un conjunto individual bit de estado de error indica que una categora determinada error ocurri; software puede borrar un estado de error escribiendo un 1 en el bit respectivo. Si el software no borra el primer error reportado antes de recibir otro mensaje de error de la misma categora (corregible o incorregible), se establecer el correspondiente siguiente bit de estado de error, pero el ID Solicitante de se descarta el mensaje de error siguiente. Los siguientes bits de estado de error pueden ser despejado por el software escribiendo un 1 en el bit respectivo as. HDRLOG [0:3]

Bus: 0 Dispositivo: 3 Funcin: 0 Offset: 164h, 168h, 16 canales, 170h Bit Attr defecto Descripcin 31:0 ROS-V 000000 00h Iniciar sesin de cabezal DWORD 0 Registra el primer DWORD de la cabecera en una condicin de error RPERRSTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 178h Bit Attr defecto Descripcin 31:27 RO 0h Error de interrupcin nmero de mensaje avanzada Error de interrupcin nmero de mensaje avanzada desplazamiento entre los datos del mensaje de base un el mensaje MSI / MSI-X, si asigna ms de un nmero de mensaje. IIO hardware actualiza automticamente este registro a 0x1h si el nmero de mensajes asignado a la RP 2. Vea poco 6:04 insection 3.3.5.22, "MSICTRL: Control MSI" en la pgina 176 para obtener informacin sobre el nmero de mensajes destinados a un RP. 26:7 RO 0h reservados 6 RW1CS 0b mensajes de error fatal Recibidos Se establece cuando se han recibido uno o ms mensajes de error incorregible fatales. 5 RW1CS mensajes de error no fatales 0b Recibidos Se establece cuando uno o ms mensajes de error incorregible no fatales han sido recibido. 4 RW1CS 0b Primera corregirse Fatal Se activa cuando el bit 2 (de ser claro) y el mensaje que causa bit 2 para ajustar es un mensaje de ERR_FATAL. 3 RW1CS 0b Error Fatal Multiple / no fatal Recibido Establecer si bien se recibe un mensaje de error no fatal o fatal y Error Fatal / No fatal Recibido ya est establecido, es decir, registro de la segunda fatal o no fatal error partir mensaje Configuracin del procesador de E / S integradas (IIO) Registra 144 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.48 ERRSID: Identificacin de la fuente de error Dispositivo 3, funcin 0, 17Ch Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.86, "ERRSID: Error Identificacin de la fuente" en la pgina 86. 3.3.3.49 PERFCTRLSTS: Control y estado funcional 2 RW1CS Error Fatal 0b / no fatal Recibido Establecer si bien se recibe un mensaje de error no fatal o fatal y esto es poco Ya no se establece. Es decir, iniciar el primer mensaje de error. Tenga en cuenta que cuando se establece este bit bit 3 podra ser cualquiera de los conjuntos o claro. 1 RW1CS 0b Multiple error corregible Recibido Se establece cuando ya sea que se recibe un mensaje de error y corregir errores corregibles Bit recibido ya est establecido, es decir, registro de la segunda mensaje de error corregible adelante 0 RW1CS 0b error corregible Recibido Se establece cuando se recibe un mensaje de error corregible y esto poco ya no se establece. Es decir, iniciar el primer mensaje de error RPERRSTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 178h Bit Attr defecto Descripcin PERFCTRLSTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 180h

Bit Attr defecto Descripcin 63:42 RV 0h reservados 41 RW 0b TLP Procesamiento Pista Desactivar Cuando se establece, escribe o lee con TPH = 1, sern tratados como si TPH = 0. 40 RW 0b DCA Solicitante ID Override Cuando se establece este bit, partido ID Solicitante de DCA escribe se pasa por alto. Todas las escrituras desde el puerto se tratan como DCA escribe y el campo de la etiqueta se transmite si DCA es la informacin de destino habilitada o no y. 39:36 RV 0h reservados 35 RW 0b finalizacin Max lectura peticin combinando tamao 34:21 RV 0h reservados 20:16 RW 18h solicitudes pendientes de Gen1 Nmero de ORP pendientes y solicitudes no publicadas de un puerto PCIe dado. Este registro controla el nmero de solicitudes pendientes no publicadas entrantes - I / O, Config, memoria - (longitud mxima de estas peticiones es una sola 64B cacheline) que un puerto PCI Express Gen1 aguas abajo puede tener. Este registro proporciona la valor para el puerto al que est funcionando en el modo de Gen1 y para una anchura de enlace x4. El valor de este parmetro para el puerto cuando se opera en x8/x16 anchura es obtenido multiplicando este registro por 2 y 4 respectivamente. Programas BIOS esta registrarse sobre la base de la latencia de lectura a la memoria principal. Este registro tambin se especifica el nmero de organizaciones regionales de pesca que se pueden mantener en circulacin en IDI para un puerto determinado. La velocidad de enlace del puerto se puede cambiar durante un expreso caso de conexin en caliente PCI y la puerto debe utilizar el multiplicador apropiado. Un valor de 1 indica una destacada solicitud pre-asignados, 2 indica dos solicitudes de pre-asignados en circulacin, y as sucesivamente. Si los programas de software de un valor mayor que el tamao del bfer el motor DMA soporta, a continuacin, el mximo se utiliza el valor respaldado por hardware. Recomendacin BIOS actual es dejar este campo en su valor por defecto. 15:14 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 145 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 13:08 RW 30h Peticiones pendientes para Gen2 Nmero de ORP pendientes y solicitudes no publicadas de un puerto PCIe dado. Este registro controla el nmero de solicitudes pendientes no publicadas entrantes - I / O, Config, memoria - (longitud mxima de estas peticiones es una sola 64B cacheline) que un puerto PCI Express Gen2 aguas abajo puede tener. Este registro proporciona la valor para el puerto al que est funcionando en el modo de Gen2 y una anchura de enlace de x4. El valor de este parmetro para el puerto cuando se opera en x8/x16 anchura es obtenido multiplicando este registro por 2 y 4 respectivamente. Programas BIOS esta registrarse sobre la base de la latencia de lectura a la memoria principal. Para un puerto de operacin en PCIe Modo de 3,0, un multiplicador de x2 se aplica. Este registro tambin se especifica el nmero de organizaciones regionales de pesca que se pueden mantener en circulacin en IDI para un puerto determinado. La velocidad de enlace del puerto se puede cambiar durante un expreso caso de conexin en caliente PCI y la puerto debe utilizar el multiplicador apropiado. Un valor de 1 indica una destacada solicitud pre-asignados, 2 indica dos solicitudes de pre-asignados en circulacin, y as sucesivamente. Si los programas de software de un valor

mayor que el tamao del bfer el motor DMA soporta, a continuacin, el mximo se utiliza el valor respaldado por hardware. Recomendacin BIOS actual es dejar este campo en su valor por defecto. 7 RW 1b Utilizar flujos de Asignacin ", escribe Normal ' 1: Utilice la asignacin de los flujos de las escrituras que cumplan con los siguientes criterios. 0: el uso no asignar flujos para escrituras que cumplir con los siguientes criterios (TPH = 0 O TPHDIS = 1 OR (TPH = 1 Y Tag = 0 Y CIPCTRL [28] = 1)) Y (NS = 0 O NoSnoopOpWrEn = 0) Y Non-DCA Escribir Notas: Cuando se utilizan los flujos de la asignacin de los tipos de escritura ms arriba, IIO no enva una Prefetch mensaje Hint. Recomendacin actual de BIOS es dejar este bit en caso de incumplimiento de 1b. Tenga en cuenta que hay un acoplamiento entre el uso de este bit y los bits 2 y 3. TPHDIS es el bit 0 de este registro NoSnoopOpWrEn es el bit 3 de este registro 6:05 RV 0h reservados 4 RW 1b Leer Corriente Interleave Tamao 3 RW 0b Habilitar No-Snoop Optimizacin en escrituras Esto se aplica a escribe con las siguientes condiciones: NS = 1 AND (TPH = 0 O TPHDIS = 1) 1: Inbound escribe en la memoria con las condiciones anteriores sern tratadas como no coherente (Sin fisgones) escribe sobre Intel QPI 0: Inbound escribe en la memoria con las condiciones anteriores sern tratadas como la asignacin y no asignar escribe, dependiendo de bit 4 en este registro. Notas: Si TPH = 1 y = 0, entonces TPHDIS NS se ignora y este bit se ignora Recomendacin actual de BIOS es dejar este bit en caso de incumplimiento de 0B. 2 RW 0b Habilitar No-Snoop Optimizacin de Lee Esto se aplica a lecturas con las siguientes condiciones: NS = 1 AND (TPH = 0 O TPHDIS = 1) 1: Cuando la condicin es verdadera para un entrante solicitud de lectura dada a la memoria, lo har ser tratados como no coherente (sin fisgones) lee en Intel QPI. 0: Cuando la condicin es verdadera para un entrante solicitud de lectura dada a la memoria, lo har ser tratados como normales snooped lee de PCIe (que desencadenan una PCIRdCurrent o DRd.UC en IDI). Notas: Si TPH = 1 y = 0, entonces TPHDIS NS se ignora y este bit se ignora Recomendacin actual de BIOS es dejar este bit en caso de incumplimiento de 0B. 1 RW 0b Deshabilitar lee pasar otro lee 0 RW 1b Leer Poltica de corriente PERFCTRLSTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 180h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 146 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.50 MISCCTRLSTS: Misc. Control y de estado MISCCTRLSTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 188 H Bit Attr defecto Descripcin

63:50 RV 0h reservados 49 RW1CS 0b Cerrado leer timed out Indica que una peticin de lectura cerrado incurri en una terminacin de tiempo de espera en el PCI Urgente / DMI 48 RW1C 0b Recibido PME_TO_ACK Indica que IIO recibi una vez PME de paquetes ACK o se ha agotado el tiempo de espera para el paquete 47:42 RV 0h reservados 41 RW 0b Override SocketID ID Finalizacin Para las solicitudes de TPH / DCA, la ID Completer se puede devolver con SocketID cuando este se establece. 40:39 RV 0h reservados 38 RW 0b 'Port problemtica "para los flujos de bloqueo Este bit es activado por BIOS cuando se sabe que este puerto est conectado a un dispositivo que crea dependencia publicacin-Publicado en sus colas de In-Out. En pocas palabras, este bit se establece en un link si: Este enlace est conectado a un procesador RP o puerto NTB procesador en el otro lado de el enlace Flujos de bloqueo IIO dependen del ajuste de este bit para el tratamiento de este puerto de una manera especial durante los flujos. Tenga en cuenta que si el BIOS es la creacin de la corriente de bloqueo para estar en el 'Intel QPI Modo de compatibilidad ", entonces este bit se debe establecer en 0. 37 RW 0b Desactivar MCTP difusin de este enlace Cuando se establece, este bit se evitar un mensaje MCTP difusin (w / Routing Tipo de "Difusin de RC ') sea enviada a este bit link.This se proporciona como un general poco por si hay dispositivos que no pueden manejar la situacin cuando reciben este mensaje o para el caso en el que el trfico publicado p2p se prohbe especficamente a este puerto para evitar puntos muertos, al igual que puede suceder si este puerto es el puerto "problemtica". 36 RWS 0b Form-Factor Indica qu tipo de factor de un puerto raz en particular controls0 - CEM 1 - Express Module Este bit se utiliza para interpretar el bit 6 en la corriente de serie VPP para el puerto como sea LMR # entrada (CEM) o EMLSTS # (mdulo express) de entrada. 35 RW 0b Anular Error de sistema en PCIe Error Fatal Habilitar Cuando se establece, errores fatales en PCI Express (que se han reproducido con xito para la interfaz principal del puerto) se envan a la lgica de error ncleo IIO (para ms escalada) independientemente de la configuracin del bit equivalente en el ROOTCTRL registrarse. Cuando claro, los errores fatales solo se propagan al error bsico IIO lgica si el bit equivalente en "ROOTCON: PCI Express Root Control" registro est establecido. Por Device # 0 en el modo de DMI y dispositivos 3/Fn # # 0, si no se establece este bit, DMI / NTB enlace errores fatales relacionados nunca sern notificados a software del sistema. 34 RW 0b Anular Error de sistema en PCIe Error no fatal Habilitar Cuando se establece, los errores no fatales en PCI Express (que han sido exitosamente propagado a la interfaz principal del puerto) son enviados al error ncleo IIO lgica (para una mayor escalada) independientemente de la configuracin del bit equivalente en el Registro ROOTCTRL. Cuando claro, los errores no fatales solo se propagan al Lgica error bsico IIO si el bit equivalente en "ROOTCON: Control Root PCI Express" registro est establecido. S Por Device # 0 en el modo de DMI y Dev. 3/Fn # # 0, si no se establece este bit, DMI / NTB enlace errores no fatales relacionadas nunca sern notificados a software del sistema. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 147 Ficha tcnica Volumen 2

Configuracin del procesador de E / S integradas (IIO) Registra 33 RW 0b Anular Error de sistema en PCIe corregible Error Habilitar Cuando se establece, errores corregibles en PCI Express (que han sido exitosamente propagado a la interfaz principal del puerto) son enviados al error ncleo IIO lgica (para una mayor escalada) independientemente de la configuracin del bit equivalente en el Registro ROOTCTRL. Cuando claro, los errores corregibles slo se propagan a la Lgica error bsico IIO si el bit equivalente en "ROOTCON: Control Root PCI Express" registro est establecido. Por Dev. # 0 en el modo de DMI y Dev. 3/Fn # # 0, si no se establece este bit, DMI / NTB enlace errores corregibles relacionados no sern notificados a software del sistema. 32 RW 0b ACPI PME interrupcin Habilitar Cuando se establece, Assert / messages Deassert_PMEGPE estn habilitados a generarse cuando Modo ACPI est habilitada para el manejo de mensajes PME de PCI Express. Cuando este bit se borra (de a 1), un mensaje Deassert_PMEGPE est previsto en nombre de la puerto raz si un mensaje ha sido enviado Assert_PMEGPE pasado desde el puerto raz. Cuando NTB est activado en Dev. 3/Fn # # 0 este bit no tiene sentido porque PME No se espera que los mensajes que se recibieron en el enlace NTB. 31 RW 0b reservados 29 RW 1b cfg_to_en Desactiva / config permite tiempos de espera, independientemente de otros tiempos de espera. 28 RW 0b to_dis Desactiva los tiempos de espera por completo. 27 RWS Sistema 0b interrupcin solo en Enlace BW / Gestin Estado Este bit, cuando se establece, se desactivar la generacin de MSI y INTX interrumpe el link ancho de banda (velocidad y / o ancho) y la gestin de cambios, incluso si MSI o INTx es habilitada, es decir, se desactivar la generacin de MSI o INTx LNKSTS cuando los bits 15 y 14 se establecen. Sea o no esta condicin se traduce en un evento del sistema como SMI / PMI / CPEI depende de si este evento enmascarado o no en el XPCORERRMSK register.Note que cuando Dev. # 3 es el funcionamiento en modo de NTB, este bit se sigue aplicando y BIOS tiene que hacer lo necesario si se quiere habilitar / deshabilitar estos eventos de generacin de MSI / INTx interrupciones desde el dispositivo NTB. 26 RW-LV 0b EOI Disable Forwarding - Desactivar la difusin en EOI para este enlace PCIe Cuando se establece, el mensaje EOI no ser transmitido por el enlace PCIe. Cuando claros, el puerto es un objetivo vlido para broadcast.BIOS EOI debern establecer este bit en un puerto si es conectado a un otro procesador Intel Xeon E5 NTB familia o puerto raz en otra extremo del enlace. 25 RW 0b Peer2Peer Write Memory Desactivar Cuando se establece, la memoria se escribe peer2peer master abortado lo contrario, son permitido para progresar por las reglas de decodificacin peer2peer. 24 RW 0b Peer2Peer memoria Leer Desactivar Cuando se establece, la memoria se lee peer2peer master abortado lo contrario, son permitido para progresar por las reglas de decodificacin peer2peer. 23 RW 0b Phold Desactivar Se aplica slo a Dev. # 0When set, el IIO responde a la peticin no compatible en recepcin de mensajes assert_phold de ICH y los resultados en la generacin de un error fatal. 22 RWS 0b check_cpl_tc 21 RW-O 0b Fuerza TC salida a Zero Obliga al campo TC a cero para solicitudes salientes. 1: TC se ve obligado a cero en todas las transacciones de salida, independientemente de la fuente de TC valor 0: TC no se altera

Nota: En el modo de DMI, TC siempre est obligado a cero y el bit no tiene ningn efecto. 20:19 RV 0h reservados 18 RWS 0b mxima de lectura de Terminacin Combine Tamao Este bit cuando se establece, permitir a la finalizacin de la combinacin de un mximo de 256B (Valores de menos de o igual a 256B permitidos). Cuando claras, la mxima lectura finalizacin combinacin de tamao es 128B (valores de menos de o igual a 256B permitidos). MISCCTRLSTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 188 H Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 148 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 17 RO 0b Fuerza Datos Error de paridad 16 RO 0b Fuerza EP Bit Error 15 RWS 0b dis_hdr_storage 14 RWS 0b allow_one_np_os 13 RWS 0b tlp_on_any_lane 12 RWS 1b disable_ob_parity_check 11:10 RV 0h Reservados 9 RWS 0b dispdspolling Desactiva Gen2 si timeout pasa en polling.cfg. 08:07 RW 0b PME2ACKTOCTRL 6 RW 0b Habilitar tiempo de espera para recibir PME_TO_ACK Cuando se establece, IIO permite el tiempo de espera para recibir el PME_TO_ACK 5 RW 0b Enviar mensaje PME_TURN_OFF Cuando este bit se escribe con una 1b, IIO enva un mensaje a la PME_TURN_OFF Enlace PCIe. Hardware borra este bit cuando el mensaje ha sido enviado en el enlace. 4 RW 0b Enable error del sistema slo para AER Se aplica slo a los puertos raz / NTB. Por Dev. # 0 en el modo de DMI, este bit se va a dejar en always.When valor por defecto este bit est establecido, los errores de PCI Express no desencadenar una MSI o INTX interrupcin, independientemente de si MSI o INTx est habilitado o no. Sea o no PCI Express errores resultan en un evento del sistema como NMI / SMI / PMI / CPEI depende de si el sistema de error de sistema apropiado o anulacin error habilitacin bits se establecen o no. Cuando este bit est claro, los errores de PCI Express se informan a travs de MSI o INTx y / o NMI / SMI / MCA / CPEI. Cuando este bit est claro y si MSI bit de habilitacin en la Seccin 3.3.5.22, "MSICTRL: Control MSI" en la pgina 176 se establece (claro), luego de una interrupcin de MSI (INTx) se genera por errores PCI Express. Cuando este bit est claro, y "Error de sistema en Bit Fatal Error Enable "en ROOTCON registro est establecida, NMI / SMI / MCA es (tambin) generada por un error fatal PCI Express. Un comportamiento similar para no fatal y errores corregidos. Tenga en cuenta que este bit se aplica a Dev. 3/Fn # # 0 en el modo de NTB, as y BIOS necesita configurarlo adecuadamente en ese modo. 3 RW 0b modo ACPI Enable para conexin en caliente Se aplica slo a los puertos raz. Por Dev. # 0 en el modo de DMI, este bit se va a dejar en default valor always.When este bit est establecido, todos los eventos de HP desde el puerto PCI Express son manejan a travs de mensajes _HPGPE al PCH y no hay mensajes MSI / INTx son cada vez generada para los eventos CV (independientemente de que MSI o INTx est habilitada en la raz puerto o no) en el puerto raz. Cuando este bit est claro, la generacin de mensajes _HPGPE en nombre de la raz de puerto HP eventos est desactivada y OS puede optar por generar MSI o

INTx interrumpir los eventos CV, mediante el establecimiento de la MSI bit de habilitacin de puertos raz. Este bit no se aplica a los puertos de DMI. Consulte PCI Express * Base Especificacin, Revision 2.0 PCI Express Hot-Plug Interrupciones, "para los detalles de MSI y GPE generacin de mensajes de eventos de conexin en caliente. Al desactivar esta bit (de ser 1) programa un evento Deassert_HPGPE en nombre de el puerto raz, siempre haba algn mensaje Assert_HPGPE anterior que fue enviado sin un mensaje DEASSERT asociada. Tenga en cuenta que este bit se aplica a Dev. 3/Fn # # 0 en el modo de NTB, as y BIOS necesita configurarlo adecuadamente en ese modo. MISCCTRLSTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 188 H Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 149 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.3.51 PCIE_IOU_BIF_CTRL: PCIe IOU Bifurcacin de control 3.3.3.52 NTBDEVCAP: Capacidades de dispositivos PCI Express The Express Dispositivo Capacidades registro PCI identifica la informacin especfica del dispositivo para el dispositivo. 2 RW 0b modo Habilitar ACPI para PM Se aplica slo a los puertos raz. Por Dev. # 0 en el modo de DMI, este bit se va a dejar en default valor always.When este bit est establecido, todos los eventos de la tarde en el puerto PCI Express son manejan a travs de mensajes _PMEGPE el PCH, y sin interrupciones MSI son cada vez generado para eventos pm en el puerto raz (independientemente de si MSI est activada en el puerto raz o no). Cuando la generacin de mensajes claros, _PMEGPE para eventos PM es desactivado y OS puede optar por generar interrupciones MSI para la entrega de eventos PM por establecer el bit de habilitacin de MSI en los puertos raz. Este bit no se aplica a los puertos de DMI. Consulte PCI Express * Especificaciones Base, "Administracin de energa", Revision 2.0 detalles de MSI y GPE Al desactivar esta bit (de ser 1) programa un evento Deassert_PMEGPE en nombre de el puerto raz, siempre haba algn mensaje Assert_PMEGPE anterior que fue enviado sin un mensaje DEASSERT asociada. Tenga en cuenta que este bit se aplica a Dev. 3/Fn # # 0 en el modo de NTB, as y BIOS necesita configurarlo adecuadamente en ese modo. 0 RV 0h reservados PCIE_IOU_BIF_CTRL Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 190h Bit Attr defecto Descripcin 15:04 RV 0h reservados 3 WO 0b IOU Start Bifurcacin Cuando el software escribe un 1 en este bit, IIO se inicia el proceso de bifurcacin puerto 0. Despus de escribir a este bit, el software puede sondear el Data Link Layer enlace bit activo en el LNKSTS registrarse para determinar si un puerto est en servicio. Una vez que una bifurcacin puerto se ha iniciado escribiendo un 1 en este bit, el software no puede iniciar ms escribir-1 en este bit (escribe de 0 se permite). Notas: Que este bit se puede escribir a un 1 en la misma escritura que cambia los valores para los bits 02:00 en este registro y en ese caso, el nuevo valor de la escritura de los bits 02:00 tomar efecto. Este bit siempre lee un 0b. 02:00 RWS 100b IOU Bifurcacin de control

Para seleccionar una bifurcacin Puerto de software establece este campo y establece el bit 3 en este registrarse para iniciar el entrenamiento. Procesador se bifurcan los puertos por el ajuste en este campo. 000: x4x4x4x4 (operar carriles 15:12 como x4, 11:08 como x4, 07:04 y 03:00 como x4 como x4) 001: x4x4x8 (poner en prctica filas como x4 15:12, 11:08 y 07:00 como x4 x8) 010: x8x4x4 (operar como x8 carriles 15:08, 07:04 y 03:00 como x4 como x4) 011: x8x8 (operar como x8 carriles 15:08, 07:00 ya x8) 100: x16 otros: Reservados MISCCTRLSTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 188 H Bit Attr defecto Descripcin NTBDEVCAP Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 194h Bit Attr defecto Descripcin 31:29 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 150 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 28 RO 0b Nivel de funcin Cambiar Capacidad Un valor de 1b indica la funcin soporta el reinicio Nivel Funcin opcional mechanism.NTB no soporta esta funcionalidad. 27:26 RO 0h Capturado Slot Escala Lmite de potencia No se aplica a RPs o dispositivos integrados Este valor est cableado a 00h NTB se requiere que sea capaz de recibir el mensaje Set_Slot_Power_Limit sin error, sino simplemente descartar el valor de mensaje. NOTA: PCI Express Base Especificacin, Revision 2.0 Componentes de los estados Punto final, Switch, ni a las funciones de puente PCI Express PCI que son objeto de la integracin en un adaptador que potencia consumida total es inferior al lmite ms bajo definido para el factor de forma especfica se les permite ignorar Set_Slot_Power_Limit Mensajes, y para devolver un valor de 0 en la ranura de alimentacin Capturado valor lmite y Campos de escala de las Capacidades de dispositivos registran 25:18 RO 00h Capturado Power Slot Valor Lmite No se aplica a RPs o dispositivos integrados Este valor est cableado a 00h NTB se requiere que sea capaz de recibir el mensaje Set_Slot_Power_Limit sin error, sino simplemente descartar el valor de mensaje. Nota: PCI Express * Base Especificacin, Revisin 2.0 Componentes de los estados Punto final, Switch, ni a las funciones de puente PCI PCI Express-que se dirigen para la integracin en un adaptador que potencia consumida total es inferior a la lmite inferior definido por el factor de forma especfica se les permite ignorar Mensajes Set_Slot_Power_Limit, y para devolver un valor de 0 en el Capturado campos de escala del dispositivo Power Slot Valor Lmite y Registran capacidades. 17:16 RV 0h reservados 15 RO 1b basado en roles de informe de errores IIO es compatible con 1.1 y as admite esta funcin 14 RO 0b actual Indicador de alimentacin en el dispositivo No se aplica a RPs o dispositivos integrados 13 RO 0b Atencin Presente Indicador No se aplica a RPs o dispositivos integrados 12 RO 0b Atencin Button Present

No se aplica a RPs o dispositivos integrados 11:09 RW-O 110b punto final L1 Latencia Aceptable Este campo indica la latencia aceptable que un punto final puede soportar debido a la transicin de un estado L1 al estado L0. Se trata esencialmente de una medida indirecta de la amortiguacin interna Endpoints. Software de gestin de energa utiliza el comunicado L1 nmero Latencia aceptable para compararla con las latencias de salida L1 inform (Ver ms abajo) por todos los componentes que comprenden la ruta de datos a partir de este punto final a la Puerto raz Raz Complejo para determinar si la entrada L1 ASPM se puede utilizar sin prdida de rendimiento. Codificaciones definidas son: 000: mximo de 1 nosotros 001: mximo de 2 us 010: mximo de 4 us 011: mximo de 8 nos 100: Nmero mximo de 16 nos 101: Nmero mximo de 32 nos 110: Nmero mximo de 64 con nosotros 111: Sin lmite Notas: Programas BIOS este valor 08:06 RW-O 000b Reservado 5 RO 1b Extended campo Tag Apoyado IIO apoyo dispositivos tag1 = campo Tag mximo de 8 bits es de 8 bits 0 = campo Mximo Tag es 5 bits NTBDEVCAP Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 194h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 151 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.3.53 LNKCAP: Capacidades de enlaces PCI Express Las capacidades de registro Enlace identifica las capacidades de enlace especficas PCI Express. La enlace capacidades registro necesita un poco de los valores por defecto de configuracin del host local. Este registro se traslad a la regin de mayor espacio de configuracin en el tiempo en el modo de NTB. 04:03 RO 00B Funciones Phantom compatibles IIO no soporta phantom functions.00b = se utiliza ninguna funcin Bits Nmero para funciones Phantom 02:00 RO 001b Tamao mximo de carga compatibles IIO respalda 256B cargas tiles en PCI Express ports001b = 256 bytes de carga til mxima tamao NTBDEVCAP Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 194h Bit Attr defecto Descripcin LNKCAP Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 19Ch Bit Attr defecto Descripcin 31:24 RW-O 00h Nmero de puerto Este campo indica el nmero de puerto PCI Express para el enlace y se inicializa por software / BIOS. NOTA: Este bit de registro es un registro RW-O del lado del host. Lo debe ser cargado por la BIOS en el registro equivalente lado primario. Este registro es RO desde el lado secundario de la NTB.

23:22 RV 0h reservados 21 RO 1b Enlace Bandwidth Capacidad de Notificacin Un valor de 1b indica apoyo al Estatuto de notificacin Bandwidth Link y interrumpir los mecanismos. 20 RO 1b de enlace de datos capa de enlace de informes activos capaces IIO respalda el estado de la capa de enlace de datos para la presentacin de informes de software sabe cuando puede enumerar un dispositivo en el enlace o sabe de lo contrario el estado de la conexin. 19 RO Surprise 0b Abajo Error Reporting Capable IIO apoya reportar una sorpresa por condicin de error 18 RO 0b Reloj de administracin de energa No se aplica a la familia de procesadores Intel Xeon E5 17:15 RW-O 010b L1 Latencia Exit Este campo indica la latencia de salida L1 para el puerto PCI Express dado. Se indica la longitud de tiempo de este puerto requiere para completar la transicin de L1 a L0. 000: Menos de 1 nosotros 001: nos 1 a menos de 2 nos 010: 2 nosotros a menos del 4 por nosotros 011: 4 nosotros a menos de 8 nos 100: 8 nosotros a menos que nos 16 101: 16 nosotros a menos que nosotros 32 110: us 32-64 nosotros 111: Ms de 64us Notas: Este bit de registro es un registro RW-O del lado del host. Debe ser cargado por la BIOS en el registro equivalente lado primario. Este registro es RO del lado secundario del NTB. 14:12 RW-O 011b Reservado Configuracin del procesador de E / S integradas (IIO) Registra 152 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.54 LNKCON: PCI Express Control de Enlace El enlace de registro de control de PCI Express controla los parmetros especficos de enlaces PCI Express. El registro de control de enlace necesita un poco de los valores por defecto de configuracin del host local. Este registro se traslad a la regin de mayor espacio de configuracin en el tiempo en el modo de NTB. En NTB / RP modo RP programar este registro. En el modo de NTB / NTB BIOS del host local se programar este registro. 11:10 RW-O 11b Activa Estado Enlace PM Support Este campo indica el nivel de la administracin de energa del estado activo con el apoyo de la determinado puerto PCI Express. 00: Desactivado 01: Desactivado 10: Reservado 11: L1 compatibles Nota: Este bit de registro es un registro RW-O del lado del host. Se debe cargar por la BIOS en el registro equivalente lado primario. Este registro es de RO el lado secundario de la NTB. 09:04 RW-O 4h Mximo Enlace Ancho Este campo indica la anchura mxima de la dada expreso Enlace PCI unido a el puerto. 000001: x1 000010: x2

000100: x4 001000: x8 010000: x16 Otros - reservados Nota: Este bit de registro es un registro RW-O del lado del host. Se debe cargar por la BIOS en el registro equivalente lado primario. Este registro es de RO el lado secundario de la NTB. 03:00 RW-O 0011b Velocidad Mxima Enlace Este campo indica la velocidad de enlace mxima de este puerto. La codificacin es el valor binario de la ubicacin de bit en las velocidades de enlace soportados Vectorial (en LNKCAP2) que corresponde a la velocidad de enlace mxima. Intel Xeon de la familia E5 soporta un mximo de 8 Gbps. Si PCIe 3.0 est desactivada por defecto para la parte este del campo de 0010b (5 Gbps) Si PCIe 3.0 est habilitada para la parte por defecto de este campo 0011b (8 Gbps) LNKCAP Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 19Ch Bit Attr defecto Descripcin LNKCON Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1A0h Bit Attr defecto Descripcin 15:12 RV 0h reservados 11 RW 0b Enlace Autnoma de interrupcin Activa Ancho de banda Para los puertos de raz, cuando se establece en 1b este bit permite la generacin de una interrupcin a indica que se ha establecido el enlace Autnoma Bit de estado ancho de banda. Para el modo de DMI en Dev. # 0, la interrupcin no es compatible y por lo tanto, este bit no es til. 10 RW 0b Enlace Bandwidth Management Interrupt Enable Para los puertos de raz, cuando se establece en 1b este bit permite la generacin de una interrupcin a indicar que el enlace de ancho de banda Gestin Bit de estado ha sido set.For DMI Modo de Dev. # 0, interrupcin no es compatible y por lo tanto este bit no es til. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 153 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.3.55 LNKSTS: PCI Express Link Status Registro El registro de estado de la conexin PCI Express proporciona informacin sobre el estado de la PCI Enlace expreso como el ancho negociado, formacin, etc El registro de estado vnculo necesita un poco de valores predeterminados de configuracin del host local. Este registro se traslad a la mayor configuracin de regin de espacio, mientras que en el modo de NTB. 9 RW 0b Hardware Ancho Autnoma Desactivar Cuando se establece, este bit desactiva hardware de cambiar el ancho de Enlace por razones aparte de tratar de corregir la operacin Enlace poco fiable por reducir el ancho de Link. Tenga en cuenta que IIO no por s solo cambiar el ancho, por cualquier motivo que no sea la fiabilidad. As que este bit slo desactiva un cambio tan ancho como iniciado por el dispositivo en la otro extremo del enlace. 8 0b RO Habilitar la administracin de energa del reloj N / A Intel Xeon de la familia E5 7 RW 0b reservados 6 RW Configuracin del reloj Comn 0b IIO no hace nada con este bit 5 WO 0b reacondicionamiento Enlace Una escritura de 1 en este bit inicia enlace de reciclaje en el puerto PCI Express / DMI dada por

dirigir la LTSSM al estado de recuperacin si el estado actual es [L0 o L1]. Si el situacin actual es diferente de cualquier cosa L0, L1 luego escribir a este bit no hace nada. Este bit siempre devuelve 0 cuando se permite read.It escribir 1b a este poco mientras escribir al mismo tiempo los valores modificados a otros campos en este registro. Si el LTSSM no est ya en la recuperacin o la configuracin, el entrenamiento Enlace resultante debe utilizar los valores modificados. Si el LTSSM ya est en recuperacin o de configuracin, el valores modificados no estn obligados a afectar la formacin Enlace que ya est en progreso. 4 RW 0b Enlace Desactivar Este campo controla si el enlace asociado con el PCI Express / puerto DMI es activado o desactivado. Cuando este bit es un 1, un enlace configurado previamente volvera al estado desactivado tal como se define en la especificacin PCI Express Base, Revisin 2.0. Cuando este bit est claro, un LTSSM en el estado desactivado se remonta a la deteccin state.0: Activa el enlace asociado con el puerto PCI Express 1: Desactiva el enlace asociado con el puerto PCI Express 3 RO 0b Leer Boundary Finalizacin Establece en cero para indicar IIO podra volver terminaciones leer en los lmites de 64B. 2 RV 0h Reservados 01:00 RW-V 00b Activo Estatal de Control de Enlace PM 10 y 11 permite L1 ASPM. LNKCON Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1A0h Bit Attr defecto Descripcin LNKSTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1A2H Bit Attr defecto Descripcin 15 RW1C 0b Enlace Autnoma Estado de ancho de banda Este bit se pone a 1b por hardware para indicar que el hardware tiene autnoma cambiado velocidad del enlace o el ancho, sin el puerto de la transicin a travs DL_Down estado, por razones que no sean para tratar de corregir la operacin de vnculo fiable. IIO no es, por s misma, la velocidad o ancho de forma autnoma por falta de fiabilidad cambiar razones. IIO slo establece este bit cuando recibe una anchura o una indicacin de cambio de velocidad del componente de transporte que no es por razones de fiabilidad de enlace. Configuracin del procesador de E / S integradas (IIO) Registra 154 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.56 SLTCAP: Capacidades ranura PCI Express Las capacidades de registro Slot identifica las capacidades especficas de ranura PCI Express. 14 RW1C 0b Enlace Bandwidth Estado de Gestin Este bit se pone a 1b por hardware para indicar que cualquiera de los siguientes tiene ocurrido sin el puerto a travs de la transicin de estado DL_Down) Un enlace reciclaje iniciado por una escritura de 1b para el bit de Enlace de reacondicionamiento ha completado b) Hardware ha cambiado autnoma velocidad del enlace o el ancho para intentar corregir operacin de enlace fiable Nota IIO tambin establece este bit cuando recibe una anchura o una indicacin de cambio de velocidad del componente de transporte es por razones de fiabilidad de enlace. 13 RO Data Link Layer 0b Active Link Se establece en 1b cuando el control de enlace de datos y la administracin de estados de la mquina est en el Estado DL_Active, 0b otherwise.On un puerto aguas abajo o aguas arriba del puerto, cuando este bit es 0b, la capa de transaccin asociados con el enlace se anular todas las transacciones que de otra manera seran enviados a ese enlace.

12 RW-O 1b Configuracin del reloj Slot Este bit indica si IIO recibe de reloj desde el mismo cristal que tambin proporciona reloj para el dispositivo en el otro extremo de la link.1: indica que la misma relojes de cristal proporciona a los dispositivos en ambos extremos del enlace 0: indica que los distintos cristales de relojes proporcionan a los dispositivos en ambos extremos de la enlace Nota: Este bit de registro es un registro RW-O del lado del host. Se debe cargar por la BIOS en el registro equivalente lado primario. Este registro es de RO el lado secundario de la NTB. 11 RO 0b Capacitacin Enlace Este campo indica el estado de una sesin de entrenamiento de enlace permanente en el PCI Express PORT0: LTSSM ha salido del estado de recuperacin / configuracin 1: LTSSM est en recuperacin / estado de la configuracin o el reacondicionamiento Enlace se estableci, pero la formacin an no ha comenzado. El hardware IIO borra este bit LTSSM una vez ha salido la recuperacin / configuracin estado. Consulte la especificacin PCI Express Base, Revisin 2.0 para obtener informacin sobre lo que estados de los LTSSM fijaran este bit y qu estados se desactive este bit. 10 RO 0b reservados 09:04 RO 00h Negociado Enlace Ancho Este campo indica el ancho negociada del enlace PCI Express dado despus del entrenamiento se ha completado. Slo x1, x2, x4, x8 y x16 negociaciones ancho enlace son posibles en IIO. Un valor de 0x01 en este campo corresponde a un enlace de ancho de x1, 0x02 indica una anchura de enlace de x2 y as sucesivamente, con un valor de 0x10 para un ancho de enlace de valor x16.The en este campo es reservado y podra mostrar algn valor cuando el enlace no est activo. Software determina si el enlace est activo o no mediante la lectura de 13 bits de este registro. 03:00 RO-V 1h Speed Link actual Este campo indica la velocidad de enlace negociada de lo dado expreso Enlace PCI. 0001: 2,5 Gbps 0010: 5 Gbps 0011: 8 Gbps (Intel Xeon E5 familia nunca se establecer este valor cuando PCIe 3.0 est desactivado para la Parte) Otros: Reservados El valor de este campo no est definido cuando el enlace no est activo. Software determina si el enlace est activo o no mediante la lectura de 13 bits de este registro. LNKSTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1A2H Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 155 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra SLTCAP Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1A4h Bit Attr defecto Descripcin 31:19 RW-O 0h nmero de ranura fsica Este campo indica el nmero de ranura de la ranura fsica conectado a la PCI Puertos y Express est inicializado por el BIOS. 18 RO Comando 0h completo no Capable IIO es capaz de comando de interrupcin completa. 17 RW-O 0h electromecnico actual bloqueo Este bit cuando juego indica que un enclavamiento electromecnico se implementa en

el chasis de este espacio y que el bloqueo es controlado por el bit 11 en el registro de control de Slot. Nota BIOS: esta capacidad no est establecido si el control de enclavamiento electromecnico es conectado al control de potencia de la ranura principal. 16:15 RW-O 0h Slot Escala Lmite de potencia Este campo especifica la escala usada para la ranura de alimentacin Valor Lmite y se inicializa por el BIOS. IIO utiliza este campo cuando se enva un mensaje Set_Slot_Power_Limit el PCI Express.Range de Valores: 00: 1,0 x 01: 0,1 x 10: 0.01x 11: 0.001X 14:07 RW-O 00h Power Slot Valor Lmite Este campo especifica el lmite superior de la potencia suministrada por la ranura en conjuncin con el valor de escala Lmite de potencia Slot definido previamente (lmite de energa (en vatios) = SPLS x SPLV.) Este campo es inicializado por el BIOS. IIO utiliza este campo cuando se enva una Mensaje Set_Slot_Power_Limit en PCI Express. Nota de Diseo: IIO puede optar por enviar el mensaje Set_Slot_Power_Limit en el enlace en el primer enlace a condicin, sin respecto a si este registro y la ranura Escala limitacion registro son programados todava por BIOS. IIO debe entonces ser diseada para descartar un mensaje Set_Slot_Power_Limit recibido sin error. 6 RW-O 0h conectables en caliente Este campo define las capacidades de soporte de conexin en caliente para el PCI Express port.0: indica que este espacio no es capaz de soportar las operaciones de conexin en caliente. 1: indica que esta ranura es capaz de soportar las operaciones de conexin en caliente Este bit est programado por el BIOS basado en el diseo del sistema. Este bit debe ser programado por BIOS para ser coherente con el bit de habilitacin de VPP para el puerto. 5 RW-O 0h sorpresa de conexin en caliente Este campo indica que un dispositivo en esta ranura puede ser eliminado del sistema sin notificacin previa (como por ejemplo, un cable PCI Express) 0.0: indica que hot-plug sorpresa no es compatible 1: indica que la conexin en caliente sorpresa con el apoyo Tenga en cuenta que si la plataforma implementa solucin de cable (ya sea directamente oa travs de un SIOM con repetidor), en un puerto, entonces esto podra ser ajustado. Programas BIOS este campo con un 0 para CEM / SIOM FFs. Este bit se utiliza por el hardware IIO para determinar si una transicin de DL_active a DL_Inactive debe ser tratada como una sorpresa hacia abajo de error o no. Si un puerto est asociado con una ranura de conexin en caliente y el bit sorpresa de conexin se ha establecido, cualquier transicin a DL_Inactive no se considera un error. Consulte la especificacin PCI Express Base, Versin 2.0 para ms detalles. 4 RW-O 0h energa actual Indicador Este bit indica que el indicador de encendido se lleva a cabo para esta ranura y es controlados elctricamente por el chassis.0: indica que un indicador de energa que es controlado elctricamente por el chasis no est presente 1: indica que el indicador de encendido que est controlado elctricamente por el chasis presentar Programas BIOS este campo con un 1 para la CEM / SIOM FFs y un 0 para cable expreso. Configuracin del procesador de E / S integradas (IIO) Registra 156 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.57 SLTCON: PCI Express Slot control

El registro de control Slot identifica los parmetros de control especficos ranura PCI Express para operaciones como la conexin en caliente y de administracin de energa. Advertencia: Cualquier escritura en este registro el bit Completado comando en el registro SLTSTS, Slo si se establece el bit de habilitacin de VPP para el puerto. Si se establece el bit de habilitacin de puertos de VPP (es decir, de conexin en caliente para esa ranura est activada), a continuacin, se han completado las acciones necesarias en VPP antes de que el bit Completado comando se encuentra en el registro SLTSTS. Si el bit de habilitacin de VPP para el puerto es clara, entonces la escritura simplemente actualiza este registro (ver bit individual definiciones de los datos), pero el bit Completado comando en el registro SLTSTS no es establecido. 3 RW-O 0h Atencin Presente Indicador Este bit indica que Un indicador de atencin se implementa para esta ranura y es controlados elctricamente por el chassis0: indica que un indicador de atencin que se controlado elctricamente por el chasis no est presente 1: indica que Un indicador de atencin que se controla elctricamente por el chasis est presente Programas BIOS este campo con un 1 para la CEM / SIOM FFs. 2 RW-O 0h LMR sensor de presencia Este bit indica que un sensor de LMR se implementa en el chasis para este slot.0: indica que un sensor de LMR no est presente 1: indica que un sensor MRL est presente Programas BIOS este campo con un 0 para SIOM / expreso por cable y con 0 o 1 de CEM dependiendo del diseo del sistema. 1 RW-O 0h actual controlador de potencia Este bit indica que un controlador de potencia controlable de software se implementa en el chasis para este slot.0: indica que un controlador de potencia controlable software es no est presente 1: indica que un controlador de potencia controlable de software est presente Programas BIOS este campo con un 1 para la CEM / SIOM FFs y un 0 para cable expreso. 0 RW-O 0h Atencin Button Present Este bit indica que la seal de evento de botn de atencin se dirige (de ranura o en placa en el chasis) al controlador de conexin en caliente del IIO. 0: indica que una seal de botn de atencin se dirige al IIO 1: indica que un botn de atencin no se dirige al IIO Programas BIOS este campo con un 1 para la CEM / SIOM FFs. SLTCAP Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1A4h Bit Attr defecto Descripcin SLTCON Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1A8h Bit Attr defecto Descripcin 15:13 RV 0h reservados 12 RWS datos 0b Enlace estado de capa Cambiado Habilitar Cuando se establece en 1, este campo permite la notificacin al software de enlace de datos capa de enlace Se cambia campo Activo 11 RW 0b electromecnico de control de bloqueo Cuando el software escribe un 1 en este bit, IIO pulsos del pin por EMIL; PCI Express Module Servidores / Estaciones de Electromecnica Spec Rev 1.0. Escribe de 0 no tiene ningn efecto. Este bit siempre devuelve un 0 cuando se lee. Si el bloqueo electromecnico es no se han aplicado, entonces o bien una escritura de 1 o 0 para este registro no tiene ningn efecto.

Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 157 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 10 RWS control regulador de la energa 1b si un controlador de potencia se lleva a cabo, cuando se establece por escrito el estado de energa de la ranura por las codificaciones definidas. Lee de este campo debe reflejar el valor de la ltimas escritura, incluso si el comando de conexin correspondiente no se ejecuta pero al el VPP, a menos que los problemas de software a escribir sin esperar a que el comando anterior para completar en cuyo caso el valor ledo es undefined.0: Encendido 1: Apagado 09:08 RW 3h control Indicador de encendido Si se implementa un indicador de encendido, escribe a este registro establecido el indicador de encendido para el estado escrito. Lee de este campo debe reflejar el valor de la ltima escritura, incluso si el comando de conexin correspondiente no se ejecuta pero al VPP, a menos que los problemas de software a escribir sin esperar la orden anterior para completa, en cuyo caso el valor ledo es undefined.00: Reservado. 01: En 10: Blink (IIO impulsa 1,5 Hz onda cuadrada de chasis montado LEDs) 11: Off Cuando este registro se escribe, el evento se sealiza a travs de los pines virtuales del IIO ms de un puerto SMBus dedicado. IIO no genera los mensajes Power_Indicator_On / Off / Blink sobre PCI Exprese cuando este campo se escribe en el software. 07:06 RW 3h Atencin Indicador de control Si se implementa un indicador Atencin, escribe a este registro establecer la Atencin Indicador de los state.Reads escritas de este campo refleja el valor de la ltima escribir, incluso si el comando de conexin en caliente correspondiente no se ejecuta todava en el VPP, a menos que los problemas de software a escribir sin esperar la orden anterior para completar en cuyo caso el valor ledo es indefinido. 00: Reservado. 01: En 10: Blink (El IIO impulsa 1,5 Hz onda cuadrada) 11: Off Cuando este registro se escribe, el evento se sealiza a travs de los pines virtuales del IIO ms de un puerto SMBus dedicado. IIO no genera los mensajes Attention_Indicator_On / Off / Blink sobre PCI Exprese cuando este campo se escribe en el software. 5 RW 0h interrupcin de conexin en caliente Habilitar Cuando se establece en 1b, este bit permite la generacin de interrupcin MSI Hot-Plug (y no suceso de activacin) en los eventos de conexin y habilitados, siempre el modo ACPI de conexin en caliente es disabled.0: desactiva la generacin de interrupcin en los eventos de conexin en caliente. 1: activa generacin de interrupciones en los eventos de conexin en caliente 4 RW Comando 0h Completado Interrupt Enable Este campo permite la generacin de interrupciones de conexin en caliente (y no despert evento) cuando un comando se completa con el controlador de conexin conectado a la PCI Express PORT0: deshabilita las interrupciones de conexin en caliente en una terminacin del comando por un conexin en caliente Controlador 1: Habilita las interrupciones de conexin en caliente en una terminacin del comando por un controlador de conexin en caliente 3 RW 0h Presence Detect Cambiado Habilitar

Este bit permite la generacin de interrupciones de conexin en caliente o mensajes estela a travs de un detectar la presencia cambiado event.0: generacin desactiva las interrupciones de conexin en caliente o mensajes estela cuando detecta la presencia de eventos cambiado sucede. 1 - Habilita la generacin de interrupciones de conexin en caliente o mensajes de vigilia cuando una presencia sucede evento detectar cambiado. 2 RW Sensor LMR 0h Cambiado Habilitar Este bit permite la generacin de interrupciones de conexin en caliente o mensajes estela a travs de un LMR Sensor cambi event.0: desactiva la generacin de interrupciones de conexin en caliente o estela mensajes cuando ocurre un evento de cambio de sensor LMR. 1: Activa la generacin de interrupciones de conexin en caliente o mensajes estela cuando un LMR Sucede sensor de evento de cambio. SLTCON Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1A8h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 158 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.58 SLTSTS: PCI Express Slot Status Registro The Express Slot Status registro PCI define la informacin de estado importante para operaciones como la conexin en caliente y de administracin de energa. 1 RW 0h Alimentacin Fallo detectado Habilitar Este bit permite la generacin de interrupciones de conexin en caliente o mensajes estela a travs de un error de alimentacin event.0: generacin deshabilita las interrupciones de conexin en caliente o mensajes estela cuando ocurre un evento de fallo de alimentacin. 1: Activa la generacin de interrupciones de conexin en caliente o mensajes estela cuando un poder sucede evento de fallo. 0 RW 0h botn de atencin Presionado Habilitar Este bit permite la generacin de interrupciones de conexin en caliente o mensajes estela a travs de un atencin botn presionado event.0: desactiva la generacin de interrupciones de conexin en caliente o despertar mensajes cuando se pulsa el botn de atencin. 1: Activa la generacin de interrupciones de conexin en caliente o mensajes estela cuando la atencin se pulsa el botn. SLTCON Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1A8h Bit Attr defecto Descripcin SLTSTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1AAh Bit Attr defecto Descripcin 15:09 RV 0h reservados 8 RW1C 0h enlace de datos del estado de capa Cambiado Este bit se establece (si no est ya configurado) cuando el estado del enlace de datos capa de enlace Poco activa en los cambios de estado de enlace de registro. Software debe leer Nivel de Enlace Campo activo para determinar el estado del enlace antes de iniciar los ciclos de configuracin a la dispositivo caliente enchufado. 7 RO 0h electromecnico Estado Latch Cuando se lee este registro devuelve el estado actual de la electromecnica Bloqueo (el pin Emils) que tiene las codificaciones definidas como: 0b Electromecnica Interlock Disengaged 1b enclavamiento electromecnico Comprometido 6 RO Presence Detect 0h Estado Para puertos con ranuras (donde el Slot Implementado bits del PCI Express

Capacidades de Registros es 1b), este campo es el OR lgico de la Deteccin de presencia situacin determinada a travs de un mecanismo en banda y banda lateral pins Detectar actuales. Consulte cmo PCI Express * Base especificacin, la revisin 2.0 de la forma en la inband Presence Detect funciona el mecanismo (ciertos estados en los LTSSM constituyen tarjeta presente "y otras no). 0: Tarjeta / Mdulo / Cable slot Slot vaco o por cable ocupada pero no accionado 1: Tarjeta / Mdulo Presente en la ranura (con o sin motor) o el cable presente y impulsado en el otro extremo Para los puertos sin ranuras, IIO hardwires este bit a 1 ter. Nota: OS podra confundirse cuando se ve un vaco expreso RP PCI es decir, 'no slots + ninguna presencia ", ya que esta empresa no est permitida en la especificacin. As BIOS debe ocultar todos los dispositivos RPs reservadas en el espacio de configuracin IIO, a travs de la DEVHIDE inscribirse en Intel QPI configuracin espacial Registro. 5 RO 0h LMR Estado Sensor Este bit indica el estado de un sensor MRL si es implemented.0: MRL Cerrado 1: MRL abierto 4 RW1C Comando 0h Completado Este bit es activado por el IIO cuando el comando de conexin ha terminado y el hotplug controlador est listo para aceptar un comando posterior. Es posteriormente aprobado por el software despus de que el campo ha sido leda y procesada. Este bit proporciona hay garanta de que la accin correspondiente al comando se ha completado. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 159 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.3.59 ROOTCON: Control raz PCI Express Dispositivo 3, funcin 0, 1ACh Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.54, "ROOTCON: Control Root PCI Express" en la pgina 66. Por favor notar las diferencias de compensacin. 3.3.3.60 ROOTCAP: Capacidades de raz PCI Express Dispositivo 3, funcin 0, 1AEh Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documenta en RP Seccin 3.2.5.55, "ROOTCAP: PCI Capacidades raz Express" en la pgina 67. Por favor notar las diferencias de compensacin. 3.3.3.61 ROOTSTS: PCI Express de estado Root Dispositivo 3, funcin 0, 1B0h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documenta en RP Seccin 3.2.5.56, "ROOTSTS: PCI Express de estado Root" en la pgina 67. Por favor notar las diferencias de compensacin. 3.3.3.62 DEVCAP2: Capacidades de dispositivos PCI Express Registro Dispositivo 3, funcin 0, 1B4h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documenta en RP Seccin 3.2.5.57, "DEVCAP2: PCI Express 2 Capacidades de dispositivo Registrarse "en la pgina 68. Por favor notar las diferencias de compensacin. 3.3.3.63 DEVCAP2: Capacidades de dispositivos PCI Express Registro Dispositivo 3, funcin 0, 1B8h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documenta en RP Seccin 3.2.5.57, "DEVCAP2: PCI Express 2 Capacidades de dispositivo Registrarse "en la pgina 68. Por favor notar las diferencias de compensacin. 3 RW1C Presence Detect 0h cambiado Este bit es activado por el IIO cuando Detectar evento Changed se detecta una presencia. Es posteriormente aprobado por el software despus de que el campo ha sido ledo y processed.Onboard lgica por ranura debe establecer la seal correspondiente VPP este bit inactivas si el Presencia FF / sistema no es compatible fuera de la banda de detectar. 2 RW1C Sensor LMR 0h Cambiado Este bit es activado por el IIO cuando se detecta un sensor evento Changed LMR. Es

posteriormente aprobado por el software despus de que el campo ha sido ledo y processed.Onboard lgica por ranura debe establecer la seal correspondiente VPP este bit inactivas si el FF / sistema no admite LMR. 1 RW1C Alimentacin Fallo 0h Detectado Este bit es activado por el IIO cuando un evento de fallo de potencia se detecta por el poder controlador. Posteriormente, se borra el software despus del campo ha sido ledo y lgica processed.On a bordo por ranura debe establecer la seal VPP correspondiendo este bit inactiva si el FF / system no admite la deteccin de fallos de alimentacin. 0 RW1C botn de atencin 0h Presionado Este bit es activado por el IIO cuando se pulsa el botn de atencin. Es posteriormente aprobado por el software despus de que el campo ha sido ledo y lgica processed.On a bordo por ranura debe establecer la seal correspondiente VPP este bit inactivas si el FF / sistema no es compatible con botn de atencin. IIO silenciosamente descarta el mensaje Attention_Button_Pressed si se reciben de PCI Expresar enlace sin actualizar este bit. SLTSTS Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1AAh Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 160 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.64 DEVCTRL2: PCI Express Dispositivo de control 2 Registro 3.3.3.65 LNKCAP2: PCI Capacidades Link Express 2 Registro Dispositivo 3, funcin 0, 1BCh Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.59, "LNKCAP2: Capacidades Enlace PCI Express 2" en la la pgina 70. Por favor notar las diferencias de compensacin. 3.3.3.66 LNKCON2: PCI Express de control de enlace 2 Registro Dispositivo 3, funcin 0, 1C0h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.60, "Intel QuickData TechnologyLNKCON2: PCI Expreso Enlace Control 2 Registrarse "en la pgina 71. Por favor notar las diferencias de compensacin. 3.3.3.67 LNKSTS2: PCI Express Link Status Register 2 Dispositivo 3, funcin 0, 1C2h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.61, "LNKSTS2: PCI Express Link Status Register 2" en la la pgina 72. Por favor notar las diferencias de compensacin. DEVCTRL2 Bus: 0 Dispositivo: 3 Funcin: 0 Desplazamiento: 1B8h Bit Attr defecto Descripcin 15:06 RV 0h reservados 5 RW 0b Alternativa Interpretacin RID Habilitar Cuando se establece en 1b, ARI est habilitado para el EP NTB. Nota: Por lo general, se requiere la identificacin del dispositivo de 5 bits a cero en el RID que consiste en BDF, pero cuando ARI est activado, el DF 8 bits se interpreta ahora como una funcin No. 8 bits con el nmero de dispositivo igual a cero implcita. 4 RW-V 0b Finalizacin Tiempo de espera Desactivar Cuando se establece en 1b, este bit desactiva el mecanismo de tiempo de espera de finalizacin para todos NP tx que las cuestiones IIO en el enlace PCIe / DMI y en el caso de Intel QuickData Tecnologa, para todos NP tx que las cuestiones DMA aguas arriba. Cuando 0b, tiempo de espera de la finalizacin enabled.Software se puede cambiar este campo, mientras que hay un trfico activo en la RP. 03:00 RW-V 0h Finalizacin Valor de tiempo de espera en NP Tx que las cuestiones IIO en PCIe En dispositivos que admiten Finalizacin de programacin de tiempo de espera, este campo permite

software del sistema para modificar el rango de tiempo de espera de finalizacin. El siguiente codificaciones y rangos de tiempo de espera correspondientes se definen: 0000b = 10 ms a 50 ms 0001b = Reservado (IIO alias 0000b) 0010b = Reservado (IIO alias 0000b) 0101b = 16 ms a 55 ms 0110b = 65ms a 210ms 1001b = 260ms a 900ms 1010b = 1s 3.5s 1101b = 4s a 13s 1110b = 17s a 64s Cuando el software selecciona 17s a 64s gama, Seccin 3.2.6.4, "CTOCTRL: Finalizacin Control de Tiempo de espera "en la pgina 97 controla an ms el valor de tiempo de espera dentro de ese rango. Para el resto de los rangos seleccionados por el sistema operativo, el valor de tiempo de espera dentro de ese rango se fija en Hardware IIO. El software puede cambiar este campo, mientras que hay un trfico activo en el puerto raz. Este valor tambin se puede utilizar para controlar Tiempo de espera de PME_TO_ACK. Eso es establece este campo el valor de tiempo de espera para recibir un mensaje PME_TO_ACK despus de un PME_TURN_OFF mensaje ha sido transmitido. El tiempo de espera PME_TO_ACK slo tiene sentido si el bit 6 de MISCCTRLSTS registro se establece en una 1b. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 161 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.3.68 ERRINJCAP: Expreso Error Capacidad de inyeccin PCI Dispositivo 3, funcin 0, 1D0h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.1, "ERRINJCAP: PCI Express Error Capacidad de inyeccin" en la pgina 95. 3.3.3.69 ERRINJHDR: PCI Express Error inyeccin Capacidad Header Dispositivo 3, funcin 0, Offset D4h. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.2, "ERRINJHDR: Expreso Error Capacidad de inyeccin PCI Header "en la pgina 96. 3.3.3.70 ERRINJCON: Expreso Error inyeccin Registro de control PCI Dispositivo 3, funcin 0, 1D8h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.3, "ERRINJCON: Error de Control de Inyeccin PCI Express Registrarse "en la pgina 96. 3.3.3.71 CTOCTRL: Control de Tiempo de espera de finalizacin Dispositivo 3, funcin 0, 1E0h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.4, "CTOCTRL: Finalizacin de control de tiempo de espera" en la la pgina 97. 3.3.3.72 XPCORERRSTS: XP corregible estado de error Dispositivo 3, funcin 0, 200h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documenta en RP Seccin 3.2.6.5, "XPCORERRSTS: XP corregible estado de error" en la la pgina 97. 3.3.3.73 XPCORERRMSK: XP corregible Mscara Error Dispositivo 3, funcin 0, 204h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.6, "XPCORERRMSK: XP corregible Error Mask" en la la pgina 97. 3.3.3.74 XPUNCERRSTS: XP Uncorrectable estado de error Dispositivo 3, funcin 0, 208H Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documenta en RP Seccin 3.2.6.7, "XPUNCERRSTS: XP Uncorrectable estado de error" en la

la pgina 98. 3.3.3.75 XPUNCERRMSK: XP Uncorrectable Mscara Error Dispositivo 3, funcin 0, 20CH Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.8, "XPUNCERRMSK: XP Uncorrectable Error Mask" en la la pgina 98. 3.3.3.76 XPUNCERRSEV: XP Uncorrectable Error Gravedad Dispositivo 3, funcin 0, 210h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.8, "XPUNCERRMSK: XP Uncorrectable Error Mask" en la la pgina 98. Configuracin del procesador de E / S integradas (IIO) Registra 162 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.77 XPUNCERRSEV: XP Uncorrectable Error Gravedad Dispositivo 3, funcin 0, 214h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.10, "XPUNCERRPTR: XP Uncorrectable Error Puntero" en la pgina 99. 3.3.3.78 UNCEDMASK: Uncorrectable Detect Error Mask Estado Dispositivo 3, funcin 0, 218H Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.11, "UNCEDMASK: Error no corregible detectar el estado Mscara "en la pgina 100. 3.3.3.79 COREDMASK: corregible error Detect Mscara Estado Dispositivo 3, funcin 0, 21CH Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.12, "COREDMASK: error corregible detectar el estado Mscara "en la pgina 100. 3.3.3.80 RPEDMASK: Puerto raz Detect Error Mask Estado Dispositivo 3, funcin 0, 220h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.13, "RPEDMASK: Puerto raz Error Detectar Mscara de estado" en la pgina 101. 3.3.3.81 XPUNCEDMASK: XP Uncorrectable Detect Error Mask Dispositivo 3, funcin 0, 224H Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.14, "XPUNCEDMASK: XP error incorregible Deteccin Mscara "en la pgina 101. 3.3.3.82 XPCOREDMASK: XP corregible error Detect Mask Dispositivo 3, funcin 0, 228H Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.15, "XPCOREDMASK: XP error corregible Deteccin Mscara "en la pgina 101. 3.3.3.83 XPGLBERRSTS: XP Status Error Global Dispositivo 3, funcin 0, 230h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documenta en RP Seccin 3.2.6.16, "XPGLBERRSTS: XP estado de error global" en la pgina 102. 3.3.3.84 XPGLBERRPTR: XP Pointer Error Global Dispositivo 3, funcin 0, 232H Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.17, "XPGLBERRPTR: XP Pointer Error global" en la pgina 102. 3.3.3.85 PXP2CAP: Secondary PCI Express Extended Capacidad Header Dispositivo 3, funcin 0, 250 h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.92, "PXP2CAP: Secondary PCI Express Extended Capacidad de entrada "en la pgina 94. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 163 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra

3.3.3.86 LNKCON3: Link Control 3 Registro Dispositivo 3, funcin 0, 254H Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.5.93, "LNKCON3: Link Control 3 Registro" en la pgina 95. 3.3.3.87 LNERRSTS: Carril Error Status Registro Dispositivo 3, funcin 0, 258h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documenta en RP Seccin 3.2.6.18, "LNERRSTS: Carril Error Status Register" en la pgina 103. 3.3.3.88 LN [0:3] EQ: Carril del 0 al carril 3 Control de Nivelacin Dispositivo 3, funcin 0, Offset 25Ch, 25Eh, 260h, 262H. Existe este registro tanto en RP y Modos NTB. Est documentado en RP Seccin 3.2.7.1, "LN [0:3] EQ: Carril del 0 al carril 3 Control de Nivelacin "en la pgina 106. 3.3.3.89 LN [04:07] EQ: Carril Carril 4 a 7 Control de Nivelacin Dispositivo 3, funcin 0, Offset 264H, 266h, 268h, 26Ah. Existe este registro tanto en RP y Modos de obstculos no arancelarios. Est documentado en RP Seccin 3.2.7.2, "LN [04:07] EQ: Carril 4 al carril 7 Control de Nivelacin "en la pgina 108. 3.3.3.90 LN [08:15] EQ: Carril 8 aunque carril 15 Control de Nivelacin Dispositivo 3, funcin 0, Offset 26CH, 26Eh, 270H, 272H. Existe este registro tanto en RP y Modos de obstculos no arancelarios. Est documentado en RP Seccin 3.2.7.3, "LN [08:15] EQ: Carril 8 aunque Carril 15 Control de Nivelacin "en la pgina 109. 3.3.3.91 LER_CAP: Live Capacidad de Recuperacin de Errores Dispositivo 3, funcin 0, 280h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.19, "LER_CAP: Live capacidad de recuperacin de errores" en pgina 103. 3.3.3.92 LER_HDR: Live Error de recuperacin Capacidad Header Dispositivo 3, funcin 0, 284h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.20, "LER_HDR: Live Error de recuperacin Capacidad Header" en la pgina 104. 3.3.3.93 LER_CTRLSTS: Error en vivo Control de Recuperacin y estado Dispositivo 3, funcin 0, 288h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documenta en RP Seccin 3.2.6.21, "LER_CTRLSTS: Error en vivo de Control y Recuperacin Estado "en la pgina 104. 3.3.3.94 LER_UNCERRMSK: Live Error de recuperacin Uncorrectable Mscara Error Dispositivo 3, funcin 0, 28Ch Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.22, "LER_UNCERRMSK: Recuperacin de Errores en vivo Uncorrectable Error Mask "en la pgina 104. Configuracin del procesador de E / S integradas (IIO) Registra 164 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.3.95 LER_XPUNCERRMSK: Live Error de recuperacin de XP Uncorrectable Mscara Error Dispositivo 3, funcin 0, 290h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.23, "LER_XPUNCERRMSK: Live Error de recuperacin de XP Uncorrectable Error Mask "en la pgina 105. 3.3.3.96 LER_RPERRMSK: Live Error de recuperacin Uncorrectable Mscara Error Dispositivo 3, funcin 0, 294h Offset. Existe este registro tanto en RP y los modos de obstculos no arancelarios. Es documentado en RP Seccin 3.2.6.24, "LER_RPERRMSK: Live Error de recuperacin Puerto raz Mscara de error "en la pgina 106. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 165 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.4 Los registros de configuracin PCI Express (Secundario NTB) 3.3.5 Registro de Configuracin mapa (NTB Secundario)

Esta seccin incluye los registros de configuracin del espacio laterales secundarias obstculos no arancelarios. Cuando se configura como una BNA hay dos lados para discutir de registros de configuracin. El lado primario del espacio de configuracin del NTB se encuentra en el dispositivo 3, Funcin 0 con respecto a la arena Puente -EP/EX y un lado secundario de la NTB de el espacio de configuracin se encuentra en alguna de bus enumerado en otro sistema y hace no existir como espacio de configuracin en el sistema local de arena puente -EP/EX en cualquier lugar El "Bus: M" de la descripcin del registro siguiente: el nmero de autobuses es variable. Este nmero de bus se asigna y considerada por el sistema remoto. Tabla 3-11. Dispositivo Funcin 0 0 (puente no transparente) Configuracin Mapa 0x00h 0xFCh (Hoja 1 de 2) DID VID 0h MSIXMSGCTRL MSIXNXTPT R MSIXCAPID 80h PCISTS PCICMD 4h TABLEOFF_BIR 84h CCR RID 8h PBAOFF_BIR 88h BIST HDR PLAT CLSR Ch. 8Ch SB01BASE 10h PXPCAP PXPNXTPTR PXPCAPID 90h 14h DEVCAP 94h SB23BASE 18h DEVSTS DEVCTRL 98h 1Cr LNKCAP 9Ch SB45BASE 20h LNKSTS LNKCON A0h 24h A4h 28h A8h SID SUBVID 2Cr ACh 30h B0h CAPPTR 34h DEVCAP2 B4h 38h DEVCTRL2 B8h MAXLAT MINGNT INTPIN INTL 3Ch LNKCAP2 BCH 40h LNKSTS2 LNKCON2 C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h SSCNTL D4h 58h D8H 5Ch DCh MSICTRL MSINXTPTR MSICAPID 60h PMCAP E0h MSIAR 64h PMCSR E4H MSIUAR 68h E8h MSIDR 6Ch ECh MSIMSK 70h F0h Configuracin del procesador de E / S integradas (IIO) Registra 166 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 MSIPENDING 74h F4H 78h F8h FCh 7CH Tabla 3-12. Dispositivo Funcin 0 0 (puente no transparente) Configuracin Mapa 0x100h 0x1FCh

PXP2CAP 100h 180h LNERRSTS 104h 184h LN1EQ LN0EQ 108h 188 H LN3EQ LN2EQ 10CH 18CH LN5EQ LN4EQ 110h 190h LN7EQ LN6EQ 114h 194h LN9EQ LN8EQ 118h 198h LN11EQ LN10EQ 11CH 19Ch LN13EQ LN12EQ 120h 1A0h LN15EQ LN14EQ 124H 1A4h 128H 1A8h 12Ch 1ACh 130h 1B0h 134h 1B4h 138H 1B8h 13CH 1BCh 140h 1C0h 144h 1C4h 148h 1C8h 14Ch 1CCh 150h 1D0h 154H 1D4h 158h 1D8h 15CH 1DCh 160h 1E0h 164h 1E4h 168h 1E8h 16Ch 1ECh 170h 1F0h 174H 1F4h 178h 1F8h 17Ch 1FCh Tabla 3-11. Dispositivo Funcin 0 0 (puente no transparente) Configuracin Mapa 0x00h 0xFCh (Hoja 2 de 2) Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 167 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.5.1 VID: Identificacin de proveedores 3.3.5.2 DID: Identificacin del dispositivo 3.3.5.3 PCICMD: Comando PCI Este registro define el registro de comando compatible PCI 3.0 valores aplicables a PCI Expresar el espacio. VID Bus: Device M: 0 Funcin: 0 Desplazamiento: 0h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 500 h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 500 h Bit Attr defecto Descripcin 15:00 RO Nmero de Identificacin del Proveedor 8086h El valor es asignado por el PCI-SIG a Intel.

DID Bus: Device M: 0 Funcin: 0 Desplazamiento: 02h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 502H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 502H Bit Attr defecto Descripcin 15:00 Nmero de identificacin del dispositivo 3C0Fh RO El valor es asignado por Intel para cada producto. Por Procesador IIO NTB Secundaria Punto final, el ID de dispositivo es 0x3C0F. PCICMD Bus: Device M: 0 Funcin: 0 Desplazamiento: 04h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 504H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 504H Bit Attr defecto Descripcin 15:11 RV 0h reservados 10 RW 0b INTxDisable Interrumpir Deshabilitar. Controla la capacidad del puerto PCI Express para generar INTx mensajes. Este bit no afecta a la capacidad del procesador de interrupcin ruta mensajes recibidos en el puerto PCI Express. Sin embargo, este bit controla el generacin de interrupciones heredadas a la DMI de errores PCI Express detecta internamente en este puerto (por ejemplo, con formato incorrecto TLP, error de CRC, tiempo de finalizacin a cabo etc), o cuando se reciben mensajes de error RP o interrupciones debido a eventos CV / PM generada en el modo tradicional dentro del procesador. Consulte el registro INTPIN en Seccin 3.3.5.17, "INTPIN: Pin de interrupcin" en la pgina 175 para la interrupcin de enrutamiento DMI.1: modo de interrupcin legado est desactivado 0: modo de interrupcin legado est habilitado 9 RO 0b Fast Back-to-Back Habilitar No aplica para PCI Express debe ser cableado a 0. Configuracin del procesador de E / S integradas (IIO) Registra 168 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.5.4 PCISTS: PCI Estado El registro de estado PCI es un registro de estado de 16 bits que informa de la aparicin de diversos eventos asociados con el lado primario del puente PCI-PCI "virtual" incrustados en Puertos PCI Express y laterales tambin primordial de los otros dispositivos en el bus interno IIO. 8 RO 0b SERR Activar Para los puertos PCI Express / DMI, este campo permite notificar a la lgica error ncleo interno de que se produzca un error incorregible (mortal o no mortal) en el puerto. La lgica error ncleo interno del IIO decide si / cmo escalar el error ms (Pines / mensaje, y as sucesivamente). Este bit tambin controla la propagacin de PCI Express Mensajes ERR_FATAL y ERR_NONFATAL recibidos desde el puerto hasta el interior IIO ncleo error logic.1: generacin de errores fatales y no fatales y fatales y no fatales reenvo de mensajes de error se activa 0: generacin de error fatal y no fatal y el mensaje de error fatal y no fatal el reenvo est deshabilitado Consulte PCI Express * Base especificacin, revisin 2.0 para ms informacin sobre este bit est se utiliza junto con otros bits de control en el registro de control de raz para errores de reenvo detectados en la interfaz PCI Express para el error de ncleo del sistema

lgica. 7 RO 0b IDSEL Stepping / Espera control de ciclos No aplica para PCI Express debe ser cableado a 0. 6 RW 0b Parity Error Respuesta Para los puertos PCI Express / DMI, IIO ignora este bit y hace siempre ECC / paridad control y sealizacin de datos / direcciones de las transacciones con origen y destino IIO. Este aunque poco afecta a la configuracin del bit 8 en la Seccin 3.3.5.4, "PCISTS: PCI Estado" en la pgina 168. 5 paleta VGA RO 0b snoop Habilitar No aplica para PCI Express debe ser cableado a 0. 4 Memoria 0b RO Escribir e invalidar Habilitar No aplica para PCI Express debe ser cableado a 0. 3 RO 0b Ciclo Especial Habilitar No aplica para PCI Express debe ser cableado a 0. 2 RW 0b Bus Master Enable 1: Cuando este bit est establecido, el PCIe NTB reenviar las peticiones de memoria que recibe en su interfaz interna primaria a su secundaria enlace externo interface.0: Cuando este bit est claro, el PCIe NTB no transmita las peticiones de memoria que recibe en su interfaz interna primaria. Peticiones recibidas en la memoria interfaz interna primaria se devolver al solicitante como no compatible Pide UR. Las solicitudes que no sean solicitudes de memoria no estn controlados por este bit. El valor por defecto de este bit es 0b. 1 RW 0b Espacio Memoria Activa 1: Activa rango de memoria de un puerto PCI Express registra a decodificar como vlido direcciones de destino para las transacciones de side.0 secundario: Desactiva una PCI Express registros rango de memoria del puerto (incluyendo la gama registros de configuracin registros) a descodificar como direcciones de destino vlidos para las transacciones de secundaria lado. todos los accesos de la memoria recibida del lado secundario se UR'ed 0 RO 0b IO Espacio Activa Controla la respuesta de un dispositivo para accesos espacio de E / S. Un valor de 0 desactiva el respuesta del dispositivo. Un valor de 1 permite que el dispositivo para responder a los accesos del espacio de E / S. Estado despus de RST # es 0.NTB no soporta E / S accesos espaciales. Cableado a 0 PCICMD Bus: Device M: 0 Funcin: 0 Desplazamiento: 04h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 504H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 504H Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 169 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra PCISTS Bus: Device M: 0 Funcin: 0 Desplazamiento: 06h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 506H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 506H Bit Attr defecto Descripcin 15 RW1C 0b Detectado error de paridad

Este bit es activado por un dispositivo cuando se recibe un paquete en el lado primario con un error de datos no se puede corregir (es decir, un paquete con el bit veneno o un incorregible Se ha detectado datos de error ECC en la interfaz de XP-DP, cuando se realiza la comprobacin de ECC) o una direccin / control de errores de paridad no se puede corregir. El ajuste de este bit es independientemente del bit de error de respuesta Paridad (PERRE) en el registro PCICMD. 14 RO 0b sealiza error del sistema 1: El dispositivo inform errores fatales / no fatal (y no corregible) se detect en su interfaz PCI Express a travs de la ERR [02:00] botones o mensajes al PCH, con Serre-bit activado. Software borra este bit por escribir un '1 'a la misma. Para los puertos expreso Este bit tambin se activa (cuando SERR bit de habilitacin se establece) cuando un FATAL / NO FATAL mensaje se enva desde el vnculo expreso de los ERR [02:00] botones o para PCH a travs de un mensaje. Tenga en cuenta que los errores de 'ncleo' IIO interna (como error de paridad en el interior colas) no se notifican a travs de este bit.0: El dispositivo no report un fatal / no fatal error 13 RW1C 0b Recibido Maestro Abortar Este bit se establece cuando un dispositivo experimenta una condicin de maestro de abortar en una transaccin que domina en la interfaz principal (bus interno IIO). Tenga en cuenta que ciertos errores podra ser detectado a la derecha en la interfaz PCI Express y las transacciones podra no "propagar" a la interfaz principal antes de que se detect el error (por ejemplo, accesos a la memoria por encima de TOCM en los casos en que la lgica de la interfaz PCIe en s podra tener visibilidad TOCM). Estos errores no causan este bit a activar, y se presentan a travs de los bits de error de interfaz PCI Express (registro de estado secundario). Condiciones que causa bit 13 se establece, incluye: Dispositivo recibe una terminacin en el primario interfaz (bus interno del IIO) con la solicitud no compatible o master abortar estado de finalizacin. Esto incluye el estado UR recibido en el lado primario de un PCI Puerto Express en terminaciones peer-to-peer tambin. Dispositivo tiene acceso a los agujeros en la regin principal direccin de memoria que son detectados por la direccin de origen QPI decodificador Intel. Otros maestros condiciones abortar detectados en el IIO bus interno entre los que figuran en la "Plataforma Arquitectura Especificacin IOH" captulo. 12 RW1C 0b Recibido Target Abortar Este bit se establece cuando un dispositivo experimenta una condicin completaron el aborto en un transaccin que domin en la interfaz principal (bus interno IIO). Tenga en cuenta que ciertos errores pueden ser detectados a la derecha en la interfaz PCI Express y los transacciones podran no "se propagan" a la interfaz principal antes de que el error es detectado (por ejemplo, accesos a memoria por encima de VTCSRBASE). Tales errores no causan este bit se configure y se informan a travs de la interfaz PCI expreso bits de error (Registro de estado secundario). Las condiciones que causan bit 12 de los engastes son: Device recibe una terminacin en la interfaz principal (bus interno del IIO) con completaron el aborto estado de finalizacin. Esto incluye el estado de CA recibida en la lado primario de un puerto PCI Express en terminaciones peer-to-peer tambin. Accesos a Intel QPI que devuelven un estado de finalizacin fallida Otras condiciones que completaron abortar detectados en el IIO bus interno entre los que figuran en la "Plataforma Arquitectura Especificacin IOH" captulo. 11 RW1C 0b sealizadas por objetivo Abortar Este bit se establece cuando el puerto hacia delante NTB un aborto (CA) completaron la finalizacin estado de la interfaz principal a la interfaz secundaria. 10:09 RO 0h DEVSEL # Timing No aplica para PCI Express. Cableado a 0. 8 RW1C 0b Master Data Error de paridad Este bit se establece si el Error de paridad de bits Respuesta en el registro PCI Comando se establece

y el solicitante recibe una realizacin envenenado en la interfaz secundaria o Solicitante enva una peticin de escritura envenenado (incluyendo MSI / MSI-X escribe) de la interfaz principal a la interfaz secundaria. Configuracin del procesador de E / S integradas (IIO) Registra 170 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.5.5 RID: Identificacin de revisiones 3.3.5.6 CCR: Cdigo de clase Este registro contiene el cdigo de clase para el dispositivo. 7 RO 0b Fast Back-to-Back No aplica para PCI Express. Cableado a 0. 6 RO 0b reservados 5 RO 0b 66 MHz capaz No aplica para PCI Express. Cableado a 0. 4 RO lista de capacidades 1b Este bit indica la presencia de una estructura de lista de capacidades 3 RO-V 0b INTx Estado Cuando se establece, indica que una interrupcin de emulacin INTx est pendiente internamente en el Funcin. 2:00 RV 0h reservados RID Bus: Device M: 0 Funcin: 0 Desplazamiento: 08h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 508h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 508h Bit Attr defecto Descripcin 07:00 RO 00h Revision_ID Refleja el ID de revisin Uncore despus de un reinicio. Refleja el ID de revisin de compatibilidad despus de BIOS escribe 0x69 en cualquier registro RID en cualquier funcin de la familia Xeon Intel E5. Aplicacin Nota: Leer y escribir peticiones desde el host a cualquier registro RID en cualquier Intel Xeon Procesador funcin Family E5 se redirige al clster IIO. Accesos a la Campo CCR tambin se redirigen debido a la alineacin DWORD. Es posible que JTAG accesos son directos, por lo que no siempre va a ser redirigido. PCISTS Bus: Device M: 0 Funcin: 0 Desplazamiento: 06h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 506H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 506H Bit Attr defecto Descripcin CCR Bus: Device M: 0 Funcin: 0 Desplazamiento: 09h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 509h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 509h Bit Attr defecto Descripcin

23:16 RO 06h de clases base Para el puerto PCI Express NTB este campo est cableado a 06h, que indica que es un "puente Dispositivo '. 15:08 RO 80h Sub-Class Para el puerto NTB PCI Express, este campo cableada a 80h para indicar un "otro puente escribir '. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 171 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.5.7 CLSR: Cacheline Tamao 3.3.5.8 PLAT: Temporizador de Latencia Primaria Este registro indica la porcin de tiempo mximo para una transaccin de explosin en el legado PCI 2.3 en la interfaz principal. No afecta / influir funcionalidad PCI Express. 3.3.5.9 HDR: tipo de cabecera Este registro identifica el diseo de encabezado del espacio de configuracin. 07:00 RO 00h a nivel de registro Interfaz de programacin Este campo est cableado a 00h para el puerto NTB PCI Express. CLSR Bus: Device M: 0 Funcin: 0 Desplazamiento: 0Ch Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 50CH Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 50CH Bit Attr defecto Descripcin 07:00 RW 0h Cacheline Tamao Este registro se establece como RW nicamente por razones de compatibilidad. Tamao Cacheline para IIO es Siempre 64B. Hardware IIO ignorar este ajuste. CCR Bus: Device M: 0 Funcin: 0 Desplazamiento: 09h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 509h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 509h Bit Attr defecto Descripcin PLAT Bus: Device M: 0 Funcin: 0 Desplazamiento: 0Dh Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 50dh Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 50dh Bit Attr defecto Descripcin 07:00 RO 0h Prim_Lat_timer Temporizador de Latencia Primaria No aplicable para PCI Express. Cableado a 00h. HDR Bus: Device M: 0 Funcin: 0 Desplazamiento: 0Eh Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 50Eh Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 50Eh Bit Attr defecto Descripcin 7 RO 0b dispositivo multifuncin

El valor predeterminado es bit a 0 para el puerto PCI Express NTB. 06:00 RO Layout Configuracin 00h Este campo identifica el formato de la disposicin de configuracin de cabecera. Es para type0 PCI Express NTB port.The defecto es 00h, lo que indica una "funcin no puente". Configuracin del procesador de E / S integradas (IIO) Registra 172 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.5.10 SB01BASE: Secundaria Direccin BAR 0/1 Base (Modo NTB PCIe) Este registro es BARRA 0/1 para el lado secundario de la NTB. Este registro de configuracin se puede modificar a travs de transacciones de configuracin de la secundaria lado de la NTB y tambin se puede modificar desde el lado primario de la NTB a travs de MMIO transaccin a la Seccin 3.3.7.9, "SBAR0BASE: BAR Secondary 0/1 Base de direcciones" en pgina 199. 3.3.5.11 SB23BASE: Secundaria Direccin BAR 2/3 Base (Modo NTB PCIe) Este registro es BAR 2/3 para el lado secundario de la NTB. Este registro de configuracin se puede modificar a travs de transacciones de configuracin de la secundaria lado de la NTB y tambin se puede modificar desde el lado primario de la NTB a travs de MMIO transaccin a la Seccin 3.3.7.9, "SBAR0BASE: BAR Secondary 0/1 Base de direcciones" en pgina 199. SB01BASE Bus: Device M: 0 Funcin: 0 Desplazamiento: 10h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 510H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 510H Bit Attr defecto Descripcin 63:15 RW 00h BAR Secondary 0/1 Base Este registro se refleja en el BAR 0/1 par de registros en el espacio de configuracin del lado secundario del NTB escrito por SW en un 32 KB alineacin. 14:04 RO 00h reservados Tamao fijo de 32 KB. 3 RW-O 1b prefetchable Puntos de BAR en la memoria prefetchable (predeterminado) puntos bar para no prefetchable memoria 02:01 RO Tipo 10b Tipo de memoria reclamado por BAR 2/3 es de 64 bits direccionables. 0 RO 0b Indicador espacio de memoria BAR recurso es memoria (en oposicin a la I / O). SB23BASE Bus: Device M: 0 Funcin: 0 Desplazamiento: 18h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 518h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 518h Bit Attr defecto Descripcin 63:12 RW 0h BAR Secundaria 2/3 Base Establece la ubicacin del BAR escrito por SWNOTE: El nmero de bits que son escritura en este registro es dictada por el valor cargado en el registro SBAR23SZ Seccin 3.3.3.24, "SBAR23SZ: BAR Secundaria 2/3 Size" en la pgina 138 de la BIOS en tiempo de inicializacin (BIOS antes de enumeracin PCI). SBAR23SZ indica la Para poco ms bajo de este campo de registro que se puede escribir en donde los valores vlidos son 12 -

39. Si SBAR23SZ se establece en 12, todos los bits se puede escribir. Si se establece en 39, entonces los bits 38:12 son de slo lectura y devolver los valores de 0. NOTA: Para el caso especial en que SBAR23SZ = '0 ', los bits 63:0 son todos RO = '0' dando lugar a la BAR est deshabilitado. NOTA: La direccin de la orden ms bajo es de 12 bits para ejecutar una granularidad mnima de 4 KB. 11:04 RO 00h reservados Granularidad debe ser de al menos 4 KB. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 173 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.5.12 SB45BASE: Secundaria barra de direcciones 4.5 Base Este registro es BAR 05.04 para el lado secundario de la NTB. Este registro de configuracin puede ser modificado a travs de transacciones de configuracin desde el lado secundario de los obstculos no arancelarios y Tambin se puede modificar desde el lado primario del NTB va transaccin MMIO a "BAR Direccin 5.4 Base Secundaria (SBAR4BASE)". 3.3.5.13 SUBVID: subsistema ID Vendor Este registro identifica un subsistema en particular. 3 1b RO prefetchable BAR puntos a la memoria prefetchable. 02:01 RO Tipo 10b Tipo de memoria reclamado por BAR 2/3 es de 64 bits direccionables. 0 RO 0b Indicador espacio de memoria BAR recurso es memoria (en oposicin a la I / O). SB23BASE Bus: Device M: 0 Funcin: 0 Desplazamiento: 18h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 518h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 518h Bit Attr defecto Descripcin SB45BASE Bus: Device M: 0 Funcin: 0 Desplazamiento: 20h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 520H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 520H Bit Attr defecto Descripcin 63:12 RW 0h BAR Secondary 4.5 Base Establece la ubicacin del BAR escrito por SWNOTE: El nmero de bits que son escritura en este registro es dictada por el valor cargado en el registro SBAR45SZ Seccin 3.3.3.25, "SBAR45SZ: BAR Secondary 05.04 Size" en la pgina 138 de la BIOS en tiempo de inicializacin (BIOS antes de enumeracin PCI). SBAR45SZ indica la Para poco ms bajo de este campo de registro que se puede escribir en donde los valores vlidos son 12 39. Si SBAR45SZ se establece en 12, todos los bits se puede escribir. Si se establece en 39, entonces los bits 38:12 son de slo lectura y devolver los valores de 0. Nota: Para el caso especial en que SBAR45SZ = '0 ', los bits 63:0 son todos RO = '0' dando lugar a la BAR est deshabilitado. Nota: La direccin de la orden ms bajo es de 12 bits para ejecutar una granularidad mnima de 4 KB.

11:04 RO 00h reservados Granularidad debe ser de al menos 4 KB. 3 1b RO prefetchable BAR puntos a la memoria prefetchable. 02:01 RO Tipo 10b Tipo de memoria reclamado por BAR 5.4 es de 64 bits direccionables. 0 RO 0b Indicador espacio de memoria BAR recurso es memoria (en oposicin a la I / O). Configuracin del procesador de E / S integradas (IIO) Registra 174 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.5.14 SID: Subsistema de Identidad Este registro identifica un subsistema en particular. 3.3.5.15 CAPPTR: Indicador de Capacidad El CAPPTR se utiliza para sealar a una lista enlazada de funciones adicionales implementadas por el dispositivo. Se proporciona la diferencia respecto a la primera serie de capacidades de registros situado en el Espacio compatible PCI. 3.3.5.16 INTL: Lnea de interrupcin El registro de interrupcin de lnea se utiliza para comunicar informacin de enrutamiento de lnea de interrupcin entre el cdigo de inicializacin y el controlador de dispositivo. Este registro no se utiliza en ms reciente SOs y es simplemente sigui de inmediato. SUBVID Bus: Device M: 0 Funcin: 0 Desplazamiento: 2Cr Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 52Ch Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 52Ch Bit Attr defecto Descripcin 15:00 RW-O 0000h Subsistema Vendor ID Este campo debe ser programado durante el inicio que indique el proveedor de la placa base. Cuando cualquier byte o combinacin de bytes de este registro se escriben, las cerraduras y el valor de registro no se pueden actualizar ms. SID Bus: Device M: 0 Funcin: 0 Desplazamiento: 2Eh Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 52Eh Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 52Eh Bit Attr defecto Descripcin 15:00 RW-O 0000h Subsistema ID Este campo debe ser programada durante la inicializacin del BIOS. Cuando cualquier byte o combinacin de bytes de este registro est escrito, las cerraduras valor del registro y no puede ser actualizado ms. CAPPTR Bus: Device M: 0 Funcin: 0 Desplazamiento: 34h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 534h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 534h Bit Attr defecto Descripcin 07:00 RW-O 60h Capacidad Pointer

Puntos a la primera estructura de capacidad para el dispositivo. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 175 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.5.17 INTPIN: Pin de interrupcin El Registro INTP identifica las interrupciones heredadas de INTA, INTB, INTC y INTD como determinado por BIOS / firmware. Estos son emulados sobre el puerto de DMI utilizando el Assert_Intx comandos apropiados. 3.3.5.18 MINGNT: Grant mnimo INTL Bus: Device M: 0 Funcin: 0 Desplazamiento: 3Ch Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 53Ch Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 53Ch Bit Attr defecto Descripcin 07:00 RW 00h de interrupcin de lnea Este bit es RW para los dispositivos que pueden generar un mensaje INTx legado y se necesita slo para fines de compatibilidad. INTPIN Bus: Device M: 0 Funcin: 0 Desplazamiento: 3Dh Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 53Dh Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 53Dh Bit Attr defecto Descripcin 07:00 RW-O 01h INTP Interrumpir Pin. Este campo define el tipo de interrupcin de generar para el PCI Expreso port.001: Generar INTA 010: Generar INTB 011: Generar INTC 100: Generar INTD Otros: Reservados BIOS / Configuracin de software tiene la capacidad de programar este registro una vez durante iniciar la creacin de la interrupcin correcta para el puerto. Nota: Si bien la especificacin PCI. define una sola lnea de interrupcin (INTA #) para una sola dispositivo de funcin, la lgica para la NTB ha sido modificado para satisfacer solicitudes de los clientes para programacin del pin de interrupcin. BIOS debe Siempre ajstelo en INTA # para el estndar de OS. MINGNT Bus: Device M: 0 Funcin: 0 Desplazamiento: 3Eh Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 53Eh Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 53Eh Bit Attr defecto Descripcin 07:00 RO 00h subvencin mnima Este registro no se aplica a PCI Express. Es codificada para '00 'h. Configuracin del procesador de E / S integradas (IIO) Registra 176 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2

3.3.5.19 MAXLAT: Latencia mxima 3.3.5.20 MSICAPID: MSI ID capacidad 3.3.5.21 MSINXTPTR: MSI Siguiente Pointer 3.3.5.22 MSICTRL: Control MSI MAXLAT Bus: Device M: 0 Funcin: 0 Desplazamiento: 3Fh Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 53Fh Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 53Fh Bit Attr defecto Descripcin 07:00 RO 00h Mxima latencia Este registro no se aplica a PCI Express. Es codificada para '00 'h. MSICAPID Bus: Device M: 0 Funcin: 0 Desplazamiento: 60h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 560h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 560h Bit Attr defecto Descripcin 07:00 RO 05h ID capacidad Asignado por el PCI-SIG para MSI. MSINXTPTR Bus: Device M: 0 Funcin: 0 Desplazamiento: 61h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 561H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 561H Bit Attr defecto Descripcin 07:00 RW-O 80h Siguiente Ptr Este campo se establece en 80 h para la capacidad de la lista siguiente (estructura de la capacidad de PCI Express) en la cadena. MSICTRL Bus: Device M: 0 Funcin: 0 Desplazamiento: 62h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 562H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 562H Bit Attr defecto Descripcin 15:09 RV 0h reservados 8 Por 1b RO-vector de enmascaramiento capaz Este bit indica que los puertos PCI Express MSI apoyo enmascaramiento per-vector. 7 RO-V 0b 64 bits Direccin Capable Un punto final PCI Express debe ser compatible con la versin de Direccin mensaje de 64 bits de la Capacidad de MSI Structure1: Funcin es capaz de enviar mensaje de direccin de 64 bits 0: La funcin no es capaz de enviar mensaje de direccin de 64 bits. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 177 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.5.23 MSIAR: MSI Direccin El MSI Direccin Register (MSIAR) contiene el sistema de informacin de la direccin especfica para

ruta interrupciones MSI desde los puertos raz y se rompe en sus campos constituyentes. 06:04 RW 000b Multiple Mensaje Habilitar Slo se aplica a los puertos PCI Express. Software escribe en este campo para indicar la nmero de mensajes asignados que se alinean con una potencia de dos. Cuando MSI es habilitada, el software asignar al menos un mensaje al dispositivo. Un valor de 000 indica 1 mensaje. Valor Nmero de mensajes solicitados 000b = 1 001b = 2 010b = 4 011b = 8 100b = 16 101b = 32 110b = Reservado 111b = Reservado 03:01 RO 001b Multiple Mensaje Capable Puerto PCI Express de IOH admite 16 mensajes para todos Nmero events.Value interna de los mensajes solicitados 000b = 1 001b = 2 010b = 4 011b = 8 100b = 16 101b = 32 110b = Reservado 111b = Reservado 0 RW 0b MSI Habilitar El software establece este bit para seleccionar interrupciones especficas de la plataforma o transmitir MSI messages.0: Desactiva MSI que se generen. 1: Activa el puerto PCI Express para utilizar mensajes de ISM para RAS, siempre en el bit 4 Seccin 3.2.5.88, "MISCCTRLSTS: Misc. Control y de estado "en la pgina 89 es clara y tambin permite que el puerto Express para utilizar mensajes de ISM para el MP y HP eventos en el puerto raz, siempre que estos eventos individuales no estn habilitadas para el manejo de ACPI (Vase la Seccin 3.2.5.88, "MISCCTRLSTS:. Misc control y estado" en la pgina 89 para detalles. NOTA: el software debe desactivar INTx y MSI-X para este dispositivo cuando se usa MSI MSICTRL Bus: Device M: 0 Funcin: 0 Desplazamiento: 62h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 562H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 562H Bit Attr defecto Descripcin MSIAR Bus: Device M: 0 Funcin: 0 Desplazamiento: 64h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 564h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 564h Bit Attr defecto Descripcin 31:20 RW 0h Direccin MSB Este campo especifica los 12 bits ms significativos de la direccin de MSI de 32 bits. Este campo

es R / W. 19:12 RW Direccin 00h Destino ID Este campo es inicializado por el software para el encaminamiento de las interrupciones para la adecuada destino. Configuracin del procesador de E / S integradas (IIO) Registra 178 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.5.24 MSIUAR: MSB Direccin Superior Si el MSI Enable bit (bit 0 del MSICTRL) est establecido, el contenido de este registro (si es distinto de cero) especificar los 32 bits de la direccin del mensaje 64-bit (AD [63 :: 32]). Si el contenido de este registro son iguales a cero, la funcin utiliza la direccin de 32 bits especificado por el direccin de registro de mensajes. 3.3.5.25 MSIDR: Datos MSI 11:04 RW 00h Direccin Extended ID Destino Este campo no se utiliza por el procesador IA32 y se utiliza en la FPI como una direccin extensin. 3 RW 0h Direccin redireccin Sugerencia 0: directed1: redirectable 2 RW 0h Mode Direccin de destino 0: physical1: lgica 01:00 RO 0h reservados. MSIAR Bus: Device M: 0 Funcin: 0 Desplazamiento: 64h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 564h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 564h Bit Attr defecto Descripcin MSIUAR Bus: Device M: 0 Funcin: 0 Desplazamiento: 68h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 568H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 568H Bit Attr defecto Descripcin 31:0 RW 000000 00h MSI Direccin de registro superior MSIDR Bus: Device M: 0 Funcin: 0 Desplazamiento: 6Ch Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 56Ch Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 56Ch Bit Attr defecto Descripcin 31:16 RO 0000h reservados. 15 Modo de disparo 0h RW 0: Edge Triggered 1: Disparo por nivel Notas: IIO no hace nada con este poco que no sea pasarlo a Intel QPI

14 RW 0h Nivel 0: No reafirme 1: Afirme Notas: IIO no hace nada con este poco que no sea pasarlo a Intel QPI 13:12 RW 0h no me importa para IIO Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 179 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra Mscara de bits MSI: 3.3.5.26 MSIMSK El registro Bit Mask permite software para desactivar el envo de mensajes en funcin de cada vector base. 3.3.5.27 MSIPENDING: MSI Bit Pendiente El registro de espera de la mscara permite al software de aplazar el envo de mensajes en funcin de cada vector base. 11:08 RW Modo de entrega 0h 0000: Fija: Modo de disparo puede ser borde o nivel. 0001: Prioridad ms baja: Modo de disparo puede ser borde o nivel. 0010: SMI / PMI / MCA - No es compatible a travs de MSI de puerto raz 0011: Reservado - No es compatible a travs de MSI de puerto raz 0100: INM - No es compatible a travs de MSI de puerto raz 0101: INIT - No es compatible a travs de MSI de puerto raz 0110: Reservado 0111: extinto - No es compatible a travs de MSI de puerto raz Otros: Reservados 07:00 RW 00h vector de interrupcin El vector de interrupcin (LSB) va a ser modificado por el IIO para proporcionar sensible al contexto interrumpir informacin para los diferentes eventos que requieren la atencin de la procesador de. Slo 1 mensaje puede ser activado por el software, por lo que todos los eventos se puede utilizar cualquier vectorial. MSIDR Bus: Device M: 0 Funcin: 0 Desplazamiento: 6Ch Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 56Ch Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 56Ch Bit Attr defecto Descripcin MSIMSK Bus: Device M: 0 Funcin: 0 Desplazamiento: 70h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 570H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 570H Bit Attr defecto Descripcin 31:1 RV 0h reservados 0 RW 0h Mscara de bits Para cada bit de la mscara que se establece, el puerto PCI Express tiene prohibido el envo de la mensaje asociado. NTB soporta hasta 1 mensaje. Correspondientes bits son enmascarados si se pone a '1 ' MSIPENDING

Bus: Device M: 0 Funcin: 0 Desplazamiento: 74h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 574h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 574h Bit Attr defecto Descripcin 31:1 RV 0h reservados 0 RO 0h Bits pendientes Para cada bit de pendiente que se establece, el puerto PCI Express cuenta con un asociado en espera mensaje. NTB admite 1 mensaje. Bits correspondientes se encuentran pendientes de si se establece en '1 '. Configuracin del procesador de E / S integradas (IIO) Registra 180 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.5.28 MSIXCAPID: MSI-X ID capacidad 3.3.5.29 MSIXNXTPTR: MSI-X Siguiente Pointer 3.3.5.30 MSIXMSGCTRL: MSI-X Control Message MSIXCAPID Bus: Device M: 0 Funcin: 0 Desplazamiento: 80h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 580h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 580h Bit Attr defecto Descripcin 07:00 RO 11h ID capacidad Asignado por el PCI-SIG para MSI-X. MSIXNXTPTR Bus: Device M: 0 Funcin: 0 Desplazamiento: 81h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 581h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 581h Bit Attr defecto Descripcin 07:00 RO 90h Siguiente Ptr Este campo se establece en 90h para la capacidad de la lista siguiente (estructura de la capacidad de PCI Express) en la cadena. MSIXMSGCTRL Bus: Device M: 0 Funcin: 0 Desplazamiento: 82h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 582h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 582h Bit Attr defecto Descripcin 15 RW 0b MSI-X Enable Software utiliza este bit para seleccionar entre INTx o MSI o mtodo MSI-X para sealizacin de las interrupciones de la NTB. 0: NTB tiene prohibido utilizar MSI-X para solicitar el servicio. 1: Mtodo de MSI-X se elige para interrupciones de obstculos no arancelarios. Nota: El software debe desactivar INTx y MSI para este dispositivo cuando se usa MSI-X. 14 RW 0b funcin de mscara Si = 1b, todos los vectores asociados con el NTB estn enmascarados, independientemente de la por

vector de estado bit de mscara. Si = 0b, mscara de bits de cada vector determina si el vector est enmascarado o no. Establecer o borrar el MSI X-funcin de mscara de bits no tiene efecto sobre el estado de la mscara de bits por vector. 13:11 RO 0h reservados. 10:00 RO 003H Tamao de tabla El software del sistema lee este campo para determinar la MSI-X Tamao de la tabla N, que es codificada como N-1. Por ejemplo, un valor devuelto de '00000000011 'indica una mesa tamao de 4. Tamao de la tabla NTB es 4, codificado como un valor de 003H. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 181 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.5.31 TABLEOFF_BIR: MSI-X Tabla Offset e indicador BAR 3.3.5.32 PBAOFF_BIR: MSI-X Pendiente de bit offset e indicador BAR TABLEOFF_BIR Bus: Device M: 0 Funcin: 0 Desplazamiento: 84h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 584h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 584h Bit Attr defecto Descripcin 31:3 RO 000008 00h Tabla Offset MSI-X Estructura de la tabla est en 16K desplazamiento de la barra de direcciones SB01BASE. Seccin 3.3.8.1, "PMSIXTBL [0:3]: Primary MSI-X Tabla de direcciones Registro 0 - 3" en la pgina 210 para el inicio de los detalles relacionados con MSI-X registers.NOTE: Offset colocado en 16K por lo que tambin puede ser visible a travs de la BAR primaria para fines de depuracin. 02:00 RO 0h Tabla BIR Indica que uno de los registros de direccin base de una funcin, que se encuentra a partir de las 10h en el espacio de configuracin, se utiliza para asignar la tabla MSI-X de la funcin en Espacio de memoria. BIR Direccin Base Valor registro 0 10 h 1 14h 2 18h 3 1 Crnicas 4 20h 5 24 6 Reservado 7 Reservado Para un registro base de direcciones de 64 bits, el BIR tabla indica el DWORD inferior. PBAOFF_BIR Bus: Device M: 0 Funcin: 0 Desplazamiento: 88h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 588h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 588h Bit Attr defecto Descripcin 31:3 RO 00000A 00h Tabla Offset

MSI-X PBA estructura es en el desplazamiento 20K de la barra de direcciones SB01BASE. Ver Seccin 3.3.9.4, "SMSICXPBA: Secundaria MSI-X En espera de la matriz de bits" en la pgina 214 para details.NOTE: Offset colocado en 20K de modo que tambin puede ser visible a travs de la BAR primaria para fines de depuracin. 02:00 RO 0h PBA BIR Indica que uno de los registros de direccin base de una funcin, que se encuentra a partir de las 10h en el espacio de configuracin, se utiliza para asignar la tabla MSI-X de la funcin en Espacio de memoria. BIR Direccin Base Valor registro 0 10 h 1 14h 2 18h 3 1 Crnicas 4 20h 5 24 6 Reservado 7 Reservado Para un registro base de direcciones de 64 bits, el BIR tabla indica el DWORD inferior. Configuracin del procesador de E / S integradas (IIO) Registra 182 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.5.33 PXPCAPID: PCI Capacidad Identidad expreso La Capacidad de registro de lista PCI Express enumera la capacidad PCI Express estructura en el espacio de configuracin PCI 3.0. 3.3.5.34 PXPNXTPTR: PCI Express al puntero La Capacidad de registro de lista PCI Express enumera la capacidad PCI Express estructura en el espacio de configuracin PCI 3.0. 3.3.5.35 PXPCAP: Capacidades de PCI Express The Express Capacidades registro PCI identifica el tipo de dispositivo PCI Express y capacidades asociadas. PXPCAPID Bus: Device M: 0 Funcin: 0 Desplazamiento: 90h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 590h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 590h Bit Attr defecto Descripcin 07:00 RO 10h ID capacidad Proporciona la capacidad de ID PCI Express asignado por PCI-SIG.Required por PCI Express * Base Especificacin, Revision 2.0 sea este valor. PXPNXTPTR Bus: Device M: 0 Funcin: 0 Desplazamiento: 91h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 591h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 591h Bit Attr defecto Descripcin 07:00 RW-O E0h Siguiente Ptr Este campo se establece en la capacidad de PM PCI. PXPCAP Bus: Device M: 0 Funcin: 0 Desplazamiento: 92h

Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 592h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 592h Bit Attr defecto Descripcin 15:14 RV 0h reservados 13:09 RO Nmero de mensaje de interrupcin 0h Se aplica slo al campo RPs.This indica el nmero de mensaje de interrupcin que es generado para PM / HP eventos. Cuando hay ms de una interrupcin de MSI Nmero, se requiere este campo de registro para contener el desplazamiento entre la base Datos de mensaje y el MSI mensaje que se generan cuando los bits de estado en la estado de la ranura registro o registros de estado RP se establecen. IIO asigna el primer vector de PM / HP eventos y as este campo se establece en 0. 8-RW O Slot 0b Implementado Se aplica slo a los RPs de NTB este valor se mantiene a 0b. 1: indica que el enlace PCI Express asociado con el puerto est conectado a un ranura. 0: indica que no hay ranura est conectado a este puerto. Este bit de registro es de tipo "escribir una vez" y es controlado por BIOS / especiales firmware inicializacin. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 183 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.5.36 DEVCAP: Capacidades de dispositivos PCI Express Registro The Express Dispositivo Capacidades registro PCI identifica la informacin especfica del dispositivo para el dispositivo. 07:04 RO 0000b Device / Puerto Este campo identifica el tipo de dispositivo. 0000b = Punto final PCI Express. 03:00 RW-O 2h Capacidad Version Este campo identifica la versin de la estructura de la capacidad de PCI Express. Se establece en 2 horas para los dispositivos PCI Express para el cumplimiento de los registros de base extendida. PXPCAP Bus: Device M: 0 Funcin: 0 Desplazamiento: 92h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 592h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 592h Bit Attr defecto Descripcin DEVCAP Bus: Device M: 0 Funcin: 0 Desplazamiento: 94h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 594H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 594H Bit Attr defecto Descripcin 31:29 RV 0h reservados 28 RO 0b Nivel de funcin Cambiar Capacidad Un valor de 1b indica la funcin soporta el reinicio Nivel Funcin opcional mechanism.NTB no soporta esta funcionalidad 27:26 RO 0h Capturado Slot Escala Lmite de potencia No se aplica a RPs o dispositivos integrados Este valor est cableado a 00h

NTB se requiere que sea capaz de recibir el mensaje Set_Slot_Power_Limit sin error, sino simplemente descartar el valor de mensaje. NOTA: Los componentes con punto final, Switch o Funciones Express-PCI Puente PCI que estn dirigidos a la integracin en un adaptador donde la energa total consumida es por debajo del lmite inferior definido por el factor de forma especfica se les permite ignorar Mensajes Set_Slot_Power_Limit, y para devolver un valor de 0 en la ranura Capturado Campos de valor y escala limitar el poder de las Capacidades de dispositivos registran 25:18 RO 00h Capturado Power Slot Valor Lmite No se aplica a RPs o dispositivos integrados Este valor est cableado a 00h NTB se requiere que sea capaz de recibir el mensaje Set_Slot_Power_Limit sin error, sino simplemente descartar el valor de mensaje. NOTA: Los componentes con punto final, Switch o Funciones Express-PCI Puente PCI que estn dirigidos a la integracin en un adaptador donde la energa total consumida es por debajo del lmite inferior definido por el factor de forma especfica se les permite ignorar Mensajes Set_Slot_Power_Limit, y para devolver un valor de 0 en la ranura Capturado Campos de valor y escala limitar el poder de las Capacidades de dispositivos registran 17:16 RV 0h reservados 15 RO 1b basado en roles de informe de errores IIO es compatible con 1.1 y as admite esta funcin 14 RO 0b actual Indicador de alimentacin en el dispositivo No se aplica a RPs o dispositivos integrados 13 RO 0b Atencin Presente Indicador No se aplica a RPs o dispositivos integrados 12 RO 0b Atencin Button Present No se aplica a RPs o dispositivos integrados 11:09 RO 110b Reservado Configuracin del procesador de E / S integradas (IIO) Registra 184 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.5.37 DEVCTRL: Control de dispositivos PCI Express (PCIe NTB Secundaria) El dispositivo de control de registro PCI Express PCI Express controla parmetros capacidades especficas asociadas con el dispositivo 08:06 RO 000b Reservado 5 RO 1b Extended campo Tag Apoyado IIO apoyo dispositivos tag1 = campo Tag mximo de 8 bits es de 8 bits 0 = campo Mximo Tag es 5 bits 04:03 RO 00B Funciones Phantom compatibles IIO no soporta phantom functions.00b = se utiliza ninguna funcin Bits Nmero para funciones Phantom 02:00 RO 001b Tamao mximo de carga compatibles IIO respalda 256B cargas tiles en PCI Express ports001b = 256 bytes de carga til mxima tamao DEVCAP Bus: Device M: 0 Funcin: 0 Desplazamiento: 94h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 594H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 594H Bit Attr defecto Descripcin DEVCTRL Bus: Device M: 0 Funcin: 0 Desplazamiento: 98h

Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 598h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 598h Bit Attr defecto Descripcin 15 RV 0h Reservados 14:12 RO 000b Max_Read_Request_Size Puertos expresos / DMI en IIO no generan pedidos superiores a 128B y esto campo es ignorado. 11 0b RO Habilitar No Snoop No se aplica ya que el NTB no es el autor de un TLP. Este bit no tiene impacto en la transmisin del atributo NoSnoop sobre las solicitudes de pares. 10 RO 0b auxiliar de administracin de energa Activa No se aplica al IIO 9 RO 0b Funciones Phantom Habilitar No se aplica al IIO ya que nunca utiliza las funciones fantasma como solicitante. 8 RW 0h Extended campo Etiqueta Activa Este bit permite a los puertos PCI Express / DMI a utilizar un campo Etiqueta de 8 bits como solicitante. 07:05 RW 000b Max Payload Tamao Este campo se establece por software de configuracin para el tamao de carga til mxima para el TLP el puerto PCI Express. Como receptor, el IIO debe manejar TLP tan grandes como el conjunto valor. Como solicitante (es decir, para las solicitudes de las que se utiliza propia RequesterID de IIO), no debe generar TLPs superen el valor establecido. Los valores permitidos que pueden ser programados se indican con el Max_Payload_Size_Supported en el dispositivo Capacidades de registro: 000: 128B tamao mximo de carga til 001: 256B tamao mximo de carga til (slo se aplica a los puertos estndar PCI Express y DMI puerto alias 128B) otros: alias 128B Este campo es RW para puertos PCI Express. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 185 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.5.38 DEVSTS: PCI Express de estado del dispositivo El registro de estado del dispositivo PCI Express proporciona informacin acerca del dispositivo PCI Express parmetros especficos asociados con el dispositivo. 4 0b RO Habilitar Relajado pedidos Cuando se establece, el NTB no enva el trfico de salida con el conjunto de bits RO, independientemente de que se haya enviado formar el Xeon de la familia local de Intel procesador E5 o desde una fuente pares locales 3 RW 0b compatible Solicitud de informes Habilitar Slo se aplica a los puertos PCI Express / DMI. Este bit controla la comunicacin de peticiones sin fundamento de que s IIO detecta en sus solicitudes recibe de una tarjeta PCI Urgente / puerto DMI. 0: Presentacin de informes de las solicitudes no admitidas se desactiva 1: Presentacin de informes de las solicitudes no admitidas se habilita. Consulte la especificacin PCI Express Base, Revisin 2.0 para obtener informacin detallada sobre cmo Este bit se utiliza en conjuncin con otros bits a errores UR. 2 RW 0b Fatal Error Reporting Habilitar Slo se aplica a el Expreso PR PCI / PCI Express NTB Secondary interface / DMI puertos. Controla la presentacin de informes de errores fatales que IIO detecta en el PCI Express /

Interfaz DMI. 0: Presentacin de informes de error grave detectado por el dispositivo est desactivado 1: Presentacin de informes de error grave detectado por el dispositivo est activado Consulte la especificacin PCI Express Base, Revisin 2.0 para obtener informacin detallada sobre cmo Este bit se utiliza en conjuncin con otros bits para informar de errores. Para los puertos PCI Express / DMI, este bit no se utiliza para controlar la presentacin de informes de otra componentes incorregibles errores fatales internos (en la unidad de puerto) de cualquier manera. 1 RW 0b no informes de errores Fatal Habilitar Slo se aplica a el Expreso PR PCI / PCI Express NTB Secondary interface / DMI puertos. Controla la presentacin de informes de errores no fatales que IIO detecta en el PCI Interfaz expreso / DMI. 0: Presentacin de informes de error no fatal detectado por el dispositivo est desactivado 1: Presentacin de informes de error no fatal detectado por el dispositivo est activado Consulte PCI Express * Base especificacin, revisin 2.0 para obtener informacin detallada sobre cmo Este bit se utiliza en conjuncin con otros bits para informar de errores. Para los puertos PCI Express / DMI, este bit no se utiliza para controlar la presentacin de informes de otra componentes incorregibles errores no fatales internos (en la unidad de puerto) de cualquier manera. 0 RW 0b corregible Informe de errores Habilite Slo se aplica a el Expreso PR PCI / PCI Express NTB Secondary interface / DMI puertos. Controla la presentacin de informes de errores corregibles que IIO detecta en el PCI Interfaz expreso / DMI. 0: Presentacin de informes de error corregible enlace detectado por el puerto est desactivado 1: Comunicacin de enlace de error corregible detectado por el puerto est activado Consulte la especificacin PCI Express Base, Revisin 2.0 para obtener informacin detallada sobre cmo Este bit se utiliza en conjuncin con otros bits para informar de errores. Para los puertos PCI Express / DMI, este bit no se utiliza para controlar la presentacin de informes de otra errores corregibles componentes internos (en la unidad de puerto) de cualquier manera. DEVCTRL Bus: Device M: 0 Funcin: 0 Desplazamiento: 98h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 598h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 598h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 186 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.5.39 LNKCAP: Capacidades de enlaces PCI Express Las capacidades de registro Enlace identifica las capacidades de enlace especficas PCI Express. DEVSTS Bus: Device M: 0 Funcin: 0 Desplazamiento: 9Ah Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 59Ah Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 59Ah Bit Attr defecto Descripcin 15:06 RV 0h reservados 5 RO 0h transacciones pendientes 4 RO 0b AUX potencia detectada No se aplica a IIO 3 RW1C 0b Solicitud no compatible Detectado

Este bit se aplica slo a la raz / DMI ports.This bit indica que el NTB secundaria detecta una solicitud no compatible. Los errores se registran en el registro independientemente de que el informe de errores est habilitada o no en el control de dispositivos Registro. 1: Solicitud no compatible detectado en el dispositivo / puerto. Estos no soportado peticiones son peticiones NP entrante que el RP recibi y que ellos detectan como peticiones no compatibles (por ejemplo, frente a fallos de decodificacin que el RP detectado en un paquete, recibir bloqueo entrante lee, BME es poco clara, y as sucesivamente). Tenga en cuenta que este bit no se establece en terminaciones peer2peer con el estado de UR, que son remitida por los RP al enlace PCIe. 0: No hay peticin no soportada detectado por el RP 2 RW1C 0b Error Fatal Detectado Este bit indica que un error fatal (no corregible) es detectado por el NTB dispositivo secundario. Los errores se registran en este registro, independientemente de si error informes est habilitado o no en el registro de control del dispositivo. 1: Errores fatales detectados 0: No hay errores graves detectados 1 RW1C 0b Error Fatal no detectado Este bit consigue el sistema si se detecta un error incorregible no mortales por el NTB dispositivo secundario. Los errores se registran en este registro, independientemente de si error informes est habilitado o no en el registro de control del dispositivo. 1: Los errores no fatales detectados 0: Sin errores no fatales detectados 0 RW1C 0b error corregible Detectado Este bit consigue el sistema si se detecta un error corregible por el dispositivo secundario NTB. Los errores se registran en este registro, independientemente de si el informe de errores est habilitado o no en el registro de control de dispositivos PCI Express. 1: Los errores corregibles detectados 0: No se detectaron errores corregibles LNKCAP Bus: Device M: 0 Funcin: 0 Desplazamiento: 9Ch Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 59Ch Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 59Ch Bit Attr defecto Descripcin 31:24 RO 00h Nmero de puerto Este campo indica el nmero de puerto PCI Express para el enlace y se inicializa por software / BIOS. Notas: Este bit de registro es un registro RW-O del lado del host. Debe ser cargado por la BIOS en el registro equivalente lado primario. Este registro es RO del lado secundario del NTB. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 187 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 23:22 RV 0h reservados 21 RO 0b Enlace Bandwidth Capacidad de Notificacin Un valor de 1b indica apoyo al Estatuto de notificacin Bandwidth Link y interrumpir los mecanismos. 20 RO 1b de enlace de datos capa de enlace de informes activos capaces IIO respalda el estado de la capa de enlace de datos para la presentacin de informes de software sabe cuando puede

enumerar un dispositivo en el enlace o sabe de lo contrario el estado de la conexin. 19 RO Surprise 1b Abajo Error Reporting Capable IIO apoya reportar una sorpresa por condicin de error 18 RO 0b Reloj de administracin de energa No se aplica a IIO. 17:15 RW-O 010b L1 Latencia Exit Este campo indica la latencia de salida L1 para el puerto PCI Express dado. Se indica la longitud de tiempo de este puerto requiere para completar la transicin de L1 a L0. 000: Menos de 1 nosotros 001: nos 1 a menos de 2 nos 010: 2 nosotros a menos del 4 por nosotros 011: 4 nosotros a menos de 8 nos 100: 8 nosotros a menos que nos 16 101: 16 nosotros a menos que nosotros 32 110: us 32-64 nosotros 111: Ms de 64us Notas:

11:10 RW-O 11b Activa Estado Enlace PM Support Este campo indica el nivel de la administracin de energa del estado activo con el apoyo de la determinado puerto PCI Express. 00: Desactivado 10: Reservado 11: L1 compatibles Notas:

Este campo indica la anchura mxima de la dada expreso Enlace PCI unido a el puerto. 000001: x1 000010: x2 000100: x4 001000: x8 010000: x16 Otros: Reservados Notas:

LNKCAP

Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra Ficha tcnica Volumen 2 El enlace de registro de control de PCI Express controla los parmetros especficos de enlaces PCI Express. El registro de estado de la conexin PCI Express proporciona informacin sobre el estado de la PCI Expresar Enlace tales como ancho de negociado, la formacin, etc. Este campo indica la velocidad de enlace mxima de este puerto.

LNKCAP

Bit Attr defecto Descripcin LNKCON

Bit Attr defecto Descripcin

8 0b RO Habilitar la administracin de energa del reloj N / A IIO

3 RO 0b Leer Boundary Finalizacin

2 RV 0h Reservados

Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra

LNKSTS

Bit Attr defecto Descripcin 15:14 RV 0h reservados Se establece en 1b cuando el control de enlace de datos y la administracin de estados de la mquina est en el

proporciona reloj para el dispositivo en el otro extremo del enlace.

enlace

Este campo indica el estado de una sesin de entrenamiento de enlace permanente en el PCI Express puerto. 1: LTSSM est en recuperacin / estado de la configuracin o el reacondicionamiento Enlace se estableci, pero la formacin an no ha comenzado. El hardware IIO borra este bit LTSSM una vez ha salido la recuperacin / configuracin estado. estados de los LTSSM fijaran este bit y qu estados se desactive este bit. 10 RO 0b reservados Este campo indica el ancho negociada del enlace PCI Express dado despus del entrenamiento se ha completado. Slo x1, x2, x4, x8 y x16 negociaciones ancho enlace son posibles en

Software 03:00 RO-V 1h Speed Link actual Este campo indica la velocidad de enlace negociada de lo dado expreso Enlace PCI. 0001: 2,5 Gbps 0010: 5 Gbps

Otros: Reservados

El valor de este campo no est definido cuando el enlace no est activo. Software determina si el enlace est activo o no mediante la lectura de 13 bits de este registro. Configuracin del procesador de E / S integradas (IIO) Registra Ficha tcnica Volumen 2 El PM Capacidades de Registro define el ID de capacidad, indicador de siguiente y otro poder apoyo relacionados con la gestin. cumplimiento de software.

Bit Attr defecto Descripcin

PMCAP

Bit Attr defecto Descripcin Indica el PM estados dentro de la cual la funcin es capaz de enviar una PME lado secundario message.NTB no enva mensajes de PME. Bit 31 = D3cold Bit 30 = D3hot Bit 29 = D2 Bit 28 = D1 Bit 27 = D0 26 RO Soporte D2 0b IIO no admite la administracin de energa D2 estado. 25 D1 0b RO Soporte IIO no soporta D1 estado de administracin de energa. 24:22 RO 000b AUX actual El dispositivo no admite corriente auxiliar 21 RO 0b dispositivo de inicializacin especfico No se requiere la inicializacin de dispositivos 20 RV 0h Reservados 19 RO 0b Reloj PME Este campo est cableado a 0h, ya que no se aplica a PCI Express. 18:16 RO 011b Version Este campo se establece en 3 horas (1.2 compatible con PM) como nmero de versin de todas PCI Express puertos.

15:08 RO 00h Siguiente Capacidad Pointer Esta es la ltima en la capacidad de la cadena y por lo tanto ajustado a 0. 07:00 RO 01h ID capacidad Proporciona la capacidad de ID PM asignado por PCI-SIG. Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra Este registro proporciona el estado y el control de la informacin de los eventos de PM en el PCI Express puerto del IIO. PMCSR

Bit Attr defecto Descripcin 31:24 RO 00h Data No es relevante para IIO 23 RO Bus de alimentacin / Reloj Control de 0h Habilitar Este campo est cableado a 0h, ya que no se aplica a PCI Express. 22 RO 0h B2/B3 Support Este campo est cableado a 0h, ya que no se aplica a PCI Express. 21:16 RV 0h reservados Se aplica slo a RPs. Este Estado PME es un poco pegajosa.

14:13 RO Escala datos 0h No es relevante para IIO 12:09 RO 0h Datos Seleccionar No es relevante para IIO Se aplica slo a RPs. ocurre 1: Activa la posibilidad de enviar mensajes de PME cuando se produce un evento 7:04 RV 0h reservados 3 RW-O 1b Indica IIO no restablece sus registros cuando ste pase a D3hot a D0 2 RV 0h Reservados 01:00 RW 0h Poder estatal Este campo de 2 bits se utiliza para determinar el estado de energa actual de la funcin y para establecer un nuevo estado de la alimentacin tambin. 00: D0 01: D1 (no soportado por IIO) 10: D2 (no soportado por IIO) 11: D3_hot Si Software intenta escribir 01 o 10 de este campo, el estado de energa no cambia

desde el estado de energa existente (que puede ser o D3hot D0) y tampoco stas bits1: 0 valor de cambio. Todos los dispositivos respondern a slo Escriba 0, cuando en las operaciones de configuracin D3hot Estado (RP no hacia adelante Escriba 1 accesos al enlace descendente) y no se responder a las transacciones de memoria / Io (es decir, estado D3hot es equivalente a MSE / Pedacitos IOSE ser claro) como objetivo y no generarn ningn recuerdo / IO / operaciones de configuracin como iniciador en el bus principal (mensajes siguen siendo permite pasar a travs). Configuracin del procesador de E / S integradas (IIO) Registra Capacidad de la estructura presente. Debe ser 1h para esta versin de la especificacin. 15:00 RO 0000h PCI Express Extended ID capacidad Este campo es un nmero de identificacin definido SIG PCI que indica la naturaleza y formato de los la capacidad extendida. PCI Express ID capacidad extendida para la Secundaria PCI Express Capacidad extendida es 0x0019h. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 193 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.6 NTB Sombro Espacio MMIO Todos los registros de sombra es visible desde el lado primario del NTB. Slo algunos de los registros sombra es visible desde el lado secundario del NTB. Vea cada registro Descripcin de la visibilidad, Tabla 3-13. NTB MMIO Shadow Registros PBAR2LMT 0h 80h SPAD0 4h SPAD1 84h PBAR4LMT 8h SPAD2 88h Ch. SPAD3 8Ch PBAR2XLAT 10h SPAD4 90h 14h SPAD5 94h PBAR4XLAT 18h SPAD6 98h 1Cr SPAD7 9Ch SBAR2LMT 20h SPAD8 A0h 24h SPAD9 A4h SBAR4LMT 28h SPAD10 A8h 2Cr SPAD11 ACh SBAR2XLAT 30h SPAD12 B0h 34h SPAD13 B4h SBAR4XLAT 38h SPAD14 B8h 3Ch SPAD15 BCH SBAR0BASE 40h SPADSEMA4 C0h 44h C4H SBAR2BASE

48h C8H 4 canales CCh SBAR4BASE 50h RSDBMSIXV70 D0h 54h RSDBMSIXV158 D4h NTBCNTL 58h D8H CBFDF SBDF 5Ch DCh PDBMSK PDOORBELL 60h E0h SDBMSK SDOORBELL 64h E4H 68h E8h 6Ch ECh USMEMMISS 70h F0h 74h F4H 78h F8h FCh 7CH Tabla 3-14. NTB MMIO mapa (Hoja 1 de 2) B2BSPAD0 100h 180h B2BSPAD1 104h 184h B2BSPAD2 108h 188 H B2BSPAD3 10CH 18CH Configuracin del procesador de E / S integradas (IIO) Registra 194 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.7 NTB MMIO Host primaria / secundaria Registros 3.3.7.1 PBAR2LMT: BAR Primaria 2/3 del lmite B2BSPAD4 110h 190h B2BSPAD5 114h 194h B2BSPAD6 118h 198h B2BSPAD7 11CH 19Ch B2BSPAD8 120h 1A0h B2BSPAD9 124H 1A4h B2BSPAD10 128H 1A8h B2BSPAD11 12Ch 1ACh B2BSPAD12 130h 1B0h B2BSPAD13 134h 1B4h B2BSPAD14 138H 1B8h B2BSPAD15 13CH 1BCh B2BDOORBELL 140h 1C0h B2BBAR0XLAT 144h 1C4h 148h 1C8h 14Ch 1CCh 150h 1D0h 154H 1D4h 158h 1D8h 15CH 1DCh 160h 1E0h 164h 1E4h 168h 1E8h 16Ch 1ECh 170h 1F0h

174H 1F4h 178h 1F8h 17Ch 1FCh PBAR2LMT Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 0h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 0h Bit Attr defecto Descripcin 63:48 RV 0h reservados La Tabla 3-14. NTB MMIO mapa (Hoja 2 de 2) Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 195 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.7.2 PBAR4LMT: BAR Primaria 4.5 Lmite 47:12 RW 000000 000h Primaria BAR 2/3 del lmite Valor que representa el tamao de la ventana de memoria expuesta por BAR primaria 2/3. La valor de 00h deshabilitar la funcionalidad de este registro, lo que resulta en una ventana de la barra igual a la descrita por el BAR. Este registro contiene un valor que se utiliza para limitar el tamao de la ventana expuesta por 64 bit BAR 2/3 a un tamao inferior a la potencia de dos nios expresado en la barra principal 2 / 3 pares. Este registro est escrito por el controlador de dispositivo NTB y contendr la suma formulada de la direccin base ms el tamao de la barra. Este valor final equivale a la direccin ms alta que ser aceptado por este puerto. Accesos a el rea de memoria por encima de este registro devolver Solicitud no compatible. Notas: Si el valor en PBAR2LMT se establece en un valor menor que el valor en PB23BASE hardware forzar el valor en PBAR2LMT a ser cero y el tamao completo de la se utilizar ventana definida por PBAR23SZ. Si el valor en PBAR2LMT se establece igual a el valor en la memoria PB23BASE ventana para PB23BASE est desactivado. Si el valor en PBAR2LMT se establece en un valor mayor que el valor en el PB23BASE ms 2 ^ hardware PBAR23SZ forzar el valor en PBAR2LMT sea cero y el se utilizar a tamao completo de la ventana definida por PBAR23SZ. Si PBAR2LMT es cero se utilizar el tamao completo de la ventana definida por PBAR23SZ. Este campo es de PB01BASE RW (ventana lateral primaria) y RO de SB01BASE (Ventana lateral secundaria). B01BASE: Attr: RW defecto: 000000000h SB01BASE: Attr: Defecto RO: 000000000h 11:00 RV 0h reservados PBAR4LMT Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 8h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 8h Bit Attr defecto Descripcin 63:48 RV 0h reservados PBAR2LMT Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE

Offset: 0h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 0h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 196 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.7.3 PBAR2XLAT: BAR Primaria 2/3 Traducir 47:12 RW 000000 000h Primaria BAR 04.05 Lmite Valor que representa el tamao de la ventana de memoria expuesta por BAR primaria 4/5. La valor de 00h deshabilitar la funcionalidad de este registro, lo que resulta en una ventana de la barra igual a la descrita por el BAR. Este registro est escrito por el controlador de dispositivo NTB y contendr la formula suma de la direccin base ms el tamao de la barra. Este valor final equivale a la ms alta direccin de que ser aceptado por este puerto. Los accesos a la memoria zona superior de este registro devolver Solicitud no compatible. Notas: Si el valor en PBAR4LMT se establece en un valor menor que el valor en PB45BASE hardware forzar el valor en PBAR4LMT a ser cero y el tamao completo de la se utilizar ventana definida por PBAR45SZ. Si el valor en PBAR4LMT se establece igual a el valor en la memoria PB45BASE ventana para PB45BASE est desactivado. Si el valor en PBAR4LMT se establece en un valor mayor que el valor en el PB45BASE ms 2 ^ hardware PBAR45SZ forzar el valor en PBAR4LMT sea cero y el se utilizar a tamao completo de la ventana definida por PBAR45SZ. Si PBAR4LMT es cero se utilizar el tamao completo de la ventana definida por PBAR45SZ. Este campo es de PB01BASE RW (ventana lateral primaria) y RO de SB01BASE (Ventana lateral secundaria). PB01BASE: Attr: RW defecto: 000000000h SB01BASE: Attr: Defecto RO: 000000000h 11:00 RV 0h reservados PBAR2XLAT Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 10h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 10h Bit Attr defecto Descripcin 63:12 RW 000000 000000 0h BAR Primaria 2/3 Traducir La direccin base alineado en la memoria El lado secundario. Este registro contiene un valor que se utiliza para accesos directos en la memoria situado en el lado secundario de la NTB hace en el lado primario de la NTB a travs de la ventana reclamado por BAR 2/3 en el lado primario. El registro contiene la base direccin de la ventana de memoria El lado secundario. Notas: No hay hardware lmite impuesta para este registro, se debe tener cuidado cuando se Establecer este registro para mantenerse dentro del rango de direccionamiento del sistema conectado.

Por defecto se establece en 256 GB. El nmero de bits que se puede escribir en este registro es dictado por el valor cargado en el registro PBAR23SZ por el BIOS en tiempo de inicializacin (antes de la BIOS PCI enumeracin). PBAR23SZ indica el orden de los bits ms baja de este campo de registro que es grabable donde los valores vlidos son 12-39. Si PBAR23SZ se establece en 12, todos los bits son grabable. Si se establece en 39, entonces los bits 38:12 son de slo lectura y volvern valores de 0. Para el caso especial en que PBAR23SZ = '0 ', los bits 63:0 son todos RO = '0' que resulta en la BAR est desactivado. La direccin de la orden ms bajo es de 12 bits para ejecutar una granularidad mnima de 4 KB. 11:00 RV 0h reservados PBAR4LMT Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 8h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 8h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 197 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.7.4 PBAR4XLAT: BAR Primaria 4.5 Traducir 3.3.7.5 SBAR2LMT: Secundaria BAR 2/3 Lmite PBAR4XLAT Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 18h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 18h Bit Attr defecto Descripcin 63:12 RW 000000 000000 0h BAR Primaria 5.4 Traducir La direccin base alineado en la memoria El lado secundario. Este registro contiene un valor que se utiliza para accesos directos en la memoria situado en el lado secundario de la NTB hace en el lado primario de la NTB a travs de la ventana reclamado por BAR 4/5 en el lado primario. El registro contiene la base direccin de la ventana de memoria El lado secundario. Notas: No hay hardware lmite impuesta para este registro, se debe tener cuidado cuando se Establecer este registro para mantenerse dentro del rango de direccionamiento del sistema conectado. Por defecto est ajustado a 512 GB El nmero de bits que se puede escribir en este registro es dictado por el valor cargado en el registro PBAR45SZ por el BIOS en tiempo de inicializacin (antes de la BIOS PCI enumeracin). PBAR45SZ indica el orden de los bits ms baja de este campo de registro que es grabable donde los valores vlidos son 12-39. Si PBAR45SZ se establece en 12, todos los bits son grabable. Si se establece en 39, entonces los bits 38:12 son de slo lectura y volvern valores de 0. Para el caso especial en que PBAR45SZ = '0 ', los bits 63:0 son todos RO = '0' que resulta en la BAR est desactivado. La direccin de la orden ms bajo es de 12 bits para ejecutar una granularidad mnima de 4 KB. 11:00 RV 0h reservados SBAR2LMT Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE

Offset: 20h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 20h Bit Attr defecto Descripcin 63:12 RW-V 000000 000000 0h Secundaria BAR 2/3 del lmite Valor que representa el tamao de la ventana de memoria expuesta por barra secundaria 2 / 3. Un valor de 00h deshabilitar la funcionalidad de este registro, lo que resulta en un BAR ventana igual a la descrita por el BAR. Este registro contiene un valor que se utiliza para limitar el tamao de la ventana expuesta por 64 bit BAR 2/3 de un tamao inferior a la potencia de dos nios, se expresa en la barra secundaria 2/3 par. Este registro est escrito por el controlador de dispositivo NTB y contendr la suma formulada de la direccin base ms el tamao de la barra. Este valor final equivale a la direccin ms alta que ser aceptado por este puerto. Accesos a el rea de memoria por encima de este registro devolver Solicitud no compatible. Notas: Si el valor en SBAR2LMT se establece en un valor menor que el valor en SB23BASE hardware forzar el valor en SBAR2LMT a ser cero y el tamao completo de la se utilizar ventana definida por SBAR23SZ. Si el valor en SBAR2LMT se establece igual a el valor en la memoria SB23BASE ventana para SB23BASE est desactivado. Si el valor en SBAR2LMT se establece en un valor mayor que el valor en el SB23BASE ms 2 ^ hardware SBAR23SZ forzar el valor en SBAR2LMT sea cero y el se utilizar a tamao completo de la ventana definida por SBAR23SZ. Si SBAR2LMT es cero se utilizar el tamao completo de la ventana definida por SBAR23SZ. 11:00 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 198 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.7.6 SBAR4LMT: BAR Secondary 4.5 Lmite 3.3.7.7 SBAR2XLAT: BAR Secundaria 2/3 Traducir Este registro contiene un valor que se utiliza para accesos directos en la memoria se encuentra en la Lado primario del NTB hace en el lado secundario de la NTB a travs de la ventana reclamado por BAR 2/3 en el lado secundario. El registro contiene la direccin base del la ventana de memoria Lado primario. SBAR4LMT Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 28h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 28h Bit Attr defecto Descripcin 63:12 RW-V 000000 000000 0h Secundaria BAR 04.05 Lmite Valor que representa el tamao de la ventana de memoria expuesta por barra secundaria 4 / 5. Un valor de 00h deshabilitar la funcionalidad de este registro, lo que resulta en un BAR ventana igual a la descrita por el BAR. Este registro contiene un valor que se utiliza para limitar el tamao de la ventana expuesta por 64 -

BAR bit 4/5 a un tamao inferior a la potencia de dos nios se expresa en la barra secundaria 05.04 pair. Este registro est escrito por el controlador de dispositivo NTB y contendr la suma formulada de la direccin base ms el tamao de la barra. Este valor final equivale a la direccin ms alta que ser aceptado por este puerto. Accesos a el rea de memoria por encima de este registro devolver Solicitud no compatible. Notas: Si el valor en SBAR4LMT se establece en un valor menor que el valor en SB45BASE hardware forzar el valor en SBAR4LMT a ser cero y el tamao completo de la se utilizar ventana definida por SBAR45SZ. Si el valor en SBAR4LMT se establece igual a el valor en la memoria SB45BASE ventana para SB45BASE est desactivado. Si el valor en SBAR4LMT se establece en un valor mayor que el valor en el SB45BASE ms 2 ^ hardware SBAR45SZ forzar el valor en SBAR4LMT sea cero y el se utilizar a tamao completo de la ventana definida por SBAR45SZ. Si SBAR4LMT es cero se utilizar el tamao completo de la ventana definida por SBAR45SZ. 11:00 RV 0h reservados SBAR2XLAT Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 30h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 30h Bit Attr defecto Descripcin 63:12 RW-L 000000 000000 0h BAR Secundaria 2/3 Traducir La direccin base alineado en la memoria Lado primario. Notas: Attr aparecer como RW SW El nmero de bits que se puede escribir en este registro es dictado por el valor cargado en el registro SBAR23SZ por el BIOS en tiempo de inicializacin (antes de la BIOS PCI enumeracin). SBAR23SZ indica el orden de los bits ms baja de este campo de registro que es grabable donde los valores vlidos son 12-39. Si SBAR23SZ se establece en 12, todos los bits son grabable. Si se establece en 39, entonces los bits 38:12 son de slo lectura y volvern valores de 0. Para el caso especial en que SBAR23SZ = '0 ', los bits 63:0 son todos RO = '0' que resulta en la BAR est desactivado. La direccin de la orden ms bajo es de 12 bits para ejecutar una granularidad mnima de 4 KB. 11:00 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 199 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.7.8 SBAR4XLAT: BAR Secondary 4.5 Traducir Este registro contiene un valor que se utiliza para accesos directos en la memoria se encuentra en la Lado primario del NTB hace en el lado secundario de la NTB a travs de la ventana reclamado por BAR 4/5 en el lado secundario. El registro contiene la direccin base del la ventana de memoria Lado primario. 3.3.7.9 SBAR0BASE: Secundaria Direccin BAR 0/1 Base Este registro se refleja en el BAR 0/1 par de registros en el espacio de configuracin de el lado secundario de la NTB. El registro es utilizado por el procesador en la primaria lado de la NTB examinar y cargar la BARRA 0/1 par de registros en la parte secundaria de la la NTB.

SBAR4XLAT Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 38h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 38h Bit Attr defecto Descripcin 63:12 RW-L 000000 000000 0h 4/5Translate BAR Secundaria La direccin base alineado en la memoria Lado primario. Notas: Attr aparecer como RW SW El nmero de bits que se puede escribir en este registro es dictado por el valor cargado en el registro SBAR45SZ por el BIOS en tiempo de inicializacin (antes de la BIOS PCI enumeracin). SBAR45SZ indica el orden de los bits ms baja de este campo de registro que es grabable donde los valores vlidos son 12-39. Si SBAR45SZ se establece en 12, todos los bits son grabable. Si se establece en 39, entonces los bits 38:12 son de slo lectura y volvern valores de 0. Para el caso especial en que SBAR45SZ = '0 ', los bits 63:0 son todos RO = '0' que resulta en la BAR est desactivado. La direccin de la orden ms bajo es de 12 bits para ejecutar una granularidad mnima de 4 KB. 11:00 RV 0h reservados SBAR0BASE Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 40h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 40h Bit Attr defecto Descripcin 63:13 000000 000000 0h BAR Secondary 0/1 Base Este registro se refleja en el BAR 0/1 par de registros en el espacio de configuracin del lado secundario del NTB. 256_2_3_Parent: Attr: RW defecto: 0000000000000h 0_3_0_PB01BASE: Attr: RW-L defecto: 0000000000000h 0_3_0_SB01BASE: Attr: RW-L defecto: 0000000000000h 12:04 RV 0h reservados 3 RW-O 1b prefetchable 1: los puntos de BAR en la memoria prefetchable (por defecto) 0: Puntos de BAR en la memoria no prefetchable 02:01 RO Tipo 10b Tipo de memoria reclamado por BAR 2/3 es de 64 bits direccionables. 0 RO 0b Indicador espacio de memoria BAR recurso es memoria (en oposicin a la I / O). Configuracin del procesador de E / S integradas (IIO) Registra 200 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.7.10 SBAR2BASE: Secundaria Direccin BAR 2/3 Base Este registro se refleja desde la barra de par 2/3 de registro en el espacio de configuracin de el lado secundario de la NTB. El registro es utilizado por el procesador en la primaria

lado de la NTB examinar y cargar el BAR par 2/3 de registro en el lado secundario de los la NTB. 3.3.7.11 SBAR4BASE: Secundaria barra de direcciones 4.5 Base Este registro se refleja desde la barra de par 5.4 registro en el espacio de configuracin de el lado secundario de la NTB. El registro es utilizado por el procesador en la primaria lado de la NTB examinar y cargar el BAR par 4.5 registro en el lado secundario de los la NTB. SBAR2BASE Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 48h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 48h Bit Attr defecto Descripcin 63:12 RW 000000 000000 0h Secundaria BAR 2/3 Base Este registro se refleja en el BAR 2/3 par de registros en el espacio de configuracin del lado secundario del NTB. Notas: El nmero de bits que se puede escribir en este registro es dictado por el valor cargado en el registro SBAR23SZ por el BIOS en tiempo de inicializacin (antes de la BIOS PCI enumeracin). SBAR23SZ indica el orden de los bits ms baja de este campo de registro que es grabable donde los valores vlidos son 12-39. Si SBAR23SZ se establece en 12, todos los bits son grabable. Si se establece en 39, entonces los bits 38:12 son de slo lectura y volvern valores de 0. Para el caso especial en que SBAR23SZ = '0 ', los bits 63:0 son todos RO = '0' que resulta en la BARRA est deshabilitada. La direccin de la orden ms bajo es de 12 bits para ejecutar una granularidad mnima de 4 KB. 11:04 RO 00h reservados Granularidad debe ser al menos de 4 KB. 3 1b RO prefetchable BAR puntos a la memoria prefetchable. 02:01 RO Tipo 10b Tipo de memoria reclamado por BAR 2/3 es de 64 bits direccionables. 0 RO 0b Indicador espacio de memoria BAR recurso es memoria (en oposicin a la I / O). SBAR4BASE Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 50 h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 50 h Bit Attr defecto Descripcin 63:12 RW 000000 000000 0h Secundaria BAR 5.4 Base Este registro se refleja en el BAR 04.05 par de registros en el espacio de configuracin del lado secundario del NTB. Notas: El nmero de bits que se puede escribir en este registro es dictado por el valor cargado en el registro SBAR45SZ por el BIOS en tiempo de inicializacin (antes de la BIOS PCI

enumeracin). SBAR45SZ indica el orden de los bits ms baja de este campo de registro que es grabable donde los valores vlidos son 12-39. Si SBAR45SZ se establece en 12, todos los bits son grabable. Si se establece en 39, entonces los bits 38:12 son de slo lectura y volvern valores de 0. Para el caso especial en que SBAR45SZ = '0 ', los bits 63:0 son todos RO = '0' que resulta en la BAR est desactivado. La direccin de la orden ms bajo es de 12 bits para ejecutar una granularidad mnima de 4 KB. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 201 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.7.12 NTBCNTL: Control NTB Este registro contiene los bits de control para el dispositivo de puente no transparente. 11:04 RO 00h reservados 3 1b RO prefetchable BAR puntos a la memoria prefetchable. 02:01 RO Tipo 10b Tipo de memoria reclamado por BAR 5.4 es de 64 bits direccionables. 0 RO 0b Indicador espacio de memoria BAR recurso es memoria (en oposicin a la I / O). SBAR4BASE Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 50 h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 50 h Bit Attr defecto Descripcin NTBCNTL Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 58h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 58h Bit Attr defecto Descripcin 31:11 RV 0h reservados 10 0b Crosslink SBDF Desactivar Incremento Este bit determina si el valor SBDF en la DSD se incrementa o no. 0: el DDS aumentar SBDF (a SBDF 1) 1: el DSD dejar el SBDF 0_3_0_PB01BASE: Attr: RW-V defecto: 0b 0_3_0_SB01BASE: Attr: RO-V defecto: 0b 09:08 00b BAR 04.05 Primaria a Secundaria Snoop anular el control Este bit controla la capacidad de obligar a todas las transacciones dentro de la barra principal 4.5 ventana va del lado primario al secundario como snoop / no-snoop independiente del campo ATTR en la cabecera del TLP. 00: Todos los TLP enviar tal como se define por el campo ATTR 01: Fuerza Snoop en todos TLPs: campo ATTR invalidados para establecer el bit "No Snoop '= 0 independiente de la configuracin del campo ATTR del TLP recibido. 10: Trabajo No-Snoop en todos TLPs: campo ATTR reemplazar para establecer el bit "No Snoop '= 1 independiente de la configuracin del campo ATTR del TLP recibido. 11: Reservado 0_3_0_PB01BASE: Attr: RW-V defecto: 00b 0_3_0_SB01BASE: Attr: RO-V defecto: 00b 07:06 00b BAR 04.05 Secundario a Snoop Primary anular el control Este bit controla la capacidad de obligar a todas las transacciones dentro de la barra secundaria 5.4

ventana va desde el lado secundario al lado primario a ser snoop / no-snoop independiente del campo ATTR en la cabecera del TLP. 00: Todos los TLP enviar tal como se define por el campo ATTR 01: Fuerza Snoop en todos TLPs: campo ATTR invalidados para establecer el bit "No Snoop '= 0 independiente de la configuracin del campo ATTR del TLP recibido. 10: Trabajo No-Snoop en todos TLPs: campo ATTR reemplazar para establecer el bit "No Snoop '= 1 independiente de la configuracin del campo ATTR del TLP recibido. 11: Reservado Notas: Este campo es de PB01BASE RW (ventana lateral primaria) y RO de SB01BASE (Ventana lateral secundaria). 0_3_0_PB01BASE: Attr: RW defecto: 00b 0_3_0_SB01BASE: Attr: Defecto RO: 00b Configuracin del procesador de E / S integradas (IIO) Registra 202 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 05:04 00b BAR 2/3 Primaria a Secundaria Snoop anular el control Este bit controla la capacidad de obligar a todas las transacciones dentro de la barra principal 2/3 ventana va del lado primario al secundario como snoop / no-snoop independiente del campo ATTR en la cabecera del TLP. 00: Todos los TLP enviar tal como se define por el campo ATTR 01: Fuerza Snoop en todos TLPs: campo ATTR invalidados para establecer el bit "No Snoop '= 0 independiente de la configuracin del campo ATTR del TLP recibido. 10: Trabajo No-Snoop en todos TLPs: campo ATTR reemplazar para establecer el bit "No Snoop '= 1 independiente de la configuracin del campo ATTR del TLP recibido. 11: Reservado 0_3_0_PB01BASE: Attr: RW-V defecto: 00b 0_3_0_SB01BASE: Attr: RO-V defecto: 00b 03:02 00b BAR 2/3 de Secundaria a Snoop Primary anular el control Este bit controla la capacidad de obligar a todas las transacciones dentro de la barra secundaria 2/3 ventana va desde el lado secundario al lado primario a ser snoop / no-snoop independiente del campo ATTR en la cabecera del TLP. 00: Todos los TLP enviar tal como se define por el campo ATTR 01: Fuerza Snoop en todos TLPs: campo ATTR invalidados para establecer el bit "No Snoop '= 0 independiente de la configuracin del campo ATTR del TLP recibido. 10: Trabajo No-Snoop en todos TLPs: campo ATTR reemplazar para establecer el bit "No Snoop '= 1 independiente de la configuracin del campo ATTR del TLP recibido. 11: Reservado Notas: Este campo es de PB01BASE RW (ventana lateral primaria) y RO de SB01BASE (Ventana lateral secundaria). 0_3_0_PB01BASE: Attr: RW defecto: 00b 0_3_0_SB01BASE: Attr: Defecto RO: 00b 1 1b Enlace Secondary desactivar el control Este bit controla la capacidad de formar el enlace en el lado secundario de la NTB. Este bit se utiliza para asegurarse de que el primario est en marcha y funcionamiento antes de permitir transacciones desde el lado secundario. 0: enabled Enlace 1: Enlace desactivado Notas: Este bit or'd lgicamente con el bit LNKCON 4

Este campo es de PB01BASE RW (ventana lateral primaria) y RO de SB01BASE (Ventana lateral secundaria). 0_3_0_PB01BASE: Attr: RW defecto: 1b 0_3_0_SB01BASE: Attr: RO defecto: 1b 0 1b Secundaria configuracin espacial de Control Lockout Este bit controla la capacidad de modificar la configuracin NTB lado Secundaria registros del socio de enlace del lado Secundaria. 0: El lado secundario puede leer y escribir registros secundarios 1: modificaciones laterales secundarias bloqueadas pero lee se aceptan Notas: Esto no bloquea el espacio MMIO. Este campo es de PB01BASE RW (ventana lateral primaria) y RO de SB01BASE (Ventana lateral secundaria). 0_3_0_PB01BASE: Attr: RW defecto: 1b 0_3_0_SB01BASE: Attr: RO defecto: 1b NTBCNTL Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 58h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 58h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 203 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.7.13 SBDF: Bus Secundaria, dispositivo y funcin Este registro contiene el bus, dispositivo y funcin para el lado secundario de la NTB cuando PPD.Port definicin se configura como NTB / NTB Seccin 3.3.3.26, "PPD: PCIe Puerto Definicin "en la pgina 138. 3.3.7.14 CBFDF: Bus Capturados, dispositivo y funcin 3.3.7.15 PDOORBELL: timbre de la puerta principal Este registro contiene los bits utilizados para generar interrupciones para el procesador en el Lado primario del NTB. SBDF Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 5Ch Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 5Ch Bit Attr defecto Descripcin 15:08 RW 7Fh Secondary Bus para el lado secundario del puerto NTB en modo NTB Valor que se utilizar para el nmero de autobuses para routing.Hardware ID basada dejar el valor predeterminado de 7Fh cuando este puerto es de USD Hardware se incrementar el valor por defecto a 80h cuando este puerto es DSD 07:03 RW 00h dispositivo secundario para el lado secundario del puerto NTB mientras que en NTB modo Valor para ser utilizado para el nmero de dispositivos para el enrutamiento basada en ID. 02:00 RW 0h Funcin secundaria para el lado secundario del puerto NTB mientras que en NTB modo Valor que se utilizar para el nmero de funciones de enrutamiento basada en ID. CBFDF Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 5Eh

Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 5Eh Bit Attr defecto Descripcin 15:08 RO-V 00h Bus Secundaria Valor que se utilizar para el nmero de autobuses para el enrutamiento basado en ID. Este registro contiene el bus, dispositivo y funcin para el lado secundario de la NTB cuando PPD.Port definicin se configura como NTB / RP. Notas: Cuando se configura como un obstculo no arancelario / RP, el NTB debe capturar los nmeros de los autobuses y el dispositivo se suministra con todo tipo 0 Configuracin solicitudes de escritura realizadas por el BNA y suministrar estos nmeros en los autobuses y los campos Device Nmero de Identificacin del Solicitante para todas las solicitudes iniciadas por el BNA. El nmero de autobuses y el nmero de dispositivos pueden ser cambi en tiempo de ejecucin, y por lo que es necesario volver a capturar esta informacin con cada peticin de escritura de configuracin. Cuando se configura como un NTB / RP, si NTB debe generar una finalizacin antes de la Configuracin del dispositivo de solicitud de escritura inicial, 0 de se debe introducir en el Bus Campos Nmero Nmero y Device Este registro slo es vlido cuando se configura como NTB / RP. Este registro no tiene es decir, cuando se configura como NTB / NTB o RP. 07:03 RO-V 00h dispositivo secundario Valor para ser utilizado para el nmero de dispositivos para el enrutamiento basada en ID. 02:00 RO-V 0h Funcin secundaria Valor que se utilizar para el nmero de funciones de enrutamiento basada en ID. Configuracin del procesador de E / S integradas (IIO) Registra 204 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.7.16 PDBMSK: Mscara timbre Primaria Este registro se usa para enmascarar la generacin de interrupciones para el lado primario de la NTB. 3.3.7.17 SDOORBELL: Timbre Secundaria Este registro contiene los bits utilizados para generar interrupciones para el procesador en el Lado secundario del NTB. PDOORBELL Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 60h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 60h Bit Attr defecto Descripcin 15 0h Estado interrupcin Enlace Este bit se establece cuando hay un cambio de estado de enlace se produce en el lado secundario de la NTB (Bit 0 del registro NTBSTATUS). Este bit se borra escribiendo un 1 en la Lado primario del NTB. Notas: Este campo es RW1C de PB01BASE (ventana lateral primaria) y RO de SB01BASE (Ventana lateral secundaria). 0_3_0_PB01BASE: Attr: Defecto RW1C: 0h 0_3_0_SB01BASE: Attr: Defecto RO: 0h 14:00 0000h interrupciones timbre primarias Estos bits se escriben por el procesador en el lado secundario de la NTB para causar una alarma de timbre de la puerta que se genere al procesador en el lado primario de la

NTB si el bit de mscara asociado en el registro PDBMSK no est establecido. A 1 se escribe en este registro desde el lado secundario del NTB para establecer el bit, y para borrar el bit un 1 est escrito desde el lado primario del NTB. Notas: Si tanto INTx y MSI (NTB bit PCI CMD 10 y NTB MSI Capacidad bit 0) interrupcin mecanismos estn desactivados software debe sondear para el estado ya que no se interrumpe de cualquiera de los tipos se generan. Este campo es RW1C de PB01BASE (ventana lateral primaria) y RW1S de SB01BASE (ventana lateral secundaria). 0_3_0_PB01BASE: Attr: Defecto RW1C: 0000h 0_3_0_SB01BASE: Attr: RW1S defecto: 0000h PDBMSK Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 62h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 62h Bit Attr defecto Descripcin 15:00 FFFFh Mscara timbre Primaria Este registro permitir software para enmascarar la generacin de interrupciones a la procesador en el lado primario de la NTB. 0: Permitir la interrupcin 1: Mscara de la interrupcin Notas: Este campo es de PB01BASE RW (ventana lateral primaria) y RO de SB01BASE (Ventana lateral secundaria). 0_3_0_PB01BASE: Attr: RW defecto: FFFFh 0_3_0_SB01BASE: Attr: Defecto RO: FFFFh Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 205 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.7.18 SDBMSK: Mscara timbre Secundaria Este registro se usa para enmascarar la generacin de interrupciones para el lado secundario de la NTB. 3.3.7.19 USMEMMISS: Upstream memoria seorita Este registro se utiliza para mantener un recuento de rodadura de baln se pierde por las ventanas de memoria en la puerto de carga en el lado secundario de la NTB. Este es un contador de vuelco. Este contador se puede utilizar como una ayuda en la determinacin de si hay algn error de programacin en la cartografa las ventanas de memoria en la configuracin de NTB / NTB. SDOORBELL Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 64h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 64h Bit Attr defecto Descripcin 15:00 0000h interrupciones timbre secundarias Estos bits se escriben por el procesador en el lado primario de la NTB para causar una interrupcin timbre de la puerta que se genere al procesador en el lado secundario de la NTB si el bit de mscara asociado en el registro SDBMSK no est establecido. A 1 se escribe en este registro desde el lado primario del NTB para establecer el bit, y para borrar el bit de 1 se escribe en el lado secundario del NTB. Notas:

Si tanto INTx y MSI (NTB bit PCI CMD 10 y NTB MSI Capacidad bit 0) interrupcin mecanismos estn desactivados software debe sondear para el estado ya que no se interrumpe de cualquiera de los tipos se generan. Este campo es RW1S de PB01BASE (ventana lateral primaria) y RW1C de SB01BASE (ventana lateral secundaria). 0_3_0_PB01BASE: Attr: RW1S defecto: 0000h 0_3_0_SB01BASE: Attr: Defecto RW1C: 0000h SDBMSK Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 66h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 66h Bit Attr defecto Descripcin 15:00 RW-V 0000h Mscara timbre Secundaria Este registro permitir software para enmascarar la generacin de interrupciones a la procesador en el lado secundario del NTB. 0: Permitir la interrupcin 1: Mscara de la interrupcin Notas: Este campo es de RO PB01BASE (ventana lateral primaria) y RW de SB01BASE (Ventana lateral secundaria). USMEMMISS Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 70h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 70h Bit Attr defecto Descripcin 15:00 RW-V 0000h Upstream seorita Memoria Este registro mantiene una cuenta corriente de falla de cualquiera de la memoria 3 aguas arriba ventanas en el lado secundario de la NTB. El contador no se congela en el mximo cuenta que se da la vuelta. Configuracin del procesador de E / S integradas (IIO) Registra 206 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.7.20 SPAD [doce y quince]: Bloc de Registros de 0 - 15 Este conjunto de 16 registros, SPAD0 travs SPAD15, se comparten a ambos lados de la NTB. Se utilizan para transmitir informacin a travs del puente. 3.3.7.21 SPADSEMA4: Semforo Scratchpad Este registro permitir que el software para compartir los registros de memoria de apuntes. 3.3.7.22 RSDBMSIXV70: Route timbre Secondary MSI-X Vector 7-0 Este registro se utiliza para permitir flexibilidad en los bits 7 a 0 SDOORBELL asignaciones a uno de los 4 vectores MSI-X. Registro est configurado para ser capaz de ampliar a 16 vectores MSI-X en diseos futuros. SPAD [doce y quince] Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 80h, 84h, 88h, 8 canales, 90h, 94h, 98h, 9Ch Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: A0h, A4h, A8h, ACh, B0h, B4h, B8h, BCH Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 80h, 84h, 88h, 8 canales, 90h, 94h, 98h, 9Ch Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE

Offset: A0h, A4h, A8h, ACh, B0h, B4h, B8h, BCH Bit Attr defecto Descripcin 31:0 RW 00h Bloc Registro n Este conjunto de registros 16 es RW de ambos lados del puente. La sincronizacin es provisto de un semforo de hardware (SPADSEMA4). Software utilizar estos registros que pasar un protocolo, como un latido del corazn, de un sistema a travs de la NTB. SPADSEMA4 Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: C0h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: C0h Bit Attr defecto Descripcin 31:1 RO 00h reservados 0 RW-V 0h Bloc Semaphore Este bit permite el software para sincronizar la propiedad de escritura de la memoria de trabajo Registro creado. El procesador leer el registro: Si el valor devuelto es 0, el bit se pone a 1 por el hardware y la lectura procesador se concede la propiedad de los registros de bloc de notas. Si el valor devuelto es 1, entonces el procesador en el lado opuesto de la NTB ya posee los registros bloc de notas y el procesador de lectura no se le permite modificar los registros del bloc de notas. Para renunciar a la propiedad, el procesador posee escribe un 1 en este registro para restablecer el valor a 0. La propiedad de los registros de memoria de trabajo no se encuentra en hardware, que est, el procesador en cada lado de la NTB es todava capaz de escribir los registros independientemente del estado de este bit. El atributo de este registro es R0TS (Leer 0 a Set) y W1TC (Escribe 1 para borrar) RSDBMSIXV70 Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: D0h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: D0h Bit Attr defecto Descripcin 31:30 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 207 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.7.23 RSDBMSIXV158: Route timbre Secondary MSI-X Vector 15-8 Este registro se utiliza para permitir flexibilidad en los bits SDOORBELL 15-8 asignaciones a uno de los 4 vectores MSI-X. Registro est configurado para ser capaz de ampliar a 16 vectores MSI-X en diseos futuros. 29:28 RW 2h MSI-X asignacin Vector de bits SDOORBELL 7 27:26 RV 0h reservados 25:24 RW 2h MSI-X asignacin Vector de SDOORBELL bit 6 23:22 RV 0h reservados 21:20 RW 1h MSI-X asignacin Vector de SDOORBELL bit 5 19:18 RV 0h reservados 17:16 RW 1h MSI-X asignacin Vector de SDOORBELL bit 4 15:14 RV 0h reservados 13:12 RW 1h MSI-X asignacin Vector de SDOORBELL bit 3 11:10 RV 0h Reservados

09:08 RW 1h MSI-X asignacin Vector de SDOORBELL bit 2 7:06 RV 0h reservados 05:04 RW 1h MSI-X asignacin Vector de SDOORBELL bit 1 3:02 RV 0h reservados 01:00 RW 0h MSI-X asignacin Vector de SDOORBELL bit 0 11 = MSI-X vector de asignacin 310 = MSI-X asignacin vector 2 01 = MSI-X asignacin vector 1 00 = MSI-X asignacin vector 0 RSDBMSIXV70 Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: D0h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: D0h Bit Attr defecto Descripcin RSDBMSIXV158 Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: D4h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: D4h Bit Attr defecto Descripcin 31:30 RV 0h reservados 29:28 RW 3h MSI-X asignacin Vector de bits SDOORBELL 15 27:26 RV 0h reservados 25:24 RW 3h MSI-X asignacin Vector de bits SDOORBELL 14 23:22 RV 0h reservados 21:20 RW 3h MSI-X asignacin Vector de bits SDOORBELL 13 19:18 RV 0h reservados 17:16 RW 3h MSI-X asignacin Vector de bits SDOORBELL 12 15:14 RV 0h reservados 13:12 RW 3h MSI-X asignacin Vector de SDOORBELL bit 11 11:10 RV 0h Reservados 09:08 RW 2h MSI-X asignacin Vector de bits SDOORBELL 10 Configuracin del procesador de E / S integradas (IIO) Registra 208 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.7.24 B2BSPAD [doce y quince]: Bloc de Back-to-back Registros 0 Este conjunto de registros 16, a travs de B2BSPAD0 B2BSPAD15, es utilizado por el procesador en El lado primario del NTB para generar accesos a la memoria de apuntes registra en un segundo NTB cuyo lado secundario est conectado al lado secundario de este NTB. Escribiendo a estos registros har que el NTB para generar un paquete PCIe que se enva a Borrador del NTB conectado registra. Este mecanismo permite que entre sistemas comunicacin a travs del par de obstculos no arancelarios. Tenga en cuenta que el registro debe ser B2BBAR0XLAT correctamente configurado para apuntar a BAR 0/1 en el NTB opuesta para que este mecanismo funcionar correctamente. Tenga en cuenta tambin que este mecanismo no requiere un semforo porque cada NTB tiene un conjunto de registros de la memoria de apuntes. La informacin que pasa sistema siempre escribir en los registros de la NTB opuesto, y leer su propia rea reutilizable registros para obtener informacin del sistema opuesto. 3.3.7.25 B2BDOORBELL: Timbre Back-to-back Este registro es utilizado por el procesador en el lado primario de la NTB para generar accede al registro PDOORBELL en un segundo NTB cuyo lado secundario es conectado al lado secundario de este NTB. Escribir en este registro har que el NTB

para generar un paquete PCIe que se enva al registro PDOORBELL del NTB conectado, provocando una interrupcin para ser enviado al procesador en el segundo sistema. Este mecanismo permite la comunicacin entre sistemas a travs del par de obstculos no arancelarios. Tenga en cuenta que el B2BBAR0XLAT registro debe estar correctamente configurado para que apunte a BAR 0/1 en el lado opuesto NTB para que este mecanismo funcione correctamente. 7:06 RV 0h reservados 05:04 RW 2h MSI-X asignacin Vector de bits SDOORBELL 9 3:02 RV 0h reservados 01:00 RW 2h MSI-X asignacin Vector de SDOORBELL bit 8 11 = MSI-X vector de asignacin 310 = MSI-X asignacin vector 2 01 = MSI-X asignacin vector 1 00 = MSI-X asignacin vector 0 RSDBMSIXV158 Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: D4h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: D4h Bit Attr defecto Descripcin B2BSPAD [doce y quince] Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 100h, 104h, 108h, 10CH, 110h, 114h, 118h, 11CH Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 120h, 124H, 128H, 12Ch, 130h, 134h, 138H, 13CH Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 100h, 104h, 108h, 10CH, 110h, 114h, 118h, 11CH Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 120h, 124H, 128H, 12Ch, 130h, 134h, 138H, 13CH Bit Attr defecto Descripcin 31:0 000000 00h Back-to-back Bloc Registro n Este conjunto de registros 16 se escribe slo desde el lado primario de la NTB. A escribir a cualquiera de estos registros har que el NTB para generar un paquete que se enva PCIe a travs del enlace correspondiente registro Borrador del NTB contrario. 0_3_0_PB01BASE: Attr: RW defecto: 00000000H 0_3_0_SB01BASE: Attr: Defecto RO: 00000000H Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 209 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.7.26 B2BBAR0XLAT: BAR Back-to-back 0/1 Traducir B2BDOORBELL Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 140h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 140h Bit Attr defecto Descripcin 15:14 RV 0h reservados 13:00 0000h interrupcin timbre B2B Estos bits se escriben por el procesador en el lado primario de la NTB. Escribiendo a este registro har que un paquete PCIe con el mismo contenido que el de escritura a ser enviado al registro PDOORBELL en el segundo NTB conectados espalda con espalda con

este NTB, que a su vez causar una alarma de timbre de la puerta que se genere a la procesador en el segundo NTB. Hardware de la NTB originario borra este registro en la programacin de la PCIe paquete. 0_3_0_PB01BASE: Attr: RW1S defecto: 0000h 0_3_0_SB01BASE: Attr: Defecto RO: 0000h B2BBAR0XLAT Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 144h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 144h Bit Attr defecto Descripcin 63:15 000000 000000 0h B2B translate Direccin base de BAR Secondary 0/1 en el lado opuesto NTB-Este registro se utiliza para establecer la direccin de base, donde el timbre de back-to-back y paquetes rea reutilizable ser enviado. Este registro debe coincidir con la direccin de base cargada en el BAR 0/1 par en el NTB opuesta, cuya secundaria ligada a lado en el lado secundario de este NTB. Notas: No hay hardware lmite impuesta para este registro, se debe tener cuidado cuando se Establecer este registro para mantenerse dentro del rango de direccionamiento del sistema conectado. Lado primario MSI-X MMIO registra accede por PB01BASE 0_3_0_PB01BASE: Attr: RW defecto: 0000000000000h 0_3_0_SB01BASE: Attr: Defecto RO: 0000000000000h 14:00 RO 00h reservados Limite el registro tiene una granularidad de 32 KB (215) Configuracin del procesador de E / S integradas (IIO) Registra 210 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.8 MSI-X Registros MMIO (Lado primario NTB) Lado primario MSI-X MMIO registra accede por PB01BASE 3.3.8.1 PMSIXTBL [0:3]: Primary MSI-X Tabla de direcciones Register 0-3 Tabla 3-15. NTB MMIO Mapa PMSIXTBL0 2000h 3000h PMSIXPBA 2004h 3004h PMSIXDATA0 2008h 3008h PMSICXVECCNTL0 200CH 300Ch PMSIXTBL1 2010h 3010h 2014h 3014h PMSIXDATA1 2018h 3018h PMSICXVECCNTL1 201Ch 301Ch PMSIXTBL2 2020H 3020h 2024h 3024h PMSIXDATA2 2028h 3028H PMSICXVECCNTL2 202Ch 302Ch

PMSIXTBL3 2030H 3030h 2034h 3034h PMSIXDATA3 2038h 3038h PMSICXVECCNTL3 203Ch 303Ch 2040h 3040h 2044H 3044h 2048h 3048h 204Ch 304Ch PMSIXTBL [0:3] Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 2000h, 2010h, 2020H, 2030H Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 2000h, 2010h, 2020H, 2030H Bit Attr defecto Descripcin 63:32 RW 000000 00h MSI-X Direccin Superior Bits de direccin superiores utilizados al generar un MSI. 31:2 RW 000000 00h MSI-X Direccin Sistema especificada mensaje de direccin inferior. Para los mensajes de MSI-X, el contenido de este campo a partir de una entrada de la tabla de MSI-X especifica la porcin inferior de la DWORDaligned Direccin (AD [31:02]) para la operacin de escritura en memoria. 01:00 RO 00b MSG_ADD10 Para un correcto alineamiento DWORD, estos bits deben ser de 0. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 211 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.8.2 PMSIXDATA [0:3]: Primary MSI-X Mensaje Datos de Registro 0 3.3.8.3 PMSICXVECCNTL [0:3]: MSI-X Primary Vector Control Register 0 -3 3.3.8.4 PMSICXPBA: Primary MSI-X En espera de la matriz de bits Lado secundario MSI-X MMIO registra accede por PB01BASE (debug) y SB01BASE PMSIXDATA [0:3] Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 2008h, 2018h, 2028h, 2038h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 2008h, 2018h, 2028h, 2038h Bit Attr defecto Descripcin 31:0 RW 0000h datos Mensaje Especificados por el sistema de datos de mensajes. Tabla 3-16. MSI-X Manejo y Procesamiento de Vector de IIO en el lado primario Nmero de mensajes habilitado por software Eventos IV [07:00] 1 Todos xxxxxxxx1 Notas: 1. El trmino "xxxxxx" en el vector de interrupcin indica que el software que se inicializa y IIO no modificar cualquiera de los bits de "x". 4 PD [04:00] xxxxxxxx PD [09:05] xxxxxxxx

PD [14:10] xxxxxxxx HP, BW-cambio, AER, PD [15] xxxxxxxx PMSICXVECCNTL [0:3] Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 200CH, 201Ch, 202Ch, 203Ch Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 200CH, 201Ch, 202Ch, 203Ch Bit Attr defecto Descripcin 31:1 RO 000000 00h Reservado 0 RW 1b MSI-X Mask Cuando se establece este bit, el NTB est prohibido el envo de un mensaje a este MSIX Entrada de la tabla. Sin embargo, cualesquiera otras entradas de la tabla MSI-X programados con el mismo vector todava ser capaz de enviar un mensaje equivalente a menos que tambin son enmascarados. PMSICXPBA Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 3000h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 3000h Bit Attr defecto Descripcin 31:4 RV 0h reservados 3 RO-V 0b MSI-X Mesa de Entrada 03 NTB tiene un mensaje pendiente Configuracin del procesador de E / S integradas (IIO) Registra 212 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.3.9 MSI-X registros MMIO (Secundario NTB) Lado secundario MSI-X MMIO registra accede por PB01BASE (debug) y SB01BASE. Estos registros son vlidos cuando en la configuracin de NTB / RP. 2 RO-V 0b MSI-X Mesa de Entrada 02 NTB tiene un mensaje pendiente 1 RO-V 0b MSI-X Mesa de Entrada 01 NTB tiene un mensaje pendiente 0 RO-V 0b MSI-X Mesa de Entrada 00 NTB tiene un mensaje pendiente PMSICXPBA Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 3000h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 3000h Bit Attr defecto Descripcin Tabla 3-17. NTB MMIO Mapa SMSIXTBL0 4000h 5000h SMSIXPBA 4004h 5004h SMSIXDATA0 4008H 5008h SMSIXVECCNTL0 400Ch 500Ch SMSIXTBL1 4010h 5010h 4014h 5014h SMSIXDATA1 4018h 5018h SMSIXVECCNTL1 401Ch 501Ch

SMSIXTBL2 4020h 5020h 4024h 5024h SMSIXDATA2 4028h 5028h SMSIXVECCNTL2 402Ch 502Ch SMSIXTBL3 4030h 5030H 4034h 5034h SMSIXDATA3 4038h 5038h SMSIXVECCNTL3 403Ch 503Ch 4040h 5040h 4044h 5044h 4048h 5048h 404Ch 504Ch Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 213 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.3.9.1 SMSIXTBL [0:3]: Secundaria MSI-X Tabla de direcciones Register 0-3 3.3.9.2 SMSIXDATA [0:3]: Secundaria MSI-X Mensaje Registro de Datos 0-3 Pedacitos SDOORBELL a cartografa MSI-X se pueden reprogramar a travs Seccin 3.3.7.22 y la Seccin 3.3.7.23. 3.3.9.3 SMSIXVECCNTL [0:3]: Secundaria MSI-X Control de Vectores Register 0-3 SMSIXTBL [0:3] Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 4000h, 4010h, 4020h, 4030h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 4000h, 4010h, 4020h, 4030h Bit Attr defecto Descripcin 63:32 RW 000000 00h MSI-X Direccin Superior Bits de direccin superiores utilizan al generar un MSI-X. 31:2 RW 000000 00h MSI-X Direccin Sistema especificada mensaje de direccin inferior. Para los mensajes de MSI-X, el contenido de este campo a partir de una entrada de la tabla de MSI-X especifica la porcin inferior de la DWORDaligned Direccin (AD [31:02]) para la operacin de escritura en memoria. 01:00 RO 00b MSG_ADD10 Para un correcto alineamiento DWORD, estos bits deben ser de 0. SMSIXDATA [0:3] Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 4008H, 4018h, 4028h, 4038h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 4008H, 4018h, 4028h, 4038h Bit Attr defecto Descripcin 31:0 RW 0000h datos Mensaje Especificados por el sistema de datos de mensajes. SMSIXVECCNTL [0:3] Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 400Ch, 401Ch, 402Ch, 403Ch

Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 400Ch, 401Ch, 402Ch, 403Ch Bit Attr defecto Descripcin 31:1 RO 000000 00h Reservado 0 RW 1b MSI-X Mask Cuando se establece este bit, el NTB est prohibido el envo de un mensaje a este MSIX Entrada de la tabla. Sin embargo, cualesquiera otras entradas de la tabla MSI-X programados con el mismo vector todava ser capaz de enviar un mensaje equivalente a menos que tambin son enmascarados. Configuracin del procesador de E / S integradas (IIO) Registra 214 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Intel 3.3.9.4 SMSICXPBA: Secundaria MSI-X En espera de la matriz de bits 3.4 Intel QuickData Technology Esta seccin describe los registros de configuracin PCI estndar y un dispositivo especficos Registros de configuracin relacionada a continuacin: Intel QuickData Tecnologa Registros - Dispositivo 4, Funcin 0 -7 Intel QuickData Tecnologa MMIO Registros (mbar CBAR) 3.4.1 Intel Technology QuickData Registros Mapas Tabla 3-18. MSI-X Manejo y Procesamiento de Vector de IIO en el lado secundario Nmero de mensajes habilitado de Software Eventos IV [07:00] 1 Todos xxxxxxxx1 Notas: 1. El trmino "xxxxxx" en el vector de interrupcin indica que el software que se inicializa y IIO no modificar ninguna de los bits de "x" 4 PD [04:00] xxxxxxxx PD [09:05] xxxxxxxx PD [14:10] xxxxxxxx PD [15] xxxxxxxx SMSICXPBA Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: PB01BASE Offset: 5000h Bus: 0 Dispositivo: 3 Funcin: 0 MMIO BAR: SB01BASE Offset: 5000h Bit Attr defecto Descripcin 31:4 RV 0h reservados 3 RO-V 0b MSI-X Mesa de Entrada 03 NTB tiene un mensaje pendiente 2 RO-V 0b MSI-X Mesa de Entrada 02 NTB tiene un mensaje pendiente 1 RO-V 0b MSI-X Mesa de Entrada 01 NTB tiene un mensaje pendiente 0 RO-V 0b MSI-X Mesa de Entrada 00 NTB tiene un mensaje pendiente Tabla 3-19. QuickData Tecnologa Map configuracin de Intel . Dispositivo 4 Funcin 0 -7 Offset 0x00H a 0x0FCH (Hoja 1 de 2) DID VID 00h MSIXMSGCTL MSIXNXTPT R1 MSIXCAPID 80h PCISTS PCICMD TABLEOFF_BIR 04h 84h CCR RID PBAOFF_BIR 08h 88h

HDR CLSR 0Ch 8Ch CB_BAR 10h EXPCAP ptrSiguiente CAPID 90h 14h DEVCAP 94h Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 215 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 18h DEVSTS DEVCON 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPTR2 34h DEVCAP2 B4h 38h DEVCON2 B8h INTPIN INTL 3Ch BCH 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh DEVCFG / Reserved3 60h PMCAP E0h 64h PMCSR E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Notas: 1. Cada bloque contiene una capacidad de Siguiente puntero al siguiente bloque de capacidad, o un valor de cero que indica que es la ltima capacidad. 2. CAPPTR seala al primer bloque de capacidad. 3. Este registro se define por solo Fn # 0 y se reserva para otras funciones. Tabla 3-19. QuickData Tecnologa Map configuracin de Intel . Dispositivo 4 Funcin 0 -7 Offset 0x00H a 0x0FCH (Hoja 2 de 2) Configuracin del procesador de E / S integradas (IIO) Registra 216 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Tabla 3-20. QuickData Tecnologa Map configuracin de Intel . Dispositivo 4 Funcin 0 -7 Offset 0x100 0x1FF CHANERR_INT 100h 180h CHANERRMSK_INT 104h 184h 108h CHANERRSEV_INT 188 H 10CH CHANERRP TR

18CH 110h 190h 114h 194h 118h 198h 11CH 19Ch 120h 1A0h 124H 1A4h 128H 1A8h 12Ch 1ACh 130h 1B0h 134h 1B4h 138H 1B8h 13CH 1BCh 140h 1C0h 144h 1C4h DMAUNCERRSTS1/Reserved 1C8h 148h DMAUNCERRMSK1/Reserved 1CCh 14Ch DMAUNCERRSEV1/Reserved 1D0h 150h DMAUNCER RPTR1 / Reservado 154H 1D4h 158h 1D8h 15CH 1DCh DMAGLBER RPTR1 / Reservado 160h 1E0h 164h 1E4h 168h 1E8h 16Ch 1ECh 170h 1F0h 174H 1F4h 178h 1F8h 17Ch 1FCh Notas: 1. Todo el DMAUNC * y registros DMAGLBERRPTR slo se definen para Fn # 0 y estas compensaciones registro estn reservados para otros funciones. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 217 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.2 Intel Technology QuickData Registros Definiciones 3.4.2.1 VID: Vendedor registro de identificacin 3.4.2.2 DID: Identificacin del dispositivo Registrarse 3.4.2.3 PCICMD: Comando PCI Este registro define el registro de comando compatible PCI 3.0 valores aplicables a PCI Expresar el espacio. VID Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 00h Bit Attr defecto Descripcin

15:00 RO Nmero de Identificacin del Proveedor 8086h El valor es asignado por el PCI-SIG a Intel. DID Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 02h Bit Attr defecto Descripcin Nmero de identificacin del dispositivo 15:00 ID de Dispositivo para Intel QuickData Technology de Intel Xeon de la familia E5 son 0x3C20 - 0x3C27. Cuando RAID On Load se activa en las funciones 0 y 1, su ID del dispositivo son 0x3C2E y 0x3C2F respectivamente. 0x3C20: Intel QuickData Tecnologa Funcin 0 0x3C2E: Intel QuickData Tecnologa Funcin 0 con RAID On Load 0x3C21: Intel QuickData Tecnologa Funcin 1 0x3C2F: Intel QuickData Tecnologa Funcin 1 con RAID On Load 0x3C22: Intel QuickData Tecnologa Funcin 2 0x3C23: Intel QuickData Tecnologa Funcin 3 0x3C24: Intel QuickData Tecnologa Funcin 4 0x3C25: Intel QuickData Tecnologa Funcin 5 0x3C26: Intel QuickData Tecnologa Funcin 6 0x3C27: Intel QuickData Tecnologa Funcin 7 0_4_0_CFG: Attr: RO-V defecto: 3C20h 0_4_1_CFG: Attr: RO-V defecto: 3C21h 0_4_2_CFG: Attr: Defecto RO: 3C22h 0_4_3_CFG: Attr: Defecto RO: 3C23h 0_4_4_CFG: Attr: Defecto RO: 3C24h 0_4_5_CFG: Attr: Defecto RO: 3C25h 0_4_6_CFG: Attr: Defecto RO: 3C26h 0_4_7_CFG: Attr: Defecto RO: 3C27h PCICMD Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 04h Bit Attr defecto Descripcin 15:11 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 218 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 10 RW 0b INTx interrupcin Desactivar Controla la capacidad de Intel QuickData Tecnologa para generar legado INTx interrumpir (cuando el modo de INTx herencia est habilitada). 1: la generacin de mensajes de interrupcin legado est desactivado 0: Legacy generacin de mensajes de interrupcin est habilitada Si esta transiciones de bit de 1 -> 0 cuando un mensaje anterior Assert_INTx fue enviado pero ningn mensaje Deassert_INTx correspondiente envi, sin embargo, un mensaje Deassert_INTx se enva en esta transicin de bit. 9 RO 0b Fast Back-to-Back Habilitar No aplica para PCI Express y est cableado a 0 8 RO 0b SERR Activar Este bit no tiene impacto en el informe de errores de la Tecnologa Intel QuickData. 7 RO 0b IDSEL Stepping / Espera control de ciclos N/A 6 RO 0b Parity Error Respuesta Este bit no tiene impacto en el informe de errores de la Tecnologa Intel QuickData. 5 paleta VGA RO 0b snoop Habilitar

No se aplica a los dispositivos internos IIO. Cableado a 0. 4 Memoria 0b RO Escribir e invalidar Habilitar No se aplica a los dispositivos internos IIO. Cableado a 0. 3 RO 0b Ciclo Especial Habilitar No aplica para PCI Express. Cableado a 0. 2 RW 0b Bus Master Enable Este bit permite la tecnologa Intel QuickData para generar escritura de memoria / MSI y transacciones de lectura de memoria. 1: Activa la Tecnologa Intel QuickData para generar la memoria de lectura / escritura solicitudes. 0: La tecnologa Intel QuickData no puede generar una nueva memoria de lectura / escritura solicitudes. Los que se encuentran pendientes de que se emitan en el camino de datos interna al trmino de una excelente RFO, se puede completar incluso si este bit es 0. 1 RW 0b Espacio Memoria Activa 1: Activa la barra de memoria del dispositivo de Intel Tecnologa QuickData ser decodificado como direccin de destino vlida para los accesos de OS / BIOS. 0: Desactiva la barra de memoria de Intel Device Technology QuickData a decodificar como direccin de destino vlida para los accesos de OS / BIOS. Notas: Los accesos a travs de JTAG puerto mini a registros apuntados por el Intel QuickData Direccin BAR Technology, no son cerrada por este bit es establecido, es decir, incluso si este bit es un 0, JTAG accede a los registros a la que apunta Intel QuickData Tecnologa Barra de direcciones se les permite / completado con normalidad. Estos accesos son accesos desde Procesador interno microcdigo / microcdigo y JTAG y se les permite acceder a los registros normalmente incluso si este bit est claro. 0 RO 0b IO Espacio Activa N/A PCICMD Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 04h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 219 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.2.4 PCISTS: registro de estado PCI 3.4.2.5 RID: Registro de Identificacin de revisiones Este registro contiene el nmero de versin del IIO. El nmero de revisin de las medidas que el mismo en todos los dispositivos y funciones, es decir, dispositivos individuales no su paso RID de forma independiente. El id de revisin del registro IDCODE JTAG tambin los pasos de este registrarse. PCISTS Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 06h Bit Attr defecto Descripcin 15 RW1C 0b Detectado error de paridad Este bit es activado por un dispositivo cuando se recibe un paquete en el lado primario con un error de datos no se puede corregir o una direccin / control de errores de paridad no se puede corregir. La estableciendo de este bit es independientemente del bit de error de respuesta Paridad (PERRE) en el Registro PCICMD. 14 RO 0b sealiza error del sistema N / A para Intel QuickData Tecnologa 13 RO 0b Recibido Maestro Abortar Intel QuickData tecnologa nunca se pone este bit 12 RO 0b Recibido Target Abortar

Intel QuickData tecnologa nunca se pone este bit 11 RW1C 0b sealizadas por objetivo Abortar Intel QuickData Tecnologa activa este bit cuando recibe una transacciones de memoria) ms grande que un QWORD o cruza una frontera QWORD o b) las operaciones de configuracin ms grande que un DWORD o cruzar un lmite DWORD. 10:09 RO 0h DEVSEL # Timing No aplica para PCI Express. Cableado a 0. 8 RW1C 0b Master Data Error de paridad Este bit es activado por la tecnologa Intel QuickData si el error de paridad en el bit de respuesta Registro PCI Comando se establece y se recibe una complementacin con datos envenenados de el bus interno o si se reenva un paquete con los datos (incluyendo MSI escribe) a la bus interno con veneno. 7 RO 0b Fast Back-to-Back No aplica para PCI Express. Cableado a 0. 6 RV 0h Reservados 5 RO 0b pci bus 66 MHz capaz No aplica para PCI Express. Cableado a 0. 4 RO lista de capacidades 1b Este bit indica la presencia de una estructura de lista de capacidades 3 RO 0b INTx Estado Indica que una condicin de interrupcin INTx legado est pendiente internamente en el Intel Dispositivo Tecnologa QuickData. Este bit slo tiene sentido en la interrupcin legado modo. Este bit es siempre 0 cuando MSI-X (ver referencia externa) ha sido seleccionado para DMA interrumpe. Tenga en cuenta que el ajuste del bit de estado INTx es independiente de la INTx bit de habilitacin en el registro de comando PCI, es decir, este bit cada vez que el DMA motor est configurado por el software para generar una alarma de INTx y la condicin de que disparadores se ha producido la interrupcin, independientemente de si una interrupcin de legado mensaje ha sido sealado o no. Tenga en cuenta que la habilitacin poco INTx tiene que establecerse en el PCICMD registro de DMA para generar un mensaje INTx a la ICH. Esta se borra cuando la condicin de interrupcin interna se borra por el software. 2:00 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 220 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.2.6 CCR: Cdigo de clase Este registro contiene el cdigo de clase para el dispositivo. 3.4.2.7 CLSR: Cacheline Tamao 3.4.2.8 HDR: tipo de cabecera RID Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 08h Bit Attr defecto Descripcin 07:00 RO 00h Revision_ID Refleja el ID de revisin Uncore despus de un reinicio. Refleja el ID de revisin de compatibilidad despus de BIOS escribe 0x69 en cualquier registro RID en cualquier funcin de la familia Xeon Intel E5. Aplicacin Nota: Leer y escribir peticiones desde el host a cualquier registro RID en cualquier Intel Xeon Procesador funcin Family E5 se redirige al clster IIO. Accesos a la Campo CCR tambin se redirigen debido a la alineacin DWORD. Es posible que JTAG accesos son directos, por lo que no siempre va a ser redirigido. CCR

Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 09h Bit Attr defecto Descripcin 23:16 RO 08h de clases base Para Intel QuickData Technology, este defecto a 08h campo, lo que indica que es un 'genrico Perifricos del sistema '. 15:08 RO 80h Sub-Class Para el dispositivo de la tecnologa Intel QuickData, por defecto este campo a 80h indicando 'Other Sistema Perifrico. 07:00 RO 00h a nivel de registro Interfaz de programacin Este campo se establece en 00h para Intel QuickData Tecnologa. CLSR Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 0Ch Bit Attr defecto Descripcin 07:00 RW 0h Cacheline Tamao Este registro se establece como RW nicamente por razones de compatibilidad. Tamao Cacheline para IIO es Siempre 64B. Hardware IIO ignorar este ajuste. HDR Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 0Eh Bit Attr defecto Descripcin 7 RO 1b dispositivo multifuncin Intel QuickData La tecnologa es un dispositivo de MF 06:00 RO Layout Configuracin 00h Este campo identifica el formato de la disposicin de configuracin de cabecera. Es de tipo 0 para todos estos dispositivos. El valor predeterminado es 00h, lo que indica un "dispositivo de punto final". Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 221 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.2.9 CB_BAR: Intel QuickData Tecnologa Base Address Register 3.4.2.10 SVID: Subsistema de registro de identificacin de proveedores Este registro identifica el fabricante del sistema. Este 16-bit registrarse combinado Con la identificacin de dispositivos Registro nicamente identificar cualquier dispositivo PCI. Aparecen en todas las funciones, excepto las funciones de PCI Express. 3.4.2.11 SDID: Subsistema Device ID Registro Este registro identifica el sistema. Aparecen en todas las funciones excepto el PCI Expresar funciones. 3.4.2.12 CAPPTR: Puntero Capacidad Registrarse El CAPPTR se utiliza para sealar a una lista enlazada de funciones adicionales implementadas por el dispositivo. Se proporciona la diferencia respecto a la primera serie de capacidades de registros situado en el Espacio compatible PCI de 40 h. CB_BAR Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 10h Bit Attr defecto Descripcin 63:14 RW 0h BAR Se trata de la 16 KB direccin base de 64 bits alineados para los registros asignados en memoria de CB-DMA El BAR registro en las 8 funciones se har referencia con una lgica Nombre de CB_BAR [0:7]. Tenga en cuenta que tiene acceso a los registros apuntados por la CB_BAR, a travs de JTAG mini-puerto son no cerrada por el espacio Enable bit de memoria (MSE) en el registro PCICMD del funcin en particular. Eso es, accede a travs de estos dos caminos (que se utilizan para Procesador interno microcdigo / microcdigo y JTAG) a los registros CB_BAR son honrado independientemente de la configuracin de bits MSE.

13:04 RV 0h reservados 3 RO 0b prefetchable Los registros de acceso directo de memoria no son prefetchable. 02:01 RO Tipo 10b Los registros de DMA es el espacio de direcciones de 64 bits y se puede colocar en cualquier lugar dentro de la regin direccionable del sistema. 0 RO 0b espacio de memoria Esta Direccin Register Base indica el espacio de memoria. SVID Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 2Cr Bit Attr defecto Descripcin 15:00 RW-O Nmero de Identificacin del Proveedor 8086h El valor predeterminado especifica Intel. Cada byte de este registro ser grabable una sola vez. Segunda y sucesivas escrituras en un byte tendr ningn efecto. SDID Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 2Eh Bit Attr defecto Descripcin 15:00 RW-O Nmero de Identificacin del Subsistema 0000h El valor predeterminado especifica Intel. Cada byte de este registro ser grabable una sola vez. Segunda y sucesivas escrituras en un byte tendr ningn efecto. Configuracin del procesador de E / S integradas (IIO) Registra 222 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.2.13 INTL: Lnea registro de interrupcin El registro de interrupcin de lnea se utiliza para comunicar informacin de enrutamiento de lnea de interrupcin entre el cdigo de inicializacin y el controlador de dispositivo. Este registro no se utiliza en ms reciente SOs y es simplemente mantenerse como R / W en Intel QuickData Tecnologa para fines de compatibilidad slo. 3.4.2.14 INTPIN: Pin de interrupcin Indica qu mensaje INTx un dispositivo genera. 3.4.2.15 DEVCFG: configuracin de dispositivos de registro Este DEVCFG es para la funcin de 0 slo CAPPTR Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 34h Bit Attr defecto Descripcin 07:00 RW-O 60h Capacidad Pointer Puntos a la primera estructura de capacidad para el dispositivo. INTL Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 3Ch Bit Attr defecto Descripcin 07:00 RW 00h de interrupcin de lnea Este bit es RW para los dispositivos que pueden generar un mensaje INTx legado y se necesita slo para fines de compatibilidad. INTPIN Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 3Dh Bit Attr defecto Descripcin 07:00 RW-O Interrupcin Pin BIOS escribe este registro para especificar una asociacin entre un Intel QuickData Tecnologa interrupcin canal y un pin de interrupcin legado INTA, INTB, INTC, o INTD. Hardware usar este valor para reasignar interrupcin legado de este canal a la legado pin de interrupcin. OS leer este registro para determinar qu interrupcin virtuales

pin utiliza esta funcin. 01h: INTA 02h: INTB 03h: INTC 04h: INTD Canal 0, 2, 4 y 6 cuota de INTA, los canales 1, 3, 5 y 7 comparten INTB. El valor predeterminado es: 01h (Fn # 0,2,4,6), 02h (Fn # 1,3,5,7) 0_4_0_CFG: Attr: RW-O por defecto: 01h 0_4_1_CFG: Attr: RW-O por defecto: 02h 0_4_2_CFG: Attr: RW-O por defecto: 03h 0_4_3_CFG: Attr: RW-O por defecto: 04h 0_4_4_CFG: Attr: RW-O por defecto: 01h 0_4_5_CFG: Attr: RW-O por defecto: 02h 0_4_6_CFG: Attr: RW-O por defecto: 03h 0_4_7_CFG: Attr: RW-O por defecto: 04h Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 223 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.2.16 MSIXCAPID: MSI-X ID capacidad DEVCFG Bus: 0 Dispositivo: 4 Funcin: 0 Desplazamiento: 60h Bit Attr defecto Descripcin RWS 15:12 0h Nmero de extraordinaria memoria leen solicitudes de XOR con Galois Campo Multiplique Operaciones Este registro controla la cantidad de memoria CL-size leer solicitudes de XOR con Galois Campo Multiplicar Operaciones de descriptores que el motor DMA puede tener pendiente con la memoria principal. Si este campo se 0h permitir nmero mximo de lecturas para ser excepcional. Si se establece en un valor distinto de 0h (max 15 Fh) permitir solamente que muchas lecturas de memoria para ser excepcional. 11 RW-O 0b Funcin 1 Extended Operaciones ID Device Enable Cuando se establece, este bit cambia en la funcin 0 ID del dispositivo asociado a la nueva cdigos de operacin que se utilizan tpicamente en aplicaciones de almacenamiento. Cuando clara, la funcin 0 DID se mantiene en el valor por defecto asociado con las aplicaciones (por ejemplo, redes) que no requieren estos nuevos cdigos de operacin. Nota: Este bit debe ser escrito por el BIOS antes de la enumeracin. 10 RW-O 0b Funcin 0 Extended Operaciones ID Device Enable Cuando se establece, este bit cambia en la funcin 0 ID del dispositivo asociado a la nueva cdigos de operacin que se utilizan tpicamente en aplicaciones de almacenamiento. Cuando clara, la funcin 0 DID se mantiene en el valor por defecto asociado con las aplicaciones (por ejemplo, redes) que no requieren de estos nuevos cdigos de operacin. Nota: Este bit debe ser escrito por el BIOS antes de la enumeracin. 9 RWS 0b Habilitar No Snoop Este bit es similar a la NoSnoop bit de habilitacin de la capacidad de registro PCI expreso, slo que este bit es controlado por el BIOS en lugar de OS. Cuando se establece, la no snoop optimizacin est activada (siempre que el bit equivalente en el Expreso DEVCON PCI registro est establecido) en nombre de la Tecnologa Intel QuickData de lo contrario, no lo es. Nota: Debido a la disminucin del rendimiento, no se recomienda que esta bit fijarse excepto en el modo de depuracin. 07:04 RWS 0h Nmero de extraordinaria memoria peticiones de lectura Este registro controla la cantidad de memoria CL-size peticiones de lectura que la DMA motor puede tener pendientes a la memoria principal. Si este campo se 0h permitir

Nmero mximo de lecturas para ser excepcional. Si se establece en un valor distinto de 0h (max 15 Fh) slo permitir que muchas lecturas de memoria para ser excepcional. 03:00 RWS Fh Nmero de solicitudes pendientes ORP Este registro controla la cantidad de ORP el motor DMA puede tener pendientes a memoria principal. Si este campo se 0h permitir nmero mximo de ORP sea excepcional. Si se establece en un valor distinto de 0h (max 15 Fh) slo permitir que muchas organizaciones regionales de pesca a ser excepcional. RWS 15:12 0h Nmero de extraordinaria memoria leen solicitudes de XOR con Galois Campo Multiplique Operaciones Este registro controla la cantidad de memoria CL-size leer solicitudes de XOR con Galois Campo Multiplicar Operaciones de descriptores que el motor DMA puede tener pendiente con la memoria principal. Si este campo se 0h permitir nmero mximo de lecturas para ser excepcional. Si se establece en un valor distinto de 0h (max 15 Fh) permitir solamente que muchas lecturas de memoria para ser excepcional. MSIXCAPID Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 80h Bit Attr defecto Descripcin 07:00 RO 11h ID capacidad Asignado por el PCI-SIG para MSI-X (Intel QuickData Technology). Configuracin del procesador de E / S integradas (IIO) Registra 224 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.2.17 MSIXNXTPTR: MSI-X Siguiente Pointer 3.4.2.18 MSIXMSGCTL: MSI-X Control Message 3.4.2.19 TABLEOFF_BIR: MSI-X Tabla Offset e indicador BAR 3.4.2.20 PBAOFF_BIR: MSI-X Pendiente de bit offset e indicador BAR MSIXNXTPTR Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 81h Bit Attr defecto Descripcin 07:00 RO 90h Siguiente Ptr Este campo se establece en 90h para la capacidad de la lista siguiente (estructura de la capacidad de PCI Express) en la cadena. MSIXMSGCTL Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 82h Bit Attr defecto Descripcin 15 RW 0b MSI-X Enable Software utiliza este bit para seleccionar entre MSI-X o mtodo INTx para sealizacin interrupciones del DMA0: Mtodo INTx se elige para interrupciones DMA. 1: Mtodo de MSI-X se elige para interrupciones DMA 14 RW 0b funcin de mscara Si es 1, el 1 vector asociado con la DMA est enmascarado, independientemente de la por-vectorial estado de bit de mscara. Si es 0, mscara de bits del vector determina si el vector es enmascarado o no. Establecer o borrar el MSI X-funcin de mscara de bits no tiene efecto sobre el estado de la mscara de bits por vector. 13:11 RV 0h reservados 10:00 RO 0h Tamao de tabla Indica el tamao de la tabla MSI-X que por IIO es 1, codificado como valor de 0h. TABLEOFF_BIR Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 84h Bit Attr defecto Descripcin 31:3 RO 000004

00h Tabla Offset MSI-X Estructura de la tabla est en 8K desplazamiento de la direccin de BAR CB. Ver Seccin 3.4.5.15, "MSGADDR: MSI-X Baja el registro de direcciones" en la pgina 253 para el inicio de los datos relativos a los registros de MSI-X. 02:00 RO 0h Tabla BIR Intel QuickData Tecnologa BAR es a las 10h de desplazamiento en el espacio de configuracin DMA y por lo tanto, este registro es 0. PBAOFF_BIR Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 88h Bit Attr defecto Descripcin 31:3 RO 000006 00h Tabla Offset MSI-X PBA estructura est en 12K desplazamiento desde la direccin de BAR CB. Ver Seccin 3.4.5.19, "PENDINGBITS: MSI-X Interrupcin Bits pendientes registros" en la pgina 254 para obtener ms informacin. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 225 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.2.21 CAPID: lista de capacidades PCI Express La Capacidad de registro de lista PCI Express enumera la capacidad PCI Express estructura en el espacio de configuracin PCI 3.0 3.4.2.22 ptrSiguiente: Expreso siguiente lista de capacidades PCI La Capacidad de registro de lista PCI Express enumera la capacidad PCI Express estructura en el espacio de configuracin PCI 3.0. 3.4.2.23 EXPCAP: Capacidades PCI Express Registro The Express Capacidades registro PCI identifica el tipo de dispositivo PCI Express y capacidades asociadas. 02:00 RO 0h Tabla BIR Intel QuickData Tecnologa BAR es a las 10h de desplazamiento en el espacio de configuracin DMA y por lo tanto, este registro es 0. PBAOFF_BIR Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 88h Bit Attr defecto Descripcin CAPID Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 90h Bit Attr defecto Descripcin 07:00 RO 10h ID capacidad Proporciona la capacidad de ID PCI Express asignado por PCI-SIG. PtrSiguiente Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 91h Bit Attr defecto Descripcin 07:00 RO E0h Siguiente Ptr Este campo se establece en la capacidad de PM PCI. EXPCAP Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 92h Bit Attr defecto Descripcin 15:14 RV 0h reservados 13:09 RO Nmero de mensaje de interrupcin 00h N/A

8 Ranura 0b RO Implementado N/A 07:04 RO 1001b Device / Puerto Este campo identifica el tipo de dispositivo. Se establece en el DMA para indicar la raz complejo dispositivo de punto final integrado. 03:00 RO 2h Capacidad Version Este campo identifica la versin de la estructura de la capacidad de PCI Express. Se establece en 2 horas para PCI dispositivos DMA para el cumplimiento de los registros de base extendida Express y. Configuracin del procesador de E / S integradas (IIO) Registra 226 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.2.24 DEVCAP: Capacidades de dispositivos PCI Express Registro The Express Dispositivo Capacidades registro PCI identifica la informacin especfica del dispositivo para el dispositivo. 3.4.2.25 DEVCON: Control de dispositivos PCI Express El dispositivo de control de registro PCI Express controla capacidades especficas PCI Express parmetros asociados con el dispositivo. DEVCAP Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 94h Bit Attr defecto Descripcin 31:29 RV 0h reservados 28 RWS-O 0h FLR apoyo Este bit es RW-O 27:26 RO 0h Capturado Slot Escala Lmite de potencia No se aplica a Intel QuickData Tecnologa 25:18 RO 00h Capturado Power Slot Valor Lmite No se aplica a Intel QuickData Tecnologa 17:16 RV 0h reservados 15 RO 1b basado en roles de informe de errores IIO es compatible con 1.1 y as admite esta funcin 14 RO 0b actual Indicador de alimentacin en el dispositivo No se aplica a Intel QuickData Tecnologa 13 RO 0b Atencin Presente Indicador No se aplica a Intel QuickData Tecnologa 12 RO 0b Atencin Button Present No se aplica a Intel QuickData Tecnologa 11:09 RO 000b punto final L1 Latencia Aceptable N/A 08:06 RO 000b Reservado 5 RO 0b campo Tag Extended Apoyado 04:03 RO 0h Funciones Phantom compatibles Tecnologa Intel QuickData no admite funciones fantasma. 02:00 RO 000b Tamao mximo de carga compatibles Intel QuickData Tecnologa apoya max 128B en escrituras de PCI Express DEVCON Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 98h Bit Attr defecto Descripcin 15 RW 0h Iniciar FLR Intel QuickData Tecnologa hace un reset de esa funcin slo por la FLR ECN. Este bit siempre devuelve 0 cuando se lee y escribe de 0 no tiene ningn impacto 14:12 RO 000b Max_Read_Request_Size

N / A a la Tecnologa Intel QuickData ya que no emite tx PCIe 11 RW 1b Habilitar No Snoop Para Intel QuickData Technology, cuando este bit est claro, todas las transacciones DMA debe se pueda interceptar. Cuando se establece, las transacciones DMA a la memoria principal pueden utilizar No Snoop optimizacin bajo la direccin del controlador de dispositivo. 10 RO 0b auxiliar de administracin de energa Activa No es aplicable a Intel QuickData Tecnologa Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 227 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.2.26 DEVSTS: PCI Express de estado del dispositivo El registro de estado del dispositivo PCI Express proporciona informacin acerca del dispositivo PCI Express parmetros especficos asociados con el dispositivo. 9 RO 0b Funciones Phantom Habilitar No se aplica a la tecnologa Intel QuickData ya que nunca usa phantom funciona como un solicitante. 8 RO 0h campo Tag extendida Habilitar 07:05 RO 000b Max Payload Tamao N / A para Intel QuickData Tecnologa 4 RW 0b Habilitar Relajado pedidos Para la mayor parte, escribe desde la tecnologa Intel QuickData estn relajados orden, a excepcin de la finalizacin DMA escribe. Pero el hecho de que Intel QuickData Tecnologa escrituras estn relajados orden que no es muy til, excepto cuando las escrituras son tambin nonsnooped. Si la escribe se pueda interceptar, ordenamiento relajado no proporciona ninguna especialmente ventajosa basada en IIO Uarch. Pero cuando escribe son para no snooped, ordenamiento relajado es necesario para obtener una buena BW y se espera que poco a ajustar. Si este bit est claro, NS escribe conseguir peor rendimiento. 3 RO 0b compatible Solicitud de informes Habilitar N / A para Intel QuickData Tecnologa 2 RO 0b Informe de errores Habilite Fatal N / A para Intel QuickData Tecnologa 1 RO 0b no informes de errores Fatal Habilitar N / A para Intel QuickData Tecnologa 0 RO 0b corregible Informe de errores Habilite N / A para Intel QuickData Tecnologa DEVCON Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 98h Bit Attr defecto Descripcin DEVSTS Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 9Ah Bit Attr defecto Descripcin 15:06 RV 0h reservados 5 RO 0h transacciones pendientes 1: indica que el dispositivo de la tecnologa Intel QuickData tiene pendientes no Solicitud de publicacin que se ha emitido ya sea hacia la memoria principal, que no tiene se ha completado. 0: Intel QuickData Tecnologa informa este bit borran slo cuando todas las terminaciones de las solicitudes no Publicado pendientes de su propiedad han sido recibido. 4 RO 0b AUX potencia detectada No se aplica a IIO 3 RO Solicitud no compatible 0b Detectado

N / A para Intel QuickData Tecnologa 2 RO 0b Error Fatal Detectado N / A para Intel QuickData Tecnologa 1 RO 0b Error Fatal no detectado N / A para Intel QuickData Tecnologa 0 RO 0b error corregible Detectado N / A para Intel QuickData Tecnologa Configuracin del procesador de E / S integradas (IIO) Registra 228 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.2.27 DEVCAP2: Capacidades de dispositivos PCI Express Registro 2 3.4.2.28 DEVCON2: Expreso Dispositivo de control Registro PCI 2 3.4.2.29 PMCAP: Capacidades de gestin de energa El PM Capacidades de Registro define el ID de capacidad, indicador de siguiente y otro poder apoyo relacionados con la gestin. Los siguientes registros / capacidades PM se aaden a cumplimiento de software. DEVCAP2 Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: B4h Bit Attr defecto Descripcin 31:5 RV 0h reservados 4 RO 1b Finalizacin Tiempo de espera Desactivar Apoyado 03:00 RO 0h Finalizacin Valores de tiempo de espera admitidos No compatible DEVCON2 Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: B8h Bit Attr defecto Descripcin 15:05 RV 0h reservados 4 RW 0b Finalizacin Tiempo de espera Desactivar 03:00 RO 0h Finalizacin Tiempo de espera de Valor PMCAP Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: E0h Bit Attr defecto Descripcin 31:27 RO 0h PME Support 26 RO Soporte D2 0b IIO no admite la administracin de energa D2 estado. 25 D1 0b RO Soporte IIO no soporta D1 estado de administracin de energa. 24:22 RO 0h AUX actual 21 RO 0b dispositivo de inicializacin especfico 20 RV 0h Reservados 19 RO 0b Reloj PME Este campo est cableado a 0h, ya que no se aplica a PCI Express. 18:16 RWS-O 011b Version Este campo se establece en 3 horas (1.2 compatible con PM) como nmero de versin. Bit es RW-O para hacer la versin 2h encajona OS'es heredados tienen cualquier problema. 15:08 RO 00h Siguiente Capacidad Pointer Esta es la ltima en la capacidad de la cadena y por lo tanto ajustado a 0. 07:00 RO 01h ID capacidad Proporciona la capacidad de ID PM asignado por PCI-SIG. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 229 Ficha tcnica Volumen 2

Configuracin del procesador de E / S integradas (IIO) Registra 3.4.2.30 PMCSR: Control de administracin de energa y estado Este registro proporciona el estado y el control de la informacin de los eventos de PM en el PCI Express puerto del IIO. 3.4.2.31 DMAUNCERRSTS: DMA Cluster Uncorrectable estado de error PMCSR Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: E4H Bit Attr defecto Descripcin 31:24 RO 00h Data No es relevante para IIO 23 RO Bus de alimentacin / Reloj Control de 0h Habilitar Este campo est cableado a 0h, ya que no se aplica a PCI Express. 22 RO 0h B2/B3 Support Este campo est cableado a 0h, ya que no se aplica a PCI Express. 21:16 RV 0h reservados 15 RO 0h PME Estado 14:13 RO Escala datos 0h 12:09 RO 0h Datos Seleccionar 8 RO 0h PME Enable 7:04 RV 0h reservados 3 1b RO No Soft Reset Indica IIO no restablece sus registros durante la transicin de D3hot a D0. 2 RV 0h Reservados 01:00 RW 0h Poder estatal Este campo de 2 bits se utiliza para determinar el estado de energa actual de la funcin y para establecer un nuevo estado de la alimentacin tambin. 00: D0 01: D1 (no soportado por IIO) 10: D2 (no soportado por IIO) 11: D3_hot Si Software intenta escribir 01 o 10 de este campo, el estado de energa no cambia desde el estado de energa existente (que puede ser o D3hot D0) y tampoco stas bits1: 0 valor de cambio. Intel QuickData Tecnologa responder a slo 0 Escriba operaciones de configuracin cuando en el estado de D3hot y no responder a las transacciones de memoria (es decir, D3hot estado es equivalente a MSE / IOSE bits que son claras). DMAUNCERRSTS Bus: 0 Dispositivo: 4 Funcin: 0 Desplazamiento: 148h Bit Attr defecto Descripcin 31:13 RV 0h reservados 12 RW1CS Sndrome 0b Mltiples errores 11 RV 0h Reservados 10 RW1CS de estado de error de decodificacin de direccin de lectura 0b 9:08 RV 0h reservados 7 RW1CS 0b RD-CMPL Estado de error Header 6:05 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 230 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.2.32 DMAUNCERRMSK: DMA Cluster Uncorrectable Mscara Error

3.4.2.33 DMAUNCERRSEV: DMA Cluster Uncorrectable Error Gravedad Este registro controla la gravedad de los errores incorregibles unidad DMA entre fatales y no fatales. 4 RW1CS Cfg-Reg estado Error de paridad 0b 3 RW1CS 0b DMA estado de error de paridad HW interno 2 RW1CS 0b Datos recibidos envenenados de la condicin de DP 1:00 RV 0h reservados DMAUNCERRMSK Bus: 0 Dispositivo: 4 Funcin: 0 Desplazamiento: 14Ch Bit Attr defecto Descripcin 31:13 RV 0h reservados 12 RWS Sndrome 0b Mltiples errores 11 RV 0h Reservados 10 RWS 0b Leer direccin de la mscara de error de decodificacin 9:08 RV 0h reservados 7 RWS 0b RD-CMPL mscara de errores de encabezamiento 6:05 RV 0h reservados 4 RWS 0b Cfg-Reg mscara error de paridad 3 RWS 0b DMA HW mscara de error de paridad interna 2 RWS 0b Datos recibidos envenenados de la mscara DP 1:00 RV 0h reservados DMAUNCERRSTS Bus: 0 Dispositivo: 4 Funcin: 0 Desplazamiento: 148h Bit Attr defecto Descripcin DMAUNCERRSEV Bus: 0 Dispositivo: 4 Funcin: 0 Desplazamiento: 150h Bit Attr defecto Descripcin 31:13 RV 0h reservados 12 RWS Sndrome 0b Mltiples errores 11 RV 0h Reservados 10 RWS 0b Leer direccin de decodificacin gravedad error 9:08 RV 0h reservados 7 RWS 1b RD-CMPL Header Error gravedad 6:05 RV 0h reservados 4 RWS 1b Cfg-Reg Parity Error gravedad 3 RWS 1b DMA interno HW paridad de la gravedad del error 2 RWS 0b Datos recibidos envenenados de gravedad DP Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 231 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.2.34 DMAUNCERRPTR: DMA Cluster Uncorrectable Error Pointer Este registro controla la gravedad de los errores incorregibles unidad DMA entre fatales y no fatales. 3.4.2.35 DMAGLBERRPTR: DMA Cluster Uncorrectable Error Pointer Este registro controla la gravedad de los errores incorregibles unidad DMA entre fatales y no fatales. 3.4.2.36 CHANERR_INT: Interna de estado del canal DMA Error Registros 1:00 RV 0h reservados DMAUNCERRSEV Bus: 0 Dispositivo: 4 Funcin: 0 Desplazamiento: 150h Bit Attr defecto Descripcin DMAUNCERRPTR

Bus: 0 Dispositivo: 4 Funcin: 0 Desplazamiento: 154H Bit Attr defecto Descripcin 7:05 RV 0h reservados 04:00 ROS-V 0h UNCERRPTR Seala el primer error no corregible desenmascarado conectado los DMAUNCERRSTS registrarse. Este campo slo es vlido cuando se desenmascara el error correspondiente y el bit de estado y ese registro se rearm para cargar de nuevo una vez seal el error por este campo en el registro de estado de error incorregible es cleared.Value de 0x0 corresponde al bit 0 en el registro DMAUNCERRSTS, valor de 0x1 corresponde al bit 1 y as sucesivamente. DMAGLBERRPTR Bus: 0 Dispositivo: 4 Funcin: 0 Desplazamiento: 160h Bit Attr defecto Descripcin 7:04 RV 0h reservados 03:00 ROS-V 0h Pointer Error Global Seala uno de los 5 posibles fuentes de errores incorregibles - canales DMA 0-3 y DMA principales errores - como el origen del primer error. Los errores de canal DMA son registran en los registros CHANERRx_INT y errores DMA principales se registran en el Registran DMAUNCERRSTS. Este registro slo es vlido cuando el grupo de registro a la que apunta este registro tiene por lo menos un error de estado desenmascarado bit y esto registro es rearmado para cargar de nuevo una vez que todos los errores incorregibles desenmascarado en la fuente a la que apunta este campo se borran. Valor de 0x0 corresponde al canal # 0, el valor de 0x1 corresponde al canal # 1, y el valor de 0x4 corresponde a DMA errores fundamentales incorregibles. CHANERR_INT Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 180h Bit Attr defecto Descripcin 31:19 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 232 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 18 0b descriptor Recuento Error El hardware activa este bit cuando encuentra un descriptor de base que requiere una Descriptor extendida (tal como un XOR con 8 fuentes), pero DMACount indica que el descriptor de Base es el ltimo descriptor de que se puede procesar. Notas: Este bit es RW1CS para funciones 0-1 y smosis inversa para funciones 2-7 256_1_4_Parent: Attr: RW1CS defecto: 0b 0_4_0_CFG: Attr: RW1CS defecto: 0b 0_4_1_CFG: Attr: RW1CS defecto: 0b 0_4_2_CFG: Attr: Defecto RO: 0b 0_4_3_CFG: Attr: Defecto RO: 0b 0_4_4_CFG: Attr: Defecto RO: 0b 0_4_5_CFG: Attr: Defecto RO: 0b 0_4_6_CFG: Attr: Defecto RO: 0b 0_4_7_CFG: Attr: Defecto RO: 0b 17 0b XOR Q Error El hardware activa este bit cuando la parte de validacin Q del XOR con Galois Campo Multiplicar Validar operacin falla. Notas: Este bit es RW1CS para funciones 0-1 y smosis inversa para funciones 2-7

256_1_4_Parent: Attr: RW1CS defecto: 0b 0_4_0_CFG: Attr: RW1CS defecto: 0b 0_4_1_CFG: Attr: RW1CS defecto: 0b 0_4_2_CFG: Attr: Defecto RO: 0b 0_4_3_CFG: Attr: Defecto RO: 0b 0_4_4_CFG: Attr: Defecto RO: 0b 0_4_5_CFG: Attr: Defecto RO: 0b 0_4_6_CFG: Attr: Defecto RO: 0b 0_4_7_CFG: Attr: Defecto RO: 0b 16 RW1CS 0b CRC o XOR P Error El hardware activa este bit cuando una operacin de prueba CRC u operacin XOR Validez falla o cuando la parte de validacin P del XOR con Galois Campo Multiplicar Validar operacin falla. 15 RO 0b Unaffil_err Error Unaffiliated. IIO nunca se pone este bit 14 RO 0b reservados 13 RW1CS 0b int_cfg_err Interrumpir Error de configuracin. El canal DMA establece este bit indica que la registros de interrupcin no se configuraron correctamente cuando el canal DMA intent para generar una interrupcin por ejemplo, direccin de interrupcin no es 0xFEE. 12 RW1CS 0b Cmp_addr_err Finalizacin Direccin error. El canal DMA establece este bit indica que la registro de direcciones finalizacin estaba configurado para una direccin no vlida o no ha sido configurado. 11 RW1CS 0b Desc_len_err Descriptor Error Largo. El canal DMA establece este bit indica que la corriente transferencia tiene un valor campo de longitud ilegal. Cuando se haya establecido este bit, la direccin del descriptor fallado es en el registro del estado del canal. 10 RW1CS 0b Desc_ctrl_err Error de control del descriptor. El canal DMA establece este bit indica que la corriente transferencia tiene un valor de campo de control ilegal. Cuando se haya establecido este bit, la direccin del descriptor fallado es en el registro del estado del canal. CHANERR_INT Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 180h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias producto 233 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.2.37 CHANERRMSK_INT: Interna DMA Canal Mask Error Registros 9 RW1CS 0b Wr_data_err Error de escritura de datos. El canal DMA establece este bit indica que la transferencia de corriente ha encontrado un error al escribir los datos de destino. Este error podra ser debido a un error RAM interna en la cola de escritura que almacena los datos de escritura antes de escribirse en la memoria principal. Cuando se haya establecido este bit, la direccin de el descriptor no es en el registro del estado del canal. 8 RW1CS 0b Rd_data_err Error de lectura de datos. El canal DMA establece este bit indica que la transferencia de corriente ha encontrado un error al acceder a los datos de origen. Este error podra ser una leer datos que se reciben envenenado. Cuando se haya establecido este bit, la direccin del descriptor fallado es en el registro del estado del canal. 7 RW1CS 0b DMA_data_parerr

DMA Error de paridad de datos. El canal DMA establece este bit indica que la corriente transferencia ha encontrado un error incorregible ECC / paridad ha informado la DMA motor. 6 RW1CS 0b Cdata_parerr Data error de paridad. El canal DMA establece este bit indica que la transferencia de corriente ha detectado un error de paridad. Cuando se haya establecido este bit, la direccin del descriptor fallado es en el registro del estado del canal. 5 RW1CS 0b Chancmd_err Error CHANCMD. El canal DMA establece este bit indica que un escriba al CHANCMD registro contiene un valor no vlido (por ejemplo, ms de un bit de comando programar). 4 RW1CS 0b Chn_addr_valerr Cadena de Valor Direccin error. El canal DMA establece este bit indica que la CHAINADDR registro tiene una direccin ilegal, incluyendo un error de alineacin (no en un Lmite de 64 bytes). 3 RW1CS 0b error de descriptores El canal DMA establece este bit indica que la transmisin actual ha encontrado un error (no entren en ningn otros bits de error) al leer o ejecutar un descriptor de DMA. Cuando este bit se ha establecido y el canal vuelve a la Estado parado, la direccin del descriptor no es en el registro del estado del canal. 2 RW1CS 0b Nxt_desc_addr_err Siguiente descriptor de direcciones error. El canal DMA establece este bit indica que la descriptor actual tiene un siguiente descriptor de direccin ilegal incluyendo una alineacin de error (no en un lmite de 64 bytes). Cuando este bit se ha establecido y el canal vuelve al estado parado, la direccin del descriptor fallado es en el Canal Registro de estado. 1 RW1CS 0b DMA_xfrer_daddr_err DMA Transfer Direccin de destino Error. El canal DMA establece este bit indica que el descriptor actual tiene una direccin de destino ilegal. Cuando este bit tiene ha establecido, la direccin del descriptor fracaso ha sido almacenada en el Canal Registro de estado. 0 RW1CS 0b DMA_trans_saddr_err DMA Transfer Source Address Error. El canal DMA establece este bit indica que el descriptor actual tiene una direccin de origen ilegal. Cuando se haya establecido este bit, la direccin del descriptor fracaso ha sido almacenado en el estado del canal registrarse. CHANERRMSK_INT Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 184h Bit Attr defecto Descripcin 31:19 RV 0h reservados CHANERR_INT Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 180h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 234 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.2.38 CHANERRSEV_INT: Interna Canal DMA Error Gravedad Registros 18 0b Mask Bit 18 Este registro es un poco de mscara de bits para el registro CHANERR_INT 0: habilitar 1: desactivar

Notas: Este bit es RO en funciones 2-7 0_4_0_CFG: Attr: RWS defecto: 0b 0_4_1_CFG: Attr: RWS defecto: 0b 0_4_2_CFG: Attr: Defecto RO: 0b 0_4_3_CFG: Attr: Defecto RO: 0b 0_4_4_CFG: Attr: Defecto RO: 0b 0_4_5_CFG: Attr: Defecto RO: 0b 0_4_6_CFG: Attr: Defecto RO: 0b 0_4_7_CFG: Attr: Defecto RO: 0b 17 0b Mask Bit 17 Este registro es un poco de mscara de bits para el registro CHANERR_INT 0: habilitar 1: desactivar Notas: Este bit es RO en funciones 2-7 0_4_0_CFG: Attr: RWS defecto: 0b 0_4_1_CFG: Attr: RWS defecto: 0b 0_4_2_CFG: Attr: Defecto RO: 0b 0_4_3_CFG: Attr: Defecto RO: 0b 0_4_4_CFG: Attr: Defecto RO: 0b 0_4_5_CFG: Attr: Defecto RO: 0b 0_4_6_CFG: Attr: Defecto RO: 0b 0_4_7_CFG: Attr: Defecto RO: 0b 16 RWS 0b Bit Mask 16 Este registro es un poco de mscara de bits para el registro CHANERR_INT 0: habilitar 1: desactivar 15 RO 0b reservados 14 RV 0h Reservados 13:00 RWS 0000h Mask Bit 13:00 Este registro es un poco de mscara de bits para el registro CHANERR_INT 0: habilitar 1: desactivar CHANERRSEV_INT Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 188 H Bit Attr defecto Descripcin 31:19 RV 0h reservados CHANERRMSK_INT Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 184h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 235 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.2.39 CHANERRPTR: Interna DMA Canal Primera Pointer Error F 18 0b Gravedad 18 1: fallo correspondiente registrado en el registro CHANERR_INT se escala como fatal error a la lgica error ncleo interno IIO. 0: Este error se escala como no mortal a la lgica error ncleo interno IIO. Notas:

Este bit est reservado para funciones 2-7 0_4_0_CFG: Attr: RWS defecto: 0b 0_4_1_CFG: Attr: RWS defecto: 0b 0_4_2_CFG: Attr: Defecto RO: 0b 0_4_3_CFG: Attr: Defecto RO: 0b 0_4_4_CFG: Attr: Defecto RO: 0b 0_4_5_CFG: Attr: Defecto RO: 0b 0_4_6_CFG: Attr: Defecto RO: 0b 0_4_7_CFG: Attr: Defecto RO: 0b 17 Gravedad 0b 17 1: fallo correspondiente registrado en el registro CHANERR_INT se escala como fatal error a la lgica error ncleo interno IIO. 0: Este error se escala como no mortal a la lgica error ncleo interno IIO. Notas: Este bit est reservado para funciones 2-7 0_4_0_CFG: Attr: RWS defecto: 0b 0_4_1_CFG: Attr: RWS defecto: 0b 0_4_2_CFG: Attr: Defecto RO: 0b 0_4_3_CFG: Attr: Defecto RO: 0b 0_4_4_CFG: Attr: Defecto RO: 0b 0_4_5_CFG: Attr: Defecto RO: 0b 0_4_6_CFG: Attr: Defecto RO: 0b 0_4_7_CFG: Attr: Defecto RO: 0b 16 RWS 0b Gravedad 16 1: fallo correspondiente registrado en el registro CHANERR_INT se escala como fatal error a la lgica error ncleo interno IIO. 0: Este error se escala como no mortal a la lgica error ncleo interno IIO. 15:14 RO 00b reservados 13:00 RWS gravedad 0000h 13:00 1: fallo correspondiente registrado en el registro CHANERR_INT se escala como fatal error a la lgica error ncleo interno IIO. 0: Este error se escala como no mortal a la lgica error ncleo interno IIO. CHANERRPTR Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 18CH Bit Attr defecto Descripcin 7:05 RV 0h reservados 04:00 ROS-V 0h DMA CHAN ERR Pointer Insiste en la primera no se puede corregir, errores desenmascarado registrado en el CHANERR_INT registrarse. Este registro slo es vlido cuando se desenmascara el error correspondiente y el bit de estado y ese registro se rearm para cargar de nuevo una vez que el error apuntada por este registro, en el registro de estado CHANERR_INT, se borra. CHANERRSEV_INT Bus: 0 Dispositivo: 4 Funcin: 0 - 7 Desplazamiento: 188 H Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 236 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.3 Intel QuickData Tecnologa MMIO Registra Mapa Tabla 3-21. QuickData Registros CB_BAR Tecnologa Intel (replicado para cada CB_BAR [0:7]) INTRCTRL GENCTRL XFERCAP CHANCNT 0h DMA_COMP CHANCTRL 80h

ATTNSTATUS 4h DMACOUNT CHANCMD 84h CBVER 8h CHANSTS_0 88h CS_STATUS INTRDELAY Ch. CHANSTS_1 8Ch DMACAPABILITY CHAINADDR_0 10h 90h DCAOFFSET CHAINADDR_1 14h 94h 18h CHANCMP_0 98h 1Cr CHANCMP_1 9Ch 20h A0h 24h A4h 28h CHANERR A8h 2Cr CHANERRMSK ACh 30h DCACTRL B0h 34h B4h 38h B8h 3Ch BCH CBPRIO 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 237 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra Tabla 3-22. QuickData Registros CB_BAR Tecnologa Intel (replicado para cada CB_BAR [0:7]) DCA_REQID_OFFSET DCA_VER DCA_REQID0 100h 180h DCA_REQID1 104h 184h PCIE_CAPABILITY QPI_CAPABILITY 108h 188 H PCIE_CAP_ENABLE QPI_CAP_ENABLE 10CH 18CH APICID_TAG_MAP 110h 190h 114h 194h 118h 198h 11CH 19Ch 120h 1A0h 124H 1A4h 128H 1A8h 12Ch 1ACh 130h 1B0h 134h 1B4h

138H 1B8h 13CH 1BCh 140h 1C0h 144h 1C4h 148h 1C8h 14Ch 1CCh 150h 1D0h 154H 1D4h 158h 1D8h 15CH 1DCh 160h 1E0h 164h 1E4h 168h 1E8h 16Ch 1ECh 170h 1F0h 174H 1F4h 178h 1F8h 17Ch 1FCh Configuracin del procesador de E / S integradas (IIO) Registra 238 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.4 Intel QuickData Tecnologa MMIO Registros Definiciones Tabla 3-22 enumera los registros asignados en memoria se utilizan para controlar la funcionalidad DMA. Los CB_BAR registro apunta a la direccin basada en estos registros. Para el software compatibilidad, se requiere que el dispositivo de Intel QuickData Tecnologa para poner en prctica estos registros en los que figuran las compensaciones asignados en memoria. Hay un conjunto de registros generales seguido de un conjunto de registros por canal. Tabla 3-23. QuickData Tecnologa CB_BAR Registros MMIO Intel (replicado para cada CB_BAR [07:00]) - Offset 0x2000-0x20FF Offset MSGADDR 2000h MSGUPRADDR 2004h MSGDATA 2008h VECCTRL 200CH 2010h 2014h 2018h 201Ch 2020H 2024h 2028h 202Ch 2030H 2034h 2038h 203Ch .... .... PENDINGBITS 3000h .... ....

.... 1FFFh Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 239 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra Todos estos registros son accesibles slo desde el procesador. La IIO respalda el acceso registros del dispositivo CB asignados a la memoria a travs de QWORD lee y escribe. Las compensaciones se indica en las siguientes descripciones son a partir del valor CB_BAR. 3.4.4.1 CHANCNT: Cuenta del canal El conde registro de canal especifica el nmero de canales que se implementan. 3.4.4.2 XFERCAP: Capacidad de transferencia La capacidad de transferencia especifica el mnimo del tamao mximo de transferencia de DMA apoyado en todos los canales. 3.4.4.3 GENCTRL: DMA General de Control El registro de control DMA permite operaciones de control general. 3.4.4.4 INTRCTRL: Control de interrupcin El registro de control de interrupciones prev el control de las interrupciones DMA. Tabla 3-24. Memoria DMA Asignado Registro Set Ubicaciones Registrarse Ajuste General de Registros 0000h Canal 0 0080h CHANCNT Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 00h Bit Attr defecto Descripcin 7:05 RV 0h reservados 04:00 RO 1h num_chan Nmero de canales. Especifica el nmero de canales DMA. La IIO respalda 1 Canal DMA por funcin para este registro siempre se leer 1. XFERCAP Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 01h Bit Attr defecto Descripcin 7:05 RV 0h reservados 04:00 RO 14h Trans_size Tamao de transferencia. Este campo especifica el nmero de bytes que se pueden especificar en una Campo Tamao de transferencia de DMA descriptor. Esto define el tamao mximo de transferencia con el apoyo de IIO como una potencia de 2.Intel Xeon E5 Familia apoyar 1M mx. GENCTRL Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 02h Bit Attr defecto Descripcin 7:01 RV 0h reservados 0 RW 0b DbgEn Configuracin del procesador de E / S integradas (IIO) Registra 240 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.4.5 ATTNSTATUS: Estado Atencin 3.4.4.6 CBVER: CB Version La versin de campo de registro CB indica la versin de la especificacin CB que el IIO implementos. La mayora de los 4 bits significativos (rango 07:04) son el nmero de versin principal y los 4 bits menos significativos (rango 3:0) son el nmero de versin secundaria. El IIO implementacin de esta versin de Intel La tecnologa es QuickData 3,2 codificado como 0b0011

0010. INTRCTRL Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 03h Bit Attr defecto Descripcin 7:04 RV 0h reservados 3 RW 0b MSI-X Control de Vectores Intel QuickData Tecnologa ignora este bit 2 RO 0b INTP Interrumpir. Este bit se establece cuando el bit de estado del canal en el Estatuto de Atencin registro se establece y la interrupcin de Habilitar maestro se establece. Es decir, que es la lgica Y del estado de interrupcin y de alarma Maestro Activar bits de este registro. Este bit representa la seal de activacin de interrupcin legado (cuando est en el modo tradicional de interrupcin). En El modo MSI-X, este bit no se utiliza el software y es un no me importa. 1 intp_sts 0b RO Alarma de estado. Este bit se establece cada vez que el bit en el registro de estado Atencin es establecido. Este bit no se utiliza el software en modo MSI-X y es un no me importa. 0 RW 0b Mstr_intp_En Interrupcin Maestro Activar. Al activar este bit permite la generacin de una interrupcin en legado modo de interrupcin. Este bit se pone a cero automticamente cada vez que este registro es leer. Cuando este bit es ed clara, el IIO no generar una alarma de herencia bajo de lo contrario condiciones vlidas. Este bit no se utiliza cuando se encuentra en modo DMA MSI-X. ATTNSTATUS Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 04h Bit Attr defecto Descripcin 31:1 RV 0h reservados 0 RO-V 0h ChanAttn Atencin Canal. Representa el estado de alarma del canal. Este bit borra cuando se lee. Escribe tendr ningn impacto en este bit. CBVER Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 08h Bit Attr defecto Descripcin 07:04 RO 3h MJRVER Versin Major. Especifica la versin principal de la aplicacin CB. El valor actual es 2h 03:00 RO 2h MNRVER Versin secundaria. Especifica la versin menor de la aplicacin CB. El valor actual es 0h Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 241 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.4.7 INTRDELAY: Retardo de interrupcin 3.4.4.8 CS_STATUS: Estado Chipset 3.4.4.9 DMACAPABILITY: Capacidad DMA INTRDELAY Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 0Ch Bit Attr defecto Descripcin 15 RO interrupcin 1b coalescencia Apoyado El IIO no apoyo interrupcin coalescencia al retrasar la generacin de interrupciones. 14 RV 0h Reservados 13:00 RW 0h interrupcin Tiempo de retardo Especifica el nmero de microsegundos que el retraso generacin de una IIO

interrumpir (legacy o MSI o MSI-X) desde el momento en que las interrupciones estn habilitadas. CS_STATUS Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 0Eh Bit Attr defecto Descripcin 15:04 RV 0h reservados 3 RO 0b Direccin Reasignacin Este bit refleja el bit de TE de la no-VC1 motor de Intel VT-d. 2 RO 0b Bypass memoria 1 RO 0b MMIO Restriccin 0 RV 0h reservados DMACAPABILITY Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 10h Bit Attr defecto Descripcin 31:10 RV 0h reservados 9 XOR 0b con Galios Campo Multiplicar Apoyado por RAID6 Si se define, especifica XOR con Galios Multiply Field (Paridad y cociente) cdigos de operacin para RAID 5 y RAID 6 son compatibles. Los cdigos de operacin son: 0x89 - XOR con Galios Campo Generacin Multiply 0x8A - XOR con Galios Campo Multiplicar Validar 0x8B - XOR con Galios Campo Multiplicar actualizacin Generacin Nota: Cuando este bit es cero, el motor DMA se interrumpe en caso de que se encuentra un descriptor con estos cdigos de operacin. Este bit se establece si bien la LOD se configura para habilitar o si el RAVDM que permite ROL es recibido de DMI. 0_4_0_CB_BAR: Attr: RO-V defecto: 0b 0_4_1_CB_BAR: Attr: RO-V defecto: 0b 0_4_2_CB_BAR: Attr: Defecto RO: 0b 0_4_3_CB_BAR: Attr: Defecto RO: 0b 0_4_4_CB_BAR: Attr: Defecto RO: 0b 0_4_5_CB_BAR: Attr: Defecto RO: 0b 0_4_6_CB_BAR: Attr: Defecto RO: 0b 0_4_7_CB_BAR: Attr: Defecto RO: 0b Configuracin del procesador de E / S integradas (IIO) Registra 242 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 8 RO XOR 0b sin Galios Campo Multiplicar Soporte para RAID 5 Si se define, especifica XOR sin Galios Multiply Field (paridad solamente) opcodes para RAID5 son compatibles. Los cdigos de operacin son: 0x87 - XOR Generacin 0x88 - XOR Validar Nota: Cuando este bit es cero, el motor DMA se interrumpe en caso de que se encuentra un descriptor con estos cdigos de operacin. Este bit se establece si bien la LOD se configura para habilitar o si el RAVDM que permite ROL es recibido de DMI. 7 1b RO Extended APIC ID Establecer si son compatibles de 32b APIC ID. 1: 32b APIC ID ha apoyado 0: 8b ID APIC ha apoyado 6 Bloque 1b RO Rellene Apoyado

Si se define, especifica el bloque de relleno opcode es compatible. El cdigo de operacin es: 0x01 - Fill Bloquear Nota: Cuando este bit es cero, el motor DMA se abortar si encuentra un descriptor con estos cdigos de operacin. 5 RO 1b Move / CRC compatibles Si se define, especifica Mover y cdigos de operacin de CRC son compatibles. Los cdigos de operacin son: 0x41 - Colocar y generar CRC-32 0x42 - Move y prueba CRC-32 0x43 - Move y la tienda CRC-32 Nota: Cuando este bit es cero, el motor DMA se abortar si encuentra un descriptor con estos cdigos de operacin. 4 RW-O 1b cach Acceso directo Apoyado Si se define, especifica las operaciones DMA DCA son compatibles segn la configuracin de la descriptores. Nota: Cuando este bit es cero, el motor DMA hace caso omiso de los consejos DCA en descriptores de DMA. Este bit es RW-O para dar el BIOS posibilidad de desactivar el funcionamiento DCA de Intel Tecnologa QuickData. 3 RO 0b XOR Apoyado Si se define, especifica cdigos de operacin XOR son compatibles. Opcodes son: 0x85 - Generacin XOR originales 0x86 - XOR originales Validar Nota: Estos cdigos de operacin han quedado en desuso en la tecnologa Intel QuickData v3. El motor DMA abortar si encuentra un descriptor con estos cdigos de operacin. 2 Marker 1b RO Saltarse Apoyado Si se define, especifica el marcador Saltarse opcode es compatible. El cdigo de operacin es: 0x84 - Salto Marker Nota: Cuando este bit es cero, el motor DMA se abortar si encuentra un descriptor con este cdigo de operacin. DMACAPABILITY Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 10h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 243 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.4.10 DCAOFFSET: DCA Offset Registro 3.4.4.11 CBPRIO: Intel QuickData Tecnologa Prioridad Registro 3.4.4.12 DCA_VER: DCA nmero de versin de Registro 3.4.4.13 DCA_REQID_OFFSET: DCA ID Solicitante Offset 1 RO 1b CRC Generacin compatibles Si se define, especifica CRC opcodes generacin son compatibles. Opcodes son: 0x81 - CRC-32 Generacin 0x82 - CRC-32 Generacin y prueba 0x83 - CRC-32 Generacin y tienda Nota: Cuando este bit es cero, el motor DMA se abortar si encuentra un descriptor con estos cdigos de operacin.

0 RO Salto de pgina 1b Apoyado Si se define, especifica una transferencia cruce se admite pginas fsicas. Nota: Cuando este bit es cero, el software no debe establecer SPBrk ni trozos DPBrk en la DMA descriptor y el motor DMA genera un error si cualquiera de los bits se establecen DCAOFFSET Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 14h Bit Attr defecto Descripcin 15:00 RO Puntos 0100h a donde los registros generales DCA estn presentes CBPRIO Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 40h Bit Attr defecto Descripcin 07:00 RO 0h no se utiliza DCA_VER Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 100h Bit Attr defecto Descripcin 07:04 RO 1h Revisin Mayor 03:00 RO 0h revisin menor DCA_REQID_OFFSET Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 102h Bit Attr defecto Descripcin 15:00 RO 0180h DCA ID Solicitante Los registros son a 180h de compensacin DMACAPABILITY Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 10h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 244 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.4.14 QPI_CAPABILITY Intel: Intel QPI Compatibilidad Registro 3.4.4.15 PCIE_CAPABILITY: PCI Express Capacidad de Registro 3.4.4.16 QPI_CAP_ENABLE: Intel QPI Capacidad Enable Register 3.4.4.17 PCIE_CAP_ENABLE: PCI Express Capacidad Enable 3.4.4.18 APICID_TAG_MAP: APICID a Tag Mapa Registro Cuando DCA est desactivada, DMA motor utiliza todos los 1 en el campo de la etiqueta de la escritura. Este registro est configurado por BIOS para el controlador de CB para leer. BIOS asignar APICID [07:05] en pedazos Tag [02:00] BIOS debe establecer Tag [4] para evitar que meta cach TPH implcita menos que se pretenda. QPI_CAPABILITY Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 108h Bit Attr defecto Descripcin 15:01 RV 0h reservados 0 RO 1b Prefetch Sugerencia IIO respalda Prefetch nico mtodo Pista en la interfaz coherente PCIE_CAPABILITY Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 10Ah Bit Attr defecto Descripcin 15:01 RV 0h reservados 0 RO MemWr 1b IIO respalda nico mtodo de escritura de memoria en PCI Express QPI_CAP_ENABLE Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 10CH

Bit Attr defecto Descripcin 15:01 RV 0h reservados 0 RW 0b Enable Sugerencia Prefetch en Cuando se establece en funcin de 0, DCA en Intel QPI est habilitado, de lo desactiva. IIO hardware no utiliza este bit de funciones 1-7. En estas funciones, se proporciona este bit principalmente para la BIOS de comunicarse con controlador DCA est activada en el IIO. PCIE_CAP_ENABLE Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 10Eh Bit Attr defecto Descripcin 15:01 RV 0h reservados 0 RW 0b Enable MemWr de PCIe Cuando se establece en funcin de 0, DCA en PCIe est habilitado, de lo desactiva. Hardware IIO hace No utilice este bit de funciones 1-7. En estas funciones, se proporciona este bit principalmente para la BIOS de comunicarse con controlador DCA est activada en el IIO. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 245 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.5 DMA Channel registros especficos Como se describe en la Tabla 3-22 del canal de informacin especfica DMA est contenida en la localizacin a partir de 80h de desviacin del registro CB_BAR. APICID_TAG_MAP Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 110h Bit Attr defecto Descripcin 63:40 RV 0h reservados 39:32 RW 80h Tag Mapa 4 Este campo es utilizado por el motor de la tecnologa Intel QuickData para poblar el campo Tag bit 4 de la memoria escribir transaccin que emite con 1, 0, o seleccionar Bit APICID. [07:06] 00: Tag [4] = Tag_Map_4 [0] 01: Tag [4] = APICID [Tag_Map_4 [03:00]] 10: Tag [4] = NOT (APICID [Tag_Map_4 [03:00]]) 11: reservado 31:24 RW 80h Tag Mapa 3 Este campo es utilizado por el motor de la tecnologa Intel QuickData para poblar el campo Tag bit 3 de la memoria escribir transaccin que emite con 1, 0, o seleccionar Bit APICID. [07:06] 00: Tag [3] = Tag_Map_3 [0] 01: Tag [3] = APICID [Tag_Map_3 [03:00]] 10: Tag [3] = NOT (APICID [Tag_Map_3 [03:00]]) 11: reservado 23:16 RW 80h Tag Mapa 2 Este campo es utilizado por el motor de la tecnologa Intel QuickData para poblar el campo Tag bit 2 de la memoria escribir transaccin que emite con 1, 0, o seleccionar Bit APICID. [07:06] 00: Tag [2] = Tag_Map_2 [0] 01: Tag [2] = APICID [Tag_Map_2 [03:00]] 10: Tag [2] = NOT (APICID [Tag_Map_2 [03:00]]) 11: reservado

15:08 RW 80h Tag Mapa 1 Este campo es utilizado por el motor de la tecnologa Intel QuickData para poblar el campo Tag bit 1 de la memoria escribir transaccin que emite con 1, 0, o seleccionar Bit APICID. [07:06] 00: Etiqueta [1] = Tag_Map_1 [0] 01: Tag [1] = APICID [Tag_Map_1 [03:00]] 10: Tag [1] = NOT (APICID [Tag_Map_1 [03:00]]) 11: reservado 07:00 RW 80h Tag Mapa 0 Este campo es utilizado por el motor de la tecnologa Intel QuickData para poblar el campo Tag bit 0 de la memoria escribir transaccin que emite con 1, 0, o seleccionar Bit APICID. [07:06] 00: Tag [0] = Tag_Map_0 [0] 01: Tag [0] = APICID [Tag_Map_0 [03:00]] 10: Tag [0] = NOT (APICID [Tag_Map_0 [03:00]]) 11: reservado Configuracin del procesador de E / S integradas (IIO) Registra 246 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.5.1 CHANCTRL: Registro de control de canal El registro de control de canal controla el comportamiento del canal de DMA cuando especfica eventos ocurren como la finalizacin o errores. CHANCTRL Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 80h Bit Attr defecto Descripcin 15:10 RV 0h reservados 9 RW-L 0b Finalizacin Write Enable DCA Cuando este bit est establecido, y el motor DMA soporta DCA, a continuacin, escribe la finalizacin ser dirigido a la familia de procesadores Intel Xeon E5 se indica en Target Intel Xeon E5 campo familia.Este es RW si CHANCNT registro es 1 de lo contrario este registro es RO. 8 RW-LV 0b IN_USE En uso. Este bit indica si el canal de DMA est en uso. La primera vez que este bit se lee despus de haber sido limpiado, devolver 0 y automticamente la transicin de 0 a 1, reservando el canal para el primer consumidor que lee este registro. Todo Lecturas posteriores volvern 1 indica que el canal est en uso. Este bit es aprobado por escrito un valor 0, liberando as el canal. Un consumidor utiliza este mecanismo para reclamar atmicamente propiedad exclusiva del canal DMA. Este se debe hacer antes de intentar programar cualquier registro en el canal de DMA Registro creado. Este campo es RW si CHANCNT registro es 1 en caso contrario este registro es RO. 7:06 RV 0h reservados 5 RW-L 0b Desc_addr_snp_ctrl Direccin Descriptor snoop control. 1: Cuando se establece, este bit indica que la descriptores no son coherentes en el espacio y no deben ser escrutan. 0: Cuando se desactiva, los descriptores estn en el espacio coherente y cada descriptor direccin debe estar fisgoneando en Intel QPI. Este campo es RW si CHANCNT registro es 1 en caso contrario este registro es RO. 4 RW-L 0b Err_Int_En Interrumpir Error Habilitar. Este bit permite que el canal de DMA para generar una interrupcin

(MSI o herencia) cuando se produce un error durante la transferencia DMA. Si cualquier error de anulacin Habilitar (ver ms abajo) no se ha establecido, a continuacin, los errores no afiliados no causan un campo interrupt.This es RW si CHANCNT registro es 1 en caso contrario este registro es RO. 3 RW-L 0b AnyErr_Abrt_En Cualquier error de anulacin de habilitacin. Este bit permite una operacin de anulacin cuando cualquier error es encontrado durante la transferencia de DMA. Cuando se produce la interrupcin, el canal DMA genera una interrupcin y una actualizacin de la terminacin de acuerdo con la interrupcin Error Habilitar y Finalizacin Error Habilitar bits. Cuando este bit se restablece, los errores slo afiliados porque el canal DMA campo para abort.This es RW si CHANCNT registro es 1 lo contrario, este registro es RO. 2 RW-L 0b Err_Cmp_En Finalizacin Error Habilitar. Este bit permite una escritura conclusin a la direccin especificado en el registro CHANCMP al encontrar un error durante la DMA transferir. Si cualquier error de anulacin no se ha establecido, los errores no afiliados no causan un campo write.This conclusin es RW si CHANCNT registro es el 1 de lo contrario, este registro es RO. 1 RV 0h Reservados 0 RW1C 0b Intp_Dis Interrumpir Deshabilitar. Al trmino de un descriptor, si se especifica una interrupcin para que descriptor y este bit se restablece, el canal DMA genera una interrupcin y establece este bit. La eleccin entre el modo de interrupcin legado MSI o se determina con registrar el MSICTRL. Interrumpe heredados son ms cerrada a travs intxDisable en thePCICMD registro del espacio de configuracin Intel QuickData Tecnologa PCI. El proceso de control se puede volver a habilitar la interrupcin de este canal escribiendo un uno este bit, lo que restablece el bit. Escribir un cero no tiene ningn efecto. Por lo tanto, cada vez que este bit se restablece, permite que el canal DMA para generar una interrupcin. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 247 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.5.2 DMA_COMP: DMA Compatibilidad Registro 3.4.5.3 CHANCMD: DMA Canal registro de comando Configuracin de ms de uno de estos bits con la misma operacin de escritura se traducir en un Fatal error (afiliado). 3.4.5.4 DMACOUNT: DMA Descriptor Cuenta de registros 3.4.5.5 CHANSTS_0: estado del canal 0 Registrarse El registro de estado de canal registra la direccin del ltimo descriptor completado por el canal DMA. Consulte la QuickData Tecnologa Intel Architecture Specification 2.0 Rev 1.0 para los requisitos especiales de hardware cuando el software lee este registro. DMA_COMP Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 82h Bit Attr defecto Descripcin 15:03 RV 0h reservados 2 RO Compatibilidad v3 1b Compatible con la versin 3 CB spec 1 RO Compatibilidad v2 1b Compatible con la versin 2 CB spec 0 RO 0b v1 Compatibilidad No es compatible con la versin 1 CHANCMD Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 84h Bit Attr defecto Descripcin

7:06 RV 0h reservados 5 RW-LV 0b Cambiar DMA Establezca este bit para restablecer el canal DMA. Establecer este bit es un ltimo recurso para recuperar el Canal DMA de un error de programacin o de otro problema, como bloqueo de la muerte de protocolo de coherencia de cach. La ejecucin de este comando no genera un interrumpir o generar de estado. Este comando hace que el canal de DMA para volver a una estado conocido (Detenido). Este campo es RW si CHANCNT registro es el 1 de lo contrario, este registro es RO. 4:03 RV 0h Reservados 2 RW-LV 0b Susp_DMA Suspender DMA. Establezca este bit para suspender la transferencia actual DMA. Este campo es RW si CHANCNT registro es el 1 de lo contrario, este registro es RO. 1:00 RV 0h reservados DMACOUNT Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 86h Bit Attr defecto Descripcin 15:00 RW-L 0000h nmero de descriptores para procesar Este es el valor absoluto del nmero de descriptores vlidos en la cadena. La hardware que diferencia a este registro y un contador interno a cero cada vez que el CHAINADDR registro est escrito. Cuando este registro no es igual al valor de la registro interno, el canal DMA procesa descriptores, incrementando el contador interno cada vez que se completa (o salta) un registro descriptor.This es RW si CHANCNT registro es el 1 de lo contrario, este registro es RO. Configuracin del procesador de E / S integradas (IIO) Registra 248 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.5.6 CHANSTS_1: estado del canal 1 Registro El registro de estado de canal registra la direccin del ltimo descriptor completado por el canal DMA. Consulte la Intel QuickData Tecnologa Architecture Specification 2.0 Rev 1.0 para los requisitos especiales de hardware cuando el software lee este registro. 3.4.5.7 CHAINADDR_0: descriptor de direcciones Chain 0 Registrarse Este registro est escrito por el procesador para especificar el primer descriptor que descargar por el canal DMA. 3.4.5.8 CHAINADDR_1: Descriptor Chain Direccin 1 Registro Este registro est escrito por el procesador para especificar el primer descriptor que descargar por el canal DMA. CHANSTS_0 Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 88h Bit Attr defecto Descripcin 31:6 RO 000000 0h Completado descriptor de direcciones [31:6] Este registro almacena los bits de direccin superiores (64B alineados) del ltimo descriptor procesada. El canal DMA actualiza automticamente este registro cuando se produce un error o se produce finalizacin con xito. Para cada realizacin, el canal DMA sobre-escribe el valor anterior, sin importar si dicho valor ha sido ledo. 5:03 RV 0h reservados 02:00 RO 011b DMA_trans_state Estado de la transferencia DMA. El motor DMA establece estos bits que indican el estado de la transferencia de DMA actual. La causa de una interrupcin puede ser error durante la DMA transferencia o invocado por el proceso de control a travs de la CHANCMD register.000 -

Activo 001 - Idle, DMA transferencia Done (sin errores de hardware) 010 - suspendida 011 - Detenido, operacin cancelada (consulte Canal registro de errores para ms detalles) 100 - Armados CHANSTS_1 Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 8Ch Bit Attr defecto Descripcin 31:0 RO 000000 00h Completado descriptor de direcciones [63:32] Este registro almacena los bits de direccin superiores (64 alineado B) del ltimo descriptor procesada. El canal DMA actualiza automticamente este registro cuando se produce un error o se produce finalizacin con xito. Para cada realizacin, el canal DMA sobre-escribe el valor anterior, sin importar si dicho valor ha sido ledo. CHAINADDR_0 Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 90h Bit Attr defecto Descripcin 31:0 RW-L 000000 00h Descriptor de direcciones [31:0] Este campo de 64 bits marca la direccin del primer descriptor que descargar por la DMA canal. Los 6 bits menos significativos deben ser cero para la direccin sea vlida. Este registro es RW si CHANCNT registro es 1 en caso contrario este registro es RO. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 249 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.5.9 CHANCMP_0: Canal Finalizacin Direccin 0 Registrarse Este registro especifica la direccin donde el canal DMA escribe el estado de finalizacin al terminar o una condicin de error, es decir, se escribe el contenido de los CHANSTS registrarse para el destino como se ha sealado por el registro CHANCMP. 3.4.5.10 CHANCMP_1: Canal Finalizacin Direccin 1 Este registro especifica la direccin donde el canal DMA escribe el estado de finalizacin al terminar o una condicin de error, es decir, se escribe el contenido de los CHANSTS registrarse para el destino como se ha sealado por el registro CHANCMP. 3.4.5.11 CHANERR: Error de canal El Canal Error Register registra las condiciones de error que ocurren dentro de un determinado DMA canal. Para el prximo descriptor Errores direccin, el registro CHANSTS contiene la direccin del que contiene el descriptor no vlido Siguiente descriptor de direcciones. Para la cadena de valor de direccin Los errores, los CHANSTS no es aplicable. Para otros errores que causan un aborto, los CHANSTS registro contiene la direccin del ltimo descriptor xito completo. CHAINADDR_1 Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 94h Bit Attr defecto Descripcin 31:0 RW-L 000000 00h Descriptor de direcciones [63:32] Este campo de 64 bits marca la direccin del primer descriptor que descargar por la DMA canal. Los 6 bits menos significativos deben ser cero para la direccin sea vlida. Este registro es RW si CHANCNT registro es 1 en caso contrario este registro es RO.

CHANCMP_0 Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 98h Bit Attr defecto Descripcin 31:3 RW-L 000000 00h Canal Finalizacin Direccin [31:3] Este campo de 64 bits especifica la direccin en la que el motor DMA escribe la finalizacin de estado (CHANSTS). Esta direccin puede caer dentro de la memoria del sistema o memorymapped I / O el espacio, pero debera ser de 8 bytes aligned.This registro es RW si CHANCNT registro es el 1 de lo contrario, este registro es RO. 2:00 RV 0h reservados CHANCMP_1 Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 9Ch Bit Attr defecto Descripcin 31:0 RW-L 000000 00h Canal Finalizacin Direccin [63:32] Este campo de 64 bits especifica la direccin en la que el motor DMA escribe la finalizacin de estado (CHANSTS). Esta direccin puede caer dentro de la memoria del sistema o memorymapped I / O el espacio, pero debera ser de 8 bytes aligned.This registro es RW si CHANCNT registro es el 1 de lo contrario, este registro es RO. Configuracin del procesador de E / S integradas (IIO) Registra 250 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 CHANERR Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: A8h Bit Attr defecto Descripcin 31:19 RV 0h reservados 18 0b descriptor Recuento Error El hardware activa este bit cuando encuentra un descriptor de base que requiere una Descriptor extendida (tal como un XOR con 8 fuentes), pero DMACount indica que el descriptor de Base es el ltimo descriptor de que se puede procesar. Nota: Este bit es RW1CS para funciones 0-1 y smosis inversa para funciones 2-7 0_4_0_CB_BAR: Attr: RW1CS defecto: 0b 0_4_1_CB_BAR: Attr: RW1CS defecto: 0b 0_4_2_CB_BAR: Attr: Defecto RO: 0b 0_4_3_CB_BAR: Attr: Defecto RO: 0b 0_4_4_CB_BAR: Attr: Defecto RO: 0b 0_4_5_CB_BAR: Attr: Defecto RO: 0b 0_4_6_CB_BAR: Attr: Defecto RO: 0b 0_4_7_CB_BAR: Attr: Defecto RO: 0b 17 0b XOR Q Error El hardware activa este bit cuando la parte de validacin Q del XOR con Galois Campo Multiplicar Validar operacin falla. Nota: Este bit es RW1CS para funciones 0-1 y smosis inversa para funciones 2-7 0_4_0_CB_BAR: Attr: RW1CS defecto: 0b 0_4_1_CB_BAR: Attr: RW1CS defecto: 0b 0_4_2_CB_BAR: Attr: Defecto RO: 0b 0_4_3_CB_BAR: Attr: Defecto RO: 0b

0_4_4_CB_BAR: Attr: Defecto RO: 0b 0_4_5_CB_BAR: Attr: Defecto RO: 0b 0_4_6_CB_BAR: Attr: Defecto RO: 0b 0_4_7_CB_BAR: Attr: Defecto RO: 0b 16 RW1CS 0b CRC o XOR P Error El hardware activa este bit cuando una operacin de prueba CRC u operacin XOR Validez falla o cuando la parte de validacin P del XOR con Galois Campo Multiplicar Validar operacin falla. 15 RO 0b Unaffil_err Error Unaffiliated. IIO nunca se pone este bit 14 RV 0h Reservados 13 RW1CS 0b int_cfg_err Interrumpir Error de configuracin. El canal DMA establece este bit indica que la registros de interrupcin no se configuraron correctamente cuando el canal DMA intent para generar una interrupcin. Por ejemplo direccin de interrupcin no es 0xFEE. 12 RW1CS 0b Cmp_addr_err Finalizacin Direccin error. El canal DMA establece este bit indica que la registro de direcciones finalizacin estaba configurado para una direccin no vlida o no ha sido configurado. 11 RW1CS 0b Desc_len_err Descriptor Error Largo. El canal DMA establece este bit indica que la corriente transferencia tiene un valor de campo de longitud ilegal. Cuando se haya establecido este bit, la direccin del descriptor fallado es en el registro del estado del canal. 10 RW1CS 0b Desc_ctrl_err Error de control del descriptor. El canal DMA establece este bit indica que la corriente transferencia tiene un valor de campo de control ilegal. Cuando se haya establecido este bit, la direccin del descriptor fallado es en el registro del estado del canal. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 251 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.5.12 CHANERRMSK: Canal Error Mask Register 9 RW1CS 0b Wr_data_err Error de escritura de datos. El canal DMA establece este bit indica que la transferencia de corriente ha encontrado un error al escribir los datos de destino. Este error podra ser debido a un error RAM interna en la cola de escritura que almacena los datos de escritura antes de escribirse en la memoria principal. Cuando se haya establecido este bit, la direccin de el descriptor no es en el registro del estado del canal. 8 RW1CS 0b Rd_data_err Error de lectura de datos. El canal DMA establece este bit indica que la transferencia de corriente ha encontrado un error al acceder a los datos de origen. Este error podra ser una leer datos que se reciben envenenado. Cuando se haya establecido este bit, la direccin del descriptor fallado es en el registro del estado del canal. 7 RW1CS 0b DMA_data_parerr DMA Error de paridad de datos. El canal DMA establece este bit indica que la corriente transferencia ha encontrado un error incorregible ECC / paridad ha informado la DMA motor. 6 RW1CS 0b Cdata_parerr Chipset datos Error de paridad. El canal DMA establece este bit indica que la corriente transferencia ha detectado un error de paridad ha informado el chipset. Cuando este bit tiene ha establecido, la direccin del descriptor fallado es en el registro del estado del canal. 5 RW1CS 0b Chancmd_err

Error CHANCMD. El canal DMA establece este bit indica que un escriba al CHANCMD registro contiene un valor no vlido (por ejemplo, ms de un bit de comando programar). 4 RW1CS 0b Chn_addr_valerr Cadena de Valor Direccin error. El canal DMA establece este bit indica que la CHAINADDR registro tiene una direccin ilegal, incluyendo un error de alineacin (no en un Lmite de 64 bytes). 3 RW1CS 0b error de descriptores El canal DMA establece este bit indica que la transmisin actual ha encontrado un error (no entren en ningn otros bits de error) al leer o ejecutar un descriptor de DMA. Cuando este bit se ha establecido y el canal vuelve a la Estado parado, la direccin del descriptor no es en el registro del estado del canal. 2 RW1CS 0b Nxt_desc_addr_err Siguiente descriptor de direcciones error. El canal DMA establece este bit indica que la descriptor actual tiene un siguiente descriptor de direccin ilegal incluyendo una alineacin de error (no en un lmite de 64 bytes). Cuando este bit se ha establecido y el canal vuelve al estado parado, la direccin del descriptor fallado es en el Canal Registro de estado. 1 RW1CS 0b DMA_xfrer_daddr_err DMA Transfer Direccin de destino Error. El canal DMA establece este bit indica que el descriptor actual tiene una direccin de destino ilegal. Cuando este bit tiene ha establecido, la direccin del descriptor fracaso ha sido almacenada en el Canal Registro de estado. 0 RW1CS 0b DMA_trans_saddr_err DMA Transfer Source Address Error. El canal DMA establece este bit indica que el descriptor actual tiene una direccin de origen ilegal. Cuando se haya establecido este bit, la direccin del descriptor fracaso ha sido almacenado en el estado del canal registrarse. CHANERRMSK Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: ACh Bit Attr defecto Descripcin 31:19 RV 0h reservados CHANERR Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: A8h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 252 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.5.13 DCACTRL: DCA control 18 0b Mask Bit 18 Este registro es un poco de mscara de bits para el registro CHANERR 0: habilitar 1: desactivar Nota: Este bit es RO en funciones 2-7 0_4_0_CB_BAR: Attr: RWS defecto: 0b 0_4_1_CB_BAR: Attr: RWS defecto: 0b 0_4_2_CB_BAR: Attr: Defecto RO: 0b 0_4_3_CB_BAR: Attr: Defecto RO: 0b 0_4_4_CB_BAR: Attr: Defecto RO: 0b 0_4_5_CB_BAR: Attr: Defecto RO: 0b

0_4_6_CB_BAR: Attr: Defecto RO: 0b 0_4_7_CB_BAR: Attr: Defecto RO: 0b 17 0b Mask Bit 17 Este registro es un poco de mscara de bits para el registro CHANERR 0: habilitar 1: desactivar Nota: Este bit es RO en funciones 2-7 0_4_0_CB_BAR: Attr: RWS defecto: 0b 0_4_1_CB_BAR: Attr: RWS defecto: 0b 0_4_2_CB_BAR: Attr: Defecto RO: 0b 0_4_3_CB_BAR: Attr: Defecto RO: 0b 0_4_4_CB_BAR: Attr: Defecto RO: 0b 0_4_5_CB_BAR: Attr: Defecto RO: 0b 0_4_6_CB_BAR: Attr: Defecto RO: 0b 0_4_7_CB_BAR: Attr: Defecto RO: 0b 16 RWS 0b Bit Mask 16 Este registro es un poco de mscara de bits para el registro CHANERR 0: habilitar 1: desactivar 15:14 RV 0h reservados 13:00 RWS 0000h Bit Mask 13 Este registro es un poco de mscara de bits para el registro CHANERR 0: habilitar 1: desactivar DCACTRL Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: B0h Bit Attr defecto Descripcin 31:16 RV 0h reservados 15:00 RW-L 0h Target Intel Xeon de la familia E5 Especifica el ID APIC del objetivo Intel Xeon de la familia E5 para la terminacin Escribe. Este campo es RW si CHANCNT registro es 1 en caso contrario este registro es RO. CHANERRMSK Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: ACh Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 253 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.4.5.14 DCA_REQID [0:1]: DCA Tabla ID Solicitante Global Registros 3.4.5.15 MSGADDR: MSI-X Baja el registro de direcciones 3.4.5.16 MSGUPRADDR: MSI-X registros de direccin superior DCA_REQID [0:1] Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 180h, 184h Bit Attr defecto Descripcin 31 RO 0b ltima Este bit se activa slo en el ltimo registro RequesterID para este puerto. Por lo tanto, se identifica que esta es la ltima DCA RequesterID registro para este puerto. 30 0h RV reservados 29 RW 0b vlido cuando se establece el id solicitante programado en los bits 15:00 es usado por el hardware de DCA escribir la identificacin, de lo contrario se ignoran los bits.

28 RW 0b Ignorar nmero de funcin Cuando se establece, el campo nmero de la funcin en el RequesterID se ignora cuando autenticar una escritura DCA, de lo contrario se incluye el nmero de funcin 27:16 RV 0h reservados 15:08 RW 0h Nmero Bus Nmero de bus PCI del solicitante DCA 07:03 RW 0h nmero de dispositivo Nmero de dispositivo del solicitante das 02:00 RW 0b Nmero de funcin Nmero de funcin del solicitante das MSGADDR Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 2000h Bit Attr defecto Descripcin 31:20 RW 0h Direccin MSB Este campo especifica los 12 bits ms significativos de la direccin de MSI de 32 bits. Este campo es R / W slo por razones de compatibilidad. 19:02 RW 0h Direccin Especifica el APIC local a la que necesita este interrupciones MSI-X que se enviarn 1:00 RV 0h reservados MSGUPRADDR Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 2004h Bit Attr defecto Descripcin 31:0 RW 0h MSB Direccin Superior Reservada a 0 porque no se aplica a IA. Este campo es de R / W para la compatibilidad nicas razones. Configuracin del procesador de E / S integradas (IIO) Registra 254 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.4.5.17 MSGDATA: Registra MSI-X de datos 3.4.5.18 VECCTRL: Registra MSI-X Control de Vectores 3.4.5.19 PENDINGBITS: MSI-X Interrumpir Bits pendientes los Registros 3.5 E / S integradas Core Registros Esta seccin describe los registros de configuracin PCI estndar y un dispositivo especficos Registros de configuracin relacionada a continuacin: Intel VT-d, asignacin de direccin, gestin de sistema y Registros Varios Dispositivo de 5, funcin 0 IIO control / estado y error Global Registros-dispositivo 5, funcin 2 IOxAPIC Registros-Device 5, funcin 4 MSGDATA Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 2008h Bit Attr defecto Descripcin 31:0 0h RW MSI Data Especifica el vector que tiene que ser utilizado para las interrupciones desde el motor DMA. IIO utiliza los 16 bits ms bajos de este campo para formar la porcin de datos de la interrupcin en la interfaz coherente. Los 16 bits superiores no son utilizados por IIO y dejan como RW slo para razones de compatibilidad. VECCTRL Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 200Chh Bit Attr defecto Descripcin 31:1 RV 0h reservados 0 RW Mscara 1b

Cuando se ajusta un poco, el canal est prohibido enviar un mensaje, incluso si todos los otras condiciones internas para la generacin de interrupciones son vlidas. PENDINGBITS Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 3000h Bit Attr defecto Descripcin 31:1 RO 000000 00h MSI canal constante espera de los bits Reservado 0 RW-V 0b MSI Canal Pendiente Bit de pendiente (cuando se establece) indica que el motor DMA tiene una pendiente de MSI-X mensaje para el canal de DMA. Este bit es borrado por hardware tan pronto como emita el message.Note MSI-X que Bit espera se establece slo si todas las condiciones internas para generacin de una MSIX interrumpir (como la interrupcin Canal Bit de desactivacin de ser limpiado, etc) son vlida. Esto no incluye el bit de la mscara de MSI-X para el canal y el MSI-X Bit de funcin Mask. Una vez establecido, el bit de pendiente permanece activada hasta que: El bit de la mscara de MSI-X correspondiente y el MSI-X Funcin de mscara de bits son tanto despejado, momento en el que las cuestiones IIO el mensaje en espera y borra el bit. En espera se restablece cuando el bit de desactivacin de interrupciones en el canal correspondiente Registro de Control (CHANCTRL) 'transiciones de 1B a 0b y no hay otra interrupcin pendiente para ese canal - ningn mensaje MSI-X emitidos. Aplicacin Nota: Las implementaciones pueden considerar un mensaje de MSI "expedido a el sistema ', tan pronto como el mensaje es' publicado 'internamente en el dispositivo. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 255 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.1 Registro de Configuracin Maps (dispositivo 5, funcin: 0, 2 y 4) Tabla 3-25. Intel VT, Mapa Direccin, gestin de sistemas y registros Varios (Dispositivo 5, funcin 0) - Offset 0x000-0x0FF DID VID HDRTYPECTRL 00h 80h PCISTS PCICMD MMCFG 04h 84h CCR 88h 08h RID HDR CLSR 0Ch 8Ch 10h 90h 14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h TSEG A8h SDID SVID 2Cr ACh 30h GENPROTRANGE1_BASE B0h CAPPTR1 Notas: 1. Puntos CAPPTR a la primera capacidad de bloque 34h B4h 38h GENPROTRANGE1_LIMIT B8h INTPIN INTL 3Ch BCH PXPCAP PXPNXTPTR PXPCAPID 40h GENPROTRANGE2_BASE C0h

PCIe-Reservado 44h C4H 48h GENPROTRANGE2_LIMIT C8H 4 canales CCh 50h TOLM D0h 54h Tohm D4h 58h D8H 5Ch DCh 60h NCMEM_BASE E0h 64h E4H 68h NCMEM_LIMIT E8h 6Ch ECh 70h MENCMEM_BASE F0h 74h F4H 78h MENCMEM_LIMIT F8h FCh 7CH Configuracin del procesador de E / S integradas (IIO) Registra 256 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Tabla 3-26. Intel VT-d, Mapa Direccin, gestin de sistemas y registros Varios (Dispositivo 5, funcin 0) - Offset 0x100 0x1FF VTBAR 100h 180h VTGENCTRL 104h 184h CPUBUSNO 108h VTISOCHCTRL 188 H LMMIOL 10CH VTGENCTRL2 18CH LMMIOH_BASE 110h 190h IOTLBPARTITION 194h 114h LMMIOH_LIMIT 118h 198h 11CH 19Ch GENPROTRANGE0_BASE 120h 1A0h 124H 1A4h GENPROTRANGE0_LIMIT 128H VTUNCERRSTS 1A8h 12Ch VTUNCERRMSK 1ACh 130h VTUNCERRSEV 1B0h 134h VTUNCERRPTR 1B4h 138H 1B8h 13CH 1BCh CIPCTRL 140h IIOMISCCTRL 1C0h CIPSTS 144h 1C4h CIPDCASAD 148h 1C8h CIPINTRC 14Ch 1CCh 150h 1D0h CIPINTRS 154H 1D4h 158h 1D8h 15CH 1DCh

160h 1E0h 164h 1E4h 168h 1E8h 16Ch 1ECh 170h 1F0h 174H 1F4h 178h 1F8h 17Ch 1FCh Tabla 3-27. Intel VT-d, Mapa Direccin, gestin de sistemas y registros Varios (Dispositivo 5, funcin 0) - Offset 0x200-0x2FF (Hoja 1 de 2) 280h 200h 204h 284h 208H 288h 20CH 28Ch LTDPR 210h 290h 214h 294h Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 257 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 218H 298H 21CH 29Ch 220h 2A0h 224H 2A4h 228H 2A8h 22CH 2ACh 230h 2B0h 234H 2B4h 238H 2B8h 23Ch 2BCh 240h 2C0h 244H 2C4h 248h 2C8h 24CH 2CCh 250h 2D0h 254H 2D4h 258h 2D8h 25Ch 2DCh 260h 2E0h 264H 2E4h 268h 2E8h 26CH 2ECh 270H 2F0h 274h 2F4h 278h 2F8h 27CH 2FCh Tabla 3-28. Intel VT-d, Mapa Direccin, gestin de sistemas y registros Varios (Dispositivo 5, funcin 0) - Offset 0x800-0x8FF (Hoja 1 de 2) IRP_MISC_DFX0 800H 880H IRP_MISC_DFX1 804h 884h IRP0DELS 808h 888h

80Ch 88Ch IRP1DELS 810H 890h 814H 894h IRP0DBGRING0 818h 898h 81ch 89Ch IRP1DBGRING0 820H 8A0h 824H 8A4h IRPSPARER EGS IRP1DBGRI NG1 IRP0DBGRI NG1 828h 8A8h 82Ch 8ACh IRP0RNG 830h 8B0h Tabla 3-27. Intel VT-d, Mapa Direccin, gestin de sistemas y registros Varios (Dispositivo 5, funcin 0) - Offset 0x200-0x2FF (Hoja 2 de 2) Configuracin del procesador de E / S integradas (IIO) Registra 258 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 IRP1RNG 834H 8B4h 838h 8B8h 83Ch 8BCh IRPEGCREDITS 840H 8C0h 844H 8C4h 848h 8C8h 84Ch 8CCh 850h 8D0h 854h 8D4h 858h 8D8h 85Ch 8DCh 860h 8E0h 864h 8E4h 868h 8E8h 86Ch 8ECh 870H 8F0h 874h 8F4h 878h 8F8h 87Ch 8FCh Tabla 3-28. Intel VT-d, Mapa Direccin, gestin de sistemas y registros Varios (Dispositivo 5, funcin 0) - Offset 0x800-0x8FF (Hoja 2 de 2) Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 259 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra Tabla 3-29. IIO Control / Estado & Global Error Register Map - Dispositivo de 5, Funcin 2: Offset 0x0-0xFF DID VID 0h

IRPPERRSV 80h PCISTS PCICMD 04h 84h CCR 88h 08h RID HDR CLSR 0Ch IIOERRSV 8Ch 10h MIERRSV 90h 14h PCIERRSV 94h 18h 98h 1Cr SYSMAP 9Ch 20h A0h VIRAL 24h ERRPINCTL A4h 28h ERRPINST A8h SDID SVID 2Cr ERRPINDAT ACh 30h VPPCTL B0h CAPPTR1 34h B4h 38h VPPSTS B8h INTPIN INTL 3Ch VPPFREQ BCH PXPCAP PXPNXTPTR PXPCAPID 40h C0h PCIe RESERVADOS 44h C4H 48h VPP_INVER TS C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Notas: 1. CAPPTR apunta a la primera capacidad de bloque. Configuracin del procesador de E / S integradas (IIO) Registra 260 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Tabla 3-30. IIO Control / Estado & Global Error Register Map - Dispositivo de 5, Funcin 2: Offset 0x100 0x1FF RESERVADO PCIe Header espacio 100h 180h 104h 184h 108h 188 H 10CH 18CH 110h 190h

114h 194h 118h 198h 11CH 19Ch 120h 1A0h 124H 1A4h 128H 1A8h 12Ch 1ACh 130h 1B0h 134h 1B4h 138H 1B8h 13CH 1BCh 140h GNERRST 1C0h 144h GFERRST 1C4h 148h GERRCTL 1C8h 14Ch GSYSST 1CCh 150h GSYSCTL 1D0h 154H 1D4h 158h 1D8h 15CH GFFERRST 1DCh 160h 1E0h 164h 1E4h 168h GFNERRST 1E8h 16Ch GNFERRST 1ECh 170h 1F0h 174H 1F4h 178h GNNERRST 1F8h 17Ch 1FCh Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 261 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra Tabla 3-31. IIO Mapa Local Error - Dispositivo de 5, Funcin 2: Offset 0x200h-0x2FFh 280h 200h 204h 284h 208H 288h 20CH 28Ch 210h 290h 214h 294h 218H 298H 21CH 29Ch 220h 2A0h 224H 2A4h 228H 2A8h 22CH 2ACh IRPP0ERRST 230h IRPP1ERRST 2B0h IRPP0ERRCTL 234H IRPP1ERRCTL 2B4h IRPP0FFERRST 238H IRPP1FFERRST 2B8h IRPP0FNERRST 23Ch IRPP1FNERRST 2BCh IRPP0FFERRHD0 240h IRPP1FFERRHD0 2C0h IRPP0FFERRHD1 244H IRPP1FFERRHD1 2C4h IRPP0FFERRHD2 248h IRPP1FFERRHD2 2C8h IRPP0FFERRHD3 24CH IRPP1FFERRHD3 2CCh

IRPP0NFERRST 250h IRPP1NFERRST 2D0h IRPP0NNERRST 254H IRPP1NNERRST 2D4h IRPP0NFERRHD0 258h IRPP1NFERRHD0 2D8h IRPP0NFERRHD1 25Ch IRPP1NFERRHD1 2DCh IRPP0NFERRHD2 260h IRPP1NFERRHD2 2E0h IRPP0NFERRHD3 264H IRPP1NFERRHD3 2E4h IRPP0ERRCNTSEL 268h IRPP1ERRCNTSEL 2E8h IRPP0ERRCNT 26CH IRPP1ERRCNT 2ECh 270H 2F0h 274h 2F4h 278h 2F8h 27CH 2FCh Configuracin del procesador de E / S integradas (IIO) Registra 262 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Tabla 3-32. IIO Mapa Local Error - Dispositivo de 5, Funcin 2: Offset 0x300-0x3ff IIOERRST 300h MIERRST 380H IIOERRCTL 304H MIERRCTL 384h IIOFFERRST 308h MIFFERRST 388 nonies IIOFFERRHD0 30CH MIFFERRHDR_0 38Ch IIOFFERRHD1 310h MIFFERRHDR_1 390H IIOFFERRHD2 314H MIFFERRHDR_2 394h IIOFFERRHD3 MIFFERRHDR_3 318h 398h IIOFNERRST 31CH MIFNERRST 39Ch IIONFERRST 320h MINFERRST 3A0h IIONFERRHD0 324h MINFERRHDR_0 3A4h IIONFERRHD1 328h MINFERRHDR_1 3A8h IIONFERRHD2 32Ch MINFERRHDR_2 3ACh IIONFERRHD3 330h MINFERRHDR_3 3B0h IIONNERRST 334h MINNERRST 3B4h 338H 3B8h IIOERRCNTSEL 33Ch MIERRCNTSEL 3BCh IIOERRCNT 340h MIERRCNT 3C0h 344h 3C4h 348h 3C8h 34Ch 3CCh 350h 3D0h 354h 3D4h 358h 3D8h 35Ch 3DCh 360h 3E0H 364H 3E4h 368h 3E8h 36CH 3ECh 370H 3F0h 374h 3F4h 378h 3F8h 37Ch 3FCh Tabla 3-33. I / OxAPIC PCI Configuracin mapa espacial - 5/Function dispositivo 4: offset 0x000xFF (Hoja 1 de 2) DID VID 0h RDINDEX 80h

PCISTS PCICMD 4h 84h CCR 88h 8h RID HDR CLSR Ch. 8Ch MBAR RDWINDOW 10h 90h 14h 94h 18h 98h 1Cr 9Ch 20h IOAPICTETPC A0h Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 263 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h 38h B8h INTPIN INTL 3Ch BCH ABAR 40h C0h PXPCAP 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h PMCAP 6Ch ECh PMCSR 70h F0h 74h F4H 78h F8h FCh 7CH Tabla 3-34. I / OxAPIC PCI Configuracin mapa espacial - 5/Function dispositivo 4: offset 0x2000x2FF (Hoja 1 de 2) 280h 200h 204h 284h 208H IOADSELS0 288h 20CH IOADSELS1 28Ch 210h 290h 214h 294h 218H 298H 21CH 29Ch 220h IOINTSRC0 2A0h 224H IOINTSRC1 2A4h 228H IOREMINTCNT 2A8h 22CH IOREMGPECNT 2ACh 230h 2B0h 234H 2B4h 238H 2B8h

23Ch 2BCh Tabla 3-33. I / OxAPIC PCI Configuracin mapa espacial - 5/Function dispositivo 4: offset 0x000xFF (Hoja 2 de 2) Configuracin del procesador de E / S integradas (IIO) Registra 264 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.2 El espacio de configuracin PCI Registro Comn de dispositivo 5 3.5.2.1 VID: Vendedor registro de identificacin 3.5.2.2 DID: Identificacin del dispositivo Registrarse 240h IOXAPICPARERRINJCTL 2C0h 244H FAUXGV 2C4h 248h 2C8h 24CH 2CCh 250h 2D0h 254H 2D4h 258h 2D8h 25Ch 2DCh 260h 2E0h 264H 2E4h 268h 2E8h 26CH 2ECh 270H 2F0h 274h 2F4h 278h 2F8h 27CH 2FCh VID Bus: 0 Dispositivo: 5 Funcin: 0,2,4, Offset: 00h Bit Attr defecto Descripcin 15:00 RO Nmero de Identificacin del Proveedor 8086h El valor es asignado por el PCI-SIG a Intel. DID Bus: 0 Dispositivo: 5 Funcin: 0,2,4 Desplazamiento: 02h Bit Attr defecto Descripcin 15:00 Nmero de identificacin del dispositivo 3C28h RO Los valores de ID de dispositivo varan de una funcin a otra. Bits 15:08 son iguales a 0x3C para Intel Xeon E5 familia. La lista siguiente es un desglose de la funcin groups.0x3C00 - 0x3C1F: PCI Express y puertos DMI 0x3C20 - 0x3C3F: Caractersticas IO (QDDMA, APIC, Intel VT, RAS, Intel TXT) 0x3C40 - 0x3C5F: monitores de rendimiento 0x3C60 - 0x3C7F: DFX 0x3C80 - 0x3C9F: interfaz de interconexin Intel QuickPath 0x3CA0 - 0x3CBF: Home Agente / controlador de memoria 0x3CC0 - 0x3CDF: Administracin de energa 0x3CE0 - 0x3CFF: Cbo / Anillo Tabla 3-34. I / OxAPIC PCI Configuracin mapa espacial - 5/Function dispositivo 4: offset 0x2000x2FF (Hoja 2 de 2) Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 265 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.2.3 PCICMD: Register PCI Comando Este registro define el registro de comando compatible PCI 3.0 valores aplicables a PCI

Expresar el espacio. 3.5.2.4 PCISTS: registro de estado PCI El registro de estado PCI es un registro de estado de 16 bits que normalmente informa de la ocurrencia de diversos eventos asociados con el lado primario del dispositivo "virtual" PCI Express. Dado que estos dispositivos son dispositivos de puente de acogida, el nico campo que tiene significado es "Lista de capacidades." PCICMD Bus: 0 Dispositivo: 5 Funcin: 0,2,4 Desplazamiento: 04h Bit Attr defecto Descripcin 15:11 RV 0h reservados 10 RO 0b INTx Desactivar N / A para estos dispositivos 9 RO 0b Fast Back-to-Back Habilitar No aplica para PCI Express y est cableado a 0 8 RO 0b SERR Activar Este bit no tiene impacto en el informe de errores a partir de estos dispositivos 7 RO 0b IDSEL Stepping / Espera control de ciclos No es aplicable a los dispositivos internos. Cableado a 0. 6 RO 0b Parity Error Respuesta Este bit no tiene impacto en el informe de errores a partir de estos dispositivos 5 paleta VGA RO 0b snoop Habilitar No es aplicable a los dispositivos internos. Cableado a 0. 4 Memoria 0b RO Escribir e invalidar Habilitar No es aplicable a los dispositivos internos. Cableado a 0. 3 RO 0b Ciclo Especial Habilitar No aplicable. Cableado a 0. 2 RO 0b Bus Master Enable Cableado a 0, ya que estos dispositivos no generan transacciones 1 RO 0b Espacio Memoria Activa Cableado a 0, ya que estos dispositivos no decodificar cualquier barra de memoria 0 RO 0b IO Espacio Activa Cableado a 0, ya que estos dispositivos no decodificar cualquier barra IO PCISTS Bus: 0 Dispositivo: 5 Funcin: 0,2,4 Desplazamiento: 06h Bit Attr defecto Descripcin 15 RO 0b Detectado error de paridad Este bit se establece cuando el dispositivo recibe un paquete en el lado primario con un error de datos no se puede corregir (incluyendo un paquete con el bit veneno) o un Direccin incorregible / error de paridad control. El ajuste de este bit es independientemente de el bit de error de respuesta Paridad (PERRE) en el registro PCICMD. R2PCIe nunca lo har establecer este bit. 14 RO 0b sealiza error del sistema Cableado a 0 13 RO 0b Recibido Maestro Abortar Cableado a 0 Configuracin del procesador de E / S integradas (IIO) Registra 266 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.2.5 RID: Registro de Identificacin de revisiones Este registro contiene el nmero de revisin de la documentacin integrada de I / O. 3.5.2.6 CCR: Class Code

Este registro contiene el cdigo de clase para el dispositivo. 12 RO 0b Recibido Target Abortar Cableado a 0 11 RO 0b sealizadas por objetivo Abortar Cableado a 0 10:09 RO 0h DEVSEL # Timing No aplica para PCI Express. Cableado a 0. 8 RO 0b Master Data Error de paridad Cableado a 0 7 RO 0b Fast Back-to-Back No aplica para PCI Express. Cableado a 0. 6 RV 0h Reservados 5 RO 0b bus PCI de 66 MHz capaz No aplica para PCI Express. Cableado a 0. 4 RO lista de capacidades 1b Este bit indica la presencia de una estructura de lista de capacidades 3 RO 0b INTx Estado Cableado a 0 2:00 RV 0h reservados PCISTS Bus: 0 Dispositivo: 5 Funcin: 0,2,4 Desplazamiento: 06h Bit Attr defecto Descripcin RID Bus: 0 Dispositivo: 5 Funcin: 0,2,4 Desplazamiento: 08h Bit Attr defau lt Descripcin 07:00 RO 00h Revision_ID Refleja el ID de revisin Uncore despus de un reinicio. Refleja el ID de revisin de compatibilidad despus de BIOS escribe 0x69 en cualquier registro RID en cualquier funcin de la familia Xeon E5 Intel. Aplicacin Nota: Leer y escribir peticiones desde el host a cualquier registro RID en cualquier procesador Intel Xeon E5 Family Intel QPI funcin se redirige al clster IIO. Accesos a la CCR campo tambin se redirigen debido a la alineacin DWORD. Es posible que JTAG accede son directos, por lo que no siempre va a ser redirigido. CCR Bus: 0 Dispositivo: 5 Funcin: 0,2,4 Desplazamiento: 09h Bit Attr defecto Descripcin 23:16 RO 08h de clases base Para casi todos los IIO dispositivos / funciones de este campo est cableado a 06h, lo que indica que es un "Dispositivo Puente". Dispositivos genricos no puente utilizan un valor de 08h, lo que indica que es un 'Sistema Genrico perifrica. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 267 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.2.7 CLSR: Cacheline Tamao Registro 3.5.2.8 HDR: Cabezal Tipo de Registro Este registro identifica el diseo de encabezado del espacio de configuracin. 3.5.2.9 SVID: subsistema ID Vendor 15:08 RO 80h Sub-Class Para casi todas las funciones del dispositivo / IIO, por defecto este campo a 00h indicando puente de acogida.

Los dispositivos que no utilizan un puente valor de 80h. 07:00 RO 00h a nivel de registro Interfaz de programacin Ajuste a 00h para todos los dispositivos no APIC. CLSR Bus: 0 Dispositivo: 5 Funcin: 0,2,4 Desplazamiento: 0Ch Bit Attr defecto Descripcin 07:00 RW 0h Cacheline Tamao Este registro se establece como RW nicamente por razones de compatibilidad. Tamao Cacheline de Intel Xeon E5 Familia de procesador siempre 64B. CCR Bus: 0 Dispositivo: 5 Funcin: 0,2,4 Desplazamiento: 09h Bit Attr defecto Descripcin HDR Bus: 0 Dispositivo: 5 Funcin: 0,2,4 Desplazamiento: 0Eh Bit Attr defecto Descripcin 7 RO 1b dispositivo multifuncin El valor predeterminado es bit a 1b, ya que todos estos dispositivos son multifuncin Para Dev. # 4, 6, 7, BIOS puede controlar individualmente el valor de este bit en funcin # 0 de estos dispositivos, basado en HDRTYPECTRL registro. BIOS establecer estos bits de control para cambiar esta campo a 0 en funcin # 0 de estos dispositivos, slo si se expone funcionar 0 en el dispositivo al OS. 06:00 RO Layout Configuracin 00h Este campo identifica el formato de la disposicin de configuracin de cabecera. Es de tipo 0 para todos estos dispositivos. El valor predeterminado es 00h, lo que indica un "dispositivo de punto final". 7 RO 1b dispositivo multifuncin El valor predeterminado es bit a 1b, ya que todos estos dispositivos son multi-funcin. Para Dev. # 4, 6, 7, BIOS puede controlar individualmente el valor de este bit en funcin # 0 de estos dispositivos, basado en HDRTYPECTRL registro. BIOS establecer estos bits de control para cambiar esta campo a 0 en funcin # 0 de estos dispositivos, slo si se expone funcionar 0 en el dispositivo al OS. SVID Bus: 0 Dispositivo: 5 Funcin: 0, 2,4 Desplazamiento: 2Cr Bit Attr defau lt Descripcin 15:00 RW-O Nmero de Identificacin del proveedor del sistema secundario 8086h. El valor por defecto especifica Intel, pero se puede ajustar a cualquier valor una vez despus de la reposicin. Configuracin del procesador de E / S integradas (IIO) Registra 268 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.2.10 SID: Subsistema de ID de dispositivo 3.5.2.11 CAPPTR: Indicador de Capacidad El CAPPTR proporciona el offset de la direccin de la primera de capacidad del dispositivo en la lista de capacidades. 3.5.2.12 INTL: Lnea registro de interrupcin El registro de interrupcin de lnea se utiliza para comunicar informacin de enrutamiento de lnea de interrupcin entre el cdigo de inicializacin y el controlador de dispositivo. 3.5.2.13 INTPIN: Pin de interrupcin Registrarse 3.5.2.14 PXPCAPID: PCI Express Capacidad de Registro de Identidad La Capacidad de registro de lista PCI Express enumera la capacidad PCI Express estructura en el espacio de configuracin PCI 3.0. SCID

Bus: 0 Dispositivo: 5 Funcin: 0,2,4 Desplazamiento: 2Eh Bit Attr defecto Descripcin 15:00 RW-O nmero de identificacin del dispositivo Subsistema 00h Asignado por el proveedor de subsistema para identificar el subsistema CAPPTR Bus: 0 Dispositivo: 5 Funcin: 0,2,4 Desplazamiento: 34h Bit Attr defecto Descripcin 07:00 RO Dev. 5, F 0,2 = 40h Dev. 5, F4 = 44h Indicador de Capacidad Seala la primera estructura de la capacidad para el dispositivo, que es la capacidad de PCIe. INTL Bus: 0 dispositivo: Funcin 5: 0,2 Desplazamiento: 3Ch Bit Attr defecto Descripcin 07:00 RO 00h lnea de interrupcin N / A para estos dispositivos INTPIN Bus: 0 Dispositivo: 5 Funcin: 0,2 Desplazamiento: 3Dh Bit Attr defecto Descripcin 07:00 RO 00h interrupcin Pin N / D, ya que estos dispositivos no generan ninguna interrupcin en su propia Procesador Intel Xeon secuencia E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 269 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.2.15 PXPNXTPTR: PCI Express al puntero Registro La Capacidad de registro de lista PCI Express enumera la capacidad PCI Express estructura en el espacio de configuracin PCI 3.0. 3.5.2.16 PXPCAP: Capacidades PCI Express Registro La Capacidad de registro de lista PCI Express enumera la capacidad PCI Express estructura en el espacio de configuracin PCI 3.0. 3.5.3 Intel VT-d, asignacin de direcciones, administracin del sistema, Coherent Interface, Misc Registros 3.5.3.1 HDRTYPECTRL: Tipo de control Header PCI PXPCAPID Bus: 0 Dispositivo: 5 Funcin: 0, 2 Desplazamiento: 40h Bit Attr defecto Descripcin 07:00 RO 10h ID capacidad Proporciona la capacidad de ID PCI Express asignado por PCI-SIG. PXPNXTPTR Bus: 0 Dispositivo: 5 Funcin: 0,2 Desplazamiento: 41h Bit Attr defecto Descripcin 07:00 RO E0h Siguiente Ptr Este campo se establece en la capacidad de PM PCI. PXPCAP Bus: 0 Dispositivo: 5 Funcin: 0, 2,4 Desplazamiento: 42h Bit Attr defau lt Descripcin

15:01 4 RV 0h reservados 13:09 RO 00h interrupcin Nmero de mensaje N / A 8 Ranura 0b RO Implementado N / A 07:04 RO 1001b Device / Puerto Este campo identifica el tipo de dispositivo. Se establece en el DMA para indicar complejo de raz dispositivo de punto final integrado. 03:00 RO 2h Capacidad Version Este campo identifica la versin de la estructura de la capacidad de PCI Express. Se establece en 2 horas para Dispositivos PCI Express y DMA para el cumplimiento de los registros de base prolongados. HDRTYPECTRL Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 80h Bit Attr defecto Descripcin 31:3 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 270 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.3.2 MMCFG: MMCFG Rango de direcciones 3.5.3.3 TSEG: Rango de direcciones TSEG 02:00 RW 000b Set tipo de cabecera para una sola funcin (clear bit MFD) Cuando se establece, la funcin # 0 con el dispositivo indicado muestra un valor de 0 para el bit 7 del el registro de HDR, lo que indica un solo dispositivo la funcin. BIOS establece este bit, cuando slo funcin # 0 es visible en el dispositivo, ya sea por razones de SKU o BIOS tiene oculta todas las funciones, pero la funcin # 0 en el dispositivo a travs del registro DEVHIDE. Bit 0 es para Device # 1 Bit 1 es para el dispositivo # 2 Bit 3 es para dispositivos 3 Actualmente esto se define slo para los dispositivos 1, 2 y 3 debido a que en otros dispositivos es espera que por lo menos 2 funciones son visibles para OS o todo el dispositivo est oculto. MMCFG Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 84h Bit Attr defecto Descripcin 63:58 RW-LB 00h MMCFG Limit Direccin Indica la direccin de carrera que se alinea con un lmite de 64 MB. Cualquier acceso que decodifica a estar entre MMCFG.BASE <= Dir <= MMCFG.LIMIT dirige el MMCFG regin y es abortado por IIO. Ajuste de la MMCFG.BASE superior MMCFG.LIMIT, desactiva esta regin. 57:32 RV 0h reservados 31:26 RW-LB 3Fh MMCFG Direccin Base Indica la direccin de base que se ajusta a un lmite de 256 MB. 25:0 RV 0h reservados TSEG Bus: 0 Dispositivo: 5 Funcin: 0 Offset: A8h Bit Attr defecto Descripcin 63:52 RW-LB 000h TSEG Limit Direccin Indica la direccin de carrera que se alinea con un lmite de 1 MB. Cualquier acceso a las cadas en TSEG.BASE [31:20] <= Dir [31:20] <= TSEG.LIMIT [31:20] se considera para apuntar la regin Tseg y IIO aborta. Tenga en cuenta que los bits de direccin 19:00 se ignoran y no se comparan. El resultado es que BASE [19:00] es efectivamente 00000h y LIMIT es efectivamente FFFFFh.

Ajuste de la TSEG.BASE mayor que el lmite, desactive esta regin. Tenga en cuenta que el ajuste BASE [31:20] = LMITE [31:0] se abre una ventana de 1MB debido a bits de direccin [19:00] ser ignorado por esta comparacin. 51:32 RV 0h reservados 31:20 RW-LB FE0h TSEG Base Direccin Indica la direccin de base que se ajusta a un lmite de 1 MB. Los bits [31:20] corresponde a un [31:20] bits de direccin. 19:00 RV 0h reservados HDRTYPECTRL Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 80h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 271 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.3.4 GENPROTRANGE1_BASE: Generic Protegida Memoria Rango 1 Base Direccin 3.5.3.5 GENPROTRANGE1_LIMIT: Generic Protegida Memoria Rango 1 Lmite Direccin 3.5.3.6 GENPROTRANGE2_BASE: Generic Range memoria protegida 2 Base Direccin GENPROTRANGE1_BASE Bus: 0 Dispositivo: 5 Funcin: 0 Offset: B0h Bit Attr defecto Descripcin 63:51 RV 0h reservados 50:16 RW-LB 7FFFFFF FFh Direccin base [50:16] de la gama estndar de direcciones de memoria que necesita ser protegido de la entrada dma accede. El rango de memoria protegida puede estar en cualquier lugar en el espacio de memoria direccionable por el procesador. Las direcciones que caen en este rango, que Es decir, GenProtRange.Base [63:16] <= Direccin [63:16] <= GenProtRange.Limit [63:16], se completaron abortado por IIO. Ajuste del rango de direcciones de base Protegida mayor que la direccin de carrera desactiva la regin de memoria protegida. Tenga en cuenta que este rango es ortogonal a Intel VT-d spec definido rango de direcciones protegido. Desde este registro proporciona para una gama genrica, que puede ser utilizado para proteger cualquier sistema de la regin dram o regin MMIO de DMA accede. Sin embargo, el uso esperado para este rango es para abortar todo PCIe accede a la regin PCI-segmentos. 15:00 RV 0h reservados GENPROTRANGE1_LIMIT Bus: 0 Dispositivo: 5 Funcin: 0 Offset: B8h Bit Attr defecto Descripcin 63:51 RV 0h reservados 50:16 RW-LB 000000 000h Limite direccin [50:16] de la gama estndar de direcciones de memoria que necesita ser protegido de la entrada dma accede. El rango de memoria protegida puede estar en cualquier lugar en el espacio de memoria direccionable por el procesador. Las direcciones que caen en este rango, que Es decir, GenProtRange.Base [63:16] <= Direccin [63:16] <= GenProtRange.Limit [63:16], se completaron abortado por IIO.

Ajuste del rango de direcciones de base Protegida mayor que la direccin de carrera desactiva la regin de memoria protegida. Tenga en cuenta que este rango es ortogonal a Intel VT-d especificacin define la direccin protegida rango. Este registro se programa una vez en el arranque y no cambia despus de que, incluyendo los flujos de inmovilizacin. Desde este registro proporciona para una gama genrica, que puede ser utilizado para proteger cualquier regin dram sistema de accesos DMA. La uso esperado de este rango es abortar toda PCIe accede a los segmentos PCI regin. 15:00 RV 0h reservados GENPROTRANGE2_BASE Bus: 0 Dispositivo: 5 Funcin: 0 Offset: C0h Bit Attr defecto Descripcin 63:51 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 272 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.3.7 GENPROTRANGE2_LIMIT: Generic Protegida Memoria Rango 2 Lmite Direccin 3.5.3.8 TOLM: Principio de la memoria baja 50:16 RW-LB 7FFFFFF FFh Direccin base [50:16] de la gama estndar de direcciones de memoria que necesita ser protegido de la entrada dma accede. El rango de memoria protegida puede estar en cualquier lugar en el espacio de memoria direccionable por el procesador. Las direcciones que caen en este rango, que Es decir, GenProtRange.Base [63:16] <= Direccin [63:16] <= GenProtRange.Limit [63:16], se completaron abortado por IIO. Ajuste del rango de direcciones de base Protegida mayor que la direccin de carrera desactiva la regin de memoria protegida. Tenga en cuenta que este rango es ortogonal a Intel VT-d especificacin define la direccin protegida rango. Este registro se programa una vez en el arranque y no cambia despus de que, incluyendo los flujos de inmovilizacin. Se espera que esta regin para ser utilizado para proteger contra la PAM regin accesos entrante, pero tambin podra ser utilizado para otros fines, si es necesario. 15:00 RV 0h reservados GENPROTRANGE2_LIMIT Bus: 0 Dispositivo: 5 Funcin: 0 Offset: C8H Bit Attr defecto Descripcin 63:51 RV 0h reservados 50:16 RW-LB 000000 000h Limite direccin Describe la direccin de lmite de una regin MB de memoria DRAM 64 alineados en Intel QPI que es no coherente. Los bits de direccin [63:26] de una direccin entrante si satisface 'NcMem.Base [63:26] <= A [63:26] <= NcMem.Limit [63:26]' se considera hacia la regin de memoria Intel QPI no coherente. Esto significa que IIO no puede Utilice 'asignacin' comandos de escritura para los accesos a la regin, ms de IDI. Esto, a su efecto significa que el DCA / TH escribe nunca puede atacar esta regin electrnico. El intervalo indicado por la base de la memoria no coherente y lmite de registros hace no necesariamente entran en el bajo dram o regiones de memoria de alta dram como se describe

a travs de la base correspondiente y registros de carrera. Este registro se programa una vez al arrancar el sistema y no cambia despus de eso, incluidos los flujos de inmovilizacin. 25:0 RV 0h reservados MENCMEM_BASE Bus: 0 Dispositivo: 5 Funcin: 0 Offset: F0h Bit Attr defecto Descripcin 63:19 RW-LB 1FFFFFF FFFFFh Intel Management Engine (Intel ME) UMA Base Direccin Indica la direccin de base que se ajusta a un lmite de 1 MB. Los bits [63:19] corresponde a un [63:19] bits de direccin. 18:00 RV 0h reservados MENCMEM_LIMIT Bus: 0 Dispositivo: 5 Funcin: 0 Offset: F8h Bit Attr defecto Descripcin 63:19 RW-LB 000000 000000 h Intel ME UMA Limit Direccin Indica la direccin de carrera que se alinea con un lmite de 1 MB. Los bits [63:19] corresponde a un [63:19] Direccin bits.Any que se encuentre dentro MENCMEMBASE <= Dir <= rango MENCMEMLIMIT es considerado para dirigir el Rango UMA. Ajuste de la MCNCMEMBASE mayor que los inhabilita MCNCMEMLIMIT este rango. El rango indicado por este registro debe estar dentro de la baja o de alta dram dram regiones de memoria como se describe a travs de la base correspondiente y registros lmite. 18:00 RV 0h reservados CPUBUSNO Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 108h Bit Attr defecto Descripcin 31:17 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 275 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.3.15 LMMIOL: Local MMIO Baja Base 3.5.3.16 LMMIOH_BASE: Local High Base MMIO 16 RW-LB 0h vlido 1: IIO afirma PCI accede configuracin de anillo si: el autobs # coincide con el valor en los bits 07:00 de este registro y Dev. #> = 16 Oregn el autobs # no coincide ni el valor de los bits 07:00 o 15:08 de este registro 0: IIO no reclama PCI config accede desde el anillo 15:08 RW-LB 00h autobs nmero interno 1 del procesador Intel Xeon E5 Familia Uncore Es el bus interno # de descanso de Uncore. Todos los dispositivos son reclamados por UBox en nombre de este componente. Los dispositivos que no existen dentro de este componente en el bus nmero son master abortado por el UBox. 07:00 RW-LB 00h interna bus nmero 0 de Intel Xeon E5 Familia Uncore Es el bus interno de # IIO y PCH. Peticiones de configuracin que se dirigen Dispositivos 16-31 de este nmero de bus deben remitirse a la PCH del IIO. Dispositivos de 0-15 en este nmero de autobuses son reclamados por la UBox enviar al IIO interna

registros. UBox master dispositivos aborta 8-15 automticamente, ya que estos dispositivos hacen no existe. LMMIOL Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 10CH Bit Attr defecto Descripcin 31:24 RW-LB 00h Local MMIO Low Limit Direccin Corresponde a A [31:24] del lmite MMIOL. Una direccin de memoria de entrada que 'base de MMIOL locales [15:08] <= A [31:24] <= local MMIOL lmite [15:08]' satisface es tratado como una transaccin peer2peer local que no cruza la coherencia interfaz. Notas: Configuracin LMMIOL.BASE mayor que LMMIOL.LIMIT desactiva MMIOL locales peer2peer. Este registro se programa una vez al arrancar el sistema y no cambia despus de eso, incluidos los flujos de inmovilizacin. 23:16 RV 0h reservados 15:08 RW-LB 00h Local MMIO Low Base Direccin Corresponde a A [31:24] de direccin base MMIOL. Una direccin de memoria de entrada 'base de MMIOL locales [15:08] <= A [31:24] <= local MMIOL lmite [15:08]' que satisface es tratada como una transaccin peer2peer local que no se crucen con interfaz coherente. Notas: Configuracin LMMIOL.BASE mayor que LMMIOL.LIMIT desactiva MMIOL locales peer2peer. Este registro se programa una vez al arrancar el sistema y no cambia despus de eso, incluidos los flujos de inmovilizacin. 7:00 RV 0h reservados LMMIOH_BASE Bus: N Dispositivo: 5 Funcin: 0 Desplazamiento: 110h Bit Attr defecto Descripcin 63:51 RV 0h reservados CPUBUSNO Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 108h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 276 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.3.17 LMMIOH_LIMIT: Local High Base MMIO 3.5.3.18 GENPROTRANGE0_BASE: Rango de memoria protegida Genrico 0 Base Direccin 50:26 RW-LB 000000 0h Local MMIOH Base Direccin Corresponde a A [50:26] de la base MMIOH. Una direccin de memoria de entrada que satisface base local MMIOH [50:26] <= A [63:26] <= local MMIOH lmite [50:26] es tratado como una transaccin peer2peer local que no cruza la coherencia interfaz. Notas: Configuracin LMMIOH.BASE mayor que desactiva LMMIOH.LIMIT MMIOH locales peer2peer. Este registro se programa una vez al arrancar el sistema y no cambia despus de eso, incluidos los flujos de inmovilizacin.

25:0 RV 0h reservados LMMIOH_LIMIT Bus: N Dispositivo: 5 Funcin: 0 Desplazamiento: 118h Bit Attr defecto Descripcin 63:51 RV 0h reservados 50:26 RW-LB 000000 0h Local MMIOH Limit Direccin Corresponde a A [50:26] del lmite MMIOH. Una direccin de memoria de entrada que satisface base local MMIOH [50:26] <= A [63:26] <= local MMIOH lmite [50:26] es tratadas como locales a transacciones peer2peer que no cruzan la coherencia interfaz. Notas: Configuracin LMMIOH.BASE mayor que desactiva LMMIOH.LIMIT MMIOH locales peer2peer. Este registro se programa una vez al arrancar el sistema y no cambia despus de eso, incluidos los flujos de inmovilizacin. 25:0 RV 0h reservados GENPROTRANGE0_BASE Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 120 horas Bit Attr defecto Descripcin 63:51 RV 0h reservados 50:16 RW-LB 7FFFFFF FFh Direccin base [50:16] de la gama estndar de direcciones de memoria que necesita ser protegido de la entrada dma accede. El rango de memoria protegida puede estar en cualquier lugar en el espacio de memoria direccionable por el procesador. Las direcciones que caen en este rango que Es decir, GenProtRange.Base [63:16] <= Direccin [63:16] <= GenProtRange.Limit [63:16], se completaron abortado por IIO. Ajuste del rango de direcciones de base Protegida mayor que la direccin de carrera desactiva la regin de memoria protegida. Tenga en cuenta que este rango es ortogonal a Intel VT-d spec definido rango de direcciones protegido. Desde este registro proporciona para una gama genrica, que puede ser utilizado para proteger cualquier sistema de la regin dram o regin MMIO de DMA accede. Sin embargo, el uso esperado para este rango es para abortar todo PCIe accede a la regin PCI-segmentos. 15:00 RV 0h reservados LMMIOH_BASE Bus: N Dispositivo: 5 Funcin: 0 Desplazamiento: 110h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 277 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.3.19 GENPROTRANGE0_LIMIT: Generic Protegida memoria Range 0 Lmite Direccin 3.5.3.20 CIPCTRL: Coherente Control Protocol Interface RRB: Anillo Solicitud Buffer. GENPROTRANGE0_LIMIT Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 128H Bit Attr defecto Descripcin 63:51 RV 0h reservados

50:16 RW-LB 000000 000h Limite Direccin [50:16] de la gama estndar de direcciones de memoria que necesita ser protegido de la entrada dma accede. El rango de memoria protegida puede estar en cualquier lugar en el espacio de memoria direccionable por el procesador. Las direcciones que caen en este rango que Es decir, GenProtRange.Base [63:16] <= Direccin [63:16] <= GenProtRange.Limit [63:16], se completaron abortado por IIO. Ajuste del rango de direcciones de base Protegida mayor que la direccin de carrera desactiva la regin de memoria protegida. Tenga en cuenta que este rango es ortogonal a Intel VT-d especificacin define la direccin protegida rango. Este registro se programa una vez en el arranque y no cambia despus de que, incluyendo los flujos de inmovilizacin. Desde este registro proporciona para una gama genrica, que puede ser utilizado para proteger cualquier regin dram sistema de accesos DMA. La uso esperado de este rango es abortar toda PCIe accede a los segmentos PCI regin. 15:00 RV 0h reservados CIPCTRL Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 140h Bit Attr defecto Descripcin 31 RW 0b Flush Actualmente escrituras pendientes de dram de cach de escritura Siempre que este bit se escribe en 1 (sin tener en cuenta cul es el valor actual de este bit es), IRP bloque primero borra el bit 0 en CIPSTS registro y toma una instantnea de la actualidad pendientes de transacciones de escritura a dram en cach de escritura, esperar a que se completen totalmente (Es decir, cancelar la asignacin de la entrada del cach / RRB escritura correspondiente) y luego ponga el bit 0 en Registran CIPSTS. 30:29 RV 0h reservados 28 RW 0b Desactivar WriteUpdate Flow Cuando se establece, comando PCIWriteUpdate nunca se emiti el IDI y el escribe que dio origen a este flujo se considerara "normal" escribe y las reglas correspondientes a la "normal escribe en 'aplicar. 27:16 RV 0h reservados 15 1b RW Leer Combinar Habilitar 14:12 RW 0h Socket ID Este es el campo programada BIOS que indica el 'SocketID' de este particular, zcalo. 'SocketID' es el valor nico que cada uno toma en el sistema se vuelve a DCA / DIO determinacin de destino. Normalmente, este valor es el mismo que el APICID [07:05] de los ncleos en el zcalo, pero puede haber otros valores y, si topologa del sistema son para no permitir que la cartografa recta. IIO utiliza atado NodeID para compararla con el objetivo NodeID determinado por utilizando el valor SocketID destino como una bsqueda en el registro CIPDCASAD. Si hay es una coincidencia, una PCIDCAHint no se enva (ya que los datos que ya se encuentra en el misma LLC). Este registro no se utiliza para esta comparacin. No se utiliza por el hardware en absoluto. Configuracin del procesador de E / S integradas (IIO) Registra 278 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.3.21 CIPSTS: Coherente Interface Status Protocolo 11:09 RW 0h RRB Size (Tamao de cach de escritura) Especifica el nmero de entradas que se utilizan en cada mitad de la cach de escritura. El valor predeterminado es hacer uso de todas las entradas.

000: 64 cada lado (128 total) 001: 56 cada lado (112 total) 010: 48 cada lado (96 en total) 011: 40 por cada lado (80 en total) 100: 32 cada lado (64 en total) 101: 24 de cada lado (48 en total) 110: 16 de cada lado (32 en total) 111: 8 de cada lado (16 en total) Se utiliza para limitar el rendimiento para fines de ajuste. Este tamao incluye tanto ISCRONO y el trfico no ISCRONO. 08:06 RW 001b Nmero de RTIDs para VCp 000: 0 001: 1 010: 2 011: 3 100: 4 Otros: Reservados Limita el nmero de RTIDs utilizados para VCp ISCRONO. Un nmero igual de entradas son la RRB tambin reservado para VCp ISCRONO. BIOS valor de los programas en este registro sobre la base de SKU. 05:03 RW 000b Nmero de RTIDs para VC1 000: 0 001: 1 010: 2 011: 3 100: 4 Otros: Reservados Limita el nmero de RTIDs utilizados para VC1 ISCRONO. Un nmero igual de entradas son la RRB tambin reservado para VC1 ISCRONO. BIOS valor de los programas en este registro sobre la base de SKU. 2 RW 0b Extended Mode RTID Habilitar Cuando se establece este bit, las respuestas NDR que IIO devuelve el anillo de AK a Ubox o Cbox y respuestas DRS se enva de nuevo al anillo BL Ubox o Cbox (y no Intel QPI), IIO copia DNID [2] en el campo RHNID [2]. 1 RW 0b Desactivar escribir combinando Hace que todas las escrituras para enviar una solicitud WB tan pronto como se adquiere M-estado. 0: activa la escritura b2b Combinacin de escrituras del mismo puerto 1: Deshabilitar Escribir b2b Combinacin de escrituras del mismo puerto 0 RW modo PCIRdCurrent / DRd.UC 0b seleccionar El Inbound coherente Lee seleccin de RdCur o DRd se realiza sobre la base de este bit de configuracin. 0: PCIRdCurrent 1: DRd.UC CIPSTS Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 144h Bit Attr defecto Descripcin 31:3 RV 0h reservados CIPCTRL Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 140h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 279 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra

3.5.3.22 CIPDCASAD: Coherente Interface Protocolo DCA Fuente Direccin Decode 2 RO RRB 1b vaco no phold_arb Esto indica que no hay solicitudes pendientes en la RRB con la excepcin de ProcLock / Unlock * mensajes al rbitro de bloqueo. 0 - Pendientes peticiones RRB 1 - RRB vaca excepto por cualquier Proclock pendiente * / Unlock Esto es un poco vivo y por lo tanto puede cambiar de reloj por el reloj. Esto est previsto sobre todo como un depurar caracterstica visibilidad. 1 RO RRB 1b vaca Esto indica que no hay solicitudes pendientes en la RRB. 0 - Pendientes peticiones RRB 1 - RRB vaca Esto es un poco vivo y por lo tanto puede cambiar de reloj por el reloj. Esto est previsto sobre todo como un depurar caracterstica visibilidad. 0 RO 0b Lavar Actualmente escrituras pendientes de Write Cache Status Este bit se limpia cada vez que el bit 31 en CPICTRL se escribe en 1 por software y consigue fijado por h / w cuando la escrituras pendientes en la cach de escritura (en el poco tiempo de 31 a CIPCTRL se escribe en 1 por el software) completa, es decir, la entrada de cach / RRB Escribir se cancela para todos los que escribe. CIPDCASAD Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 148h Bit Attr defecto Descripcin 31:29 RW 000b DCA Lookup entrada de la tabla 7 Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertida Tag [02:00] es 7 28:26 RW 000b DCA bsqueda entrada de la tabla 6 Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertida Tag [02:00] es 6 25:23 RW 000b DCA Lookup entrada de la tabla 5 Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertida Tag [02:00] es 5 22:20 RW 000b DCA bsqueda en la tabla de entrada 4 Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertida Tag [02:00] es 4 19:17 RW 000b DCA Lookup entrada de la tabla 3 Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertida Etiqueta [02:00] es 3 16:14 RW 000b DCA Lookup Mesa de Entrada 2 Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertida Tag [02:00] es 2 13:11 RW 000b DCA bsqueda en la tabla de entrada 1 Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertida Tag [02:00] es 1 10:08 RW 000b DCA bsqueda en la tabla de entrada 0 Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertida Etiqueta [02:00] es 0 7:01 RV 0h reservados CIPSTS Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 144h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra

280 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.3.23 CIPINTRC: Coherente Protocolo de la interfaz de control de interrupcin 0 RW 0b Enable TPH / DCA Cuando se desactiva, PrefetchHint no ser enviado en el interfaz coherente. 0: Desactivar TPH / DCA Prefetch Sugerencias 1: Activar TPH / DCA Prefetch Sugerencias Notas: Este registro est bloqueado basado en configuracin DISDCA Esta tabla se programa BIOS y este bit se establece cuando la tabla es vlida CIPINTRC Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 14Ch Bit Attr defecto Descripcin 63:45 RV 0h reservados 44 RW 1b A20m Detect 43 RW 1b INTR Detect 42 RW 0b SMI Detect 41 RW 0b Detect INIT 40 RW 0b NMI Detect 39:38 RV 0h reservados 37 RW 0b FERR Invertir 36 RW 1b A20m Invertir 35 RW 0b INTR Invertir 34 RW 0b SMI Invertir 33 RW 0b Init Invertir 32 RW 0b NMI Invertir 31:26 RV 0h reservados 25 RW 0b Desactivar INTx Ruta de PCH 24 RW 0b Ruta NMI de MCA 23:21 RV 0h reservados 20 RW 0b A20m Mask 19 RV 0h reservados 18 RW 0b SMI / MSI Habilitar 17 RW 0b MSI Init Habilitar 16 RW 0b NMI MSI Enable 15:14 RV 0h reservados 13 RW-L 1b FERR Mask Notas: Bloqueado por RSPLCK 12 RW 1b Mscara A20m 11 RW 1b Mscara INTR 10 RW 1b SMI Mask 9 RW 1b Mscara Init CIPDCASAD Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 148h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 281 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.3.24 CIPINTRS: coherente interfaz de protocolo de estado de interrupcin Este registro debe ser encuestados por BIOS para determinar si las interrupciones del sistema pendientes internos

se drena fuera del IIO. 3.5.3.25 VTBAR: Base Address Register para Intel VT-d Registros 8 RW NMI 1b Mask 7 RW-L 0b IA32 o IPF Notas: Bloqueado por RSPLCK 6:02 RV 0h reservados 1 RW 0b modo lgico de interrupcin 0 RW-L Modo de muestreo Check Cluster 0b Notas: Bloqueado por RSPLCK CIPINTRC Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 14Ch Bit Attr defecto Descripcin CIPINTRS Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 154H Bit Attr defecto Descripcin 31 RW1CS 0b generados externamente VLWSignaled Se establece cuando hay delante IIO un VLW de PCH que tena el bit SMI afirmaron 30 RW1CS 0b generados externamente VLWSignaled Se establece cuando hay delante IIO un VLW de PCH que tena el bit NMI afirmaron 29:8 RV 0h reservados 7 RO-V 0b MCA RAS evento pendiente 6 RO-V 0b NMI RAS evento pendiente 5 RO-V 0b SMI RAS evento pendiente 4 RO-V 0b INTR evento pendiente 3 RO-V 0b A20m evento pendiente 2 RO-V 0b evento INIT Pendiente 1 RO-V 0b NMI evento pendiente 0 RO-V mensaje VLW 0b pendientes (Ya sea generado internamente o externamente) VTBAR Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 180h Bit Attr defecto Descripcin 31:13 RW-LB 00000h Intel VT-d direccin base Proporciona una direccin base 8K alineada para IIO registros en relacin con Intel VT-d. Todo accesos de entrada a esta regin son completaron abortado por el IIO. 12:01 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 282 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.3.26 VTGENCTRL: Intel VT-d General de Control 3.5.3.27 VTISOCHCTRL: Intel VT-d Isoch control relacionados 0 RW-LB 0b Intel VT-d Direccin Base Activa Tenga en cuenta que tiene acceso a los registros apuntados por VTBAR son accesibles a travs de JTAG minipuerto, independientemente del ajuste de este bit de habilitacin, es decir, incluso si este bit est claro, lectura / escritura para Intel VT-d registros se completan normalmente (escribe actualizacin registros y lee devolver el valor del registro) para los accesos de mini-puerto JTAG. Este bit es RW-LB (es decir, bloqueo se determina basndose en el poco 'de confianza') cuando VTGENCTRL [15] se establece, de lo contrario es RO. VTGENCTRL

Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 184h Bit Attr defecto Descripcin 15 RW-O 0b Lock Intel VT-d Cuando este bit es 0, la VTBAR [0] es RW-LB cosa es RO. 14:08 RV 0h reservados 07:04 RW-LB 0011b Isoch / No Isoch HPA_LIMIT Representa el procesador lmite abordar anfitrin 0000: 2 ^ 36 (es decir, los bits 35:0) 0001: 2 ^ 37 (es decir, los bits 36:0) ... 1010: 2 ^ 46 (es decir, los bits 45:0) Cuando Intel traduccin VT-d est activado en un motor de Intel VT-d (ISCRONO o nonisoch), todas las direcciones de host (en la pgina paseos) que van ms all de los lmites indicados en este registro se cancelar por IIO. Tenga en cuenta que de paso a travs y 'traducida' ATS accesos llevan la direccin del host directamente en el acceso y estn sujetos a esta compruebe tambin. 03:00 RW-LB 8h Isoch / No Isoch GPA_LIMIT Representa el lmite de direccionamiento virtual invitada para el motor VT-d no Isoch Intel. 0000: 2 ^ 40 (es decir, los bits 39:0) 0001: 2 ^ 41 (es decir, los bits 40:0) .. 0111: 2 ^ 47 1000: 2 ^ 48 Otros: Reservados Cuando Intel traduccin VT-d est activado, todos los clientes entrantes trata de PCI Express, asociado al motor VT-d no ISCRONO Intel, que van ms all del lmite especificado en este registro se cancelar por IIO y una respuesta UR devueltos. Este registro no se utiliza cuando la traduccin no est habilitado. Tenga en cuenta que 'traducido' y 'Pass-through' direcciones estn en el dominio 'host-direccionamiento "y no" guestaddressing' dominio y por lo tanto GPA_LIMIT la comprobacin de los accesos estn se aplica la comprobacin HPA_LIMIT anulada y en su lugar. VTISOCHCTRL Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 188 H Bit Attr defecto Descripcin 31:9 RV 0h reservados VTBAR Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 180h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 283 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.3.28 VTGENCTRL2: Intel VT-d General de Control 2 8 RW-LB 0b trfico Azalia utilizar el canal VCp 1: todo el trfico VCp utiliza las optimizaciones Azalia en Intel VT-d peticin pagewalk. 0: Azalia no comerciales VCp utiliza VC0 canal para Intel VT-d peticin pagewalk. Este bit debe establecerse siempre que el trfico Azalia est compartiendo con VCp no Azalia lugar que se ejecuta en VC1 para evitar y no Azalia Azalia a las dependencias que pueden surgir cuando el trfico Azalia tambin est en VCp. Cuando se borra este bit, VC0 puede bloquear el trfico no Azalia VCp. Si el trfico es Azalia que se ejecuta en VCp, el trfico VCp puede bloquear Azalia. Por lo tanto VC0 puede bloquear Azalia trfico.

Trfico Azalia siempre utilizar las optimizaciones, independientemente del valor de este bit. Este bit hace que es posible permitir a los no-Azalia VCP a utilizar tambin el Azalia optimizaciones. 07:05 RW-LB 0h L3 dedicado recursos para ISCRONO Nmero de entradas Isoch L3 reservadas a Azalia y no Azalia VCp. USB VCp usara estas entradas reservadas slo cuando el motor Isoch est habilitado y USB VCP est preparada para dar va interruptor de alta prioridad. 000: 16 entradas cuando el motor Isoch est habilitada. 001: 1 entrada 010: 2 entradas 011: 4 entradas 100: 8 entradas 101: 16 entradas Otros: Reservados 04:02 RW-LB 0h Nmero de entradas Isoch L1 de Azalia cuando Isoch motor Intel VT-d es habilitado 000: 16 entradas (cuando ISCRONO slo se activa) 001: 1 entrada 010: 2 entradas 011: 4 entradas 100: 8 entradas 101: 16 entradas Otros: Reservados 1 RV 0h Reservados 0 RW-LB 1b Steer Azalia que no Azalia Intel VT-d motor Cuando se establece, hace que el trfico Azalia utilizar el motor VT-d no Isoch Intel VTGENCTRL2 Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 18CH Bit Attr defecto Descripcin 31:12 RV 0h reservados 11 RW-L 0b LRU Conde de control Controles lo que incrementa el contador LRU que se utiliza para degradar los bits LRU en los IOTLB, L1/L2 y L3 cach. 1: Recuento de ciclos (igual que la tuberculosis) 0: Solicitudes Count VTISOCHCTRL Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 188 H Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 284 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.3.29 IOTLBPARTITION: Control Partitioning IOTLB 10:07 RW-LB 7h Timer LRU Controla la velocidad a la que los cubos LRU deben degradarse. Si estamos en el modo de "Request" (LRUCTRL = 0), entonces nos degradamos LRU despus de 16 * N peticiones donde N es el valor de este campo. Si estamos en el modo de "Ciclos" (CRUCTRL = 1), entonces nos degradamos LRU despus de 256 * N ciclos, donde N es el valor de este campo. El valor predeterminado de 0x7 (junto con LRUCTRL = 0) nos dar un comportamiento predeterminado de la disminucin de los cubos LRU cada 112 peticiones. 06:05 RW-LB 01b Prefetch control

Invalidacin en cola, leer la tabla de interrupcin, mesa contexto lee y tabla raz lee NUNCA tener capacidad de captacin previa / snarf / reutilizacin. Esta es una regla general. Ms all de eso Los bits de control Prefetch controlan comportamiento adicional como se muestra a continuacin. Este campo controles que lee VT-d son para ser considerados para captacin previa / snarf / reutilizacin en el QPI tampones. 00: Prefetch / snarf / reutilizacin est desactivado, es decir, IRP clster no reutiliza el VT-d leer datos 01: Prefetch / snarf / reutilizacin se habilita para todos hoja / no hoja pgina VT-d paseo lee. 10: RESERVADO 11: Prefetch / snarf / reutilizacin est habilitado en todas las hojas (no no hoja) pgina VT-d camina lee independientemente de la configuracin del bit CC.ALH 4 RV 0h Reservados 3 0b RW-LB No utilice U bit en la entrada de la hoja de la poltica de desalojo hoja en traducir DMA solicitudes (AT = 00b) 2 RW-LB 0b Marcar las entradas que no son hojas de solicitudes de traduccin con AT = 01 para la primera desalojo 1 0b RW-LB No marque entradas hoja con U = 0 en las solicitudes de traduccin con AT = 01 para expulsin temprana 0 RV 0h reservados IOTLBPARTITION Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 194h Bit Attr defecto Descripcin 31:29 RV 0h reservados 28:27 RW 00b seleccin de rango para DMI [20:22] 26:25 RW 00b seleccin de rango para IOU24 enlace X2 superior 24:23 RW 00b seleccin de rango para IOU23 enlace X2 superior 22:15 RV 0h reservados 14:13 RW 00b Seleccin del rango de Intel ME 12:11 RW 00b Seleccin de rango de CB 10:09 RW 00b seleccin de rango para INTR 8:01 RV 0h reservados 0 RW-LB 0b IOTLB Particin Activa 0: Desactivado 1: Habilitado VTGENCTRL2 Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 18CH Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 285 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.3.30 VTUNCERRSTS: Uncorrectable estado de error 3.5.3.31 VTUNCERRMSK: Intel VT Uncorrectable Mscara Error Enmascarar la presentacin de informes de error para IIO. Bit [31] siempre debe establecerse en 1. Le recomendamos que los otros bits se dejan como cero por lo que estos errores internos son reportados a cabo. Configuracin de los bits no impedirn cualquier error recoleccin DENTRO de ETV (en el fallo VTd Grabacin de registros). VTUNCERRSTS Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 1A8h Bit Attr defecto Descripcin 31 RW1CS 0b Intel VT-d spec errores definidos

Cuando se establece, este bit se establece cuando se ha detectado un VT-d error definido Intel spec (Y se registra en los registros de falla Intel VT-d) 30:9 RV 0h reservados 8 RW1CS 0b espaciales regin de memoria protegida estado violados 7 RW1CS solicitud ilegal 0b para 0xFEE Solicitud ilegal de 0xFEE, GPA / estado de error lmite HPA 6 RW1CS estado fallido 0b recibido en la interfaz coherente leer finalizacin estado 5 RW1CS 0b TLB1 de estado de error de paridad 4 RW1CS 0b TLB0 de estado de error de paridad 3 RW1CS 0b error de paridad de datos mientras se hace un estado de bsqueda L3 2 RW1CS 0b error de paridad de datos mientras se hace un estado de bsqueda L2 1 RW1CS 0b error de paridad de datos mientras se hace un estado de bsqueda L1 0 RW1CS 0b error de paridad de datos mientras se hace una cach contexto bsqueda por estado VTUNCERRMSK Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 1ACh Bit Attr defecto Descripcin 31 RWS Mscara 0b informes Intel VT-d errores definidos a base lgica IIO 30:9 RV 0h reservados 8 RWS 0b espacio regin de memoria protegida violan mscara 7 RWS solicitud ilegal 0b para 0xFEE mscara Solicitud ilegal de 0xFEE, GPA / HPA mscara de error de lmite 6 RWS estado fallido 0b recibido en la interfaz coherente leer finalizacin mscara 5 RWS 0b TLB1 mscara de error de paridad 4 RWS 0b TLB0 mscara de error de paridad 3 RWS 0b error de paridad de datos mientras se hace una mscara de bsqueda L3 2 RWS 0b error de paridad de datos mientras se hace una mscara de bsqueda L2 1 RWS 0b error de paridad de datos mientras se hace una mscara de bsqueda L1 0 RWS error de paridad de datos 0b mientras que hace una cach contexto de bsqueda de arriba mscara Configuracin del procesador de E / S integradas (IIO) Registra 286 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.3.32 VTUNCERRSEV: Intel VT Uncorrectable Error Gravedad 3.5.3.33 VTUNCERRPTR: Intel VT Uncorrectable Error Pointer VTUNCERRSEV Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 1B0h Bit Attr defecto Descripcin 31 RWS 0b VT-d spec gravedad del error definido Cuando se establece, este bit se intensifica reporte de VT-d errores se definen especificaciones, como errores fatales. Cuando claro, esos errores se escalan como errores fatales. Al activar este bit a 1 se puede permitir que un invitado VM para disparar un error FATAL irrecuperable en la plataforma. Se recomienda encarecidamente que la BIOS mantener este bit a 0, como tal comportamiento es generalmente indeseable. 30:9 RV 0h reservados 8 RWS 1b Protected espacio regin de memoria viol la gravedad 7 RWS 1b Solicitud Ilegal 0xFEE gravedad Solicitud ilegal de 0xFEE, GPA / HPA lmite de la gravedad del error 6 RWS estado fallido 0b recibido en la interfaz coherente leer finalizacin gravedad 5 RWS 1b TLB1 paridad de la gravedad del error

4 RWS 1b TLB0 paridad de la gravedad del error 3 RWS 1b error de paridad de datos mientras se hace una bsqueda de gravedad L3 2 RWS 1b error de paridad de datos mientras se hace una bsqueda de gravedad L2 1 RWS 1b error de paridad de datos mientras se hace una bsqueda de gravedad L1 0 RWS 1b error de paridad de datos mientras se hace una cach de bsqueda de contextos por gravedad VTUNCERRPTR Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 1B4h Bit Attr defecto Descripcin 7:05 RV 0h reservados 04:00 ROS-V 00h Intel VT Uncorrectable Primera Pointer Error Este campo apunta a que los errores no corregibles desenmascarado pas primero. Este campo slo es vlido cuando se desenmascara el error correspondiente y el estado bit est establecido y este campo es rearmado para cargar de nuevo cuando el bit de estado indica que por este puntero se borra por el software de 1 a 0. Valor de 0x0 corresponde al bit 0 en el registro VTUNCERRSTS, valor de 0x1 corresponde al bit 1, y as sucesivamente. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 287 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.3.34 IIOMISCCTRL: IIO MISC control IIOMISCCTRL Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 1C0h Bit Attr defecto Descripcin 63:42 RV 0h reservados 41 RW 0b Enable Poison Comportamiento Spec Mensaje En Intel Xeon E5 Familia, un paquete de veneno recibida se trata como un Error fatal si se trata de gravedad bit est establecido, pero entendido como un corregible si el bit de gravedad es borrado (y registrados tanto en el UNCERRSTS registro y el Asesor no fatal Bit de error en el registro CORERRSTS. En Intel Xeon E5 Familia, un poco POISFEN obliga al error veneno estar registrado como un error no fatal Asesor. Cuando se establece este bit, el veneno bit de gravedad puede forzar el comportamiento Fatal independientemente de POISFEN. Generalmente, sin embargo, MCA debe tener prioridad sobre los conductores AER, por lo que este defecto bit es 0. Tenga en cuenta que el Especificacin PCIe requiere este bit ser 0. Cuando este bit es clara: sev error PFEN 0 0 no fatal 0 1 corregible 1 0 fatales 1 1 corregible Cuando se establece este bit: sev error PFEN 0 0 no fatal 0 1 corregible 1 0 fatales 1 1 fatales 40 RV 0h Reservados 39 RW 0b Desactivar New APIC pedidos Cuando se establece este bit, el comportamiento vuelve al comportamiento original. 38 RWS-O 0b UNIPHY Enable Power Down 37 RW 0b Forwarding Poison Habilitar

Datos permite envenenadas reciben entrada (datos publicados ya sea de entrada o de terminaciones para lecturas de salida que han envenenado de datos) que se remitir a la destino (DRAM o memoria cach o PCIe Peer). 0: indicacin de veneno no se enva con los datos (Esto puede resultar en la corrupcin silenciosa si el reporte veneno AER est desactivada). 1: Indicacin de Poison se remite a los datos (Esto puede dar lugar a un conflicto con los informes veneno MCA si el reporte es veneno AER activado) 36:35 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 288 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 34:32 RWS 000b Mostrar el expreso Puerto identificador PCI de Intel QPI paquetes Un identificador de puerto que identifica el puerto PCI Express una transaccin proviene de ser colocado en el anillo de AD TNID [02:00] campo del paquete de peticin, cuando est activado. Este campo se utiliza normalmente para DCAHint y no se utiliza para la demanda normal de lectura. Dado que hay hasta 11 puertos especficos, entonces Puerto ID est codificado en 4 bits. Slo tres bits pueden ser seleccionados para ser enviados en TNID de la siguiente manera: 100: TNID [02:00] = portid [03:01] 011: TNID [02:00] = portid [3:2, 0] 010: TNID [02:00] = portid [3, 01:00] 001: TNID [02:00] = portid [02:00] 000: IIO no enviar informacin de identificacin de puerto en el TNID [02:00] campo Los PortIDs se asignan de la siguiente manera: 0: Dispositivo Funcin 0 0 DMI / PCIe del puerto 0 (IOU2) 1: El dispositivo 1 Funcin 0 Puerto 1 bis (x4 o x8) (IOU2) 2: El dispositivo 1 Funcin 1 Puerto 1b (x4) (IOU2) 3: Dispositivo Funcin 2 0 Puerto 2 bis (x4, x8, o x16) (IOU0) 4: El dispositivo 2 Funcin 1 Puerto 2b (x4) (IOU0) 5: El dispositivo 2 Funcin 2 Puerto 2c (x4 o x8) (IOU0) 6: Dispositivo 2 Funcin 3 Puerto 2d (x4) (IOU0) 7: El dispositivo 3 Funcin 0 Puerto 3a (x4, x8, o x16) o puerto NTB (x4 o x8) (IOU1) 8: Dispositivo 3 Funcin 1 Puerto 3b (x4) (IOU1) 9: El dispositivo 3 Funcin 2 Puerto 3c (x4 o x8) (IOU1) 10: mecanismo 3 Funcin 3 Puerto 3d (x4) (IOU1) 11: CB 12: VT Notas: El TNID [02:00] valor se copia en el torid [04:00] por CBo, si el paquete es se enviar al puerto de Intel QPI. 31 RV 0h Reservados 30 1b RW Tratar ltima escritura en el descriptor especialmente Tratar Intel QuickData Tecnologa escribe con NS = SL = 1 & NS est activado en Intel QuickData Tecnologa y 'ltima escritura en el descriptor', como-si NS = 1 y RO = 0 escriben 29 RW 0b Deshabilitar la memoria P2P locales escribe Cuando se establece, la memoria P2P locales escribe son abortados por el IIO 28 RW 0b Desactivar Lee P2P locales Cuando se establece, la memoria local de P2P dice son abortados por el IIO y una respuesta UR regresaron 27 RW 0b Deshabilitar la memoria P2P remoto escribe Cuando se establece, la memoria remota escribe P2P son abortados por el IIO 26 RW 0b Desactivar Lee P2P remoto

Cuando se establece, la memoria remota P2P dice son abortados por el IIO y una respuesta UR devuelto 25 RWS 1b Utilice Flujos Asignacin de Intel QuickData Tecnologa Cuando se establece, el uso de caja Asignacin por falta de DCA escribe desde Intel QuickData Tecnologa. Este bit no afecta a las solicitudes DCA DCA cuando las solicitudes estn habilitados (21 bits de este registro). A peticin DCA es identificado como que coincida con el DCA solicitante Identificacin y que tiene una etiqueta de no-cero. Todas las solicitudes DCA siempre estn asignando, a menos que son discapacitados, o que todos los flujos de la asignacin se desactivan (bit 24). Si todo flujos de asignacin estn desactivados, entonces tambin se desactivan las solicitudes DCA. BIOS es dejar este bit en caso de incumplimiento de 1b para todos, pero el puerto DMI. Ver la transaccin captulo de flujo para que no snoop se puede activar desde Intel QuickData Tecnologa y su relacin con el ajuste de este bit. IIOMISCCTRL Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 1C0h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 289 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 24 RW 0b Desactivar todos los flujos de la asignacin Cuando se establece este bit, IIO, sin ms emitir ningn nuevo comando de entrada IDI que se puede asignar en LLC. En su lugar, todas las escrituras se utilice uno de los no-asignacin comandos - PCIWiL / PCIWiLF / PCINSWr / PCINSWrF.This se proporciona principalmente para PSMI donde necesitamos un modo de no asignar a la LLC. Software debe establecer esta bit slo cuando hay solicitudes se emiten activamente en IDI. As que, o un bloqueo / flujo de inmovilizacin debe ser empleado antes de este bit se activa / borra o se debe establecer antes de DMA est habilitado en el sistema. 23 RV 0h Reservados 22 RW 0b Desactivar RO en escrituras de Intel QuickData Tecnologa 21 RW 0b Desactivar DCA de Intel QuickData Tecnologa Cuando se establece, el DCA se desactiva desde el motor Tecnologa QuickData Intel y la escritura son tratados como escribe normales no DCA 20 RW 0b Interruptor Arbitraje Peso para Intel QuickData Tecnologa Cuando se establece, la tecnologa Intel QuickData peso arbitraje se trata equivale a una puerto PCIe x16. Cuando clara, que es equivalente a un puerto PCie x8. 19 RW 0b RVGAEN VGA Habilitar remoto Permite VGA accede a ser enviado al nodo remoto. Si se establece, accede a la regin VGA (A_0000 a B_FFFF) se remitir a la CBo donde se va a determinar el ID del nodo en el que reside la regin VGA. A continuacin, se remitir al nodo remoto determinado. Si claro, entonces accesos VGA se enviarn al puerto local PCIe que se est Establece VGAEN. Si no tiene su conjunto de VGAEN, la solicitud ser enviada a el puerto local DMI, si se trabaja en modo DMI. Si no est operando en el modo de DMI, a continuacin, se cancelar la solicitud. 18 RW 1b Desactivar RO entrante para VC0/VCp escribe Cuando se activa este modo va a tratar todo el trfico de entrada de escritura como RO = 0 para VC0. Este afecta a todos los puertos PCI Express y el port.0 DMI - Orden de transacciones de entrada est basado en bits OR para VC0 1 - bit RO se tratar como '0 'para todos el trfico entrante VC0 Tenga en cuenta que esta bastante bien los impactos slo el trfico de escritura NS porque para snooped trfico RO bit es ignorado por h / w. Cuando se establece este bit, la escritura NS (si est activado) BW va a ser en general malo.

Tenga en cuenta que este bit no afecta VC1 y VCM escribe 17:16 RW 01b VC1 Escribir Orden Mode se utiliza para controlar el trfico VC1 escritura de DMI (Azalia). 00: Reservado 01: Serialice escribe en Intel QPI la emisin de uno a la vez 10: Tubera escribe en Intel QPI salvo escribe con valor de etiqueta de 0x21 que son emitida slo despus escribe antes todos han completado y alcanzado observabilidad mundial 11: Tubera escribe en Intel QPI basado en bits RO, es decir, si RO = 1, la tubera de una escritura en Intel QPI sin esperar antes de escribir haber llegado observabilidad global. Si RO = 0, entonces tiene que esperar hasta antes escribe todos han llegado observabilidad global. 15 RW 0b DMI VC1 Intel VT-d traiga pedido Este modo es permitir VC1 Intel VT-d conflictos con excelente VC0 Intel VT-d lee el IDI se pipeline. Esto puede ocurrir cuando se comparten Intel VT-d tablas entre Azalia (VC1) y otros dispositivos. Para garantizar la calidad de servicio de la Intel VT-d lee VC1 necesidad de emitir en paralelo con accesos no ISOC al mismo cacheline. 0 serializar todos los conflictos de direcciones IDI a DRAM 1: Tubera Intel VT-d lee desde VC1 con conflicto de direccin de IDI Notas: Un mximo de 1 VC1 Intel VT-d de lectura y 1 no VC1 Intel VT-d leer a la misma direccin puede ser excepcional en IDI. 14 RW 0b Pipeline no pueda interceptar escribe en la interfaz coherente Cuando se establece, permite entrada no snooped escribe a la tubera en la interfaz coherente - La emisin de las escrituras ante escribe anterior se complet en el dominio coherente. IIOMISCCTRL Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 1C0h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 290 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 13 RW 0b VC1 Lee VC1 Bypass escribe 0: VC1 Lee VC1 empuje escribe 1: VC1 Reads se les permite eludir VC1 escribe 12 RW 0b bloqueo del modo de descongelacin Modo controla cmo las colas de entrada de los agentes del sur (PCIe, DMI) descongelacin cuando que son objeto de una lectura de bloqueo. Ver xref para ms detalles sobre cundo se debe usar este y sobre las restricciones en su uso. 0: Descongelar slo las solicitudes publicadas 1: Thaw publicado y pide no publicado. Tenga en cuenta que si el objetivo de bloqueo es tambin un puerto problemtica "A", entonces este se convierte sentido porque ambas publicadas y solicitudes no publicadas se descongelan. 11 RV 0h Reservados 10 RW 0b puerto Legacy Sockets donde el NodeID = 0 se identifican generalmente por tener el legado DMI puerto. Sin embargo, todava hay una posibilidad de que otro conector tambin tiene un NodeID = 0. La sistema est configurado por el software de transacciones heredados ruta a la correcta zcalo. Sin embargo, los mensajes entrantes recibidos heredados en un puerto PCIe de un zcalo con NodeID = 0, que no es el puerto herencia verdadera necesidad de ser enviado a una remota socket que es el puerto herencia verdadera. Para una NodeID local es cero, este bit se utiliza para determinar si los mensajes entrantes debe ser enviado a un puerto DMI en una toma de distancia con NodeID = 0, o si el mensajes deben ser enviados al puerto local DMI, ya que el NodeID local tambin es 0. Si

el NodeID local no es cero, entonces se ignora este bit. 0: indica que esta toma tiene el verdadero puerto legado DMI, enve transacciones heredados puerto local DMI 1: indica que se trata de un socket no heredadas, enve transacciones heredados a la coherente Interfaz Notas: Este bit no afecta de enrutamiento para las transacciones no mensajes. Slo afecta mensajes entrantes que necesitan ser enviados al puerto legado verdadera. Este bit no se utiliza para cualquier direccin saliente decodificar / fines de enrutamiento. El trfico saliente que se decodifica sustractivamente siempre se remitir a lo local Puerto DMI, si existe, o ser abortado. El valor predeterminado de este campo se basa en la NodeID y FWAGENT_DMIMODE correas. Software slo puede cambiar este bit despus de un reinicio durante la fase de arranque inicial, sino que debe garantiza que no hay trfico que fluye a travs del sistema, a excepcin de que la escritura cambia este bit. 9 RW 1b trfico Azalia utilizar el canal VCp Este bit indica si Isoch trfico Azalia de PCH utilizar el canal VCp o el canal VC1. Se utiliza para el flujo de trfico ISCRONO optimizado. 0: Isoch trfico Azalia optimizado para VC1 - slo el trfico VC1 usar la baja latencia caminos 1: Isoch trfico Azalia optimizado para VCP - VC1 y VCp usar la baja latencia caminos 8 RW campo TOCM 0b es vlida Permite el campo TOCM. 07:03 RW 1110b TOCM Indica la parte superior del ncleo lmite direccionamiento fsico. 00.000-00.100: Reservado 00101: 2 ^ 37 00110: 2 ^ 38 ... 1110: 2 ^ 46 01111 -11111: Reservado iio lo utiliza para abortar todas las transacciones de entrada que cruzan este lmite. 2 RW 0 EN1K Este bit cuando se establece, permite granularidad 1K para E / S de decodificacin espacio en cada uno de los puentes P2P virtuales correspondientes a los puertos de la raz, y los puertos de DMI. IIOMISCCTRL Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 1C0h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 291 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.3.35 Intel TXT DMA Range Protected Descripcin general: Este registro contiene la direccin y el tamao de la DMA protegida regin de memoria para Trusted Execution Technology de Intel para servidores de uso de MP. 1 RWS-O 0 UNIPHY Desactivar Toda la casa UNIPHY en L2 (para cuando no se utilizan los puertos, como en algunos multi-socket configuraciones). 0 RW-LB 0 Reservado Nunca se debe establecer este bit.

IIOMISCCTRL Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 1C0h Bit Attr defecto Descripcin LTDPR Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 290h Bit Attr defecto Descripcin 31:20 RO-V 000h Top of the Range DPR Mejor direccin + 1 del DPR. Esta es RO, y se copia por HW desde TSEGBASE [31:20]. 19:12 RV 0h reservados 11:04 RW-L 00h DMA Protegido Gama del tamao Este es el tamao de la memoria, en MB, que ser protegido de accesos DMA. La valor de 0x00 en este campo significa que no hay ms memoria est protegida. La cantidad mxima de memoria que ser protegido es de 255 MB. La cantidad de memoria que se informa en este campo estar protegido de todos DMA Accesos. La parte superior del rango protegido suele ser la base del TSEG -1. BIOS es espera que el programa que, en los bits 31:20 de este registro. Notas: Si TSEG no est activada, la parte superior de este rango se convierte en la base de Intel ME espacio robado, lo que habra sido la ubicacin de TSEG, suponiendo que tena ha habilitado. La gama DPR trabaja independientemente de cualquier otra variedad - Protected Genrico rangos, rango TSEG, Intel VT-d tablas, Intel rangos de proteccin VT-d, MMCFG rango de proteccin y se hace publicar cualquier Intel VT-d traduccin o cheques Intel TXT. Ciclos tanto entrantes se comprueban con este rango despus de la Intel VT-d traduccin y falla si golpean este rango protegido, incluso si pasaban la Intel traduccin VT-d. Todos los controles de memoria se OR'ed con respecto a no poder ir a memoria. As que si alguno de gama genrica de proteccin, DPR, Intel VT-d, gama TSEG no permite el ciclo, entonces no se permite el ciclo para ir a la memoria. O en otras Es decir, todas las comprobaciones anteriores deben pasar antes de permitir un ciclo de DRAM. Motores DMA reasignacin se les permite acceder a la regin DPR sin fallas. Lo siempre es legal para cualquier motor DMA reasignacin de leer o escribir en la regin DPR, as DMA reasignar accesos no deben cotejarse con el rango de DPR. 3 RV 0h Reservados 2 RW-L Bit Comando 0B Escribir un '1 'en este bit permitir la proteccin. Escribir un '0 'en este bit se desactivar la proteccin. 1 RO 0h Proteccin Regin Estado IIO activa este bit cuando la proteccin se ha activado en el hardware y para todos efectos prcticos esto debe ser inmediata. Cuando la proteccin est desactivada, este bit est claro 0 RW-O 0h Lock Bits 19:00 estn bloqueados en este registro cuando se establece este bit. Se puede ajustar mientras se otros bits se escriben en la misma transaccin de escritura? Configuracin del procesador de E / S integradas (IIO) Registra 292 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.3.36 IRP_MISC_DFX0: Coherent Interface Varios DFx 0 IRP_MISC_DFX0 Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 800h

Bit Attr defecto Descripcin 31 RW-L 0b Desactivar Prefetch Camino Bypass Ack Una trayectoria de derivacin para el pf_ack reduce la latencia por 3 ciclos. Este bit desactiva la bypass. Nota: Bloqueado por DBGBUSLCK 30 RW-L 0b Paridad Habilitar comprobacin de errores Permite Error comprobacin de la paridad en el IRP en los datos recibidos desde el interruptor IIO Nota: Bloqueado por DBGBUSLCK 29 RW-L 0b Fuerza No-Snoop en VC1 y VCM esta fuerza no snp en vc1 transacciones vcm. este necesita ser utilizado en conjuncin con la va rpida para desactivar vc1 transacciones vcm. de lo contrario recibir un interruptor prh_done adicional Nota: Bloqueado por DBGBUSLCK 28 RW-L 1b Prefetch volcado con conflictos esta es una optimizacin del rendimiento. si hay un pf WR que es seguida por una transaccin en conflicto, esto slo enva un pf_ack falsa sin enviarlo a CBO Nota: Bloqueado por DBGBUSLCK 27 RW-L 1b Uso ltimas Read Prefetch Esta es una optimizacin del rendimiento. si un pf 1 , 2 pf, rd f 1, f 2 se enva, a continuacin, los datos de RD pf 2 se utiliza para la 1 f. esto est permitido ya que los datos que se envan es una versin an ms tarde de lo permitido. Nota: Bloqueado por DBGBUSLCK 26 RW-L 0b Disregard SNUM mientras que la fusin Combina no de espaldas escribe. puede provocar un bloqueo. necesidades que se utilizarn con transacciones ras del botn del tiempo de espera Nota: Bloqueado por DBGBUSLCK 25 RW-L 0b Disregard Publicado pedidos Escribe se envan en un orden aleatorio. puede provocar un bloqueo. necesidades que se utilizarn con envejecimiento temporizador rollover Nota: Bloqueado por DBGBUSLCK 24 RW-L 1b Disregard Intel VT-d reutilizacin indirecta No tiene en cuenta la sugerencia de reutilizacin de Intel VT-d. da lugar a una traen a CBO cada vez Nota: Bloqueado por DBGBUSLCK 23:22 RW-L 00b Envejecimiento Timer Rollover 0: desactivado 1: 32 nos 2: 128 nosotros 3: 512 nosotros Hay un error de aprox 100%. nmeros tal vez se movan un poco para facilitar la validacin Notas: Bloqueado por DBGBUSLCK 21:15 RW-L 03h Umbral para eliminar lneas reutilizables El nmero de lneas libres de la izquierda antes de que algunos de los mayores lneas Intel VT-d reutilizacin son enrojecida Notas: Bloqueado por DBGBUSLCK 14 RW-L 0b Repetir Dumped Prefetch Se trata de una optimizacin del rendimiento de forma rpida reeditar una captura previa cuando la propiedad se pierde debido a un cosquilleo. En concreto, si la propiedad se pierde debido a un cosquilleo, se reedit independiente del interruptor de volver sin captacin de interruptor

Nota: Bloqueado por DBGBUSLCK Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 293 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.3.37 IRP_MISC_DFX1: Coherent Interface Varios DFx 1 13:09 RW-L 09h mnimos gratis entradas de cola de Conflictos el nmero de entradas libres de conflicto en el que las transacciones no son ISOC estrangulado. hay un total de 32 entradas, para empezar Nota: Bloqueado por DBGBUSLCK 8 RW-L 1b Check IO Formato Config hace algunas comprobaciones formato (alineacin de direcciones) para io y transacciones cfg Nota: Bloqueado por DBGBUSLCK 7 RW-L 1b Check Intel TXT Lee formatos hace la verificacin de un formato para las transacciones Intel TXT Nota: Bloqueado por DBGBUSLCK 6 RW-L 1b Uso Isoch desbordamiento de la cola utilizar una cola diferente entre el interruptor y el IRP para la transaccin ISOC Nota: Bloqueado por DBGBUSLCK 5 RW-L 1b Habilitar spl Isoch Intel VT solicitudes emitir una transaccin isoc Intel VT independientemente de que otra trans a la misma direccin est pendiente o no Nota: Bloqueado por DBGBUSLCK 04:01 RW-L 4 h mnimo libre Isoch HQ entrada Nota: Bloqueado por DBGBUSLCK 0 RV 0h reservados IRP_MISC_DFX1 Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 804h Bit Attr defecto Descripcin 31:14 RV 0h reservados 13 RW-L 0b Uso BGF crdito para BGF vaca 12 0h RV reservados 11:10 RW-L 00b Config Retry Timeout 0: 32 nos 1: 256 ms 2: 4 seg 3: 64 segundos tiene un error de tiempo de espera de 100% Nota: Bloqueado por DBGBUSLCK 09:08 RW-L 00b Debug Campo Seleccione Nota: Bloqueado por DBGBUSLCK 07:02 RW-L 0h nmero de entrada Seleccione Debug Nota: Bloqueado por DBGBUSLCK 1 RW-L Seal Auto Debug 1b Habilitar pone a la entrada de cach relacionados con la informacin en una base de round robin Nota: Bloqueado por DBGBUSLCK 0 RW-L Seal Enable Debug 0b posibilita la lectura de direccin de CAM en ciclos reservados Nota: Bloqueado por DBGBUSLCK IRP_MISC_DFX0 Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 800h Bit Attr defecto Descripcin

Configuracin del procesador de E / S integradas (IIO) Registra 294 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.3.38 IRP0DELS: Coherente Interface 0 Debug Evento carril Select 3.5.3.39 IRP1DELS: Coherente Interface 1 Debug Evento carril Select IRP0DELS Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 808h Bit Attr defecto Descripcin 63:36 RV 0h reservados 35:32 RW-L 0h depuracin de evento carril Select 8 Nota: Bloqueado por DBGBUSLCK 31:28 RW-L 0h depuracin de evento carril Select 7 Nota: Bloqueado por DBGBUSLCK 27:24 RW-L 0h Evento Debug Set carril Select 6 Nota: Bloqueado por DBGBUSLCK 23:20 RW-L 0h depuracin de evento carril Select 5 Nota: Bloqueado por DBGBUSLCK 19:16 RW-L 0h depuracin de evento carril Select 4 Nota: Bloqueado por DBGBUSLCK 15:12 RW-L 0h depuracin de evento carril Select 3 Nota: Bloqueado por DBGBUSLCK 11:08 RW-L 0h depuracin de evento carril Select 2 Nota: Bloqueado por DBGBUSLCK 07:04 RW-L 0h Evento Debug Set carril Select 1 Nota: Bloqueado por DBGBUSLCK 03:00 RW-L 0h depuracin de evento carril Select 0 Nota: Bloqueado por DBGBUSLCK IRP1DELS Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 810H Bit Attr defecto Descripcin 63:36 RV 0h reservados 35:32 RW-L 0h depuracin de evento carril Select 8 Nota: Bloqueado por DBGBUSLCK 31:28 RW-L 0h depuracin de evento carril Select 7 Nota: Bloqueado por DBGBUSLCK 27:24 RW-L 0h Evento Debug Set carril Select 6 Nota: Bloqueado por DBGBUSLCK 23:20 RW-L 0h depuracin de evento carril Select 5 Nota: Bloqueado por DBGBUSLCK 19:16 RW-L 0h depuracin de evento carril Select 4 Nota: Bloqueado por DBGBUSLCK 15:12 RW-L 0h depuracin de evento carril Select 3 Nota: Bloqueado por DBGBUSLCK 11:08 RW-L 0h depuracin de evento carril Select 2 Nota: Bloqueado por DBGBUSLCK 07:04 RW-L 0h Evento Debug Set carril Select 1 Nota: Bloqueado por DBGBUSLCK 03:00 RW-L 0h depuracin de evento carril Select 0 Nota: Bloqueado por DBGBUSLCK Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 295 Ficha tcnica Volumen 2

Configuracin del procesador de E / S integradas (IIO) Registra 3.5.3.40 IRP0DBGRING [0:1]: Coherent Interface 0 Debug anillo 0 3.5.3.41 IRP1DBGRING [0:1]: Coherent Interface 1 Debug anillo 0 3.5.3.42 IRP0DBGRING1: Coherent Interface 0 Debug Ring 1 3.5.3.43 IRP1DBGRING1: Coherent Interface 1 Debug Ring 1 3.5.3.44 IRP0RNG: Coherente Interface 0 Cluster Debug Ring Control IRP0DBGRING [0:1] Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 818h Bit Attr defecto Descripcin 63:0 RO 000000 000000 0000h Depurar la seal de timbre IRP1DBGRING [0:1] Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 820H Bit Attr defecto Descripcin 63:0 RO 000000 000000 0000h Depurar la seal de timbre IRP0DBGRING1 Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 828h Bit Attr defecto Descripcin 07:00 RO 00h Debug Anillo de seal [71:64] IRP1DBGRING1 Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 829h Bit Attr defecto Descripcin 07:00 RO 00h Debug Anillo de seal [71:64] IRP0RNG Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 830h Bit Attr defecto Descripcin 31 RWS-L 0b Seleccionar desencadenador Selecciona las seales de salida de disparo de racimo (ClusterTrigOut [01:00]) de este grupo y los coloca sobre los dos bits menos significativos de la pista seleccionados por carril principal (Bits [30:27]). Nota: Bloqueado por DBGBUSLCK 30:27 RWS-L 0000b Seleccin carril principal para la colocacin de un disparador Selecciona el carril de este grupo utilizar para colocar el gatillo designado permitido a poco [31]. Al grupo de disparo fuera est habilitada a poco [31] y el carril seleccionado con bits [30:27] mostrar el CTO dispara en sus dos bits LSB. Slo si este cluster apoyar salidas CTO. Nota: Bloqueado por DBGBUSLCK Configuracin del procesador de E / S integradas (IIO) Registra 296 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 26:24 RWS-L 000b Debug anillo fuente carril 8 seleccionar Seleccione la fuente de datos para ser conducido a la siguiente agrupacin en el carril 8. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus 8 en anillo de depuracin

111: Select debug carril bus 3 en el anillo de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK 23:21 RWS-L 000b Debug anillo fuente carril 7 selecciona Seleccione la fuente de datos para ser conducido a la siguiente agrupacin de calle 7. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus 7 en el anillo de depuracin 111: Select debug carril bus en anillo 2 de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK 20:18 RWS-L 000b Debug anillo fuente carril 6 seleccione Seleccione la fuente de datos para ser conducido a la siguiente agrupacin en el carril 6. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus 6 en el anillo de depuracin 111: Select debug carril bus en anillo 1 de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK 17:15 RWS-L 000b Debug anillo fuente carril 5 seleccione Seleccione la fuente de datos para ser conducido a la siguiente agrupacin en el carril 5. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus 5 en el anillo de depuracin 111: Select debug carril bus 0 en el anillo de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK 14:12 RWS-L fuente anillo Debug 000b carril 4 selecciona Seleccione la fuente de datos para ser conducido a la siguiente agrupacin en el carril 4. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus 4 en el anillo de depuracin 111: Select debug carril bus 8 en anillo de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK 11:09 RWS-L 000b Debug anillo fuente carril 3 selecciona Seleccione la fuente de datos para ser conducido a la siguiente clster en la calle 3. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus 3 en el anillo de depuracin 111: Select debug carril bus 7 en el anillo de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK IRP0RNG Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 830h Bit Attr defecto Descripcin

Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 297 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.3.45 IRP1RNG: Coherent Interface 1 Cluster Debug Ring Control 08:06 RWS-L 011b Debug anillo fuente carril 2 selecciona Seleccione la fuente de datos para ser conducido a la siguiente agrupacin en el carril 2. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus en anillo 2 de depuracin 111: Select debug carril bus 6 en el anillo de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK 05:03 RWS-L 000b Debug anillo fuente carril 1 selecciona Seleccione la fuente de datos para ser conducido a la siguiente agrupacin en el carril 1. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus en anillo 1 de depuracin 111: Select debug carril bus 5 en el anillo de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK 02:00 RWS-L 000b Debug anillo fuente carril 0 Seleccione la fuente de datos para ser conducido a la siguiente agrupacin en el carril de 0. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus 0 en el anillo de depuracin 111: Select debug carril bus 4 en el anillo de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK IRP1RNG Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 834H Bit Attr defecto Descripcin 31 RWS-L 0b Seleccionar desencadenador Selecciona las seales de salida de disparo de racimo (ClusterTrigOut [01:00]) de este grupo y los coloca sobre los dos bits menos significativos de la pista seleccionados por carril principal (Bits [30:27]). Nota: Bloqueado por DBGBUSLCK 30:27 RWS-L 0000b Seleccin carril principal para la colocacin de un disparador Selecciona el carril de este grupo utilizar para colocar el gatillo designado permitido a poco [31]. Al grupo de disparo fuera est habilitada a poco [31] y el carril seleccionado con bits [30:27] mostrar el CTO dispara en sus dos bits LSB. Slo si este cluster apoyar salidas CTO. Nota: Bloqueado por DBGBUSLCK 26:24 RWS-L 000b Debug anillo fuente carril 8 seleccionar Seleccione la fuente de datos para ser conducido a la siguiente agrupacin en el carril 8. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus 8 en anillo de depuracin

111: Select debug carril bus 3 en el anillo de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK IRP0RNG Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 830h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 298 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 23:21 RWS-L 000b Debug anillo fuente carril 7 selecciona Seleccione la fuente de datos para ser conducido a la siguiente agrupacin de calle 7. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus 7 en el anillo de depuracin 111: Select debug carril bus en anillo 2 de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK 20:18 RWS-L 000b Debug anillo fuente carril 6 seleccione Seleccione la fuente de datos para ser conducido a la siguiente agrupacin en el carril 6. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus 6 en el anillo de depuracin 111: Select debug carril bus en anillo 1 de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK 17:15 RWS-L 000b Debug anillo fuente carril 5 seleccione Seleccione la fuente de datos para ser conducido a la siguiente agrupacin en el carril 5. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus 5 en el anillo de depuracin 111: Select debug carril bus 0 en el anillo de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK 14:12 RWS-L fuente anillo Debug 000b carril 4 selecciona Seleccione la fuente de datos para ser conducido a la siguiente agrupacin en el carril 4. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus 4 en el anillo de depuracin 111: Select debug carril bus 8 en anillo de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK 11:09 RWS-L 000b Debug anillo fuente carril 3 selecciona Seleccione la fuente de datos para ser conducido a la siguiente clster en la calle 3. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus 3 en el anillo de depuracin

111: Select debug carril bus 7 en el anillo de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK 08:06 RWS-L 011b Debug anillo fuente carril 2 selecciona Seleccione la fuente de datos para ser conducido a la siguiente agrupacin en el carril 2. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus en anillo 2 de depuracin 111: Select debug carril bus 6 en el anillo de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK IRP1RNG Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 834H Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 299 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.3.46 IRPEGCREDITS: R2PCIe Egress Crditos Crditos utilizados por IRP durante la transmisin de mensajes a varios destinos en diferentes anillos. microcdigo / BIOS debe salir de este registro en defecto a menos que se indique lo contrario en las descripciones de bits individuales. Estos registros se hacen RSE slo para el escenario que Esto podra ser necesario para propsitos de prueba. 05:03 RWS-L 000b Debug anillo fuente carril 1 selecciona Seleccione la fuente de datos para ser conducido a la siguiente agrupacin en el carril 1. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus en anillo 1 de depuracin 111: Select debug carril bus 5 en el anillo de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK 02:00 RWS-L 000b Debug anillo fuente carril 0 Seleccione la fuente de datos para ser conducido a la siguiente agrupacin en el carril de 0. 000: Seleccin de contenidos anillo de grupo anterior en el anillo de depuracin 001: Seleccin de racimo datos salientes en el anillo de depuracin 010: Seleccionar los datos de entrada de racimo en el anillo de depuracin 011: Select debug carril bus 0 en el anillo de depuracin 111: Select debug carril bus 4 en el anillo de depuracin Otros: reservados Nota: Bloqueado por DBGBUSLCK IRP1RNG Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 834H Bit Attr defecto Descripcin IRPEGCREDITS Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 840H Bit Attr defecto Descripcin 63:34 RV 0h reservados 33:30 RW-L 8h FIFO Crditos El PIR tiene un FIFO en el camino de entrada de alimentacin del R2PCIe. Esto slo es una puesta en escena FIFO para ayudar en el flujo de trfico entrante. Este campo especifica el nmero de FIFO

entradas a utilizar en esta puesta en escena FIFO IRP. 29:28 RW-L 1h IIO a UBox BCN / NCS Crditos Nmero de crditos asignados para IIO a UBox BCN y NCS combinado. Utiliza las entradas en R2PCIe BL Grupo B. 27:24 RW-L 8h IIO IDI Crditos Especifica los fondos utilizados para: Datos I2U para VC0 I2U datos VC1/VCm I2U datos VCp DRS a Cbox Estos utilizan R2PCIe BL Grupo A entradas. 23:22 RW-L 1h BL Egreso - DRS para Intel QPI Crditos 21:20 RW-L 1h AD Egreso - IIO VC1 Crditos Especifica los fondos utilizados para VC1 y VCM combinadas. Usos R2PCIe AD Grupo A crditos. 19:18 RW-L 1h AD Egreso - IIO VCP Crditos 17:14 RW-L 9h AD Egreso - IIO VC0 Escriba Crditos Configuracin del procesador de E / S integradas (IIO) Registra 300 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.4 Sistema de Control Global y registros de error 3.5.4.1 IRPPERRSV: IRP Protocolo Error Gravedad 13:10 RW-L Bh AD Egreso - IIO VC0 Leer Crditos Estos son los crditos totales asignados a las solicitudes de lectura para VC0. Hay tres los tipos de transacciones que pueden utilizar este grupo: Solicitudes de lectura para no publicados (utilizado para peer2peer remoto) Un crdito de esta piscina se utiliza para enviar estos. Solicitudes de lectura Publicado (utilizado para las peticiones de lectura de HA, ya sea local o remota) Un crdito de esta piscina se utiliza para enviar estos. Se utilizar un crdito de la piscina vc0_rd_p0_cdt_threshold. NDR para peticiones Intel QPI Se utilizar un crdito del qpi_ndr_cdt_threshold. Si se utiliza ms de un crdito, a continuacin, un crdito se utilizar a partir de esta piscina tambin. El nmero total de los crditos reservados para los tres tipos es 12, independientemente de la forma estos registros estn programados. 09:06 RW-L 7h egreso AD - IIO VC0 No Publicado Crditos Leer Estos representan cmo muchos de los crditos vc0_rd_cdt_threshold puede ser utilizado para no publicado Lecturas (peer2peer remoto). Solicitudes de lectura Publicado (utilizado para las peticiones de lectura de HA, ya sea local o remota) Un crdito de esta piscina se utiliza para enviar estos. Se utilizar un crdito de la piscina vc0_rd_cdt_threshold. 05:03 RW-L 7h IIO a cBox NDR Crditos 02:00 RW-L 4h AD Egreso - IIO NDR a Intel QPI Crditos Estos son los crditos totales asignados para los paquetes de NDR. NDR para peticiones Intel QPI Si se utiliza ms de un crdito, un crdito de la piscina se vc0_rd_cdt_threshold ser utilizado. Se utilizar un crdito de este grupo. El primero en salir de crdito de este grupo no se comparte con vc0_rd_cdt_threshold, pero todos crditos adicionales se comparten de esa piscina. IRPPERRSV

Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 80h Bit Attr defecto Descripcin 63:30 RV 0h reservados 29:28 RWS 10b Protocolo Error de paridad (DB) 00: Error Gravedad Nivel 0 (corregible) 01: Error Nivel de gravedad 1 (Recuperable) 10: Error Gravedad Nivel 2 (mortal) 11: Reservado 27:26 RWS 10b Protocolo cola / Table Overflow o underflow (DA) 00: Error Gravedad Nivel 0 (corregible) 01: Error Nivel de gravedad 1 (Recuperable) 10: Error Gravedad Nivel 2 (mortal) 11: Reservado 25:22 RV 0h reservados IRPEGCREDITS Bus: 0 Dispositivo: 5 Funcin: 0 Desplazamiento: 840H Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 301 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.4.2 IIOERRSV: IIO Core Error Gravedad Esto asocia el registro de errores detectados IIO ncleo interno a un nivel de gravedad del error. Se ha informado de un error individual con la severidad correspondiente en este registro. Software puede programar la gravedad del error a uno de los tres niveles de gravedad apoyados por IIO. Este registro es pegajosa y slo se puede restablecer por PWRGOOD. 21:20 RWS 10b Protocolo de Capa de recibida la respuesta / finalizacin inesperada (D7) 00: Error Gravedad Nivel 0 (corregible) 01: Error Nivel de gravedad 1 (Recuperable) 10: Error Gravedad Nivel 2 (mortal) 11: Reservado 19:10 RV 0h Reservados 09:08 RWS 01b acceso CSR cruzar frontera de 32 bits (C3) 00: Error Gravedad Nivel 0 (corregible) 01: Error Nivel de gravedad 1 (Recuperable) 10: Error Gravedad Nivel 2 (mortal) 11: Reservado 07:06 RWS 01b cach de escritura Un-corregibles ECC (C2) 00: Error Gravedad Nivel 0 (corregible) 01: Error Nivel de gravedad 1 (Recuperable) 10: Error Gravedad Nivel 2 (mortal) 11: Reservado 05:04 RWS 01b protocolo de capa de paquete recibido Envenenado (C1) 00: Error Gravedad Nivel 0 (corregible) 01: Error Nivel de gravedad 1 (Recuperable) 10: Error Gravedad Nivel 2 (mortal) 11: Reservado 03:02 RWS 00b cach de escritura corregibles ECC (B4) 00: Error Gravedad Nivel 0 (corregible) 01: Error Nivel de gravedad 1 (Recuperable) 10: Error Gravedad Nivel 2 (mortal) 11: Reservado

1:00 RV 0h reservados IRPPERRSV Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 80h Bit Attr defecto Descripcin IIOERRSV Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 8Ch Bit Attr defecto Descripcin 31:14 RV 0h reservados 13:12 RWS 01b exceso / insuficiencia Error Gravedad 00: Error Gravedad Nivel 0 (corregible) 01: Error Nivel de gravedad 1 (Recuperable) 10: Error Gravedad Nivel 2 (mortal) 11: Reservado 11:10 RWS 01b Completer Anular Error Gravedad 00: Error Gravedad Nivel 0 (corregible) 01: Error Nivel de gravedad 1 (Recuperable) 10: Error Gravedad Nivel 2 (mortal) 11: Reservado Configuracin del procesador de E / S integradas (IIO) Registra 302 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.4.3 MIERRSV: Varios Severidad Error 3.5.4.4 PCIERRSV: PCIe Error Gravedad Mapa Este registro permite la reasignacin de los errores de PCIe a la gravedad del error IIO. 3.5.4.5 SYSMAP: System Error Mapa Evento Este registro asigna la gravedad de los errores detectados por el IIO que el de los eventos del sistema. Cuando se detecta un error del IIO, su correspondiente gravedad del error determina qu de eventos del sistema para generar de acuerdo a este registro. 09:08 RWS 01b Maestro Anular Error Gravedad 00: Error Gravedad Nivel 0 (corregible) 01: Error Nivel de gravedad 1 (Recuperable) 10: Error Gravedad Nivel 2 (mortal) 11: Reservado 7:00 RV 0h reservados MIERRSV Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 90h Bit Attr defecto Descripcin 31:10 RV 0h reservados 09:08 RWS 00b DFx Error Injection 07:06 RWS 00b VPP puerto Error Gravedad Estado 05:04 RWS 00b JTAG TAP Gravedad Estado 03:02 RWS 00b SMBus gravedad Estado del puerto No hay SMBus, por lo que este es reservado. 01:00 RWS 00b Config Registrarse Gravedad par IIOERRSV Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 8Ch Bit Attr defecto Descripcin PCIERRSV Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 94h Bit Attr defecto Descripcin 31:6 RV 0h reservados

05:04 RWS 10b PCIe Fatal Error Gravedad Mapa 10: Ubicacin del tipo de error PCIe a un error de gravedad 2 01: Ubicacin del tipo de error PCIe a un error de gravedad 1 00: Ubicacin del tipo de error PCIe a un error de gravedad 0 03:02 RWS 01b PCIe no Fatal Error Gravedad Mapa 10: Ubicacin del tipo de error PCIe a un error de gravedad 2 01: Ubicacin del tipo de error PCIe a un error de gravedad 1 00: Ubicacin del tipo de error PCIe a un error de gravedad 0 01:00 RWS 00b PCIe corregible Error Gravedad Mapa 10: Ubicacin del tipo de error PCIe a un error de gravedad 2 01: Ubicacin del tipo de error PCIe a un error de gravedad 1 00: Ubicacin del tipo de error PCIe a un error de gravedad 0 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 303 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.4.6 ERRPINCTL: Error de control Pin Este registro proporciona la opcin de configurar un pin de error ya sea como un propsito especial pasador de error que se afirma en base a la gravedad de los errores detectados, o como un general salida de propsito que se determine dicha base en el valor en el ERRPINDAT. La afirmacin de los pines de error tambin se puede desactivar por completo por este registro. SYSMAP Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 9Ch Bit Attr defecto Descripcin 31:11 RV 0h reservados 10:08 RWS 101b Gravedad 2 Error en el mapa 101: Generar CPEI 010: Generar NMI 001: Generar SMI / PMI 000: Ningn mensaje en banda Otros: Reservados 7 RV 0h Reservados 06:04 RWS 010b Gravedad 1 Error en el mapa 101: Generar CPEI 010: Generar NMI 001: Generar SMI / PMI 000: Ningn mensaje en banda Otros: Reservados 3 RV 0h Reservados 02:00 RWS 010b Gravedad 0 Error en el mapa 101: Generar CPEI 010: Generar NMI 001: Generar SMI / PMI 000: Ningn mensaje en banda Otros: Reservados ERRPINCTL Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: A4h Bit Attr defecto Descripcin 31:6 RV 0h reservados 05:04 RW 00b Error [2] Control Pin asercin 11: Reservado. 10: Afirmar Error Pin cuando la gravedad del error 2 se encuentra en el sistema de reg estado del evento.

01: Afirmar y reafirme pin Error Error en los datos de acuerdo con Pines de registro. 00: Deshabilitar Error pin afirmacin 03:02 RW 00b Error [1] Pin control asercin 11: Reservado. 10: Afirmar Error Pin cuando la gravedad del error 1 se encuentra en el sistema de reg estado del evento. 01: Afirmar y reafirme pin Error Error en los datos de acuerdo con Pines de registro. 00: Deshabilitar Error pin afirmacin 01:00 RW 00b Error [0] Pin control asercin 11: Reservado. 10: Afirmar Pin Error cuando el error gravedad 0 se encuentra en el sistema de reg estado del evento. 01: Afirmar y reafirme pin Error Error en los datos de acuerdo con Pines de registro. 00: Deshabilitar Error pin afirmacin Configuracin del procesador de E / S integradas (IIO) Registra 304 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.4.7 ERRPINST: Error Pin Estado Este registro refleja el estado de la clavija de la afirmacin de error. El bit de estado de la pin error correspondiente se establece en el deassertion a la afirmacin de transicin del error pin. Este bit se borra por el software con la escritura de 1 en el bit correspondiente. 3.5.4.8 ERRPINDAT: Error Datos del PIN Este registro proporciona el valor de datos cuando el pasador de error se configura como un general salida de propsito. ERRPINST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: A8h Bit Attr defecto Descripcin 31:3 RV 0h reservados 2 RW1CS 0b error [2] Estado Pin Este bit se pone a la transicin de deassertion a la afirmacin de la clavija de error. Software escribir 1 para borrar el estado. Hardware slo establecer este bit cuando el correspondiente campo ERRPINCTL se establece en 10b 1 RW1CS 0b error [1] Estado Pin Este bit se pone a la transicin de deassertion a la afirmacin de la clavija de error. Software escribir 1 para borrar el estado. Hardware slo establecer este bit cuando el correspondiente campo ERRPINCTL se establece en 10b 0 RW1CS 0b Error [0] Estado Pin Este bit se pone a la transicin de deassertion a la afirmacin de la clavija de error. Software escribir 1 para borrar el estado. Hardware slo establecer este bit cuando el correspondiente campo ERRPINCTL se establece en 10b ERRPINDAT Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: ACh Bit Attr defecto Descripcin 31:3 RV 0h reservados 2 RW-LB 0b error [2] Datos del PIN Este bit acta como salida de propsito general para el error [2] pin. Conjuntos Software / borra este bit para afirmar / DEASSERT Error [2] pin. Este bit se aplica slo cuando ERRPINCTL [05:04] = 01, de lo contrario est reservado. 0: Afirmar ERR # [2] pin (unidad bajo) 1: No reafirme ERR # [2] pin (float alto) Notas: Este pin es de drenaje abierto y debe ser retirado de alto por resistencia externa cuando denegado.

BIOS necesita escribir 1 en este bit por razones de seguridad si no se utiliza este registro 1 RW-LB 0b error [1] Datos del PIN Este bit acta como salida de propsito general para el error [1] pin. Conjuntos Software / borra este bit para afirmar / DEASSERT Error [1] pin. Este bit se aplica slo cuando ERRPINCTL [3:2] = 01, de lo contrario est reservado. 0: Afirmar ERR # [1] pin (unidad bajo) 1: No reafirme ERR # [1] pin (float alto) Notas: Este pin es de drenaje abierto y debe ser retirado de alto por resistencia externa cuando denegado. BIOS necesita escribir 1 en este bit por razones de seguridad si no se utiliza este registro. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 305 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.4.9 VPPCTL: VPP control Este registro define el control / mando para PCA9555. 0 RW-LB 0b Error [0] Datos del PIN Este bit acta como salida de propsito general para el error [0] pin. Conjuntos Software / borra este bit para afirmar / DEASSERT Error [0] pin. Este bit se aplica slo cuando ERRPINCTL [01:00] = 01, de lo contrario est reservado. 0: Afirmar ERR # [0] pin (unidad bajo) 1: No reafirme ERR # [0] pin (float alto) Notas: Este pin es de drenaje abierto y debe ser retirado de alto por resistencia externa cuando denegado. BIOS necesita escribir 1 en este bit por razones de seguridad si no se utiliza este registro. ERRPINDAT Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: ACh Bit Attr defecto Descripcin VPPCTL Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: B0h Bit Attr defecto Descripcin 63:56 RV 0h reservados 55 RWS 0b modo de reinicio VPP 0: Alimentacin correcta restablecer las mquinas de estado de VPP y restablecimiento causar la mquina de estados VPP para terminar en la prxima VPP lmite "lgico" arroyo y restablezca las mquinas de estado de VPP 1: Tanto el poder bueno y duro restablecer el estado de las mquinas VPP 54:44 RWS 000h VPP Enable Cuando se establece, la funcin de VPP para el puerto raz correspondiente est activada. Habilitar Puerto raz [54] Puerto 3d [53] Puerto 3c [52] Puerto 3b [51] El puerto 3A [50] Puerto 2d [49] Puerto 2c [48] Puerto 2b [47] Puerto 2a [46] Puerto 1b [45] Puerto 1a

[44] El puerto 0 (slo en modo PCIe) 43:0 RWS 000000 00000h VPP Direccin Asigna la direccin de VPP del dispositivo en la interfaz de VPP y asigna el puerto direccin de los puertos en el dispositivo de VPP. Hay ms bits de direccin luego arraigan puertos por lo que la asignacin debe ser repartidos en los puertos de VPP. Dir Portuaria Puerto raz [43:41] [40] Puerto 3d [39:37] [36] Puerto 3c [35:33] [32] Puerto 3b [31:29] [28] El puerto 3A [27:25] [24] Puerto 2d [23:21] [20] Puerto 2c [19:17] [16] Puerto 2b [15:13] [12] Puerto 2a [11:09] [8] Puerto 1b [07:05] [6] Puerto 1a [03:01] [0] Puerto 0 (slo en modo PCIe) Configuracin del procesador de E / S integradas (IIO) Registra 306 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.4.10 VPPSTS: VPP Estado Este registro define el estado de PCA9555 3.5.4.11 VPPFREQ: VPP Control de Frecuencia 3.5.4.12 VPP_INVERTS: VPP Invertir iones 3.5.4.13 GNERRST: Estado de error no fatal Global Este registro indica el error no fatal reportado a la lgica global de error IIO. Un individuo bit de estado de error que se estableci indica que una interfaz local particular tiene detectado un error. VPPSTS Bus: 0 Dispositivo: 5 Funcin: 2 Offset: B8h Bit Attr defecto Descripcin 31:1 RV 0h reservados 0 RW1CS 00b VPP Error Pas VPP error de puerto, es decir, una parada inesperada de NACK se ve en la Puerto de VPP VPPFREQ Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: BCH Bit Attr defecto Descripcin 31:24 RWS 1Eh VPP Tpf (Filtro pulso Time) Filtro pulso se debe establecer en 60 ns. El valor que se utiliza depende de la interna frecuencia de reloj. En este caso, la frecuencia del reloj interno es de 500 MHz, por lo que el defecto valor representa 60 ns a ese ritmo. 23:16 RWS 96h VPP DTh datos (Tiempo de Espera de Datos) El tiempo de retencin de datos es de 300ns. El valor predeterminado es 300ns cuando el interno velocidad de reloj es de 500MHz. 11:00 RWS 9C4h VPP Tsu y THD Representa la hora y el tiempo de baja del pin SCL. Se debe establecer en 5uS para un SCL reloj 100 kHz (5uS hora y 5uS mnimo histrico). El valor por defecto representa 5uS con un reloj interno de 500MHz.

VPP_INVERTS Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: C8H Bit Attr defecto Descripcin 3 RV 0h Reservados 02:02 RWS 0h Invertir LMR Invierte la seal de LMR 01:01 RWS 0h Invertir EMIL Invierte la seal EMIL 0 RWS 00b Invertir PWREN Invierte la seal PWREN Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 307 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.4.14 GFERRST: Status Error Fatal Global Este registro indica el error fatal reportado a la lgica global de error IIO. Un individuo bit de estado de error que indica que se establece una interfaz local particular, se ha detectado un de error. GNERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 1C0h Bit Attr defecto Descripcin 31:26 RV 0h reservados 25 RW1CS 0b VTd estado de error 24 RW1CS 0b Varios estado de error 23 RW1CS 0b IIO Core Estado de error Este bit indica que el ncleo de IIO ha detectado un error. 22 RW1CS 0b DMA Estado de error Este bit indica que IIO ha detectado un error en su motor DMA. 21 RV 0h Reservados 20 RW1CS 0b DMI Estado de error Este bit indica que IIO DMI puerto 0 se ha detectado un error. 19:16 RV 0h reservados 15:05 RW1CS 000h PCIe Estado de error Associated puerto lgico PCIe ha detectado un error. Bit 5: Port 0 Bit 6: Port 1a Bit 7: Port 1b Bit 8: Port 2a Bit 9: Port 2b Bit 10: Port 2c Bit 11: Puerto 2d Bit 12: El puerto 3A Bit 13: Port 3b Bit 14: Port 3c Bit 15: Puerto 3d 4:02 RV 0h reservados 1 RW1CS 0b IRP1 coherente error de interfaz 0 RW1CS 0b IRP0 coherente Error Interface GFERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 1C4h Bit Attr defecto Descripcin 31:26 RV 0h reservados

25 RW1CS 0b Intel VT-d Estado de error Este registro indica el error fatal reportado a la lgica error Intel VT-d. Un individuo bit de estado de error que se estableci indica que una interfaz local particular tiene detectado un error. 24 RV 0h Reservados 23 RW1CS 0b IIO Core Estado de error Este bit indica que el ncleo de IIO ha detectado un error. 22 RW1CS 0b DMA Estado de error Este bit indica que IIO ha detectado un error en su motor DMA. Configuracin del procesador de E / S integradas (IIO) Registra 308 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.4.15 GERRCTL: Error Control Global Controles de este registro / oculta la informacin de los errores detectados por los interfaces locales IIO. Un bit de control de error individual que se establece mscaras informes de errores del local en particular interfaz, el software puede activar o desactivar el bit de control. Este registro es pegajosa y slo puede puede restablecer PWRGOOD. Tenga en cuenta que los campos de bits en este registro pueden convertirse reservados dependiendo de la configuracin del puerto. Por ejemplo, si el puerto PCIe est configurado como 2X8 puertos, entonces slo los correspondientes campos PCIEX8 bits son vlidas, otros bits son reservados. Globales de error de control de registro mscaras errores reportados desde la interfaz local a lo global registrarse. Si un informe de errores est desactivado en este registro, todos los errores de la interfaz local correspondiente no establezca cualquiera de los bits globales de error. 21 RV 0h Reservados 20 RW1CS 0b DMI Estado de error Este bit indica que IIO DMI puerto 0 se ha detectado un error. 19:16 RV 0h reservados 15:05 RW1CS 000h PCIe Estado de error Associated puerto lgico PCIe ha detectado un error. Bit 5: Port 0 Bit 6: Port 1a Bit 7: Port 1b Bit 8: Port 2a Bit 9: Port 2b Bit 10: Port 2c Bit 11: Puerto 2d Bit 12: El puerto 3A Bit 13: Port 3b Bit 14: Port 3c Bit 15: Puerto 3d 4:02 RV 0h reservados 1 RW1CS 0b IRP1 coherente error de interfaz 0 RW1CS 0b IRP0 coherente Error Interface GFERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 1C4h Bit Attr defecto Descripcin GERRCTL Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 1C8h Bit Attr defecto Descripcin 31:26 RV 0h reservados 25 RW 0b VTd Mscara Error 24 RW 0b Varios Mscara Error

23 RW 0b IIO Core Error Habilitar Este bit activa / oculta el error detectado en el IIO Core. 22 RW 0b reservados 21 RV 0h Reservados 20 RW 0b DMI Error Enable Este bit activa / oculta el error detectado en la DMI [0] Puerto. 19:16 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 309 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.4.16 GSYSST: Global Status de sucesos del sistema Este registro indica la gravedad del error sealado por la lgica global de error IIO. Ajuste de un bit de estado de error individual indica que la gravedad de error correspondiente ha sido detectada por el IIO. 3.5.4.17 GSYSCTL: Control Global de sucesos del sistema El control de eventos del sistema registra los controles / mscaras de la presentacin de informes de los errores indicados por registro de estado de eventos del sistema. Cuando est desactivada, la gravedad del error no hace que el la generacin de eventos del sistema. Cuando se establece, la deteccin de la gravedad del error genera eventos del sistema (s) de acuerdo con el sistema de eventos mapa de registros (SYSMAP). 15:05 RW 000h PCIe Mscara Error Mscaras del error detectado en el puerto PCIe asociado. Bit 5: Port 0 Bit 6: Port 1a Bit 7: Port 1b Bit 8: Port 2a Bit 9: Port 2b Bit 10: Port 2c Bit 11: Puerto 2d Bit 12: El puerto 3A Bit 13: Port 3b Bit 14: Port 3c Bit 15: Puerto 3d 4:02 RV 0h reservados 1 RW 0b IRP1 Error Mask 0 RW 0b IRP0 Error Mask Cuando se establece, deshabilita el registro de este error GERRCTL Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 1C8h Bit Attr defecto Descripcin GSYSST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 1CCh Bit Attr defecto Descripcin 31:5 RV 0h reservados 4 ROS-V 0b Severidad Error 4 Disparo trmico Thermal Error de viaje (no se utiliza en el procesador Intel Xeon E5 Familia) 3 ROS-V 0b Gravedad 3 Alerta trmica Error Alerta trmica (no se utiliza en el procesador Intel Xeon E5 Familia) 2 ROS-V 0b Gravedad 2 Estado de error Cuando se establece, IIO ha detectado un error de la gravedad del error 2 1 ROS-V 0b Gravedad 1 Estado de error

Cuando se establece, IIO ha detectado un error de la gravedad del error 1 0 ROS-V 0b Gravedad 0 Estado de error Cuando se establece, IIO ha detectado un error de error de gravedad 0 Configuracin del procesador de E / S integradas (IIO) Registra 310 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.4.18 GFFERRST: Global Status FERR Fatal 3.5.4.19 GFNERRST: Global Status NERR Fatal 3.5.4.20 GNFERRST: Estado FERR no Fatal Global GSYSCTL Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 1D0h Bit Attr defecto Descripcin 31:5 RV 0h reservados 4 RW 0b Gravedad 4 Permitir Disparo trmico Disparo trmico Enable (no se utiliza en el procesador Intel Xeon E5 Familia) 3 RW 0b Gravedad 3 Activar Alerta trmica Habilitar alertas trmicas (no se utiliza en Intel Xeon E5 Familia) Permiten 2 RW 0b Gravedad 2 Error Permite 1 RW 0b Gravedad 1 Error Permiten 0 RW 0b Gravedad 0 Error GFFERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 1DCh Bit Attr defecto Descripcin 31:27 RV 0h reservados 26:0 ROS-V 000000 0h Global Status Error Log Este campo registra el estado de error de contenido global registro cuando el primer error grave es reportado. Esto tiene el mismo formato que el registro mundial de estado de error (GFERRST). GFNERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 1E8h Bit Attr defecto Descripcin 31:27 RV 0h reservados 26:0 ROS-V 000000 0h Global Status Error Log Estos registros presentados el estado de error global de contenido de los Registros cuando el prximo error fatal es reportado. Esto tiene el mismo formato que el registro mundial de estado de error (GFERRST). GNFERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 1ECh Bit Attr defecto Descripcin 31:27 RV 0h reservados 26:0 ROS-V 000000 0h Global Status Error Log Estos registros presentados el estado de error global de contenido de los Registros cuando la primera no fatal Se informa de error. Esto tiene el mismo formato que el registro mundial de estado de error (GNERRST). Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 311 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra

3.5.4.21 GNNERRST: Estado NERR no Fatal Global 3.5.5 Error Local Registros 3.5.5.1 IRPP0ERRST: Protocolo IRP Estado de error Este registro indica el error detectado por la Interfaz coherente. 3.5.5.2 IRPP0ERRCTL: Protocolo Panel de control de errores Este registro permite el ajuste de bit de estado de error para una interfaz de error detectado coherente. Configuracin del bit permite el ajuste de la correspondiente bit de estado de error en IRPPERRST registrarse. Si se borra el bit, no se establecer el estado de error correspondiente. GNNERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 1F8h Bit Attr defecto Descripcin 31:27 RV 0h reservados 26:0 ROS-V 000000 0h Global Status Error Log Estos registros presentados el estado de error global de contenido de los Registros cuando el fatal posterior Se informa de error. Esto tiene el mismo formato que el registro mundial de estado de error (GNERRST). IRPP0ERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 230h Bit Attr defecto Descripcin 31:15 RV 0h reservados 14 RW1CS 0b Protocolo Error de paridad (DB) Originalmente utilizado para la deteccin de error de paridad en la interfaz coherente, sin embargo, sin paridad existen controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entrada camino. 13 RW1CS 0b Protocolo cola / Table Overflow o underflow (DA) 12:11 RV 0h reservados 10 RW1CS 0b Protocolo de Capa de recibida la respuesta / finalizacin inesperada (D7) A la finalizacin se ha recibido desde la interfaz coherente que fue inesperado. 9:05 RV 0h reservados 4 RW1CS 0b acceso CSR cruzar frontera de 32 bits (C3) 3 RW1CS 0b cach de escritura Un-corregibles ECC (C2) Se ha detectado un error ECC de doble bit dentro de la cach de escritura. 2 RW1CS 0b Protocolo de Capa Recibido Packet Envenenado (C1) Un paquete envenenado ha sido recibida desde la interfaz coherente. 1 RW1CS 0b cach de escritura corregibles ECC (B4) Se encontr un error ECC de bits y corregida en el cach de escritura. 0 RV 0h reservados IRPP0ERRCTL Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 234H Bit Attr defecto Descripcin 31:15 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 312 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.5.3 IRPP0FFERRST: IRP Fatal Protocol Status FERR El registro de estado de error indica que la causa de error en el informe del primer error fatal evento. 14 RWS 0b Protocolo Error de paridad (DB) 0: Desactivar el registro de estado de error de este error

1: Habilitar el registro de estado de error de este error 13 RWS 0b Protocolo cola / Table Overflow o underflow (DA) 0: Desactivar el registro de estado de error de este error 1: Habilitar el registro de estado de error de este error 12:11 RV 0h reservados 10 RWS 0b Protocolo de Capa de recibida la respuesta / finalizacin inesperada (D7) 0: Desactivar el registro de estado de error de este error 1: Habilitar el registro de estado de error de este error 9:05 RV 0h reservados 4 RWS 0b CSR acceso cruce lmite de 32-bit (C3) 0: Desactivar el registro de estado de error de este error 1: Habilitar el registro de estado de error de este error 3 RWS 0b cach de escritura Un-corregibles ECC (C2) 0: Desactivar el registro de estado de error de este error 1: Habilitar el registro de estado de error de este error 2 RWS 0b Protocolo de Capa Recibido Packet Envenenado (C1) 0: Desactivar el registro de estado de error de este error 1: Habilitar el registro de estado de error de este error 1 RWS 0b cach de escritura corregibles ECC (B4) 0: Desactivar el registro de estado de error de este error 1: Habilitar el registro de estado de error de este error 0 RV 0h reservados IRPP0ERRCTL Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 234H Bit Attr defecto Descripcin IRPP0FFERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 238H Bit Attr defecto Descripcin 31:15 RV 0h reservados 14 ROS-V 0b Protocolo Error de paridad (DB) Originalmente utilizado para la deteccin de error de paridad en la interfaz coherente, sin embargo, sin paridad existen controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entrada camino. 13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA) 12:11 RV 0h reservados 10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalizacin inesperada (D7) A la finalizacin se ha recibido desde la interfaz coherente que fue inesperado. 9:05 RV 0h reservados 4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3) 3 ROS-V 0b cach de escritura Un-corregibles ECC (C2) Se ha detectado un error ECC de doble bit dentro de la cach de escritura. 2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1) Un paquete envenenado ha sido recibida desde la interfaz coherente. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 313 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.5.4 IRPP0FNERRST: IRP Fatal Protocol Status NERR El registro de estado de error indica que la causa de error en el informe del prximo error fatal evento (cualquier caso que no es el primero). 3.5.5.5 IRPP0FFERRHD [0:3]: IRP Protocolo Fatal FERR Header Entrar 0 3.5.5.6 IRPP0NFERRST: IRP Protocolo no fatal Estado FERR

El registro de estado de error indica qu error est causando el informe de la primera no fatal caso de error. 1 ROS-V 0b cach de escritura corregibles ECC (B4) Se encontr un error ECC de bits y corregida en el cach de escritura. 0 RV 0h reservados IRPP0FFERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 238H Bit Attr defecto Descripcin IRPP0FNERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 23Ch Bit Attr defecto Descripcin 31:15 RV 0h reservados 14 ROS-V 0b Protocolo Error de paridad (DB) Originalmente utilizado para la deteccin de error de paridad en la interfaz coherente, sin embargo, sin paridad existen controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entrada camino. 13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA) 12:11 RV 0h reservados 10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalizacin inesperada (D7) A la finalizacin se ha recibido desde la interfaz coherente que fue inesperado. 9:05 RV 0h reservados 4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3) 3 ROS-V 0b cach de escritura Un-corregibles ECC (C2) Se ha detectado un error ECC de doble bit dentro de la cach de escritura. 2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1) Un paquete envenenado ha sido recibida desde la interfaz coherente. 1 ROS-V 0b cach de escritura corregibles ECC (B4) Se encontr un error ECC de bits y corregida en el cach de escritura. 0 RV 0h reservados IRPP0FFERRHD [0:3] Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 240h, 244H, 248h, 24CH Bit Attr defecto Descripcin 31:0 ROS-V 000000 00h Iniciar sesin de cabezal DWORD 0 Registra el primer DWORD de la cabecera en una condicin de error Configuracin del procesador de E / S integradas (IIO) Registra 314 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.5.7 IRPP0NNERRST: IRP Protocolo no fatal Estado NERR El registro de estado de error indica que la causa de error en el informe de la prxima no fatal evento de error (cualquier caso que no es el primero). IRPP0NFERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 250 h Bit Attr defecto Descripcin 31:15 RV 0h reservados 14 ROS-V 0b Protocolo Error de paridad (DB) Originalmente utilizado para la deteccin de error de paridad en la interfaz coherente, sin embargo, sin paridad existen controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entrada camino. 13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA)

12:11 RV 0h reservados 10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalizacin inesperada (D7) A la finalizacin se ha recibido desde la interfaz coherente que fue inesperado. 9:05 RV 0h reservados 4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3) 3 ROS-V 0b cach de escritura Un-corregibles ECC (C2) Se ha detectado un error ECC de doble bit dentro de la cach de escritura. 2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1) Un paquete envenenado ha sido recibida desde la interfaz coherente. 1 ROS-V 0b cach de escritura corregibles ECC (B4) Se encontr un error ECC de bits y corregida en el cach de escritura. 0 RV 0h reservados IRPP0NNERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 254H Bit Attr defecto Descripcin 31:15 RV 0h reservados 14 ROS-V 0b Protocolo Error de paridad (DB) Originalmente utilizado para la deteccin de error de paridad en la interfaz coherente, sin embargo, sin paridad existen controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entrada camino. 13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA) 12:11 RV 0h reservados 10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalizacin inesperada (D7) A la finalizacin se ha recibido desde la interfaz coherente que fue inesperado. 9:05 RV 0h reservados 4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3) 3 ROS-V 0b cach de escritura Un-corregibles ECC (C2) Se ha detectado un error ECC de doble bit dentro de la cach de escritura. 2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1) Un paquete envenenado ha sido recibida desde la interfaz coherente. 1 ROS-V 0b cach de escritura corregibles ECC (B4) Se encontr un error ECC de bits y corregida en el cach de escritura. 0 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 315 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.5.8 IRPP0NFERRHD [0:3]: IRP Protocolo no fatal FERR Header Entrar 0 3.5.5.9 IRPP0ERRCNTSEL: IRP Protocolo del contador de errores Select 3.5.5.10 IRPP0ERRCNT: Protocolo IRP contador de errores 3.5.5.11 IRPP1ERRST: Protocolo IRP Estado de error Este registro indica el error detectado por la Interfaz coherente. IRPP0NFERRHD [0:3] Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 258h, 25Ch, 260h, 264H Bit Attr defecto Descripcin 31:0 ROS-V 000000 00h Iniciar sesin de cabezal DWORD 0 Registra el primer DWORD de la cabecera en una condicin de error IRPP0ERRCNTSEL Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 268h Bit Attr defecto Descripcin

31:19 RV 0h reservados 18:00 RW 00000h Seleccione Eventos de error de conteo Ver IRPP0ERRST para la descripcin de cada bit por error. Cada bit en este campo tiene la siguiente comportamiento: 0: No seleccione este tipo de error para el recuento de error 1: Seleccione este tipo de error para el recuento de error IRPP0ERRCNT Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 26CH Bit Attr defecto Descripcin 31:8 RV 0h reservados 7 RW1CS 0b ERROVF Error de desbordamiento del acumulador 0: No se produjo desbordamiento 1: Error de desbordamiento. El nmero de errores no puede ser vlida. 06:00 RW1CS 00h Error Acumulador (contador) Este contador acumula los errores que se producen cuando el tipo de error asociado es seleccionado en el registro ERRCNTSEL. Notas: Este registro se borra y escribe 7Fh. Counter mximo disponible es de 127d (7Fh) IRPP1ERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 2B0h Bit Attr defecto Descripcin 31:15 RV 0h reservados 14 RW1CS 0b Protocolo Error de paridad (DB) Originalmente utilizado para la deteccin de error de paridad en la interfaz coherente, sin embargo, sin paridad existen controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entrada camino. 13 RW1CS 0b Protocolo cola / Table Overflow o underflow (DA) Configuracin del procesador de E / S integradas (IIO) Registra 316 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.5.12 IRPP1ERRCTL: Protocolo Panel de control de errores Este registro permite el ajuste de bit de estado de error para una interfaz de error detectado coherente. Configuracin del bit permite el ajuste de la correspondiente bit de estado de error en IRPPERRST registrarse. Si se borra el bit, no se establecer el estado de error correspondiente. 12:11 RV 0h reservados 10 RW1CS 0b Protocolo de Capa de recibida la respuesta / finalizacin inesperada (D7) A la finalizacin se ha recibido desde la interfaz coherente que fue inesperado. 9:05 RV 0h reservados 4 RW1CS 0b acceso CSR cruzar frontera de 32 bits (C3) 3 RW1CS 0b cach de escritura Un-corregibles ECC (C2) Se ha detectado un error ECC de doble bit dentro de la cach de escritura. 2 RW1CS 0b Protocolo de Capa Recibido Packet Envenenado (C1) Un paquete envenenado ha sido recibida desde la interfaz coherente. 1 RW1CS 0b cach de escritura corregibles ECC (B4) Se encontr un error ECC de bits y corregida en el cach de escritura. 0 RV 0h reservados IRPP1ERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 2B0h Bit Attr defecto Descripcin

IRPP1ERRCTL Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 2B4h Bit Attr defecto Descripcin 31:15 RV 0h reservados 14 RWS 0b Protocolo Error de paridad (DB) 0: Desactivar el registro de estado de error de este error 1: Habilitar el registro de estado de error de este error 13 RWS 0b Protocolo cola / Table Overflow o underflow (DA) 0: Desactivar el registro de estado de error de este error 1: Habilitar el registro de estado de error de este error 12:11 RV 0h reservados 10 RWS 0b Protocolo de Capa de recibida la respuesta / finalizacin inesperada (D7) 0: Desactivar el registro de estado de error de este error 1: Habilitar el registro de estado de error de este error 9:05 RV 0h reservados 4 RWS 0b CSR acceso cruce lmite de 32-bit (C3) 0: Desactivar el registro de estado de error de este error 1: Habilitar el registro de estado de error de este error 3 RWS 0b cach de escritura Un-corregibles ECC (C2) 0: Desactivar el registro de estado de error de este error 1: Habilitar el registro de estado de error de este error 2 RWS 0b Protocolo de Capa Recibido Packet Envenenado (C1) 0: Desactivar el registro de estado de error de este error 1: Habilitar el registro de estado de error de este error 1 RWS 0b cach de escritura corregibles ECC (B4) 0: Desactivar el registro de estado de error de este error 1: Habilitar el registro de estado de error de este error 0 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 317 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.5.13 IRPP1FFERRST: IRP Fatal Protocol Status FERR El registro de estado de error indica que la causa de error en el informe del primer error fatal evento. 3.5.5.14 IRPP1FNERRST: IRP Fatal Protocol Status NERR El registro de estado de error indica que la causa de error en el informe del prximo error fatal evento (cualquier caso que no es el primero). IRPP1FFERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 2B8h Bit Attr defecto Descripcin 31:15 RV 0h reservados 14 ROS-V 0b Protocolo Error de paridad (DB) Originalmente utilizado para la deteccin de error de paridad en la interfaz coherente, sin embargo, sin paridad existen controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entrada camino. 13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA) 12:11 RV 0h reservados 10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalizacin inesperada (D7) A la finalizacin se ha recibido desde la interfaz coherente que fue inesperado. 9:05 RV 0h reservados 4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3)

3 ROS-V 0b cach de escritura Un-corregibles ECC (C2) Se ha detectado un error ECC de doble bit dentro de la cach de escritura. 2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1) Un paquete envenenado ha sido recibida desde la interfaz coherente. 1 ROS-V 0b cach de escritura corregibles ECC (B4) Se encontr un error ECC de bits y corregida en el cach de escritura. 0 RV 0h reservados IRPP1FNERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 2BCh Bit Attr defecto Descripcin 31:15 RV 0h reservados 14 ROS-V 0b Protocolo Error de paridad (DB) Originalmente utilizado para la deteccin de error de paridad en la interfaz coherente, sin embargo, sin paridad existen controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entrada camino. 13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA) 12:11 RV 0h reservados 10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalizacin inesperada (D7) A la finalizacin se ha recibido desde la interfaz coherente que fue inesperado. 9:05 RV 0h reservados 4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3) 3 ROS-V 0b cach de escritura Un-corregibles ECC (C2) Se ha detectado un error ECC de doble bit dentro de la cach de escritura. 2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1) Un paquete envenenado ha sido recibida desde la interfaz coherente. Configuracin del procesador de E / S integradas (IIO) Registra 318 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.5.15 IRPP1FFERRHD [0:3]: IRP Protocolo Fatal FERR Header Entrar 0 3.5.5.16 IRPP1NFERRST: IRP Protocolo no fatal Estado FERR El registro de estado de error indica qu error est causando el informe de la primera no fatal caso de error. 3.5.5.17 IRPP1NNERRST: IRP Protocolo no fatal Estado NERR El registro de estado de error indica que la causa de error en el informe de la prxima no fatal evento de error (cualquier caso que no es el primero). 1 ROS-V 0b cach de escritura corregibles ECC (B4) Se encontr un error ECC de bits y corregida en el cach de escritura. 0 RV 0h reservados IRPP1FFERRHD [0:3] Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 2C0h, 2C4h, 2C8h, 2CCh Bit Attr defecto Descripcin 31:0 ROS-V 000000 00h Iniciar sesin de cabezal DWORD 0 Registra el primer DWORD de la cabecera en una condicin de error IRPP1FNERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 2BCh Bit Attr defecto Descripcin IRPP1NFERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 2D0h Bit Attr defecto Descripcin

31:15 RV 0h reservados 14 ROS-V 0b Protocolo Error de paridad (DB) Originalmente utilizado para la deteccin de error de paridad en la interfaz coherente, sin embargo, sin paridad existen controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entrada camino. 13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA) 12:11 RV 0h reservados 10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalizacin inesperada (D7) A la finalizacin se ha recibido desde la interfaz coherente que fue inesperado. 9:05 RV 0h reservados 4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3) 3 ROS-V 0b cach de escritura Un-corregibles ECC (C2) Se ha detectado un error ECC de doble bit dentro de la cach de escritura. 2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1) Un paquete envenenado ha sido recibida desde la interfaz coherente. 1 ROS-V 0b cach de escritura corregibles ECC (B4) Se encontr un error ECC de bits y corregida en el cach de escritura. 0 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 319 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.5.18 IRPP1NFERRHD [0:3]: IRP Protocolo no fatal FERR Header Entrar 0 3.5.5.19 IRPP1ERRCNTSEL: IRP Protocolo del contador de errores Select IRPP1NNERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 2D4h Bit Attr defecto Descripcin 31:15 RV 0h reservados 14 ROS-V 0b Protocolo Error de paridad (DB) Originalmente utilizado para la deteccin de error de paridad en la interfaz coherente, sin embargo, sin paridad existen controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entrada camino. 13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA) 12:11 RV 0h reservados 10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalizacin inesperada (D7) A la finalizacin se ha recibido desde la interfaz coherente que fue inesperado. 9:05 RV 0h reservados 4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3) 3 ROS-V 0b cach de escritura Un-corregibles ECC (C2) Se ha detectado un error ECC de doble bit dentro de la cach de escritura. 2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1) Un paquete envenenado ha sido recibida desde la interfaz coherente. 1 ROS-V 0b cach de escritura corregibles ECC (B4) Se encontr un error ECC de bits y corregida en el cach de escritura. 0 RV 0h reservados IRPP1NFERRHD [0:3] Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 2D8h, 2DCh, 2E0h, 2E4h Bit Attr defecto Descripcin 31:0 ROS-V 000000 00h Iniciar sesin de cabezal DWORD 0 Registra el primer DWORD de la cabecera en una condicin de error

IRPP1ERRCNTSEL Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 2E8h Bit Attr defecto Descripcin 31:19 RV 0h reservados 18:00 RW 00000h Seleccione Eventos de error de conteo Ver IRPP0ERRST para la descripcin de cada bit por error. Cada bit en este campo tiene la siguiente comportamiento: 0: No seleccione este tipo de error para el recuento de error 1: Seleccione este tipo de error para el recuento de error Configuracin del procesador de E / S integradas (IIO) Registra 320 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.5.20 IRPP1ERRCNT: Protocolo IRP contador de errores 3.5.5.21 IIOERRST: IIO Core Estado de error Este registro indica los IIO errores bsicos internos detectados por la lgica error IIO. Un individuo bit de estado de error que se estableci indica que se produjo un error en particular, el software puede borrar un estado de error al escribir un 1 en el bit correspondiente. Este registro es pegajoso y slo se puede restablecer por PWRGOOD. Borrado del IIO ** ERRST se realiza la limpieza de la pedacitos IIOERRST correspondientes. 3.5.5.22 IIOERRCTL: IIO Core control de errores Este registro controla la comunicacin de IIO errores bsicos internos detectados por el error IIO lgica. Un bit de control de error individual que se borran las mscaras de la notificacin de que un particular, error, el software puede establecer o borrar el bit correspondiente. Este registro es pegajosa y slo puede puede restablecer PWRGOOD. IRPP1ERRCNT Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 2ECh Bit Attr defecto Descripcin 31:8 RV 0h reservados 7 RW1CS 0b Error de desbordamiento del acumulador 0: No se produjo desbordamiento 1: Error de desbordamiento. El nmero de errores no puede ser vlida. 06:00 RW1CS 00h Error Acumulador (contador) Este contador acumula los errores que se producen cuando el tipo de error asociado es seleccionado en el registro ERRCNTSEL. Notas: Este registro se borra y escribe 7Fh. Counter mximo disponible es de 127d (7Fh) IIOERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 300 h Bit Attr defecto Descripcin 31:7 RV 0h reservados 6 RW1CS 0b exceso / insuficiencia de Estado de error (C6) 5 RW1CS 0b Completer Abortar Estado de error (C5) 4 RW1CS 0b Maestro Abortar Estado de error (C4) 3:00 RV 0h reservados IIOERRCTL Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 304H Bit Attr defecto Descripcin 31:7 RV 0h reservados 6 RWS 0b exceso / insuficiencia Error Enable (C6) 5 RWS 0b Completer Anular Error Enable (C5)

4 RWS 0b Maestro Anular Error Enable (C4) 3:00 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 321 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.5.23 IIOFFERRST: IIO Core Fatal Estado FERR 3.5.5.24 IIOFFERRHD [0:3]: IIO Core Fatal FERR Header Log Header almacena la ruta de datos de la informacin del encabezado IIO del error bsico asociada IIO. El encabezado indica que el error se origina a partir de la direccin y del ciclo. 3.5.5.25 IIOFNERRST: IIO Core Fatal Estado NERR 3.5.5.26 IIONFERRST: IIO Core No Fatales Estado FERR 3.5.5.27 IIONFERRHD [0:3]: IIO Core No Fatales FERR Header Log Header almacena la ruta de datos de la informacin del encabezado IIO del error bsico asociada IIO. El encabezado indica que el error se origina a partir de la direccin y del ciclo. IIOFFERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 308h Bit Attr defecto Descripcin 31:7 RV 0h reservados 06:00 ROS-V 00h IIO Core Error Status Log El registro de estado de error indica que la causa de error en el informe del primer error evento. La codificacin indica la posicin del bit correspondiente del error en el registro de estado de error. IIOFFERRHD [0:3] Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 30CH, 310H, 314H, 318h Bit Attr defecto Descripcin 31:0 ROS-V 000000 00h Iniciar sesin de cabezal DWORD 0 Registra el primer DWORD de la cabecera en una condicin de error IIOFNERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 31CH Bit Attr defecto Descripcin 31:7 RV 0h reservados 06:00 ROS-V 00h IIO Core Error Status Log El registro de estado de error indica que la causa de error en el informe del primer error evento. La codificacin indica la posicin del bit correspondiente del error en el registro de estado de error. IIONFERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 320h Bit Attr defecto Descripcin 31:7 RV 0h reservados 06:00 ROS-V 00h IIO Core Error Status Log El registro de estado de error indica que la causa de error en el informe del primer error evento. La codificacin indica la posicin del bit correspondiente del error en el registro de estado de error. Configuracin del procesador de E / S integradas (IIO) Registra 322 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.5.28 IIONNERRST: IIO Core No Fatales Estado NERR 3.5.5.29 IIOERRCNTSEL: IIO Core Seleccin contador de errores 3.5.5.30 IIOERRCNT: IIO Core contador de errores

IIONFERRHD [0:3] Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 324h, 328h, 32Ch, 330h Bit Attr defecto Descripcin 31:0 ROS-V 000000 00h Iniciar sesin de cabezal DWORD 0 Registra el primer DWORD de la cabecera en una condicin de error IIONNERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 334h Bit Attr defecto Descripcin 31:7 RV 0h reservados 06:00 ROS-V 00h IIO Core Error Status Log El registro de estado de error indica que la causa de error en el informe del prximo error evento. La codificacin indica la posicin del bit correspondiente del error en el registro de estado de error. IIOERRCNTSEL Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 33Ch Bit Attr defecto Descripcin 31:7 RV 0h reservados 6 RW 0b exceso / insuficiencia Conde Error Seleccione 5 RW 0b Completer Anular Error Select 4 RW 0b Maestro Anular Error Select 3:00 RV 0h reservados IIOERRCNT Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 340h Bit Attr defecto Descripcin 31:8 RV 0h reservados 7 RW1CS 0b Error de desbordamiento del acumulador 0: No desbordamiento occurred1: Error de desbordamiento. El nmero de errores no puede ser vlida. 06:00 RW1CS 00h Error Acumulador Este contador acumula los errores que se producen cuando el tipo de error asociado es seleccionado en el registro ERRCNTSEL. Notas: Este registro se borra y escribe 7Fh. Mximo contador disponible es 127d (7Fh). Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 323 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.5.31 MIERRST: Varios Estado de error 3.5.5.32 MIERRCTL: Control miscelneo Error 3.5.5.33 MIFFERRST: Varios Fatal primer Estado de error 3.5.5.34 MIFFERRHDR_ [0:3]: Varios Fatal Primera Header Error 0 Iniciar sesin MIERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 380H Bit Attr defecto Descripcin 31:5 RV 0h reservados 4 RW1CS 0b DFx Error inyectado 3 RW1CS 0b VPP estado de error 2 RW1CS 0b JTAG Tap Estado del puerto 1 RW1CS 0b SMBus Estado del puerto (no utilizado) Nunca se establece este bit, puesto que ya no es un dispositivo esclavo SMBus.

0 RW1CS 0b Config Registro Error de paridad MIERRCTL Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 384h Bit Attr defecto Descripcin 31:5 RV 0h reservados 4 RWS 0b DFx Injected Error Habilitar 3 RWS 0b VPP estado de error Activa 2 RWS 0b JTAG Tap Estado Activar puerto 1 RWS 0b SMBus Estado Activar puerto Este bit no tiene ningn efecto. 0 RWS 0b Config Registro Error de paridad Activar MIFFERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 388 nonies Bit Attr defecto Descripcin 31:11 RV 0h reservados 10:00 ROS-V 000h Varios Error Status Log MIFFERRHDR_ [0:3] Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 38Ch, 390H, 394h, 398h Bit Attr defecto Descripcin 31:0 ROS-V 000000 00h Encabezamiento Configuracin del procesador de E / S integradas (IIO) Registra 324 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.5.35 MIFNERRST: Varios Fatal Error siguiente Estado 3.5.5.36 MINFERRST: Varios No-Fatal primer Estado de error 3.5.5.37 MINFERRHDR_ [0:3]: Varios No-Fatal Error Primera Cabecera 0 Iniciar sesin 3.5.5.38 MINNERRST: Varios No-Fatal Error siguiente Estado 3.5.5.39 MIERRCNTSEL: Conde Varios Error Seleccione MIFNERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 39Ch Bit Attr defecto Descripcin 31:11 RV 0h reservados 10:00 ROS-V 000h Varios Error Status Log MINFERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 3A0h Bit Attr defecto Descripcin 31:11 RV 0h reservados 10:00 ROS-V 000h Varios Error Status Log MINFERRHDR_ [0:3] Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 3A4h, 3A8h, 3ACh, 3B0h Bit Attr defecto Descripcin 31:0 ROS-V 000000 00h Encabezamiento MINNERRST Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 3B4h Bit Attr defecto Descripcin 31:11 RV 0h reservados 10:00 ROS-V 000h Varios Error Status Log

MIERRCNTSEL Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 3BCh Bit Attr defecto Descripcin 31:5 RV 0h reservados 4 RW 0b DFx Injected Conde Error Seleccione 3 RW 0b VPP Conde Status Error Seleccione 2 RW 0b JTAG Tap Estado del puerto select count 1 RW 0b SMBus Estado del puerto Conde Select Este bit no tiene ningn efecto. 0 RW 0b Config Registrarse Parity Error Count Seleccione Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 325 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.5.40 MIERRCNT: Todos contra el error 3.5.6 IOxAPIC espacio de configuracin PCI Esta seccin cubre los / registros relacionados OxAPIC I 3.5.6.1 MBAR: IOxAPIC Base Direccin 3.5.6.2 SVID: subsistema ID Vendor MIERRCNT Bus: 0 Dispositivo: 5 Funcin: 2 Desplazamiento: 3C0h Bit Attr defecto Descripcin 31:8 RV 0h reservados 7 RW1CS 0b Error de desbordamiento del acumulador 0: No desbordamiento occurred1: Error de desbordamiento. El nmero de errores no puede ser vlida. 06:00 RW1CS 00h Error Acumulador Este contador acumula los errores que se producen cuando el tipo de error asociado es seleccionado en el registro ERRCNTSEL. Notas: Este registro se borra y escribe 7Fh. Mximo contador disponible es 127d (7Fh). MBAR Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 10h Bit Attr defecto Descripcin 31:12 RW 0h BAR Esta es la direccin base de 32 bits 4KB alineados para los registros asignados en memoria de I / nota OxAPICSide: Los accesos a travs de JTAG puerto mini de registros que apunta el Direccin MBAR, no son cerrada por MSE bit (de PCICMD registro) es conjunto, es decir, aunque poco MSE es un 0, accede a los registros apuntados por direccin MBAR son permitido / completado con normalidad. Estos accesos son accesos de microcdigo interno y JTAG y que se les permita tener acceso a los registros normalmente incluso si este bit est borrar. 11:04 RO 0h reservados 3 RO 0b prefetchable Los registros no son IOxAPIC prefetchable. 02:01 RO Tipo 00b Los registros IOAPIC slo se pueden colocar debajo del sistema 4G espacio de direcciones. 0 RO 0b espacio de memoria Esta Direccin Register Base indica el espacio de memoria. SVID Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 2Cr Bit Attr defecto Descripcin

15:00 RW-O Nmero de Identificacin del proveedor del sistema secundario 8086h. El valor por defecto especifica Intel, pero se puede ajustar a cualquier valor una vez despus de la reposicin. Configuracin del procesador de E / S integradas (IIO) Registra 326 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.6.3 SDID: subsistema ID de dispositivo 3.5.6.4 INTL: Lnea de interrupcin 3.5.6.5 INTPIN: Pin de interrupcin Registrarse - Otros 3.5.6.6 ABAR: I / BAR alternativo OxAPIC SDID Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 2Eh Bit Attr defecto Descripcin 15:00 RW-O nmero de identificacin del dispositivo Subsistema 0000h Asignado por el proveedor de subsistema para identificar el subsistema INTL Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 3Ch Bit Attr defecto Descripcin 07:00 RO 00h lnea de interrupcin N / A para estos dispositivos INTPIN Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 3Dh Bit Attr defecto Descripcin 07:00 RO 00h interrupcin Pin N / D, ya que estos dispositivos no generan ninguna interrupcin en su propia ABAR Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 40h Bit Attr defecto Descripcin 15 RW 0b ABAR Enable Cuando se establece, la gama FECX_YZ00 a FECX_YZFF est habilitado como un acceso alternativo mtodo de los registros IOxAPIC y estas direcciones son reivindicados por el IIO de internos de E / OxAPIC independientemente de la configuracin del bit de MSE en el directorio / config OxAPIC I espacio. Bits 'XYZ' son nota below.Side definida: Los accesos a travs de JTAG puerto mini a registros apuntada por la direccin ABAR, no cerrada por ser este conjunto de bits, que es decir, incluso si este bit es un 0, accede a los registros apuntados por direccin ABAR se permitido / completado con normalidad. Estos accesos son accesos de microcdigo interno y JTAG y que se les permita tener acceso a los registros normalmente incluso si este bit est borrar. 14:12 RO 0h reservados 11:08 RW 0h Base Address [19 16] (XBAD) Estos bits determinan los bits de orden superior de la APIC mapa Direccin E / S. Cuando una direccin de memoria es reconocida por el IIO que coincide con FECX_YZ00-aFECX_YZFF, el IIO responder al ciclo y acceder a la APIC interna de E / S. 07:04 RW 0h Base Address [15 12] (YBAD) Estos bits determinan los bits de orden inferior de la APIC mapa Direccin E / S. Cuando una direccin de memoria es reconocida por el IIO que coincide con FECX_YZ00-aFECX_YZFF, el IIO responder al ciclo y acceder a la APIC interna de E / S. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 327 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.6.7 PMCAP: Capacidades de gestin de energa 3.5.6.8 PMCSR: Control de administracin de energa y estado

03:00 RW 0h Base Address [11 8] (ZBAD) Estos bits determinan los bits de orden inferior de la APIC mapa Direccin E / S. Cuando una direccin de memoria es reconocida por el IIO que coincide con FECX_YZ00-aFECX_YZFF, el IIO responder al ciclo y acceder a la APIC interna de E / S. PMCAP Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 6Ch Bit Attr defecto Descripcin 31:27 RO 0h PME Support Bits 31, 30 y 27 deben fijarse a '1 'para estructuras de puentes PCI-PCI que representan puertos en los complejos de raz. 26 RO Soporte D2 0b I / OxAPIC no admite la administracin de energa D2 estado. 25 D1 0b RO Soporte I / OxAPIC no apoya D1 estado de administracin de energa. 24:22 RO 0h AUX actual 21 RO 0b dispositivo de inicializacin especfico 20 RV 0h Reservados 19 RO 0b Reloj PME Este campo est cableado a 0h, ya que no se aplica a PCI Express. 18:16 RW-O 011b Version Este campo se establece en 3 horas (1.2 compatible con PM) como nmero de versin. Bit es RW-O para hacer la versin 2h encajona OS'es heredados tienen cualquier problema. 15:08 RO 00h Siguiente Capacidad Pointer Esta es la ltima en la capacidad de la cadena y por lo tanto ajustado a 0. 07:00 RO 01h ID capacidad Proporciona la capacidad de ID PM asignado por PCI-SIG. PMCSR Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 70h Bit Attr defecto Descripcin 31:24 RO 00h Data No es relevante para I / OxAPIC 23 RO Bus de alimentacin / Reloj Control de 0h Habilitar No es relevante para I / OxAPIC 22 RO 0h B2/B3 Support No es relevante para I / OxAPIC 21:16 RV 0h reservados 15 RO 0h PME Estado No es relevante para I / OxAPIC 14:13 RO Escala datos 0h No es relevante para I / OxAPIC ABAR Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 40h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 328 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.6.9 RDINDEX: ndice alternativo para leer indirectos E / Registros OxAPIC 3.5.6.10 RDWINDOW: Ventana alternativo para leer indirectos E / Registros OxAPIC 12:09 RO 0h Datos Seleccionar No es relevante para I / OxAPIC 8 RO 0h PME Enable

No es relevante para I / OxAPIC 7:04 RV 0h reservados 3 1b RO No Soft Reset Indica I / OxAPIC no restablece sus registros durante la transicin de D3hot a D0. 2 RV 0h Reservados 01:00 RW-V 0h Poder estatal Este campo de 2 bits se utiliza para determinar el estado de energa actual de la funcin y para establecer un nuevo estado de la alimentacin tambin. 00: D0 01: D1 (no soportado por IOAPIC) 10: D2 (no soportado por IOAPIC) 11: D3_hot Si Software intenta escribir 01 o 10 de este campo, el estado de energa no cambia desde el estado de energa existente (que puede ser o D3hot D0) y tampoco stas bits1: 0 valor de cambio. Cuando en el estado D3hot, I / OxAPIC se a) responder al nico tipo 0 transacciones de configuracin especficas en el dispositivo de espacio de configuracin, cuando se encuentra en estado D3hot c) no responder a la memoria (es decir, estado D3hot es equivalente a MSE), accesos a la regin mbar (nota: regin ABAR acceso siguen pasando en D3hot estado, si est activado) d) no generar ningn MSI escribe RDINDEX Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 80h Bit Attr defecto Descripcin 07:00 ndice 0h RW Cuando PECI / JTAG quiere leer los registros de listos para el consumo indirecto de E / OxAPIC, este registro se utiliza para apuntar a el ndice del registro indirecto, tal como se define en la E / Espacio de memoria indirecta OxAPIC. Software escribe a este registro y luego hace un lectura del registro RDWINDOW para leer el contenido en ese index.Note h / w hace no excluye el software de acceso a este registro a travs del interfaz coherente, pero eso no es lo que este registro se define para. RDWINDOW Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 90h Bit Attr defecto Descripcin 31:0 RO 0h ventana Cuando SMBUS / JTAG lee este registro, los datos contenidos en el registro indirecto apuntada por el registro RDINDEX se devuelve en la lectura. PMCSR Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 70h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 329 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.6.11 IOAPICTETPC: IOxAPIC entrada de tabla de destino de control programable 3.5.6.12 IOADSELS0: DSELS IOxAPIC Regstrate 0 IOAPICTETPC Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: A0h Bit Attr defecto Descripcin 31:17 RV 0h reservados 16 RW 0b Intel QuickData Tecnologa Canal 0 INTA Asignacin de interrupciones

0: src / int se conecta a la entrada de la tabla IOAPIC 7 1: src / int se conecta a la entrada de la tabla IOAPIC 23 15:13 RV 0h reservados 12 RW 0b NTB interrupcin Asignacin 0: src / int se conecta a la entrada de la tabla IOAPIC 16 1: src / int se conecta a la entrada de la tabla IOAPIC 23 11 RV 0h Reservados 10 RW 0b puerto 3c INTB interrupcin Asignacin 0: src / int se conecta a la entrada de la tabla IOAPIC 21 1: src / int se conecta a la entrada de la tabla IOAPIC 19 9 RV 0h Reservados 8 RW 0b Puerto 3a INTB interrupcin Asignacin 0: src / int se conecta a la entrada de la tabla IOAPIC 20 1: src / int se conecta a la entrada de la tabla IOAPIC 17 7 RV 0h Reservados 6 RW 0b Puerto 2c INTB interrupcin Asignacin 0: src / int se conecta a la entrada de la tabla IOAPIC 13 1: src / int se conecta a la entrada de la tabla IOAPIC 11 5 RV 0h Reservados 4 RW 0b Puerto 2a INTB interrupcin Asignacin 0: src / int se conecta a la entrada de la tabla IOAPIC 12 1: src / int se conecta a la entrada de la tabla IOAPIC 9 3:01 RV 0h reservados 0 RW 0b Puerto 0 INTB Asignacin de interrupciones 0: src / int se conecta a la entrada de la tabla IOAPIC 1 1: src / int se conecta a la entrada de la tabla IOAPIC 3 IOADSELS0 Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 288h Bit Attr defecto Descripcin 31:29 RV 0h reservados 28 RWS 0b SW2IPC AER negativo Mask Edge 27 RWS 0b SW2IPC AER Evento Select 26:0 RWS 0h gttcfg2SIpcIOADels0 gttcfg2SIpcIOADels0 [26:0] Configuracin del procesador de E / S integradas (IIO) Registra 330 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.6.13 IOADSELS1: DSELS IOxAPIC Registro 1 3.5.6.14 IOINTSRC0: IO interrupcin Fuente Registrarse 0 IOADSELS1 Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 28Ch Bit Attr defecto Descripcin 31:18 RV 0h reservados 17:00 RWS 0h gttcfg2SIpcIOADels1 gttcfg2SIpcIOADels1 [17:00] IOINTSRC0 Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 2A0h Bit Attr defecto Descripcin 31:0 RW-V 000000 00h Interrumpir Fuente 0

fuente de interrupcin bits 31: INTD Puerto 3b 30: INTC Puerto 3b 29: INTB 3b Puerto 28: INTA 3b Puerto 27: INTD Puerto 3a 26: INTC Puerto 3a 25: INTB Puerto 3a 24: INTA Puerto 3a 23: INTD Puerto 1b 22: INTC Puerto 1b 21: INTB puerto 1b 20: INTA Puerto 1b 19: INTD Puerto 1a 18: INTC Puerto 1a 17: INTB puerto 1a 16: INTA Puerto 1a 15: INTD Puerto 2d 14: INTC Puerto 2d 13: INTB puerto 2d 12: INTA Puerto 2d 11: INTD Puerto 2c 10: INTC Puerto 2c 9: INTB puerto 2c 8: INTA Puerto 2c 7: INTD Puerto 2b 6: INTC Puerto 2b 5: INTB puerto 2b 4: INTA Puerto 2b 3: INTD Puerto 2a 2: INTC Puerto 2a 1: INTB puerto 2a 0: INTA Puerto 2a Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 331 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.6.15 IOINTSRC1: IO interrupcin Fuente Registro 1 3.5.6.16 IOREMINTCNT: Remote Conde interrupcin IO 3.5.6.17 IOREMGPECNT: Remote Conde GPE IO IOINTSRC1 Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 2A4h Bit Attr defecto Descripcin 31:21 RV 0h reservados 20:00 RW-V 000000 h Interrumpir Fuente 1 fuente de interrupcin bits 20: INTA Puerto raz Core 19: INTB KT ME 18: INTC ME IDE-R 17: ME HECI INTD

16: INTA ME HECI 15: INTD Intel QuickData Tecnologa 14: INTC Intel QuickData Tecnologa 13: INTB Intel QuickData Tecnologa 12: INTA Intel QuickData Tecnologa 11: INTD Puerto 0/DMI 10: INTC Puerto 0/DMI 9: INTB puerto 0/DMI 8: INTA Puerto 0/DMI 7: INTD Puerto 3d 6: INTC Puerto 3d 5: INTB puerto 3d 4: INTA Puerto 3d 3: INTD puerto 3c 2: INTC puerto 3c 1: INTB puerto 3c 0: INTA puerto 3c IOREMINTCNT Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 2A8h Bit Attr defecto Descripcin 31:24 RW 0h REM_INT_D_CNT Nmero de alarmas remotas D recibi 23:16 RW 0h REM_INT_C_CNT Nmero de alarmas remotas C recibi 15:08 RW 0h REM_INT_B_CNT Nmero de alarmas a distancia B recibi 07:00 RW 0h REM_INT_A_CNT Nmero de alarmas remotas A recibi IOREMGPECNT Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 2ACh Bit Attr defecto Descripcin 31:24 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 332 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.6.18 IOXAPICPARERRINJCTL: IOxAPIC Parity Error de Control de Inyeccin 3.5.6.19 FAUXGV: FauxGV 3.5.7 E / OxAPIC registros de memoria asignados I / OxAPIC tiene un espacio asignado de memoria directa. Un ndice / par de registros de datos se encuentra dentro de la regin mapeada memoria dirigida y se utiliza para acceder a la tabla de redireccin entradas. proporciona los registros de memoria asignados directos de la I / OxAPIC. Las compensaciones se muestra en la tabla son de la direccin de base, ya sea en ABAR o MBAR o ambos. Accede a las direcciones ms all de 40 h volver todos 0s. Tenga en cuenta que slo se refiere al desplazamiento de 0xFF se puede acceder a travs del registro ABAR mientras que las compensaciones de hasta 0xFFF se puede acceder a travs de MBAR. DWORD Slo lee y alineado se permite escribir hacia el espacio de memoria de E / OxAPIC. Cualesquiera otros accesos resultarn en un error. 23:16 RW 0h REM_HPGPE_CNT Nmero de HPGPEs remotas recibi 15:08 RW 0h REM_PMGPE_CNT Nmero de PMGPEs remotas recibi

07:00 RW 0h REM_GPE_CNT Nmero de GPES remotas recibi IOXAPICPARERRINJCTL Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 2C0h Bit Attr defecto Descripcin 31 RWS 0b EIE 30 RWS 0b EIRFS 29:26 RV 0h reservados 25:24 RWS 0b BFS bfs [01:00] 23:22 RV 0h reservados 21:18 RWS 0b reservados [3 0] 17:04 RV 0h reservados 03:00 RWS 0b PF pf [03:00] FAUXGV Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 2C4h Bit Attr defecto Descripcin 31:1 RV 0h reservados 0 RWS-L 0b Faux GV Habilitar Habilitar Faux GV IOREMGPECNT Bus: 0 Dispositivo: 5 Funcin: 4 Desplazamiento: 2ACh Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 333 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra I / Memoria directa OxAPIC asignada Registros INDX 0h 4h 8h Ch. WNDW 10h 14h 18h 1Cr PAR 20h 24h 28h 2Cr 30h 34h 38h 3Ch EOI 40h 44h 48h 4 canales 50h 54h

58h 5Ch 60h 64h Configuracin del procesador de E / S integradas (IIO) Registra 334 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.7.1 INDX: ndice El registro de ndice se seleccionar el que aparece registro indirecto en la ventana de registro para ser manipulado por el software. Software programar este registro para seleccionar la APIC registro interno. Tabla 3-35. I / Registros OxAPIC indexadas (redireccin de entradas de la tabla) - VENTANA 0 Registrarse Table Mapa BCFG ARBID VER APICID 0h 80h 4h 84h 8h 88h Ch. 8Ch RTH1 RTL1 RTH0 RTL0 10h 90h RTH3 RTL3 Rth2 RTL2 14h 94h RTH5 RTL5 RTH4 RTL4 18h 98h RTH7 RTL7 RTH6 RTL6 1Cr 9Ch RTH9 RTL9 RTH8 RTL8 20h A0h RTH11 RTL11 RTH10 RTL10 24h A4h RTH13 RTL13 RTH12 RTL12 28h A8h RTH15 RTL15 RTH14 RTL14 2Cr ACh RTH17 RTL17 RTH16 RTL16 30h B0h RTH19 RTL19 RTH18 RTL18 34h B4h RTH21 RTL21 RTH20 RTL20 38h B8h RTH23 RTL23 RTH22 RTL22 3Ch BCH 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 335 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.7.2 WNDW: Ventana 3.5.7.3 PAR: PAR 3.5.7.4 EOI: EOI

INDX Bus: 0 Dispositivo: 5 Funcin: 4 MMIO BAR: MBAR Offset: 0h Bit Attr defecto Descripcin 07:00 RW-L ndice 00h Registro indirecto de acceder. Notas: Encerrado en estado D3hot WNDW Bus: 0 Dispositivo: 5 Funcin: 4 MMIO BAR: MBAR Offset: 10h Bit Attr defecto Descripcin 31:0 RW LV-000000 Datos de 00h a escribir en el registro indirecto en escrituras, y la ubicacin de los datos ledos del el registro indirecto sobre la lee. Notas: Encerrado en estado D3hot PAR Bus: 0 Dispositivo: 5 Funcin: 4 MMIO BAR: MBAR Offset: 20h Bit Attr defecto Descripcin 07:00 RO 0h Pin asercin Registrarse IIO no permite que se escribe en el PAR para causar interrupciones MSI. EOI Bus: 0 Dispositivo: 5 Funcin: 4 MMIO BAR: MBAR Offset: 40h Bit Attr defecto Descripcin 07:00 RW-L 00h EOI El registro EOI est presente para proporcionar un mecanismo para convertir de forma eficiente nivel interrupciones de flanco que inicia interrupciones MSI. Cuando se emite una escritura en este registro, el I / O (x) APIC comprobar los 8 bits inferiores por escrito a este registro y compararlo con el campo vectorial para cada entrada en la tabla de redireccin de entrada / salida. Cuando un partido es encuentra, el bit Remote_IRR para que se borrar I / O Entrada redireccin. Tenga en cuenta que si mltiples entradas de redireccin de E / S, por cualquier razn, asignar el mismo vector, cada uno de los las entradas tendrn el bit Remote_IRR restablecer a '0 '. Esto har que el correspondiente E / entradas OxAPIC volver a muestrear sus entradas de interrupcin de nivel y si Todava se hacen valer, causar ms interrupciones MSI (s) (si es desenmascarado) que volver a establecer el bit Remote_IRR. Notas: Encerrado en estado D3hot Configuracin del procesador de E / S integradas (IIO) Registra 336 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.7.5 APICID: APICID Este registro identifica de forma exclusiva un APIC en el sistema. Este registro no es utilizado por los OS'es todava se implementa ms y en el hardware debido FUD. 3.5.7.6 VER: Versin Este registro identifica de forma exclusiva un APIC en el sistema. Este registro no es utilizado por los OS'es todava se implementa ms y en el hardware debido FUD. 3.5.7.7 ARBID: ID Arbitraje Se trata de un registro legado prorrogado del da de la entrega de interrupcin bus serial. Este

registro no tiene sentido en IIO. Es simplemente un seguimiento del registro APICID para la compatibilidad razones. APICID Bus: 0 Dispositivo: 5 Funcin: 4 MMIO BAR: WINDOW_0 Offset: 0h Bit Attr defecto Descripcin 27:24 RW 0b APICID Permite hasta 16 IDs APIC nicos en el sistema. 23:00 RV 0h reservados 7:28 RV 0h reservados VER Bus: 0 Dispositivo: 5 Funcin: 4 MMIO BAR: WINDOW_0 Offset: 1h Bit Attr defecto Descripcin 23:16 RO 17h mximo de entradas de redireccin Este es el nmero de entrada de la entrada ms alta en la tabla de redireccin. Es igual a el nmero de entradas de interrupcin menos uno. Este campo est cableado a 17h para indicar las interrupciones 24. 15 RO 0b IRQ asercin Registrarse Apoyado Este bit se establece en 0 para indicar que esta versin de la OxAPIC I / no implementa la aseveracin de IRQ registro y no permite que los dispositivos PCI que escriban a ella para causar interrumpe. 14:08 RV 0h reservados 07:00 RO 20h Version Esto identifica la versin de la aplicacin. Este campo est cableado a 20h indicar este es un I / OxAPIC. 7:24 RV 0h reservados ARBID Bus: 0 Dispositivo: 5 Funcin: 4 MMIO BAR: WINDOW_0 Offset: 2h Bit Attr defecto Descripcin 27:24 RO 0b Arbitraje ID Slo un seguimiento del registro APICID. 23:00 RV 0h reservados 7:28 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 337 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.7.8 BCFG: configuracin de arranque 3.5.7.9 RTL [doce y veintitrs]: La redireccin de la tabla baja DWORD La informacin contenida en este registro junto con la redireccin Tabla High registro DWORD es utilizado para construir la interrupcin de MSI. No es uno de estos pares de registros para todos los interrumpir. La primera interrupcin tiene la redireccin registra en 10h offset. La segunda interrumpir a las 12h, en tercer lugar a las 14h, etc, hasta la interrupcin final (interrupcin 23) a 3Eh. BCFG Bus: 0 Dispositivo: 5 Funcin: 4 MMIO BAR: WINDOW_0 Offset: 3h Bit Attr defecto Descripcin 7:01 RV 0h reservados 0 configuracin de arranque 1b RW Este bit es un Default1 para indicar el modo de entrega de FSB. Un valor de 0 no tiene efecto. Su

dej como RW por razones de compatibilidad de software. RTL [doce y veintitrs] Bus: 0 Dispositivo: 5 Funcin: 4 MMIO BAR: WINDOW_0 Offset: 10h Bit Attr defecto Descripcin 17 RW 0b Desactivar Flushing Este bit no tiene sentido en IIO. Este bit R / W por razones de compatibilidad de software slo 16 RW Mscara 1b Cuando est desactivada, una afirmacin borde o nivel (segn el bit 15 en este registro) en los correspondientes resultados de entrada de interrupcin en la entrega de una interrupcin MSI utilizando el contenido de la entrada alta / baja mesa reorientacin correspondiente. Cuando se establece, una ventaja o el nivel de la entrada de interrupcin correspondiente no causa interrupciones MSI y ningn Las interrupciones de MSI se llevan a cabo en espera, as (es decir, si una interrupcin borde afirm cuando se establece el bit de mscara, no hay interrupcin de MSI se enva y el hardware no se recordar el caso de causar un MSI despus, cuando se borra la mscara). Cuando se establece, afirmacin / deassertion de las correspondientes causas de interrupcin de entrada Afirme / Deassert_INTx mensajes que se enviarn a la herencia ICH, siempre que el 'Desactivar PCI INTx enrutamiento a poco ICH 'es clara. En este ltimo caso se establece, Afirme / Deassert_INTx mensajes no se envan a la ICH legado. Cuando bit de mscara pasa de 1 a 0 para una entrada y la entrada est programada para nivel de entrada, la entrada es muestreada y si afirmado, se enva un MSI. Adems, si un Assert_INTx mensaje fue enviado con anterioridad a la herencia ICH / interna-coalescencia lgica, en nombre de la entrada, cuando el bit de mscara es claro, entonces un Deassert_INTx evento est programado en nombre de la entrada (si este evento resulta en una Mensaje Deassert_INTx al legado ICH depende de si haba otras mensajes Deassert_INTx pendientes de otras fuentes). Cuando el bit de mscara va de 0 a 1, y la entrada de interrupcin correspondiente ya se afirma, una Caso Assert_INTx est prevista para el nombre de la entrada. Tenga en cuenta sin embargo que si el interrupcin se deasserted cuando las transiciones de bit de 0 a 1, es un Deassert_INTx no prevista en nombre de la entrada. 15 Trigger Mode 0b RW Este campo indica el tipo de seal en la entrada de interrupcin que activa una interrumpir. 0 indica borde sensible, 1 indica el nivel sensible. 14 RO 0b remoto IRR Este bit se utiliza para el nivel de interrupciones provocadas, su significado no est definido para el borde interrumpe activado. Para las interrupciones provocadas nivel, este bit se establece cuando un MSI interrupcin ha sido emitido por la I / OxAPIC en la estructura del sistema (donde se seala que si BME es poco clara o cuando se establece el bit de mscara, no hay nuevas interrupciones MSI no puede ser generado y este bit no puede pasar de 0 a 1 en estas condiciones). Se restablece (Si est configurado) cuando se recibe un mensaje de EOI de un APIC local con la adecuada nmero de vector, momento en el que la entrada de interrupcin de nivel correspondiente a la entrada se vuelve a muestrear causando una ms interrupcin MSI (si se establecen otras bits de habilitacin) y causando este bit a activar de nuevo. Configuracin del procesador de E / S integradas (IIO) Registra 338 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.7.10 RTH [doce y veintitrs]: Tabla redireccin de alta DWORD 13 RW 0b interrupcin de entrada Patilla Polaridad 0 = activo alto, 1 = bajo activo. Estrictamente hablando, esto poco tiene ningn significado en IIO desde la asercin / messages Deassert_INTx estn al mismo nivel en minsculas. Sin embargo, el ncleo de E /

Lgica OxAPIC que se reutiliza de PXH podra ser construido para usar este bit para determinar la polaridad correcta. La mayora de OS'es hoy slo admiten bajo entradas de interrupcin activos para Dispositivos PCI. Teniendo en cuenta que, se espera que el sistema operativo para programar un 1 en este registro y por lo que las seales de alambre virtuales "internos" en el IIO necesitan estar bajo activo, es decir, 0 = afirmada y 1 = deasserted. 12 RO estado de entrega 0b Cuando el modo de disparo se establece en el nivel y la entrada es desenmascarado, este bit indica el estado de la alarma de nivel, es decir, 1b interrupcin si se afirma otra cosa 0b. Cuando el modo de disparo est ajustado en el nivel, pero la entrada est enmascarado, este bit es siempre 0b. Este bit siempre 0b cuando el modo de disparo se establece en el borde. 11 RW Modo Destino 0b 0 - Physical1 - Lgico 10:08 RW Modo de entrega 0b Este campo especifica cmo los APIC enumerados en el campo de destino deben actuar en recepcin de la interrupcin. Ciertos modos de entrega slo funcionarn como es debido cuando se utiliza junto con un modo de activacin especfica. Las codificaciones son: 000 Fijo: Modo de disparo puede ser borde o nivel. Examine poco TM de determinar. 001 - Prioridad ms baja: Modo de disparo puede ser borde o nivel. Examine poco TM de determinar. 010 - SMI / PMI: Modo de disparo es siempre el borde y poco TM se ignora. 011 - Reservado 100 - NMI. Modo de disparo es siempre el borde y TM bit se ignora. 101 - INIT. Modo de disparo es siempre el borde y TM bit se ignora. 110 - Reservado 111 - extinto. Modo de disparo es siempre el borde y TM bit se ignora. 07:00 RW 0h Vector Este campo contiene el vector de interrupcin de esta interrupcin 7:18 RV 0h reservados RTH [doce y veintitrs] Bus: 0 Dispositivo: 5 Funcin: 4 MMIO BAR: WINDOW_0 Offset: 11h Bit Attr defecto Descripcin 31:24 RW 00h Destino ID Son bits [19:12] de la direccin de MSI. 23:16 RW 00h Extended ID Destino Estos bits se convierten en bits [11:04] de la direccin de MSI. 15:00 RV 0h reservados 7:32 RV 0h Reservados RTL [doce y veintitrs] Bus: 0 Dispositivo: 5 Funcin: 4 MMIO BAR: WINDOW_0 Offset: 10h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 339 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8 Intel VT-d memoria mapeada Registrarse Intel VT-d registros estn dirigidas utilizando alineados dword o alineados QWORD accesos. Cualquier combinacin de bits se permite dentro de un dword o QWORD acceso. El Intel VT-d motor reasignar registros correspondiente al puerto no iscrono representado por Dispositivo 0, ocupan los primeros 4 K de desplazamiento a partir de la direccin base definida por VTBAR registro. El VT-d Isochronous registros motor Intel reasignacin ocupa el segundo

4 K de desplazamiento a partir de la direccin base. Figura 3-3. Direccin base de Intel VT-d Reasignar Motores No Isoch Intel VT-d Isoch Intel VT-d VT_BAR VT_ BAR + 8KB total VT_ BAR + 4KB Configuracin del procesador de E / S integradas (IIO) Registra 340 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Tabla 3-36. Intel VT-d memoria asignada Registros - 0x00 - 0xFF (VTD0) VTD0_VERSION 0h VTD0_INV_QUEUE_HEAD 80h 4h 84h VTD0_CAP 8h VTD0_INV_QUEUE_TAIL 88h Ch. 8Ch VTD0_EXT_CAP 10h VTD0_INV_QUEUE_ADD 90h 14h 94h VTD0_GLBCMD 18h 98h VTD0_GLBSTS 1Cr VTD0_INV_COMP_STATUS 9Ch VTD0_ROOTENTRYADD 20h VTD0_INV_COMP_EVT_CTL A0h 24h VTD0_INV_COMP_EVT_DATA A4h VTD0_CTXCMD 28h VTD0_INV_COMP_EVT_ADDR A8h 2Cr ACh 30h B0h VTD0_FLTSTS 34h B4h VTD0_FLTEVTCTRL 38h VTD0_INTR_REMAP_TABLE_BASE B8h VTD0_FLTEVTDATA 3Ch BCH VTD0_FLTEVTADDR 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h

VTD0_PMEN 64h E4H VTD0_PROT_LOW_MEM_BASE 68h E8h VTD0_PROT_LOW_MEM_LIMIT 6Ch ECh VTD0_PROT_HIGH_MEM_BASE 70h F0h 74h F4H VTD0_PROT_HIGH_MEM_LIMIT 78h F8h FCh 7CH Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 341 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra Tabla 3-37. Intel VT-d registros de memoria asignados - 0x100 - 0x1FC (VTD0) VTD0_FLTREC0_GPA 100h 180h 104h 184h VTD0_FLTREC0_SRC 108h 188 H 10CH 18CH VTD0_FLTREC1_GPA 110h 190h 114h 194h VTD0_FLTREC1_SRC 118h 198h 11CH 19Ch VTD0_FLTREC2_GPA 120h 1A0h 124H 1A4h VTD0_FLTREC2_SRC 128H 1A8h 12Ch 1ACh VTD0_FLTREC3_GPA 130h 1B0h 134h 1B4h VTD0_FLTREC3_SRC 138H 1B8h 13CH 1BCh VTD0_FLTREC4_GPA 140h 1C0h 144h 1C4h VTD0_FLTREC4_SRC 148h 1C8h 14Ch 1CCh VTD0_FLTREC5_GPA 150h 1D0h 154H 1D4h VTD0_FLTREC5_SRC 158h 1D8h 15CH 1DCh VTD0_FLTREC6_GPA 160h 1E0h

164h 1E4h VTD0_FLTREC6_SRC 168h 1E8h 16Ch 1ECh VTD0_FLTREC7_GPA 170h 1F0h 174H 1F4h VTD0_FLTREC7_SRC 178h 1F8h 17Ch 1FCh Configuracin del procesador de E / S integradas (IIO) Registra 342 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Tabla 3-38. Intel VT-d registros de memoria asignados - 0x200 - 0x2FC (VTD0), 0x1200 0x12FC (VTD1) VTD0_INVADDRREG 280h 200h 204h 284h VTD0_IOTLBINV 208H 288h 20CH 28Ch 210h 290h 214h 294h 218H 298H 21CH 29Ch 220h 2A0h 224H 2A4h 228H 2A8h 22CH 2ACh 230h 2B0h 234H 2B4h 238H 2B8h 23Ch 2BCh 240h 2C0h 244H 2C4h 248h 2C8h 24CH 2CCh 250h 2D0h 254H 2D4h 258h 2D8h 25Ch 2DCh 260h 2E0h 264H 2E4h 268h 2E8h 26CH 2ECh 270H 2F0h 274h 2F4h 278h 2F8h 27CH 2FCh Tabla 3-39. Intel VT-d memoria mapeada Registros-1000-11FC (VTD1) (hoja 1 de 2) VTD1_VERSION 1000h

VTD1_INV_QUEUE_HEAD 1080h 1004H 1084h VTD1_CAP 1008H VTD1_INV_QUEUE_TAIL 1088h 100Ch 108Ch VTD1_EXT_CAP 1010h VTD1_INV_QUEUE_ADD 1090H 1014h 1094h VTD1_GLBCMD 1018h 1098H VTD1_GLBSTS 101Ch VTD1_INV_COMP_STATUS 109Ch Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 343 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra VTD1_ROOTENTRYADD 1020H VTD1_INV_COMP_EVT_CTL 10A0h 1024H VTD1_INV_COMP_EVT_DATA 10A4h VTD1_CTXCMD 1028H VTD1_INV_COMP_EVT_ADDR 10A8h 102Ch 10ACh 1030H 10B0h VTD1_FLTSTS 1034h 10B4h VTD1_FLTEVTCTRL 1038h VTD1_INTR_REMAP_TABLE_BASE 10B8h VTD1_FLTEVTDATA 103Ch 10BCh VTD1_FLTEVTADDR 1040H 10C0h 1044h 10C4h 1048H 10C8h 104Ch 10CCh 1050H 10D0h 1054h 10D4h 1058h 10D8h 105Ch 10DCh 1060H 10E0h VTD1_PMEN 1064h 10E4h VTD1_PROT_LOW_MEM_BASE 1068H 10E8h VTD1_PROT_LOW_MEM_LIMIT 106Ch 10ECh VTD1_PROT_HIGH_MEM_BASE 1070h 10F0h 1074h 10F4h VTD1_PROT_HIGH_MEM_LIMIT 1078h 10F8h 107CH 10FCh

Tabla 3-40. Intel VT-d registros de memoria asignados - 0x1100 - 0x11FC (VTD1) (Hoja 1 de 2) VTD1_FLTREC0_GPA 1100h 1180h 1104h 1184h VTD1_FLTREC0_SRC 1108h 1188h 110ch 118Ch 1110h 1190h 1114h 1194h 1118h 1198h 111Ch 119Ch 1120H 11A0h 1124h 11A4h 1128h 11A8h 112Ch 11ACh 1130h 11B0h 1134h 11B4h 1138h 11B8h 113Ch 11BCh Tabla 3-39. Intel VT-d memoria mapeada Registros-1000-11FC (VTD1) (hoja 2 de 2) Configuracin del procesador de E / S integradas (IIO) Registra 344 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.1 VTD0_VERSION: Nmero de versin 3.5.8.2 VTD0_CAP: Intel VT-d Capacidades 1140h 11C0h 1144h 11C4h 1148h 11C8h 114Ch 11CCh 1150h 11D0h 1154h 11D4h 1158h 11D8h 115Ch 11DCh 1160h 11E0h 1164h 11E4h 1168h 11E8h 116Ch 11ECh 1170h 11F0h 1174h 11F4h 1178h 11F8h 117Ch 11FCh VTD0_VERSION Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 0h Bit Attr defecto Descripcin 31:8 RV 0h reservados 07:04 RO 1h Revisin Mayor 03:00 RO 0h revisin menor VTD0_CAP Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR

Offset: 8h Bit Attr defecto Descripcin 63:56 RV 0h reservados 55 RO 1b DMA Leer Drenaje Intel Xeon E5 Familia soporta hardware de drenaje basado 54 RO 1b DMA Escribir Drenaje Intel Xeon E5 Familia apoya escritura basada en hardware que drenan 53:48 RO 12h MAMV Intel Xeon E5 Familia de Productos apoyo valor MAMV de 12h (hasta 1G pginas sper). 47:40 RO 07h Nmero de registro de faltas Registros Intel Xeon E5 Familia apoya 8 registro de faltas registros 39 RO 1b Pgina invalidacin selectiva Apoyado en el IIO Tabla 3-40. Intel VT-d registros de memoria asignados - 0x1100 - 0x11FC (VTD1) (hoja 2 de 2) Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 345 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.3 VTD0_EXT_CAP: Extended Intel VT-d de capacidad 38 RV 0h Reservados 37:34 RWO 3h Sper Pgina de Soporte 2 MB, 1G compatible. 33:24 RO 10h grabacin Fault Registrarse Offset Registros de fallo son compensados en 100h 23 RW-O 0b ISCRONO Reasignacin del motor tiene soporte ISCRONO. Nota: Este bit sola ser para "La separacin espacial". Esto ya no es el caso. 22 RWO 1b ZLR ZLR: Zero-longitud peticiones de DMA a escribir-slo las pginas compatibles. 21:16 RO 2Fh MGAW Este registro est establecido por Intel Xeon E5-Familia de Productos segn la configuracin del registro GPA_LIMIT. El valor es el mismo tanto para el Azalia y no Motores Azalia. Esto se debe a la traduccin para Azalia se ha extendido a ser 4 niveles (en lugar de 3). 15:13 RV 0h reservados 12:08 RO 04h Sagaw Apoya a pie de 4 niveles, tanto Azalia y motores no azalia. 7 CM 0b RO Intel Xeon E5 Familia Producto no almacena en cach las pginas no vlidas. Este bit debe estar siempre a 0 en HW. Se puede establecer en uno cuando estamos haciendo software de virtualizacin Intel VT-d. 6 RO 1b Soporte PHMR Intel Xeon E5 Familia apoya gama alta memoria protegida 5 RO 1b Soporte PLMR Intel Xeon E5 Familia apoya gama baja memoria protegida 4 RO 0b RWBF N / A para el procesador Intel Xeon E5 Familia de Productos 3 RO 0b registro de fallos Avanzada Intel Xeon E5 Familia Producto no admite el registro de fallos avanzada 02:00 RO 010b nmero de dominios compatibles

Intel Xeon E5 Familia apoya 256 dominios con 8 bits de dominio Identificacin VTD0_EXT_CAP Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 10h Bit Attr defecto Descripcin 63:24 RV 0h reservados 23:20 RO Fh mxima Handle Mask Valor IIO respalda los 16 trozos de mango est enmascarado. Nota IIO siempre realiza mundial interrumpir la invalidacin de entrada de cualquier comando de invalidacin de cach de interrupcin y H / W nunca se ve en el valor de la mscara. 19:18 RV 0h reservados 17:08 RO Unidad invalidacin 20h Offset IIO tiene la invalidacin se registra en 200h desplazamiento VTD0_CAP Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 8h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 346 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.4 VTD0_GLBCMD: Comando Global 7 RWO 1b Snoop control 0: Hardware no admite 1-ajuste del campo de SNP en las entradas de la tabla de pginas. 1: hardware soporta el 1-configuracin del campo de SNP en las entradas de la tabla de pginas. IIO respalda snoop reemplazar slo para el motor VT-d no ISCRONO Intel 6 RO Pass 1b a travs IIO respalda pasar. 5 1b RO reservados 4 RO 1b IA32 Extended modo de interrupcin IIO soporta el modo de interrupcin prolongada 3 RWO 1b interrupcin de reasignacin de Apoyo IIO respalda esta 2 RW-O 1b apoyo TLB Device IIO respalda ATS para el motor VT-d no ISCRONO Intel. 1 RWO 1b apoyo invalidacin cola IIO respalda esta 0 RW-O 0b Soporte Coherencia BIOS puede escribir en este bit para indicar al hardware o bien espiar o no-snoop la DMA / estructuras de tabla de interrupcin en la memoria (root / contexto / pd / pt / IRT). Tenga en cuenta que esta Se espera poco que siempre se pone a 0 para el Intel motor y VT-d Azalia programacin slo se proporciona para ese motor por motivos de depuracin. VTD0_GLBCMD Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 18h Bit Attr defecto Descripcin 31 RW 0b Traduccin Habilitar Software escribe en este campo para solicitar hardware para activar / desactivar DMAremapping hardware.0: Desactivar hardware DMA-reasignacin 1: Habilitar hardware DMA-reasignacin Hardware informa del estado de la traduccin permitir la operacin a travs de los TES

campo en el registro de la situacin mundial. Antes de habilitar (o re-habilitar) DMAremapping hardware a travs de este campo, el software debe: - Configuracin de las estructuras DMA-reasignacin en la memoria - Lave los buffers de escritura (a travs del campo WBF), si enrojecimiento bfer de escritura se presenta como requerida. - Ajuste el puntero de la tabla raz de la entrada en hardware (a travs del campo SRTP). - Realizar invalidacin global del contexto-cache y mundial invalidacin de IOTLB - Si el fallo avanzada registro apoyado, puntero del registro de fallos de configuracin (a travs del campo SFL) y permitir el registro de fallos avanzado (a travs del campo EAFL). Puede haber peticiones de DMA activos en la plataforma cuando el software actualiza este campo. Hardware debe activar o desactivar la lgica de reasignacin slo determinista lmites de la transaccin, por lo que cualquier transaccin en curso est supeditada a reasignacin o no en absoluto. VTD0_EXT_CAP Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 10h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 347 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 30 RW 0b Set Tabla Pointer Root Software establece este campo para establecer / actualizar el puntero de la tabla raz de entrada utilizado por de hardware. El puntero de la tabla raz de entrada se especifica a travs de la tabla Root-entrada Register.Hardware Direccin informa del estado de la raz del conjunto de puntero de la tabla operacin a travs del campo RTPS en el registro de estado global. La tabla raz operacin de conjunto puntero se debe realizar antes de habilitar o volver a habilitar (despus desactivacin) DMA hardware reasignacin. Despus de una operacin de conjunto puntero de la tabla raz, el software debe invalidar el mundo cache contexto mundial seguido de invalidar de IOTLB. Esto es necesario para asegurar hardware utiliza slo las estructuras reasignacin referencia la nueva tabla raz puntero y no las entradas en cach obsoletos. Mientras hardware DMA-reasignacin es activa, el software pueda actualizar el puntero de la tabla raz a travs de este campo. Sin embargo, a asegurar vlida en vuelo DMA peticiones se reasignan determinista, el software debe asegurarse de que las estructuras de las que hace referencia el nuevo puntero de la tabla raz son programado para proporcionar los mismos resultados de reasignacin como las estructuras de referencia por el puntero de la tabla raz anterior. Borrar este bit no tiene efecto. 29 RO 0b Set Pointer Registro de Fallas N / A Intel Xeon E5 Familia de Productos 28 0b RO habilitar el registro de fallas avanzada N / A Intel Xeon E5 Familia de Productos 27 0b RO Escriba Buffer Flush N / A Intel Xeon E5 Familia de Productos 26 RW 0b invalidacin cola Activa Software escribe en este campo para habilitar cola invalidations.0: Desactivar cola invalidaciones. En este caso, invalidaciones deben ser realizadas a travs del Contexto Unidad de mando y invalidacin IOTLB registros. 1: Activa el uso de invalidaciones en cola. Una vez activada, todos invalidaciones deben ser presentarse a travs de la cola de invalidacin y los registros de invalidacin no puede ser utilizado hasta la traduccin ha sido desactivada. La direccin de la cola invalidacin registro

debe ser inicializado antes de habilitar la invalidacin en cola. Tambin el software debe hacer Asegrese de que todas las invalidaciones presentados antes a travs de la interfaz de registro son completado antes de activar la interfaz de invalidacin en cola. Hardware informa del estado de invalidacin en cola permite la operacin a travs QIES campo en el registro de la situacin mundial. Valor devuelto de lectura de este campo no est definido. 25 RW interrupcin 0B Reasignacin Enable 0: Desactivar interrupcin de reasignacin Hardware1: Habilitacin de alarma de Reasignacin Hardware Hardware informa del estado de la operacin de habilitacin de interrupcin de reasignacin a travs de la Campo IRES en el registro de estado global. Antes de habilitar (o re-habilitar) la alarma de la reasignacin a travs de este campo, software debe: - Configuracin de las estructuras interrupcin de reasignacin en la memoria - Ajuste el puntero de la tabla de Reasignacin de interrupcin de hardware (a travs del campo IRTP). - Realizar invalidacin global IOTLB Es posible que haya solicitudes de interrupcin activos en la plataforma cuando el software actualiza este campo. Hardware debe activar o desactivar la lgica de reasignacin slo determinista lmites de la transaccin, por lo que cualquier interrupcin en el vuelo o bien son objeto de reasignacin o no en absoluto. IIO debe drenar en vuelo traducido DMA de lectura / escritura, Solicitudes de interrupcin de MSI en cola dentro del complejo de la raz antes de completar el traduccin permitir comando y que refleja el estado del comando a travs el campo de IRES en el GSTS_REG. Valor devuelto de lectura de este campo no est definido. VTD0_GLBCMD Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 18h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 348 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.5 VTD0_GLBSTS: Estado Global 24 RW 0b Set interrupcin Reasignacin Tabla Pointer Software establece este campo para establecer / actualizar el puntero de la tabla de reasignacin interrupcin utilizada por el hardware. El puntero de la tabla de reasignacin de interrupcin se especifica a travs de la Interrumpir Reasignacin tabla de direcciones register.Hardware informa del estado de la interrumpir el funcionamiento conjunto puntero de la tabla de reasignacin a travs del campo en el IRTP Registro sobre la situacin mundial. La operacin de establecimiento puntero de la tabla de reasignacin de interrupcin debe realizarse antes de habilitar o volver a habilitar (despus de desactivar) Alarma de proceso a travs de la reasignacin el campo IRE. Despus de una operacin de conjunto puntero de la tabla de reasignacin de interrupcin, el software debe globalmente invalidar la cach de entrada de interrupcin. Esto es necesario para asegurar el hardware utiliza slo las entradas de reasignacin de interrupciones que hace referencia la nueva tabla de reasignacin de interrupcin puntero y no las entradas en cach obsoletos. Mientras reasignacin de interrupcin est activa, el software puede actualizar la reasignacin de interrupcin puntero de la tabla a travs de este campo. Sin embargo, para garantizar la validez de interrupcin durante el vuelo peticiones se reasignan determinista, el software debe asegurarse de que el estructuras referenciadas por el nuevo puntero de la tabla de reasignacin de interrupcin se programan para proporcionar los mismos resultados reasignacin como las estructuras referenciadas por el anterior interrupcin puntero de la tabla de reasignacin. Borrar este bit no tiene efecto. IIO hardware borra internamente este campo antes de la operacin 'set' solicitada por

software tiene en vigor. 23 RW 0b compatibilidad de formatos de interrupcin Compatibilidad de formato de interrupcin Software escribe en este campo para activar o desactivar la compatibilidad de formato de interrupciones en las plataformas Intel 64. El valor de este campo slo es efectivo cuando interruptremapping est habilitada y modo de interrupcin de Legacy es activo. 0: Bloque formato Compatibilidad interrupciones. 1: Proceso de Compatibilidad de formatos como las interrupciones de paso (bypass de interrupcin reasignacin). Hardware informa del estado de la actualizacin de este campo a travs del campo en el CFIS Registro sobre la situacin mundial. Este campo no est implementada en plataformas Itanium . 22:00 RV 0h reservados VTD0_GLBSTS Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1 Crnicas Bit Attr defecto Descripcin 31 RO Traduccin 0b Enable Status Cuando se establece, indica que el hardware de traduccin est activado y cuando claro indica el hardware de traduccin no est habilitada. 30 RO 0b Set Root Tabla de estado del indicador Este campo indica el estado del puntero de la raz-tabla en el campo es hardware.This aprobado por hardware al software establece el campo SRTP en el Comando Global registrarse. Este campo se define por hardware al hardware termina la raz-table set operacin de puntero (mediante la realizacin de una invalidacin mundial implcito del contextcache y IOTLB y establecer / actualizar el puntero raz tabla de hardware con el valor proporcionado en la tabla de registro Direccin Root-Entry). 29 RO 0b Set Fault Log Status Pointer N / A Intel Xeon E5 Familia de Productos 28 RO 0b Fault Status avanzada registro N / A Intel Xeon E5 Familia de Productos VTD0_GLBCMD Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 18h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 349 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.6 VTD0_ROOTENTRYADD: Root entrada de la tabla de direcciones 27 0b RO Write Buffer Estado Flush N / A Intel Xeon E5 Familia de Productos 26 RO 0b cola invalidacin estado de la interfaz IIO establece este bit una vez que haya completado el comando de software para permitir que el en cola interfaz de invalidacin. Hasta entonces este bit es 0. 25 RO interrupcin 0B Reasignacin Enable Status OH establece este bit una vez que haya completado el comando de software para permitir que el interrumpir la interfaz de reasignacin. Hasta entonces este bit es 0. 24 RO interrupcin 0B Reasignacin Tabla de estado del indicador Este campo indica el estado del puntero de tabla de reasignacin de interrupcin en de hardware. Este campo es borrado por hardware al software establece el campo SIRTP en registro del Comando Global. Este campo se define por hardware al hardware

completa la interrupcin de la operacin de reasignacin puntero de la tabla aparato con el valor previsto en la reasignacin de registro de tabla de direccin de interrupcin. 23 RO 0b compatibilidad de formatos de estado de interrupcin Compatibilidad de formato de estado de interrupcin El valor indicado en este campo slo es aplicable cuando la interrupcin de reasignacin de es habilitado y el modo de interrupcin legado est activo. 0: formato de las interrupciones de compatibilidad estn bloqueadas. 1: formato interrumpe compatibilidad se procesan como pass-through (pasar por interrumpir reasignacin). 22:00 RV 0h reservados VTD0_ROOTENTRYADD Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 20h Bit Attr defecto Descripcin 63:12 RW 0h Root entrada de la tabla de base de direcciones 4K alineado direccin de base de la mesa de entrada de la raz. El procesador no utiliza Bits 63: 43 y cheques para que sean 0. Software especifica la direccin base del la tabla raz-entrada a travs de este registro, y le permite de hardware a travs de la Campo SRTP en el Registro Global de comandos. Lee de este registro devuelve valor que la ltima vez que se programan a la misma. 11:00 RV 0h reservados VTD0_GLBSTS Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1 Crnicas Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 350 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.7 VTD0_CTXCMD: Comando de contexto VTD0_CTXCMD Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 28h Bit Attr defecto Descripcin 63 RW 0b Invalidar Contexto entrada de cach Software pide la invalidacin de contexto-cache mediante el establecimiento de este campo. Software Tambin debe establecer la granularidad nulidad solicitada por la programacin de la CIRG campo. Software debe leer de nuevo y comprobar el campo de la CPI para ser claros para confirmar la invalidacin se haya completado. El software no tiene que actualizar este registro cuando este campo es establecido. Hardware limpia el campo ICC para indicar la solicitud de nulidad se haya completado. Hardware tambin indica la granularidad en el que la operacin de invalidacin fue realizado por el campo CAIG. El software no debe presentar otra invalidacin solicitud a travs de este registro, mientras que el campo de la CPI es set.Software debe presentar una contexto de la solicitud de invalidacin de cach a travs de este campo slo cuando no hay peticiones de invalidacin pendientes en esta unidad hardware DMA-reasignacin. Desde informacin del contexto-cach puede ser utilizado por el hardware a la etiqueta IOTLB entradas, el software debe realizar dominio selectivos invalidacin (o global) de IOTLB despus de la invalidacin de cach contexto ha completado. 62:61 RW 0b Contexto invalidacin Solicitud Granularidad Al solicitar hardware para invalidar la cach del contexto de entrada (mediante el establecimiento de la ICC campo), el software escribe la granularidad nulidad solicitada a travs de este field.Following son la codificacin para el campo GRI 2 bits.

00: Reservado. Hardware ignora la solicitud de nulidad y los informes de invalidacin completar en la limpieza del campo ICC y presentacin de informes 00 en el campo CAIG. 01: Solicitud de Nulidad Global. Soporta Intel Xeon E5 Familia de Productos esto. 10: Solicitud de nulidad de dominio selectivo. Se debe especificar el dominio id El objetivo en el campo DID. Intel Xeon E5 Familia admite. 11: Dispositivo selectivo solicitud de invalidacin. El SID de destino debe estar especificado en el Campo SID, y el dominio-Identificacin del (programado en el contexto-entrada para este dispositivo) se debe proporcionar en el campo DID. Procesador alias el comportamiento h / w para este mando a la "solicitud de invalidacin de dominio selectivo '. Hardware indica la finalizacin de la solicitud de nulidad en la limpieza de la Corte Penal Internacional campo. En este momento, hardware tambin indica la granularidad en el que el real invalidacin se realiz a travs del campo CAIG. 60:59 RO 0b Contexto Granularidad invalidacin Actual Hardware informa de la granularidad en la que se procesa una solicitud de invalidacin a travs del campo CAIG en el momento de la presentacin de informes finalizacin invalidacin (en la limpieza el campo ICC). Los siguientes son la codificacin para el campo CAIG 2 bits. 00: Reservados. Este es el valor de reposicin. 01: Nulidad Global realizado. Procesador establece esto en respuesta a una mundial solicitud de invalidacin. 10: invalidacin Domain selectivo realizado mediante el dominio-id que era especificado por software en el campo DID. Procesador establece esto en respuesta a una domainselective o dispositivo-selectiva solicitud de invalidacin. 11: Dispositivo selectivo invalidacin. Intel Xeon E5 Familia nunca establece esta codificacin. 58:34 RV 0h reservados 33:32 RW 00b funcin de mscara Utilizado por Intel Xeon E5 Familia al realizar dispositivo selectiva invalidacin. 31:16 RW 0h ID Fuente Utilizado por Intel Xeon E5 Familia al realizar dispositivo selectiva contexto invalidacin de cach. 15:00 RW 0h Domain ID Indica el ID del dominio cuyo contexto-entradas tiene que ser selectivamente invalidado. S / W tiene que programar este tanto dominio y el dispositivo selectivo invalida. Intel Xeon E5 Familia ignora los bits 15:08, ya que slo es compatible con un ID de dominio de 8 bits. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 351 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.8 VTD0_FLTSTS: Estado de fallo 3.5.8.9 VTD0_FLTEVTCTRL: Control de eventos de fallo VTD0_FLTSTS Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 34h Bit Attr defecto Descripcin 31:16 RV 0h reservados 15:08 ROS-V ndice de Registro de Fallas 0h Este campo slo es vlido cuando se configura el campo pendiente de fallo Primaria. Este campo indica el ndice (de la base) del registro de registro de fallos a la que la primera fallo pendiente se registr cuando el campo pendiente de fallo primario se establece por

de hardware. 7 RV 0h Reservados 6 RW1CS 0b invalidacin Timeout Error Hardware detecta una terminacin invalidacin dispositivo IOTLB tiempo de espera. En este momento, un evento de fallo puede ser generado sobre la base de la programacin del evento de fallo Registro de control. 5 RW1CS 0b invalidacin Finalizacin de error Hardware recibi una terminacin invalidacin dispositivo IOTLB inesperada o no vlido. En este momento, se genera un evento de fallo en base a la programacin de la Falla Registro de control de eventos. 4 RW1CS 0b invalidacin cola de errores Hardware detectado un error asociado a la cola de invalidacin. Por ejemplo, hardware detecta un descriptor de invalidacin errnea o sin apoyo en el Cola de invalidacin. En este momento, se genera un evento de fallo basado en la la programacin del evento Registro de control de fallo. 3:02 RV 0h reservados 1 ROS-V 0b Fault Primary Pendiente Este campo indica si hay uno o ms fallos pendientes registrados en el fallo grabacin de registros. Hardware calcula este campo como el OR lgico de fallo (F) a travs de todos los campos del registro de faltas registros de este hardware DMA de reasignacin unit.0: No hay fallos presentes en cualquiera de los registros de registro de faltas 1: Uno o ms registros de grabacin de fallo pendiente de fallo. El registro de faltas campo de ndice se actualiza el hardware cada vez que este campo se establece por hardware. Adems, Dependiendo de la programacin del evento de fallo de registro de control, un evento de fallo se generada cuando el hardware establece este campo. 0 RW1CS 0b desbordamiento Fallo Primaria Hardware establece este bit para indicar desbordamiento de los registros de los valores de falta VTD0_FLTEVTCTRL Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 38h Bit Attr defecto Descripcin 31 RW 1b interrupcin Mscara Mensaje 1: Hardware tiene prohibido emitir mensajes de interrupcin requests.0: Software ha aclarado este bit para indicar servicio de interrupcin est disponible. Cuando un fallamiento Se detect una condicin, hardware puede emitir una solicitud de interrupcin (con el fallo datos de los eventos y valores del registro de direccin de eventos de fallo) dependiendo del estado de la interrumpir la mscara de bits de interrumpir y pendientes. Configuracin del procesador de E / S integradas (IIO) Registra 352 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.10 VTD0_FLTEVTDATA: Los datos del evento de fallo 3.5.8.11 VTD0_FLTEVTADDR: Fallo Direccin del evento 30 RO interrupcin 0B Pendiente Hardware establece el campo IP cada vez que detecta una condicin de alarma. Interrumpir condicin se define como cuando se produce una condicin de interrupcin cuando los registros de hardware un fallo a travs de uno de los valores de falta se registra y establece el campo de PPF en fallo Registro de estado. - Error de hardware detectados asociados a la cola de invalidacin, estableciendo el campo IQE en el registro de estado de fallo. - Hardware detectado invalidacin error de tiempo de espera la terminacin, estableciendo el mbito de las TIC en registrar el estado de error. - Si alguno de los campos de estado por encima del registro de estado de fallo ya se fij en

la hora de establecer cualquiera de estos campos, no se trata como una nueva interrupcin condiciones. El campo IP se mantiene fijado por hardware, mientras que el mensaje de alarma se mantiene en espera. El mensaje de alarma puede ser retenida en espera debido a la interrupcin mscara (campo IM) est establecido, o debido a otras condiciones de hardware transitorios. El campo de la PI se borra por el hardware tan pronto como el mensaje de interrupcin pendiente condicin es atendida. Esto podra ser debido a cualquiera de los dos (A) Hardware emitir el mensaje de interrupcin debido a cualquier cambio en el transitorio condiciones hardware que caus mensaje de interrupcin, que se celebrar en trmite o por software de despejar el campo de IM. (B) Software de servicio todos los campos de estado de interrupcin pendiente en el Estado de error registrarse. - Campo de PPF se borra por hardware cuando detecta todos los registros de fallos de grabacin tener campo Fault (F) clara. - Otros campos de estado en el registro de estado de error se borra por el software de escritura de nuevo el valor ledo en los campos respectivos. 29:0 RV 0h reservados VTD0_FLTEVTDATA Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 3Ch Bit Attr defecto Descripcin 31:16 RV 0h reservados 15:00 RW 0h Datos de interrupcin VTD0_FLTEVTADDR Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 40h Bit Attr defecto Descripcin 63:2 RW 000000 000000 0000h Interrumpir Direccin La direccin de interrupcin se interpreta como la direccin de cualquier otra interrupcin de un Puerto PCI Express. 1:00 RV 0h reservados VTD0_FLTEVTCTRL Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 38h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 353 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.12 VTD0_PMEN: Memoria Protegida Habilitar 3.5.8.13 VTD0_PROT_LOW_MEM_BASE: Protected poca memoria Base 3.5.8.14 VTD0_PROT_LOW_MEM_LIMIT: Memoria Protegida Low Limit VTD0_PMEN Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 64h Bit Attr defecto Descripcin 31 0b RW-LB Habilitar memoria protegida Activar la memoria protegida PROT_LOW_BASE / LIMIT y PROT_HIGH_BASE / LIMIT regiones de memoria.

El software puede utilizar los rangos protegidos de baja / alta direccin para proteger tanto la DMA reasignacin de las tablas y las tablas de reasignacin de interrupciones. No hay un conjunto separado de registros previstos para cada uno. 30:1 RV 0h reservados 0 RO 0b Protegida Regin Estado Este bit es activado por procesador cuando se alcanza permitiendo al protegido regin de memoria por las normas establecidas en el Intel VT-d spec VTD0_PROT_LOW_MEM_BASE Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 68h Bit Attr defecto Descripcin 31:21 RW-LB 000h base de regin dram protegidos bajo 16 MB direccin base alineada de la regin dram bajo proteccin Tenga en cuenta que Intel VT-d motor generado lee / escribe (pgina caminar, cola de interrupciones, lectura cola de invalidacin, el estado de invalidacin) s se les permite a este regin, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasan a travs de DMA, es decir, sin acceso DMA de cualquier tipo) de cualquier dispositivo se permite hacia esta regin (independientemente de si TE es 0 o 1), cuando est activado. 20:00 RV 0h reservados VTD0_PROT_LOW_MEM_LIMIT Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 6 canales Bit Attr defecto Descripcin 31:21 000h regin dram protegidos bajo RW-LB 16 MB direccin de lmite alineado de la regin dram bajo proteccin Tenga en cuenta que Intel VT-d motor generado lee / escribe (pgina caminar, cola de interrupciones, lectura cola de invalidacin, el estado de invalidacin) s se les permite a este regin, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasan a travs de DMA, es decir, sin acceso DMA de cualquier tipo) de cualquier dispositivo se permite hacia esta regin (independientemente de si TE es 0 o 1), cuando est activado. 20:00 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 354 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.15 VTD0_PROT_HIGH_MEM_BASE: Memoria Protegida High Base 3.5.8.16 VTD0_PROT_HIGH_MEM_LIMIT: Memoria Protegida High Limit 3.5.8.17 VTD0_INV_QUEUE_HEAD: Nulidad cola Header Pointer 3.5.8.18 VTD0_INV_QUEUE_TAIL: Nulidad Cola Cola Pointer VTD0_PROT_HIGH_MEM_BASE Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 70h Bit Attr defecto Descripcin 63:21 RW-LB 000000 00000h High regin dram protegida 16 MB direccin base alineada de la regin dram alta proteccin Tenga en cuenta que Intel VT-d motor generado lee / escribe (pgina caminar, cola de interrupciones, lectura cola de invalidacin, el estado de invalidacin) s se les permite a este regin, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasan a travs de DMA, es decir, sin acceso DMA de cualquier tipo) de cualquier dispositivo se permite hacia esta regin (independientemente de si TE es 0 o 1), cuando est activado.

20:00 RV 0h reservados VTD0_PROT_HIGH_MEM_LIMIT Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 78h Bit Attr defecto Descripcin 63:21 RW-LB 000000 00000h High regin dram protegida 16 MB direccin de lmite alineado de la regin dram alta proteccin Tenga en cuenta que Intel VT-d motor generado lee / escribe (pgina caminar, cola de interrupciones, lectura cola de invalidacin, el estado de invalidacin) s se les permite a este regin, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasan a travs de DMA, es decir, sin acceso DMA de cualquier tipo) de cualquier dispositivo se permite hacia esta regin (independientemente de si TE es 0 o 1), cuando est activado. 20:00 RV 0h reservados VTD0_INV_QUEUE_HEAD Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 80h Bit Attr defecto Descripcin 63:19 RV 0h reservados 18:04 RO-V 0000h cola Head Especifica el desplazamiento (128 bits alineados) a la cola de nulidad de la orden que se va a recoger al lado de hardware. Este campo se incrementa despus de la orden se ha exagerado con xito y se ha verificado que es un vlido / apoyo comando. 3:00 RV 0h reservados VTD0_INV_QUEUE_TAIL Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 88h Bit Attr defecto Descripcin 63:19 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 355 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.19 VTD0_INV_QUEUE_ADD: Nulidad Cola Direccin 3.5.8.20 VTD0_INV_COMP_STATUS: Nulidad estado de finalizacin 3.5.8.21 VTD0_INV_COMP_EVT_CTL: Nulidad Control de Eventos Finalizacin 18:04 RW 0000h cola de la cola Especifica el desplazamiento (128 bits alineados) a la cola de nulidad de la orden que se escribir junto con el software. 3:00 RV 0h reservados VTD0_INV_QUEUE_ADD Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 90h Bit Attr defecto Descripcin 63:12 RW 000000 000000 0h Nulidad cola de solicitudes de direcciones Base Esto apunta a la base del tamao alineado cola de solicitudes de invalidacin de campo. 11:03 RV 0h reservados

02:00 RW 0h Tamao de la cola Este campo especifica la longitud de la cola de solicitudes de invalidacin. El nmero de entradas en la cola de invalidacin se define como 2 ^ (X + 8), donde X es el valor programado en este campo. VTD0_INV_COMP_STATUS Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 9Ch Bit Attr defecto Descripcin 31:1 RV 0h reservados 0 RW1CS 0b invalidacin Espere Descriptor completa Indica la finalizacin de la invalidacin Espere descriptor con la bandera de interrupciones (IF) Campo establecido. Hardware borra este campo cada vez que se ejecuta un descriptor de espera con IF conjunto de campos y establece este bit cuando el descriptor es completa. VTD0_INV_COMP_EVT_CTL Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: A0h Bit Attr defecto Descripcin 31 RW 1b Mscara de Interrupcin 0: No enmascaramiento de interrupcin. Cuando se detecta una condicin de evento de invalidacin, problemas de hardware un mensaje de interrupcin (utilizando los datos de evento de invalidacin y Invalidacin Direccin valores de registro de eventos). 1: Este es el valor de reposicin. Software puede enmascarar la generacin de mensajes de interrupcin por Si este campo. Hardware tiene prohibido enviar el mensaje de interrupcin cuando este campo est establecido. VTD0_INV_QUEUE_TAIL Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 88h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 356 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.22 VTD0_INV_COMP_EVT_DATA: invalidacin Finalizacin de datos de eventos 3.5.8.23 VTD0_INV_COMP_EVT_ADDR: Nulidad Finalizacin Direccin del evento 3.5.8.24 VTD0_INTR_REMAP_TABLE_BASE: Interrupcin Base tabla de reasignacin Direccin 30 RO interrupcin 0B Pendiente Hardware establece el campo IP cada vez que detecta una condicin de alarma. Interrumpir condicin se define como: - Una invalidacin Espera descriptor con la bandera de interrupcin (IF) campo se completa el set, preparando el terreno IWC en el registro de estado de fallo. - Si el campo de la CBI en el registro de estado de eventos invalidacin ya se estableci en la momento de establecer este campo, no se trata como una nueva condicin de interrupcin. El campo IP se mantiene fijado por hardware, mientras que el mensaje de alarma se mantiene en espera. La interrupcin mensaje puede ser retenida en espera debido a la interrupcin mscara (campo IM) est establecido, o por a otras condiciones de hardware transitorios. El campo de la PI se borra por el hardware tan pronto como el mensaje de interrupcin pendiente condicin es atendida. Esto podra ser debido a: (A) Hardware emitir el mensaje de interrupcin debido a cualquier cambio en el transitorio condiciones hardware que caus mensaje de interrupcin, que se celebrar en trmite o por software de despejar el campo de IM. (B) Software de mantenimiento del campo IWC en el registro de estado de fallo. 29:0 RV 0h reservados

VTD0_INV_COMP_EVT_DATA Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: A4h Bit Attr defecto Descripcin 31:16 RV 0h reservados 15:00 RW 0h Datos de interrupcin VTD0_INV_COMP_EVT_ADDR Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: A8 Bit Attr defecto Descripcin 63:2 RW 0h Interrupcin Direccin 1:00 RV 0h reservados VTD0_INTR_REMAP_TABLE_BASE Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: B8h Bit Attr defecto Descripcin 63:12 RW 0h Intr Reasignacin de Base Esto apunta a la base de la pgina alineado a la tabla de reasignacin de interrupcin de campo. Si el Interrupcin tabla de reasignacin es mayor que 4 KB de tamao, hay que sizealigned. Lee de este campo de valor devoluciones que por ltima vez programado para ello. VTD0_INV_COMP_EVT_CTL Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: A0h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 357 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.25 VTD0_FLTREC0_GPA: Registro de Fallas 3.5.8.26 VTD0_FLTREC0_SRC: Registro de Fallas 11 RW-LB 0b IA32 Extended interrupcin Habilitar 0: sistema IA32 est funcionando en modo de interrupcin IA32 legado. Hardware interpreta slo 8 bits APICID en las entradas de tabla de reasignacin de interrupciones. 1: sistema IA32 est funcionando en modo de interrupcin IA32 extendida. Hardware interpreta 32-bit APICID en las entradas de tabla de reasignacin de interrupciones. 10:04 RV 0h reservados 03:00 RW 0b Tamao Este campo especifica el tamao de la tabla de reasignacin de interrupcin. El nmero de entradas en la tabla de reasignacin de interrupcin es 2 ^ (1 X), donde X es el valor programado en este campo. VTD0_FLTREC0_GPA Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 100h Bit Attr defecto Descripcin 63:12 ROS-V 0h GPA 4k alineados GPA para la operacin falla. Vlido solamente cuando se configura el campo F 11:00 RV 0h reservados VTD0_FLTREC0_SRC Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 108h Bit Attr defecto Descripcin 63 RW1CS Fault 0b

Hardware establece este campo para indicar un fallo se registra en el registro de registro de faltas. El campo F es fijado por hardware despus de que los detalles del fallo se registra en el PADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsar fallas adicionales de la misma solicitante (SID). Software escribe el valor ledo de este campo para desactivarla. 62 ROS-V 0b Tipo Tipo de la primera solicitud de DMA falla 0: DMA escritura 1: DMA solicitud de lectura Este campo slo es vlido si se establece Fault bit (F). 61:60 ROS-V 00b Tipo de direccin Este campo capta el campo AT de la solicitud de DMA falla. Este campo es vlida nicamente cuando se configura el campo F. 59:40 RV 0h reservados 39:32 ROS-V 00h Fallo Motivo Motivo de la primera falta de traduccin. Ver Intel VT-d spec para el campo es detalles.Este slo es vlida cuando el bit de fallo. 31:16 RV 0h reservados 15:00 ROS-V 0000h Identificador Fuente ID solicitante de la solicitud dma que criticar. Vlido solamente cuando se establece el bit F VTD0_INTR_REMAP_TABLE_BASE Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: B8h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 358 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.27 VTD0_FLTREC1_GPA: Registro de Fallas 3.5.8.28 VTD0_FLTREC1_SRC: Registro de Fallas 3.5.8.29 VTD0_FLTREC2_GPA: Registro de Fallas VTD0_FLTREC1_GPA Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 110h Bit Attr defecto Descripcin 63:12 ROS-V 0h GPA 4k alineados GPA para la operacin falla. Vlido solamente cuando se configura el campo F 11:00 RV 0h reservados VTD0_FLTREC1_SRC Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 118h Bit Attr defecto Descripcin 63 RW1CS Fault 0b Hardware establece este campo para indicar un fallo se registra en el registro de registro de faltas. El campo F es fijado por hardware despus de que los detalles del fallo se registra en el PADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsar fallas adicionales de la misma solicitante (SID). Software escribe el valor ledo de este campo para desactivarla. 62 ROS-V 0b Tipo Tipo de la primera solicitud de DMA falla 0: DMA escritura 1: DMA solicitud de lectura

Este campo slo es vlido si se establece Fault bit (F). 61:60 ROS-V 00b Tipo de direccin Este campo capta el campo AT de la solicitud de DMA falla. Este campo es vlida nicamente cuando se configura el campo F. 59:40 RV 0h reservados 39:32 ROS-V 00h Fallo Motivo Motivo de la primera falta de traduccin. Ver Intel VT-d spec para el campo es detalles.Este slo es vlida cuando el bit de fallo. 31:16 RV 0h reservados 15:00 ROS-V 0000h Identificador Fuente ID solicitante de la solicitud dma que criticar. Vlido solamente cuando se establece el bit F VTD0_FLTREC2_GPA Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 120h Bit Attr defecto Descripcin 63:12 ROS-V 0h GPA 4k alineados GPA para la operacin falla. Vlido solamente cuando se configura el campo F 11:00 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 359 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.30 VTD0_FLTREC2_SRC: Registro de Fallas 3.5.8.31 VTD0_FLTREC3_GPA: Registro de Fallas 3.5.8.32 VTD0_FLTREC3_SRC: Registro de Fallas VTD0_FLTREC2_SRC Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 128H Bit Attr defecto Descripcin 63 RW1CS Fault 0b Hardware establece este campo para indicar un fallo se registra en el registro de registro de faltas. El campo F es fijado por hardware despus de que los detalles del fallo se registra en el PADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsar fallas adicionales de la misma solicitante (SID). Software escribe el valor ledo de este campo para desactivarla. 62 ROS-V 0b Tipo Tipo de la primera solicitud de DMA falla 0: DMA escritura 1: DMA solicitud de lectura Este campo slo es vlido si se establece Fault bit (F). 61:60 ROS-V 00b Tipo de direccin Este campo capta el campo AT de la solicitud de DMA falla. Este campo es vlida nicamente cuando se configura el campo F. 59:40 RV 0h reservados 39:32 ROS-V 00h Fallo Motivo Motivo de la primera falta de traduccin. Ver Intel VT-d spec para el campo es detalles.Este slo es vlida cuando el bit de fallo. 31:16 RV 0h reservados 15:00 ROS-V 0000h Identificador Fuente ID solicitante de la solicitud dma que criticar. Vlido solamente cuando se establece el bit F VTD0_FLTREC3_GPA Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR

Offset: 130 H Bit Attr defecto Descripcin 63:12 ROS-V 0h GPA 4k alineados GPA para la operacin falla. Vlido solamente cuando se configura el campo F 11:00 RV 0h reservados VTD0_FLTREC3_SRC Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 138H Bit Attr defecto Descripcin 63 RW1CS Fault 0b Hardware establece este campo para indicar un fallo se registra en el registro de registro de faltas. El campo F es fijado por hardware despus de que los detalles del fallo se registra en el PADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsar fallas adicionales de la misma solicitante (SID). Software escribe el valor ledo de este campo para desactivarla. Configuracin del procesador de E / S integradas (IIO) Registra 360 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.33 VTD0_FLTREC4_GPA: Registro de Fallas 3.5.8.34 VTD0_FLTREC4_SRC: Registro de Fallas 62 ROS-V 0b Tipo Tipo de la primera solicitud de DMA falla 0: DMA escritura 1: DMA solicitud de lectura Este campo slo es vlido si se establece Fault bit (F). 61:60 ROS-V 00b Tipo de direccin Este campo capta el campo AT de la solicitud de DMA falla. Este campo es vlida nicamente cuando se configura el campo F. 59:40 RV 0h reservados 39:32 ROS-V 00h Fallo Motivo Motivo de la primera falta de traduccin. Ver Intel VT-d spec para el campo es detalles.Este slo es vlida cuando el bit de fallo. 31:16 RV 0h reservados 15:00 ROS-V 0000h Identificador Fuente ID solicitante de la solicitud dma que criticar. Vlido solamente cuando se establece el bit F VTD0_FLTREC4_GPA Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 140h Bit Attr defecto Descripcin 63:12 ROS-V 0h GPA 4k alineados GPA para la operacin falla. Vlido solamente cuando se configura el campo F 11:00 RV 0h reservados VTD0_FLTREC4_SRC Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 148h Bit Attr defecto Descripcin 63 RW1CS Fault 0b Hardware establece este campo para indicar un fallo se registra en el registro de registro de faltas. El campo F es fijado por hardware despus de que los detalles del fallo se registra en el PADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsar fallas adicionales de la misma solicitante (SID).

Software escribe el valor ledo de este campo para desactivarla. 62 ROS-V 0b Tipo Tipo de la primera solicitud de DMA falla 0: DMA escritura 1: DMA solicitud de lectura Este campo slo es vlido si se establece Fault bit (F). 61:60 ROS-V 00b Tipo de direccin Este campo capta el campo AT de la solicitud de DMA falla. Este campo es vlida nicamente cuando se configura el campo F. 59:40 RV 0h reservados VTD0_FLTREC3_SRC Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 138H Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 361 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.35 VTD0_FLTREC5_GPA: Registro de Fallas 3.5.8.36 VTD0_FLTREC5_SRC: Registro de Fallas 39:32 ROS-V 00h Fallo Motivo Motivo de la primera falta de traduccin. Ver Intel VT-d spec para el campo es detalles.Este slo es vlida cuando el bit de fallo. 31:16 RV 0h reservados 15:00 ROS-V 0000h Identificador Fuente ID solicitante de la solicitud dma que criticar. Vlido solamente cuando se establece el bit F VTD0_FLTREC5_GPA Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 150h Bit Attr defecto Descripcin 63:12 ROS-V 0h GPA 4k alineados GPA para la operacin falla. Vlido solamente cuando se configura el campo F 11:00 RV 0h reservados VTD0_FLTREC5_SRC Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 158h Bit Attr defecto Descripcin 63 RW1CS Fault 0b Hardware establece este campo para indicar un fallo se registra en el registro de registro de faltas. El campo F es fijado por hardware despus de que los detalles del fallo se registra en el PADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsar fallas adicionales de la misma solicitante (SID). Software escribe el valor ledo de este campo para desactivarla. 62 ROS-V 0b Tipo Tipo de la primera solicitud de DMA falla 0: DMA escritura 1: DMA solicitud de lectura Este campo slo es vlido si se establece Fault bit (F). 61:60 ROS-V 00b Tipo de direccin Este campo capta el campo AT de la solicitud de DMA falla. Este campo es vlida nicamente cuando se configura el campo F. 59:40 RV 0h reservados

39:32 ROS-V 00h Fallo Motivo Motivo de la primera falta de traduccin. Ver Intel VT-d spec para el campo es detalles.Este slo es vlida cuando el bit de fallo. 31:16 RV 0h reservados 15:00 ROS-V 0000h Identificador Fuente ID solicitante de la solicitud dma que criticar. Vlido solamente cuando se establece el bit F VTD0_FLTREC4_SRC Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 148h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 362 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.37 VTD0_FLTREC6_GPA: Registro de Fallas 3.5.8.38 VTD0_FLTREC6_SRC: Registro de Fallas 3.5.8.39 VTD0_FLTREC7_GPA: Registro de Fallas VTD0_FLTREC6_GPA Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 160h Bit Attr defecto Descripcin 63:12 ROS-V 0h GPA 4k alineados GPA para la operacin falla. Vlido solamente cuando se configura el campo F 11:00 RV 0h reservados VTD0_FLTREC6_SRC Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 168h Bit Attr defecto Descripcin 63 RW1CS Fault 0b Hardware establece este campo para indicar un fallo se registra en el registro de registro de faltas. El campo F es fijado por hardware despus de que los detalles del fallo se registra en el PADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsar fallas adicionales de la misma solicitante (SID). Software escribe el valor ledo de este campo para desactivarla. 62 ROS-V 0b Tipo Tipo de la primera solicitud de DMA falla 0: DMA escritura 1: DMA solicitud de lectura Este campo slo es vlido si se establece Fault bit (F). 61:60 ROS-V 00b Tipo de direccin Este campo capta el campo AT de la solicitud de DMA falla. Este campo es vlida nicamente cuando se configura el campo F. 59:40 RV 0h reservados 39:32 ROS-V 00h Fallo Motivo Motivo de la primera falta de traduccin. Ver Intel VT-d spec para el campo es detalles.Este slo es vlida cuando el bit de fallo. 31:16 RV 0h reservados 15:00 ROS-V 0000h Identificador Fuente ID solicitante de la solicitud dma que criticar. Vlido solamente cuando se establece el bit F VTD0_FLTREC7_GPA Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 170h

Bit Attr defecto Descripcin 63:12 ROS-V 0h GPA 4k alineados GPA para la operacin falla. Vlido solamente cuando se configura el campo F 11:00 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 363 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.40 VTD0_FLTREC7_SRC: Registro de Fallas 3.5.8.41 VTD0_INVADDRREG: Invalidar Direccin VTD0_FLTREC7_SRC Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 178h Bit Attr defecto Descripcin 63 RW1CS Fault 0b Hardware establece este campo para indicar un fallo se registra en el registro de registro de faltas. El campo F es fijado por hardware despus de que los detalles del fallo se registra en el PADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsar fallas adicionales de la misma solicitante (SID). Software escribe el valor ledo de este campo para desactivarla. 62 ROS-V 0b Tipo Tipo de la primera solicitud de DMA falla 0: DMA escritura 1: DMA solicitud de lectura Este campo slo es vlido si se establece Fault bit (F). 61:60 ROS-V 00b Tipo de direccin Este campo capta el campo AT de la solicitud de DMA falla. Este campo es vlida nicamente cuando se configura el campo F. 59:40 RV 0h reservados 39:32 ROS-V 00h Fallo Motivo Motivo de la primera falta de traduccin. Ver Intel VT-d spec para el campo es detalles.Este slo es vlida cuando el bit de fallo. 31:16 RV 0h reservados 15:00 ROS-V 0000h Identificador Fuente ID solicitante de la solicitud dma que criticar. Vlido solamente cuando se establece el bit F VTD0_INVADDRREG Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 200h Bit Attr defecto Descripcin 63:12 RW 000000 000000 0h addr Para pedir una solicitud de invalidacin de la pgina especfica de hardware, software primero debe escriba la direccin fsica huspedes correspondiente a este registro, y luego emitir un comando de invalidacin especfica de la pgina a travs de la IOTLB_REG. 11:07 RV 0h reservados 6 RW 0b ih El campo ofrece pista de hardware para conservar o eliminar el respectivo no hoja entradas de la tabla de pginas que se pueden almacenar en cach en hardware.0: Software puede tener modificado tanto las hojas y las entradas de la tabla de pginas que no son hojas correspondientes a las asignaciones se especifica en los campos ADDR y AM. En una solicitud de invalidacin de pginas selectiva, IIO

debe limpiar tanto la hoja en cach y no hoja entradas de la tabla de pginas correspondientes a asignaciones especificadas por campos de la maana y ADDR. IIO ejecuta un dominio de nivel invalidacin de las entradas que no son hojas y anulacin pgina selectivo dominios de nivel en el nivel de hoja 1: El software no ha modificado ninguna entrada en la tabla de pginas que no son hojas correspondientes a asignaciones especificadas en los campos hexadecimales y AM. En una pgina de invalidacin-selectiva solicitud, IIO conserva las entradas de la tabla de la pgina que no son hojas en cach correspondientes a asignaciones especificadas por campos de la maana y ADDR y realiza slo una pgina selectivo invalidacin en el nivel de hoja 05:00 RW 0h am IIO respalda los valores de 0-9. Todos los dems valores dan lugar a resultados no definidos. Configuracin del procesador de E / S integradas (IIO) Registra 364 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.42 VTD0_IOTLBINV: IOTLB Invalidate VTD0_IOTLBINV Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 208H Bit Attr defecto Descripcin 63 RW 0b cach IOTLB Invalidar Software peticiones IOTLB invalidacin mediante el establecimiento de este campo. El software tambin debe establecer la granularidad invalidacin solicitada por la programacin de la IIRG field.Hardware borra el campo Intel VT para indicar la solicitud de invalidacin es completa. Hardware Tambin indica la granularidad en la que se realiza la operacin de invalidacin a travs del campo IAIG. Software debe leer de nuevo y comprobar el campo Intel VT para ser borrar para confirmar la invalidacin es completa. Cuando se establece el campo Intel VT, el software no tiene que actualizar el contenido de este registro (Y registro Direccin Invalidate, si se est utilizando), ni presentar nuevas IOTLB solicitudes de invalidacin. 62 RV 0h Reservados 61:60 RW 00b IOTLB invalidacin Solicitud Granularidad Al solicitar hardware para invalidar la E / OTLB (definiendo el campo Intel VT), software escribe la granularidad nulidad solicitada a travs de este campo IIRG. Los siguientes son la codificacin del campo IIRG 2 bits. 00: Reservado. Hardware ignora la solicitud de nulidad y los informes de invalidacin completar en la limpieza del campo Intel VT e informes 00 en el campo de AIG. 01: Solicitud de Nulidad Global. 10: Solicitud de nulidad de dominio selectivo. Se debe especificar el dominio id El objetivo en el campo DID. Intel Xeon E5 Familia apoya esta 11: Solicitud de nulidad Pgina selectivo. La direccin de destino, la mscara y la invalidacin pista debe estar especificado en el registro de direcciones Invalidate, el dominio-id debe ser proporcionado en el campo DID. 59 RV 0h Reservados 58:57 RO 00b IOTLB Granularidad invalidacin Actual Hardware informa de la granularidad en la que se proceda una solicitud de invalidacin a travs del campo AIG en el momento de la presentacin de informes finalizacin invalidacin (en la limpieza el campo VT Intel). Los siguientes son la codificacin para el campo IAIG 2 bits. 00: Reservado. Esto indica hardware ha detectado una solicitud de invalidacin correctos e ignor la solicitud. Ejemplos de solicitudes de invalidacin incorrectos incluyen detectar un valor de mscara de direccin sin apoyo en Invalidar Direccin registrate peticiones de invalidacin pgina selectivos o una codificacin sin soporte / indefinido en

IIRG. 01: Nulidad Global realizado. Procesador establece esto en respuesta a una mundial Solicitud de nulidad IOTLB. 10: invalidacin Domain selectivo realizado mediante el dominio-id que era especificado por software en el campo DID. Procesador establece esto en respuesta a un dominio solicitud de nulidad IOTLB selectiva. 11: Intel Xeon E5 Familia establece esto en respuesta a una pgina selectiva solicitud de invalidacin. 56:50 RV 0h reservados 49 RW 0b dr Intel Xeon E5 familia lo utiliza para drenar o no drenar lee en una solicitud de invalidacin. 48 RW 0b dw Intel Xeon E5 familia lo utiliza para drenar o no drenar escribe en un solicitud de invalidacin. 47:32 RW 0000h hizo Dominio que se invalida y se programa con el software tanto para la pgina y dominio solicitudes de invalidacin selectivos. Intel Xeon E5 familia ignora el bits de 47:40, ya que slo admite un ID de dominio de 8 bits. 31:0 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 365 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.43 VTD1_VERSION: Nmero de versin 3.5.8.44 VTD1_CAP: Intel VT-d Capacidades VTD1_VERSION Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1000h Bit Attr defecto Descripcin 31:8 RV 0h reservados 07:04 RO 1h Revisin Mayor 03:00 RO 0h revisin menor VTD1_CAP Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1008H Bit Attr defecto Descripcin 63:56 RV 0h reservados 55 RO 1b DMA Leer Drenaje Intel Xeon de la familia E5 soporta hardware de drenaje basado 54 RO 1b DMA Escribir Drenaje Intel Xeon de la familia E5 soporta escritura basada en hardware que drenan 53:48 RO 12h MAMV Intel Xeon E5 Familia apoyo valor MAMV de 12h (hasta 1G sper pginas). 47:40 RO 00h Nmero de registro de faltas Registros Intel Xeon de la familia E5 soporta 1 registro registro de faltas en el Azalia motor. 39 RO 1b Pgina invalidacin selectiva Apoyado en el IIO 38 RV 0h Reservados 37:34 RWO 3h Sper Pgina de Soporte

2 MB, 1G pginas sper compatibles 33:24 RO 10h grabacin Fault Registrarse Offset Registros de fallo son compensados en 100h 23 RW-O 1b ISCRONO Reasignacin del motor tiene soporte ISCRONO. Nota: Este bit sola ser para "La separacin espacial". Esto ya no es el caso. 22 RWO 1b ZLR De longitud cero peticiones de DMA a escribir-slo las pginas compatibles. 21:16 RO 2Fh MGAW Este registro est establecido por Intel Xeon E5 familia basado en el ajuste de la GPA_LIMIT registrarse. El valor es el mismo tanto para el Azalia y no Azalia motores. Esto se debe a la traduccin para Azalia se ha extendido a ser 4-nivel (En lugar de 3). 15:13 RV 0h reservados 12:08 RO 04h Sagaw Soporta paseos 4 nivel en tanto no Azalia motores Intel VT-d y Azalia. 7 CM 0b RO Intel Xeon E5 familia no almacena en cach las pginas no vlidas 6 RO 1b Soporte PHMR Intel Xeon de la familia E5 soporta gama alta memoria protegida Configuracin del procesador de E / S integradas (IIO) Registra 366 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.45 VTD1_EXT_CAP: Extended Intel VT-d de capacidad 5 RO 1b Soporte PLMR Intel Xeon de la familia E5 soporta gama baja memoria protegida 4 RO 0b RWBF N / A para el procesador Intel Xeon de la familia E5 3 RO 0b registro de fallos Avanzada Intel Xeon E5 familia no admite el registro de fallos avanzada 02:00 RO 010b nmero de dominios compatibles Intel Xeon de la familia E5 soporta 256 dominios con 8 bits ID de dominio VTD1_EXT_CAP Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1010h Bit Attr defecto Descripcin 63:24 RV 0h reservados 23:20 RO Fh mxima Handle Mask Valor IIO respalda los 16 trozos de mango est enmascarado. Nota IIO siempre realiza mundial interrumpir la invalidacin de entrada de cualquier comando de invalidacin de cach de interrupcin y H / W nunca se ve en el valor de la mscara. 19:18 RV 0h reservados 17:08 RO Unidad invalidacin 20h Offset IIO tiene la invalidacin se registra en 200h desplazamiento 7 RWO 0b Snoop control 0: Hardware no admite 1-ajuste del campo de SNP en la pgina de la mesa entries.1: hardware soporta el 1-configuracin del campo de SNP en la tabla de pginas entradas. IIO respalda snoop reemplazar slo para el motor VT-d no ISCRONO Intel 6 RW-O Pass 1b a travs IIO respalda pasar.

5 1b RO reservados 4 RO 1b IA32 Extended modo de interrupcin IIO soporta el modo de interrupcin prolongada 3 RWO 1b interrupcin de reasignacin de Apoyo IIO respalda esta 2 RO 0b apoyo TLB Device IIO respalda ATS para el motor VT-d no ISCRONO Intel. 1 RWO 1b apoyo invalidacin cola IIO respalda esta 0 RW-O 0b Soporte Coherencia BIOS puede escribir en este bit para indicar al hardware o bien espiar o no-snoop la DMA / estructuras de tabla de interrupcin en la memoria (root / contexto / pd / pt / IRT). Tenga en cuenta que esta Se espera poco que siempre se pone a 0 para el Intel motor y VT-d Azalia programacin slo se proporciona para ese motor por motivos de depuracin. VTD1_CAP Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1008H Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 367 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.46 VTD1_GLBCMD: Comando Global VTD1_GLBCMD Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1018h Bit Attr defecto Descripcin 31 RW 0b Traduccin Habilitar Software escribe en este campo para solicitar hardware para activar / desactivar DMAremapping hardware.0: Desactivar hardware DMA-reasignacin 1: Habilitar hardware DMA-reasignacin Hardware informa del estado de la traduccin permitir la operacin a travs de los TES campo en el registro de la situacin mundial. Antes de habilitar (o re-habilitar) DMAremapping hardware a travs de este campo, el software debe: - Configuracin de las estructuras DMA-reasignacin en la memoria - Lave los buffers de escritura (a travs del campo WBF), si enrojecimiento bfer de escritura se presenta como requerida. - Ajuste el puntero de la tabla raz de la entrada en hardware (a travs del campo SRTP). - Realizar invalidacin global del contexto-cache y mundial invalidacin de IOTLB - Si el fallo avanzada registro apoyado, puntero del registro de fallos de configuracin (a travs del campo SFL) y permitir el registro de fallos avanzado (a travs del campo EAFL). Puede haber peticiones de DMA activos en la plataforma cuando el software actualiza este campo. Hardware debe activar o desactivar la lgica de reasignacin slo determinista lmites de la transaccin, por lo que cualquier transaccin en curso est supeditada a reasignacin o no en absoluto. 30 RW 0b Set Tabla Pointer Root Software establece este campo para establecer / actualizar el puntero de la tabla raz de entrada utilizado por de hardware. El puntero de la tabla raz de entrada se especifica a travs de la tabla Root-entrada Register.Hardware Direccin informa del estado de la raz del conjunto de puntero de la tabla operacin a travs del campo RTPS en el registro de estado global. La tabla raz operacin de conjunto puntero se debe realizar antes de habilitar o volver a habilitar (despus desactivacin) DMA hardware reasignacin.

Despus de una operacin de conjunto puntero de la tabla raz, el software debe invalidar el mundo cache contexto mundial seguido de invalidar de IOTLB. Esto es necesario para asegurar hardware utiliza slo las estructuras reasignacin referencia la nueva tabla raz puntero y no las entradas en cach obsoletos. Mientras hardware DMA-reasignacin es activa, el software pueda actualizar el puntero de la tabla raz a travs de este campo. Sin embargo, a asegurar vlida en vuelo DMA peticiones se reasignan determinista, el software debe asegurarse de que las estructuras de las que hace referencia el nuevo puntero de la tabla raz son programado para proporcionar los mismos resultados de reasignacin como las estructuras de referencia por el puntero de la tabla raz anterior. Borrar este bit no tiene efecto. 29 RO 0b Set Pointer Registro de Fallas N / A Intel Xeon E5 Familia de Productos 28 0b RO habilitar el registro de fallas avanzada N / A Intel Xeon E5 Familia de Productos 27 0b RO Escriba Buffer Flush N / A Intel Xeon E5 Familia de Productos 26 RW 0b invalidacin cola Activa Software escribe en este campo para habilitar cola invalidations.0: Desactivar cola invalidaciones. En este caso, invalidaciones deben ser realizadas a travs del Contexto Unidad de mando y invalidacin IOTLB registros. 1: Activa el uso de invalidaciones en cola. Una vez activada, todos invalidaciones deben ser presentarse a travs de la cola de invalidacin y los registros de invalidacin no puede ser utilizado hasta la traduccin ha sido desactivada. La direccin de la cola invalidacin registro debe ser inicializado antes de habilitar la invalidacin en cola. Tambin el software debe hacer Asegrese de que todas las invalidaciones presentados antes a travs de la interfaz de registro son completado antes de activar la interfaz de invalidacin en cola. Hardware informa del estado de invalidacin en cola permite la operacin a travs QIES campo en el registro de la situacin mundial. Valor devuelto de lectura de este campo no est definido. Configuracin del procesador de E / S integradas (IIO) Registra 368 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 25 RW interrupcin 0B Reasignacin Enable 0: Desactivar interrupcin de reasignacin Hardware1: Habilitacin de alarma de Reasignacin Hardware Hardware informa del estado de la operacin de habilitacin de interrupcin de reasignacin a travs de la Campo IRES en el registro de estado global. Antes de habilitar (o re-habilitar) la alarma de la reasignacin a travs de este campo, software debe: - Configuracin de las estructuras interrupcin de reasignacin en la memoria - Ajuste el puntero de la tabla de Reasignacin de interrupcin de hardware (a travs del campo IRTP). - Realizar invalidacin global IOTLB Es posible que haya solicitudes de interrupcin activos en la plataforma cuando el software actualiza este campo. Hardware debe activar o desactivar la lgica de reasignacin slo determinista lmites de la transaccin, por lo que cualquier interrupcin en el vuelo o bien son objeto de reasignacin o no en absoluto. IIO debe drenar en vuelo traducido DMA de lectura / escritura, Solicitudes de interrupcin de MSI en cola dentro del complejo de la raz antes de completar el traduccin permitir comando y que refleja el estado del comando a travs el campo de IRES en el GSTS_REG. Valor devuelto de lectura de este campo no est definido. 24 RW 0b Set interrupcin Reasignacin Tabla Pointer Software establece este campo para establecer / actualizar el puntero de la tabla de reasignacin interrupcin utilizada por el hardware. El puntero de la tabla de reasignacin de interrupcin se especifica a travs de la

Interrumpir Reasignacin tabla de direcciones register.Hardware informa del estado de la interrumpir el funcionamiento conjunto puntero de la tabla de reasignacin a travs del campo en el IRTP Registro sobre la situacin mundial. La operacin de establecimiento puntero de la tabla de reasignacin de interrupcin debe realizarse antes de habilitar o volver a habilitar (despus de desactivar) Alarma de proceso a travs de la reasignacin el campo IRE. Despus de una operacin de conjunto puntero de la tabla de reasignacin de interrupcin, el software debe globalmente invalidar la cach de entrada de interrupcin. Esto es necesario para asegurar el hardware utiliza slo las entradas de reasignacin de interrupciones que hace referencia la nueva tabla de reasignacin de interrupcin puntero y no las entradas en cach obsoletos. Mientras reasignacin de interrupcin est activa, el software puede actualizar la reasignacin de interrupcin puntero de la tabla a travs de este campo. Sin embargo, para garantizar la validez de interrupcin durante el vuelo peticiones se reasignan determinista, el software debe asegurarse de que el estructuras referenciadas por el nuevo puntero de la tabla de reasignacin de interrupcin se programan para proporcionar los mismos resultados reasignacin como las estructuras referenciadas por el anterior interrupcin puntero de la tabla de reasignacin. Borrar este bit no tiene efecto. IIO hardware borra internamente este campo antes de la operacin 'set' solicitada por software tiene en vigor. 23 RW 0b compatibilidad de formatos de interrupcin Software escribe en este campo para activar o desactivar la compatibilidad de formato de interrupciones en Intel64 plataformas. El valor de este campo slo es efectivo cuando interruptremapping est habilitada y modo de interrupcin de Legacy es activo. 0: Bloque formato Compatibilidad interrupciones. 1: Proceso de Compatibilidad de formatos como las interrupciones de paso (bypass de interrupcin emapping). Hardware informa del estado de la actualizacin de este campo a travs del campo en el CFIS Registro sobre la situacin mundial. Este campo no est implementada en plataformas Itanium. 22:00 RV 0h reservados VTD1_GLBCMD Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1018h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 369 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.47 VTD1_GLBSTS: Estado Global 3.5.8.48 VTD1_ROOTENTRYADD: Root entrada de la tabla de direcciones VTD1_GLBSTS Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 101Ch Bit Attr defecto Descripcin 31 RO Traduccin 0b Enable Status Cuando se establece, indica que el hardware de traduccin est activado y cuando claro indica el hardware de traduccin no est habilitada. 30 RO 0b Set Root Tabla de estado del indicador Este campo indica el estado del puntero de la raz-tabla en el campo es hardware.This aprobado por hardware al software establece el campo SRTP en el Comando Global registrarse. Este campo se define por hardware al hardware termina la raz-table set operacin de puntero (mediante la realizacin de una invalidacin mundial implcito del contextcache

y IOTLB y establecer / actualizar el puntero raz tabla de hardware con el valor proporcionado en la tabla de registro Direccin Root-Entry). 29 RO 0b Set Fault Log Status Pointer N / A Intel Xeon E5 Familia de Productos 28 RO 0b Fault Status avanzada registro N / A Intel Xeon E5 Familia de Productos 27 0b RO Write Buffer Estado Flush N / A Intel Xeon E5 Familia de Productos 26 RO 0b cola invalidacin estado de la interfaz IIO establece este bit una vez que haya completado el comando de software para permitir que el en cola interfaz de invalidacin. Hasta entonces este bit es 0. 25 RO interrupcin 0B Reasignacin Enable Status OH establece este bit una vez que haya completado el comando de software para permitir que el interrumpir la interfaz de reasignacin. Hasta entonces este bit es 0. 24 RO interrupcin 0B Reasignacin Tabla de estado del indicador Este campo indica el estado del puntero de tabla de reasignacin de interrupcin en de hardware. Este campo es borrado por hardware al software establece el campo SIRTP en registro del Comando Global. Este campo se define por hardware al hardware completa la interrupcin de la operacin de reasignacin puntero de la tabla aparato con el valor previsto en la reasignacin de registro de tabla de direccin de interrupcin. 23 RO 0b compatibilidad de formatos de estado de interrupcin El valor indicado en este campo slo es aplicable cuando la interrupcin de reasignacin de es habilitado y el modo de interrupcin legado est activo. 0: formato de las interrupciones de compatibilidad estn bloqueadas. 1: formato interrumpe compatibilidad se procesan como pass-through (pasar por interrumpir reasignacin). 22:00 RV 0h reservados VTD1_ROOTENTRYADD Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1020H Bit Attr defecto Descripcin 63:12 RW 0h Root entrada de la tabla de base de direcciones 4K alineado direccin de base de la mesa de entrada de la raz. Intel Xeon E5 producto Familia no utiliza los bits 63: 43 y cheques para que sean 0. Software especifica la direccin base de la tabla raz-entrada a travs de este registro, y permite que en hardware a travs del campo SRTP en el Registro Global de comandos. Lecturas de esta regstrese vuelve ltimo valor programado para ello. 11:00 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 370 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.49 VTD1_CTXCMD: Comando de contexto VTD1_CTXCMD Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1028H Bit Attr defecto Descripcin 63 RW 0b Invalidar Contexto entrada de cach Software pide la invalidacin de contexto-cache mediante el establecimiento de este campo. Software Tambin debe establecer la granularidad nulidad solicitada por la programacin de la CIRG campo. Software debe leer de nuevo y comprobar el campo de la CPI para ser claros para confirmar la invalidacin se haya completado. El software no tiene que actualizar este registro cuando este campo es

establecido. Hardware limpia el campo ICC para indicar la solicitud de nulidad se haya completado. Hardware tambin indica la granularidad en el que la operacin de invalidacin fue realizado por el campo CAIG. El software no debe presentar otra invalidacin solicitud a travs de este registro, mientras que el campo de la CPI es set.Software debe presentar una contexto de la solicitud de invalidacin de cach a travs de este campo slo cuando no hay peticiones de invalidacin pendientes en esta unidad hardware DMA-reasignacin. Desde informacin del contexto-cach puede ser utilizado por el hardware a la etiqueta IOTLB entradas, el software debe realizar dominio selectivos invalidacin (o global) de IOTLB despus de la invalidacin de cach contexto ha completado. 62:61 RW 0b Contexto invalidacin Solicitud Granularidad Al solicitar hardware para invalidar la cach del contexto de entrada (mediante el establecimiento de la ICC campo), el software escribe la granularidad nulidad solicitada a travs de este field.Following son la codificacin para el campo GRI 2 bits. 00: Reservado. Hardware ignora la solicitud de nulidad y los informes de invalidacin completar en la limpieza del campo ICC y presentacin de informes 00 en el campo CAIG. 01: Solicitud de Nulidad Global. Soporta Intel Xeon E5 Familia de Productos esto. 10: Solicitud de nulidad de dominio selectivo. Se debe especificar el dominio id El objetivo en el campo DID. Intel Xeon E5 Familia admite. 11: Dispositivo selectivo solicitud de invalidacin. El SID de destino debe estar especificado en el Campo SID, y el dominio-Identificacin del (programado en el contexto-entrada para este dispositivo) se debe proporcionar en el campo DID. Procesador alias el comportamiento h / w para este mando a la "solicitud de invalidacin de dominio selectivo '. Hardware indica la finalizacin de la solicitud de nulidad en la limpieza de la Corte Penal Internacional campo. En este momento, hardware tambin indica la granularidad en el que el real invalidacin se realiz a travs del campo CAIG. 60:59 RO 0b Contexto Granularidad invalidacin Actual Hardware informa de la granularidad en la que se procesa una solicitud de invalidacin a travs del campo CAIG en el momento de la presentacin de informes finalizacin invalidacin (en la limpieza el campo ICC). Los siguientes son la codificacin para el campo CAIG 2 bits. 00: Reservados. Este es el valor de reposicin. 01: Nulidad Global realizado. Procesador establece esto en respuesta a una mundial solicitud de invalidacin. 10: invalidacin Domain selectivo realizado mediante el dominio-id que era especificado por software en el campo DID. Procesador establece esto en respuesta a una domainselective o dispositivo-selectiva solicitud de invalidacin. 11: Dispositivo selectivo invalidacin. El procesador no se pone esta codificacin. 58:34 RV 0h reservados 33:32 RW 00b fm Utilizado por procesador al realizar dispositivo invalidacin selectiva. 31:16 RW 0h ID Fuente Utilizado por procesador al realizar dispositivo selectivo contexto cach invalidacin. 15:00 RW 0h Domain ID Indica el ID del dominio cuyo contexto-entradas tiene que ser selectivamente invalidado. S / W tiene que programar este tanto dominio y el dispositivo selectivo invalida. Intel Xeon E5 Familia ignora los bits 15:08, ya que slo es compatible con un ID de dominio de 8 bits. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 371 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.50 VTD1_FLTSTS: Estado de fallo

3.5.8.51 VTD1_FLTEVTCTRL: Control de eventos de fallo VTD1_FLTSTS Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1034h Bit Attr defecto Descripcin 31:16 RV 0h reservados 15:08 ROS-V ndice de Registro de Fallas 0h Este campo slo es vlido cuando se configura el campo pendiente de fallo Primaria. Este campo indica el ndice (de la base) del registro de registro de fallos a la que la primera fallo pendiente se registr cuando el campo pendiente de fallo primario se establece por de hardware. 7 RV 0h Reservados 6 RW1CS 0b invalidacin Timeout Error Hardware detecta una terminacin invalidacin dispositivo IOTLB tiempo de espera. En este momento, un evento de fallo puede ser generado sobre la base de la programacin del evento de fallo Registro de control. 5 RW1CS 0b invalidacin Finalizacin de error Hardware recibi una terminacin invalidacin dispositivo IOTLB inesperada o no vlido. En este momento, se genera un evento de fallo en base a la programacin de la Falla Registro de control de eventos. 4 RW1CS 0b invalidacin cola de errores Hardware detectado un error asociado a la cola de invalidacin. Por ejemplo, hardware detecta un descriptor de invalidacin errnea o sin apoyo en el Cola de invalidacin. En este momento, se genera un evento de fallo basado en la la programacin del evento Registro de control de fallo. 3:02 RV 0h reservados 1 ROS-V 0b Fault Primary Pendiente Este campo indica si hay uno o ms fallos pendientes registrados en el fallo grabacin de registros. Hardware calcula este campo como el OR lgico de fallo (F) a travs de todos los campos del registro de faltas registros de este hardware DMA de reasignacin unit.0: No hay fallos presentes en cualquiera de los registros de registro de faltas 1: Uno o ms registros de grabacin de fallo pendiente de fallo. El registro de faltas campo de ndice se actualiza el hardware cada vez que este campo se establece por hardware. Adems, Dependiendo de la programacin del evento de fallo de registro de control, un evento de fallo se generada cuando el hardware establece este campo. 0 RW1CS 0b desbordamiento Fallo Primaria Hardware establece este bit para indicar desbordamiento de los registros de los valores de falta VTD1_FLTEVTCTRL Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1038h Bit Attr defecto Descripcin 31 RW 1b interrupcin Mscara Mensaje 1: Hardware tiene prohibido emitir mensajes de interrupcin requests.0: Software ha aclarado este bit para indicar servicio de interrupcin est disponible. Cuando un fallamiento Se detect una condicin, hardware puede emitir una solicitud de interrupcin (con el fallo datos de los eventos y valores del registro de direccin de eventos de fallo) dependiendo del estado de la interrumpir la mscara de bits de interrumpir y pendientes. Configuracin del procesador de E / S integradas (IIO) Registra 372 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.52 VTD1_FLTEVTDATA: Los datos del evento de fallo

3.5.8.53 VTD1_FLTEVTADDR: Fallo Direccin del evento 30 RO interrupcin 0B Pendiente Hardware establece el campo IP cada vez que detecta una condicin de alarma. Interrumpir condicin se define como cuando se produce una condicin de interrupcin cuando los registros de hardware un fallo a travs de uno de los valores de falta se registra y establece el campo de PPF en fallo Registro de estado. - Error de hardware detectados asociados a la cola de invalidacin, estableciendo el campo IQE en el registro de estado de fallo. - Hardware detectado invalidacin error de tiempo de espera la terminacin, estableciendo el mbito de las TIC en registrar el estado de error. - Si alguno de los campos de estado por encima del registro de estado de fallo ya se fij en la hora de establecer cualquiera de estos campos, no se trata como una nueva interrupcin condiciones. El campo IP se mantiene fijado por hardware, mientras que el mensaje de alarma se mantiene en espera. El mensaje de alarma puede ser retenida en espera debido a la interrupcin mscara (campo IM) est establecido, o debido a otras condiciones de hardware transitorios. El campo de la PI se borra por el hardware tan pronto como el mensaje de interrupcin pendiente condicin es atendida. Esto podra ser debido a cualquiera de los dos (A) Hardware emitir el mensaje de interrupcin debido a cualquier cambio en el transitorio condiciones hardware que caus mensaje de interrupcin, que se celebrar en trmite o por software de despejar el campo de IM. (B) Software de servicio todos los campos de estado de interrupcin pendiente en el Estado de error registrarse. - Campo de PPF se borra por hardware cuando detecta todos los registros de fallos de grabacin tener campo Fault (F) clara. - Otros campos de estado en el registro de estado de error se borra por el software de escritura de nuevo el valor ledo en los campos respectivos. 29:0 RV 0h reservados VTD1_FLTEVTDATA Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 103Ch Bit Attr defecto Descripcin 31:16 RV 0h reservados 15:00 RW 0h Datos de interrupcin VTD1_FLTEVTADDR Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1040H Bit Attr defecto Descripcin 63:2 RW 000000 000000 0000h Interrumpir Direccin La direccin de interrupcin se interpreta como la direccin de cualquier otra interrupcin de un Puerto PCI Express. 1:00 RV 0h reservados VTD1_FLTEVTCTRL Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1038h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 373 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra

3.5.8.54 VTD1_PMEN: Memoria Protegida Habilitar 3.5.8.55 VTD1_PROT_LOW_MEM_BASE: Protected poca memoria Base 3.5.8.56 VTD1_PROT_LOW_MEM_LIMIT: Memoria Protegida Low Limit VTD1_PMEN Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1064h Bit Attr defecto Descripcin 31 0b RW-LB Habilitar memoria protegida Activar la memoria protegida PROT_LOW_BASE / LIMIT y PROT_HIGH_BASE / LIMIT regiones de memoria. El software puede utilizar los rangos protegidos de baja / alta direccin para proteger tanto la DMA reasignacin de las tablas y las tablas de reasignacin de interrupciones. No hay un conjunto separado de registros previstos para cada uno. 30:1 RV 0h reservados 0 RO 0b Protegida Regin Estado Este bit es activado por procesador cuando se alcanza permitiendo al protegido regin de memoria por las normas establecidas en el Intel VT-d spec VTD1_PROT_LOW_MEM_BASE Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1068H Bit Attr defecto Descripcin 31:21 RW-LB 000h base de regin dram protegidos bajo 16 MB direccin base alineada de la regin dram bajo proteccin Tenga en cuenta que Intel VT-d motor generado lee / escribe (pgina caminar, cola de interrupciones, lectura cola de invalidacin, el estado de invalidacin) s se les permite a este regin, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasan a travs de DMA, es decir, sin acceso DMA de cualquier tipo) de cualquier dispositivo se permite hacia esta regin (independientemente de si TE es 0 o 1), cuando est activado. 20:00 RV 0h reservados VTD1_PROT_LOW_MEM_LIMIT Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 106Ch Bit Attr defecto Descripcin 31:21 000h regin dram protegidos bajo RW-LB 16 MB direccin de lmite alineado de la regin dram bajo proteccin Tenga en cuenta que Intel VT-d motor generado lee / escribe (pgina caminar, cola de interrupciones, lectura cola de invalidacin, el estado de invalidacin) s se les permite a este regin, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasan a travs de DMA, que hay acceso DMA de cualquier tipo) de cualquier dispositivo se permite hacia esta regin (independientemente de si TE es 0 o 1), cuando est activado. 20:00 RV 0h reservados Configuracin del procesador de E / S integradas (IIO) Registra 374 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.57 VTD1_PROT_HIGH_MEM_BASE: Memoria Protegida High Base 3.5.8.58 VTD1_PROT_HIGH_MEM_LIMIT: Memoria Protegida High Limit 3.5.8.59 VTD1_INV_QUEUE_HEAD: Nulidad cola Header Pointer 3.5.8.60 VTD1_INV_QUEUE_TAIL: Nulidad Cola Cola Pointer VTD1_PROT_HIGH_MEM_BASE Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1070h

Bit Attr defecto Descripcin 63:21 RW-LB 000000 00000h High regin dram protegida 16 MB direccin base alineada de la regin dram alta proteccin Tenga en cuenta que Intel VT-d motor generado lee / escribe (pgina caminar, cola de interrupciones, lectura cola de invalidacin, el estado de invalidacin) s se les permite a este regin, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasan a travs de DMA, es decir, sin acceso DMA de cualquier tipo) de cualquier dispositivo se permite hacia esta regin (independientemente de si TE es 0 o 1), cuando est activado. 20:00 RV 0h reservados VTD1_PROT_HIGH_MEM_LIMIT Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1078h Bit Attr defecto Descripcin 63:21 RW-LB 000000 00000h High regin dram protegida 16 MB direccin de lmite alineado de la regin dram alta proteccin Tenga en cuenta que Intel VT-d motor generado lee / escribe (pgina caminar, cola de interrupciones, lectura cola de invalidacin, el estado de invalidacin) s se les permite a este regin, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasan a travs de DMA, es decir, sin acceso DMA de cualquier tipo) de cualquier dispositivo se permite hacia esta regin (independientemente de si TE es 0 o 1), cuando est activado. 20:00 RV 0h reservados VTD1_INV_QUEUE_HEAD Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1080h Bit Attr defecto Descripcin 63:19 RV 0h reservados 18:04 RO-V 0000h cola Head Especifica el desplazamiento (128 bits alineados) a la cola de nulidad de la orden que se va a recoger al lado de hardware. Este campo se incrementa despus de la orden se ha exagerado con xito y se ha verificado que es un vlido / apoyo comando. 3:00 RV 0h reservados VTD1_INV_QUEUE_TAIL Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1088h Bit Attr defecto Descripcin 63:19 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 375 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.61 VTD1_INV_QUEUE_ADD: Nulidad Cola Direccin 3.5.8.62 VTD1_INV_COMP_STATUS: Nulidad estado de finalizacin 3.5.8.63 VTD1_INV_COMP_EVT_CTL: Nulidad Control de Eventos Finalizacin 18:04 RW 0h cola de la cola Especifica el desplazamiento (128 bits alineados) a la cola de nulidad de la orden que se escribir junto con el software. 3:00 RV 0h reservados

VTD1_INV_QUEUE_ADD Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1090H Bit Attr defecto Descripcin 63:12 RW 000000 000000 0h Nulidad cola de solicitudes de direcciones Base Esto apunta a la base del tamao alineado cola de solicitudes de invalidacin de campo. 11:03 RV 0h reservados 02:00 RW 0h Tamao de la cola Este campo especifica la longitud de la cola de solicitudes de invalidacin. El nmero de entradas en la cola de invalidacin se define como 2 ^ (X + 8), donde X es el valor programado en este campo. VTD1_INV_COMP_STATUS Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 109Ch Bit Attr defecto Descripcin 31:1 RV 0h reservados 0 RW1CS 0b invalidacin Espere Descriptor completa Indica la finalizacin de la invalidacin Espere descriptor con la bandera de interrupciones (IF) Campo establecido. Hardware borra este campo cada vez que se ejecuta un descriptor de espera con IF conjunto de campos y establece este bit cuando el descriptor es completa. VTD1_INV_COMP_EVT_CTL Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 10A0h Bit Attr defecto Descripcin 31 RW 1b Mscara de Interrupcin 0: No enmascaramiento de interrupcin. Cuando se detecta una condicin de evento de invalidacin, problemas de hardware un mensaje de interrupcin (utilizando los datos de evento de invalidacin y Invalidacin Direccin valores de registro de eventos). 1: Este es el valor de reposicin. Software puede enmascarar la generacin de mensajes de interrupcin por Si este campo. Hardware tiene prohibido enviar el mensaje de interrupcin cuando este campo est establecido. VTD1_INV_QUEUE_TAIL Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1088h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 376 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.64 VTD1_INV_COMP_EVT_DATA: invalidacin Finalizacin de datos de eventos 3.5.8.65 VTD1_INV_COMP_EVT_ADDR: Nulidad Finalizacin Direccin del evento 3.5.8.66 VTD1_INTR_REMAP_TABLE_BASE: Interrupcin Base tabla de reasignacin Direccin 30 RO interrupcin 0B Pendiente Hardware establece el campo IP cada vez que detecta una condicin de alarma. Interrumpir condicin se define como: - Una invalidacin Espera descriptor con la bandera de interrupcin (IF) campo se completa el set, preparando el terreno IWC en el registro de estado de fallo. - Si el campo de la CBI en el registro de estado de eventos invalidacin ya se estableci en la momento de establecer este campo, no se trata como una nueva condicin de interrupcin. El campo IP

se mantiene fijado por hardware, mientras que el mensaje de alarma se mantiene en espera. La interrupcin mensaje puede ser retenida en espera debido a la interrupcin mscara (campo IM) est establecido, o por a otras condiciones de hardware transitorios. El campo de la PI se borra por el hardware tan pronto como el mensaje de interrupcin pendiente condicin es atendida. Esto podra ser debido a: (A) Hardware emitir el mensaje de interrupcin debido a cualquier cambio en el transitorio condiciones hardware que caus mensaje de interrupcin, que se celebrar en trmite o por software de despejar el campo de IM. (B) Software de mantenimiento del campo IWC en el registro de estado de fallo. 29:0 RV 0h reservados VTD1_INV_COMP_EVT_DATA Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 10A4h Bit Attr defecto Descripcin 31:16 RV 0h reservados 15:00 RW 0h Datos de interrupcin VTD1_INV_COMP_EVT_ADDR Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 10A8h Bit Attr defecto Descripcin 63:2 RW 0h Interrupcin Direccin 1:00 RV 0h reservados VTD1_INTR_REMAP_TABLE_BASE Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 10B8h Bit Attr defecto Descripcin 63:12 RW 0h Intr Reasignacin de Base Esto apunta a la base de la pgina alineado a la tabla de reasignacin de interrupcin de campo. Si el Interrupcin tabla de reasignacin es mayor que 4 KB de tamao, hay que sizealigned. Lee de este campo de valor devoluciones que por ltima vez programado para ello. VTD1_INV_COMP_EVT_CTL Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 10A0h Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 377 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 3.5.8.67 VTD1_FLTREC0_GPA: Registro de Fallas 3.5.8.68 VTD1_FLTREC0_SRC: Registro de Fallas 11 RW-LB 0b IA-32 Interrupcin extendida Habilitar 0: sistema IA-32 est funcionando en modo de interrupcin IA32 legado. Hardware interpreta slo 8 bits APICID en la interrupcin de reasignacin Tabla entries.1: sistema IA-32 es operando en modo de interrupcin IA-32 ampliado. Hardware interpreta APICID 32 bits en las entradas de tabla de reasignacin de interrupciones. 10:04 RV 0h reservados 03:00 RW 0b Tamao Este campo especifica el tamao de la tabla de reasignacin de interrupcin. El nmero de entradas en la tabla de reasignacin de interrupcin es 2 ^ (1 X), donde X es el valor programado en este campo. VTD1_FLTREC0_GPA Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR

Offset: 1100h Bit Attr defecto Descripcin 63:12 ROS-V 0h GPA 4k alineados GPA para la operacin falla. Vlido solamente cuando se configura el campo F 11:00 RV 0h reservados VTD1_FLTREC0_SRC Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1108h Bit Attr defecto Descripcin 63 RW1CS Fault 0b Hardware establece este campo para indicar un fallo se registra en el registro de registro de faltas. El campo F es fijado por hardware despus de que los detalles del fallo se registra en el PADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsar fallas adicionales de la misma solicitante (SID). Software escribe el valor ledo de este campo para desactivarla. 62 ROS-V 0b Tipo Tipo de la primera solicitud de DMA falla 0: DMA escritura 1: DMA solicitud de lectura Este campo slo es vlido si se establece Fault bit (F). 61:60 ROS-V 00b Tipo de direccin Este campo capta el campo AT de la solicitud de DMA falla. Este campo es vlida nicamente cuando se configura el campo F. 59:40 RV 0h reservados 39:32 ROS-V 00h Fallo Motivo Motivo de la primera falta de traduccin. Ver Intel VT-d spec para el campo es detalles.Este slo es vlida cuando el bit de fallo. 31:16 RV 0h reservados 15:00 ROS-V 0000h Identificador Fuente ID solicitante de la solicitud dma que criticar. Vlido solamente cuando se establece el bit F VTD1_INTR_REMAP_TABLE_BASE Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 10B8h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 378 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 3.5.8.69 VTD1_INVADDRREG: Invalidar Direccin 3.5.8.70 VTD1_IOTLBINV: IOTLB Invalidate VTD1_INVADDRREG Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1200h Bit Attr defecto Descripcin 63:12 RW 000000 000000 0h addr Para pedir una solicitud de invalidacin de la pgina especfica de hardware, software primero debe escriba la direccin fsica huspedes correspondiente a este registro, y luego emitir un comando de invalidacin especfica de la pgina a travs de la IOTLB_REG. 11:07 RV 0h reservados

6 RW 0b ih El campo ofrece pista de hardware para conservar o eliminar el respectivo no hoja entradas de la tabla de pginas que se pueden almacenar en cach en el hardware. 0: Software puede haber modificado tanto las hojas y las entradas de la tabla de pginas que no son hojas correspondiente a las asignaciones especificadas en los campos ADDR y AM. En un pageselective solicitud de invalidacin, IIO debe limpiar tanto la hoja en cach y no hoja entradas de la tabla de pginas correspondientes a las asignaciones especificadas por campos hexadecimales y AM. IIO realiza una anulacin de nivel de dominio en las entradas que no son hojas y pginas selectivedomaininvalidacin nivel en el nivel de hoja 1: El software no ha modificado ninguna entrada en la tabla de pginas que no son hojas correspondientes a asignaciones especificadas en los campos hexadecimales y AM. En una pgina de invalidacin-selectiva solicitud, IIO conserva las entradas de la tabla de la pgina que no son hojas en cach correspondientes a asignaciones especificadas por campos de la maana y ADDR y realiza slo una pgina selectivo invalidacin en el nivel de hoja 05:00 RW 0h am IIO respalda los valores de 0-9. Todos los dems valores dan lugar a resultados no definidos. VTD1_IOTLBINV Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1208h Bit Attr defecto Descripcin 63 RW 0b cach IOTLB Invalidar Software peticiones IOTLB invalidacin mediante el establecimiento de este campo. El software tambin debe establecer la granularidad invalidacin solicitada por la programacin de la IIRG field.Hardware borra el campo Intel VT para indicar la solicitud de invalidacin es completa. Hardware Tambin indica la granularidad en la que se realiza la operacin de invalidacin a travs del campo IAIG. Software debe leer de nuevo y comprobar el campo Intel VT para ser borrar para confirmar la invalidacin es completa. Cuando se establece el campo Intel VT, el software no tiene que actualizar el contenido de este registro (Y registro Direccin Invalidate, i si se est utilizando), ni presentar nuevas IOTLB solicitudes de invalidacin. 62 RV 0h Reservados 61:60 RW 00b IOTLB invalidacin Solicitud Granularidad Al solicitar hardware para invalidar la E / OTLB (definiendo el campo Intel VT), software escribe la granularidad nulidad solicitada a travs de este campo IIRG. Los siguientes son la codificacin del campo IIRG 2 bits. 00: Reservado. Hardware ignora la solicitud de nulidad y los informes de invalidacin completar en la limpieza del campo Intel VT e informes 00 en el campo de AIG. 01: Solicitud de Nulidad Global. 10: Solicitud de nulidad de dominio selectivo. Se debe especificar el dominio id El objetivo en el campo DID. 11: Solicitud de nulidad Pgina selectivo. La direccin de destino, la mscara y la invalidacin pista debe estar especificado en el registro de direcciones Invalidate, el dominio-id debe ser proporcionado en el campo DID. 59 RV 0h Reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 379 Ficha tcnica Volumen 2 Configuracin del procesador de E / S integradas (IIO) Registra 58:57 RO 00b IOTLB Granularidad invalidacin Actual Hardware informa de la granularidad en la que se proceda una solicitud de invalidacin a travs del campo AIG en el momento de la presentacin de informes finalizacin invalidacin (en la limpieza

el campo VT Intel). Los siguientes son la codificacin para el campo IAIG 2 bits. 00: Reservado. Esto indica hardware ha detectado una solicitud de invalidacin correctos e ignor la solicitud. Ejemplos de solicitudes de invalidacin incorrectos incluyen detectar un valor de mscara de direccin sin apoyo en Invalidar Direccin registrate peticiones de invalidacin pgina selectivos o una codificacin sin soporte / indefinido en IIRG. 01: Nulidad Global realizado. Procesador establece esto en respuesta a una mundial Solicitud de nulidad IOTLB. 10: invalidacin Domain selectivo realizado mediante el dominio-id que era especificado por software en el campo DID. Procesador establece esto en respuesta a un dominio solicitud de nulidad IOTLB selectiva. 11: procesador establece esto en respuesta a una pgina de solicitud de invalidacin selectiva. 56:50 RV 0h reservados 49 RW 0b dr Procesador utiliza este para drenar o no drenar lee en una solicitud de invalidacin. 48 RW 0b dw Procesador utiliza este para drenar o no drenar escribe sobre una solicitud de invalidacin. 47:32 RW 0000h hizo Dominio que se invalida y se programa con el software tanto para la pgina y dominio solicitudes de invalidacin selectivos. Intel Xeon E5 Familia de Productos ignora el 47:40 trozos, ya que slo es compatible con un ID de dominio de 8 bits. 31:0 RV 0h reservados VTD1_IOTLBINV Bus: 0 Dispositivo: 5 Funcin: 0 MMIO BAR: VTBAR Offset: 1208h Bit Attr defecto Descripcin Configuracin del procesador de E / S integradas (IIO) Registra 380 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 381 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4 Configuracin del procesador Uncore Registros Este captulo contiene los registros de interconexin Intel QuickPath de los 5 puntos finales dentro del mdulo Intel QuickPath Interconnect. Hay uno en el anillo R3QPI stop.Two en cada uno de los dos Agentes Intel QuickPath Interconnect, uno para la capa fsica y uno para la capa de enlace. Cada uno de los tres tipos de punto final nicas se tratarn en secciones separadas para sus tipos de registro correspondientes. Este captulo tambin contiene la Controlador de memoria integrado Registra todos los 4 canales y la Unidad de Control de Potencia (PCU) registros. Registra 4.1 PCI estndar Estos registros aparecen en cada funcin de cada dispositivo de Uncore y se puede acceder usando el proporcionado offset. 4.1.1 VID: Identificacin de proveedores 4.1.1.1 DID: Identificacin del dispositivo Registrarse VID Offset: 0 Bit Attr defecto Descripcin 15:00 RO Nmero de Identificacin del Proveedor 8086h El valor es asignado por el PCI-SIG a Intel.

DID Offset: 2 Bit Attr defecto Descripcin Nmero de identificacin del dispositivo RO 15:00 Los valores de ID de dispositivo varan de una funcin a otra. Bits 15:08 son iguales a 0x3C para el procesador. La lista siguiente es un desglose de los grupos de funciones. 0x3C00 - 0x3C1 PCI Express y DMI puertos 0x3C20 - 0x3C3F: Caractersticas IO (QDDMA, APIC, Intel VT, RAS, Intel TXT) 0x3C40 - 0x3C5F: monitores de rendimiento 0x3C60 - 0x3C7F: DFX 0x3C80 - 0x3C9F: Intel QuickPath Interconnect 0x3CA0 - 0x3CBF: Home Agente / controlador de memoria 0x3CC0 - 0x3CDF: Administracin de energa 0x3CE0 - 0x3CFF: Cbo / Anillo 1_8_0_CFG: Attr: Defecto RO: 3C80h 1_9_0_CFG: Attr: Defecto RO: 3C90h Procesador Uncore Registros de configuracin 382 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.1.1.2 PCICMD: Register PCI Comando 4.1.1.3 PCISTS: PCI Estado PCICMD Offset: 4 Bit Attr defecto Descripcin 15:11 RV 0h reservados 10 RO 0b INTx Desactivar N / A para estos dispositivos 9 RO 0b Fast Back-to-Back Habilitar No aplica para PCI Express y est cableado a 0 8 RO 0b SERR Activar Este bit no tiene impacto en el informe de errores a partir de estos dispositivos 7 RO 0b IDSEL Stepping / Espera control de ciclos No es aplicable a los dispositivos internos. Cableado a 0. 6 RO 0b Parity Error Respuesta Este bit no tiene impacto en el informe de errores a partir de estos dispositivos 5 paleta VGA RO 0b snoop Habilitar No es aplicable a los dispositivos internos. Cableado a 0. 4 Memoria 0b RO Escribir e invalidar Habilitar No es aplicable a los dispositivos internos. Cableado a 0. 3 RO 0b Ciclo Especial Habilitar No aplicable. Cableado a 0. 2 RO 0b Bus Master Enable Cableado a 0, ya que estos dispositivos no generan transacciones 1 RO 0b Espacio Memoria Activa Cableado a 0, ya que estos dispositivos no decodificar cualquier barra de memoria 0 RO 0b IO Espacio Activa Cableado a 0, ya que estos dispositivos no decodificar cualquier barra IO PCISTS Offset: 6 Bit Attr defecto Descripcin 15 RO 0b Detectado error de paridad

Este bit se establece cuando el dispositivo recibe un paquete en el lado primario con un error de datos no se puede corregir (incluyendo un paquete con el bit veneno) o un Direccin incorregible / error de paridad control. El ajuste de este bit es independientemente de el bit de error de respuesta Paridad (PERRE) en el registro PCICMD. R2PCIe nunca lo har establecer este bit. 14 RO 0b sealiza error del sistema Cableado a 0 13 RO 0b Recibido Maestro Abortar Cableado a 0 12 RO 0b Recibido Target Abortar Cableado a 0 11 RO 0b sealizadas por objetivo Abortar Cableado a 0 10:09 RO 0h DEVSEL # Timing No aplica para PCI Express. Cableado a 0. 8 RO 0b Master Data Error de paridad Cableado a 0 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 383 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.1.1.4 RID: Identificacin de revisiones 4.1.1.5 CCR: Cdigo de clase 4.1.1.6 CLSR: Cacheline Tamao Registro 7 RO 0b Fast Back-to-Back No aplica para PCI Express. Cableado a 0. 6 RO 0b reservados 5 RO 0b 66MHz capaz No aplica para PCI Express. Cableado a 0. 4 RO lista de capacidades 0b Este bit indica la presencia de una estructura de lista de capacidades 3 RO 0b INTx Estado Cableado a 0 2:00 RV 0h reservados RID Offset: 8 Bit Attr defecto Descripcin 07:00 RO 00h Revision_ID Refleja el ID de revisin Uncore despus de un reinicio. Refleja el ID de revisin de compatibilidad despus de BIOS escribe 0x69 en cualquier registro RID en cualquier funcin de procesador. Aplicacin Nota: Leer y escribir peticiones desde el host a cualquier registro RID en cualquier procesador la funcin se vuelve a dirigir a la agrupacin IIO. Accesos a la campo de CCR son tambin redirigido debido a la alineacin DWORD. Es posible que los accesos JTAG son directos, por lo que no siempre ser redirigido. CCR Offset: 9 Bit Attr defecto Descripcin 23:16 RO 08h de clases base Dispositivo Genrico 15:08 RO 80h Sub-Class

Dispositivo Genrico 07:00 RO 00h a nivel de registro Interfaz de programacin Ajuste a 00h para todos los dispositivos no APIC. CLSR Offset: C Bit Attr defecto Descripcin 07:00 RW 0h Cacheline Tamao Este registro se establece como RW nicamente por razones de compatibilidad. Tamao Cacheline de Intel Xeon E5 familia siempre es 64B. PCISTS Offset: 6 Bit Attr defecto Descripcin Procesador Uncore Registros de configuracin 384 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.1.1.7 PLAT: Temporizador de Latencia Primaria 4.1.1.8 HDR: tipo de cabecera 4.1.1.9 BIST: Built-In Self Test 4.1.1.10 SVID: subsistema ID Vendor 4.1.1.11 SDID: subsistema ID de dispositivo PLAT Offset: D Bit Attr defecto Descripcin 07:00 RO 0h Timer Latencia Primaria No aplica para PCI Express. Cableado a 00h. HDR Offset: E Bit Attr defecto Descripcin 7 RO 1b dispositivo multifuncin El valor predeterminado es bit a 1b, ya que todos estos dispositivos son multi-funcin 06:00 RO Layout Configuracin 00h Este campo identifica el formato de la disposicin de configuracin de cabecera. Es de tipo 0 para todos estos dispositivos. El valor predeterminado es 00h, lo que indica un "dispositivo de punto final". BIST Offset: F Bit Attr defecto Descripcin 07:00 RO 0h pruebas BIST No se admite. Cableado a 00h SVID Offset: 2C Bit Attr defecto Descripcin 15:00 RW-O Nmero de Identificacin del proveedor del sistema secundario 8086h. El valor por defecto especifica Intel, pero se puede ajustar a cualquier valor una vez despus de la reposicin. SDID Offset: 2E Bit Attr defecto Descripcin 15:00 RW-O nmero de identificacin del dispositivo Subsistema 00h Asignado por el proveedor de subsistema para identificar el subsistema Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 385 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin

4.1.1.12 CAPPTR: Indicador de Capacidad 4.1.1.13 INTL: Lnea de interrupcin 4.1.1.14 INTPIN: Pin de interrupcin Registrarse 4.1.1.15 MINGNT: Grant mnimo 4.1.1.16 MAXLAT: Latencia mxima 4.2 Intel QuickPath Interconnect Registro Todos los registros para el enrutamiento y capas de protocolo se definen como un registro nico, sin la duplicacin. Muchos registros de control tienen restricciones en cuando el registro puede ser modificado. Si existe una restriccin que se menciona en la descripcin registro, y generalmente se aplica a todo el registro. Las dos posibilidades de restricciones son las siguientes: en el arranque nica vez, o durante la quiescencia. En el momento de arranque slo se refiere a la poca inmediatamente siguiendo Cambiar deassertion antes de cualquier solicitud de configuracin no estn fluyendo dentro del IIO. Durante el reposo es un estado donde slo accesos de configuracin estn fluyendo en la red de interconexin QuickPath Intel. CAPPTR Offset: 34 Bit Attr defecto Descripcin 07:00 RO 00h Capacidad Pointer Seala la primera estructura de la capacidad para el dispositivo, que es la capacidad de PCIe. INTL Offset: 3C Bit Attr defecto Descripcin 07:00 RO 00h lnea de interrupcin N / A para estos dispositivos INTPIN Offset: 3D Bit Attr defecto Descripcin 07:00 RO 00h interrupcin Pin N / D, ya que estos dispositivos no generan ninguna interrupcin en su propia Offset: 3E Bit Attr defecto Descripcin 07:00 RO 00h Valor mnimo subvencin Este registro no se aplica a PCI Express. Es codificada para '00 'h. Offset: 3F Bit Attr defecto Descripcin 07:00 RO 00h Valor mximo Latencia Este registro no se aplica a PCI Express. Es codificada para '00 'h. Procesador Uncore Registros de configuracin 386 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.2.1 Intel Xeon E5-2600 de la familia de producto Registros Todos los procesadores Intel QuickPath Interconnect registra enumeran a continuacin son especficos de Intel Xeon procesador E5-2600 familias de productos. 4.2.2 CSR Register Mapas Tabla 4-1. Intel QuickPath Interconnect Map Link, puerto 0 (Device 8) Funcin 0 DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h 14h 94h

18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h QPIMISCSTAT D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 387 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin Tabla 4-2. Intel QuickPath Interconnect Enlace mapa, Port 1 (Device 9) Funcin 0 DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h 14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h

54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Procesador Uncore Registros de configuracin 388 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.2.3 Intel QuickPath Interconnect capas de enlace de Registros 4.2.3.1 QPIMISCSTAT: Intel QPI Misc Estado Se trata de un registro de estado de la lgica comn de Intel QPI. 4.3 CBO Registros 4.3.1 CSR Register Mapas Los siguientes mapas de registro son para CBO registros lgicos de control: QPIMISCSTAT Bus: 1 Dispositivo: 8 Funcin: 0 Offset: D4 Bit Attr defecto Descripcin 31:5 RV 0h reservados 4 RO-V Modo lento 0b Refleja el estado del modo lento actual que se est llevado a la PLL. Esto se establece de restablecer para que Intel QPI en modo lento. Y slo se espera que se establece cuando qpi_rate se establece en 6,4 GT / s. 3 RV 0h Reservados 02:00 RO-V 011b Intel QPI Cambio Esto refleja el ajuste de velocidad de QPI Intel actual en el PLL. 010 hasta 5,6 GT / s 011 a 6,4 GT / s 100 a 7,2 GT / s 101-8 GT / s otro - Reservado Tabla 4-3. De Unicast CSR (CBO): Dispositivo 12-13, Funcin 0-3, Offset 00h-FCh (Hoja 1 de 2) DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h 14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h

CAPPTR 34h B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH 40h RTID_Config_Pool01_Base_Shadow C0h Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 389 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Tabla 4-4. Decodificador System Direccin (CBO): dispositivo 12, funcin 6, Offset 00h-FCh (Hoja 1 de 2) DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h 14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh Tabla 4-3. De Unicast CSR (CBO): Dispositivo 12-13, Funcin 0-3, Offset 00h-FCh (Hoja 2 de 2) Procesador Uncore Registros de configuracin

390 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Tabla 4-5. Almacenamiento en cach de registros de agentes de difusin (CBO): Dispositivo 12, funcin 7, Offset 00hFCh (Hoja 1 de 2) DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h 14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h Tabla 4-4. Decodificador System Direccin (CBO): dispositivo 12, funcin 6, Offset 00h-FCh (Hoja 2 de 2) Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 391 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 74h F4H 78h F8h FCh 7CH Tabla 4-6. Almacenamiento en cach de registros de agentes de difusin (CBO): Dispositivo 13, funcin 6, Offset 00hFCh

DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h 14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Tabla 4-5. Almacenamiento en cach de registros de agentes de difusin (CBO): Dispositivo 12, funcin 7, Offset 00hFCh (Hoja 2 de 2) Procesador Uncore Registros de configuracin 392 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Configuracin del controlador de memoria integrado 4.4 Registros La unidad Integrated Memory Controller contiene cuatro controladores. Hasta cuatro canales pueden funcionar de forma independiente o canal 0 y 1 o Canal 2 y 3 se puede combinar para unsono. Los controladores DRAM comparten una direccin comn y decodificacin motores DMA para Cuenta con RAS. Los registros de configuracin pueden ser o por canal comn. Tabla 4-7. Memoria Controlador Target Direccin Decodificador Registros: dispositivo 15, funcin 0, Offset 00h-FCh DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h 14h 94h

18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 393 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.1 Intel Xeon E5-1600 E5-2600 y E5-4600 Registros del procesador Todo controlador de memoria integrado registros se enumeran a continuacin son especficos de Intel Xeon procesador E5-1600, E5-2600 y E5-4600 familias de productos. 4.4.2 Intel Xeon E5-2400 Procesador de Registros Para el procesador Intel Xeon E5-2400 ignorar todos los registros en el dispositivo 15 Funcin 2, dispositivo 16, funcin 4 y el dispositivo 16, funcin 6. 4.4.3 CSR Register Mapas Los siguientes mapas de registro son para el controlador de memoria registros lgicos de control: Tabla 4-8. Controlador MemHot Memoria y Registros SMBus: Bus N, dispositivo 15, funcin 0, offset 100h-1FCh SMB_STAT_0 100h 180h MH_MAINCNTL SMBCMD_0 104h 184h 108h SMBCntl_0 188 H MH_SENSE_500NS_CFG 10CH SMB_TSOD_POLL_RATE_CNTR_0 18CH MH_DTYCYC_MIN_ASRT_CNTR_0 SMB_STAT_1 110h 190h MH_DTYCYC_MIN_ASRT_CNTR_1 SMBCMD_1 114h 194h MH_IO_500NS_CNTR SMBCntl_1 118h 198h MH_CHN_ASTN 11CH SMB_TSOD_POLL_RATE_CNTR_1 19Ch MH_TEMP_STAT 120h SMB_PERIOD_CFG 1A0h MH_EXT_STAT 124H SMB_PERIOD_CNTR 1A4h 128H SMB_TSOD_POLL_RATE 1A8h

12Ch 1ACh 130h 1B0h 134h 1B4h 138H 1B8h 13CH 1BCh 140h 1C0h 144h 1C4h 148h 1C8h 14Ch 1CCh 150h 1D0h 154H 1D4h 158h 1D8h 15CH 1DCh 160h 1E0h 164h 1E4h 168h 1E8h 16Ch 1ECh 170h 1F0h Procesador Uncore Registros de configuracin 394 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 174H 1F4h 178h 1F8h 17Ch 1FCh Tabla 4-8. Controlador MemHot Memoria y Registros SMBus: Bus N, dispositivo 15, funcin 0, offset 100h-1FCh Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 395 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin Tabla 4-9. Controladores de memoria RAS Registros: Bus N, dispositivo 15, funcin 1, Offset 00hFCh DID VID 0h SPAREADDRESSLO 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h SPARECTL 90h 14h SSRSTATUS 94h 18h SCRUBADDRESSLO 98h 1Cr SCRUBADDRESSHI 9Ch 20h SCRUBCTL A0h 24h A4h A8h SPAREINTERVAL 28h SDID SVID 2Cr RASENABLES ACh 30h B0h CAPPTR 34h SMISPARECTL B4h 38h LEAKY_BUCKET_CFG B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH PXPCAP 40h LEAKY_BUCKET_CNTR_LO C0h 44h LEAKY_BUCKET_CNTR_HI C4H 48h C8H 4 canales CCh

50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Procesador Uncore Registros de configuracin 396 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Tabla 4-10. Controlador de memoria DIMM Timing y Registros Interleave: Bus N, dispositivo 15, Funcin 2-5 Offset 00h-FCh DID VID 0h DIMMMTR_0 80h PCISTS PCICMD 4h DIMMMTR_1 84h CCR RID 8h DIMMMTR_2 88h BIST HDR PLAT CLSR Ch. 8Ch 10h 90h 14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH PXPCAP 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Tabla 4-11. Controladores de memoria de canal Rango Registros: Bus N, dispositivo 15, funcin 2 - 5 Offset 100h-1FCh (Hoja 1 de 2)

PXPENHCAP 100h 180h 104h 184h 108h 188 H 10CH 18CH 110h 190h 114h 194h 118h 198h Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 397 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin Los mapas siguientes registros son registros de controlador de lgica de control de memoria: 11CH 19Ch 120h 1A0h 124H 1A4h 128H 1A8h 12Ch 1ACh 130h 1B0h 134h 1B4h 138H 1B8h 13CH 1BCh 140h 1C0h 144h 1C4h 148h 1C8h 14Ch 1CCh 150h 1D0h 154H 1D4h 158h 1D8h 15CH 1DCh 160h 1E0h 164h 1E4h 168h 1E8h 16Ch 1ECh 170h 1F0h 174H 1F4h 178h 1F8h 17Ch 1FCh Tabla 4-11. Controladores de memoria de canal Rango Registros: Bus N, dispositivo 15, funcin 2 - 5 Offset 100h-1FCh (Hoja 2 de 2) Tabla 4-12. Memoria del controlador Canal 2 registros de control trmico: Bus N, dispositivo 16, Funcin 0, Offset 00h-FCh Memoria del controlador Canal 3 registros de control trmico: Bus N, dispositivo 16, Funcin 1, Offset 00h-FCh Controladores de memoria de canal 0 trmicos Registros de control: Bus N, dispositivo 16, Funcin 4, Offset 00h-FCh Memoria del controlador Canal 1 Thermal Registros de control: Bus N, dispositivo 16, Funcin 5, Offset 00h-FCh (Hoja 1 de 2) DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h

14h 94h 18h 98h 1Cr 9Ch 20h A0h Procesador Uncore Registros de configuracin 398 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 24h PmonCntr_0 A4h 28h A8h SDID SVID 2Cr PmonCntr_1 ACh 30h B0h CAPPTR 34h PmonCntr_2 B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch PmonCntr_3 BCH PXPCAP 40h C0h 44h PmonCntr_4 C4H 48h C8H 4 canales PmonDbgCntResetVal CCh 50h D0h 54h PmonCntr_Fixed D4h 58h D8H 5Ch PmonCntrCfg_0 DCh 60h PmonCntrCfg_1 E0h 64h PmonCntrCfg_2 E4H 68h PmonCntrCfg_3 E8h 6Ch PmonCntrCfg_4 ECh 70h F0h 74h PmonUnitCtrl F4H 78h PmonUnitStatus F8h FCh 7CH Tabla 4-13. Memoria del controlador Canal 2 registros de control trmico: Bus N, dispositivo 16, Funcin 0, offset 100h-1FCh Memoria del controlador Canal 3 registros de control trmico: Bus N, dispositivo 16, Funcin 1, offset 100h-1FCh Controladores de memoria de canal 0 trmicos Registros de control: Bus N, dispositivo 16, Funcin 4, offset 100h-1FCh Memoria del controlador Canal 1 Thermal Registros de control: Bus N, dispositivo 16,

Funcin 5, offset 100h-1FCh (Hoja 1 de 2) 100h 180h 104h 184h CHN_TEMP_CFG 108h 188 H CHN_TEMP_STAT 10CH 18CH DIMM_TEMP_OEM_0 THRT_PWR_DIMM_1 THRT_PWR_DIMM_0 110h 190h DIMM_TEMP_OEM_1 THRT_PWR_DIMM_2 114h 194h DIMM_TEMP_OEM_2 118h 198h 11CH 19Ch Tabla 4-12. Memoria del controlador Canal 2 registros de control trmico: Bus N, dispositivo 16, Funcin 0, Offset 00h-FCh Memoria del controlador Canal 3 registros de control trmico: Bus N, dispositivo 16, Funcin 1, Offset 00h-FCh Controladores de memoria de canal 0 trmicos Registros de control: Bus N, dispositivo 16, Funcin 4, Offset 00h-FCh Memoria del controlador Canal 1 Thermal Registros de control: Bus N, dispositivo 16, Funcin 5, Offset 00h-FCh (Hoja 2 de 2) Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 399 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin DIMM_TEMP_TH_0 120h 1A0h DIMM_TEMP_TH_1 124H 1A4h DIMM_TEMP_TH_2 128H 1A8h 12Ch 1ACh DIMM_TEMP_THRT_LMT_0 130h 1B0h DIMM_TEMP_THRT_LMT_1 134h 1B4h DIMM_TEMP_THRT_LMT_2 138H 1B8h 13CH 1BCh DIMM_TEMP_EV_OFST_0 140h 1C0h DIMM_TEMP_EV_OFST_1 144h 1C4h DIMM_TEMP_EV_OFST_2 148h 1C8h 14Ch 1CCh DIMMTEMPSTAT_0 150h 1D0h DIMMTEMPSTAT_1 154H 1D4h DIMMTEMPSTAT_2 158h 1D8h 15CH 1DCh 160h 1E0h 164h 1E4h 168h 1E8h 16Ch 1ECh 170h 1F0h 174H 1F4h 178h 1F8h 17Ch 1FCh Tabla 4-13. Memoria del controlador Canal 2 registros de control trmico: Bus N, dispositivo 16, Funcin 0, offset 100h-1FCh Memoria del controlador Canal 3 registros de control trmico: Bus N, dispositivo 16, Funcin 1, offset 100h-1FCh Controladores de memoria de canal 0 trmicos Registros de control: Bus N, dispositivo 16, Funcin 4, offset 100h-1FCh Memoria del controlador Canal 1 Thermal Registros de control: Bus N, dispositivo 16,

Funcin 5, offset 100h-1FCh (Hoja 2 de 2) Procesador Uncore Registros de configuracin 400 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Tabla 4-14. Memoria del controlador Canal 2 DIMM registros temporales: Bus N, dispositivo 16, Funcin 0, offset 200h-2FCh Controladores de memoria de canal 3 DIMM registros temporales: Bus N, dispositivo 16, Funcin 1, offset 200h-2FCh Controladores de memoria de canal 0 DIMM registros temporales: Bus N, dispositivo 16, Funcin 4, offset 200h-2FCh Controladores de memoria de canal 1 DIMM registros temporales: Bus N, dispositivo 16, Funcin 5, offset 200h-2FCh TCDBP MC_INIT_STAT_C 200h 280h TCRAP 204h 284h TCRWP 208H 288h TCOTHP 20CH 28Ch TCRFP 210h 290h TCRFTP 214h 294h TCSRFTP 218H 298H TCMR2SHADOW 21CH 29Ch TCZQCAL 220h 2A0h TCSTAGGER_REF 224H 2A4h 228H 2A8h TCMR0SHADOW 22CH 2ACh 230h 2B0h RPQAGE 234H 2B4h IDLETIME 238H 2B8h RDIMMTIMINGCNTL 23Ch 2BCh RDIMMTIMINGCNTL2 240h 2C0h TCMRS 244H 2C4h 248h 2C8h 24CH 2CCh 250h 2D0h 254H 2D4h 258h 2D8h 25Ch 2DCh 260h 2E0h 264H 2E4h 268h 2E8h 26CH 2ECh 270H 2F0h 274h 2F4h 278h 2F8h 27CH 2FCh Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 401 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin Tabla 4-15. Controladores de memoria de canal 2 Registros de error: Bus N, dispositivo 16, funcin 2, Offset 00h-FCh Controladores de memoria de canal 3 Registros de error: Bus N, dispositivo 16, funcin 3, Offset 00h-FCh

Controladores de memoria de canal 0 Registros de error: Bus N, dispositivo 16, funcin 6, Offset 00h-FCh Controladores de memoria de canal 1 Registros de error: Bus N, dispositivo 16, funcin 7, Offset 00h-FC DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h 14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH PXPCAP 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Procesador Uncore Registros de configuracin 402 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Tabla 4-16. Controladores de memoria de canal 2 Registros de error: Bus N, dispositivo 16, funcin 2, Offset 100h-1FCh Controladores de memoria de canal 3 Registros de error: Bus N, dispositivo 16, funcin 3, Offset 100h-1FCh Controladores de memoria de canal 0 Registros de error: Bus N, dispositivo 16, funcin 6, Offset 100h-1FCh Controladores de memoria de canal 1 Registros de error: Bus N, dispositivo 16, funcin 7, Offset 100h-1FCh 100h 180h CORRERRCNT_0 104h 184h CORRERRCNT_1 108h 188 H CORRERRCNT_2 10CH 18CH

CORRERRCNT_3 110h 190h 114h 194h 118h 198h CORRERRTHRSHLD_0 11CH 19Ch CORRERRTHRSHLD_1 120h 1A0h CORRERRTHRSHLD_2 124H 1A4h CORRERRTHRSHLD_3 128H 1A8h 12Ch 1ACh 130h 1B0h CORRERRORSTATUS 134h 1B4h LEAKY_BKT_2ND_CNTR_REG 138H 1B8h 13CH 1BCh DEVTAG_C NTL_3 DEVTAG_C NTL_2 DEVTAG_C NTL_1 DEVTAG_C NTL_0 140h 1C0h DEVTAG_C NTL_7 DEVTAG_C NTL_6 DEVTAG_C NTL_5 DEVTAG_C NTL_4 144h 1C4h 148h 1C8h 14Ch 1CCh 150h 1D0h 154H 1D4h 158h 1D8h 15CH 1DCh 160h 1E0h 164h 1E4h 168h 1E8h 16Ch 1ECh 170h 1F0h 174H 1F4h 178h 1F8h 17Ch 1FCh Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 403 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.4 Memoria integrada Controller objetivo el registro de direcciones En esta seccin se describen los registros PCI / PCIe que estn presentes en esta unidad. Cubre registros de desplazamiento 0x40 a 0xFF para el espacio de configuracin PCI o 0x80 para 0xFFF de PCIe espacio config. Tabla 4-17. Controladores de memoria de canal 2 Registros de error: Bus N, dispositivo 16, funcin 2, Offset 200h-2FCh

Controladores de memoria de canal 3 Registros de error: Bus N, dispositivo 16, funcin 3, Offset 200h-2FCh Controladores de memoria de canal 0 Registros de error: Bus N, dispositivo 16, funcin 6, Offset 200h-2FCh Controladores de memoria de canal 1 Registros de error: Bus N, dispositivo 16, funcin 7, Offset 200h-2FCh 280h 200h 204h 284h 208H 288h 20CH 28Ch 210h 290h 214h 294h 218H 298H 21CH 29Ch 220h 2A0h 224H 2A4h 228H 2A8h 22CH 2ACh 230h 2B0h 234H 2B4h 238H 2B8h 23Ch 2BCh 240h 2C0h 244H 2C4h 248h 2C8h 24CH 2CCh 250h 2D0h 254H 2D4h 258h 2D8h 25Ch 2DCh 260h 2E0h 264H 2E4h x4modesel 268h 2E8h 26CH 2ECh 270H 2F0h 274h 2F4h 278h 2F8h 27CH 2FCh Procesador Uncore Registros de configuracin 404 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Los siguientes controladores de memoria principales registros son parte de la decodificacin de direccin funciones: 4.4.4.1 PXPCAP: Capacidad de PCI Express 4.4.4.2 MCMTR: Tecnologa de memoria MC PXPCAP Bus: 1 dispositivo: 15 Funcin: 0 Offset: 40 Bit Attr defecto Descripcin 31:30 RV 0h reservados 29:25 RO 00h Nmero de mensaje de interrupcin N / D para este dispositivo

24 Slot 0b RO Implementado N / A para los puntos finales integrados 23:20 RO 9h Device / Puerto Tipo de dispositivo es Root Complex punto final integrado 19:16 RO 1h Capacidad Version Capacidad de PCI Express es compatible con la versin 1.0 de la especificacin PCI Express. Nota: Esta estructura de capacidad no es compatible con las versiones 1.0 ms all, ya que requiere capacidad adicional se registra para ser reservados. El nico propsito de esta Estructura capacidad es para hacer el espacio de configuracin mejorada disponible. Minimizar el tamao de esta estructura se logra mediante la presentacin de informes versin 1.0 Compatibilidad y informa que se trata de un dispositivo de puerto raz integrada. Como tal, slo tres de DWORDS Se requiere el espacio de configuracin para esta estructura. 15:08 RO 00h Siguiente Capacidad Pointer Puntero a la siguiente capacidad. Se establece en 0 para indicar que no hay ms capacidad estructuras. 07:00 RO 10h ID capacidad Proporciona la capacidad de ID PCI Express asignado por PCI-SIG. MCMTR Bus: 1 dispositivo: 15 Funcin: 0 Offset: 7C Bit Attr defecto Descripcin 31:10 RV 0h reservados 8 RW-LB 0b NORMAL 0: Modo IOSAV 1: Modo Normal 7:04 RV 0h reservados 3 RW-LB 0b DIR_EN Nota: Este bit slo funcionar si el SKU est habilitado para esta funcin Es importante saber que al cambiar este bit requerir BIOS para reiniciar el memoria. 2 RW-LB 0h ECC_EN ECC permiten. Nota: Este bit slo funcionar si el SKU est habilitado para esta funcin 1 RW-LB 0h LS_EN Utilice el modo de canal de paso a paso si est configurado, de lo contrario, el modo de canal independiente. Nota: Este bit slo funcionar si el SKU est habilitado para esta funcin 0 RW-LB 0h CLOSE_PG Utilice la pgina cerca asignacin de direccin si est configurado, de lo contrario, la pgina abierta. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 405 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.4.3 TADWAYNESS_ [doce y once]: TAD Range Wayness, lmite y objetivo Hay un total de 12 rangos de TAD (N + P 1 = nmero de rangos TAD; P = cuntas veces canal intercalado cambia dentro de los rangos de SAD.). Nota para la duplicacin de configuracin: En el caso de 1 va Interleave, canal 0-2 par espejo: lista de destino = <0,2, x, x>, formas TAD = "00" Para 1 va canal de entrelazado, 1-3 par espejo: lista de destino = <1,3, x, x>, formas TAD = "00" En el caso de 2 vas de intercalacin, 0-2 par de espejos y un par de espejos 1-3: Lista target = <0,1,2,3>, Formas TAD = "01"

 Para 1 va intercalacin, Lockstep + mirroring, lista de objetivos = <0,2, x, x>, formas TAD = "00" 4.4.4.4 MCMTR2: MC Memory Registro 2 MC Memory Registro 2 TADWAYNESS_ [doce y once] Bus: 1 dispositivo: 15 Funcin: 0 Offset: 80, 84, 88, 8C, 90, 94, 98, 9C Bus: 1 dispositivo: 15 Funcin: 0 Offset: A0, A4, A8, AC Bit Attr defecto Descripcin 31:12 RW-LB 00000h TAD_LIMIT ms alta direccin de la variedad en el espacio de direcciones del sistema, 64MB granularidad, es decir, TADRANGLIMIT [45:26]. 11:10 RW-LB 0h TAD_SKT_WAY socket intercalacin wayness 00 = 1 manera, 01 = 2 vas, 10 = 4 vas, 11 = 8 vas. 09:08 RW-LB 0h TAD_CH_WAY canal intercalado wayness 00 - intercalar en 1 canal o el par de espejos 01 - intercalacin a travs de 2 canales o pares de espejo 10 - entrelazado a travs de 3 canales 11 - intercalacin a travs de 4 canales Nota: Este parmetro indica efectivamente iMC cantidad de dividir la direccin del sistema por al ajustar por el canal de entrelazado. Dado que los dos canales en una tienda par cada lnea de datos, queremos dividir por 1 cuando intercalado en un par y 2 cuando la intercalacin a travs de dos pares. Para HA, se cuenta cmo los canales de mayo para distribuir las solicitudes de lectura a travs. Cuando intercalado en 1 par, queremos distribuir las lecturas de dos canales, cuando la intercalacin a travs de 2 pares, nos distribuya las lecturas a travs de 4 pares. Escribe de ir siempre a los dos canales en el par cuando el objetivo de lectura es uno de los canales. 07:06 RW-LB 0h TAD_CH_TGT3 canal de destino para el canal intercalado 3 (usado por 4 vas se TAD). Este registro se utiliza en el iMC slo para traduccin de direccin inversa para el registro sobra / errores de patrulla, la conversin de una direccin de primera fila a una direccin del sistema. 05:04 RW-LB 0h TAD_CH_TGT2 canal de destino para el canal intercalado 2 (utilizado para 3/4-way TAD entrelazado). 03:02 RW-LB 0h TAD_CH_TGT1 canal de destino para el canal intercalado 1 (utilizado para 2/3/4-way TAD entrelazado). 01:00 RW-LB 0h TAD_CH_TGT0 canal de destino para el canal intercalado 0 (utilizado para 1/2/3/4-way TAD entrelazado). Procesador Uncore Registros de configuracin 406 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.4.5 MC_INIT_STATE_G: Estado de inicializacin para el arranque, la formacin y IOSAV Este registro define el comportamiento de alto nivel en el modo IOSAV. Define el restablecimiento DDR Valor pin, DCLK enable, actualizar habilitacin IOSAV caractersticas de sincronizacin y bits que indica el estado del BIOS MCMTR2 Bus: 1 dispositivo: 15 Funcin: 0 Offset: B0 Bit Attr defecto Descripcin

31:4 RV 0h reservados 03:00 RW-L 0h MONROE_CHN_FORCE_SR Dinmica de la energa Tecnologa de software canal SRcontrol fuerza de Intel . Cuando se establece, el canal correspondiente est ignorando la ForceSRExit. Una nueva transaccin llegar a este canal todava har que la salida de la SR. Este campo est bloqueado para las piezas que tienen Intel Tecnologa Dynamic Power desactivado MC_INIT_STATE_G Bus: 1 dispositivo: 15 Funcin: 0 Offset: B4 Bit Attr defecto Descripcin 31:13 RV 0h reservados 12:09 RWS-L 0h cs_oe_en Por canal CS salida enable override 8 RWS-L MC 1b est en SR Este bit indica si es seguro para mantener el MC en SR en MC-reset. Si est claro cuando se produce la reposicin, significa que el restablecimiento sin previo aviso y la DDR-reset debern ser asumidas. Si se establece cuando se produce la reposicin, indica que DDR ya est en SR y puede mantenerlo as. Este bit tambin puede indicar si la BIOS restablecer sin aviso se ha producido, y si lo ha hecho, el flujo de reinicializacin en fro debe ser seleccionada 7 RW-L 0b MRC_DONE Este bit indica la UCP que el BIOS se realiza, MC es en modo normal, listo para servir y PCU puede comenzar a operar el poder de control de BIOS debe establecer este bit cuando se hace BIOS, pero no tiene por qu esperar a que resultados de la formacin se guardan en Flash BIOS 5 RW-L 1b DDRIO Reset (lgica interna) DDR IO reset (a.k.a TrainReset en RTL) Para restablecer el IO este bit se debe establecer durante 20 DCLKs y luego despejado. Al activar este bit se restablecer la DDRIO recepcin FIFO registra solamente. Se requiere en algunos de los pasos de formacin 4 RW-L 1b IOSAV secuencia de canal de sincronizacin Este bit se utiliza para sincronizar la operacin IOSAV en cuatro canales. BIOS debe borrar el bit despus de la prueba IOSAV. Borrado de la broca durante la prueba puede llevar a desconocidos comportamiento. Al establecer que cuatro canales obtienen la habilitacin juntos 3 RW-L 0b Refresh Enable Actualizar enable Si restablecimiento en fro, este bit debe ser fijado por BIOS despus 1) Inicializacin de los parmetros de tiempo de actualizacin 2) Ejecucin de DDR a travs de secuencia de restablecimiento e init Si restablecimiento en caliente o salida S3, este bit debe establecerse inmediatamente despus de la salida SR 2 RW-L 0b DCLK Enable (todos los canales) DCLK Enable (todos los canales) 1 RW-L DDR_RESET 1b DDR restablecer por todas DIMM de de todos los canales dentro de esta toma. Sin lgica IMC / DDRIO se restablece mediante la afirmacin de este registro. Es importante tener en cuenta que este bit es lgica negativa! es decir, escribir 0 para inducir un reinicio y escribir 1 para no reinicio. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 407 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.4.6 RCOMP_TIMER: RCOMP temporizador de espera Define el tiempo de IO de partida para ejecutar la evaluacin RCOMP hasta que los resultados son Rcomp definitivamente listo. Este contador se aade con el fin de mantener el determinismo del proceso si

operado en diferentes modos El registro tambin indica que primero RCOMP se ha hecho - requerido por la BIOS 4.4.5 Integrated Controller MemHot Registros de memoria Los controles para el sistema de automatizacin del acelerador trmico integrado de memoria para cada canal 4.4.5.1 MH_MAINCNTL: Control principal MEMHOT RCOMP_TIMER Bus: 1 dispositivo: 15 Funcin: 0 Offset: C0 Bit Attr defecto Descripcin 31 RW 0b rcomp_in_progress Rcomp en el bit de estado de progreso 30:22 RV 0h reservados 21 RW 0b ignore_mdll_locked_bit Ignorar DDRIO estado de bloqueo MdlL durante rcomp cuando se establece 20 RW 0b no_mdll_fsm_override No fuerce DDRIO MdlL durante rcomp cuando se establece 19:17 RV 0h reservados 16 RW-LV 0b RCOMP En primer lugar se ha hecho en DDRIO Este es un bit de estado que indica la primera RCOMP se ha completado. Se borra on reset y establecer de MC HW cuando se complete la primera RCOMP. Bios debe esperar hasta que este bit se establece antes de ejecutar cualquier comando de DDR 15:00 RW 044Ch COUNT Recuento de ciclos DCLK que MC tiene que esperar desde el punto que ha provocado RCOMP evaluacin hasta que puede desencadenar la carga a los registros MH_MAINCNTL Bus: 1 dispositivo: 15 Funcin: 0 Offset: 104 Bit Attr defecto Descripcin 31:19 RV 0h reservados 18 RW 0h MHOT_EXT_SMI_EN Generar evento SMI cuando sea MEMHOT [01:00] # Se asegura externamente. 17 RW 0h MHOT_SMI_EN Generar SMI durante interna MEMHOT # afirmacin evento 16 RW 0b Habilitacin lgica de deteccin MEM_HOT externa Externamente asegur el control MEM_HOTsense bit de habilitacin. Cuando se establece, la lgica de sentido MEM_HOT est habilitada. 15 RW 1b Habilitacin lgica de generacin de salida mem_hot MEM_HOT lgica de generacin de salida permiten el control. Cuando 0, la lgica de generacin de salida MEM_HOT est desactivado, es decir MEM_HOT [01:00] # las salidas estn en el estado de-afirm, sin ninguna afirmacin de la memoria temperatura. La deteccin de externamente afirm MEM_HOT [01:00] # no se ve afectada por este bit. iMC siempre restablecer los bits MH1_DIMM_VAL y MH0_DIMM_VAL en el siguiente DCLK lo que no hay impacto a la actualizacin de microcdigo para la MH_TEMP_STAT registros. Cuando 1, la lgica de generacin de salida MEM_HOT est habilitado. Procesador Uncore Registros de configuracin 408 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.5.2 MH_SENSE_500NS_CFG: Sense MEMHOT y 500 Config ns MH_SENSE_500NS_CFG Bus: 1 dispositivo: 15 Funcin: 0 Desplazamiento: 10C Bit Attr defecto Descripcin 31:26 RV 0h reservados

25:16 RW 0C8h MH_SENSE_PERIOD Entrada MEMHOT Perodo Sense en el nmero de CNTR_500_NANOSEC. BIOS calcula el nmero de CNTR_500_NANOSEC de 50 usec/100 usec/200 usec/400 us. 15:13 RW 2h MH_IN_SENSE_ASSERT Entrada MEMHOT Sense Tiempo asercin en el nmero de CNTR_500_NANOSEC. BIOS calcula el nmero de CNFG_500_NANOSEC por 1 us / 2 usec input_sense duracin Aqu se MH_IN_SENSE_ASSERT rangos: 0 1 Reservado 2-7 en usec - 3.5 usec tiempo aseveracin sentido en 500 ns Valor 12:10 RV 0h reservados 09:00 RWS 190h CNFG_500_NANOSEC 500 ns equivalente en DCLK. BIOS calcula el nmero de DCLK a ser equivalente a 500 nanosegundos. Este valor se carga en CNTR_500_NANOSEC cuando est decrementa a cero. Los siguientes son los valores CNFG_500_NANOSEC recomendados en base a cada frecuencia DCLK: DCLK = 400 MHz, CNFG_500_NANOSEC = 0C8h DCLK = 533 MHz, CNFG_500_NANOSEC = 10Ah DCLK = 667 MHz, CNFG_500_NANOSEC = 14Dh DCLK = 800 MHz, CNFG_500_NANOSEC = 190h DCLK = 933 MHz, CNFG_500_NANOSEC = 1D2h Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 409 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.5.3 MH_DTYCYC_MIN_ASRT_CNTR_ [0:1]: MEMHOT perodo de servicio de ciclo y Contador Min asercin 4.4.5.4 MH_IO_500NS_CNTR: Input Output MEMHOT y 500 Contador ns MH_DTYCYC_MIN_ASRT_CNTR_ [0:1] Bus: 1 dispositivo: 15 Funcin: 0 Offset: 110, 114 Bit Attr defecto Descripcin 31:20 RO-V 0h MH_MIN_ASRTN_CNTR MEM_HOT [01:00] # Mnimo asercin Tiempo del contador actual en el nmero de CNTR_500_NANOSEC (disminuir en 1 cada CNTR_500_NANOSEC). Cuando el contador es cero, el contador se permanece en cero y slo se carga con MH_MIN_ASRTN MH_DUTY_CYC_PRD_CNTR slo cuando se vuelve a cargar. 19:00 RW-LV 00000h MH_DUTY_CYC_PRD_CNTR MEM_HOT [01:00] # Ciclo de Perodo Nmero actual en el nmero de CNTR_500_NANOSEC (disminuir en 1 cada CNTR_500_NANOSEC). Cuando el contador es cero, el siguiente ciclo se carga con MH_DUTY_CYC_PRD. GMPC pausa (en quiencense) y la hoja de vida (al borrar) MH_IO_500NS_CNTR Bus: 1 dispositivo: 15 Funcin: 0 Offset: 118 Bit Attr defecto Descripcin 31:22 RW-LV 000h MH1_IO_CNTR MEM_HOT [01:00] # Contador de entrada y salida en el nmero de CNTR_500_NANOSEC. Cundo MH0_IO_CNTR es cero, el contador se carga con MH_SENSE_PERIOD en la siguiente CNTR_500_NANOSEC. Cuando el recuento es mayor que MH_IN_SENSE_ASSERT, el MEM_HOT [1] Controlador de salida # puede activarse si la correspondiente MEM_HOT # evento se afirma. El receptor se desactiva durante este tiempo. Cundo recuento es igual o menor que MH_IN_SENSE_ASSERT, MEM_HOT [01:00] # salida es

desactivada y el receptor est encendido. Hardware disminuir el contador en 1 cada vez que CNTR_500_NANOSEC se decrementa a cero. Cuando el contador es cero, el siguiente recuento CNFG_500_NANOSEC se carga con MH_IN_SENSE_ASSERT. Este contador est sujeta a PMSI pausa (en quiencense) y resume (a limpiar). 21:12 RW-LV 000h MH0_IO_CNTR MEM_HOT [01:00] # Contador de entrada y salida en el nmero de CNTR_500_NANOSEC. Cundo MH_IO_CNTR es cero, el contador se carga con MH_SENSE_PERIOD en la siguiente CNTR_500_NANOSEC. Cuando el recuento es mayor que MH_IN_SENSE_ASSERT, el MEM_HOT [01:00] # controlador de salida puede activarse si la correspondiente MEM_HOT # evento se afirma. El receptor se desactiva durante este tiempo. Cundo recuento es igual o menor que MH_IN_SENSE_ASSERT, MEM_HOT [01:00] # salida es desactivada y el receptor est encendido. BIOS calcula el nmero de (Hardware CNTR_500_NANOSEC disminuir este registro en 1 cada CNTR_500_NANOSEC). Cuando el contador es cero, la siguiente CNTR_500_NANOSEC cuenta se carga con MH_IN_SENSE_ASSERT. Este contador est sujeta a GMPC pausa (en quiencense) y resume (a limpiar). 11:10 RV 0h Reservados 09:00 RW-LV 000h CNTR_500_NANOSEC 500 ns contadores de base utilizados para los contadores y los contadores MEM_HOT SMBus. BIOS calcula el nmero de DCLK para ser equivalente a 500 nanosegundos. (Hardware CNTR_500_NANOSEC disminuir este registro en 1 cada CNTR_500_NANOSEC). Cuando el contador es cero, la siguiente CNTR_500_NANOSEC cuenta se carga con CNFG_500_NANOSEC. Este contador est sujeta a PMSI pausa (En quiencense) y CV (al acabar). Procesador Uncore Registros de configuracin 410 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.5.5 MH_CHN_ASTN: MEMHOT Asociacin dominio de canal 4.4.5.6 MH_TEMP_STAT: MEMHOT TEMP ESTADO MH_CHN_ASTN Bus: 1 dispositivo: 15 Funcin: 0 Offset: 11C Bit Attr defecto Descripcin 31:24 RV 0h reservados 23:20 RO Bh MH1_2ND_CHN_ASTN MemHot [1] # segunda Asociacin Canal bit 23: es poco vlido. Nota: el bit vlido significa la asociacin es vlida y no implica el canal se rellena. bit 22-20: 2do Identificacin canal dentro de este dominio MEMHOT. Nota: Este registro est codificado en el diseo. Es de lectura accesible por firmware. El diseo tiene que asegurarse de que este registro no se elimina mediante herramientas aguas abajo. 19:16 RO Ah MH1_1ST_CHN_ASTN MemHot [1] # primera Asociacin Canal bit 19: es poco vlido. Nota: bit Vlido significa que el asociacin es vlida y no implica el canal se rellena. bit 18-16: primera identificacin del canal dentro de este dominio MEMHOT Nota: Este registro est codificado en el diseo. Es de lectura accesible por firmware. El diseo tiene que asegurarse de que este registro no se elimina mediante herramientas aguas abajo. 15:08 RV 0h reservados 07:04 RO 9h MH0_2ND_CHN_ASTN MemHot [0] # segunda Asociacin Canal bit 7: es poco vlido. Nota: bit Vlido significa que el asociacin es vlida y no implica el canal se rellena. Bit 6-4: 2 ID de canal dentro de este dominio MEMHOT Nota: Este registro est codificado en el diseo. Es de lectura accesible por firmware.

El diseo tiene que asegurarse de que este registro no se elimina mediante herramientas aguas abajo. 03:00 RO 8h MH0_1ST_CHN_ASTN MemHot [0] # primera Asociacin Canal bit 3: es poco vlido. Nota: bit Vlido significa que el asociacin es vlida y no implica el canal se rellena o existe. Bit 2-0: 1 ID de canal dentro de este dominio MEMHOT Nota: Este registro est codificado en el diseo. Es de lectura accesible por firmware. El diseo tiene que asegurarse de que este registro no se elimina mediante herramientas aguas abajo. MH_TEMP_STAT Bus: 1 dispositivo: 15 Funcin: 0 Offset: 120 Bit Attr defecto Descripcin 31 RW-V 0h MH1_DIMM_VAL Valido para set. microcdigo buscar en la temperatura ms caliente DIMM y escribir el ms caliente temperatura y la correspondiente DIMM ms caliente CID / ID y establecer el bit vlido. MEMHOT proceso de la lgica del hardware de los datos correspondientes MEMHOT cuando hay una Caso MEMHOT. Tras el procesamiento, el bit se pone a cero vlido. El microcdigo puede escribir exceso de temperatura vlido existente desde no se puede producir una temperatura vlida durante un Caso MEMHOT. Si el microcdigo establece el bit vlido se producen en el mismo ciclo que el Procesamiento de la lgica MEMHOT y tratar de aclarar, el conjunto microcdigo dominarn ya que es una nueva temperatura se actualiza mientras la lgica de procesamiento intenta borrar una existente temperatura. 30:28 RW 0h MH1_DIMM_CID ID de canal DIMM entradas para MEM_HOT [1] #. La bsqueda microcdigo el ms caliente Temperatura DIMM y escribir la temperatura ms alta y la correspondiente Ms caliente DIMM CID / ID. 27:24 RW 0h MH1_DIMM_ID ID DIMM entradas para MEM_HOT [1] #. La bsqueda microcdigo del mdulo DIMM ms caliente temperatura y escribir la temperatura ms alta y la ms caliente de los correspondientes DIMM CID / ID. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 411 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.5.7 MH_EXT_STAT Captura externamente afirmado MEM_HOT [01:00] Deteccin # afirmacin. 23:16 RW 00h MH1_TEMP Nota: Ms Populares Lectura del sensor DIMM para MEM_HOT [1] # - Esta lectura representa la temperatura del DIMM ms caliente. La bsqueda microcdigo la temperatura ms caliente DIMM y escribir la temperatura ms alta y la correspondiente DIMM ms caliente CID / ID. hardware iMC cargar este valor en el ciclo de trabajo del contador generador MEM_HOT desde el microcdigo puede actualizar este campo en diferentes tasa / hora. Este campo se vari de 0 a 127, es decir, el bit ms significativo es siempre cero. 15 RW-V 0h MH0_DIMM_VAL Valido para set. El microcdigo buscar en la temperatura ms caliente DIMM y escribir el la temperatura ms caliente y ms caliente de la correspondiente DIMM CID / ID y establecer el vlidas poco. MEMHOT proceso de la lgica del hardware de los datos MEMHOT correspondientes cuando es un evento MEMHOT. Tras el procesamiento, el bit se pone a cero vlido. El microcdigo puede escribir sobre la temperatura vlida existente ya no puede producir una temperatura vlida durante un evento MEMHOT. Si el microcdigo establece el bit vlido ocurrir en el mismo ciclo que el procesamiento y la lgica MEMHOT tratar de limpiar, el conjunto de microcdigo se dominar ya que es una nueva temperatura se actualiza mientras la lgica de procesamiento intenta borrar una temperatura existente.

14:12 RW 0h MH0_DIMM_CID ID de canal DIMM entradas para MEM_HOT [0] #. La bsqueda microcdigo el ms caliente Temperatura DIMM y escribir la temperatura ms alta y la correspondiente Ms caliente DIMM CID / ID. 11:08 RW 0h MH0_DIMM_ID ID DIMM entradas para MEM_HOT [0] #. La bsqueda microcdigo del mdulo DIMM ms caliente temperatura y escribir la temperatura ms alta y la ms caliente de los correspondientes DIMM CID / ID. 07:00 RW 00h MH0_TEMP Ms caliente Lectura del sensor DIMM para MEM_HOT [0] # - Esta lectura representa la temperatura del DIMM ms caliente. La bsqueda microcdigo del mdulo DIMM ms caliente temperatura y escribir la temperatura ms alta y la ms caliente de los correspondientes DIMM CID / ID. Nota: El hardware iMC cargar este valor en el generador de ciclo de trabajo MEM_HOT contrarrestar desde el microcdigo puede actualizar este campo en diferentes tasa / hora. Este campo se vari de 0 a 127, es decir, el bit ms significativo es siempre cero. MH_TEMP_STAT Bus: 1 dispositivo: 15 Funcin: 0 Offset: 120 Bit Attr defecto Descripcin MH_EXT_STAT Bus: 1 dispositivo: 15 Funcin: 0 Offset: 124 Bit Attr defecto Descripcin 31:2 RV 0h reservados 1 RW1C 0b MH_EXT_STAT_1 MEM_HOT [1] # estado de afirmacin en este perodo de sentido. Establecer si MEM_HOT [1] # se afirma en el exterior para este perodo sentido, esta corriendo bit de estado se actualiza automticamente con el siguiente valor detectado en la siguiente Fase sentido de entrada MEM_HOT. 0 RW1C 0b MH_EXT_STAT_0 MEM_HOT [0] Estado aseveracin # en este perodo de sentido. Establecer si MEM_HOT [0] # se afirma en el exterior para este perodo sentido, esta corriendo bit de estado se actualiza automticamente con el siguiente valor detectado en la siguiente Fase sentido de entrada MEM_HOT. Procesador Uncore Registros de configuracin 412 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.6 Integrado Controlador SMBus Registros de memoria 4.4.6.1 SMB_STAT_ [0:1]: Estado SMBus Este registro proporciona la interfaz a la SMBus/I2C (seales SCL y SDA) que es utilizado para acceder al Serial Presence Detect EEPROM o sensor trmico en DIMM (TSOD) que define la tecnologa, la configuracin y la velocidad de los DIMM es controlado por el IMC. SMB_STAT_ [0:1] Bus: 1 dispositivo: 15 Funcin: 0 Offset: 180 Bit Attr defecto Descripcin 31 RO-V 0h SMB_RDO Leer Vlido Data Este bit es activado por iMC cuando el campo de datos de este registro recibe leer datos de el SPD / TSOD despus de la finalizacin de un comando de lectura SMBus. Se aclar por IMC cuando se emite un comando posterior SMBus lectura. 30 RO-V 0h SMB_WOD

Escribe Operation Done Este bit es activado por iMC cuando un comando Write SMBus se ha completado en el SMBus. Se aclar por IMC cuando se emite un comando posterior Escribir SMBus. 29 RW-V 0h SMB_SBE Error SMBus Este bit es activado por iMC si una transaccin SMBus (incluida la votacin o SMBus TSOD acceso), que no se complet correctamente (no-Ack se ha recibido esclavo en la ranura prevista Ack de la transferencia). Si un dispositivo esclavo est afirmando reloj estiramiento, IMC no tiene lgica para detectar esta condicin para establecer el bit SBE directamente, sin embargo, el maestro SMBus detectar el error en el correspondiente transaccin se espera slot ACK. Nota: Una vez poco SMBUS_SBE se establece, IMC deja de hardware emisin inici TSOD polling SMBus transacciones hasta que se despeje el SMB_SBE. iMC no lo har incrementar el SMB_STAT_x.TSOD_SA hasta que desaparezca la SMB_SBE. Interfaz de comandos Manual SMBus no se ve afectada, es decir, nuevo comando cuestin se aclarar la SMB_SBE 28 ROS-V 0h SMB_BUSY Estado ocupado SMBus. Este bit se establece por IMC, mientras que un comando SMBus/I2C (incluyendo Comando TSOD emitido por hardware IMC) se est ejecutando. Cualquier transaccin que se completado normalmente o con gracia, se borrar el bit automticamente. Al establecer la SMB_SOFT_RST tambin borrar el bit. Este bit registro es pegajoso en reposicin por lo que cualquier reajuste sorpresa durante SMBus pendientes operacin sostener la afirmacin poco sorprendido en caliente-reset. BIOS restablece controlador puede leer este fragmento antes de emitir cualquier transaccin SMBus para determinar si un dispositivo esclavo puede necesitar cuidados especiales para obligar al esclavo de estado de inactividad (por ejemplo, a travs del reloj de anulacin conmutacin (SMB_CKOVRD) y / oa travs de inducido de tiempo de espera por afirmando SMB_CKOVRD de 25-35ms). 27 RV 0h Reservados 26:24 RO-V 111b pasado emiti Slave Direccin TSOD Este campo refleja la ltima direccin del esclavo TSOD emitida. Aqu est la direccin del esclavo y el DDR CHN y cartografa ranura DIMM: Slave Address: 0 - Canal: Incluso Chn; Slot #: 0 Slave Direccin: 1 - Canal: Incluso Chn; Slot #: 1 Slave Direccin: 2 - Canal: Incluso Chn; Slot #: 2 Slave Direccin: 3 - Canal: Incluso Chn; Slot #: 3 (reservado para uso futuro) Slave Direccin: 4 - Canal: Odd Chn; Slot #: 0 Slave Address: 5 - Canal: Odd Chn; Slot #: 1 Slave Direccin: 6 - Canal: Odd Chn; Slot #: 2 Slave Direccin: 7 - Canal: Odd Chn; Slot #: 3 (reservado para uso futuro) Dado que este campo slo captura la direccin del esclavo de votacin TSOD. Durante error SMB manejo, el software debe comprobar el estado SMB_TSOD_POLL_EN colgado antes desactivar el SMB_TSOD_POLL_EN para calificar si este campo es vlida. 23:16 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 413 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.6.2 SMBCMD_ [0:1]: Command SMBus Una escritura en este registro se inicia un DIMM acceso EEPROM a travs del SMBus/I2C *. 15:00 RO-V 0000h SMB_RDATA Leer DataHolds datos ledos de comandos Leer SMBus.

Desde TSOD / EEPROM son dispositivos I2C y el orden de bytes es MSByte primero en una palabra lectura, lectura de I2C utilizando la palabra lectura debera volver SMB_RDATA [15:08] = I2C_MSB y SMB_RDATA [07:00] = I2C_LSB. Si la lectura de I2C mediante lectura de bytes, la SMB_RDATA [15:08] = dont cuidado; SMB_RDATA [07:00] = read_byte. Si tenemos un esclavo SMB conectados en el bus, la lectura del esclavo mediante SMBus leer la Palabra debe devolver SMB_RDATA [15:08] = SMB_LSB y SMB_RDATA [07:00] = SMB_MSB. Si el software no est seguro de si el objetivo es I2C o esclavo SMBus, por favor, utilice byte de acceso. SMB_STAT_ [0:1] Bus: 1 dispositivo: 15 Funcin: 0 Offset: 180 Bit Attr defecto Descripcin SMBCMD_ [0:1] Bus: 1 dispositivo: 15 Funcin: 0 Offset: 184 Bit Attr defecto Descripcin 31 RW-V 0b SMB_CMD_TRIGGER CMD gatillo: Despus de establecer el bit en 1, el maestro SMBus emitir los SMBus comandos con los otros campos escritos en SMBCMD_ [0:1] y SMBCntl_ [0:1]. Nota: el '-V' en el atributo implica el hardware restablecer este bit cuando el Se est iniciando comandos SMBus. 30 RWS 0b SMB_PNTR_SEL Seleccin Pointer: presente acceso basado puntero SMBus/I2C permiten cuando se establece; de lo contrario, utilice el protocolo de acceso aleatorio. Hardware sondeo TSOD basado tambin utilizar Este bit habilita la palabra puntero de lectura. Nota Importante: El hardware del procesador en funcin de sondeo TSOD se puede configurar con acceso basado en puntero. Si el software de emitir manualmente transaccin SMBus a otros direccin, es decir, cambiar el puntero en el esclavo, es responsabilidad del software para restaurar el puntero en cada TSOD antes de regresar a TSOD basada en hardware sondeo mientras se mantiene la SMB_PNTR_SEL = 1. 29 RWS 0b SMB_WORD_ACCESS Acceso Palabra: SMBus/I2C palabra (2B) de acceso cuando se establece, de lo contrario, se trata de un byte acceder. 28 RWS 0b SMB_WRT_PNTR Bit [28:27] = 00: SMBus Leer Bit [28:27] = 01: Write SMBus Bit [28:27] = 10: Combinacin ilegal Bit [28:27] = 11: Escribir en puntero de registro SMBus/I2C puntero update (byte). 30 bits, y son ignorados 29. Nota: SMBCntl_ [0:1] [26] no desactivar WrtPntr actualizacin comando. 27 RWS 0b SMB_WRT_CMD Cuando 0, es un comando de lectura Cuando e1i, es un comando de escritura 26:24 RWS 000b SMB_SA Slave Address: Este campo identifica el DIMM SPD / TSOD a acceder. 23:16 RWS 00h SMB_BA Bus Txn Direccin: Este campo identifica la direccin de transaccin de bus para ser visitada. Nota: en el acceso WORD, 23:16 especifica direccin de acceso 2B. En el acceso Byte, 23:16 especificada direccin de acceso 1B. Procesador Uncore Registros de configuracin 414 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2

4.4.6.3 SMBCntl_ [0:1]: Control SMBus 15:00 RWS 0000h SMB_WDATA Escribir datos: Contiene los datos que se deben escribir con comandos SPDW. Desde TSOD / EEPROM son dispositivos I2C y el orden de bytes es MSByte primero en una palabra escritura, escritura de I2C con escritura de palabras deben utilizar SMB_WDATA [15:08] = I2C_MSB y SMB_WDATA [07:00] = I2C_LSB. Si la escritura de I2C mediante escritura de bytes, la SMB_WDATA [15:08] = dont cuidado; SMB_WDATA [07:00] = write_byte. Si tenemos un esclavo SMB conectados en el bus, la escritura del esclavo mediante SMBus escritura de palabras deben utilizar SMB_WDATA [15:08] = SMB_LSB y SMB_WDATA [07:00] = SMB_MSB. Es responsabilidad software de averiguar el orden de bytes del acceso de esclavos. SMBCntl_ [0:1] Bus: 1 dispositivo: 15 Funcin: 0 Offset: 188 Bit Attr defecto Descripcin 31:28 RWS 1010b SMB_DTI Tipo de dispositivo identificador: Este campo especifica el identificador de tipo de dispositivo. Slo los dispositivos con este tipo de dispositivo responder a los comandos. '0011 'Especifica TSOD. '1010 'Especifica EEPROM. '0110 'Especifica una operacin de proteccin contra escritura de una EEPROM. Otros identificadores pueden ser especificados para los dispositivos de destino no EEPROM en el SMBus. Nota: IMC basado TSOD sondeo hardware utiliza codificada DTI. El cambio de este campo no tiene ningn efecto en el hardware basado en sondeo TSOD. 27 RWS-V 1h SMB_CKOVRD Anulacin del Reloj '0 '= Seal de reloj es conducido bajo, anulando escribir un '1' para CMD. '1 '= Seal de reloj se libera de altura, lo que permite la operacin normal del CMD. Alternar este bit se puede utilizar para 'mover' el puerto de un Estado 'pegada'. Software puede escribir este bit a 0 y el SMB_SOFT_RST en 1 para forzar SMBus colgados controlador y los esclavos SMB al estado de reposo sin utilizar la energa buena reset o calentar a cero. Nota: El software necesario para establecer el nuevo SMB_CKOVRD a 1 despus de 35 ms para obligar a los dispositivos esclavos al tiempo de espera en caso de que haya cualquier transaccin pendiente. El error correspondiente bit de estado SMB_STAT_x.SMB_SBE puede establecer si hubo tal transaccin pendiente de tiempo de espera (terminacin no graciosa). Si la transaccin pendiente era una operacin de escritura, el contenido del dispositivo esclavo puede estar daado por este reloj de la operacin de anulacin. Un posterior SMB comando borra automticamente el SMB_SBE. Nota: IMC aadi SMBus temporizador de control de tiempo de espera en la ES2. Cuando el tiempo de espera temporizador de control expir el SMB_CKOVRD # se "de-valer", es decir, volver a 1 el valor y limpiar el SMB_SBE = 0. 26 RW-O 0h SMB_DIS_WRT Desactivar SMBus Escribir Escribir un '0 'en este bit permite CMD que se pone a 1; Escribir un 1 para forzar bits CMD ser siempre 0, es decir, desactivacin de escritura SMBus. Este bit slo se puede escribir 0/1 vez Para activar SMB de escritura funcin de desactivacin. SMBus Lee no se ve afectada. Puntero de escritura I2C Comando de actualizacin no se ve afectada. Nota importante al BIOS: Desde BIOS es la fuente de actualizar SMBCNTL_x registro inicialmente tras la restauracin, es importante determinar si las SMBus se han escribir capacidad antes de escribir los bits superiores (bit24-31) a travs de byte a habilitar config escribir (o escribir cualquier bit en este registro a travs 32b config escribir) en el SMBCNTL

registrarse. 25:24 RV 0h reservados 20:11 RV 0h reservados SMBCMD_ [0:1] Bus: 1 dispositivo: 15 Funcin: 0 Offset: 184 Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 415 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.6.4 SMB_TSOD_POLL_RATE_CNTR_ [0:1]: SMBus Reloj Perodo del contador 4.4.6.5 SMB_STAT_1: Estado SMBus Este registro proporciona la interfaz a la SMBus/I2C (seales SCL y SDA) que es utilizado para acceder al Serial Presence Detect EEPROM o sensor trmico en DIMM (TSOD) que define la tecnologa, la configuracin y la velocidad de los DIMM es controlado por el IMC. 10 RW 0h SMB_SOFT_RST Software SMBus reinicio estroboscpica de gracia terminar transaccin pendiente (despus ACK) y mantener el SMB de emitir ninguna transaccin hasta que se borra este bit. Si dispositivo esclavo se cuelga, el software puede escribir este bit a 1 y el SMB_CKOVRD a 0 (Durante ms de 35 ms) para obligar a los esclavos colgaban pequeas y medianas empresas de tiempo de espera y se pone en reposo estado sin utilizar la energa buena reset o restablecimiento en caliente. Nota: El software necesario para establecer el nuevo SMB_CKOVRD a 1 despus de 35 ms para obligar a los dispositivos esclavos al tiempo de espera en caso de que haya cualquier transaccin pendiente. El error correspondiente bit de estado SMB_STAT_x.SMB_SBE puede establecer si hubo tal transaccin pendiente de tiempo de espera (terminacin no graciosa). Si la transaccin pendiente era una operacin de escritura, el contenido del dispositivo esclavo puede estar daado por este reloj de la operacin de anulacin. Un posterior SMB comando borra automticamente el SMB_SBE. 9 RV 0h Reservados 8 RW-LB 0h SMB_TSOD_POLL_EN Polling TSOD permiten '0 ': Deshabilitar el sondeo TSOD y permitir accesos SPDCMD. '1 ': Deshabilitar el acceso SPDCMD y permitir el sondeo TSOD. Es importante asegurarse de que no hay ninguna transaccin SMBus pendientes y la mesa TSOD debe estar deshabilitada (ya la espera de votacin TSOD debe ser drenado) antes de cambiar el TSODPOLLEN. 07:00 00h RW-LB TSOD_PRESENT para los canales superior e inferior Mscara ranura DIMM para indicar si el DIMM est equipado con sensor TSOD. Bit 7: debe ser programado a cero. Ranura superior del canal # 3 No se admite la Bit 6: PRESENTE TSOD en el canal superior (ch ch 1 o 3) ranura # 2 Bit 5: PRESENTE TSOD en el canal superior (ch ch 1 o 3) la ranura # 1 Bit 4: PRESENTE TSOD en el canal superior (ch ch 1 o 3) ranura # 0 Bit 3: debe ser programado a cero. Ranura inferior del canal # 3 No se admite la Bit 2: PRESENTE TSOD en canal inferior (ch ch 0 o 2) la ranura # 2 Bit 1: PRESENTE TSOD en canal inferior (ch ch 0 o 2) la ranura # 1 Bit 0: PRESENTE TSOD en canal inferior (ch ch 0 o 2) la ranura # 0 SMB_TSOD_POLL_RATE_CNTR_ [0:1] Bus: 1 dispositivo: 15 Funcin: 0 Offset: 18C Bit Attr defecto Descripcin 31:18 RV 0h reservados 17:00 RW-LV 00000h SMB_TSOD_POLL_RATE_CNTR

TSOD contador de velocidad de sondeo. Cuando se decrementa a cero, volver a cero o escrita a , valor SMB_TSOD_POLL_RATE cero se carga en el contador y aparece la valor actualizado en la prxima DCLK. SMBCntl_ [0:1] Bus: 1 dispositivo: 15 Funcin: 0 Offset: 188 Bit Attr defecto Descripcin Procesador Uncore Registros de configuracin 416 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 SMB_STAT_1 Bus: 1 dispositivo: 15 Funcin: 0 Offset: 190 Bit Attr defecto Descripcin 31 RO-V 0h SMB_RDO Leer Vlido Data Este bit es activado por iMC cuando el campo de datos de este registro recibe leer datos de el SPD / TSOD despus de la finalizacin de un comando de lectura SMBus. Se aclar por IMC cuando se emite un comando posterior SMBus lectura. 30 RO-V 0h SMB_WOD Escribe Operation Done Este bit es activado por iMC cuando un comando Write SMBus se ha completado en el SMBus. Se aclar por IMC cuando se emite un comando posterior Escribir SMBus. 29 RO-V 0h SMB_SBE Error SMBus Este bit es activado por iMC si una transaccin SMBus (incluida la votacin o SMBus TSOD acceso), que no se complet correctamente (no-Ack se ha recibido esclavo en la ranura prevista Ack de la transferencia). Si un dispositivo esclavo est afirmando reloj estiramiento, IMC no tiene lgica para detectar esta condicin para establecer el bit SBE directamente, sin embargo, el maestro SMBus detectar el error en el correspondiente transaccin se espera slot ACK. Este bit se borra por IMC cuando un SMBus lectura / escritura se emite comandos o estableciendo el SMBSoftRst. 28 ROS-V 0h SMB_BUSY Estado ocupado SMBus. Este bit se establece por IMC, mientras que un comando SMBus/I2C (incluyendo Comando TSOD emitido por hardware IMC) se est ejecutando. Cualquier transaccin que se completado normalmente o con gracia, se borrar el bit automticamente. Al establecer la SMB_SOFT_RST tambin borrar el bit. Este bit registro es pegajoso en reposicin por lo que cualquier reajuste sorpresa durante SMBus pendientes operacin sostener la afirmacin poco sorprendido en caliente-reset. BIOS restablece controlador puede leer este fragmento antes de emitir cualquier transaccin SMBus para determinar si un dispositivo esclavo puede necesitar cuidados especiales para obligar al esclavo de estado de inactividad (por ejemplo, a travs del reloj de anulacin conmutacin (SMB_CKOVRD) y / oa travs de inducido de tiempo de espera por afirmando SMB_CKOVRD de 25-35ms). 27 RV 0h Reservados 26:24 RO-V 111b pasado emiti Slave Direccin TSOD Este campo refleja la ltima direccin del esclavo TSOD emitida. Aqu est la direccin del esclavo y el DDR CHN y cartografa ranura DIMM: Slave Address: 0 - Canal: Incluso Chn; Slot #: 0 Slave Direccin: 1 - Canal: Incluso Chn; Slot #: 1 Slave Direccin: 2 - Canal: Incluso Chn; Slot #: 2 Slave Direccin: 3 - Canal: Incluso Chn; Slot #: 3 (reservado para uso futuro)

Slave Direccin: 4 - Canal: Odd Chn; Slot #: 0 Slave Address: 5 - Canal: Odd Chn; Slot #: 1 Slave Direccin: 6 - Canal: Odd Chn; Slot #: 2 Slave Direccin: 7 - Canal: Odd Chn; Slot #: 3 (reservado para uso futuro) Dado que este campo slo captura la direccin del esclavo de votacin TSOD. Durante error SMB manejo, el software debe comprobar el estado SMB_TSOD_POLL_EN colgado antes desactivar el SMB_TSOD_POLL_EN para calificar si este campo es vlida. 23:16 RV 0h reservados 15:00 RO-V 0000h SMB_RDATA Leer DataHolds datos ledos de comandos Leer SMBus. Desde TSOD / EEPROM son dispositivos I2C y el orden de bytes es MSByte primero en una palabra lectura, lectura de I2C utilizando la palabra lectura debera volver SMB_RDATA [15:08] = I2C_MSB y SMB_RDATA [07:00] = I2C_LSB. Si la lectura de I2C mediante lectura de bytes, la SMB_RDATA [15:08] = dont cuidado; SMB_RDATA [07:00] = read_byte. Si tenemos un esclavo SMB conectados en el bus, la lectura del esclavo mediante SMBus leer la Palabra debe devolver SMB_RDATA [15:08] = SMB_LSB y SMB_RDATA [07:00] = SMB_MSB. Si el software no est seguro de si el objetivo es I2C o esclavo SMBus, por favor, utilice byte de acceso. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 417 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.6.6 SMBCMD_1: Comando SMBus Una escritura en este registro se inicia un DIMM acceso EEPROM a travs del SMBus/I2C. SMBCMD_1 Bus: 1 dispositivo: 15 Funcin: 0 Offset: 194 Bit Attr defecto Descripcin 31 RW-V 0b SMB_CMD_TRIGGER CMD gatillo: Despus de establecer el bit en 1, el maestro SMBus emitir los SMBus comandos con los otros campos escritos en SMBCMD_ [0:1] y SMBCntl_ [0:1]. Nota: el '-V' en el atributo implica el hardware restablecer este bit cuando el Se est iniciando comandos SMBus. 30 RWS 0b SMB_PNTR_SEL Seleccin Pointer: presente acceso basado puntero SMBus/I2C permiten cuando se establece; de lo contrario, utilice el protocolo de acceso aleatorio. Hardware sondeo TSOD basado tambin utilizar Este bit habilita la palabra puntero de lectura. Nota importante: el hardware del procesador en funcin de polling TSOD se puede configurar con acceso basado en puntero. Si el software de emitir manualmente transaccin SMBus a otros direccin, es decir, cambiar el puntero en el esclavo, es responsabilidad del software para restaurar el puntero en cada TSOD antes de regresar a TSOD basada en hardware sondeo mientras se mantiene la SMB_PNTR_SEL = 1. 29 RWS 0b SMB_WORD_ACCESS Acceso palabra: SMBus/I2C palabra (2B) el acceso cuando se establece, de lo contrario, se trata de un byte acceder. 28 RWS 0b SMB_WRT_PNTR Bit [28:27] = 00: SMBus Leer Bit [28:27] = 01: Write SMBus Bit [28:27] = 10: Combinacin ilegal Bit [28:27] = 11: Escribir en puntero de registro SMBus/I2C puntero update (byte). 30 bits, y son ignorados 29. Nota: SMBCntl_ [0:1] [26] no desactivar WrtPntr actualizacin comando.

27 RWS 0b SMB_WRT_CMD Cuando 0, es un comando de lectura Cuando e1i, es un comando de escritura 26:24 RWS 000b SMB_SA Slave Address: Este campo identifica el DIMM SPD / TSOD a acceder. 23:16 RWS 00h SMB_BA Bus Txn Direccin: Este campo identifica la direccin de transaccin de bus para ser visitada. Nota: en el acceso WORD, 23:16 especifica direccin de acceso 2B. En el acceso Byte, 23:16 especificada direccin de acceso 1B. 15:00 RWS 0000h SMB_WDATA Escribir datos: Contiene los datos que se deben escribir con comandos SPDW. Desde TSOD / EEPROM son dispositivos I2C y el orden de bytes es MSByte primero en una palabra escritura, escritura de I2C con escritura de palabras deben utilizar SMB_WDATA [15:08] = I2C_MSB y SMB_WDATA [07:00] = I2C_LSB. Si la escritura de I2C mediante escritura de bytes, la SMB_WDATA [15:08] = dont cuidado; SMB_WDATA [07:00] = write_byte. Si tenemos un esclavo SMB conectados en el bus, la escritura del esclavo mediante SMBus escritura de palabras deben utilizar SMB_WDATA [15:08] = SMB_LSB y SMB_WDATA [07:00] = SMB_MSB. Es responsabilidad software de averiguar el orden de bytes del acceso de esclavos. Procesador Uncore Registros de configuracin 418 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.6.7 SMBCntl_1: Control SMBus SMBCntl_1 Bus: 1 dispositivo: 15 Funcin: 0 Offset: 198 Bit Attr defecto Descripcin 31:28 RWS 1010b SMB_DTI Tipo de dispositivo identificador: Este campo especifica el identificador de tipo de dispositivo. Slo los dispositivos con este tipo de dispositivo responder a los comandos. '0011 'Especifica TSOD. '1010 'Especifica EEPROM. '0110 'Especifica una operacin de proteccin contra escritura de una EEPROM. Otros identificadores pueden ser especificados para los dispositivos de destino no EEPROM en el SMBus. Nota: IMC basado TSOD sondeo hardware utiliza codificada DTI. El cambio de este campo no tiene ningn efecto en el hardware basado en sondeo TSOD. 27 RWS 1h SMB_CKOVRD Anulacin del Reloj '0 '= Seal de reloj es conducido bajo, anulando escribir un '1' para CMD. '1 '= Seal de reloj se libera de altura, lo que permite la operacin normal del CMD. Alternar este bit se puede utilizar para 'mover' el puerto de un Estado 'pegada'. Software puede escribir este bit a 0 y el SMB_SOFT_RST en 1 para forzar SMBus colgados controlador y los esclavos SMB al estado de reposo sin utilizar la energa buena reset o calentar a cero. Nota: El software necesario para establecer el nuevo SMB_CKOVRD a 1 despus de 35 ms para obligar a los dispositivos esclavos al tiempo de espera en caso de que haya cualquier transaccin pendiente. La correspondiente bit de estado de error SMB_STAT_x.SMB_SBE se puede establecer si haba dicha operacin la espera del turno de salida (terminacin no graciosa). Si la pendiente operacin consisti en una operacin de escritura, el contenido del dispositivo esclavo puede ser corrompida por este reloj anular la operacin. Un comando posterior SMB automticamente despejado el SMB_SBE. 26 RW-O 0h SMB_DIS_WRT

Desactivar SMBus Escribir Escribir un '0 'en este bit permite CMD que se pone a 1; Escribir un 1 para forzar bits CMD ser siempre 0, es decir, desactivacin de escritura SMBus. Este bit slo se puede escribir 0/1 vez Para activar SMB de escritura funcin de desactivacin. SMBus Lee no se ve afectada. Puntero de escritura I2C Comando de actualizacin no se ve afectada. Nota importante al BIOS: Desde BIOS es la fuente de actualizar SMBCNTL_x registro inicialmente tras la restauracin, es importante para determinar si el SMBus pueden tienen capacidad de escribir antes de escribir los bits superiores (bit24-31) a travs de byte a habilitar config escribir (o escribir cualquier bit en este registro a travs 32b config escribir) en el Registro SMBCNTL. 25:11 RV 0h Reservados 10 RW 0h SMB_SOFT_RST Software SMBus reinicio estroboscpica de gracia terminar transaccin pendiente (despus ACK) y mantener el SMB de emitir ninguna transaccin hasta que se borra este bit. Si dispositivo esclavo se cuelga, el software puede escribir este bit a 1 y el SMB_CKOVRD a 0 (Durante ms de 35 ms) para forzar colg los esclavos SMB de tiempo de espera y lo puso en reposo estado sin utilizar la energa buena reset o restablecimiento en caliente. Nota: El software necesario para establecer el nuevo SMB_CKOVRD a 1 despus de 35 ms para obligar a los dispositivos esclavos al tiempo de espera en caso de que haya cualquier transaccin pendiente. El error correspondiente bit de estado SMB_STAT_x.SMB_SBE puede establecer si hubo tal transaccin pendiente de tiempo de espera (terminacin no graciosa). Si la transaccin pendiente era una operacin de escritura, el contenido del dispositivo esclavo puede estar daado por este reloj de la operacin de anulacin. Un posterior SMB comando borra automticamente el SMB_SBE. 9 RV 0h Reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 419 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.6.8 SMB_TSOD_POLL_RATE_CNTR_1: SMBus Reloj Perodo del contador 4.4.6.9 SMB_PERIOD_CFG: SMBus Reloj Perodo Config 8 RW-LB 0h SMB_TSOD_POLL_EN Polling TSOD permiten '0 ': Deshabilitar el sondeo TSOD y permitir accesos SPDCMD. '1 ': Deshabilitar el acceso SPDCMD y permitir el sondeo TSOD. Es importante asegurarse de que no hay ninguna transaccin SMBus pendientes y la mesa TSOD debe estar deshabilitada (ya la espera de votacin TSOD debe ser drenado) antes de cambiar el TSODPOLLEN. 07:00 00h RW-LB TSOD_PRESENT para los canales superior e inferior Mscara ranura DIMM para indicar si el DIMM est equipado con sensor TSOD. Bit 7: debe ser programado a cero. Ranura superior del canal # 3 No se admite la Bit 6: PRESENTE TSOD en el canal superior (ch ch 1 o 3) ranura # 2 Bit 5: PRESENTE TSOD en el canal superior (ch ch 1 o 3) la ranura # 1 Bit 4: PRESENTE TSOD en el canal superior (ch ch 1 o 3) ranura # 0 Bit 3: debe ser programado a cero. Ranura inferior del canal # 3 No se admite la Bit 2: PRESENTE TSOD en canal inferior (ch ch 0 o 2) la ranura # 2 Bit 1: PRESENTE TSOD en canal inferior (ch ch 0 o 2) la ranura # 1 Bit 0: PRESENTE TSOD en canal inferior (ch ch 0 o 2) la ranura # 0 SMB_TSOD_POLL_RATE_CNTR_1 Bus: 1 dispositivo: 15 Funcin: 0 Desplazamiento: 19C Bit Attr defecto Descripcin 31:18 RV 0h reservados

17:00 RW-LV 00000h SMB_TSOD_POLL_RATE_CNTR TSOD contador de velocidad de sondeo. Cuando se decrementa a cero, volver a cero o escrita a , valor SMB_TSOD_POLL_RATE cero se carga en el contador y aparece la valor actualizado en la prxima DCLK. SMB_PERIOD_CFG Bus: 1 dispositivo: 15 Funcin: 0 Desplazamiento: 1A0 Bit Attr defecto Descripcin 15:00 RWS 0FA0h SMB_CLK_PRD Este campo especifica tanto Reloj SMBus en el nmero de DCLK. Nota: Con el fin de generar un 50% del ciclo de SCL, la mitad de la SMB_CLK_PRD se utiliza para generar SCL alta. SCL debe permanecer bajos durante al menos otra media del SMB_CLK_PRD antes tirando alto. Se recomienda programar un valor, incluso en este campo desde la hardware es simplemente hacer un desplazamiento a la derecha para la operacin dividido por 2. Para la validacin de pre-Si, mnimo 8 se puede configurar para acelerar la simulacin. Tenga en cuenta el valor por defecto 100 KHz SMB_CLK_PRD se calcula sobre la base de 800 MT / s (400 MHz) DCLK. SMBCntl_1 Bus: 1 dispositivo: 15 Funcin: 0 Offset: 198 Bit Attr defecto Descripcin Procesador Uncore Registros de configuracin 420 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.6.10 SMB_PERIOD_CNTR: SMBus Reloj Perodo del contador 4.4.6.11 SMB_TSOD_POLL_RATE: SMBus TASA DE ENCUESTA TSOD 4.4.7 Integrated Controller RAS Registros de memoria 4.4.7.1 PXPCAP: Capacidad de PCI Express SMB_PERIOD_CNTR Bus: 1 dispositivo: 15 Funcin: 0 Desplazamiento: 1A4 Bit Attr defecto Descripcin 31:16 RO-V 0000h SMB1_CLK_PRD_CNTR SMBus 1 reloj contador perodo por Ch campo 23This es el actual reloj SMBus Perodo Valor del contador. 15:00 RO-V 0000h SMB0_CLK_PRD_CNTR SMBus # 0 Reloj Perodo Contador para Ch. campo 01This es el actual reloj SMBus Perodo Valor del contador. SMB_TSOD_POLL_RATE Bus: 1 dispositivo: 15 Funcin: 0 Desplazamiento: 1A8 Bit Attr defecto Descripcin 31:18 RV 0h reservados 17:00 RWS 3E800h SMB_TSOD_POLL_RATE TSOD configuracin de tasa encuesta entre accesos consecutivos TSOD al TSOD dispositivos en el mismo segmento de SMBus. Este campo especifica el tipo de encuesta en TSOD nmero de 500 ns por definicin de campo CNFG_500_NANOSEC registro. PXPCAP Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: 40 Bit Attr defecto Descripcin 31:30 RV 0h reservados 29:25 RO 00h Nmero de mensaje de interrupcin N / D para este dispositivo 24 Slot 0b RO Implementado N / A para los puntos finales integrados

23:20 RO 9h Device / Puerto Tipo de dispositivo es Root Complex punto final integrado 19:16 RO 1h Capacidad Version Capacidad de PCI Express es compatible con la versin 1.0 de la especificacin PCI Express. Nota: Esta estructura de capacidad no es compatible con las versiones 1.0 ms all, ya que que requieren capacidad adicional se registra para ser reservados. El nico propsito de esta estructura es la capacidad para hacer la configuracin mejorada espacio disponible. Reducir al mnimo el tamao de esta estructura se logra mediante informa de la versin 1.0 Compatibilidad y presentacin de informes que se trata de un sistema integrado dispositivo de puerto raz. Como tal, slo tres DWORDS de espacio de configuracin son requerido para esta estructura. 15:08 RO 00h Siguiente Capacidad Pointer Puntero a la siguiente capacidad. Se establece en 0 para indicar que no hay ms capacidad estructuras. 07:00 RO 10h ID capacidad Proporciona la capacidad de ID PCI Express asignado por PCI-SIG. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 421 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.7.2 SPAREADDRESSLO: Recambios Direccin Menor Siempre apunta a la direccin ms baja para la siguiente operacin de sustitucin. Este registro no se verse afectadas por el acceso a la categora HA fuente libre durante la ventana de HA. 4.4.7.3 SPARECTL: SSR DE CONTROL SPAREADDRESSLO Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: 80 Bit Attr defecto Descripcin 31:30 RV 0h reservados 29:0 RW LV-000000 00h RANKADD Siempre apunta a la direccin ms baja para la siguiente operacin de sustitucin. Este registro no se ver afectada por el acceso a la categora HA fuente libre durante la HA ventana. SPARECTL Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: 90 Bit Attr defecto Descripcin 31:30 RV 0h reservados 29 RW-LB 0b DisWPQWM Desactivar la marca de agua basada en el nivel WPQ, para que ahorradores wm slo se basa en HaFifoWM. Si DisWPQWM es clara, se inicia la ventana de repuesto cuando el nmero de accesos a la fallado DIMM superan max (N de crditos en WPQ an no devueltos a la HA, HaFifoWM) Si se establece DisWPQWM, la ventana de repuesto comienza cuando el nmero de accesos a la no DIMM exceda HaFifoWM. En cualquier caso, si el nmero de accesos a la DIMM defectuoso no golpear la WM, el ventana de repuesto todava se iniciar despus de la expiracin del temporizador SPAREINTERVAL.NORMOPDUR. 28:24 RW-LB 00h HaFifoWM marca de agua mnima para HA escribe a rango fallado. Wm real es mximo de WPQ crdito nivel HaFifoWM. Cuando wm se golpea el HA se backpressured y preservacin

se inicia la ventana. Si DisWPQWM es clara, se inicia la ventana de repuesto cuando el nmero de accesos a la fallado DIMM superan max (N de crditos en WPQ an no devueltos a la HA, HaFifoWM) Si se establece DisWPQWM, la ventana de repuesto comienza cuando el nmero de accesos a la no DIMM exceda HaFifoWM. 23:16 RW 00h SCRATCH_PAD Este campo est disponible como un bloc de notas para las operaciones de SSR 15:11 RV 0h reservados 10:08 RW-LB 000b DST_RANK Rango lgico Destino utiliza para la copia de la memoria. 7 RV 0h Reservados 06:04 RW-LB 000b SRC_RANK Fuente rango lgico que proporciona los datos a copiar. Procesador Uncore Registros de configuracin 422 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.7.4 SSRSTATUS: SSR ESTADO Proporciona el estado de una operacin Init spare-copy/memory. 4.4.7.5 SCRUBADDRESSLO: Scrub AddressLO Este registro contiene parte de la direccin de la ltima solicitud de matorral patrulla emitida. Cundo correr memtest, la direccin no se registra en este registro de errores memtest. Software puede escribir la siguiente direccin para ser lavados en este registro. El STARTSCRUB bit luego desencadenar la direccin especificada para ser lavados. Matorrales Patrulla deben ser discapacitados a escribir este registro fiable. 03:02 RW-LB 00b CANAL PARA LA COPIA DE REPUESTO Dado que slo hay una lgica de repuesto-copia para todos los canales, este campo se selecciona el canal o canal de par para la operacin de copia de repuesto. Para el funcionamiento independiente del canal: 00 = canal 0 est seleccionado para la operacin de copia de repuesto 01 = canal 1 se selecciona para la operacin de copia de repuesto 10 = canal 2 est seleccionado para la operacin de copia de repuesto 11 = canal 3 est seleccionado para la operacin de copia de repuesto Para el funcionamiento del canal de paso a paso: 0 x = canal 0 y el canal 1 se seleccionan para la operacin de copia de repuesto 1x = canal 2 y el canal 3 se seleccionan para la operacin de copia de repuesto 1 RV 0h Reservados 0 RW-LB 0h SPARE_ENABLE Perdona activar cuando se establece en 1. Hardware clara una vez terminado ahorradores. SPARECTL Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: 90 Bit Attr defecto Descripcin SSRSTATUS Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: 94 Bit Attr defecto Descripcin 31:3 RV 0h reservados 2 RW1C 0h PATCMPLT Toda la memoria se ha borrado. Hardware activa este bit cada vez que el motor de la patrulla pasos a travs de todas las posiciones de memoria. Si el software quiere controlar 0 -> 1 transicin despus de que se ha establecido el bit, necesitar el software para limpiar la broca escribiendo un uno para borrar este bit con el fin de distinguir la siguiente matorral patrulla

finalizacin. Borrado de la broca no afectar la operacin de limpieza patrulla. 1 RO-V 0h SPRCMPLT Operacin de repuesto completo. Fijado por hardware cuando la operacin se haya completado. Bit es aprobado por hardware cuando una nueva operacin est habilitada. Nota: justo antes de MC liberar el bloque de HA antes de la finalizacin de la preservacin operacin lgica iMC actualizar automticamente la RIR_RNK_TGT correspondiente objetivo para reflejar la nueva DST_RANK. 0 RO-V 0h SPRINPROGRESS Perdona Operacin en curso. Este bit es activado por hardware cuando la operacin comenzado. Se borra cuando la operacin se haya completado o no. SCRUBADDRESSLO Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: 98 Bit Attr defecto Descripcin 31:30 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 423 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.7.6 SCRUBADDRESSHI: Scrub AddressHI Este par de registros contiene parte de la direccin de la ltima solicitud de matorral patrulla emitida. Software puede escribir la siguiente direccin en este registro. Fregado debe estar desactivado para leer confiablemente y escribir este registro. El bit de STARTSCRUB entonces desencadenar la especificada tratar de ser borrado. 4.4.7.7 SCRUBCTL: CONTROL SCRUB Este registro contiene los parmetros de control de arrastre y el estado. 29:0 RW-V 000000 00h RANKADD Contiene la direccin de fila de la ltima operacin de limpieza emitido. Puede ser escrito para especificar el siguiente direccin de matorral con STARTSCRUB. RESTRICCIONES: Scrubs Patrulla deben ser desactivado cuando se escribe en este campo. SCRUBADDRESSLO Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: 98 Bit Attr defecto Descripcin SCRUBADDRESSHI Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: 9C Bit Attr defecto Descripcin 31:12 RV 0h reservados 11:10 RW-V 0h CHNL Puede ser escrito para especificar la siguiente direccin de matorral con STARTSCRUB. Este registro se actualiza con la direccin del canal de la ltima direccin de matorral emitida. Restriccin: Scrubs Patrulla deben desactivar cuando se escribe en este campo. 9:08 RV 0h reservados 07:04 RW-V 0h RANK Contiene el rango ID fsico de la ltima operacin de limpieza emitido. Puede ser escrito para especificar la siguiente direccin de matorral con STARTSCRUB. RESTRICCIN: Scrubs Patrulla deben ser desactivado cuando se escribe en este campo. 3:00 RV 0h reservados SCRUBCTL Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: A0 Bit Attr defecto Descripcin 31 RW-L 0b Scrub Habilitar

Frote Habilitar cuando se establece. bit de bloqueo es la DISABLE_PATROL_SCRUB. 30:27 RV 0h reservados 26 RW 0h SCRUBISSUED Cuando se establece, los registros de direcciones matorrales contienen la ltima direccin matorral emitida 25 RW 0h ISSUEONCE Cuando se establece, el motor de matorral patrulla emitir la direccin en la direccin de matorral registros de una sola vez y se detiene. 24 RW 0h STARTSCRUB Cuando se establece, el motor de matorral Patrulla se iniciar desde la direccin en la direccin de matorral registros. Una vez emitido el matorral este bit se pone a cero. Procesador Uncore Registros de configuracin 424 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.7.8 SPAREINTERVAL: INTERVALO DE REPUESTO Define el intervalo entre las operaciones normales y ahorradores. Interval se define en dclk. 4.4.7.9 RASENABLES: RAS Activa RAS Activa Registro 4.4.7.10 SMISPARECTL: SMI CONTROL DE REPUESTO Interrupcin de administracin de sistema y registro de control de repuesto. 23:00 RW 0h SCRUBINTERVAL Define el intervalo en DCLKS entre peticiones matorrales patrulla. El clculo para este registro para obtener una limpieza de todos los line en 24 horas es: (DCLK_frequency * 5529600) / (Memory_installed * PkgC_safety_factor). RESTRICCIONES: Slo se puede cambiar cuando friega patrulla se desactivan. DCLK_frequency est en Hz (la mitad de la clase de velocidad DDR, por ejemplo: 800 millones para la memoria DDR3-1600) Memory_installed es en bytes El factor de seguridad recomendado es de 10 para compensar la mxima credibilidad PkgC tiempo de residencia (lavado de patrulla no se produce durante PkgC profundo estados). SCRUBCTL Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: A0 Bit Attr defecto Descripcin SPAREINTERVAL Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: A8 Bit Attr defecto Descripcin 31:29 RV 0h reservados 28:16 RW 0320h NUMSPARE Ahorradores de duracin de la operacin. Solicitudes del sistema se bloquear durante este intervalo y slo las operaciones de copia ahorradores sern atendidos. 15:00 RW 0C80h DURACIN FUNCIONAMIENTO NORMAL Duracin de la operacin normal. Peticiones del sistema sern atendidos durante este intervalo. RASENABLES Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: AC Bit Attr defecto Descripcin 31:1 RV 0h reservados 0 RW-LB 0h MIRROREN Activar el modo de espejo. La asignacin de canales se debe configurar antes de que tenga este bit un efecto sobre la operacin de IMC. Esto cambia la poltica de error.

SMISPARECTL Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: B4 Bit Attr defecto Descripcin 31:18 RV 0h reservados 17 RW 0h INTRPT_SEL_PIN Habilitar sealizacin pin. Cuando se establece la interrupcin se sealiza a travs de la ERROR_N [0] pin de conseguir la atencin de un BMC. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 425 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.7.11 LEAKY_BUCKET_CFG 16 RW 0h INTRPT_SEL_CMCI (CMCI utiliza como sustituto de la NMI sealizacin). Se establece para habilitar NMI sealizacin. Borrar para desactivar NMI sealizacin. Si hay establecidas una NMI y SMI bits de habilitacin de entonces slo SMI es enviado 15 RW 0h INTRPT_SEL_SMI SMI permiten. Se establece para habilitar SMI sealizacin. Borrar para desactivar SMI sealizacin. 14:00 RV 0h reservados LEAKY_BUCKET_CFG Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: B8 Bit Attr defecto Descripcin 31:12 RV 0h reservados 11:06 RW 00h LEAKY_BKT_CFG_HI Este es el ms alto orden de bits de seleccin mscara de los dos umbrales codificacin caliente. La valor de este campo especifica la posicin de bit de la mscara: 00h: reservado 01h: LEAKY_BUCKET_CNTR_LO bit 1, es decir, de 12 bits del contador 53b completa ... 1Fh: LEAKY_BUCKET_CNTR_LO bit 31, es decir 42 bits del contador 53b completa 20h: LEAKY_BUCKET_CNTR_HI bit 0, es decir, 43 bits del contador 53b completa ... 29h: LEAKY_BUCKET_CNTR_HI bit 9, es decir, 52 bits del contador 53b completa 2 Ah - 3F: reservado Cuando los dos bits de contador seleccionados por el LEAKY_BKT_CFG_HI y LEAKY_BKT_CFG_LO se establecen, el contador cubo agujereado 53b se restablecer y el lgica generar un pulso FUGA para disminuir el contador de errores corregibles en 1. BIOS debe programar este registro en cualquier valor distinto de cero antes de cambiar a El modo NORMAL. 05:00 RW 00h LEAKY_BKT_CFG_LO Este es el bit de orden inferior seleccione la mscara de los dos umbrales codificacin caliente. La valor de este campo especifica la posicin de bit de la mscara: 00h: reservado 01h: LEAKY_BUCKET_CNTR_LO bit 1, es decir, de 12 bits del contador 53b completa ... 1Fh: LEAKY_BUCKET_CNTR_LO bit 31, es decir 42 bits del contador 53b completa 20h: LEAKY_BUCKET_CNTR_HI bit 0, es decir, 43 bits del contador 53b completa ... 29h: LEAKY_BUCKET_CNTR_HI bit 9, es decir, 52 bits del contador 53b completa 2 Ah - 3F: reservado Cuando los dos bits de contador seleccionados por el LEAKY_BKT_CFG_HI y LEAKY_BKT_CFG_LO se establecen, el contador cubo agujereado 53b se restablecer y el

lgica generar un pulso FUGA para disminuir el contador de errores corregibles en 1. BIOS debe programar este registro en cualquier valor distinto de cero antes de cambiar a El modo NORMAL. SMISPARECTL Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: B4 Bit Attr defecto Descripcin Procesador Uncore Registros de configuracin 426 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.7.12 LEAKY_BUCKET_CNTR_LO 4.4.7.13 LEAKY_BUCKET_CNTR_HI 4.4.8 controladores de memoria DIMM Tecnologa de memoria integrada Tipo de Registro 4.4.8.1 PXPCAP: Capacidad de PCI Express LEAKY_BUCKET_CNTR_LO Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: C0 Bit Attr defecto Descripcin 31:0 RW-V 000000 00h Leaky Bucket Contador baja Esta es la mitad inferior del contador de cubeta con goteo. El contador completo es en realidad un 53b Counter "DCLK". Hay un 11b menos significativo del contador 53b no es capturado en la RSE. El carry "strobe" de la no-mostrado contador 11b menos significativo se desencadenar este par contador 42b contar. El 42b contra-par se compara con el umbral de codificacin de dos hot especificado por el LEAKY_BUCKET_CFG_HI y LEAKY_BUCKET_CFG_LO par. Cuando los bits de contador especificados por el LEAKY_BUCKET_CFG_HI y LEAKY_BUCKET_CFG_LO estn establecidos, el 53 ter, contador se pone a cero y la lgica de contador dinmico generar un estroboscopio FUGA duran 1 DCLK. LEAKY_BUCKET_CNTR_HI Bus: 1 dispositivo: 15 Funcin: 1 Desplazamiento: C4 Bit Attr defecto Descripcin 31:10 RV 0h reservados 09:00 RW-V 000h Leaky Bucket Contador High Limit Esta es la mitad superior del contador de cubeta con goteo. El contador completo es en realidad un 53b Counter "DCLK". Hay un 11b menos significativo del contador 53b no es capturado en la RSE. El carry "strobe" de la no-mostrado contador 11b menos significativo se desencadenar este par contador 42b contar. El 42b contra-par se compara con el umbral de codificacin de dos hot especificado por el LEAKY_BUCKET_CFG_HI y LEAKY_BUCKET_CFG_LO par. Cuando los bits de contador especificados por el LEAKY_BUCKET_CFG_HI y LEAKY_BUCKET_CFG_LO estn establecidos, el 53 ter, contador se pone a cero y la lgica de contador dinmico generar un estroboscopio FUGA duran 1 DCLK. PXPCAP Bus: 1 dispositivo: 15 Funcin: 2 Desplazamiento: 40 Bus: 1 dispositivo: 15 Funcin: 3 Desplazamiento: 40 Bus: 1 dispositivo: 15 Funcin: 4 Desplazamiento: 40 Bus: 1 dispositivo: 15 Funcin: 5 Desplazamiento: 40 Bit Attr defecto Descripcin 31:30 RV 0h reservados 29:25 RO 00h Nmero de mensaje de interrupcin

N / D para este dispositivo 24 Slot 0b RO Implementado N / A para los puntos finales integrados 23:20 RO 9h Device / Puerto Tipo de dispositivo es Root Complex punto final integrado Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 427 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.8.2 DIMMMTR_ [0:2]: Tecnologa de memoria DIMM 19:16 RO 1h Capacidad Version Capacidad de PCI Express es compatible con la versin 1.0 de la especificacin PCI Express. Nota: Esta estructura de capacidad no es compatible con las versiones 1.0 ms all, ya que requiere capacidad adicional se registra para ser reservados. El nico propsito de esta Estructura capacidad es para hacer el espacio de configuracin mejorada disponible. Minimizar el tamao de esta estructura se logra mediante la presentacin de informes versin 1.0 Compatibilidad y informa que se trata de un dispositivo de puerto raz integrada. Como tal, slo tres de DWORDS Se requiere el espacio de configuracin para esta estructura. 15:08 RO 00h Siguiente Capacidad Pointer Puntero a la siguiente capacidad. Se establece en 0 para indicar que no hay ms capacidad estructuras. 07:00 RO 10h ID capacidad Proporciona la capacidad de ID PCI Express asignado por PCI-SIG. DIMMMTR_ [0:2] Bus: 1 dispositivo: 15 Funcin: 2 Desplazamiento: 80, 84, 88 Bus: 1 dispositivo: 15 Funcin: 3 Desplazamiento: 80, 84, 88 Bus: 1 dispositivo: 15 Funcin: 4 Desplazamiento: 80, 84, 88 Bus: 1 dispositivo: 15 Funcin: 5 Desplazamiento: 80, 84, 88 Bit Attr defecto Descripcin 31:20 RV 0h reservados 19:16 RW-LB 0h Control RANK_DISABLE RANK Desactivar control para deshabilitar patrulla, actualizacin y operacin ZQCAL. Este bit ajuste debe ajustarse constantemente con TERM_RNK_MSK, es decir, ambos correspondientes los bits no se pueden establecer al mismo tiempo. En la otra palabra, de una parada con discapacidad no deben ser seleccionado para el rango de terminacin. RANK_DISABLE [3], es decir, bit 19: Rango 3 inhabilitar. Nota DIMMMTR_2.RANK_DISABLE [3] no les importa ya DIMM 2 no debe ser de cuatro rangos RANK_DISABLE [2], es decir, 18 bits: rango 2 deshabilitar. Nota DIMMMTR_2.RANK_DISABLE [2] no les importa ya DIMM 2 no debe ser de cuatro rangos RANK_DISABLE [1], es decir, bit 17: rango 1 deshabilitar RANK_DISABLE [0], es decir, bit 16: Clasificacin de 0 desactiva cuando se establece, ninguna patrulla o de actualizacin se realizan en este rango. ODT rescisin no se afectados por este bit. 15 RV 0h Reservados 14 RW-LB 0h DIMM_POP DIMM llena si conjunto, de lo contrario, despoblada. 13:12 RW-LB 0h RANK_CNT 00 - SR 01 - DR 10 - QR 11 - reservados

11:09 RV 0h reservados PXPCAP Bus: 1 dispositivo: 15 Funcin: 2 Desplazamiento: 40 Bus: 1 dispositivo: 15 Funcin: 3 Desplazamiento: 40 Bus: 1 dispositivo: 15 Funcin: 4 Desplazamiento: 40 Bus: 1 dispositivo: 15 Funcin: 5 Desplazamiento: 40 Bit Attr defecto Descripcin Procesador Uncore Registros de configuracin 428 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.9 Memoria integrada Controller Injection Error Registros Coincidencia de direccin completa (Dir. [45:3]) y la mscara es compatible con todos los agente local escribe. Inyeccin de error no utiliza la lgica respuesta activa y utiliza el partido salida lgica mscara para determinar qu escribe necesidad de conseguir la inyeccin error. Los usuarios pueden programa de hasta dos mscaras dispositivo x4 (8 bits por trozo - 64 bits por cacheline). En Modo Lockstep, slo un dispositivo puede ser programado en cada canal unsono. 4.4.9.1 PXPENHCAP: Capacidad de PCI Express Esto apunta a la siguiente capacidad en el espacio de configuracin ampliado de campo. 4.4.10 Memoria integrada del control del regulador trmico Registros 4.4.10.1 PXPCAP: Capacidad de PCI Express 04:02 RW-LB 0h RA_WIDTH 000 - reservados (el procesador no es compatible con 512Mb DDR3) 001 a 13 bits de 010 a 14 bits de 011 a 15 bits de 100 a 16 bits de 101 a 17 bits de 110 a 18 bits de 111: reservado 01:00 RW-LB 0h CA_WIDTH 00 a 10 bits de 01 a 11 bits de 10 - 12 bits de 11 - reservados DIMMMTR_ [0:2] Bus: 1 dispositivo: 15 Funcin: 2 Desplazamiento: 80, 84, 88 Bus: 1 dispositivo: 15 Funcin: 3 Desplazamiento: 80, 84, 88 Bus: 1 dispositivo: 15 Funcin: 4 Desplazamiento: 80, 84, 88 Bus: 1 dispositivo: 15 Funcin: 5 Desplazamiento: 80, 84, 88 Bit Attr defecto Descripcin PXPENHCAP Bus: 1 dispositivo: 15 Funcin: 2 Desplazamiento: 100 Bus: 1 dispositivo: 15 Funcin: 3 Desplazamiento: 100 Bus: 1 dispositivo: 15 Funcin: 4 Desplazamiento: 100 Bus: 1 dispositivo: 15 Funcin: 5 Desplazamiento: 100 Bit Attr defecto Descripcin 31:20 RO 000h Siguiente Capacidad de compensacin PXPCAP Bus: 1 dispositivo: 16 Funcin: 0 Offset: 40 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 40 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 40

Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 40 Bit Attr defecto Descripcin 31:30 RV 0h reservados 29:25 RO 00h Nmero de mensaje de interrupcin N / D para este dispositivo Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 429 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.10.2 CHN_TEMP_CFG: Configuracin TEMP Canal 24 Slot 0b RO Implementado N / A para los puntos finales integrados 23:20 RO 9h Device / Puerto Tipo de dispositivo es Root Complex punto final integrado 19:16 RO 1h Capacidad Version Capacidad de PCI Express es compatible con la versin 1.0 de la especificacin PCI Express. Nota: Esta estructura de capacidad no es compatible con las versiones 1.0 ms all, ya que que requieren capacidad adicional se registra para ser reservados. El nico propsito de esta estructura es la capacidad para hacer la configuracin mejorada espacio disponible. Reducir al mnimo el tamao de esta estructura se logra mediante informa de la versin 1.0 Compatibilidad y presentacin de informes que se trata de un sistema integrado dispositivo de puerto raz. Como tal, slo tres DWORDS de espacio de configuracin son requerido para esta estructura. 15:08 RO 00h Siguiente Capacidad Pointer Puntero a la siguiente capacidad. Se establece en 0 para indicar que no hay ms capacidad estructuras. 07:00 RO 10h ID capacidad Proporciona la capacidad de ID PCI Express asignado por PCI-SIG. CHN_TEMP_CFG Bus: 1 dispositivo: 16 Funcin: 0 Offset: 108 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 108 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 108 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 108 Bit Attr defecto Descripcin 31 RW 1h OLTT_EN Habilitar el seguimiento de la temperatura OLTT 30 0h RV reservados 29 RW 0h CLTT_OR_MCODE_TEMP_MUX_SEL El byte actualizacin mux control de seleccin TEMP_STAT para dirigir la fuente de actualizar DIMMTEMPSTAT_ [0:3] [07:00]: 0: Correspondiente al byte TEMP_STAT DIMM de PCODE_TEMP_OUTPUT. 1: temperatura TSOD la lectura desde la lgica CLTT. 28 RW-O CLTT_DEBUG_DISABLE_LOCK 1b bloquear poco de DIMMTEMPSTAT_ [0:3] [07:00]: Establezca este bit de bloqueo para desactivar la configuracin escribir en DIMMTEMPSTAT_ [0:3] [07:00]. Cuando este bit est clara, el sistema de depuracin / pruebas software se puede actualizar la DIMMTEMPSTAT_ [0:3] [07:00] para verificar la varia temperatura los scenerios. 27 RW 1b Permite lmite del ancho de banda trmica 26:24 RV 0h reservados 23:16 RW 00h THRT_EXT Nmero mximo de transacciones estrangulados se publicar durante BW_LIMIT_TF debido a afirmado externamente MEMHOT #.

PXPCAP Bus: 1 dispositivo: 16 Funcin: 0 Offset: 40 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 40 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 40 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 40 Bit Attr defecto Descripcin Procesador Uncore Registros de configuracin 430 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.10.3 CHN_TEMP_STAT: Channel Status TEMP 4.4.10.4 DIMM_TEMP_OEM_ [0:2]: Configuracin TEMP DIMM 15 RW 0b THRT_ALLOW_ISOCH Cuando este bit es cero, MC bajar CKE durante Limitacin trmica, y es ISCRONO bloqueado. Cuando este bit es uno, MC NO bajar CKE durante Limitacin trmica, y ISCRONO se permitir la base de la configuracin del ancho de banda. Sin embargo, el establecimiento de este bit significa ms consumo de energa debido a CKE se afirma en trmica o de estrangulacin de alimentacin. Este bit se puede actualizar de forma dinmica en la configuracin de canal independiente solamente. Para la configuracin de bloqueo de paso, este bit debe ser estticamente configurado en el modo IOSAV antes de habilitar la operacin de bloqueo a paso. Actualizacin dinmica en el modo de bloqueo de paso se poner los dos canales de bloqueo por fuera de sincronizacin y causar fallos de funcionamiento o la corrupcin silenciosa de datos. 14:11 RV 0h Reservados 10:00 RW 3FFh BW_LIMIT_TF BW Throttle Tamao de ventana en DCLK CHN_TEMP_STAT Bus: 1 dispositivo: 16 Funcin: 0 Desplazamiento: 10C Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 10C Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 10C Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 10C Bit Attr defecto Descripcin 31:3 RV 0h reservados 2 RW1C Evento 0b Reafirmada el DIMM ID 2 Evento Reafirmada el DIMM ID 2 1 RW1C Evento 0b Reafirmada el DIMM ID 1 Evento Reafirmada el DIMM ID 1 0 RW1C 0b Evento Reafirmada el DIMM ID 0 Evento Reafirmada el DIMM ID 0 DIMM_TEMP_OEM_ [0:2] Bus: 1 dispositivo: 16 Funcin: 0 Offset: 110, 114, 118 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 110, 114, 118 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 110, 114, 118 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 110, 114, 118 Bit Attr defecto Descripcin 31:27 RV 0h reservados 26:24 RW 0h TEMP_OEM_HI_HYST Va Positivo Umbral de histresis Valor. Este valor se resta de TEMPOEMHI para determinar el punto en el que el estado afirmado para ese umbral se borrar. Se establece en 00h si el sensor no es compatible con histresis umbral positivo-going 23:19 RV 0h Reservados 18:16 RW 0h TEMP_OEM_LO_HYST

Va negativo Umbral de histresis Valor. Este valor se aade a TEMPOEMLO determinar el punto en el que el estado afirmado para ese umbral se borrar. Se establece en 00h si el sensor no es compatible con histresis umbral de pendiente negativa. CHN_TEMP_CFG Bus: 1 dispositivo: 16 Funcin: 0 Offset: 108 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 108 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 108 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 108 Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (familia E5-producto) las familias de productos 431 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.10.5 DIMM_TEMP_TH_ [0:2]: Configuracin TEMP DIMM 15:08 RW 50h TEMP_OEM_HI Valor lmite superior - lmite TCASE en la cual iniciar interrupcin System (SMI o MEMHOT #) a una tarifa +. Nota: el valor predeterminado aparece en decimal.valid rango: 32 - 127 en grado C. Otros: reservado. 07:00 RW 4Bh TEMP_OEM_LO Bajo Valor Umbral - Umbral TCASE en la cual iniciar interrupcin System (SMI o MEMHOT #) en una - tarifa. Nota: el valor predeterminado aparece en decimal.valid rango: 32 - 127 en grado C. Otros: reservado. DIMM_TEMP_TH_ [0:2] Bus: 1 dispositivo: 16 Funcin: 0 Offset: 120, 124, 128 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 120, 124, 128 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 120, 124, 128 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 120, 124, 128 Bit Attr defecto Descripcin 31:27 RV 0h reservados 26:24 RW 0h TEMP_THRT_HYST Va Positivo Umbral de histresis Valor. Se establece en 00h si el sensor no admite histresis de umbral positivo continuo. Este valor se resta de TEMP_THRT_XX para determinar el punto en el que el estado afirmado para ese umbral se borrar. 23:16 RW 5Fh temp_max Umbral TCASE en la cual iniciar THRTCRIT y afirmar Thermtrip # vlida rango: 32 - 127 en grados C. Nota: el valor predeterminado aparece en decimal. FF: Desactivado Otros: reservado. Temp_max debe ser programado por lo que es mayor que TEMP_MID 15:08 RW 5Ah TEMP_MID Umbral TCASE en la cual iniciar THRTHI y afirmar rango vlido: 32 - 127 en grado C. Nota: el valor predeterminado aparece en decimal. FF: Desactivado Otros: reservado. TEMP_MID debe ser programado por lo que es menos de temp_max 07:00 RW 55h temp_min Umbral TCASE en la cual iniciar 2x actualizacin y / o THRTMID e iniciar Interrumpir (MEMHOT #). Nota: el valor predeterminado aparece en decimal.valid rango: 32 - 127 en grado C.

FF: Desactivado Otros: reservado. Temp_min debe ser programado por lo que es menos de TEMP_MID DIMM_TEMP_OEM_ [0:2] Bus: 1 dispositivo: 16 Funcin: 0 Offset: 110, 114, 118 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 110, 114, 118 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 110, 114, 118 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 110, 114, 118 Bit Attr defecto Descripcin Procesador Uncore Registros de configuracin 432 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.10.6 DIMM_TEMP_THRT_LMT_ [0:2]: Configuracin TEMP DIMM Los tres THRT_CRIT, THRT_HI y THRT_MID son por lmite DIMM BW, es decir, todas las actividades (ACT, leer, escribir) de todos los rangos dentro de un DIMM se realiza un seguimiento en un solo DIMM contador de las actividades. 4.4.10.7 DIMM_TEMP_EV_OFST_ [0:2]: Configuracin TEMP DIMM DIMM_TEMP_THRT_LMT_ [0:2] Bus: 1 dispositivo: 16 Funcin: 0 Offset: 130, 134, 138 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 130, 134, 138 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 130, 134, 138 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 130, 134, 138 Bit Attr defecto Descripcin 31:24 RV 0h reservados 23:16 RW 00h THRT_CRIT Nmero mximo de transacciones estrangulados (ACT, leer, escribir), que se publicar en BW_LIMIT_TF. 15:08 RW 0Fh THRT_HI Nmero mximo de transacciones estrangulados (ACT, leer, escribir), que se publicar en BW_LIMIT_TF. 07:00 RW FFh THRT_MID Nmero mximo de transacciones estrangulados (ACT, leer, escribir), que se publicar en BW_LIMIT_TF. DIMM_TEMP_EV_OFST_ [0:2] Bus: 1 dispositivo: 16 Funcin: 0 Offset: 140, 144, 148 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 140, 144, 148 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 140, 144, 148 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 140, 144, 148 Bit Attr defecto Descripcin 31:24 RO 00h TEMP_AVG_INTRVL Los datos de temperatura se promedia durante este perodo. Al final del perodo de promediacin (Ms), proceso de promediado se inicia de nuevo. 0x1 - 0xFF = promedio que los datos se leen a travs de TEMPDIMM STATUSREGISTER (Byte 1/2), as como se usa para la generacin de histresis interrumpe base. 00 = Los datos instantneos (no promedio) se leen a travs de TEMPDIMM STATUSREGISTER (Byte 1/2), as como se usa para la generacin de histresis basada interrumpe. Nota: El procesador no es compatible con temperatura promedio. 23:15 RV 0h reservados 14 RW 0b iniciar THRTMID el TEMPLO Iniciado THRTMID el TEMPLO

13 RW 1b Iniciar 2X actualizacin en TEMPLO Iniciar 2X actualizacin en TEMPLO DIMM con capacidad de rango de temperatura ampliado necesitar de doble frecuencia de actualizacin de Para evitar la prdida de datos cuando la temperatura est por encima de DIMM 85 C pero por debajo de 95 C. Advertencia: Si el 2x actualizacin se desactiva con rango de temperatura extendido DIMM configuracin, sistema de refrigeracin y el esquema de regulacin de energa trmica debe garantiza la temperatura DIMM no mayor de 85 C. 12 RW 0b Assert Evento MEMHOT en TEMPHI Afirmar MEMHOT # Evento en TEMPHI 11 RW 0b Assert Evento MEMHOT en TEMPMID Afirmar MEMHOT # Evento en TEMPMID 10 RW 0b Assert Evento MEMHOT el TEMPLO Afirmar MEMHOT # Evento el TEMPLO Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 433 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.10.8 DIMMTEMPSTAT_ [0:2]: DIMM Estado TEMP 9 RW 0b Assert Evento MEMHOT en TEMPOEMHI Afirmar MEMHOT # Evento en TEMPOEMHI 8 RW 0b Assert Evento MEMHOT en TEMPOEMLO Afirmar MEMHOT # Evento en TEMPOEMLO 7:04 RV 0h reservados 03:00 RW 0h DIMM_TEMP_OFFSET Bit 3-0 - compensacin de temperatura Registro DIMMTEMPSTAT_ [0:2] Bus: 1 dispositivo: 16 Funcin: 0 Offset: 150, 154, 158 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 150, 154, 158 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 150, 154, 158 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 150, 154, 158 Bit Attr defecto Descripcin 31:29 RV 0h reservados 28 RW1C Evento 0b Reafirmada en TEMPHI va HIGH Evento Reafirmada en TEMPHI va HIGH Se supone que cada una de la afirmacin de evento se va a desencadenar Configurable interrumpir (Cualquiera MEMHOT # solamente o SMI y MEMHOT #) definido en el bit 30 de CHN_TEMP_CFG 27 RW1C Evento 0b Reafirmada en TEMPMID va alto Evento Reafirmada en TEMPMID va alto Se supone que cada una de la afirmacin de evento se va a desencadenar Configurable interrumpir (Cualquiera MEMHOT # solamente o SMI y MEMHOT #) definido en el bit 30 de CHN_TEMP_CFG 26 RW1C Evento 0b Reafirmada en TEMPLO Going alta Evento Reafirmada en TEMPLO Going alta Se supone que cada una de la afirmacin de evento se va a desencadenar Configurable interrumpir (Cualquiera MEMHOT # solamente o SMI y MEMHOT #) definido en el bit 30 de CHN_TEMP_CFG 25 RW1C Evento 0b Reafirmada en TEMPOEMLO Going Low Evento Reafirmada en TEMPOEMLO Going Low Se supone que cada una de la afirmacin de evento se va a desencadenar Configurable interrumpir (Cualquiera MEMHOT # solamente o SMI y MEMHOT #) definido en el bit 30 de CHN_TEMP_CFG

24 RW1C Evento 0b Reafirmada en TEMPOEMHI Going alta Evento Reafirmada en TEMPOEMHI Going alta Se supone que cada una de la afirmacin de evento se va a desencadenar Configurable interrumpir (Cualquiera MEMHOT # solamente o SMI y MEMHOT #) definido en el bit 30 de CHN_TEMP_CFG 23:08 RV 0h reservados DIMM_TEMP_EV_OFST_ [0:2] Bus: 1 dispositivo: 16 Funcin: 0 Offset: 140, 144, 148 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 140, 144, 148 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 140, 144, 148 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 140, 144, 148 Bit Attr defecto Descripcin Procesador Uncore Registros de configuracin 434 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.10.9 THRT_PWR_DIMM_ [0:2]: THRT_PWR_DIMM_0 Bit [10:00]: Nmero mximo de transacciones (ACT, leer, escribir) que se le permita durante el 1 usec plazo regulacin por estrangulacin poder. 4.4.11 Integrado controladores de memoria DIMM Canales Timing Registros 4.4.11.1 TCDBP: Timing Restricciones DDR3 Bin Parmetro Nota: T_AL campo de registro ha sido eliminado en esta versin debido a la complejidad del diseo. A lo largo de este documento, T_AL tiene un valor constante cero. 07:00 RW-LV 55h DIMM_TEMP Temperatura actual DIMM de regulacin trmica. Bloqueo por CLTT_DEBUG_DISABLE_LOCK Cuando se despeje el CLTT_DEBUG_DISABLE_LOCK (desbloqueado), software de depuracin puede escribir en este byte para probar varios escenarios de temperatura. Cuando se establece la CLTT_DEBUG_DISABLE_LOCK, este campo se convierte de slo lectura, que Es decir, de escritura de configuracin en este byte es abortado. Este byte se actualiza desde interna lgica de un 02:01 Mux que se puede seleccionar de cualquiera de temperatura CLTT o desde la temperatura UCR correspondientes registros de salida (MCODE_TEMP_OUTPUT) actualizacin del microcdigo. La seleccin mux es controlada por CLTT_OR_MCODE_TEMP_MUX_SEL define en CHN_TEMP_CFG registro. El rango vlido de 0 a 127 (es decir, 0 C a 127 C). Cualquier valor negativo leer TSOD se ve obligado a 0. Valor del punto decimal TSOD tambin se trunca a valor entero. El valor predeterminado se cambia a 85 C para evitar la falta de actualizacin en S3 currculum o durante el flujo clido-reset despus de la DIMM se sale de auto-actualizacin. La correcta temperatura no puede ser trada desde TSOD todava, pero la temperatura DIMM mayo estar siendo alta y necesitan ser renovados con las tasas de 2x. DIMMTEMPSTAT_ [0:2] Bus: 1 dispositivo: 16 Funcin: 0 Offset: 150, 154, 158 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 150, 154, 158 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 150, 154, 158 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 150, 154, 158 Bit Attr defecto Descripcin THRT_PWR_DIMM_ [0:2] Bus: 1 dispositivo: 16 Funcin: 0 Offset: 190, 192, 194 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 190, 192, 194 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 190, 192, 194 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 190, 192, 194

Bit Attr defecto Descripcin 15 RW 1b THRT_PWR_EN bit [15]: puesto a uno para que la limitacin de potencia para el DIMM. 14:12 RV 0h Reservados 11:00 RW FFFh Control de limitacin de energa bits [11:00]: Nmero mximo de transacciones (ACT, leer, escribir) que se le permita (por DIMM) durante el perodo de tiempo usec estrangulacin 1 por limitacin de corriente. El microcdigo puede actualizar este registro dinmicamente. TCDBP Bus: 1 dispositivo: 16 Funcin: 0 Offset: 200 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 200 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 200 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 200 Bit Attr defecto Descripcin 31:27 RV 0h reservados Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 435 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.11.2 TCRAP: limitaciones de tiempo DDR3 Parmetro Acceso Regular 26 RW 0b cmd_oe_cs Comando / Direccin de salida de habilitacin siguiente salida de habilitacin del CS. Anulaciones Cmd_oe_on cmd_ow_cs 25 RW 0b cmd_oe_on Comando / Direccin de habilitacin de salida siempre. 1 Crnicas 24:19 RW T_RAS ACT al perodo PRE comando (debe ser por lo menos 10 y un mximo de 40) 18:14 RW 07h T_CWL Escribir Latencia CAS (debe ser por lo menos 5) Nota: TWL = tAL + tCWL Limitacin de programacin: TCL - TWL no puede ser superior a 4 ciclos DCLK 13:09 RW 0Ah T_CL Latencia CAS (debe ser por lo menos 5) Nota: RL = tAL + tCL. Limitacin de programacin: TCL - TWL no puede ser superior a 4 ciclos DCLK. 08:05 RW Ah T_RP Perodo de comandos PRE (debe ser por lo menos 5) 04:00 RW 0Ah T_RCD ACT para interior leer ni escribir tiempo de retardo en DCLK (debe ser por lo menos 5) Programacin Limitacin: T_RCD debe ser menor que T_RAS TCRAP Bus: 1 dispositivo: 16 Funcin: 0 Desplazamiento: 204 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 204 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 204 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 204 Bit Attr defecto Descripcin 31:30 RW 0h CMD_STRETCH define por el nmero de ciclos de la orden es stretched00: 1N operacin 01: Reservado 10: 2N operacin 11: 3N operacin 28:24 RW Ch. T_WR ESCRIBA el tiempo de recuperacin (debe ser por lo menos 15 ns equivalente) 23:22 RV 0h reservados

21:16 RW 20h T_FAW Cuatro ventana de activacin (debe ser de al menos 4 * tRRD y un mximo de 63) 15:12 RW 6h T_WTR DCLK retraso del inicio de la transaccin de escritura interna de comando interno de lectura (Debe ser por lo menos el valor mayor de 4 DCLK o 7.5 ns) Escribir de IMC Leer mismo rango (T_WRSR) se calcula automticamente en funcin de la TCDBP.T_CWL + 4 + T_WTR. Para LRDIMM se ejecuta en modo de multiplicacin rango, IMC seguir utilizando la anterior ecuacin para T_WRSR incluso si la escritura y lectura se dirigen a la misma rango lgico, pero en diferentes filas fsicos detrs del bfer LRDIMM, En el otro palabra, IMC no ser capaz de cambiar de forma dinmica a T_WRDR tiempo. Para evitar la violacin de temporizacin en este escenario, BIOS debe configurar el parmetro T_WTR al ser el MAX (T_WTR de LRDIMM, (T_WRDR '- T_CL + 2)). 11:08 RW 3h T_CKE CKE ancho mnimo de pulso (debe ser por lo menos el valor mayor de 3 DCLK o 5 ns) TCDBP Bus: 1 dispositivo: 16 Funcin: 0 Offset: 200 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 200 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 200 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 200 Bit Attr defecto Descripcin Procesador Uncore Registros de configuracin 436 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.11.3 TCRWP: limitaciones de tiempo DDR3 Read Write Parameter 07:04 RW Ah T_RTP Comando de lectura interna para PRECHARGE retraso Comando, (debe ser por lo menos el mayor valor de 4 DCLK o 7,5 ns) 3 RV 0h Reservados 02:00 RW 5h T_RRD ACTIVE al perodo de control activo, (debe ser por lo menos el valor mayor de 4 DCLK o 6 ns) TCRWP Bus: 1 dispositivo: 16 Funcin: 0 Desplazamiento: 208 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 208 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 208 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 208 Bit Attr defecto Descripcin 31:30 RV 0h reservados 29:27 RW 0h T_CCD espalda con espalda CAS a CAS (es decir, READ para leer o escribir en ESCRITURA) del mismo Ranking separacin parameter.The real JEDEC CAS a la separacin comando CAS es (T_CCD + 4) DCLKs medidos entre los bordes afirmacin de reloj de los dos correspondiente afirm comando CS #. 26:24 RW 2h T_RWSR Este campo no se utiliza a partir de ES2 Steppings. Consulte TCOTHP para la nueva ubicacin de campo de registro. 23:21 RW 2h T_WRDD Volver a escribir de nuevo a leer de diferentes parameter.The separacin DIMM WRITE reales LEER separacin comando es TCDBP.T_CWL - TCDBP.T_CL T_WRDD + + 6 DCLKs medidos entre el reloj

bordes afirmacin de los dos correspondientes afirmaron comando CS #. 20:18 RW 2h T_WRDR Volver a escribir de nuevo a leer de diferentes separacin RANK parameter.The real ESCRIBA para LEER separacin comando es TCDBP.T_CWL - TCDBP.T_CL T_WRDR + + 6 DCLKs medidos entre el reloj bordes afirmacin de los dos correspondientes afirmaron comando CS #. 17:15 RW 2h T_RWDD Este campo no se utiliza a partir de ES2 Steppings. Consulte TCOTHP para la nueva ubicacin de campo de registro. 14:12 RW 2h T_RWDR Este campo no se utiliza a partir de ES2 Steppings. Consulte TCOTHP para la nueva ubicacin de campo de registro. 11:09 RW 2h T_WWDD Regreso a escribir de nuevo a escribir desde diferentes parmetros separacin DIMM. La WRITE reales para escribir separacin comando es T_WWDD + 5 DCLKs medidos entre los bordes afirmacin de reloj de los dos correspondiente afirm comando CS #. Tenga en cuenta que el valor mnimo de el campo debe cumplir con el requisito DDRIO de escritura sobre el tiempo de respuesta tener por lo menos 6 DCLK en el pin DDRIO. El alcance mximo del diseo del clculo anterior es 15. TCRAP Bus: 1 dispositivo: 16 Funcin: 0 Desplazamiento: 204 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 204 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 204 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 204 Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 437 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.11.4 TCOTHP: limitaciones de tiempo DDR3 Otro parmetro Timing 08:06 RW 2h T_WWDR Regreso a escribir de nuevo a escribir desde diferentes parmetros separacin RANK. La WRITE real ESCRIBA separacin comando es: T_WWDR + 5 DCLKs medidos entre los bordes afirmacin de reloj de los dos correspondiente afirm comando CS #. Tenga en cuenta que el valor mnimo de el campo debe cumplir con el requisito DDRIO de escritura sobre el tiempo de respuesta tener por lo menos 6 DCLK en el pin DDRIO. El alcance mximo del diseo del clculo anterior es 15. 05:03 RW 2h T_RRDD Regreso a la LEA volver a leer de diferentes parmetros de separacin DIMM. El real Leer para leer separacin comando es: T_RRDD + 5 DCLKs medidos entre los bordes afirmacin de reloj de los dos correspondiente afirm comando CS #. Tenga en cuenta que el valor mnimo de el campo debe cumplir con el requisito DDRIO de Leer para leer el tiempo de respuesta a tener por lo menos 5 DCLK en el pin DDRIO. El alcance mximo del diseo del clculo anterior es 31. 02:00 RW 2h T_RRDR Regreso a la LEA volver a leer de diferentes parmetros de separacin RANK. El real Leer para leer separacin comando es: T_RRDR + 5 DCLKs medidos entre los bordes afirmacin de reloj de los dos correspondiente afirm comando CS #. Tenga en cuenta que el valor mnimo de

el campo debe cumplir con el requisito DDRIO de Leer para leer el tiempo de respuesta a tener por lo menos 5 DCLK en el pin DDRIO. El alcance mximo del diseo del clculo anterior es 31. TCOTHP Bus: 1 dispositivo: 16 Funcin: 0 Offset: 20C Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 20C Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 20C Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 20C Bit Attr defecto Descripcin 31:28 RW 6h t_cs_oe Retraso en Dclks para desactivar la salida CS despus de todos los pines CKE son bajos 27:24 RW 6h t_odt_oe Retraso en Dclks para desactivar la salida ODT despus todos los pines CKE son bajos y, o bien en selfrefresh o en el modo de IBTOff 23:20 RW 2h t_rwsr Atrs para leer de nuevo a escribir desde mismo parmetro separacin rango. El real Leer para escribir separacin comando dirigido mismo rango es TCDBP.T_CL - TCDBP.T_CWL T_RWSR + + 6 DCLKs medidos entre el reloj bordes afirmacin de los dos correspondientes afirmaron comando CS #. El alcance mximo del diseo del clculo anterior es 23. Para LRDIMM se ejecuta en modo de multiplicacin rango, IMC seguir utilizando la anterior ecuacin para T_RWSR aunque el leer y escribir estn apuntando misma rango lgico, pero en diferentes filas fsicos detrs del bfer LRDIMM, es decir, IMC no ser capaz de cambiar de forma dinmica a T_RWDR tiempo. Con el fin de evitar la sincronizacin con violacin en este escenario, el BIOS debe configurar el parmetro T_RWSR sea el MAX (T_RWSR de LRDIMM, T_RWDR '). 19:16 RW 2h t_rwdd Atrs para leer de nuevo a escribir desde diferentes parmetros separacin DIMM. La LEER real ESCRIBA separacin comando es TCDBP.T_CL - TCDBP.T_CWL T_RWDD + + 6 DCLKs medidos entre el reloj bordes afirmacin de los dos correspondientes afirmaron comando CS #. El alcance mximo del diseo del clculo anterior es 23. TCRWP Bus: 1 dispositivo: 16 Funcin: 0 Desplazamiento: 208 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 208 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 208 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 208 Bit Attr defecto Descripcin Procesador Uncore Registros de configuracin 438 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.11.5 TCRFP: Timing Restricciones DDR3 Actualizar Parmetro 15:12 RW 2h t_rwdr Atrs para leer de nuevo a escribir desde diferentes parmetros separacin RANK. La LEER real ESCRIBA separacin comando es TCDBP.T_CL - TCDBP.T_CWL T_RWDR + + 6 DCLKs medidos entre el reloj bordes afirmacin de los dos correspondientes afirmaron comando CS #. El alcance mximo del diseo del clculo anterior es 23. 11 RW 0b shift_odt_early Esto cambia el ciclo de onda ODT temprana en relacin con el calendario establecido en el Registro ODT_TBL2, cuando en el modo de 2N o 3N. Este bit no tiene efecto en el modo de 1N

10:08 RW 0h T_CWL_ADJ Este registro define el retardo de datos WR adicional por canal con el fin de superar el tema WR-sobrevuelo. La latencia total escritura CAS que la DDR ve es la suma de T_CWL y la T_CWL_ADJ. 000 - sin latencia aadida (por defecto) 001-1 dclk de latencia aadida 010-2 dclk de latencia aadida 011-3 dclk de latencia aadida 1xx - latencia reducida en 1 DCLK. No se admite en tCWL = 5 07:05 RW 3h T_XP Salir de apagado con DLL a cualquier comando vlido; Exit precarga Power Down con DLL congelado a los comandos que no requieren una DLL bloqueada. 04:00 RW Ah T_XPDLL Salir de precarga apagado con DLL congelado a los comandos que requieren una DLL bloqueado TCRFP Bus: 1 dispositivo: 16 Funcin: 0 Desplazamiento: 210 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 210 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 210 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 210 Bit Attr defecto Descripcin 31:16 RV 0h reservados 15:12 RW 9h REF_PANIC_WM TREFI cuenta el nivel en el que la prioridad de actualizacin es de pnico (por defecto es 9) Se recomienda ajustar el pnico WM al menos a 9, con el fin de utilizar el plazo mximo de no actualizacin posible 11:08 RW 8h REF_HI_WM nivel TREFI cuenta que convierte la prioridad de actualizacin a alto (por defecto es 8) 07:00 RW 3Fh OREFNI Posicin perodo de inactividad que define una oportunidad para actualizar, en ciclos DCLK TCOTHP Bus: 1 dispositivo: 16 Funcin: 0 Offset: 20C Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 20C Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 20C Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 20C Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 439 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.11.6 TCRFTP: Restricciones intervalo de actualizacin de parmetros de sincronizacin 4.4.11.7 TCSRFTP: Timing Limitaciones Auto-Refresh Timing Parmetro TCRFTP Bus: 1 dispositivo: 16 Funcin: 0 Offset: 214 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 214 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 214 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 214 Bit Attr defecto Descripcin 31:25 RW 9h T_REFIX9 perodo de entre 9 min * T_REFI y tRAS mxima (normalmente 70 nosotros) en 1024 * DCLK valor predeterminado cycles.The tendr que reducir 100 ciclos DCLK - la incertidumbre el momento de pnico de actualizacin 24:15 RW 080h T_RFC

Tiempo de refresco - de inicio de actualizacin hasta que se permiti al lado ACT o de actualizacin (en Ciclos DCLK) Aqu estn los T_RFC recomendado para 2Gb DDR3: 0800 MT / s: 040h 1067 MT / s: 056h 1333 MT / s: 06Bh 1600 MT / s: 080h 1867 MT / s: 096h 14:00 RW 062Ch T_REFI Define el perodo medio entre actualizaciones en ciclos DCLK. Este registro define el lmite del contador TREFI 15b. Aqu estn los T_REFI [14:00] ajuste recomendado para 7,8 usec: 0800 MT / s: 0C30h 1067 MT / s: 1040H 1333 MT / s: 1450h 1600 MT / s: 1860h 1867 MT / s: 1C70h TCSRFTP Bus: 1 dispositivo: 16 Funcin: 0 Offset: 218 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 218 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 218 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 218 Bit Attr defecto Descripcin 31:27 RW ch T_MOD Modo Registro conjunto de comandos retraso actualizacin. 26 RV 0h reservados 25:16 RW 100h T_ZQOPER El funcionamiento normal del tiempo de calibracin completa 15:12 RW Bh T_XSOFFSET txs = T_RFC 10 ns. Configuracin de T_XSOFFSET es # de ciclos de 10 ns. El rango es entre 3 y 11 ciclos dclk 11:00 RW 100h T_XSDLL Salir Auto Refresh a los comandos que requieren una DLL bloqueado en el rango de 128 a 4095 Ciclos DCLK Procesador Uncore Registros de configuracin 440 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.11.8 TCMR2SHADOW: limitaciones de tiempo MR2 Shadow Timing Parmetro 4.4.11.9 TCZQCAL: Timing Restricciones ZQ Calibracin de parmetros de sincronizacin TCMR2SHADOW Bus: 1 dispositivo: 16 Funcin: 0 Desplazamiento: 21C Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 21C Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 21C Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 21C Bit Attr defecto Descripcin 31:27 RV 0h reservados 26:24 RW-LV 000b ADDR_BIT_SWIZZLE Cada bit se establece en el caso de la UDIMM 2-rango correspondiente o ciertas LRDIMM requiere direccin reflejo / swizzling. Se indica que algunos de los bits de direccin son swizzled de grado 1 (o rango 3), y esto tiene que ser considerado al mando SRA. La direccin swizzling trozos:

A3 y A4 A5 y A6 A7 y A8 BA0 y BA1 Bit 24 se refiere a DIMM 0 Bit 25 se refiere a DIMM 1 Bit 26 se refiere a DIMM 2 23:16 RW 02h MR2_SHDW_A15TO8 Copia del MR2 A [15:08] sombra. Bit 23-19: cero, copia de MR2 A [15:11], reservado para uso futuro JEDEC Bit 18-17: Rtt_WR, es decir, copia del MR2 A [10:09] Bit 16: cero, copia de MR2 A [8], reservado para uso futuro JEDEC 15 RV 0h Reservados 14:12 RW 000b MR2_SHDW_A7_SRT Copia del MR2 A [7] sombra que define por la disponibilidad DIMM de modo SRT - establece si rango de temperatura ampliado y ASR no se admite, se aclar lo contrario Bit 14: Dimm 2 Bit 13: Dimm 1 Bit 12: Dimm 0 11 RV 0h Reservados 10:08 RW 000b MR2_SHDW_A6_ASR Copia del MR2 A [6] sombra que define por la disponibilidad DIMM de modo ASR - establece si Auto Auto-Refresh (ASR) es compatible, se aclar lo contrario Bit 10: Dimm 2 Bit 9: Dimm 1 Bit 8: Dimm 0 7:06 RV 0h reservados 05:00 RW 18h MR2_SHDW_A5TO0 Copia del MR2 A [05:00] sombra TCZQCAL Bus: 1 dispositivo: 16 Funcin: 0 Desplazamiento: 220 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 220 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 220 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 220 Bit Attr defecto Descripcin 31:16 RV 0h reservados 15:08 RW 40h T_ZQCS tZQCS en ciclos DCLK (de 32 a 255, por defecto es 64) Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 441 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.11.10 TCSTAGGER_REF: TCSTAGGER_REF tRFC como parmetro de restriccin momento, excepto que es una restriccin de tiempo aplicable a RefRef separacin entre las diferentes filas de un canal. 4.4.11.11 TCMR0SHADOW: MR0 Shadow Registro MR0 Shadow Registro 07:00 RW 80h ZQCSPERIOD Tiempo entre ZQ-FSM inici operaciones en ZQCS TREFI * 128 (2-255, default es 128). Nota: ZQCx se emite al SRX. TCZQCAL

Bus: 1 dispositivo: 16 Funcin: 0 Desplazamiento: 220 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 220 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 220 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 220 Bit Attr defecto Descripcin TCSTAGGER_REF Bus: 1 dispositivo: 16 Funcin: 0 Offset: 224 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 224 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 224 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 224 Bit Attr defecto Descripcin 31:10 RV 0h reservados 09:00 RW 080h T_STAGGER_REF tRFC como parmetro de restriccin momento, excepto que es una restriccin de tiempo aplicable a Separacin REF-REF entre las diferentes filas de un canal. Se recomienda establecer T_STAGGER_REF igual o menor que el parmetro TRFC que se define como: 0800 MT / s: 040h 1067 MT / s: 056h 1333 MT / s: 06Bh 1600 MT / s: 080h 1867 MT / s: 096h TCMR0SHADOW Bus: 1 dispositivo: 16 Funcin: 0 Desplazamiento: 22C Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 22C Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 22C Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 22C Bit Attr defecto Descripcin 31:12 RV 0h reservados 11:00 RW 000h MR0_SHADOW Programas BIOS este campo para MR0 registro A11: A0 para todos DIMM de en este canal. hardware iMC est emitiendo de forma dinmica MRS MR0 para controlar la salida rpida y lenta PPD (MRS MR0 A12). Otros bits de direccin (A [11:00]) se define por este campo de registro. A15: A13 son siempre cero. Procesador Uncore Registros de configuracin 442 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.11.12 RPQAGE Leer pendientes Contadores Edad cola. 4.4.11.13 IDLETIME: Poltica pgina y parmetro Timing A un alto nivel, el objetivo de cualquier poltica de cierre de la pgina es el comercio de algunos prematura pgina Cierra (PPC) con el fin de evitar que se cierra Pgina ms atrasados (OPC). En otras palabras, nos quieren evitar costosos Misses pgina y convertirlos en Empties Pgina a expensas de ocasionalmente perder una visita a la pgina y en lugar de obtener una pgina vaca. El procesador esquema logra esto mediante el seguimiento del nmero de fotocopiadoras y los OPC en un determinado ventana configurable (de peticiones). A continuacin se comparan los dos valores para configurable umbrales, y ajusta la cantidad de tiempo antes de cerrar pginas consecuencia. RPQAGE Bus: 1 dispositivo: 16 Funcin: 0 Offset: 234 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 234 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 234

Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 234 Bit Attr defecto Descripcin 31:26 RV 0h reservados 25:16 RW 000h IOCount El nombre es engaoso. En cambio, es RPQ contador de edad para el Medio y Bajo prioritarios (VC0) transacciones no ISCRONO emitidos de HA. El contador se incrementa por uno cada vez que haya enviado un comando CAS. Cuando el contador de edad RPQ es igual a este valor de campo configurado, la operacin no ISCRONO se envejece a la siguiente prioridad nivel. BIOS deber establecer este campo en valor distinto de cero antes de la MCMTR.NORMAL = 1. 15:10 RV 0h reservados 09:00 RW 000h Intel Xeon E5 Familia GTCount El nombre es engaoso. En cambio, es RPQ contador de edad para la alta prioridad (VCP) transacciones y (VC1) transacciones crticos prioritarios ISCRONO emitidos de HA. La contador se incrementa en uno cada vez que hay un comando CAS enviado. Cuando el RPQ contador de edad es igual a este valor de campo configurado, la transaccin es ISCRONO envejecido a la siguiente nivel de prioridad. BIOS deber establecer este campo en valor distinto de cero antes de estableciendo el MCMTR.NORMAL = 1. IDLETIME Bus: 1 dispositivo: 16 Funcin: 0 Offset: 238 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 238 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 238 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 238 Bit Attr defecto Descripcin 31:29 RV 0h reservados 28 RW 1b ADAPT_PG_CLSE Este registro est programado en conjuncin con MCMTR.CLOSE_PG para permitir tres modos diferentes: (1) Cerrado modo de pgina - MCMTR.CLOSE_PG = 1 y = 0 ADAPT_PG_CLSE (2) Modo de pgina Open - MCMTR.CLOSE_PG = 0 y ADAPT_PG_CLSE = 0 (3) adaptable Open - MCMTR.CLOSE_PG = 0 y ADAPT_PG_CLSE = 1 MCMTR.CLOSE_PG = 1 y = 1 ADAPT_PG_CLSE es ilegal. Cuando ADAPT_PG_CLSE = 0, la pgina cerca temporizador de inactividad queda fijado con IDLE_PAGE_RST_VAL 4 veces. 27:21 RW 06h OPC_TH Atrasado pgina Close (OPC) Umbral Si el nmero de los OPC en una ventana determinada es mayor que este umbral, se disminuir la RV. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 443 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.11.14 RDIMMTIMINGCNTL: RDIMM parmetro Timing 20:14 RW 06h PPC_TH La eyaculacin pgina Close (PPC) Umbral Si el nmero de las fotocopiadoras en una ventana determinada es mayor que este umbral, se aumenta la RV 13:06 RW 40h WIN_SIZE Tamao de la ventana (WS): El nmero de solicitudes que damos seguimiento antes de tomar una decisin de adaptar la RV. 05:00 RW 08h IDLE_PAGE_RST_VAL Idle de reset del contador Valor (RV): Este es el valor que se adapta con eficacia. Lo

determina lo que valoran los distintos circuitos integrados se establecen para cada vez que se reinicie. Lo por lo tanto, controla el nmero de ciclos antes de una pgina de cierre automtico es provocada por un canal entero. RDIMMTIMINGCNTL Bus: 1 dispositivo: 16 Funcin: 0 Desplazamiento: 23C Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 23C Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 23C Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 23C Bit Attr defecto Descripcin 31:29 RV 0h reservados 28:16 RW 12C0h T_STAB La estabilizacin de tiempo en el nmero de DCLK, es decir, el DCLK debe ser estable para T_STAB antes de que tenga lugar cualquier acceso al dispositivo. Nota # 1: valor nulo en T_STAB es reservado y es importante evitar la programacin de un valor cero en el T_STAB. Ajustes recomendados (Nota: contiene meta flexible y / o frecuencia excesiva del reloj ejemplos): T_STAB FREC para RDIMM (incluyendo el valor tCKSRX) 0800 0960h 5 h = 0965h 1067 0C80h 5 h = 0c85h 1333 0FA0h 7 h = 0FA7h 1600 12C0h 8 h = 12C8h 1867 15E0h + Ah = 15EAh 2133 1900h + Bh = 190Bh T_STAB FREC para UDIMM (es decir tCKSRX valor) 0800 5h 1067 5h 1333 7h 1600 8h 1867 Ah 2133 Bh 15:04 RV 0h reservados 03:00 RW 8h T_MRD Palabra de comando de palabra de comando retraso programacin en DCLK IDLETIME Bus: 1 dispositivo: 16 Funcin: 0 Offset: 238 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 238 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 238 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 238 Bit Attr defecto Descripcin Procesador Uncore Registros de configuracin 444 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.11.15 RDIMMTIMINGCNTL2: RDIMMTIMINGCNTL2 4.4.11.16 TCMRS: DDR3 SRA registro de temporizacin 4.4.11.17 MC_INIT_STAT_C: MC_INIT_STAT_C Registro Estatal por canal. Establece el control indica valores estticos. Encendido por omisin es el estado 0x0 establecido por reajuste global. BIOS debe salir de este registro por defecto a cero ya que el procesador ha Lectura / Escritura ODT la lgica de la tabla para controlar ODT dinmicamente durante IOSAV o modos normales. 4.4.12 Error de controlador de memoria integrado Registros 4.4.12.1 CORRERRCNT_0: Conteo Error corregido

Por rango contadores de errores corregidos. RDIMMTIMINGCNTL2 Bus: 1 dispositivo: 16 Funcin: 0 Offset: 240 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 240 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 240 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 240 Bit Attr defecto Descripcin 31:8 RV 0h reservados 03:00 RW 5h T_CKOFF parmetro de temporizacin tCKOFF: Nmero de tCK necesaria tanto para DCKE0 y DCKE1 siendo baja antes de que ambos CK / CK # son conducidos bajo El parmetro mnimo es 2. TCMRS Bus: 1 dispositivo: 16 Funcin: 0 Desplazamiento: 244 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 244 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 244 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 244 Bit Attr defecto Descripcin 31:4 RV 0h reservados 03:00 RW 8h TMRD_DDR3 Parmetro de temporizacin TMRD DDR3. SRA a MRS retraso mnimo en el nmero de DCLK. MC_INIT_STAT_C Bus: 1 dispositivo: 16 Funcin: 0 Offset: 280 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: 280 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: 280 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: 280 Bit Attr defecto Descripcin 31:14 RV 0h reservados 7:06 RV 0h reservados 05:00 RW-L 0h CKE DE ANULACIN Cuando se establece, el bit anula y afirma la CKE correspondiente [05:00] seal de salida durante el modo de IOSAV. Cuando est desactivada, el pasador de CKE es controlado por el IMC IOSAV lgica. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 445 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.12.2 CORRERRCNT_1: Conteo Error corregido Por rango contadores de errores corregidos. CORRERRCNT_0 Bus: 1 dispositivo: 16 Funcin: 2 Desplazamiento: 104h Bus: 1 dispositivo: 16 Funcin: 3 Desplazamiento: 104h Bus: 1 dispositivo: 16 Funcin: 6 Desplazamiento: 104h Bus: 1 dispositivo: 16 Funcin: 7 Desplazamiento: 104h Bit Attr defecto Descripcin 31 RW1CS 0b RANK 1 OVERFLOW El nmero de errores corregidos en este rango ha sido desbordado. Una vez establecido que slo puede se elimina a travs de una escritura del BIOS. 30:16 RWS-V 0000h RANK 1 CORREGIBLE ERROR COUNT El nmero de errores corregidos en este rango. Hardware claro automticamente este campo cuando el bit correspondiente OVERFLOW_x est cambiando de 0 a 1.

Este contador aumenta en nmero de accesos cacheline - no por las palabras de cdigo. En un acceso de lectura, si alguna de las palabras de cdigo o los dos palabras de cdigo tienen una correccin error, este contador se incrementa en 1. Registro: <rango> DEVTAG_CNTL, FAILDEVICE campo: Este campo se actualiza una vez por acceso cacheline no por palabra de cdigo. En un acceso de lectura, el dispositivo se registra como siguiente Corr_Err_On_CodeWord_0 Corr_Err_On_CoreWord_1 aparato registrados S No Dispositivo Corregido de CodeWord0 No S Corregido dispositivo de CodeWord1 S S Correccin de dispositivos en CodeWord0 15 RW1CS 0b RANK 0 OVERFLOW El nmero de errores corregidos en este rango ha sido desbordado. Una vez establecido que slo puede se elimina a travs de una escritura del BIOS. 14:00 RWS-V 0000h RANK 0 CORREGIBLE ERROR COUNT El nmero de errores corregidos en este rango. Hardware claro automticamente este campo cuando el bit correspondiente OVERFLOW_x est cambiando de 0 a 1. Este contador aumenta en nmero de accesos cacheline - no por las palabras de cdigo. En un acceso de lectura, si alguna de las palabras de cdigo o los dos palabras de cdigo tienen una correccin error, este contador se incrementa en 1. Registro: <rango> DEVTAG_CNTL, FAILDEVICE campo: Este campo se actualiza una vez por acceso cacheline no por palabra de cdigo. En un acceso de lectura, el dispositivo se registra como siguiente Corr_Err_On_CodeWord_0 Corr_Err_On_CoreWord_1 aparato registrados S No Dispositivo Corregido de CodeWord0 No S Corregido dispositivo de CodeWord1 S S Correccin de dispositivos en CodeWord0 CORRERRCNT_1 Bus: 1 dispositivo: 16 Funcin: 2 Desplazamiento: 108h Bus: 1 dispositivo: 16 Funcin: 3 Desplazamiento: 108h Bus: 1 dispositivo: 16 Funcin: 6 Desplazamiento: 108h Bus: 1 dispositivo: 16 Funcin: 7 Desplazamiento: 108h Bit Attr defecto Descripcin 31 RW1CS 0b Rango 3 OVERFLOW El nmero de errores corregidos se coronaba por encima del lmite de este rango. Una vez configurado, puede slo se elimina a travs de una escritura del BIOS. 30:16 RWS-V 0000h Rango 3 COR_ERR_CNT El nmero de errores corregidos en este rango. 15 RW1CS 0b Rango 2 OVERFLOW El nmero de errores corregidos se coronaba por encima del lmite de este rango. Una vez configurado, puede slo se elimina a travs de una escritura del BIOS. Procesador Uncore Registros de configuracin 446 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.12.3 CORRERRCNT_2: Conteo Error corregido Por rango contadores de errores corregidos. 4.4.12.4 CORRERRCNT_3: Conteo Error corregido Por rango contadores de errores corregidos. 4.4.12.5 CORRERRTHRSHLD_0: Corregido Error de umbral Este registro contiene el valor corregido por rango de umbral de error. 14:00 RWS-V 0000h Rango 2 COR_ERR_CNT El nmero de errores corregidos en este rango.

CORRERRCNT_1 Bus: 1 dispositivo: 16 Funcin: 2 Desplazamiento: 108h Bus: 1 dispositivo: 16 Funcin: 3 Desplazamiento: 108h Bus: 1 dispositivo: 16 Funcin: 6 Desplazamiento: 108h Bus: 1 dispositivo: 16 Funcin: 7 Desplazamiento: 108h Bit Attr defecto Descripcin CORRERRCNT_2 Bus: 1 dispositivo: 16 Funcin: 2 Desplazamiento: 10CH Bus: 1 dispositivo: 16 Funcin: 3 Desplazamiento: 10CH Bus: 1 dispositivo: 16 Funcin: 6 Desplazamiento: 10CH Bus: 1 dispositivo: 16 Funcin: 7 Desplazamiento: 10CH Bit Attr defecto Descripcin 31 RW1CS 0b RANK 5 OVERFLOW El nmero de errores corregidos se coronaba por encima del lmite de este rango. Una vez configurado, puede slo se elimina a travs de una escritura del BIOS. 30:16 RWS-V 0000h RANK 5 COR_ERR_CNT El nmero de errores corregidos en este rango. 15 RW1CS 0b RANGO 4 OVERFLOW El nmero de errores corregidos se coronaba por encima del lmite de este rango. Una vez configurado, puede slo se elimina a travs de una escritura del BIOS. 14:00 RWS-V 0000h RANGO 4 COR_ERR_CNT El nmero de errores corregidos en este rango. CORRERRCNT_3 Bus: 1 dispositivo: 16 Funcin: 2 Desplazamiento: 110h Bus: 1 dispositivo: 16 Funcin: 3 Desplazamiento: 110h Bus: 1 dispositivo: 16 Funcin: 6 Desplazamiento: 110h Bus: 1 dispositivo: 16 Funcin: 7 Desplazamiento: 110h Bit Attr defecto Descripcin 31 RW1CS 0b RANK 7 OVERFLOW El nmero de errores corregidos en este rango. 30:16 RWS-V 0000h RANK 7 COR_ERR_CNT_7 El nmero de errores corregidos en este rango. 15 RW1CS 0b RANK 6 Overflow El nmero de errores corregidos se coronaba por encima del lmite de este rango. Una vez configurado, puede slo se elimina a travs de una escritura del BIOS. 14:00 RWS-V 0000h RANK 6 COR_ERR_CNT El nmero de errores corregidos en este rango. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 447 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.12.6 CORRERRTHRSHLD_1: Corregido Error de umbral Este registro contiene el valor corregido por rango de umbral de error. 4.4.12.7 CORRERRTHRSHLD_2: Corregido Error de umbral Este registro contiene el valor corregido por rango de umbral de error. 4.4.12.8 CORRERRTHRSHLD_3: Corregido Error de umbral Este registro contiene el valor corregido por rango de umbral de error. CORRERRTHRSHLD_0 Bus: 1 dispositivo: 16 Funcin: 2 Desplazamiento: 11CH Bus: 1 dispositivo: 16 Funcin: 3 Desplazamiento: 11CH Bus: 1 dispositivo: 16 Funcin: 6 Desplazamiento: 11CH Bus: 1 dispositivo: 16 Funcin: 7 Desplazamiento: 11CH

Bit Attr defecto Descripcin 31 RV 0h Reservados 30:16 RW 7FFFh RANK 1 COR_ERR_TH El umbral de error corregido en este rango, que se compara con el por rango corregido contador de errores. 15 RV 0h Reservados 14:00 RW 7FFFh RANK 0 COR_ERR_TH El umbral de error corregido en este rango, que se compara con el por rango corregido contador de errores. CORRERRTHRSHLD_1 Bus: 1 dispositivo: 16 Funcin: 2 Desplazamiento: 120 horas Bus: 1 dispositivo: 16 Funcin: 3 Desplazamiento: 120 horas Bus: 1 dispositivo: 16 Funcin: 6 Desplazamiento: 120 horas Bus: 1 dispositivo: 16 Funcin: 7 Desplazamiento: 120 horas Bit Attr defecto Descripcin 31 RV 0h Reservados 30:16 RW 7FFFh Rango 3 COR_ERR_TH El umbral de error corregido en este rango, que se compara con el por rango corregido contador de errores. 15 RV 0h Reservados 14:00 RW 7FFFh Rango 2 COR_ERR_TH El umbral de error corregido en este rango, que se compara con el por rango corregido contador de errores. CORRERRTHRSHLD_2 Bus: 1 dispositivo: 16 Funcin: 2 Desplazamiento: 124H Bus: 1 dispositivo: 16 Funcin: 3 Desplazamiento: 124H Bus: 1 dispositivo: 16 Funcin: 6 Desplazamiento: 124H Bus: 1 dispositivo: 16 Funcin: 7 Desplazamiento: 124H Bit Attr defecto Descripcin 31 RV 0h Reservados 31 RV 0h Reservados 30:16 RW 7FFFh RANK 5 COR_ERR_TH El umbral de error corregido en este rango, que se compara con el por rango corregido contador de errores. 15 RV 0h Reservados Procesador Uncore Registros de configuracin 448 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.4.12.9 CORRERRORSTATUS: Corregido registro de estado de error Por rango corregido estado de error. Estos bits se restablecen por el BIOS. CORRERRTHRSHLD_3 Bus: 1 dispositivo: 16 Funcin: 2 Desplazamiento: 128H Bus: 1 dispositivo: 16 Funcin: 3 Desplazamiento: 128H Bus: 1 dispositivo: 16 Funcin: 6 Desplazamiento: 128H Bus: 1 dispositivo: 16 Funcin: 7 Desplazamiento: 128H Bit Attr defecto Descripcin 31 RV 0h Reservados 30:16 RW 7FFFh RANK 7 COR_ERR_TH El umbral de error corregido en este rango, que se compara con el por rango corregido contador de errores. 15 RV 0h Reservados

14:00 RW 7FFFh RANK 6 COR_ERR_TH El umbral de error corregido en este rango, que se compara con el por rango corregido contador de errores. CORRERRORSTATUS Bus: 1 dispositivo: 16 Funcin: 2 Desplazamiento: 134h Bus: 1 dispositivo: 16 Funcin: 3 Desplazamiento: 134h Bus: 1 dispositivo: 16 Funcin: 6 Desplazamiento: 134h Bus: 1 dispositivo: 16 Funcin: 7 Desplazamiento: 134h Bit Attr defecto Descripcin 31:8 RV 0h reservados 07:00 RW1C 00h ERR_OVERFLOW_STAT Este campo de 8 bits es el rango de error por bit de estado sobre-umbral. La organizacin es como sigue: Bit 0: Posicin 0 Bit 1: 1 puesto Bit 2: 2 puesto Bit 3: El rango 3 Bit 4: 4 puesto Bit 5: Rango 5 Bit 6: Rango 6 Bit 7: Posicin 7 Nota: Las pistas de registro que Rank ha alcanzado o superado el correspondiente Ajustes de umbral CORRERRTHRSHLD. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 449 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.4.12.10 LEAKY_BKT_2ND_CNTR_REG: LEAKY_BKT_2ND_CNTR_REG 4.4.12.11 DEVTAG_CNTRL [0:7]: Dispositivo de control de etiquetado de Rango Lgico 0 Modelo de uso Cuando el nmero de errores corregibles (CORRERRCNT_x) de un rango determinado supera el umbral correspondiente (CORRERRTHRSHLD_y), hardware va a generar una SMI interrumpir e iniciar sesin (y conservar) el dispositivo no en el campo FailDevice. SMM software leer el dispositivo que falla en el rango particular. Software continuacin, establezca el bit EN para permitir la sustitucin del dispositivo / rango no con la paridad del resto de la dispositivos en lnea. Para la configuracin de canal independiente, cada rango se puede etiquetar una vez. Hasta 8 filas pueden ser etiquetados. Para la configuracin del canal de paso a paso, slo uno x8 dispositivo puede ser marcado por rango de par. Software SMM debe identificar qu canal debe ser marcado para este rango y slo se establece el bit vlido para el canal desde el canal de par. No hay ninguna lgica hardware reportar error de programacin incorrecta. Error impredecible y / o corrupcin silenciosa de datos ser la consecuencia de dicho error de programacin. LEAKY_BKT_2ND_CNTR_REG Bus: 1 dispositivo: 16 Funcin: 2 Desplazamiento: 138 Bus: 1 dispositivo: 16 Funcin: 6 Desplazamiento: 138 Bit Attr defecto Descripcin 31:16 RW 0000h LEAKY_BKT_2ND_CNTR_LIMIT Leaky Bucket Lmite contador secundario (2b por DIMM). Este registro define leaky lmite del contador cubo secundaria para los 8 filas lgicas dentro del canal. La lgica Contador generar el pulso FUGA secundaria para disminuir el rango de contador de errores corregibles en 1 cuando el rango de contador dinmico rango correspondiente

contador de vuelco en el lmite del contador predefinido. El incremento en el contador pulso de fuga primaria a partir de la LEAKY_BUCKET_CNTR_LO y Lgica LEAKY_BUCKET_CNTR_HI. Bit [31:30]: Fila 7 Secondary Leaky Bucket Lmite contador Bit [29:28]: Rango 6 Secondary Leaky Bucket Lmite contador Bit [27:26]: Rango 5 Secondary Leaky Bucket Lmite contador Bit [25:24]: Rango 4 Secondary Leaky Bucket Lmite contador Bit [23:22]: El rango 3 Secondary Leaky Bucket Lmite contador Bit [21:20]: Rango 2 Secundaria Leaky Bucket Lmite contador Bit [19:18]: Rank 1 Secondary Leaky Bucket Lmite contador Bit [17:16]: Rango 0 Secondary Leaky Bucket Lmite contador 0: el pulso FUGAS se genera una DCLK despus de la contra-rodillo ms a las 3. 1: el pulso FUGAS se genera una DCLK despus se afirma el pulso FUGA primaria. 2: el pulso FUGAS se genera una DCLK despus de la contra-rodillo sobre el 1. 3: el pulso FUGAS se genera una DCLK despus de la contra-rodillo encima en 2. 15:00 RW-V 0000h LEAKY_BKT_2ND_CNTR Por rango contador cubo agujereado secundario (2b por rango) Bit 15:14: Rango 7 contador cubo agujereado secundaria Bit 13:12: Rango 6 contador cubo agujereado secundaria Bit 11:10: Rango 5 contador cubo agujereado secundaria Bit 09:08: rango 4 contador cubo agujereado secundaria Bit 07:06: rango 3 contador cubo agujereado secundaria Bit 05:04: rango 2 contador cubo agujereado secundaria Bit 03:02: rango 1 contador cubo agujereado secundaria Bit 01:00: rango 0 secundaria contador cubo agujereado Procesador Uncore Registros de configuracin 450 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 Si el grado de preservacin est activado, se recomienda dar prioridad a la categora de preservacin antes activar el dispositivo de etiquetado debido a la naturaleza del dispositivo de marcado se reducira la capacidad de correccin y cualquier error ECC posterior de este rango podra causar error incorregible. 4.4.12.12 x4modesel: MDCP X4 Modo Select Register Dispositivo de control de etiquetado de RSE para Logical Rango 0 Bus: 1 dispositivo: 16 Funcin: 2 Desplazamiento: 140h - 147h Bus: 1 dispositivo: 16 Funcin: 3 Desplazamiento: 140h - 147h Bus: 1 dispositivo: 16 Funcin: 6 Desplazamiento: 140h - 147h Bus: 1 dispositivo: 16 Funcin: 7 Desplazamiento: 140h - 147h Bit Attr defau lt Descripcin 7 RWSLB Etiquetado Dispositivo 0b habilitar para este rango Etiquetado de dispositivos permiten para este rango. Una vez establecido, el dispositivo de la paridad de la fila se utiliza para el contenido del dispositivo de reemplazo. Despus de marcado, el rango ya no tendr la Capacidad de "correccin". ECC error capacidad de "deteccin" no se degrada despus de ajustar este bit. Advertencia: Para la configuracin de los canales de paso a paso, slo uno x8 dispositivo puede ser marcado por rango de par. Software SMM debe identificar qu canal debe ser marcado para este rango y slo el bit DEVTAG_CNTL_x.EN correspondiente para el canal contiene la dejar dispositivo. El DEVTAG_CNTL_x.EN en el otro canal del rango correspondiente

No se debe establecer. Nunca se debe permitir antes de usar IOSAV 6:05 RV 0h reservados 04:00 RWSV 1FH fallan ID de dispositivo de este rango Cuando CORRESRRCNT del rango correspondiente es mayor que su CORERRTHRESHLD, el hardware de captura de la ID del dispositivo que aprovecha el rango en el campo FailDevice. Error corregible posterior no va a cambiar este campo hasta que el campo se borra. Vlido El rango es de 0 a 17 para indicar qu dispositivo x4 (canal independiente) o x8 dispositivo (lockstep modo) haba fracasado. Si el valor es igual o mayor que 24, el campo indica que no hay fallo en el dispositivo haba ocurrido en este rango. x4modesel Bus: 1 dispositivo: 16 Funcin: 2 Desplazamiento: 268h Bus: 1 dispositivo: 16 Funcin: 3 Desplazamiento: 268h Bus: 1 dispositivo: 16 Funcin: 6 Desplazamiento: 268h Bus: 1 dispositivo: 16 Funcin: 7 Desplazamiento: 268h Bit Attr defecto Descripcin 31:3 RV 0h reservados 2 RW 0b dimm2_mode Controla el DDRIO x4 (si est ajustado) / x8 (si borra) DIMM2 DQS select. 1 RW 0b dimm1_mode Controla el DDRIO x4 (si est ajustado) / x8 (si borra) DIMM1 DQS select. 0 RW 0b dimm0_mode Controla el DDRIO x4 (si est ajustado) / x8 (si borra) DIMM0 DQS select. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 451 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.5 Intel Xeon E5 del producto Casa Agente de Registro 4.5.1 CSR Register Mapas Los mapas siguientes registros corresponden Inicio registros del Agente: Tabla 4-18. Intel Xeon E5 Familia de Productos Home Agent Registros de dispositivo: 14, Funcin: 0) DID VID 0h 80h PCISTS PCICMD 4h 84h CC 88h 8h RID BIST HDR MLT CLS Ch. 8Ch TMBAR 10h 90h 14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SID SVID 2Cr ACh 30h B0h CAPPOINT 34h B4h 38h B8h MAXLAT MINGNT INTRPIN INTRLINE 3Ch BCH 40h C0h

44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Procesador Uncore Registros de configuracin 452 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.5.2 Intel Xeon E5 Familia de Productos Home Agent Registro El agente principal es el responsable de las operaciones de memoria e interacta con el Anillo del procesador y se ocupa de las transacciones entrantes y salientes. 4.5.2.1 TMBAR: Memoria trmica Asignado Base Range Register Esta es la direccin base para el controlador de memoria trmica espacio asignada. No hay memoria fsica dentro de esta ventana de 32 KB que se pueden abordar. El 32KB reservados este registro no alias a cualquier PCI 2.2 espacio de memoria asignada. Todos los mapas espaciales TMBAR el acceso a este espacio de memoria hacia el espacio MCHBAR. Para detalles de la BAR, se refieren a las especificaciones MCHBAR. 4.6 Unidad de Control de Potencia (PCU) Registros 4.6.1 CSR Register Mapas Los mapas siguientes registros corresponden registra Unidad de Control de Potencia TMBAR Bus: 1 dispositivo: 14 Funcin: 0 Offset: 10 Bit Attr defecto Descripcin 63:39 RV 0h reservados 38:15 RO 000000 h Thermal Memory Map Direccin Base Este campo corresponde a los bits 31 a 15 de la direccin de TMBAR espacio de direcciones de base. BIOS programar este registro resulta en una direccin base para un bloque de 32 KB espacio de direcciones de memoria contigua. Este registro se asegura de que una naturalmente alineado 32 KB de espacio se asigna dentro del espacio total de memoria direccionable. 14:00 RV 0h reservados Tabla 4-19. PCU0 Register Mapa: Device: 10 Funcin: 0 0x00h - 0x104h (Hoja 1 de 2) DID VID 0h 80h PCISTS PCICMD 4h PACKAGE_POWER_SKU 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. PACKAGE_POWER_SKU_UNIT 8Ch 10h PACKAGE_ENERGY_STATUS 90h

14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 453 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 40h C0h 44h C4H 48h Package_Temperature C8H 4 canales CCh 50h D0h 54h PCU_REFERENCE_CLOCK D4h 58h P_STATE_LIMITS D8H 5Ch DCh MEM_TRML_TEMPERATURE_REPORT 60h E0h MEM_ACCUMULATED_BW_CH_0 64h TEMPERATURE_TARGET E4H MEM_ACCUMULATED_BW_CH_1 68h E8h MEM_ACCUMULATED_BW_CH_2 6Ch ECh MEM_ACCUMULATED_BW_CH_3 70h F0h 74h F4H 78h F8h FCh 7CH DID VID 0h 80h Tabla 4-20. PCU1 Register Mapa: Device: 10 Funcin: 1 (Hoja 1 de 2) DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h 14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h CSR_DESIRED_CORES A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h 38h M_COMP B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH 40h C0h 44h C4H 48h C8H

4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh Tabla 4-19. PCU0 Register Mapa: Device: 10 Funcin: 0 0x00h - 0x104h (Hoja 2 de 2) Procesador Uncore Registros de configuracin 454 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 60h E0h 64h E4H 68h E8h SSKPD 6Ch ECh 70h F0h C2C3TT 74h F4H 78h F8h FCh 7CH Tabla 4-21. PCU2 Register Mapa tabla: Mdulo: 10 Funcin: 2 DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h DRAM_POWER_INFO 90h 14h 94h 18h 98h 1Cr 9Ch 20h DRAM_ENERGY_STATUS A0h 24h A4h 28h DRAM_ENERGY_STATUS_CH0 A8h SDID SVID 2Cr ACh 30h DRAM_ENERGY_STATUS_CH1 B0h CAPPTR 34h B4h 38h DRAM_ENERGY_STATUS_CH2 B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH 40h DRAM_ENERGY_STATUS_CH3 C0h 44h C4H 48h C8H 4 canales CCh

50h D0h 54h D4h 58h DRAM_RAPL_PERF_STATUS D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch MCA_ERR_SRC_LOG ECh 70h F0h 74h F4H 78h THERMTRIP_CONFIG F8h PKG_CST_ENTRY_CRITERIA_MASK FCh 7CH Tabla 4-20. PCU1 Register Mapa: Device: 10 Funcin: 1 (Hoja 2 de 2) Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 455 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.6.2 PCU0 Registros 4.6.2.1 MEM_TRML_TEMPERATURE_REPORT: MEM_TRML_TEMPERATURE_REPORT Este registro se utiliza para informar el estado trmico de la memoria. El campo de temperatura mx canal se utiliza para informar de la temperatura mxima de todos los filas. Tabla 4-22. PCU2 Register Mapa tabla: Mdulo: 10 Funcin: 3 DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h 14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h RESOLVED_CORES_MASK B0h CAPPTR 34h B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H

68h E8h 6Ch ECh 70h F0h 74h 78h F8h FCh 7CH Procesador Uncore Registros de configuracin 456 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.6.2.2 MEM_ACCUMULATED_BW_CH_ [0:3]: MEM_ACCUMULATED_BW_CH_0 Este registro contiene una medida proporcional a la media ponderada de DRAM BW para el canal (incluyendo todos los rangos). Los pesos se configuran en el controlador de memoria canal de registro PM_CMD_PWR. 4.6.2.3 PACKAGE_POWER_SKU: Paquete de energa SKU Define permitido poder y el tiempo que limita los parmetros SKU. El microcdigo se actualizar el contenido de este registro. MEM_TRML_TEMPERATURE_REPORT Bus: 1 dispositivo: 10 Funcin: 0 Offset: 60 Bit Attr defecto Descripcin 31:24 RO-V 00h Canal 3 de la Temperature Mxima Temperatura en grados (C). 23:16 RO-V 00h Canal 2 de la Temperature Mxima Temperatura en grados (C). 15:08 RO-V 00h Canal 1 de la Temperature Mxima Temperatura en grados (C). 07:00 RO-V 00h Canal 0 Temperature Mxima Temperatura en grados (C). MEM_ACCUMULATED_BW_CH_ [0:3] Bus: 1 dispositivo: 10 Funcin: 0 Offset: 64, 68, 6C, 70 Bit Attr defecto Descripcin 31:0 RO-V 000000 00h Datos El valor BW ponderada se calcula por el controlador de memoria basado en la la siguiente frmula: Num_Precharge * PM_CMD_PWR [PWR_RAS_PRE] + Num_Reads * PM_CMD_PWR [PWR_CAS_R] + Num_Writes * PM_CMD_PWR [PWR_CAS_W] PACKAGE_POWER_SKU Bus: 1 dispositivo: 10 Funcin: 0 Offset: 84 Bit Attr defecto Descripcin 63:55 RV 0h reservados 54:48 RO-V 2Fh PACKAGE_MAX_TIME: La ventana de tiempo mximo permitido para un procesador que podra ser utilizado en diversos MSR lmite de potencia. Package Tiempo Max = (float) (1 + X / 4) * (2 ^ Y) * (unidad de tiempo) Donde X = PACKAGE_MAX_TIME [54:53] Y = PACKAGE_MAX_TIME [52:48] La unidad de medida de este campo se define en el TIME_UNIT campo en el registro PACKAGE_POWER_SKU_UNIT. Nota: Para algunos procesadores, este valor puede ser 0 lo que indica que no hay lmite

en la ventana de tiempo para ser programado en PACKAGE_POWER_LIMIT MSR y PP0_POWER_LIMIT MSR. 47 RV 0h reservados 46:32 RO-V Vara PACKAGE_MAX_POWER: El lmite de potencia mxima permitida para un procesador que podra ser utilizado en el registro PACKAGE_POWER_LIMIT. El valor est en las unidades identificada en el campo POWER_UNIT en PACKAGE_POWER_SKU_UNIT registro. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 457 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.6.2.4 PACKAGE_POWER_SKU_UNIT: Paquete de energa Unidad SKU Define las unidades utilizadas para diversos valores de potencia, energa y tiempo en distintos registros. 4.6.2.5 PACKAGE_ENERGY_STATUS: Paquete Estado de Energa Paquete de energa consumida por toda la familia Xeon E5 procesador Intel (incluyendo IA y Uncore). El contador se ajustar alrededor y seguir contando cuando alcanza su limitar. 31 RV 0h Reservados 30:16 RO-V Vara PACKAGE_MIN_POWER: El lmite de potencia mnima permitida para un procesador que podra ser utilizado en el registro PACKAGE_POWER_LIMIT. El valor est en las unidades identificada en el campo POWER_UNIT en PACKAGE_POWER_SKU_UNIT registro. 15 RV 0h Reservados 14:00 RO-V Vara PACKAGE_TDP_POWER: Potencia de diseo trmico del paquete permitido para este procesador de. El valor est en las unidades identificadas en el campo POWER_UNIT en Registro PACKAGE_POWER_SKU_UNIT. PACKAGE_POWER_SKU Bus: 1 dispositivo: 10 Funcin: 0 Offset: 84 Bit Attr defecto Descripcin PACKAGE_POWER_SKU_UNIT Bus: 1 dispositivo: 10 Funcin: 0 Offset: 8C Bit Attr defecto Descripcin 31:20 RV 0h reservados 19:16 RO-V 0Ah TIME_UNIT: Este campo define unidad de tiempo utilizado por los campos de la ventana de tiempo en el *_ CSR. La unidad de tiempo real se calcula usando la frmula: Unidad de tiempo = 1 / (2 ^ TIME_UNIT) segundo El valor predeterminado de 0Ah traduce a una unidad de tiempo de 976 nosotros 15:13 RV 0h reservados 12:08 RO-V 10h ENERGY_UNIT: Este campo define la unidad de energa utilizada por los campos de energa en * _ENERGY_STATUS CSR. La unidad de energa real se calcula usando la frmula: Unidad de Energa = 1 / (2 ^ ENERGY_UNIT) J El valor predeterminado de 10h se traduce a una unidad de energa de 15,3 UJ 7:04 RV 0h reservados 03:00 RO-V 3h POWER_UNIT: Este campo define la unidad de energa utilizada por los campos de energa de * _ CSR. La unidad de potencia real se calcula usando la frmula: Unidad de potencia = 1 / (2 ^ POWER_UNIT) W El valor por defecto de 3 horas se traduce en una unidad de potencia de 1/8 W. Procesador Uncore Registros de configuracin 458 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2

4.6.2.6 Package_Temperature: Package_Temperature Temperatura del paquete de grados (C). Este campo se actualiza por FW. 4.6.2.7 PCU_REFERENCE_CLOCK: PCU reloj de referencia Este registro se har vlida ciclos Bclk. Valores superiores 32b se envuelva alrededor. Este valor se utiliza para los clculos de energa y potencia. 4.6.2.8 P_STATE_LIMITS: Lmites P-State Este registro permite SW para limitar la frecuencia mxima permitida durante el tiempo de ejecucin. El microcdigo se muestra este registro en bucle lento. La funcionalidad aadida de B a paso. PACKAGE_ENERGY_STATUS Bus: 1 dispositivo: 10 Funcin: 0 Offset: 90 Bit Attr defecto Descripcin 31:0 RO-V 000000 00h PACKAGE_ENERGY_COUNTER: La energa de todo el procesador incluido IA Core, avin DRAM y el agente del sistema en el paquete del procesador. Este contador da la vuelta a un desbordamiento y sigue contando. Las unidades de la energa es como especificado en el registro PACKAGE_POWER_SKU_UNIT. Para determinar el poder consume el paquete entero, BIOS / SW puede leer el contador en una especfica intervalo y dividir la diferencia entre el intervalo de tiempo. Clculo del poder es la potencia media en el tiempo transcurrido entre dos lecturas. Potencia = [Valor (t + x) - Valor (t)] / x es decir, Potencia = (E2-E1) / (t2-t1) donde t1 = marca de tiempo 1 t2 = tiempo de sello 2 E1 = lectura de Energa en el instante t1 E2 = lectura de Energa en el tiempo t2 Package_Temperature Bus: 1 dispositivo: 10 Funcin: 0 Offset: C8 Bit Attr defecto Descripcin 31:8 RV 0h reservados 07:00 RO-V 00h Temperatura Temperatura del paquete de grados (C). PCU_REFERENCE_CLOCK Bus: N Dispositivo: 10 Funcin: 0 Offset: D4 Bit Attr defecto Descripcin 31:0 RO-V 000000 00h TIME_VAL: Valor Tiempo Nmero de ciclos Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 459 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.6.2.9 TEMPERATURE_TARGET: Temperatura del objetivo Legado registro de retencin constantes relacionados con la temperatura para el uso de plataforma. 4.6.3 PCU1 Registros 4.6.3.1 SSKPD: Sticky datos Scratchpad Este registro contiene 64 bits de escritura sin funcionalidad detrs de ellos. Es para la conveniencia del BIOS controladores y los grficos.

4.6.3.2 C2C3TT: C2 a C3 temporizador Transicin P_STATE_LIMITS Bus: 1 dispositivo: 10 Funcin: 0 Offset: D8 Bit Attr defecto Descripcin 31 RW-KL 0b Lock Este bit se bloquear todas las opciones de este registro. 30:16 RV 0h reservados 15:08 RW-L 00h P-State Offset HW de control P-Estado en el desplazamiento desde P1 relativa. El campo de desplazamiento determina el nmero de contenedores para dejar P1 (de forma dinmica). 07:00 RW-L FFh P-State Limitacin Este campo indica el lmite de frecuencia mxima permitida durante el tiempo de ejecucin. TEMPERATURE_TARGET Bus: 1 dispositivo: 10 Funcin: 0 Offset: E4 Bit Attr defecto Descripcin 31:28 RV 0h reservados 27:24 RW-V 0h TCC activacin Offset: Este campo indica al procesador el desplazamiento desde el conjunto de fbrica temperatura de activacin TCC en que el circuito de control trmico (TCC) debe ser activado. TCC se activar a una temp (TCC Temperatura de activacin Activacin TCC Offset). El valor por defecto es 0 causando TCC para activar a la activacin TCC temperatura. Este campo slo es vlido cuando PLATFORM_INFO [30] se establece que indica disponibilidad de la funcin 23:16 RO-V Vara TCC Temperatura de activacin: Es la temperatura ajustada en fbrica a la que el Circuito de control trmico (TCC) se impondr la Prochot # seal y activar la Monitor trmico adaptativo. 15:08 RO-V Variable Control de compensacin de temperatura: Tambin se conoce como Tcontrol. Cuando el procesador temperatura es ledo por PECI, este campo de bits especifica un valor de temperatura con relacin a el Prochot # temperatura de activacin de la seal. Uso de la temperatura apropiada caracterstica de deteccin, cuando la temperatura informado es menor que el valor en este campo, el controlador de velocidad del ventilador avanzada debe funcionar el ventilador del procesador en el mximo RPM. Este es un valor sin signo que se mide en incrementos de 1 C recortado a 0 . 7:00 RV 0h reservados SSKPD Bus: 1 dispositivo: 10 Funcin: 1 Desplazamiento: 6C Bit Attr defecto Descripcin 63:0 RWS 000000 000000 0000h Datos de la memoria de apuntes 4 Palabras de almacenamiento de datos. Procesador Uncore Registros de configuracin 460 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 El procesador de uso: Este registro est siendo reutilizado para el procesador. El microcdigo leer el valor de este registro y cargarlo en un temporizador de firmware. El temporizador se arma al salir PC3, y un bit de estado se establece cuando se agote el tiempo. El bit de estado sirve como una puerta para entrar en PC3. BIOS se puede actualizar este valor en tiempo de ejecucin.

Unidad para este registro es us. As que tenemos una gama de 0-4095 nosotros. (Nota: 0 no es un valor vlida para este registro) el uso del procesador: Este registro contiene el valor del temporizador snoop inicial (pop-down). BIOS se puede actualizar esta valor en tiempo de ejecucin. El microcdigo se muestra este registro en bucle lento. Si el valor ha cambiado desde la muestra anterior y, adems, no hay ningn parmetro Hystereris vlido (HYS) de un PM_DMD anterior o mensaje PM_RSP, el microcdigo configurarn IMPH_CR_SNP_RELOAD [LIM] con este valor. El registro debe contener un valor distinto de cero para evitar tener un tiempo de espera infinito. 4.6.3.3 CSR_DESIRED_CORES: Ncleos deseados Nmero de conductores / hilos BIOS quiere existir en el siguiente reinicio. Un reinicio del procesador debe se utilizar para este registro tenga efecto. Tenga en cuenta que la programacin de este registro a un valor mayor que el producto tiene los ncleos no se debe hacer. Este registro se restablece slo PWRGOOD. C2C3TT Bus: 1 dispositivo: 10 Funcin: 1 Desplazamiento: 74 Bit Attr defecto Descripcin 31:12 RV 0h reservados 11:00 RW 32h Pop Up Valor de inicializacin Valor en micro-segundos. CSR_DESIRED_CORES Bus: 1 dispositivo: 10 Funcin: 1 Desplazamiento: A4 Bit Attr defecto Descripcin 31 RWS-KL 0b Lock Bloquear: una vez escrito para un '1 ', los cambios en este registro no se puede hacer. Autorizado nicamente por un power-on reset 30 RWS-L 0b SMT Desactivar Desactivar multithreading simultneo de todos los ncleos, si este bit se pone a '1 '. 29:16 RV 0h reservados 15:00 RWS-L 0000h Cores Off Mask BIOS establecer este bit para solicitar que el ncleo de juego no debe estar activado que sale de reinicio. El valor por defecto de este registro significa que todos los ncleos estn habilitados. Restricciones: Al menos un ncleo principal debiera estar activo. De lo contrario, FW ignorar el ajuste por completo. Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 461 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.6.4 PCU2 Registros 4.6.4.1 PACKAGE_RAPL_PERF_STATUS Este registro es utilizado por el microcdigo reportar el paquete violacines lmite de energa en el Plataforma PBM. 4.6.4.2 DRAM_POWER_INFO Define permitido poder DRAM y parmetros de tiempo. El microcdigo se actualizar el contenido de este registro. La ventana de tiempo mnimo para la DRAM RAPL es compartida con todos los otros RAPLs, sino que puede se encuentra en el registro PWR_LIMIT_MISC_INFO. PACKAGE_RAPL_PERF_STATUS Bus: 1 dispositivo: 10 Funcin: 2 Desplazamiento: 88

Bit Attr defecto Descripcin 63:32 RV 0h reservados 31:0 RO-V 000000 00h Poder Lmite contador acelerador Indica el nmero de veces que el algoritmo de limitacin de potencia tuvo que recortar el poder limitar debido a golpear el estado de energa ms bajo posible. Acumulado PAQUETE tiempo estrangulado DRAM_POWER_INFO Bus: 1 dispositivo: 10 Funcin: 2 Desplazamiento: 90 Bit Attr defecto Descripcin 63 RW-KL 0b Lock Bloquee poco para bloquear el Registro 62:55 RV 0h reservados 54:48 RW-L 28h mxima Ventana de tiempo La ventana de tiempo mximo permitido para la DRAM. Los valores ms altos se sujetan a este valor. x = PKG_MAX_WIN [54:53] y = PKG_MAX_WIN [52:48] La ventana de intervalo de tiempo es el nmero de punto flotante determinado por el poder 1.x * (2, y). La unidad de medida se define en DRAM_POWER_INFO_UNIT_MSR [TIME_UNIT]. 47 RV 0h reservados 46:32 RW-L 0258h mxima potencia del paquete El ajuste de la potencia mxima permitida para DRAM. Los valores ms altos se sujetan a este valor. El valor mximo es tpico (no garantizado). 31 RV 0h Reservados 30:16 RW-L 0078h mnima potencia DRAM El ajuste de la potencia mnima permitida para DRAM. Los valores ms bajos se sujetan a este valor. El valor mnimo es tpico (no garantizado). 15 RV 0h Reservados 14:00 RW-L 0118h Spec DRAM Energa El poder de Especificaciones permitido para DRAM. El valor TDP es tpico (no garantizado). Procesador Uncore Registros de configuracin 462 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.6.4.3 DRAM_ENERGY_STATUS Energa DRAM consumido por todos los mdulos DIMM en todos los canales. El contador se ajustar la vuelta y seguir contando cuando llega a su lmite. Los datos se actualizan por el microcdigo y es de slo lectura para todos los SO. 4.6.4.4 DRAM_ENERGY_STATUS_CH [0:3]: DRAM Energa Status_CH0 Energa DRAM consumido por todos los mdulos DIMM en Kanal0. El contador se ajustar alrededor y seguir contando cuando llega a su lmite. El estado de la energa se reporta en unidades que se definen en DRAM_POWER_INFO_UNIT_MSR [ENERGY_UNIT]. Los datos se actualizan por el microcdigo y es de slo lectura para todos los SO. DRAM_ENERGY_STATUS Bus: 1 dispositivo: 10 Funcin: 2 Desplazamiento: A0 Bit Attr defecto Descripcin 63:32 RV 0h reservados 31:0 RO-V 000000

00h Valor de la energa Valor de la energa DRAM_ENERGY_STATUS_CH [0:3] Bus: 1 dispositivo: 10 Funcin: 2 Desplazamiento: A8, B0, B8, C0 Bit Attr defecto Descripcin 63:32 RV 0h reservados 31:0 RO-V 000000 00h Valor de la energa Valor de la energa Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 463 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.6.4.5 DRAM_RAPL_PERF_STATUS: DRAM RAPL Perf Estado Este registro es utilizado por el microcdigo reportar avin violacines lmite de potencia DRAM en el PBM Plataforma. Dual asignan como PCU ioreg 4.6.4.6 MCA_ERR_SRC_LOG: MCA error Origen del registro MCSourceLog es utilizada por la UCP para registrar las fuentes de error. Este registro se inicializa a ceros durante el reinicio. La UCP establecer los bits correspondientes cuando la condicin de que parece representar. La UCP no borra los registros-el UBox o entidades off-die debe limpiar cuando se consumen, a menos que implica su procesamiento tomando por el andn. 4.6.4.7 THERMTRIP_CONFIG: Configuracin Thermtrip Este registro se utiliza para configurar si la seal Thermtrip slo lleva a la Datos del viaje procesador, o aplica la informacin del viaje Souvenirs tambin. La registro ser utilizado por HW para permitir la operacin lgica OR de informacin memtrip en el Thermtrip O rbol. DRAM_RAPL_PERF_STATUS Bus: 1 dispositivo: 10 Funcin: 2 Desplazamiento: D8 Bit Attr defecto Descripcin 63:16 RV 0h reservados 15:00 RO-V 0000h Potencia Lmite contador Violacin Indica el nmero de veces que el algoritmo de limitacin de potencia tuvo que recortar el poder limitar debido a golpear el estado de energa ms bajo posible. MCA_ERR_SRC_LOG Bus: 1 dispositivo: 10 Funcin: 2 Desplazamiento: EC Bit Attr defecto Descripcin 31 RWS-V 0b CATERR Error externo: Este conector detecta una CATERR que no se origin. Es o (bit 30, bit29), funciona como un poco vlido para las otras dos condiciones del paquete. No tiene ningn efecto cuando un ncleo local est asociado con el error. 30 RWS-V 0b IERR Error externo: Este zcalo sinti un CATERR externa y determin que era IERR. 29 RWS-V 0b MCERR Error externo: Este zcalo sinti un CATERR externa y determin que era MCERR. 28:8 autocaravanas 0h reservados 07:00 RWS-V 00h Core Mask

Bit i es en si el ncleo afirm un error. THERMTRIP_CONFIG Bus: 1 dispositivo: 10 Funcin: 2 Desplazamiento: F8 Bit Attr defecto Descripcin 31:4 RV 0h reservados Procesador Uncore Registros de configuracin 464 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.6.5 PCU3 Registros 4.6.5.1 RESOLVED_CORES_MASK: Resuelta Cores Mask 4.7 Cuadro de utilidad Procesador (UBox) Registra La Caja de Utilidad es la pieza de la lgica de procesador que se ocupa de la no convencional flujos en el sistema. Esto incluye operaciones tales como los accesos de registro, interrumpir flujos, flujos de bloqueo y eventos. Adems, las casas Caja de Utilidad coordinacin para la arquitectura de rendimiento, as como casas de bloc de notas y registros de semforos. 4.7.1 RSE Grupo Esta seccin se aplica al rendimiento de procesador Utility Box semforo y Bloc registros 0 RW 0b Enable MEM viaje Si se establece en 1, UCP o en la informacin MEMtrip en el Thermtrip o rbol Si se establece en 0, PCU ignorar la informacin MEMtrip y Thermtrip slo tendr la indicacin del procesador. Esperar BIOS para habilitar esta en Phase4 RESOLVED_CORES_MASK Bus: 1 dispositivo: 10 Funcin: 3 Desplazamiento: B0 Bit Attr defecto Descripcin 31:25 RV 0h reservados 24 RO-V 0b SMT Capacidad Temas habilitados en el paquete. 0b 1 hilo 1b 2 hilos 23:16 RO-V 0h Core Mask Vector de ncleos IA habilitados en el paquete. 15:10 RV 0h reservados 09:08 RO-V 00b Mscara Tema Mscara Tema indica qu temas estn habilitados en el ncleo. El LSB es el bit de habilitacin Tema 0, mientras que el MSB es el bit de habilitacin para el Tema 1. 07:00 RO-V 00h Core Mask La mscara de ncleo IA resuelto contiene los ncleos IA funcionales y no defeatured. La mscara est indexada por ID lgico. Normalmente es contigua, a menos BIOS Defeature se activa en un ncleo particular. Microcdigo de procesador leer esta mscara con el fin de decidir sobre BSP y APIC ID. THERMTRIP_CONFIG Bus: 1 dispositivo: 10 Funcin: 2 Desplazamiento: F8 Bit Attr defecto Descripcin Tabla 4-23. BOX Utilidad registros del procesador del dispositivo 11, funcin 0 (Hoja 1 de 2) DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h

Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 465 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH CPUNODEID 40h C0h 44h C4H IntControl 48h C8H 4 canales CCh 50h D0h GIDNIDMAP 54h D4h 58h D8H 5Ch DCh CoreCount 60h E0h UBOXErrSts 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Tabla 4-24. Memoria de apuntes y registros Semaphore (dispositivo 11, funcin 3) (hoja 1 de 2) DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h 14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h Tabla 4-23. BOX Utilidad registros del procesador del dispositivo 11, funcin 0 (Hoja 2 de 2) Procesador Uncore Registros de configuracin 466 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.7.2 Caja utilidad Procesador (UBox) Registra 4.7.2.1 CPUNODEID: Configuracin del ID del nodo

ID de nodo Registro de Configuracin 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h SMICtrl D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h 74h F4H 78h F8h FCh 7CH Tabla 4-24. Memoria de apuntes y registros Semaphore (dispositivo 11, funcin 3) (hoja 2 de 2) CPUNODEID Bus: 1 dispositivo: 11 Funcin: 0 Offset: 40 Bit Attr defecto Descripcin 31:16 RV 0h reservados 15:13 RW-LB 000b nodo controlador de nodo Id ID de nodo del controlador de nodo. Fijado por el BIOS. 12:10 RW-LB 000b NodeID del zcalo legado NodeID del zcalo legado 9:08 RV 0h reservados 07:05 RW-LB 000b NodeID del master lock ID es el maestro de bloqueo 4:03 RV 0h Reservados 02:00 RW-LB 000b NodeID del registro local ID del nudo del socket local Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 467 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.7.2.2 IntControl: Control de interrupcin Registrarse Interrumpir Registro de Configuracin IntControl Bus: 1 dispositivo: 11 Funcin: 0 Offset: 48 Bit Attr defecto Descripcin 31:19 RV 0h reservados 18 RW-LB 0b IA32 Logical plano o modo de clster Override Habilitar 0: IA32 Flat lgica o modo de clster bits estn bloqueados como slo lectura poco. 1: IA32 Flat lgica o modo de clster bits pueden ser escritos por SW, valora escrito por xTPR actualizacin se ignoran. Por una anulacin momento del plano o Cluster valor modo lgico IA32, devuelva este bit a su estado predeterminado despus de que el bit es cambiado. Dejar este bit como '1 'evitar actualizacin automtica del filtro. 17 RW-LBV 0b IA32 Flat lgica o modo de clster

Fijado por la BIOS para indicar si el sistema operativo se est ejecutando el modo de clster plana o lgica lgica. Este bit tambin puede ser actualizada por mensajes IntPrioUpd. Este bit refleja la configuracin del filtro en un momento dado. 0 - plana, 1 - clster. 16 RW-LB Cluster 0b Compruebe Modo de muestreo 0: Deshabilitar la comprobacin de Logical_APICID [31:0] es distinto de cero cuando se muestrea plana / bit de modo de clster en el mensaje IntPrioUpd como parte de el bit 1 de este registro 1: Habilitar la comprobacin anterior 15:11 RV 0h reservados 10:08 RW-LB 000b Vecor Based Control de modo Hashe Indica el modo de control de hash para el control de interrupcin. Seleccione la funcin de silencio para la base Hash redireccin interrupcin modo vectorial Control: 000 bits de seleccin de 07:04 / 05:04 de vector cluster / algoritmo plana 001 bits de seleccin de 06:03 / 04:03 010 bits de seleccin de 04:01 / 02:01 011 bits de seleccin de 03:00 / 01:00 otro - reservados 7 RV 0h Reservados 06:04 Modo de redireccin 000b RW-LB Seleccionar para interrupciones lgicas Selecciona el modo de redireccionamiento utilizado para interrupciones de MSI con la entrega de menor prioridad modo. Los siguientes esquemas se utilizan: 000: Prioridad Fija - seleccione la primera APIC habilitar el clster. 001: el modo de Round Robin (aplicable slo en modo extendido). 010: Hash Vector - seleccione la primera APIC permitido en la ronda robin forma de partida formar el hash del nmero de vector. por defecto: Prioridad Fija Nota: RdrModSel slo se aplica en el modo de clster x2APIC 3:02 RV 0h reservados 1 Fuerza 0b RW-LB al modo APIC X2 Escribe: 1: Las fuerzas del sistema para pasar a modo x2APIC. 0: No se afectar Funcional slo si el modo x2APIC se habilita a travs del bit [0] del mismo registro. 0 RW-LB 0b Extended APIC Habilitar capacidad x2APIC se activa / desactiva en el sistema 1: x2APIC est habilitado en el sistema BIOS siempre debe establecer el bit en 1. Procesador Uncore Registros de configuracin 468 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.7.2.3 GIDNIDMAP: Nodo Registro Mapping ID Mapeo entre el grupo de Identificacin y nodeid 4.7.2.4 CoreCount: Nmero de conductores Reflexin del registro LTCount2 4.7.2.5 UBOXErrSts: Error registro de estado Este es el estado de error en el registro UBox y cubre la mayor parte de los errores relacionados con la interrupcin GIDNIDMAP Bus: 1 dispositivo: 11 Funcin: 0 Offset: 54 Bit Attr defecto Descripcin

31:24 RV 0h reservados 23:21 RW-LB 000b ID del nudo 7 NodeID de id de grupo 7 20:18 RW-LB 000b nodo Id 6 Id Nodo para el grupo 6 17:15 RW-LB 000b ID del nudo 5 Id Nodo para el grupo 5 14:12 RW-LB Nodo 000b Id 4 Id Nodo para el grupo 4 id 11:09 RW-LB 000b Id Nodo 3 Id Nodo para el grupo 3 08:06 RW-LB 000b Id Nodo 2 Id Nodo para el grupo Id 2 05:03 RW-LB 000b Id Nodo 1 Id Nodo para el grupo Id 1 02:00 RW-LB 000b ID del nudo 0 Id Nodo para el grupo 0 CoreCount Bus: 1 dispositivo: 11 Funcin: 0 Offset: 60 Bit Attr defecto Descripcin 31:5 RV 0h reservados 04:00 RO-V 0h Conde Core Reflejo de la UCR LTCount2 UBOXErrSts Bus: 1 dispositivo: 11 Funcin: 0 Offset: 64 Bit Attr defecto Descripcin 31:7 RV 0h reservados 6 RWS 0b mscara no compatible Generacin de Mask SMI al recibir cdigos de operacin no compatibles. 5 RWS 0b Mscara Poison Generacin de Mask SMI en la recepcin de veneno en UBox. 4 RW-V 0b Opcode no compatible recibida por UBox Cdigo de operacin no compatible recibida por UBox Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 469 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.7.3 cuadernillo de apuntes y registros Semaphore 4.7.3.1 CPUBUSNO: El autobs nmero Procesador Registrarse Configuracin del bus nmero para el procesador. 4.7.3.2 SMICtrl: SMI Registro de Control Control de generacin SMI 3 RW-V 0b Poison fue recibido por UBox UBox recibi una transaccin envenenado 2 RV 0h Reservados 1 RW-V 0b SMI fuente iMC SMI es causada debido a una indicacin de la iMC 0 RW-V 0b SMI es causada debido a un UMC generado localmente Este es un bit que indica que un SMI fue causada debido a un UMC generada localmente UBOXErrSts Bus: 1 dispositivo: 11 Funcin: 0 Offset: 64 Bit Attr defecto Descripcin

CPUBUSNO Bus: 1 dispositivo: 11 Funcin: 3 Desplazamiento: D0 Bit Attr defecto Descripcin 31 RW-LB 0b vlido Indica si los nmeros de los autobuses se han inicializado o no 30:16 RV 0h reservados 15:08 RW-LB 00h Procesador autobs nmero 1 Nmero de bus para dispositivos que no IIO en el Uncore 07:00 RW-LB 00h Procesador Bus Nmero 0 Nmero Bus para dispositivos IIO SMICtrl Bus: 1 dispositivo: 11 Funcin: 3 Desplazamiento: D8 Bit Attr defecto Descripcin 31:26 RV 0h reservados 25 RW 0b deshabilitar la generacin de Intel SMI Desactivar la generacin de Intel SMI 24 RW 0b UMC SMI Enable Este es el bit de habilitacin que permite la generacin de Intel SMI debido a un UMC 1 -> Generar SMI despus de que expire el contador de umbral. 0 -> Desactivar la generacin de SMI 23:20 RV 0h reservados 19:00 RW 00000h umbral de generacin SMI Esta es la cuenta regresiva que ocurre en el hardware para que se genere un SMI debido a un UMC Procesador Uncore Registros de configuracin 470 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.8 Supervisin del rendimiento (la tarde en) Registra 4.8.1 CSR Register Mapas Los siguientes mapas de registro son para supervisin de rendimiento: Tabla 4-25. Intel QuickPath Interconnect Perfmon dispositivo 8 y 9, funcin 2 Inicio Agente Perfmon registros del dispositivo 14, funcin 1 Memoria Controlador Perfmon registros del dispositivo 16, funcin 0,1,4,5 DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h 14h 94h 18h 98h 1Cr 9Ch 20h PmonCntr_0 A0h 24h A4h 28h PmonCntr_1 A8h SDID SVID 2Cr ACh 30h PmonCntr_2

B0h CAPPTR 34h B4h 38h PmonCntr_3 B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH HaPerfmonAddrMatch0 40h PmonCntr_4 C0h HaPerfmonAddrMatch1 44h C4H HaPerfmonOpcodeMatch 48h C8H 4 canales CCh 50h PmonCntr_Fixed D0h 54h D4h 58h PmonCntrCfg_0 D8H 5Ch PmonCntrCfg_1 DCh 60h PmonCntrCfg_2 E0h 64h PmonCntrCfg_3 E4H 68h PmonCntrCfg_4 E8h 6Ch PmonDbgCtrl ECh 70h F0h 74h PmonUnitCtrl F4H 78h F8h FCh 7CH Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 471 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.8.2 Rendimiento Procesador Monitor de Registros 4.8.2.1 PmonCtr [0:4]: la tarde en contra 4.8.2.2 PmonCntr_Fixed: Contador fijo Este registro es un contador de perfmon. El software puede tanto leer y escribir. 4.8.2.3 PmonCntrCfg_ [0:4]: Performance Contadores de registro de control PmonCtr Bus: 1 Dispositivo: 8 Funcin: 2 Desplazamiento: A0, A8, B0, B8, C0 Bus: 1 Dispositivo: 9 Funcin: 2 Desplazamiento: A0, A8, B0, B8, C0 Bus: 1 dispositivo: 14 Funcin: 1 Desplazamiento: A0, A8, B0, B8, C0 Bus: 1 dispositivo: 16 Funcin: 0, 1,4,5 Offset: A0, A8, B0, B8, C0 Bit Attr defecto Descripcin 63:48 RV 0h reservados 47:0 RW-V 0000000 00000h Valor del contador Este es el valor actual del contador. PmonCntr_Fixed Bus: 1 dispositivo: 16 Funcin: 0 Offset: D0 Bus: 1 dispositivo: 16 Funcin: 1 Desplazamiento: D0 Bus: 1 dispositivo: 16 Funcin: 4 Desplazamiento: D0 Bus: 1 dispositivo: 16 Funcin: 5 Desplazamiento: D0 Bit Attr defecto Descripcin

63:48 RV 0h reservados 47:0 RW-V 000000 000000 h Valor del contador Este es el valor actual del contador. PmonCntrCfg Bus: 1 Dispositivo: 8 Funcin: 2 Desplazamiento: D8, DC, E0, E4, E8 Bus: 1 Dispositivo: 9 Funcin: 2 Desplazamiento: D8, DC, E0, E4, E8 Bus: 1 dispositivo: 14 Funcin: 1 Desplazamiento: D8, DC, E0, E4, E8 Bus: 1 dispositivo: 16 Funcin: 0, 1,4,5 Offset: D8, DC, E0, E4, E8 Bit Attr defecto Descripcin 31:24 RW-V 00h Umbral Este campo se compara directamente con un valor de evento de entrada para los eventos que puede incrementar por 1 o ms en un ciclo dado. Dado que el evento ms amplia de la Uncore es 7bits (ocupacin de colas), bit 31 est reservado. El resultado de la comparacin es con eficacia una amplia evento 1 bit, es decir, el contador ser incrementa en 1 cuando la comparacin es verdadera (el tipo de comparacin depende en la configuracin del bit 'invertir' - ver poco por debajo de 23) independientemente del tamao de la caso original. Cuando este campo es cero, la comparacin de umbral se desactiva y el evento es pasado sin modificacin. 23 RW-V 0h Invertir Este bit indica cmo se comparar el campo umbral a la entrante evento. Cuando 0, la comparacin que se va a hacer umbral es> = evento. Cundo establece en 1, la comparacin que se va a hacer se invierte desde el caso en el que este bit se pone a 0, es decir, el umbral <evento. El bit de invertir slo funciona cuando Umbral ! = 0. Por lo tanto, si uno quisiera invertir un evento no ocupacin (como Hit LLC), una debe establecer el umbral a 1. Procesador Uncore Registros de configuracin 472 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.8.2.4 PmonUnitCtrl: Performance Unidad de Control de Registro 22 RW-V 0h Contador Habilitar Este campo es la habilitacin de local para el contador de Monitor de rendimiento. Este bit debe afirmarse a fin de que el contador de monitor de rendimiento para comenzar a contar los eventos seleccionados por el 'Evento select', 'mscara de unidad', y los bits "internos" (ver los campos de ms abajo). No es uno bit por contador PerfMon. Tenga en cuenta que si este bit se pone a 1, pero la unidad de control Registros han determinado que el conteo est desactivada, el contador no se contar. 21:20 RV 0h reservados El software debe escribir en el comportamiento de otra persona 0 no est definido. 19 RV 0h reservados 18 RW-V 0h Edge Detect Detectar contornos le permite a uno para contar o bien 0 a 1 o 1 a 0 transiciones de un dado evento. Por ejemplo, tenemos un evento que cuenta el nmero de ciclos en L0s modo en el QPI. Mediante el uso de deteccin de bordes, se puede contar el nmero de veces que Modo L0s entrado (al detectar el flanco ascendente). Edge detectar slo funciona en conjunto con umbral. Esto es cierto incluso para eventos que slo se incrementan en 1 en un ciclo dado (como el ejemplo L0s ms arriba). En este caso, se debe establecer un umbral de 1. Tambin se puede utilizar Edge Detectar con eventos de ocupacin de colas. Por ejemplo, si se quiere contar con la

nmero de veces en que la ocupacin TOR fue mayor que 5, se seleccionara caso de ocupacin TOR con un umbral del 5 y establezca el Edge Detect bits. Borde de deteccin tambin se puede utilizar con la invertir. Esto generalmente no es particularmente til, ya que el recuento de flancos descendentes en comparacin con el aumento de los bordes ser siempre diferir en 1. 17 WO 0h reservados 16 WO 0h reservados 15:08 RW-V 00h Mscara Unidad Esta mscara selecciona los sub-eventos a ser seleccionados para la creacin del evento. La sub-eventos seleccionados son O-lgico-ed juntos para crear eventos. Al menos uno sub-evento debe seleccionarse otro modo las seales de eventos Monitor de rendimiento no siempre conseguir afirmado. Eventos sin sub-eventos mencionados tienen efectivamente un solo subevento - Bit 8 se debe establecer en 1 en este caso. 07:00 RW-V 00h Evento Select Este campo se utiliza para descodificar el evento de monitor de rendimiento que se selecciona. PmonUnitCtrll Bus: 1 Dispositivo: 8 Funcin: 2 Desplazamiento: F4 Bus: 1 Dispositivo: 9 Funcin: 2 Desplazamiento: F4 Bus: 1 dispositivo: 14 Funcin: 1 Desplazamiento: F4 Bus: 1 dispositivo: 16 Funcin: 0, 1,4,5 Offset: F4 Bit Attr defecto Descripcin 31:18 RV 0h reservados 17 RW 0h reservados 16 RW 0h Freeze Activa Este bit controla lo que los contadores de la unidad harn cuando reciban una congelacin seal. Cuando se establece, se les permitir a los contadores que se congele. Cuando no se establece, el contadores ignorar la seal de congelacin. Para congelar para ser habilitado una unidad determinada, todos los registros de control de la unidad debe tener este conjunto de bits. 15:09 RV 0h reservados PmonCntrCfg Bus: 1 Dispositivo: 8 Funcin: 2 Desplazamiento: D8, DC, E0, E4, E8 Bus: 1 Dispositivo: 9 Funcin: 2 Desplazamiento: D8, DC, E0, E4, E8 Bus: 1 dispositivo: 14 Funcin: 1 Desplazamiento: D8, DC, E0, E4, E8 Bus: 1 dispositivo: 16 Funcin: 0, 1,4,5 Offset: D8, DC, E0, E4, E8 Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 473 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.8.2.5 HaPerfmonAddrMatch0: Home Agente Perfmon Direccin del partido Registrarse 0 Estos registros se utilizan para volcar el contenido de los contenidos del perseguidor agente interno y controlar los estados. 4.8.2.6 HaPerfmonAddrMatch1: Home Agente Perfmon Direccin del partido Registrarse 1 Estos registros se utilizan para volcar el contenido de los contenidos del perseguidor agente interno y controlar los estados. 4.8.2.7 HaPerfmonOpcodeMatch: HA Performance Opcode Partido Registrarse Estos registros se utilizan para identificar y registrar el cdigo de operacin transaccin desde el hogar perseguidor del agente. 8 RW-V 0h Contadores Freeze Este bit se escribe cuando los contadores deben congelarse. Si este bit se escribe

y congelar est habilitada, los contadores de la unidad dejar de contar. Para congelar la contadores, este bit slo debe ser fijado por uno de los registros de control de la unidad. 7:02 RV 0h reservados 1 WO 0h Poner contadores a cero Cuando este bit se escribe en los campos de datos de los contadores se reiniciarn. La los valores de configuracin no se restablecen. Para restablecer los contadores, este bit slo necesita ser establecido por uno de los registros de control de la unidad. 0 WO 0h Cambiar Configs Contador Cuando este bit se escribe en los registros de configuracin del contador se restablece. Este no afecta los valores de los contadores. Para restablecer los contadores, este bit es necesario slo ser establecido por uno de los registros de control de la unidad. PmonUnitCtrll Bus: 1 Dispositivo: 8 Funcin: 2 Desplazamiento: F4 Bus: 1 Dispositivo: 9 Funcin: 2 Desplazamiento: F4 Bus: 1 dispositivo: 14 Funcin: 1 Desplazamiento: F4 Bus: 1 dispositivo: 16 Funcin: 0, 1,4,5 Offset: F4 Bit Attr defecto Descripcin HaPerfmonAddrMatch0 Bus: 1 dispositivo: 14 Funcin: 1 Desplazamiento: 40 Bit Attr defecto Descripcin 31:6 RWS 000000 0h Bajo direccin fsica de una lnea de cach Este contiene 26 bits de bajo direccin fsica [31:6] de una lnea de cach. La baja 26 bits de direccin de una direccin de partido acontecimiento arquitectnico se encuentran en el registro. 5:00 RV 00h reservados HaPerfmonAddrMatch1 Bus: 1 dispositivo: 14 Funcin: 1 Desplazamiento: 44 Bit Attr defecto Descripcin 31:14 RV 0h reservados 13:00 RWS 0000h Alta Direccin fsica de una lnea de cach Este contiene 14 bits de la direccin fsica [45:32] de una lnea de cach. Los altos 14 bits direccin de un partido arquitectnico direccin del evento es en el registro. Procesador Uncore Registros de configuracin 474 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 4.9 R2PCIe y tabla de enrutamiento del anillo Crditos 4.9.1 R2PCIe Routing Registro Mapa HaPerfmonOpcodeMatch Bus: 1 dispositivo: 14 Funcin: 1 Desplazamiento: 48 Bit Attr defecto Descripcin 31:6 RV 0h reservados 05:00 RWS 0h Home Agente Opcode partido Registrarse Inicio Agente Opcode Partido Register (HaPerfmonOpcodeMatch): Este campo se utiliza para que coincida con el cdigo de operacin de transaccin para la identificacin de un evento arquitectnico. R2PCIe Register mapa (dispositivo 19, funcin 0) DID VID 0h 80h PCISTS PCICMD 4h 84h CCR 88h 8h RID BIST HDR PLAT CLSR Ch. 8Ch 10h 90h

14h 94h 18h 98h 1Cr 9Ch 20h A0h 24h A4h 28h A8h SDID SVID 2Cr ACh 30h B0h CAPPTR 34h B4h 38h B8h MAXLAT MINGNT INTPIN INTL 3Ch BCH 40h C0h 44h C4H 48h C8H 4 canales CCh 50h D0h 54h D4h 58h D8H 5Ch DCh 60h E0h 64h E4H 68h E8h 6Ch ECh 70h F0h Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 475 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.10 MISC Registros 4.10.1 QPIREUT_PM_R0: REUT Power Management Registro 0 74h F4H 78h F8h FCh 7CH QPIREUT_PM_R0 Bus: 1 Dispositivo: 8 Funcin: 3 Desplazamiento: 190 Bus: 1 Dispositivo: 9 Funcin: 3 Desplazamiento: 190 Bit Attr defecto Descripcin 31:28 RWS-LV 0b TL0sDriveRemote 27:26 RV 0b reservados 25:24 RWS-LV 0b TL0sSleepMinRemote TL0S_SLEEP_MIN_REMOTE Si # de enlaces soportados es mayor que 0, entonces Enlace Seleccione siempre debe ser utilizado para visualizar el valor ledo actual para este campo. Existe una dependencia de escritura para este campo en base al valor de puede controlar Varios Links? Si puede controlar mltiples Links? = 0 entonces Enlace Select debe ser utilizado para escribir slo el enlace seleccionado. Si puede controlar mltiples Links? = 1 entonces cada enlace seleccionado en el control de enlace se recibir el valor escrito. Comportamiento Intel QPI Valores TL0sSleepMinRemote y TL0sWakeRemote son capturados en TS

secuencia y actualizada en este RSE, S / W o el BIOS puede actualizar estos valores como solucin temporal. Significa S / W o BIOS se sobreponen a todo lo que los valores son capturados en TS secuencia. En la posterior entrada en InbandReset hace que estos valores sean sobrescribe nuevo por H / W con valores capturados de la secuencia TS. Para que S / W o BIOS solucin permanente que necesita otro bit de control para decirle H / W no actualizar esta RSE ms. Este campo se decodifica de la siguiente manera. 00: 32 UI 01: 48 IU 10: 64 UI 11: 96 IU H / W para cargar esta RSC con los valores capturados de secuencia TS bit 15 si no se ha establecido. S / W o BIOS siempre se puede escribir en estos CSR, cuando S / W o BIOS se escriben la RSE tambin es necesario establecer bit 15 para que estos valores permanentes. TL0s_ignore_remote_values (bit 15) Cuando se establece este bit, H / W ignora valores recibidos en secuencia TS y utiliza los valores programado por S / W o BIOS. 23:22 RV 0b reservados R2PCIe Register mapa (dispositivo 19, funcin 0) Procesador Uncore Registros de configuracin 476 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2 21:16 RWS-LV 0h TL0sWakeRemote TL0S_WAKE_REMOTE Enlace Seleccione siempre debe ser utilizado para visualizar el valor ledo actual para este campo. Existe una dependencia de escritura para este campo en base al valor de puede controlar Varios Links? Si puede controlar mltiples Links? = 0 entonces Enlace Select debe ser utilizado para escribir slo el enlace seleccionado. Si puede controlar mltiples Links? = 1 entonces cada enlace seleccionado en el control de enlace se recibir el valor escrito. Comportamiento Intel QPI Valores TL0sSleepMinRemote y TL0sWakeRemote son capturados en TS secuencia y actualizada en este RSE, S / W o el BIOS puede actualizar estos valores como solucin temporal. Significa S / W o BIOS se sobreponen a todo lo que los valores son capturados en TS secuencia. En la posterior entrada en InbandReset hace que estos valores sean sobrescribe nuevo por H / W con valores capturados de la secuencia TS. Para que S / W o BIOS solucin permanente que necesita otro bit de control para decirle H / W no actualizar esta RSE ms. Este campo se encuentra en la interfaz de usuario 16 granularidad y el valor de este campo es (cuenta + 1) * 16 IU H / W para cargar esta RSC con los valores capturados de secuencia TS bit 15 si no se ha establecido. S / W o BIOS siempre se puede escribir en estos CSR, cuando S / W o BIOS se escriben la RSE tambin es necesario establecer bit 15 para que estos valores permanentes. TL0s_ignore_remote_values (bit 15) Cuando se establece este bit, H / W ignora valores recibidos en secuencia TS y utiliza los valores programado por S / W o BIOS. 15:12 RWS-L 4h TL0sDrive 11:10 RWS-L 1h

TL0sSleepMin TL0S_SLEEP_MIN Si # de enlaces soportados es mayor que 0, entonces Enlace Seleccione siempre debe ser utilizado para visualizar el valor ledo actual para este campo. Existe una dependencia de escritura para este campo en base al valor de puede controlar Varios Links? Si puede controlar mltiples Links? = 0 entonces Enlace Select debe ser utilizado para escribir slo el enlace seleccionado. Si puede controlar mltiples Links? = 1 entonces cada enlace seleccionado en el control de enlace se recibir el valor escrito. Nota: Intel QPI campo especfico Tiempo mnimo remoto TX en un puerto de entrada de iniciar L0s debe permanecer en L0s. Este corresponde al tiempo requerido por Rx local para responder a la seal de salida por L0s puerto remoto. Este campo se decodifica de la siguiente manera. 00: 32 UI 01: 48 IU 10: 64 UI 11: 96 IU 9:06 RV 0b reservados QPIREUT_PM_R0 Bus: 1 Dispositivo: 8 Funcin: 3 Desplazamiento: 190 Bus: 1 Dispositivo: 9 Funcin: 3 Desplazamiento: 190 Bit Attr defecto Descripcin Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 477 Ficha tcnica Volumen 2 Procesador Uncore Registros de configuracin 4.10.2 FWDC_LCPKAMP_CFG 05:00 RWS-L 12h TL0sWake TL0S_WAKE Si # de enlaces soportados es mayor que 0, entonces Enlace Seleccione siempre debe ser utilizado para visualizar el valor ledo actual para este campo. Existe una dependencia de escritura para este campo en base al valor de puede controlar Varios Links? Si puede controlar mltiples Links? = 0 entonces Enlace Select debe ser utilizado para escribir slo el enlace seleccionado. Si puede controlar mltiples Links? = 1 entonces cada enlace seleccionado en el control de enlace se recibir el valor escrito. Comportamiento Intel QPI L0s Hora local Wake-up del agente remoto no debe violar. Fijado por el firmware ambos puertos de enlace antes de la L0s que entran. Este campo se encuentra en la interfaz de usuario 16 granularidad y el valor de este campo es (cuenta + 1) * 16 IU Un valor de 0 indica que es L0s no se admite en el agente local. FWDC_LCPKAMP_CFG Bus: 1 Dispositivo: 8 Funcin: 4 Desplazamiento: 390 Bus: 1 dispositivo: Funcin 9: 4 Desplazamiento: 390 Bit Attr defecto Descripcin 31:17 RV 0h reservados 16 RWS-L 1h

fwdc lcampen Activar seal para LC pico amplificador. Cuando este camino est activado, el otro paralelo ruta reloj remitido est desactivado 0 = LC pico amplificador est desactivado 1 = LC pico amplificador est activado 15:13 RV 0h reservados 12:08 RWS-L 8h fwdc lcampcapctl Seales LC pico amplificador de condensador de carga de control. 8 Gbps: 0x8 (por defecto) 6,4 Gbps: 0x1F 7:06 RV 0h reservados 05:04 RWS-L 0h fwdc lcampfbkctl Seales LC pico amplificador molinero escudilla de control. 03:02 RWS-L 0h fwdc lcampibiasctl LC pico amplificador PMOS seales de control de carga. 01:00 RWS-L 0h fwdc lcamppbiasctl Seales LC pico amplificador cola corriente de polarizacin de control QPIREUT_PM_R0 Bus: 1 Dispositivo: 8 Funcin: 3 Desplazamiento: 190 Bus: 1 Dispositivo: 9 Funcin: 3 Desplazamiento: 190 Bit Attr defecto Descripcin Procesador Uncore Registros de configuracin 478 Intel Xeon E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos Ficha tcnica Volumen 2