Digital System Design Course

Basic Sequential Circuits

Lecture 2-0

Circuitos Secunciales Bsicos

Lecture 2-0

Circuitos secuenciales bsicos

Los circuitos secuenciales bsicos son de propsito general: circuitos lgicos que no se disean: ICs
Latches Flop-flops Registros Registros de desplazamiento Contadores

permiten el almacenamiento de la informacin:

Elementos de memoria: Latches, flipflops, registros

Circuitos secuenciales bsicos

circuitos bsicos: componentes
D load clear n n-bit Register n Q
Q= 0 if clear = 1, D if load = 1 and clock =1, Q (previous) otherwise Q = lsb - Content shifted - I stored in msb

shift I

n-bit Shift register

count Q clear

n-bit Counter n Q

Q= 0 if clear = 1, Q (prev) + 1 if count =1 and clock = 1.

ICs: elementos de memoria

Latches Flip-flops Registers Register bank Memory RAM 2
SRAM DRAM

Very small capacity

Very high capacity

ROM
EPROM EEPROM flash

Latches

Circuitos secuenciales bsicos

Los circuitos secuenciales bsicos son de propsito general: circuitos lgicos que no se disean: ICs
Latches Flop-flops Registros Registros de desplazamiento Contadores

Latches
Latch bsico o elemental
El circuito secuencial ms simple y consiste de un par de inversores formando una bucla de realimentacin Diagrama lgico

Vin 1 Q Vout 2

Vout 1

Vin1

Vout 1

Q
Vin 2 Q Vin 2 Vout 2

Latches
El latch puede estar indefinidamente en una de las dos posibles situaciones denominadas estados Los dos estados del latch son: Estado Set Estado Reset
Q=H Q =L Q=L Q =H

Los niveles lgicos de las dos seales son complementarios entre s El latch es un dispositivo ideal para almacenar informacin binaria, es decir, para guardar o registrar dgitos binarios: bits

Tipos de latches
Latch S-R basado en compuertas NORs Latch S-R basado en compuertas NANDs Latch S-R con Enable: compuertas NANDs Latch D

Latch S-R
Latch S-R: Set-Reset Para lograr un mayor control en el manejo de latch se sustituyen los inversores por compuertas NOR o NAND Latch S-R basado en compuertas NOR Los terminales extra de entrada a las compuertas NOR sirven como seales de control y permiten tener un acceso adicional

Latch S-R: compuertas NOR

Smbolo: Latch S-R basado en compuertas NOR
S Q

Diagrama lgico
R Q

Latch S-R
Tabla de verdad
Qn +1 Qn +1

S L L H H

R L H L H

Q L/H L H

S L L H H

R L H L H

H/L H L

Qn L H

Qn H L

no usado
(metaestabilidad)

no usado

Latch S-R
La seal S produce un 1 lgico: Set o Preset en la salida Q La seal R produce una O lgico: Reset o Clear en la salida Q

R = H Q = L Q = H S = H Q = H Q = L

Latch S-R
Cuando el latch SR se utiliza para almacenar un nivel lgico, es decir un bit, las condiciones son las siguientes: Condiciones iniciales: R = S =L Almacenar el nivel lgico O: S = L R = H Almacenar el nivel lgico 1: S = H R = L

Latch S-R
Diagrama de timing
1 2 3 4 5 6 7

S R Q Q

Latch S-R
Diagrama de timing
1 2 3 4 5 6 7 8 9 10 11 12

S R Q Q

Latch S-R
Parmetros de timing
El tiempo de propagacin, es el tiempo que el latch gasta para que la transicin de una seal de entrada pueda producir una seal de salida 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

S R Q

tpLH ( SQ )

tpLH ( RQ )

tpw (min)

tpw (min)

Latch S-R
Las condiciones de S = R = H simultneamente, no se utilizan para propsitos de almacenar informacin, puesto que presentan condiciones finales no vlidas, o no se puede predecir el estado resultante del latch Las condiciones no vlidas son:

Q =Q = L/H

Latch S-R: Compuertas NAND

Smbolo: Latch S-R basado en compuertas NAND
S Q

Diagrama lgico
S Q

Latch S-R
Tabla de verdad
S L L H H R L H L H Q
Q

S L L H H

R L H L H

Qn +1

Qn +1

no usado H L L/H L H H/L

no usado H L Qn L H Qn

Latch S-R
Latch S-R dinmico o latch S-R con enable Las seales S y R son frecuentemente denominadas entradas o seales de datos, debido a que la informacin presente en ests seales determina el nivel lgico del bit almacenado en el latch La seal que permite conectar o aislar el latch con una fuente de datos se denomina seal de habilitacin: Enable

Latch S-R
Latch S-R dinmico o latch S-R con enable Cuando la seal enable = 0, el latch se asla de los datos y el estado del latch lo determina su estado anterior Cuando la seal enable = 1, se activan las seales de datos Set y Reset, es decir, se activa el latch S-R La seal enable se denomina C, y si la seal enable es una seal de reloj, su nomenclatura es CK/CLK

Latch S-R: Compuertas NAND

Simblo: Latch S-R con enable
S C R Q Q

Diagrama lgico
S S Q C Q R R

Latch S-R
Tabla de verdad
C 0 1 1 1 1 S X 0 0 1 1 R X 0 1 0 1 Q L/H L/H 0 1
Q

H/L H/L 1 0
(Metaestabilidad)

no usado
1 1

Latch D
Latch D Una aplicacin importante del latch S-R dinmico es el latch D. Cuando las seales S = D y R = D, el latch S-R se convierte en el latch D En el latch D siempre que la seal enable est habilitada, la salida Q del latch D sigue la entrada de datos D, es decir, Q =D Esta operacin se caracteriza, diciendo que el latch D es transparente y cuando se desea capturar y mantener los datos se inhabilita el latch

Latch D
Simblo:
D Q

Diagrama lgico
D S S Q

C R R

Latch D
Tabla de verdad

C L H H

D X L H

Q L/H L H

H/L H L

Latch D
Latch D Los latches S-R son exitosos en aplicaciones de control, donde siempre se est pensando en trminos de setting y resetting, en respuesta a alguna condicin cuando esta cambia El diseador controla las seales de entrada Set y Reset independientemente Frecuentemente se necesitan los latches para simplemente almacenar bits de informacin, cada bit de informacin es presentado sobre una lnea de seal Un latch D puede ser usado para almacenar un bit de informacin

Latch D
Diagrama de timing
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

D C Q

Latch D
Parmetros de timing
Cuatro parmetros de atraso estn presentes para las seales que se propagan desde las entradas C o D a la salida Q El latch D elimina el problema de S = R = 1 en el latch S-R, pero este no elimina el problema de metaestabilidad Setup time: tsetup , es el rango de tiempo que debe permanecer la seal D antes del flanco de bajada de la seal C Hold time: thold , es el rango de tiempo que debe permanecer la seal D despus del flanco de bajada de la seal C Si la seal D cambia en algn instante durante el rango de tiempo del Setup y Hold time, la salida del latch es impredecible y puede ocurrir metaestabilidad

Latch D
Parmetros de timing para el latch D

D C Q

tpLH (CQ)

tpLH (DQ)
tpHL(CQ)

tsetu thold
p

tpHL(DQ)

Laptop

Bicicleta

Monitor LCD

Camara s

Wanted

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