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3 Chipherstellung: Dotiertechniken

Was heit Dotieren?

Einbau eines Fremdatoms an einen Si-Gitterplatz (substitutionell) Fremdatome stammen aus der III. oder V. Gruppe im PS Anzahl der Fremdatome pro cm ist definiert Profil der durch Fremdatome bedingten Verunreinigung im Si-Gitter ist definiert die Dotierung modifiziert die elektronische Struktur des Festkrpers durch die Dotierung bleibt die Kristallstruktur des Wirtsgitters erhalten Dotieren ist ein chemisch/physikalischer Prozess

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Kap 3, Folie 1

3 Chipherstellung: Dotiertechniken
Was heisst Dotieren?
Einbau eines Fremdatoms (Phosphor oder Bor) an einen Si-Gitterplatz (substitutionell)
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Si
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durch Elektronenleitung entsteht ein n-Halbleiter

durch Lcherleitung entsteht ein p-Halbleiter

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3 Chipherstellung: Dotiertechniken
Was heisst Dotieren?
Ausschnitt aus dem Periodensystem I
H Li Na
1 1,008 3 6,94 11 22,99

II

III

IV

VI

VII

VIII
He
2 4,002

B Al

5 10,82 13 26,97

C Si

6 12,01 14 28,06 32 72,6

Ne P
15 31,02 33 74,91

10 20,18 18 39,94

16 32,06

Ar

Ga
31 69,72

Ge

As

Cd

48 112,41

In

49 114,76

Sb

51 121,76

Akzeptoren

Donatoren

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3 Chipherstellung: Dotiertechniken
Wozu bentigt man Dotierung?
Einstellen der Leitfhigkeit im Halbleiter in weiten Grenzen Aufbau eines pn-berganges Herstellen eines elektrischen Kontaktes

Wozu bentigt man einen pn-bergang?


zur Gleichrichtung des Stromes (Diode) zur gegenseitigen Isolation von monolithisch integrierten Bauelementen (im IC) zur Vermeidung/Verringerung von Leckstrmen (im IC) zur Steuerung des Stromes (im Bipolartransistor)

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3 Chipherstellung: Dotiertechniken
Welche Anforderungen werden an eine Dotierung im Halbleiter gestellt ?
hoher Grad an Homogenitt ber die HL- Wafer und von Wafer zu Wafer Reproduzierbarkeit der Parameter (von Charge zu Charge) hoher Grad an Reinheit der Dotierstoffe (Vermeidung von unerwnschten Elementen) Schonung des Kristallgitter vorhersagbare, mit technologischen Mitteln einstellbare Leitfhigkeit akkurat einstellbare Schichtparameter (Profil, Tiefe) mglichst geringe Beeinflussung der Schichtparameter durch nachfolgende Technologieschritte (Temperatur) Kompatibilitt zu anderen Schichtmaterialien (Ausdiffusion)

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3 Chipherstellung: Dotiertechniken
Welche Verfahren gibt es?

Legieren Diffusion Ionenimplantation Kernumwandlung

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3 Chipherstellung: Dotiertechniken
Diffusion: Ficksche Gesetze

1. Ficksches Gesetz

dN J = D dx
N J = t x

2. Ficksches Gesetz

Mit: J = Flussdichte in 1/cm As N = Konzentration in 1/cm D = Diffusionskonstante in cm/s

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3 Chipherstellung: Dotiertechniken
Legieren: Beispiel Ge-In System

Quelle: I. Ruge, H. Mader Halbleitertechnologie, Serie Halbleiterelektronik Serie 4 Springer Verlag

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3 Chipherstellung: Dotiertechniken
Diffusion: bei unterschiedlichen Randbedingungen
Diffusion aus unerschpflicher Quelle
z.B. im Reaktor bei konstantem Gasdruck

Diffusion aus erschpflicher Quelle


z.B. aus dotierter Oberflchenschicht (Zwei-Schritt-Verfahren)

Ausdiffusion
z.B. Dotierstoffe verlassen Kristall in den Gasraum

Verlauf der Dotierung an einer Konzentrationsstufe


z.B. Grenzschicht zweier dotierter Schichten

Diffusionsprofil bei Oxidation der Oberflche


z.B. bei thermischer Oxidation der Si-Oberflche

Flussbegrenzung durch Kristalloberflche


z.B. Begrenzung des Materialflusses durch Kristalloberflche
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Diffusion: Diffusionskonstanten in monokristallinem Si

Dotierstoffe
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(Schwer-) Metalle, Sauerstoff


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3 Chipherstellung: Dotiertechniken
Diffusion: praktische Durchfhrung Reaktionen im Temperaturbereich zw. 800C und 1250C Ampullendiffusion: Closed Tube Verfahren
z.B. Herstellung von Thyristoren: Eindiffusion von Ga

Durchstrm-Verfahren: Open Tube Verfahren


gngigstes Verfahren, weil ... einfache Beschickung Mehrfach-Diffusion in einem Prozessgang mglich beste Reproduzierbarkeit Steuerung der Oberflchenkonzentration

Film-Verfahren: Paint-On Verfahren


Dotiermaterial wird direkt auf die Oberflche aufgetragen elektrolyt. Abscheidung, Vakuumbedampfung, Aufsputtern, CVD

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3 Chipherstellung: Dotiertechniken
Diffusion: praktische Durchfhrung
Beispiel: Durchstrmverfahren
a) b) c) Feste Quelle Flssige Quelle Gasfrmige Quelle

Quelle: I. Ruge, H. Mader Halbleitertechnologie, Serie Halbleiterelektronik Serie 4 Springer Verlag

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3 Chipherstellung: Dotiertechniken
Diffusion: praktische Durchfhrung
Forderungen an den Diffusionsprozess Homogenitt des Diffusionsprozesses
ber die Scheibenoberflche innerhalb einer Charge

Sauberkeit
Vermeidung unerwnschter Dotierungen

Schonung des Kristalls


geringe Versetzungsdichte ungestrte Oberflche keine Bedeckung durch unlsliche Niederschlge

Steuerbarkeit der Schichtparameter


Diffusionstiefe, Oberflchenkonzentration

Reproduzierbarkeit der Parameter

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3 Chipherstellung: Dotiertechniken
Diffusion: Wahl der Dotierstoffe
Hinsichtlich: Gre der Diffusionskonstanten maximaler Festkrperlslichkeit Maskierung durch eine Oxidschicht
Feststoffe bei Zimmertemperatur Temperaturen zur Erzeugung der bentigten Dampfdrcke 600 bis 1200C 200 bis 300C 200 bis 700C 500 bis 700C 500 bis 700C 500 bis 700C 500 bis 700C

Gase bei Zimmertemperatur

Temperaturen zur Erzeugung der bentigten Dampfdrcke Zimmertemperatur Zimmertemperatur Zimmertemperatur Zimmertemperatur Zimmertemperatur Zimmertemperatur Zimmertemperatur

Boroxid Element. roter Phosphor Phosphorpentoxid Ammonium Monophoshat Arsentrioxid Antimontrioxid Antimontetraoxid

B2O3 P P2O5 NH4H2PO4 As2O3 Sb2O3 Sb2O4

Bortrichlorid Diboran Bortrifluorid Phosphin Phosphortrifluorid Arsin Arsentriflurorid

BCl3 B2H6 BF3 PH3 PF3 AsH3 AsF3

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Diffusion: Getterung Einsammeln von Metallen in unschdlichen Bereichen, Schichten
Getterschichten
Phosphor- und Silikatglasschichten

Bereiche hoher Fehlstellendichte


Lppen der Si-Wafer Rckseite Dislocation Sponge

Elektron Loch Gleichgewichtseffekt


Lslichkeit von Metallen nimmt mit der Donatorkonzentration zu

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3 Chipherstellung: Dotiertechniken
Diffusion: einige praktische Probleme ungleicher Dampfdruck des Dotierstoffes unkontrollierte Eindiffusion durch Oxidniederschlge unregelmiger Silikatglasbelag infolge Feuchtigkeitsspuren Bildung unlslicher Niederschlge Verminderung der Kristallqualitt lange Erwrmungszeiten auf ber 1000C gering einzubringende Atomanzahl On-line Kontrolle nur schwer durchfhrbar Berechnung des Konzentrationsverlaufes nur schwer durchfhrbar Diffusionskonstante nicht isotrop Diffusionskonstante i.a. abhngig von der Versetzungsdichte und der Grunddotierung

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3 Chipherstellung: Dotiertechniken
Ionenimplantation: berblick Einschuss ionisierter Dotieratome mit Hilfe eines Teilchenbeschleunigers Charakterisierung der Dotier-Eigenschaften Eindringverhalten der Ionen Anzahl der eingebrachten Ionen Restaurierung des Kristallgitters

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Ionenimplantation: Implanter

Quelle: S. M. Sze VLSI Technology, John Wiley&Sons

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3 Chipherstellung: Dotiertechniken
Ionenimplantation: Implanter
Ad 1: Ad 2: Ad 3: gasfrmige Quelle (BF3 oder AsH3) ventilgesteuerter Gasfluss zur Ionenquelle Spannungsversorgung zur Ionisation des Gases Extraktion und Fokussierung des Ionenstrahls Ionen: +As75, +B11, +BF249 Druck: ~ 10-4 Pa (>10-6 Torr ) Potenzial der Quelle: 3 ... 800kV Massenseparator Beschleunigungskammer Sgezahngenerator, X-Y Scan Target Kammer

Ad 4: Ad 5: Ad 6: Ad 7:

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Ionenimplantation: Implanter

Quelle: S. M. Sze VLSI Technology, John Wiley&Sons

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3 Chipherstellung: Dotiertechniken
Ionenimplantation: unerwnschte Effekte
Stren Dosis und Gleichfrmigkeit

Ladungsaustausch Sekundrelektronen Absputtern von der Blende Absputtern vom Target Oberflchenkontamination elektrische Aufladung (z.B. von isolierenden Schichten)

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Ionenimplantation: Einflsse auf Medium
Unterscheidung nach Art des Mediums (Substrates)
amorphes Medium
Ion erleidet Streuung im Medium Weg charakterisiert durch: totaler Weg R projected range RP statistische Reichweitenstreuung )RP senkrecht z. Einfallsrichtung )R (lateral struggle) Gaussscher Verlauf des Profils

mono-kristallines Substrat
Channelling Gaussscher Verlauf des Profils Strahlenschden Restaurierung des Kristallgitters

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3 Chipherstellung: Dotiertechniken
Ionenimplantation: Einflsse auf Medium

Quelle: S. M. Sze VLSI Technology, John Wiley&Sons

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3 Chipherstellung: Dotiertechniken
Ionenimplantation: Einflsse auf Medium
Einfluss des lateral struggle an einer Maskenkante

Quelle: S. M. Sze VLSI Technology, John Wiley&Sons

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3 Chipherstellung: Dotiertechniken
Ionenimplantation: Einflsse auf Medium
Profilverlauf in mono-kristallinem Medium in Abhngigkeit von der Ionen-Einfall-Energie

Quelle: S. M. Sze VLSI Technology, John Wiley&Sons

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3 Chipherstellung: Dotiertechniken
Ionenimplantation: Einflsse auf Medium

Quelle: S. M. Sze VLSI Technology, John Wiley&Sons

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3 Chipherstellung: Dotiertechniken
Ionenimplantation: Einflsse auf Medium
Strahlenschden
schwere bzw. leichte Ionen verursachen unterschiedliche Strahlenschden Leerstellen Versetzungen Amorphisierung

Restaurierung
Ausheilen der Strahlenschden elektrische Aktivierung des implantierten Ions praktische Durchfhrung

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3 Chipherstellung: Dotiertechniken
Ionenimplantation: Bewertung

sehr genau einstellbare Dotierungskonzentration Einstellbarkeit des Dotierungsprofils ber Einschussenergie und Dosis steilere Profilflanken mglich als bei Diffusion einfache Maskierung (Fotolack, Oxid, Metalle ...) Implantationsvorgang schneller als Diffusion (t in sec ... min) hohe Reinheit des Implantats

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3 Chipherstellung: Dotiertechniken
Kernumwandlung: physikalischer Vorgang
Silizium-Isotope: 28Si, 29Si, 30Si nach Bestrahlung mit thermischen Neutronen: 29Si, 30Si, 31Si : davon sind 29Si, 30Si stabil ist radioaktiv, nach $-Zerfall entsteht 31P 30Si (n,() 31Si 31P + $2,6 h
31Si

wg kurzer Halbwertzeit von 31Si ist Radioaktivitt nach 3 Tagen abgeklungen 32P hat wesentlich krzere Halbwertzeit

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3 Chipherstellung: Dotiertechniken
Kernumwandlung: physikalischer Vorgang

Erzielbare Si-Menge Verweildauer in Reaktor

Erzielbare Homogenitt Der Dotierung


Quelle: I. Ruge, H. Mader Halbleitertechnologie, Serie Halbleiterelektronik Serie 4 Springer Verlag

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3 Chipherstellung: Dotiertechniken
Abschlieende Bewertung
Diffusion
thermisch bedingter Ausgleichsvorgang abhngig von der Chemie (Lslichkeiten von Stoffen) Dotierungsprofile haben zwangslufig Maximum an der Oberflche nur Gauss- oder erf-Profil mglich eingeengte Variationsmglichkeiten (hins. Tiefe und Gesamtkonzentration) steigende Strstellenkonzentration bei Umdotierungen Anzahl der Umdotierungen begrenzt (wg. Lslichkeit) hohe Temperaturbelastung lange Prozedauer

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3 Chipherstellung: Dotiertechniken
Abschlieende Bewertung
Ionenimplantation
Einschuss von Teilchen Nichtgleichgewichtsprozess Reichweite, Anzahl d. eingeschossenen Ionen, Temper-Zyklen bestimmen Dotierung, Profil u. Aktivierung Maximum des Profils (Gauss) im Inneren mglich fast jede Profilform einstellbar, auch Doppelprofile steilere Profile erzielbar, da mit niedrigeren Temperaturen gearbeitet wird laterale Profilverteilung kleiner berlagerung mehrerer Profile ohne Umdotierung (Mehrfach-Implantation) hohe Reinheit der Dotierung durch Massenseparator hohe Homogenitt der Dotierung ber Si-Scheibe wirtschaftliches Verfahren
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3 Chipherstellung: Dotiertechniken
Abschlieende Bewertung
Kernumwandlung
nach Neutronenbeschuss Umwandlung von Si in P nur n-Dotierung mglich extreme Homogenitt des Si- Einkristalls erzielbar Dotierung ist nicht selektiv, keine Profile herstellbar sehr teuer, nur fr Spezialanwendungen geeignet

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Kap 3, Folie 33

3 Chipherstellung: Dotiertechniken
How many Ion Implant Steps does a DRAM have?

Quelle: 3. Dresdner Sommerschule Mikroelektronik Dr. Ruf, Dr. Glawischnik, Infineon Technologies

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3 Chipherstellung: Schichten
bersicht

Isolierschichten Epitaxie Chemical Vapor Deposition (CVD) Kathodenzerstubung (Sputtern) LOCOS (Local Oxide on Silicon) andere Materialien

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3 Chipherstellung: Schichten
Isolierschichten: bersicht
Schichtmaterial:
Silizium-Dioxid (SiO2) Silizium-Nitrid (Si3N4)

Zweck:
Maske fr rtlich gezielte Dotierung Dielektrikum Passivierung

Verfahren:
thermische Oxidation CVD Techniken Sputtern (Kathodenstrahlzerstubung)

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Kap 3, Folie 36

3 Chipherstellung: Schichten
Isolierschichten: thermische Oxidation

Quelle: Dr. J.-U. Sachse, Infineon Technologies AG 3. Dresdner Sommerschule Mikroelektronik 2002

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Kap 3, Folie 37

3 Chipherstellung: Schichten
Isolierschichten: thermische Oxidation

Quelle: Dr. J.-U. Sachse, Infineon Technologies AG 3. Dresdner Sommerschule Mikroelektronik 2002

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3 Chipherstellung: Schichten
Isolierschichten: thermische Oxidation
Reaktionsgleichungen und Eigenschaften
Trockene Oxidation
Reaktion: Sifest + O2 gasf. SiO2 fest Eigenschaft: wchst langsamer hhere Dichte hhere Durchbruchfeldstrke

nasse (Dampf-) Oxidation


Reaktion: Sifest + 2H 2O SiO 2 fest + 2H 2

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Kap 3, Folie 39

3 Chipherstellung: Schichten
Isolierschichten: thermische Oxidation
Erzielbare Schichtdicken als Funktion der Oxidationszeit

Quelle: Dr. J.-U. Sachse, Infineon Technologies AG 3. Dresdner Sommerschule Mikroelektronik 2002

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3 Chipherstellung: Schichten
Isolierschichten: thermische Oxidation, Oxidationsofen

Quelle: Dr. J.-U. Sachse, Infineon Technologies AG 3. Dresdner Sommerschule Mikroelektronik 2002

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Kap 3, Folie 41

3 Chipherstellung: Schichten
Isolierschichten: thermische Oxidation, RTP-Anlage

Quelle: Dr. J.-U. Sachse, Infineon Technologies AG 3. Dresdner Sommerschule Mikroelektronik 2002

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Kap 3, Folie 42

3 Chipherstellung: Schichten
Isolierschichten: thermische Oxidation, Vergleich

Quelle: Dr. J.-U. Sachse, Infineon Technologies AG 3. Dresdner Sommerschule Mikroelektronik 2002

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Kap 3, Folie 43

3 Chipherstellung: Schichten
Isolierschichten: Verwendung von Oxidschichten

Dnne Oxide ( 5 ... 100 nm)


Schutzschicht, Diffusionsbarriere, Streuoxid Anpassungsschicht Gate-Oxid

Dicke Oxide (100 nm ... 1 m)


Feldoxid, Isolation Dielektrikum

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Kap 3, Folie 44

3 Chipherstellung: Schichten
Isolierschichten: Verwendung von Oxidschichten

Quelle: Dr. J.-U. Sachse, Infineon Technologies AG 3. Dresdner Sommerschule Mikroelektronik 2002

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Kap 3, Folie 45

3 Chipherstellung: Schichten
Epitaxie: bersicht
Einkristalline Schichten aus der Gasphase (Gasphasenepitaxie)
herstellbare Schichten: Si und GaAs Schichtdicken: 1m bis 100m

Einkristalline Schichten aus der Flssigphase (Flssigphasenepitaxie)


herstellbare Schichten: fast nur III/V-Halbleiter (GaAs) Schichtdicken: einige m

Molekularstrahlepitaxie (MBE)
herstellbare Schichten: berwiegend III/V-Halbleiter (GaAs), Superlattices Schichtdicken: einige Atomlagen

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Kap 3, Folie 46

3 Chipherstellung: Schichten
Epitaxie: Gasphasenepitaxie
Siliziumtetrachlorid-Epitaxie:
SiCl4 + H2 2SiCl2 SiCl2 + 2 HCl Si + SiCl4

Temperatur des Arbeitspunktes: 1150C .. 1250C

Silian-Epitaxie:
2SiH4 2Si + 2H2

Temperatur des Arbeitspunktes: 600C .. 1000C

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Kap 3, Folie 47

3 Chipherstellung: Schichten
Epitaxie: Gasphasenepitaxie
Siliziumtetrachlorid-Epitaxie:

Reaktion reversibel Schichtwachstum und Abtragung mglich Abtragung, wenn HCl-Anteil berwiegt Gastzung auch polykristallines Wachstum mglich gleichzeitige Dotierung (Diboran, Phosphin) Ausdiffusion vom Substrate wg hoher Wachstumstemperatur

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Kap 3, Folie 48

3 Chipherstellung: Schichten
Epitaxie: Gasphasenepitaxie
Silian-Epitaxie:

keine tzende Reaktion Reaktion weitgehend irreversibel deutlich niedrigere Prozesstemperatur einkristallines Wachstum auch auf anderen Substraten mglich (Saphir, Spinell, SiO2 ) (Heteroepitaxie) bei nicht einkristallinem Substrat: polykristallines Wachstum Silan ist sehr gefhrlich Silan-Epitaxie findet breite Anwendung

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Kap 3, Folie 49

3 Chipherstellung: Schichten
Weitere Schichttechnologien: Klassifizierung

Epitaxie

Quelle: 3. Dresdner Sommerschule Mikroelektronik Dr. Jens Hahn, Infineon Technologies

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Kap 3, Folie 50

3 Chipherstellung: Schichten
Weitere Schichttechnologien: Klassifizierung

Quelle: 3. Dresdner Sommerschule Mikroelektronik Dr. Mirko Vogt, Infineon Technologies

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Kap 3, Folie 51

3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD)
Verfahren basiert auf thermischer Zersetzung chem. Verbindungen ...
Substratoberflche zeigt katalytische Wirkung

... oder luft in einem Plasmaprozess ab


Glimmentladung RF Entladung

Verschiedene technische Verfahren bekannt:


Plasma-Enhanced CVD (PE-CVD) Low-Pressure CVD (LP-CVD) Physical Vapor Deposition (PCD)

Herstellbare Schichten:
Silizium-Dioxid Siliziumnitrid Polysilizium Metalle (W, Al, Cu) Silizide

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Kap 3, Folie 52

3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD)

Quelle: 3. Dresdner Sommerschule Mikroelektronik Dr. Mirko Vogt, Infineon Technologies

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Kap 3, Folie 53

3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD): Groth Rate Limitations

Quelle: 3. Dresdner Sommerschule Mikroelektronik Dr. Mirko Vogt, Infineon Technologies

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Kap 3, Folie 54

3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD): Anwendungen

Quelle: 3. Dresdner Sommerschule Mikroelektronik Dr. Mirko Vogt, Infineon Technologies

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Kap 3, Folie 55

3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD): Anwendungen

Quelle: 3. Dresdner Sommerschule Mikroelektronik Dr. Mirko Vogt, Infineon Technologies

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Kap 3, Folie 56

3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD): Anwendungen

Quelle: 3. Dresdner Sommerschule Mikroelektronik Dr. Mirko Vogt, Infineon Technologies

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Kap 3, Folie 57

3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD): Equipment

Quelle: 3. Dresdner Sommerschule Mikroelektronik Dr. Mirko Vogt, Infineon Technologies

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Kap 3, Folie 58

3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD): Equipment

Quelle: 3. Dresdner Sommerschule Mikroelektronik Dr. Mirko Vogt, Infineon Technologies

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Kap 3, Folie 59

3 Chipherstellung: Schichten
Kathodenstrahlzerstubung (Sputtern)

Quelle: 3. Dresdner Sommerschule Mikroelektronik Dr. Mirko Vogt, Infineon Technologies

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Kap 3, Folie 60

3 Chipherstellung: Schichten
Kathodenstrahlzerstubung (Sputtern)
Inertes (passives) Sputtern
Abzuscheidendes Material liegt als Targetmaterial vor Trgergas: Ar zerstubtes Targetmaterial schlgt sich Molekllagen-weise auf Substrat nieder

Reaktives Sputtern
chemische Reaktion zwischen zerstubtem Material und Moleklen im Gasraum Trgergas (Ar) und Reaktionsgas z.B. Al als Target-Material, O2 als Reaktionsgas, Schicht: Al2O3

Technische Realisierung: RF-Sputtern


im Hochfrequenzfeld (13,56 MHz) entsteht Plasma nach der Zndung entstehen mehr Elektronen als Ionen Ionen folgen nicht dem HF-Feld, treffen beschleunigt auf Target sowohl elektrisch leitende oder isolierende Target-Materialien mglich

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Kap 3, Folie 61

3 Chipherstellung: Schichten
Local Oxide on Silicon (LOCOS)

a) partly countersunk oxid into the silicon

b) flat LOCOC Structure c) mesa structure

Quelle: J. A. Appels Philips Res. Rep. 25, p. 118, 1970

a)

b)

c)
Kap 3, Folie 62

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3 Chipherstellung: Schichten
Local Oxide on Silicon (LOCOS): Bipolartransistor

Si-Inseln von SiO2 umgeben flache Oberflchen erreichbar auf SiO2 lassen sich weitere Strukturen bauen Verringerung der Kapazitten Grundstruktur fr Bipolartransistoren und FETs Erhhung der Schaltgeschwindigkeit

Quelle: J. A. Appels Philips Res. Rep. 26, p. 166, 1971

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Kap 3, Folie 63

3 Chipherstellung: Strukturierung

Fotolithographie
Grundlagen der Fotolithographie Lack-Technologie Projektionsbelichtung

tztechnologien
nass-chemische tzen reaktives tzen (RIE)

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Kap 3, Folie 64

3 Chipherstellung: Strukturierung
Fotolithographie: bersicht

Lacktechniken
single/multilayer resist resist processing

Masken

Belichtung
Stepper Prinzip optisches Konzept Lichtquellen

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 65

3 Chipherstellung: Strukturierung
Fotolithographie: bersicht

Quelle: 4. Dresdner Sommerschule Mikroelektronik, 2003 Dr. Markus Dilger, AMTC GmbH & Co, KG

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Kap 3, Folie 66

3 Chipherstellung: Strukturierung
Fotolithographie: bersicht

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

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Kap 3, Folie 67

3 Chipherstellung: Strukturierung
Fotolithographie: bersicht

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

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Kap 3, Folie 68

3 Chipherstellung: Strukturierung
Fotolithographie: bersicht

Maske

Fotolack Wafer Zu strukturierende Schicht


Quelle: 4. Dresdner Sommerschule Mikroelektronik, 2003 Thomas Zell, Infineon Technologies

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Kap 3, Folie 69

3 Chipherstellung: Strukturierung
Fotolithographie: Fotolack-Typen

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

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Kap 3, Folie 70

3 Chipherstellung: Strukturierung
Fotolithographie: Fotolack-Prozessfhrung

Increases resist adhesion spinning on resist film stabilizes resist film stabilizes resist film Allows diffusion of photoactive compounds structurization of the resist Increases etch resistitity

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

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Kap 3, Folie 71

3 Chipherstellung: Strukturierung
Fotolithographie: Fotolack-Prozessfhrung
During resist processing: Temperature Control : "0,2C Humidity Control: "0,5%

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

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Kap 3, Folie 72

3 Chipherstellung: Strukturierung
Fotolithographie: Fotolack-Eigenschaften

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

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Kap 3, Folie 73

3 Chipherstellung: Strukturierung
Fotolithographie: Fotolack-Interferenzphnomene

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

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Kap 3, Folie 74

3 Chipherstellung: Strukturierung
Fotolithographie: Fotolack -Interferenzphnomene

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

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Kap 3, Folie 75

3 Chipherstellung: Strukturierung
Fotolithographie: Maskenherstellung

Quelle: 4. Dresdner Sommerschule Mikroelektronik, 2003 Dr. Markus Dilger, AMTC GmbH

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Kap 3, Folie 76

3 Chipherstellung: Strukturierung
Fotolithographie: Maskenherstellung

Quelle: 4. Dresdner Sommerschule Mikroelektronik, 2003 Dr. Markus Dilger, AMTC GmbH

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Kap 3, Folie 77

3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung

verkleinernde Abbildung des Maskenbildes

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

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Kap 3, Folie 78

3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung

Quelle: 4. Dresdner Sommerschule Mikroelektronik, 2003 Dr. Markus Dilger, AMTC GmbH

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Kap 3, Folie 79

3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

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Kap 3, Folie 80

3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

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Kap 3, Folie 81

3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 82

3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 83

3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 84

3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

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Kap 3, Folie 85

3 Chipherstellung: Strukturierung
Fotolithographie: Abbildungsfehler

Quelle: 4. Dresdner Sommerschule Mikroelektronik, 2003 Thomas Zell, Infineon Technologies

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 86

3 Chipherstellung: Strukturierung
Fotolithographie: Abbildungsfehler

Quelle: 4. Dresdner Sommerschule Mikroelektronik, 2003 Thomas Zell, Infineon Technologies

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 87

3 Chipherstellung: Strukturierung
Fotolithographie: Belichtungsmaschine

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Thomas Zell, Infineon Technologies

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Kap 3, Folie 88

3 Chipherstellung: Strukturierung
tztechnologien: bersicht Unterscheide: isotropes tzen - anisotropes tzen nass-chemisches tzen - Trockentzen Nasschemisches tzen wirkt i.a. isotrop Trockentzen kann anisotrop sowie isotrop durchgefhrt werden mit Methoden des reaktiven Ionentzens durchgefhrt

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Kap 3, Folie 89

3 Chipherstellung: Strukturierung
tztechnologien: Nasschemische tzen

Quelle: I. Ruge, H. Mader Halbleitertechnologie, Serie Halbleiterelektronik Serie 4 Springer Verlag

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Kap 3, Folie 90

3 Chipherstellung: Strukturierung
tztechnologien: Dry Etch

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Stephan Wege, Infineon Technologies

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Kap 3, Folie 91

3 Chipherstellung: Strukturierung
tztechnologien: Dry Etch

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Stephan Wege, Infineon Technologies

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Kap 3, Folie 92

3 Chipherstellung: Strukturierung
tztechnologien: Dry Etch

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Stephan Wege, Infineon Technologies

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Kap 3, Folie 93

3 Chipherstellung: Strukturierung
tztechnologien: Dry Etch

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Stephan Wege, Infineon Technologies

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Kap 3, Folie 94

3 Chipherstellung: Strukturierung
tztechnologien: Dry Etch

Quelle: I. Ruge, H. Mader Halbleitertechnologie, Serie Halbleiterelektronik Serie 4 Springer Verlag

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Kap 3, Folie 95

3 Chipherstellung: Strukturierung
tztechnologien: Dry Etch

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Stephan Wege, Infineon Technologies

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Kap 3, Folie 96

3 Chipherstellung: Strukturierung
tztechnologien: Dry Etch

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Stephan Wege, Infineon Technologies

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Kap 3, Folie 97

3 Chipherstellung: Strukturierung
tztechnologien: Dry Etch

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Stephan Wege, Infineon Technologies

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 98

3 Chipherstellung: Strukturierung
tztechnologien: Dry Etch

Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002 Stephan Wege, Infineon Technologies

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Kap 3, Folie 99

3 Chipherstellung: Produktivitt
How to handle Hydra: Productivity increase

Quelle: Thomas Leitermann, Infineon Technologies

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Kap 3, Folie 100

3 Chipherstellung: Produktivitt
How to handle Hydra: fundamental departments

Quelle: Thomas Leitermann, Infineon Technologies

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Kap 3, Folie 101

3 Chipherstellung: Produktivitt
How to handle Hydra: who works in production

Quelle: Thomas Leitermann, Infineon Technologies

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Kap 3, Folie 102

3 Chipherstellung: Produktivitt
How to handle Hydra: shift model

Quelle: Thomas Leitermann, Infineon Technologies

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Kap 3, Folie 103

3 Chipherstellung: Produktivitt
How to handle Hydra: training

Quelle: Thomas Leitermann, Infineon Technologies

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Kap 3, Folie 104

3 Chipherstellung: Produktivitt
How to handle Hydra: training elements

Quelle: Thomas Leitermann, Infineon Technologies

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Kap 3, Folie 105

3 Chipherstellung: Produktivitt
How to handle Hydra: fab facilities

Quelle: Thomas Leitermann, Infineon Technologies

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Kap 3, Folie 106

3 Chipherstellung: Produktivitt
How to handle Hydra: SMIF Concept

Quelle: Thomas Leitermann, Infineon Technologies

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Kap 3, Folie 107

3 Chipherstellung: Produktivitt
How to handle Hydra: Open versus SMIF

Quelle: Thomas Leitermann, Infineon Technologies

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Kap 3, Folie 108

3 Chipherstellung: Produktivitt
How to handle Hydra: CR Concept

Quelle: Thomas Leitermann, Infineon Technologies

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 109

3 Chipherstellung: Produktivitt
How to handle Hydra: CR Operating Data

Quelle: Thomas Leitermann, Infineon Technologies

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 110

3 Chipherstellung: Produktivitt
How to handle Hydra: Wafer Transport System

Quelle: Thomas Leitermann, Infineon Technologies

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 111

3 Chipherstellung: Produktivitt
How to handle Hydra: Wafer Transport System contd

Quelle: Thomas Leitermann, Infineon Technologies

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 112

3 Chipherstellung: Produktivitt
How to handle Hydra: 300mm Wafer Transport System

Quelle: Thomas Leitermann, Infineon Technologies

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Kap 3, Folie 113

3 Chipherstellung: Produktivitt
Design for Manufactoring: from idea to chip

Quelle: Uwe Gbler, Infineon Technologies AG

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 114

3 Chipherstellung: Produktivitt
Design for Manufactoring: Yield

Quelle: Uwe Gbler, Infineon Technologies AG

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 115

3 Chipherstellung: Produktivitt
Design for Manufactoring: Benchmark

Quelle: Uwe Gbler, Infineon Technologies AG

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 116

3 Chipherstellung: Produktivitt
Design for Manufactoring: Yield Learning

Quelle: Uwe Gbler, Infineon Technologies AG

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 117

3 Chipherstellung: Produktivitt
Design for Manufactoring: Product coast vs lifetime

Quelle: Uwe Gbler, Infineon Technologies AG

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 118

3 Chipherstellung: Produktivitt
Design for Manufactoring: Yield potential

Quelle: Uwe Gbler, Infineon Technologies AG

Mikroelektronik zwischen Wirtschaftlichkeit und Technik SS 2010 Prof. Dr. H. Gesch

Kap 3, Folie 119

3 Chipherstellung: Produktivitt
Design for Manufactoring: key activities

Quelle: Uwe Gbler, Infineon Technologies AG

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Kap 3, Folie 120