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MIN-Fakultt Department Informatik

Universitt Hamburg
1.4 Mikroelektronik - Verfahren zur Chipherstellung 18.145 RAM

Technologien
Technologien zur Erstellung von Halbleiterstrukturen Epitaxie: Aufwachsen von Schichten Oxidation von Siliziumoberchen: SiO2 als Isolator Strukturerzeugung durch Lithograe Dotierung des Kristalls durch Ionenimplantation oder Diusion tzprozesse: Abtragen von Schichten

[WE94]
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Epitaxie
Aufwachsen von Schichten an der Oberche des Einkristalls durch chemische oder physikalische Prozesse

Homoepitaxie: Schicht und Substrat aus gleichem Material Heteroepitaxie: unterschiedliche Materialien

Spannungen und Versetzungen im Kristall durch verschiedene Gitterkonstanten


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Epitaxie (cont.)
Unterschiedliche Verfahren Quellen und Transportmechanismen

als Homoepitaxie: Aufwachsen von schwach dotiertem Silizium (p , n ) auf dem Wafer

Flssigphasenepitaxie / LPE (Liquid-Phase Epitaxy): Abscheidung aus einer Flssigkeit, einer Schmelze

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Epitaxie (cont.)

Chemische Gasphasenabscheidung / CVD (Chemical Vapor Deposition): Chemische Reaktion mit, bzw. Abscheidung aus einem Gas Chipherstellung

Siliziumdioxid polykristallines Si Siliziumnitrid

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Epitaxie (cont.)

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Epitaxie (cont.)

Physikalische Gasphasenabscheidung / PVD (Physical Vapor Deposotion): Kondensation von Materialdampf Chipherstellung

Metallisierung mit Al , Cu

Oberbegri fr unterschiedlichste Verfahren je nach Art der Verdampfung, des Materialtransports. . .


thermisches Verdampfen Elektronenstrahlverdampfen Sputtern (Zerstuben) Molekularstrahlepitaxie

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Epitaxie (cont.)
Elektronenstrahlverdampfen fr die Metallisierung

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Epitaxie (cont.)
Thermisches Verdampfen

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Epitaxie (cont.)
Sputtern

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Epitaxie (cont.)
Molekularstrahlepitaxie (MBE Molecular Beam Epitaxie)

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Oxidation

Thermische Oxidation

Verfahren trocken Si + O2 SiO2 1000-1200 40-210 hoch wenige Gateoxid

nass Si + 2H2 O SiO2 + 2H2 900-1100 240-900 niedrig vermehrt Feldoxid (Dickoxid)

Temperatur [ C] Oxidation [nm/h] Dichte Oxidladungen

H2 O2 Verbrennung: hohes Schichtwachstum, wenig Oxidladungen

verbraucht Silizium aus dem Substrat

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Oxidation (cont.)

Ofen fr die thermische Oxidation

Abscheideverfahren

Sputter-Beschichtung, Silan-Pyrolyse,. . . dem Prozess muss Silizium zugefhrt werden

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Lithograe
bertragung von Strukturen durch einen Belichtungsprozess 1. Lack Auftragen (Aufschleudern)

Positivlacke: hohe Ausung

MOS

Negativlacke: robust, thermisch stabil

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Lithograe (cont.)
2. Belichten

Maskenverfahren: 1:1 Belichtung, Step-Verfahren UV-Lichtquelle Struktur direkt schreiben: Elektronen- / Ionenstrahl andere Verfahren: Rntgenstrahl- / EUV-Lithograe je nach Lack verschiedene chemische Reaktionsschritte Hrtung durch Temparatur

3. Entwickeln, Hrten, Lack entfernen


. . . weitere Schritte des Planarprozess

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Lithograe (cont.)
Herstellung der Masken: fotochemischer Prozess, der Chromstrukturen auf einer Quarzplatte erzeugt Pattern-Generator belichtet Quarzplatte

Abbildung mechanischer Blenden Licht aus Laser-Blitzquellen direkte Belichtung mit Elektronenstrahl Ergebnis: Maske eines Chips im Mastab 5:1 Reticle wiederholte Abbildung und Verkleinerung Ergebnis: Maske eines Wafers

Step-and-Repeat Verfahren erzeugen die Wafermaske


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Lithograe (cont.)
Laser Patterngenerator

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Lithograe (cont.)
Elektronenstrahlschreiber

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Lithograe (cont.)
Maske: Substrat mit Chromstruktur

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Lithograe (cont.)
optische Lithograeverfahren 1:1 Belichtung: Maskeninhalt entspricht Wafer
+ kostengnstig, hoher Durchsatz Justierprobleme bei Scheibenverzug Vakuumkontakt

Ausung: < 0,6 m Defektdichte: hoch, mechanische Beschdigung Abstand: 10-30 m Ausung: 2-3 m Defektdichte: gering Ausung: < 0,8 m Defektdichte: gering
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Abstandsbelichtung

Projektionsbelichtung: direkte Abbildung oder ber Wafer-Scan


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Lithograe (cont.)

Step-Verfahren: Maskeninhalt entspricht Chip


+ Ausung, Justierung Durchsatz

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Lithograe (cont.)

Step-and-Repeat

Step-Scan

Abbildungsmastab: 1:1 bis 1:5


Ausung: 0,6 m bis < 0,1 m (1:5) Defektdichte: sehr gering Positioniergenauigkeit Temperaturausgleich Kosten: mehrere Mio.

extrem aufwndige Anlagen


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Lithograe (cont.)
Waferstepper

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Lithograe (cont.)
Probleme der optischen Lithograe

Ausung abhngig von der Wellenlnge 1 : Wellenlnge a= k NA k1 : f(Kohrenzgrad des Lichts, optische Eigenschaften) NA : numerische Apertur a 0, 5m ( = 400nm) Tiefenschrfe abhngig von der Wellenlnge k2 DOF = NA 2 DOF 800nm ( = 400nm)

kleinere Wellenlnge = hhere Ausung geringere Tiefenschrfe Beugungs- / Reexionseekte


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Lithograe (cont.)

Optimierungen

kurzwelliges Licht, bis 193 nm Phaseneekte ausnutzen: Phase-Shifting Masken Strukturgren kleiner als Lichtwellenlnge nichtaxiale Belichtung Mehrlagen-Resist: mehrlagiger Aufbau der Fotoschicht

Glttung der Oberche reexionsvermindernde Schichten

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Lithograe (cont.)

Intel: Lithography Roadmap

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Lithograe (cont.)
weitere Lithograeverfahren Rntgenstrahlbelichtung
+ Ausung Strahlungsquelle (Synchrotronstrahlung), Maskenmaterial (Gold)

Elektronenstrahlschreiben
fr Kleinstserien: Prototypenfertigung + Ausung, keine Masken Durchsatz

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Lithograe (cont.)

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Lithograe (cont.)

Ionenstrahlbelichtung
+ Ausung, keine Masken Durchsatz

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Lithograe (cont.)

Extrem UV Scanner (EUV)


reektive Masken zuknftige Technologie (Planung Intel: 32nm in 2009)

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Lithograe (cont.)

Intel EUV-Testanlage

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Dotierung
Fremdatome in den Siliziumkristall einbringen Diusion

Diusionsofen hnlich CVS-Reaktor gaufrmiges Dotierungsprol Konzentration der Dotieratome nimmt ab

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Dotierung (cont.)

Ionenimplantation

Beschuss mit Ionen Beschleunigung der Ionen im elektrischen Feld ber die Energie der Ionen kann die Eindringtiefe sehr genau eingestellt werden Temperung notwendig: Erhitzen des Einkristalls zur Neuorganisation des Kristallgitters

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Dotierung (cont.)
Ionenimplantation

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tztechnik

Verfahren

nasschemisch: mit ssiger Sure Plasma- / Barreltzen: reaktive Radikale durch Gasentladung Reaktives Ionentzen Sputtertzen: rein physikalisches Verfahren
vl vv

tzprole: A = 1

lateral/vertical

isotrop: gleichmig in alle Richtungen Mikroelektronik anisotrop: mit Vorzugsrichtung Mikromechanik Abhngig von: Verfahren, tzmittel, Kristallorientierung. . .

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tztechnik (cont.)
tzlsung fr dnne Schichten (Mikroelektronik)

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Planarprozess

Der zentrale Ablauf bei der Herstellung von Mikroelektronik Ermglicht die gleichzeitige Fertigung aller Komponenten auf dem Wafer Schritte
1. Vorbereiten / Beschichten des Wafers: CVD, Aufdampfen, Sputtern. . . 2. Strukturieren durch Lithograe 3. bertragen der Strukturen durch tzprozesse 4. Modikation des Materials: Dotierung, Oxidation 5. Vorbereitung fr die nchsten Prozessschritte. . .

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Planarprozess (cont.)

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Planarprozess (cont.)
n+ -Dotierung eines n-Kanal Transistors 1. p-dotiertes Substrat oxidieren 2. Fotolack aufschleudern

3. Fotolithograe Struktur der Maske bertragen


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Planarprozess (cont.)

4. Entwickeln 5. Fotolack entfernen

6. tzen des nicht geschtzten SiO2 z.B. mit gepuerter Flusssure

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Planarprozess (cont.)

7. Entfernen des Lacks Die Struktur ist in SiO2 bertragen

8. Dotierungsschritt: Diusion von Phosphor in nicht durch SiO2 abgedecktes Substrat

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Planarprozess (cont.)
8. Maskieroxid entfernen fertig. . . Je nach Art des MOS-Prozesses und der verwendeten Technologie wird der oben skizzierte Planar-Prozess bis zu 20 mal durchlaufen:

fr Dotierungen fr Metallisierungen fr Kontakte

A. Mder

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1.5 Mikroelektronik - Prozesse und Logikschaltungen 18.145 RAM

Schaltungstechniken / Logikfamilien
Abhngig von der Schaltungstechnik werden unterschiedliche Logikfamilien unterschieden. Bipolar-Schaltungen: RTL, DTL, TTL, I2 L, ECL
nur noch fr spezielle Anwendungszwecke: Schnittstellen. . . stromgesteuert hhere Leistungsaufnahme kaum taktabhngig

MOS-Schaltungen:

NMOS, CMOS, BiCMOS

Rechnertechnologie: CMOS spannungsgesteuert geringer statischer Verbrauch Gate-Kapazitten umladen taktabhngig !!! geringer Flchenbedarf

Aktuelle MOS-Schaltungstechniken werden spter detailliert beschrieben hier kurz die Bipolar-Logikfamilien (historisch)
A. Mder 85

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Schaltungstechniken / Logikfamilien (cont.)


RTL Resistor-Transistor Logic: Inverter, NAND, NOR Widerstnde verknpfen, Verstrkung mit Transistoren in den 50er Jahren von TI entwickelt erste Apollo Technik

A. Mder

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Schaltungstechniken / Logikfamilien (cont.)


DTL Diode-Transistor Logic: Inverter, NAND Dioden verknpfen, Verstrkung mit Transistoren Anfang der 60er Jahre

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Schaltungstechniken / Logikfamilien (cont.)


TTL Transistor-Transistor Logic: Inverter, NAND DTL Nachfolger: multi-Emitter Transistoren statt Dioden

ab 62, Boom bis 90er Jahre erste Serien Bauteile: 7400-Serie TI quasi-Standard Anwendungen: glue-Logic, Mini- und Mikrocomputer (DEC, Data General, HP)

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Schaltungstechniken / Logikfamilien (cont.)

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Schaltungstechniken / Logikfamilien (cont.)


I2 L Integrated Injection Logic: NAND (a b) Logic ensteht durch wired-or mehrerer Ausgnge

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Schaltungstechniken / Logikfamilien (cont.)


ECL Emitter Coupled Logic: Inv. + Buf., OR + NOR Dierenzverstrker, konstanter Stromuss Leistungsaufnahme Transistoren nicht im Sttigungsbereich Geschwindigkeit Ausgnge normal und negiert mglich frher: ALUs von Grorechnern

A. Mder

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Schaltungstechniken / Logikfamilien (cont.)

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MOS-Transistoren
Theorie der MOS-Transistoren

UGS < UP ; 0 UDS ID = 0

Sperren

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MOS-Transistoren (cont.)

UGS UP ; 0 UDS UGS UP ID =


W [(UGS 0 LD

Leiten, normaler Kanal


1 2 2 UDS ]

UP )UDS )2

UGS > UP ; UDS UGS UP ID =


W 1 0 LD 2 (UGS

Leiten, Kanalabschnrung

UP

Kennlinienfeld
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MOS-Transistoren (cont.)
Abstraktion fr digitale Schaltungen

n-Kanal Transistor

Elektronenleitung UGS > UP : Source an Gnd, positive Spannungen Gate Transistor Gnd 0 sperrt Vdd 1 leitet Lcherleitung UGS < UP : Source an Vdd, negative Spannungen Gate Transistor Gnd 0 leitet Vdd 1 sperrt
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p-Kanal Transistor

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1.5 Mikroelektronik - Prozesse und Logikschaltungen 18.145 RAM

NMOS-Schaltungen
Beispiel: Inverter
vdd R a a

Funktionsweise

gnd

Hochohmiger Widerstand R RT .on RR RT .o Eingang Transistor Ausgang a = 0 sperrt ber R mit Vdd verbunden = 1 a = 1 leitet ber T mit Gnd verbunden = 0
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A. Mder

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NMOS-Schaltungen (cont.)

Ausgang treibt Gate-Anschlsse nachfolgender Gatter kapazitive Last schnelles Entladen ber RT .on langsames Laden ber RR Querstrom bei eingeschaltetem Gatter I = RT .Vdd on +RR
vdd R a a gnd

A. Mder

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