DISPOSITIVOS ELECTRONICOS

Profesor: Duvn Fernando Garca Cedeo

Universidad del Valle Facultad de Ingeniera Escuela de Ingeniera Elctrica y Electrnica EIEE Grupo de Arquitecturas Digitales y Microelectrnica GADYM

Transistores de Efecto de Campo

Los transistores de efecto de campo son unos dispositivos que dependen, en cuanto al control de corriente, de un campo elctrico. Hay dos tipos de transistores de efecto de campo:
Los transistores de efecto de campo de unin (JFET, o simplemente FET ) Los transistores de efecto de campo de puerta aislada (IGFET), o mas comnmente denominados transistores de metal-oxido-semiconductor (MOS, MOST o MOSFET)

Transistores de Efecto de Campo

Los transistores de efecto de campo difieren de los transistores bipolares de unin en las siguientes importantes caractersticas:
1. Su funcionamiento depende nicamente de la circulacin de portadores mayoritarios. Es pues un dispositivo unipolar (un solo tipo de portador). 2. Es mas simple de fabricar y ocupa menos espacio en forma integrada. 3. Tiene una gran impedancia de entrada, normalmente de muchos megaohms. 4. Tiene menos ruidos que un transistor bipolar. 5. No tiene tensin de compensacin cuando la corriente de drenado es cero, y por tanto es un excelente recortador de seal.

La principal desventaja de los FET es su relativamente pequeo producto de ganancia por anchura de banda, en comparacin con el que se puede obtener con un transistor convencional. La principal aplicacin de los MOSFET es en sistemas LSI.

Transistores de Unin de Efecto de Campo

Se construyen dos contactos hmicos en los dos extremos de una barra de semiconductor del tipo n o p (denominndose FET de canal n o p). Se hace circular una corriente a lo largo de la barra conectando una tensin de alimentacin entre sus extremos. Esta corriente esta constituida por portadores mayoritarios, en el caso de un FET de canal n se esta hablando de electrones.

Estructura bsica de un JFET de canal n

Transistores de Unin de Efecto de Campo

Fuente: la fuente S es el terminal a travs del cual los portadores mayoritarios entran en la barra. La corriente convencional que entra en la barra por S se designa IS. Drenaje: el drenaje D es el terminal por el cual los portadores mayoritarios salen de la barra. La corriente convencional que entra por D, se denomina ID. Puerta: en los dos lados de la barra tipo n se ha formado una regin fuertemente drogada de impurezas aceptadoras (p+) y se denominan puertas G. La corriente convencional que entra por G se denomina IG. Canal: la regin de material tipo n entre las dos regiones de puerta es el canal a travs del cual los portadores mayoritarios se mueven de S a D.

Transistores de Unin de Efecto de Campo

Funcionamiento del FET: es necesario recordar que en los dos lados de la unin p-n polarizada en sentido inverso (regin de transicin), hay regiones de carga espacial. Los portadores de corriente se difunden a travs de la unin, dejando tan solo iones positivos no neutralizados en el lado n e iones negativos en el lado p. Las lneas del campo elctrico parten de los iones positivos y terminan en los negativos, siendo el origen de la cada de tensin en la unin. Cuando la polarizacin inversa aumenta, tambin lo hace la anchura de la regin de cargas inmviles no neutralizadas.

Transistores de Unin de Efecto de Campo

La conductividad de esta regin es prcticamente cero, debido a la inexistencia de portadores de corriente. Por lo tanto la anchura del canal va decreciendo progresivamente a medida que aumenta la polarizacin inversa. En consecuencia para una tensin drenaje-fuente, la corriente de drenaje ser funcin de la tensin de polarizacin inversa de la unin de puerta. El control de la corriente es el efecto de la extensin del campo asociado con la regin de cargas no neutralizadas al incrementarse la polarizacin inversa.

Transistores de Unin de Efecto de Campo

Smbolo del circuito para un FET de canal n, ID y VDS son positivas y VGS negativa.

Caractersticas estticas de los FET: en la figura anterior se muestra el circuito, smbolo y polaridad convencionales de un FET. La direccin de la flecha en la puerta de la unin FET indica la direccin en que fluira la corriente si la unin de puerta estuviera polarizada en sentido directo.

Transistores de Unin de Efecto de Campo

Las caractersticas de drenaje de un FET de canal n se muestran a continuacin dando ID en funcin de VDS con VGS como parmetro. Consideremos inicialmente VGS=0, para ID=0, el canal entre las uniones de puerta esta completamente abierto. Para una pequea tensin aplicada VDS el dispositivo se comportara como un simple semiconductor tipo n, y la corriente aumentara linealmente con VDS.

Caractersticas de drenaje en fuente comn de un transistor de efecto de campo de canal n.

Transistores de Unin de Efecto de Campo

Con el aumento de la corriente, la cada hmica de potencial entre fuente y la regin del canal polariza inversamente la unin, y la porcin conductora del canal empieza a contraerse. Debido a la cada hmica propia a lo largo de todo el canal, la contraccin no es uniforme, sino que es mas pronunciada a mayores distancias de la fuente. Finalmente se alcanza una tensin VDS para la cual el canal se contrae totalmente. Esta es la tensin en la que la corriente ID se empieza a aproximar a un valor constante. No es posible, en principio, cerrar completamente el canal y con ello reducir la corriente ID a cero.

Transistores de Unin de Efecto de Campo

Todas las curvas caractersticas tienen una regin hmica para pequeos valores de VDS, en donde ID es proporcional a VDS. Tambin tienen todas ellas una regin a corriente constante para valores grandes de VDS, en las cuales ID responde muy poco a VDS. Si ahora se aplica una tensin en puerta VGS para dar lugar a una tensin inversa adicional, la contraccin tiene lugar con menores valores de VDS, y la corriente mxima de drenaje ser menor. Si por el contrario VGS es positivo, correspondiente a una polarizacin en sentido directo, la contraccin tiene lugar a mayores valores de VDS, incrementndose la corriente mxima de drenaje.

Transistores de Unin de Efecto de Campo

La mxima tensin que puede aplicarse entre dos terminales cualesquiera del FET, es la menor tensin a la que se provoca la ruptura por avalancha a travs de la unin de puerta. En la figura de las caractersticas se ve que la avalancha tiene lugar a un menor valor de VDS cuando la puerta esta polarizada en sentido inverso, que cuando VGS=0, esto sucede porque la tensin de polarizacin inversa de puerta se aade a la tensin de drenaje, y por tanto aumenta la tensin efectiva a travs de la unin de puerta. Adicionalmente cualquiera de los dos extremos del FET se puede emplear como fuente.

Transistores de Unin de Efecto de Campo

Estructura prctica del FET: la estructura mostrada en la primer figura no es prctica, ya que implica dificultades en la difusin de impurezas en ambos lados de la oblea del semiconductor. A continuacin se muestra la geometra de un FET de unin cuya difusin se realiza en un solo lado. El sustrato es de tipo p, en el que se ha hecho crecer epitaxialmente un canal de tipo n, seguidamente se difunde una puerta tipo p en el canal tipo n. Este sustrato puede funcionar como segunda puerta y es de baja resistividad permitiendo que la regin de transicin penetre mas en el canal tipo n.
Geometra de un FET de unin.

Tensin de Contraccin VP
Vamos a calcular la expresin de la tensin inversa de puerta VP que elimina todas las cargas libres del canal. Supongamos que la regin de tipo p esta drogada con NA aceptadores por metro cubico, que la regin de tipo n esta drogada con ND donadores por metro cubico, y que la unin formada es abrupta. Esta suposicin se hace por simplicidad, entonces NA>>ND, y Wp<<Wn, empleando la ecuacin , tenemos, una anchura de la zona de carga espacial, Wn(x)=W(x). A una distancia x de la fuente en la primer figura:

Tensin de Contraccin VP
Si la corriente de drenaje es cero, b(x) y V(x) son independientes de x y b(x)=b. Si en la ecuacin anterior sustituimos b(x)=b=0 y despejamos V, en el supuesto de que |Vo|<<|V|, obtenemos la tensin de contraccin de saturacin Vp, que es la tensin inversa del diodo que elimina todas las cargas libres del canal. Por lo tanto:
Si sustituimos VGS por Vo-V(x) en la primer ecuacin, y empleando la ecuacin anterior, obtenemos: La tensin VGS de la ultima ecuacin representa la polarizacin inversa de la unin de puerta, y es independiente de la distancia a lo largo del canal, si ID=0.

Caractersticas Tensin-Corriente de un JFET

Supongamos, primero, que se aplica una pequea tensin VDS entre drenaje y fuente. La pequea corriente de drenaje resultante ID no tendr entonces efecto apreciable en el perfil del canal. En estas condiciones podemos considerar que la seccin transversal efectiva A del canal es constante en toda su longitud. Por lo tanto, A=2bw, siendo 2b la anchura del canal correspondiente a una corriente de drenaje nula, dada por la ecuacin anterior, para un valor dado de VGS, y w es la dimensin del canal perpendicular a la direccin b.

Caractersticas Tensin-Corriente de un JFET

Puesto que no circula corriente en la regin de transicin, haciendo uso de la ley de Ohm, obtendremos la corriente de drenaje:

Donde L es la longitud del canal. Sustituyendo b de la ecuacin tendremos:

en la ecuacin anterior,

Caractersticas Tensin-Corriente de un JFET

La resistencia en funcionamiento rd,ON: la ecuacin anterior describe las caractersticas tensin-corriente para valores muy pequeos de VDS, y pone de manifiesto que en estas condiciones el FET se comporta como una resistencia hmica cuyo valor esta determinado por VGS. La relacin VDS/ID en el origen se denomina la resistencia de drenaje rd,ON. Para un JFET con VGS=0, obtenemos: Comercialmente pueden encontrarse valores de rd,ON que van desde 100 a 100K, mientras los BJT poseen RCS de unos pocos ohm, sin embargo estos tienen una cada de tensin inicial que es inconveniente en las aplicaciones como recortador.

Caractersticas Tensin-Corriente de un JFET

Regin de contraccin: ahora consideremos la presencia de un campo elctrico x a lo largo del eje x. si circula una corriente de drenaje ID sustancial, el extremo de la puerta del lado del drenaje esta polarizado mas inversamente que el extremo de la fuente, y por lo tanto los limites de la regin de transicin no son paralelos al eje del canal, sino que convergen. Si la convergencia de esta regin es gradual, es valido el anlisis unidimensional para una estrecha franja de anchura x y a una distancia x de la fuente. La corriente puede escribirse de la siguiente forma:

Caractersticas Tensin-Corriente de un JFET

Cuando VDS aumenta, x e Ix aumentan mientras b(x) disminuye, ya que el canal se estrecha y, por tanto, la densidad de corriente tambin aumentara. Vemos que no puede haber un total estrangulamiento (b=0); si esto sucediera, J pasara a ser infinito, lo que es una condicin fsica imposible, adems si J pudiera aumentar sin limites tambin lo hara x supuesto que n permanece constante. Sin embargo la movilidad es funcin de la intensidad del campo elctrico y permanece constante nicamente para x <103 V/cm en el silicio tipo n. Para campos moderados 103 a 104 V/cm es aproximadamente, inversamente proporcional a la raz cuadrada del campo aplicado, y para campos elevados en el caso de la contraccin hasta saturacin es inversamente proporcional al campo.

Caractersticas Tensin-Corriente de un JFET

En esta regin la velocidad de desplazamiento de los electrones (x= n x) permanece constante, y la ley de ohm no es valida. Con la ecuacin de ID podemos ver que ID y b permanecen constantes, lo que justifica la zona de corriente constante en las caractersticas V-I. Cuando se incrementa VDS mas all de la contraccin hasta saturacin y VGS permanece constante, la anchura mnima del canal bmin= tiene un pequeo valor no nulo y se localiza en el extremo del drenaje de la barra. Cuando aumenta VDS, x aumenta en una seccin del canal hacia la fuente, es decir L aumenta mientras permanece fijo
VDS aumenta al igual que L pero e ID permanecen constantes

Caractersticas Tensin-Corriente de un JFET

Caracterstica de transferencia: como amplificador, el FET se emplea casi siempre mas all de la regin de contraccin a saturacin (denominada tambin de corriente constante, pentodo o regin de saturacin). La corriente de saturacin de drenaje es IDS, y su valor con la puerta cortocircuitada con la fuente (VGS=0) es IDSS, entonces:

Lo cual aproxima las caractersticas de transferencia a una parbola encajando muy bien con las caractersticas experimentales de los FET de difusin.

Caractersticas Tensin-Corriente de un JFET

Corte: ahora si el FET trabaja con un valor fijo de VDS en la regin de corriente constante, a medida que VGS aumenta su polarizacin inversa, el canal de conduccin se estrecha, cuando VGS=VP, la anchura del canal se reduce a cero y de la ecuacin anterior IDS=0. en la realidad siempre existe una corriente de fuga ID,OFF aun en la regin de corte |VGS|>|VP|, los fabricantes especifican esos valores para unos valores dados de VGS y VDS, generalmente unos pocos nano amperes. La corriente inversa de puerta o corriente de corte de puerta IGSS, es la corriente de puerta a fuente con el drenaje cortocircuitado con la fuente para |VGS|>|VP|, es del orden de unos pocos nano amperes.

Modelo FET de Pequea Seal

Podemos expresar formalmente la corriente de drenaje iD como funcin f de la tensin de puerta vGS y la tensin de drenaje vDS: Transconductancia gm y resistencia de drenaje rd: si varan las tensiones de puerta y drenaje, la variacin de la corriente de drenaje viene dada, aproximadamente, por los dos primeros trminos del desarrollo de la serie de Taylor de la ecuacin anterior, es decir:

Usando notaciones para pequea seal, obtenemos:

Modelo FET de Pequea Seal

Donde:
Es la conductancia mutua o transconductancia. Se designa tambin por yfs o gfs y es denominada transadmitancia directa (en fuente comn). El segundo parmetro rd es la resistencia de drenaje (o de salida) y esta definida por: La inversa de rd es la conductancia de drenaje gd, tambin se designa por yos y gos y se denomina conductancia de salida (en fuente comn).

Modelo FET de Pequea Seal

Puede definirse un factor de amplificacin para el FET como:

Podemos comprobar que , rd y gm estn relacionados por la formula: Haciendo id=0 en la ecuacin La expresin de gm se obtiene por la aplicacin de la definicin dada en la ecuacin para gm, en la ecuacin el resultado es: donde gmo es el valor para VGS=0, y viene dado por:

Modelo FET de Pequea Seal

Como IDSS y VP son de signo opuesto, gmo es siempre positivo. La transconductancia varia con la raz cuadrada de la corriente de drenaje. La relacin entre gmo, IDSS y VP se ha comprobado experimentalmente. Como gmo puede medirse e IDSS puede leerse en un miliampermetro de continua colocado en el conductor de drenaje (con excitacin de puerta nula), se puede obtener VP. La dependencia de gm respecto a VGS se indica en la siguiente figura:

Transconductancia en funcin de la tensin de puerta FET 2N3277 con VP=4.5V y FET 2N3278 con VP=7V.

Modelo FET de Pequea Seal

Dependencia con la temperatura: las curvas de gm y de rd en funcin de la temperatura se muestran en la siguiente figura. La corriente de drenaje IDS tiene la misma variacin con la temperatura que gm. La principal razn del coeficiente de temperatura negativo de IDS es que la movilidad decrece con el aumento de temperatura (contrariamente al transistor bipolar, cuya corriente de portadores minoritarios aumenta con la temperatura), no puede darse en los transistores de efecto de campo la perturbacin de acumulacin trmica.

gm y rd normalizadas en funcin de TA (para los FET 2N3277 y 2n3278)

Modelo FET de Pequea Seal

Modelo del FET: a continuacin se muestra un circuito que satisface la ecuacin .
Este modelo de pequea seal a baja frecuencia tiene un circuito de salida Norton con un generador de corriente dependiente cuya corriente es proporcional a la tensin puerta-fuente. El factor de proporcionalidad es la transconductancia gm, lo que esta conforme con la definicin de gm. La resistencia de salida rd esta en concordancia con la definicin de rd. La resistencia de entrada entre puerta y fuente es infinita, en el sentido de que la puerta polarizada en sentido inverso no tome corriente, igualmente que la resistencia entre puerta y drenaje.
Modelo del FET para pequea seal a baja frecuencia

Modelo FET de Pequea Seal

El modelo para altas frecuencias es idntico al modelo anterior excepto en que se han agregado las capacidades entre los pares de nudos. El condensador Cgs representa la capacidad de la barrera entre puerta y fuente y Cgd entre drenaje y puerta. El elemento Cds representa la capacidad entre drenaje y fuente del canal. Debido a estas capacidades internas, existe una realimentacin entre los circuitos de entrada y de salida, y la amplificacin de tensin cae rpidamente cuando la frecuencia aumenta.
Margen del valor de los parmetros de un FET

Modelo FET para altas frecuencias

FET de Metal-Oxido-Semiconductor (MOSFET)

El MOSFET de canal p esta constituido por un sustrato de tipo n, ligeramente drogado, en el que se difunden dos regiones de tipo p+ fuertemente drogadas, tal como se muestra a continuacin. Estas regiones p+ actuaran como fuente y drenaje, estn separadas aproximadamente unos 10 a 20m. Se deposita una fina capa (1000 a 2000 ) de aislante de dixido de silicio (SiO2) sobre la superficie y se realizan unas ventanas en la capa de oxido para permitir el contacto con la fuente y el drenaje. Se cubre la regin entera del canal con metal que hace las veces de puerta, se hacen los contactos de metal de la fuente y dreno

MOSFET de acumulacin de canal p

FET de Metal-Oxido-Semiconductor (MOSFET)

El rea de un chip de un MOSFET es de 125 m o menos, lo que representa cerca de un 5% de la que se requiere para un transistor bipolar. El rea metlica de la puerta, conjuntamente con la capa de oxido aislante como dielctrico y el canal semiconductor, forma un condensador de placas planas paralelas. La capa de aislante de oxido justifica que se le denomine transistor de efecto de campo de puerta aislada. Esta capa proporciona una resistencia de entrada extremadamente elevada (1010 1015 ) al MOSFET.

FET de Metal-Oxido-Semiconductor (MOSFET)

MOSFET de acumulacin: si se conecta el sustrato al potencial de tierra y aplicamos una tensin negativa a la puerta, aparecer un campo elctrico perpendicular al oxido, induciendo cargas positivas en el semiconductor. Estas cargas positivas, que son portadores minoritarios en el sustrato tipo n, forman una capa de inversin. Al aumentar la tensin negativa de la puerta, la carga inducida en el semiconductor tambin aumenta. La regin debajo del oxido tendr ahora portadores tipo p, aumenta la conductividad y la corriente circula desde la fuente al drenaje a travs del canal inducido. La corriente se intensifica con la tensin negativa de puerta por lo que se denomina MOS de acumulacin.

FET de Metal-Oxido-Semiconductor (MOSFET)

Tensin de umbral: teniendo en cuenta las caractersticas y la transferencia mostradas en la siguiente figura, la corriente IDSS a VGS0 es muy pequea, del orden de unos pocos nanoamperes. A medida que VGS se hace negativa, la corriente |ID| aumenta primero lentamente y luego con rapidez. Los fabricantes suelen indicar la tensin umbral puerta-fuente VGST, o VT, a la cual ID alcanza un pequeo valor determinado, por ejemplo 10A

FET de Metal-Oxido-Semiconductor (MOSFET)

Normalmente el valor de VT para un MOSFET de acumulacin de canal p es de -4V (-6V), y se emplea una fuente de alimentacin de -12V para drenaje. Pero es un inconveniente ya que es incompatible con la tensin de 5V utilizada para los CI, por lo cual se han desarrollado tcnicas para reducir el VT, permitiendo el empleo de tensiones pequeas, funcionamiento compatible con dispositivos bipolares y logrando menores tiempos de conmutacin. Con la implementacin de algunos mtodos de fabricacin se obtienen dispositivos con VT de 1.5 a 2.5V(bajo umbral).

FET de Metal-Oxido-Semiconductor (MOSFET)

Condiciones de la fuente de alimentacin: los circuitos MOS de bajo umbral requieren tensiones de alimentacin mas bajas, sistemas mas baratos de alimentacin. Adems las variaciones de tensin de entrada para pasar de corte a conduccin son menores, logrando un funcionamiento mas rpido al mismo tiempo que los hace compatibles con integrados bipolares.
Tensiones e alimentacin para un MOSFET de canal p (V)
VSS= tensin sustrato VDD= tensin dreno VGG= tensin puerta 1= fuente comn (tierra) 2= dreno comn (tierra)

FET de Metal-Oxido-Semiconductor (MOSFET)

Implantacin de iones: esta tcnica logra un control muy preciso del drogado. Se aceleran iones de fosforo o boro hasta una elevada energa (mas de 300000 eV) y se bombardea la oblea de silicio. La energa determina la profundidad. Si no se desea implantacin se coloca una capa de aluminio o dixido (12000 ) que absorben los iones. En principio se puede obtener cualquier tensin umbral con esta tcnica. Adems no existe sobreposicin entre puerta y drenaje o fuente reduciendo Cgd y Cgs.

Implantacin de iones en un MOS

FET de Metal-Oxido-Semiconductor (MOSFET)

MOSFET de deplexin: se puede formar un segundo MOSFET si en la estructura del de acumulacin se difunde un canal entre fuente y drenaje con el mismo tipo de impureza empleado en la difusin de puerta y dreno. Con este dispositivo existe una apreciable corriente de drenaje IDSS para un VGS=0 entre puerta y fuente. Si la tensin de puerta se hace negativa se inducen cargas positivas en el canal a travs de SiO2 del condensador de puerta.
a)MOSFET de deplexion de canal n b)Deplexion del canal con VGS negativa

FET de Metal-Oxido-Semiconductor (MOSFET)

Como la corriente en un FET es debida a los portadores mayoritarios (electrones en canal n) las cargas inductivas hacen el canal menos conductor y la corriente de drenaje cae cuando VGS se va haciendo mas negativo. La redistribucin de cargas provoca la deplexion y este fenmeno es anlogo al de estrangulamiento en el JFET. Un MOSFET de deplexion puede funcionar tambin como el de acumulacin, simplemente aplicando una tensin positiva a puerta, inducindose cargas negativas en el canal aumentando la conductividad, haciendo que se supere IDSS.

FET de Metal-Oxido-Semiconductor (MOSFET)

Los fabricantes indican a veces la tensin puerta-fuente de corte, VGS,OFF, a la cual ID se reduce a un valor despreciable a un valor de VDS. Esta tensin de puerta corresponde a la tensin de contraccin VP de un JFET.

a) Caractersticas de drenaje b) Curva de transferencia para MOSFET canal n

FET de Metal-Oxido-Semiconductor (MOSFET)

Comparacin de los FET de canal n con los de canal p: el FET de canal p de acumulacin es mas fcil de producir, ya que la mayor parte de los contaminantes en la fabricacin son iones mviles cargados positivamente que se localizan en la capa de oxido entre puerta y sustrato. En un dispositivo de canal n la puerta es positiva haciendo que los iones contaminantes se siten entre el SiO2 y el sustrato, atrayendo electrones libres en el canal haciendo que se cebe prematuramente. En un dispositivo de canal p, los iones contaminantes se sitan entre el aluminio y el SiO2 por la tensin negativa de la puerta lo cual no afecta el canal.

FET de Metal-Oxido-Semiconductor (MOSFET)

Adicionalmente la movilidad de huecos en el silicio con una intensidad de campo normal es de 500 cm2/V-s, mientras que la de los electrones es de 1300 cm2/V-s, haciendo que el dispositivo de canal p tenga mas del doble de resistencia que uno de canal n con la misma geometra. Es decir el de canal p debe tener mas del doble de rea que uno de canal n. Lo cual es una ventaja para la densidad de encapsulado en cuanto al de canal n, adems de la mayor velocidad en conmutacin al reducir las capacitancias por disminucin de rea.

FET de Metal-Oxido-Semiconductor (MOSFET)

Proteccin de las puertas en los MOSFET: como la capa de SiO2 de puerta es muy fina, se puede estropear fcilmente con una tensin excesiva. Una acumulacin de cargas en circuito abierto puede dar como resultado un campo sufrientemente elevado para perforar el dielctrico. Para prevenir este deterioro algunos dispositivos se fabrican con un diodo zener entre puerta y sustrato. En funcionamiento normal este diodo esta abierto y no afecta el circuito, pero si la tensin de puerta llega a ser excesiva se produce ruptura del diodo y el potencial de puerta queda limitado a un valor mximo igual a la tensin del zener.

FET de Metal-Oxido-Semiconductor (MOSFET)

Smbolos del circuito: se puede sacar la conexin del sustrato para tener as un dispositivo de cuatro terminales (tetrodo), aunque la mayor parte son de tres terminales (trodo), con el sustrato conectado interiormente a la fuente. Muchas veces en el smbolo se omite el terminal de sustrato y se sobreentiende que esta conectado a fuente internamente.

Smbolos MOSFET canal p a)y b) acumulacin o deplexion c) MOSFET tipo acumulacin

FET de Metal-Oxido-Semiconductor (MOSFET)

Modelo del circuito MOSFET para pequea seal: si las resistencias de fuente y de drenaje se desprecian, el circuito equivalente para pequea seal del MOSFET entre los terminales G(=G1), S y D es idntico al del JFET. Sin embargo la resistencia de drenaje rd del MOSFET es mas pequea que la del JFET, adems rgs y rgd son mucho mayores para el MOSFET que para el JFET. Si el terminal G2 no esta conectado a la fuente, el modelo debe generalizarse as: entre el nudo G2 y S se agrega un diodo D1 que representa la unin p-n entre sustrato y fuente, igualmente se incluye un segundo diodo D2 entre G2 y D, que representa la unin p-n entre sustrato y dreno.

Circuitos MOSFET Digitales

Las aplicaciones mas comunes de los dispositivos MOS son digitales, entre ellas puertas lgicas o dispositivos de memoria. Debido a las capacidades parasitas de puerta-drenaje, puerta-fuente y de sustrato, los circuitos MOSFET son mas lentos que los correspondientes circuitos bipolares. Sin embargo la menor potencia de disipacin y la mayor densidad de fabricacin hacen que los dispositivos MOS sean mas atractivos y econmicos para muchas aplicaciones de baja velocidad.

Circuitos MOSFET Digitales

Inversor: los circuitos digitales MOSFET estn constituidos enteramente por FET sin que haya resistencias, diodos, o condensadores (excepcin hecha de las capacidades parasitas). Si consideramos el MOSFET inversor de la figura siguiente, Q1 es un FET excitador, mientras Q2 acta como su resistencia de carga y se llama FET de carga.

a)Inversor MOS (circuito NO) b)Tabla de verdad de tensiones y expresin de Boole

Circuitos MOSFET Digitales

El carcter no lineal de la carga puede evidenciarse de la siguiente manera: La puerta esta unida al drenaje, entonces VGS2=VDS2. las caractersticas de drenaje se muestran a continuacin con la representacin de VGS2=VDS2=VL. Tambin podemos ver la curva ID vs VL, y su pendiente da la conductancia incremental gL de Q2 como carga. Q2 esta siempre conduciendo, (para |VDS2|>|VT|), independiente de que Q1 este en conduccin o en corte.

Q2 acta como carga, ID2 en funcin de VL=VDS2

Circuitos MOSFET Digitales

La expresin analtica de la curva de carga, con VGS=VDS=VL y con VP sustituida por la tensin umbral VGST=VT, nos da: En la que encontramos que la conductancia de carga es igual a la transconductancia del FET gL=gm.
Es necesario dibujar la curva de carga (con una resistencia constante) en las caractersticas tensin corriente del FET excitador Q1. la curva e carga representa: Se supone una tensin de 20V.

Circuitos MOSFET Digitales

Si ID2=ID1, entonces VDS2=VL en la primer grafica, con lo que podemos dibujar el lugar geomtrico de los valores ID1 en funcin de VO=VDS1. si ID2=4mA, entonces VDS2=-14V. Por lo tanto ID1=4mA que esta localizado a VDS1= -20 + 14= -6V.

Curva de carga ID1 en funcin de VO=VDS1

Circuitos MOSFET Digitales

Debemos confirmar que el circuito es un inversor. Supongamos lgica negativa con el 1, o estado inferior dado por V(1) VDD=-20V y el 0, o estado superior dado por V(0) 0V. Si Vi=VGS1=-20V, entonces Vo=VON-2V. Por lo tanto, Vi=V(1) da Vo=V(0). De igual forma si Vi=V(0), entonces Vo=-VDD-VT=-17V para VT-3V. Por lo tanto, Vi=V(0) da Vo=V(1), confirmando la tabla de verdad.

Circuitos MOSFET Digitales

Puerta NAND: el funcionamiento de una puerta negativa NAND del siguiente circuito, puede comprenderse si tenemos en cuenta que, si cualquiera de las entradas V1 o V2 estn a 0V(estado 0), el FET correspondiente esta en corte y la corriente es cero. Por lo tanto la cada de potencial en el FET de carga es nula y la salida Vo=-VDD(estado 1). Si V1 y V2 estn en el estado 1 (V1=V2=-VDD), entonces Q1 y Q2 estn en conduccin y las salidas estn a 0V, o sea el estado 0.

a)Puerta NAND(negativa) con MOSFET b)Tabla de verdad de tensiones, y expresin de Boole.

Circuitos MOSFET Digitales

Puerta NOR: el siguiente circuito es una puerta NOR negativa. Cuando cualquiera de las dos entradas (o ambas) esta a VDD, el FET correspondiente esta en conduccin y la salida esta a 0V. Si ambas entradas estn a 0V, los dos transistores Q1 y Q2 estn en corte y la salida esta a VDD, lo cual concuerda con tabla de verdad.

a) Puerta NOR con MOSFET (negativa) b) Tabla de verdad de tensiones y expresin de Boole

Circuitos MOSFET Digitales

MOS Complementarios (CMOS): sirven para reducir la potencia de disipacin a valores muy pequeos (50nW). A continuacin se muestra el circuito inversor bsico MOS complementario. El transistor Q1 es la unidad de canal p, y el transistor Q2 es de canal n. conectados en serie con sus drenajes conectados entre si, igual que sus puertas. Cuando Vi=-VDD (lgica 1), el transistor Q1 conduce y Q2 se corta obteniendo en la salida Vo=0V. Si Vi=0V (lgica 0), el transistor Q2 conduce y Q1 se corta obteniendo en la salida Vo=-VDD.
a)Inversor MOS complementario b)Seccin transversal de los MOSFET complementarios, se difunde el tipo p en el sustrato n y el MOS de canal n se forma en esta regin.