Universidade Federal do Pampa

Lucas Compassi Severo

Uma Ferramenta para o Dimensionamento Automtico de Circuitos Integrados Analgicos Considerando Anlise de Produtividade

Alegrete 2012

Lucas Compassi Severo

Uma Ferramenta para o Dimensionamento Automtico de Circuitos Integrados Analgicos Considerando Anlise de Produtividade

Dissertao apresentada ao Programa de Ps-graduao Stricto Sensu em Engenharia Eltrica da Universidade Federal do Pampa, como requisito parcial para obteno do Ttulo de Mestre em Engenharia Eltrica.

Orientador: Alessandro Gonalves Girardi

Alegrete 2012

Ficha catalogrfica elaborada automaticamente com os dados fornecidos pelo(a) autor(a) atravs do Mdulo de Biblioteca do Sistema GURI (Gesto Unificada de Recursos Institucionais) .

S498f

Severo, Lucas Compassi Uma Ferramenta para o Dimensionamento Automtico de Circuitos Integrados Analgicos Considerando Anlise de Produtividade / Lucas Compassi Severo. 127 p. Dissertao(Mestrado)-- Universidade Federal do Pampa, MESTRADO EM ENGENHARIA ELTRICA, 2012. "Orientao: Alessandro Gonalves Girardi". 1. CMOS. 2. Circuitos Integrados Analgicos. 3. Ferramentas de CAD. 4. Otimizao de Produtividade. I. Ttulo.

A minha querida Tansia, meus pais Altamir e Marli e a minha irm Tamris.

Agradecimentos
Ao nos depararmos com os momentos de concluses de trabalhos, de grande importncia lembrar que todos os desaos e oportunidades que temos no dia-a-dia, sejam prossionais ou pessoais, ns no as vencemos sozinhos, pois sempre h algum para, de qualquer modo, ajudar-nos a atingir nossas metas e realizarmos nossos sonhos. Desta forma, em homenagem a todos que de alguma forma colaboraram com o desenvolvimento deste trabalho, desde a Graduao at o Mestrado, eu manifesto o meu sincero agradecimento. Agradeo ao professor Alessandro Girardi pela orientao junto ao Grupo de Arquitetura de Computadores e Microeletrnica (GAMA), aos desaos em mim impostos e a dicas de organizao, os quais com certeza foram de grande importncia para o desenvolvimento do trabalho e para o meu processo de aprendizagem. Ao Conselho Nacional de Desenvolvimento Cientco e Tecnolgico (CNPq) pelo apoio nanceiro ao projeto. Ao Programa de Ps-Graduao em Engenharia Eltrica (PPGEE) pela oportunidade e o nanciamento para participao em eventos acadmicos. Agradeo aos colegas de Mestrado pelo apoio nas disciplinas bem como a amizade. A meus pais, Altamir e Marli, e minha irm Tamirs, que em toda a minha vida estiveram sempre me apoiando e dando-me foras para seguir na batalha"de buscar conhecimento e concretizar um sonho. E a minha querida noiva Tansia que est sempre ao meu lado nestas etapas de minha vida.

Os problemas nunca vo desaparecer, mesmo na mais bela existncia. Problemas existem para serem resolvidos, e no para perturbar-nos." Augusto Cury

Resumo
A indstria de microeletrnica tem a sua evoluo ditada pela necessidade cada vez maior de integrao de circuitos como memrias e processadores, fazendo com que os dispositivos semicondutores sejam cada vez mais miniaturizados. Esta miniaturizao implica processos de fabricao cada vez mais complexos, resultando em uma grande variabilidade de parmetros. O projeto de circuitos analgicos torna-se cada vez mais complexo, pois em geral altamente suscetvel s variaes de processo, o que afeta a sua produtividade. Uma das partes mais complexas deste projeto o dimensionamento dos dispositivos que compem o circuito, pois o espao de projeto altamente no-linear e nem sempre se conhece a localizao do seu ponto timo. Neste contexto, este trabalho tem como objetivo o desenvolvimento de uma ferramenta para o dimensionamento automtico de circuitos integrados analgicos, capaz de lidar com a variabilidade dos parmetros e visando aumentar a produtividade do circuito gerado. Esta ferramenta baseia-se no dimensionamento do circuito como um problema de otimizao baseado em simulao eltrica SPICE. O objetivo principal receber as especicaes requeridas de uma topologia de circuito e, atravs de tcnicas de inteligncia articial, explorar o espao de solues em busca de solues otimizadas que atendam s restries impostas. Alm disso, espera-se obter solues que atendam s especicaes requeridas mesmo com variaes no processo de fabricao. Para isso, so empregadas tcnicas de design centering de modo a maximizar a produtividade do circuito. A ferramenta desenvolvida foi implementada de maneira modular, permitindo que a anlise do dimensionamento do circuito possa ser realizada sob diferentes aspectos. Como resultado, este trabalho apresenta duas topologias de amplicadores operacionais automaticamente dimensionadas em tecnologia CMOS, tendo como objetivo a minimizao da rea de gate e da potncia dissipada, alm da maximizao da produtividade. Os circuitos gerados apresentaram melhor desempenho em comparao com resultados descritos na literatura. Palavras-chaves: Circuitos Integrados Analgicos, Ferramenta de CAD, Dimensionamento Automtico, Design Centering

Abstract
The microelectronics industry has the CMOS technology evolution dictated by the capability of integration of digital circuits such as memories and processors, causing the semiconductor devices miniaturization. The miniaturization leads to complex manufacturing processes with high parameters variation. Analog circuit designs are complex and highly susceptible to process variations, aecting the circuit yield. One of the most complex part of the analog design is the circuit sizing, since the possible solutions have a highly nonlinear design space and the optimal solution is not known. In this context, this work aims at developing a tool for the automatic sizing of analog integrated circuits that is able to deal with parameter variation in order to yield maximization. This tool is based on the circuit sizing as an optimization problem based on electrical SPICE simulations. The main objective is to receive the required specications of a circuit topology and, by means of articial intelligence techniques, to explore the design space for optimized solutions that meet the circuit constraints. Furthermore, it is expected to obtain solutions which meet the specications required even with the presence of variations in the manufacturing process. For this purpose, design centering techniques are implemented for yield maximization. The tool is implemented with modular functions, enabling the sizing process on dierent congurations. As results, this work present the automatic design of two CMOS operational ampliers topologies, with the goal to reduce the power dissipation and the gate area and to maximize the yield. The results present good performance when compared to similar designs found in literature. Key-words: Analog Integrated Circuits, CAD Tools, Automatic Sizing, Design Centering.

Lista de ilustraes
Figura 1 Figura 2 Figura 3 Figura 4 Figura 5 Figura 6 Figura 7 Estrutura fsica de um transistor em tecnologia CMOS. . . . . . . . . . 28 Fluxo de projeto de circuitos integrados analgicos. . . . . . . . . . . . 29 Diagrama de um sistema automatizado para o projeto automtico de circuitos integrados analgicos. . . . . . . . . . . . . . . . . . . . . . . 30 Diagrama de dimensionamento de circuitos integrados analgicos baseado na experincia do projetista. . . . . . . . . . . . . . . . . . . . . 32 Diagrama de dimensionamento de circuitos integrados analgicos baseado em um problema de otimizao. . . . . . . . . . . . . . . . . . . 32 Diagrama de dimensionamento de circuitos integrados analgicos baseado em um problema de otimizao com avaliao de desempenho. . 34 Denio do dimensionamento do circuito como um problema de otimizao. (a) otimizao de um objetivo sujeito a restries e (b) otimizao de uma funo custo composta por objetivos e restries. . . 35 Principais variaes no processo de fabricao de circuitos integrados em tecnologia CMOS. (a) utuao aleatria de dopantes (YE et al., 2008) e (b) variao nas dimenses do canal de um transistor CMOS (DRENNAN; MCANDREW, 2003). . . . . . . . . . . . . . . . . . . . . . . 37 Anlise de pior caso com relao velocidade dos transistores CMOS. . 40 Curva de uma funo de densidade de probabilidade normal. . . . . . . 41 Yield em um wafer de silcio. . . . . . . . . . . . . . . . . . . . . . . 42 Design centering atravs da maximizao da distncia entre as especicaes requeridas e a encontrada. . . . . . . . . . . . . . . . . . . . . 43 Esquemtico de um amplicador diferencial CMOS com carga ativa. . . 46 Modelo de pequenos sinais simplicado para o circuito amplicador diferencial CMOS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 Espao de projeto para o amplicador diferencial de duas variveis. O valor mnimo igual a 0, 1195802 e obtido com W = 1, 62m and L = 0, 55m. (a) espao tridimensional e (b) espao bidimensional com especicao da soluo tima. . . . . . . . . . . . . . . . . . . . . . . 51 Fluxograma de dimensionamento automtico utilizando SA. . . . . . . 53 Evoluo das funes de decaimento da temperatura do SA. . . . . . . 55

Figura 8

Figura 9 Figura 10 Figura 11 Figura 12

Figura 13 Figura 14 Figura 15

Figura 16 Figura 17

Figura 18

Nmero de solues timas encontradas com relao ao tempo de execuo para o processo de otimizao global de um amplicador diferencial, considerando trs funes de decaimento de temperatura e a funo GF AST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 Nmero de solues timas com relao ao tempo de otimizao para a otimizao global seguida de local para o amplicador diferencial utilizando funo GF AST . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Nmero de resultados timos com relao ao tempo de otimizao global do amplicador diferencial com diferentes valores de intervalo de reannealing, utilizando decaimento de temperatura pela funo TBOLT Z . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59 Nmero de resultados timos com relao ao tempo de otimizao global do amplicador diferencial com diferentes valores de intervalo de reannealing, utilizando decaimento de temperatura pela funo TEXP . Nmero de resultados timos com relao ao tempo de otimizao global do amplicador diferencial com diferentes valores de intervalo de reannealing, utilizando decaimento de temperatura pela funo TF AST .

Figura 19

Figura 20

Figura 21

60

Figura 22

61

Figura 23

Mximo nmero de solues timas obtidas com a otimizao global com relao ao intervalo de reannealing utilizado com funo de decaimento de temperatura TF AST . . . . . . . . . . . . . . . . . . . . . . 62 Nmero de resultados timos com relao ao tempo de otimizao global do amplicador diferencial para as diferentes funes de gerao de novas solues. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 Fluxograma de dimensionamento automtico utilizando algoritmos genticos (GA). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 Comparao da probabilidade de seleo com as funes roulette wheel e ranqueamento geomtrico normalizado. . . . . . . . . . . . . . . . . . 65 Recombinao e mutao em cromossomos binrios. . . . . . . . . . . . 66 Funo custo nal obtida com a execuo do GA com a combinao dos valores 5 N P OP 200 com passos de 10 unidades e 10 N GEN 600 com passos de 50 unidades. . . . . . . . . . . . . . . . . . . . . . . 69 Espao de produtividade para o amplicador diferencial de duas variveis. (a) espao tridimensional e (b) espao bidimensional. . . . . . . . 75 Histograma de frequncia para a anlise de Monte Carlo com variaes globais e locais, simultaneamente. (a) Histograma do ganho (Avo), (b) Histograma da Margem de fase (PM), (c) Histograma do GBW e (d) Histograma do ICMR+. . . . . . . . . . . . . . . . . . . . . . . . . . . 77

Figura 24

Figura 25 Figura 26 Figura 27 Figura 28

Figura 29 Figura 30

Figura 31

Histograma de frequncia para a anlise de Monte Carlo com variao local de parmetros. (a) Histograma do ganho (Avo), (b) Histograma da Margem de fase (PM), (c) Histograma do GBW e (d) Histograma do ICMR+. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 Espao de Projeto do amplicador diferencial de duas variveis para a . (a) espao tridimensional e (b) espao bidimensional com funo fc especicao da soluo tima. . . . . . . . . . . . . . . . . . . . . . . 80 Fluxograma da estratgia 1 de design centering baseado na simulao de Monte Carlo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81 Fluxograma da estratgia 2 de design centering baseado na simulao Monte Carlo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 Fluxograma da metodologia proposta. . . . . . . . . . . . . . . . . . . 85 Diagrama de blocos da ferramenta proposta. . . . . . . . . . . . . . . . 86 Fluxograma de execuo do ncleo da ferramenta. . . . . . . . . . . . . 88 Tipos de topologias de circuitos presentes na ferramenta. (a) circuitos de entrada e sada em terminao simples (single-ended ), (b) circuitos de entrada diferencial e sada em terminao simples e (c) circuitos de entrada e sada diferencial (fully dierential ). . . . . . . . . . . . . . . 89 Insero de uma topologia de circuito atravs do seu netlist. (a) esquemtico de um OTA Miller CMOS e (b) netlist referente ao esquemtico mostrado em (a). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 Script necessrio para a congurao da topologia de circuito a ser dimensionado. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 Script necessrio para a congurao da heurstica de otimizao. (a) algoritmos genticos e (b) Simulated Annealing. . . . . . . . . . . . . . 93 Funo R(Sj ). (a) Funo para especicao que requer valor superior ao valor mnimo e (b) Funo para especicao que requer valor inferior ao valor mximo. . . . . . . . . . . . . . . . . . . . . . . . . . . 94 Script de congurao das especicaes. . . . . . . . . . . . . . . . . 97 Testbench para medio das caractersticas AC em malha aberta. . . . 98 Diagrama de Bode gerado com a simulao do testbench da Figura 44. 99 Testbench para medio do slew rate (SR). . . . . . . . . . . . . . . . 99 Sinal de tenso de entrada e sada gerado com a simulao do testbench da Figura 46 para a medio do slew rate (SR). . . . . . . . . . . . . 100 Testbench para medio da faixa de tenso de entrada em modo comum (ICM R). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 Sinal de tenso de sada gerado com a simulao do testbench da Figura 48. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 Testbench para medio da faixa de tenso de sada (OS ). . . . . . . . 102

Figura 32

Figura 33 Figura 34

Figura 35 Figura 36 Figura 37 Figura 38

Figura 39

Figura 40 Figura 41 Figura 42

Figura 43 Figura 44 Figura 45 Figura 46 Figura 47 Figura 48 Figura 49 Figura 50

Figura 51

Sinal de tenso de sada gerado com a simulao do testbench da Figura 50 para a medio da faixa de tenso de sada. . . . . . . . . . . . . . . 102 Esquemtico do OTA Miller em tecnologia CMOS. . . . . . . . . . . Evoluo da funo custo para o melhor indivduo da populao durante o processo de otimizao. . . . . . . . . . . . . . . . . . . . . . Histogramas de frequncia para a simulao Monte Carlo no circuito OTA Miller projetado sem a utilizao de design centering. (a) Avo, (b) GBW, (c) PM, (d) ICMR-, (e) ICMR+, (f) OS e (g) SR. . . . . . Histogramas de frequncia para a simulao Monte Carlo no circuito OTA Miller projetado com a utilizao de design centering. (a) Avo, (b) GBW, (c) PM, (d) ICMR-, (e) ICMR+, (f) OS e (g) SR. . . . . . Esquemtico do amplicador folded cascode em tecnologia CMOS. . Fontes de corrente de polarizao do circuito amplicador folded cascode da Figura 56. (a) fonte de polarizao vb e (b) fonte de polarizao vbp. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105 . 110

Figura 52 Figura 53 Figura 54

. 112

Figura 55

Figura 56 Figura 57

. 115 . 116

. 116

Lista de tabelas
Tabela 1 Tabela 2 Tabela 3 Tabela 4 Tabela 5 Tabela 6 Tabela 7 Tabela 8 Tabela 9 Tabela 10 Tabela 11 Tabela 12 Tabela 13 Tabela 14 Tabela 15 Tabela 16 Tabela 17 Tabela 18 Tabela 19 Tabela 20 Faixa de desvio padro e probabilidade de uma distribuio normal . . 41 Especicaes de projeto e restries para o circuito amplicador diferencial da Figura 13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Especicaes nominais do circuito amplicador diferencial simplicado para a soluo tima no ponto W = 1, 62m e L = 0, 55m . . . 52 Funes de gerao de novas solues do SA . . . . . . . . . . . . . . . 53 Funes de decaimento de temperatura do SA . . . . . . . . . . . . . . 55 Valores mdios da otimizao global do circuito amplicador diferencial para diferentes funes de decaimento de temperatura usando GF AST . 56 Valores mdios do projeto do amplicador diferencial aps a otimizao global seguida de otimizao local . . . . . . . . . . . . . . . . . . . . . 57 Resultados de execuo do GA com cromossomos binrios e reais . . . 70 Resultados de execuo do GA para as diferentes funes de seleo . . 71 Resultados de execuo do GA com as diferentes formas de recombinao 72 Resultados de execuo do GA com a utilizao dos diferentes mtodos de mutao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73 Resultados obtidos com a otimizao global seguida de local . . . . . . 73 Anlise do resultados de variaes de parmetros do circuito amplicador diferencial atravs da simulao Monte Carlo . . . . . . . . . . . 76 Resultados de execuo da estratgia 1 de design centering . . . . . . 81 Resultados de execuo da estratgia 2 de design centering . . . . . . 83 Especicaes requeridas e encontradas na automao do projeto do circuito OTA Miller da Figura 52. . . . . . . . . . . . . . . . . . . . . . 109 Parmetros encontrados na automao do projeto do circuito OTA Miller da Figura 52. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109 Especicaes requeridas e encontradas na automao do projeto do circuito OTA Miller da Figura 52 com a utilizao de design centering. 114 Parmetros encontrados na automao do projeto do circuito OTA Miller da Figura 52 utilizando design centering. . . . . . . . . . . . . . 114 Especicaes obtidas com o dimensionamento automtico do circuito amplicador folded cascode da Figura 56. . . . . . . . . . . . . . . . . 118

Tabela 21

Resultado nal para as variveis livres de projeto obtidas com o dimensionamento automtico do circuito amplicador folded cascode da Figura 56. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

Sumrio
1 Introduo 1.1 1.2 1.3 2 23

Motivao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 Objetivo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 Organizao do Trabalho . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 27

Projeto Automtico de Circuitos Integrados Analgicos CMOS 2.1 2.2

Fluxo de Projeto de Circuitos Integrados Analgicos . . . . . . . . . . . . 27 Ferramentas de Automao do Projeto de Circuitos Integrados Analgicos 30 2.2.1 2.2.2 Dimensionamento de Circuitos Integrados Analgicos . . . . . . . 31 Ferramentas Comerciais . . . . . . . . . . . . . . . . . . . . . . . . 35

2.3 2.4 3

Design Centering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36 Concluso . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 45

Automao do Projeto de um Amplicador Diferencial 3.1 3.2 3.3

Amplicador Diferencial . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 Modelagem do Amplicador Diferencial para o Dimensionamento Automtico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 Explorao do Espao de Projeto de um Amplicador Diferencial atravs de Otimizao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 3.3.1 3.3.2 Otimizao com Simulated Annealing (SA) . . . . . . . . . . . . . 52 Otimizao com Algoritmos Genticos (GA) . . . . . . . . . . . . 60 Estratgias de Design Centering Adotadas . . . . . . . . . . . . . . 77

3.4 3.5 4

Design Centering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 3.4.1 Concluso . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83 85

A Ferramenta UCAF 4.1 4.2 4.3 4.4 4.5

Interfaces de Entrada e Sada . . . . . . . . . . . . . . . . . . . . . . . . . 86 Ncleo da Ferramenta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 Tecnologia de Fabricao . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 Biblioteca de Circuitos . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88 Otimizao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 4.5.1 4.5.2 Algoritmos Genticos (GA) . . . . . . . . . . . . . . . . . . . . . . 92 Simulated Annealing (SA) . . . . . . . . . . . . . . . . . . . . . . 92

4.6 4.7 4.8

Funo Custo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 Especicaes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95 Simulao Eltrica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

Anlise no domnio da frequncia em malha aberta (SP001AC_type1) e potncia dissipada (SP001PowerBias) . . . . . . . . . . . . . . . 97 4.8.2 Velocidade de resposta (SP001TR_type1) . . . . . . . . . . . . . . 98 4.8.3 Tenso de entrada em modo comum (SP001DC_type1) . . . . . . 99 4.8.4 Faixa de tenso de sada (SP002DC_type1) . . . . . . . . . . . . . 101 4.9 Design Centering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 4.10 Concluses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103 5 Resultados 5.1 Projeto Automtico de um OTA Miller . . . . . 5.1.1 Projeto Manual . . . . . . . . . . . . . . 5.1.2 Projeto Automtico . . . . . . . . . . . . 5.1.3 Comparao dos Resultados . . . . . . . 5.1.4 Aplicando o Design Centering ao Projeto 5.2 Projeto de um Amplicador Folded Cascode . . 5.3 Concluso . . . . . . . . . . . . . . . . . . . . . 105 105 107 107 109 111 113 119 123 Script de Interface de Entrada Relatrio de Sada 127 129

4.8.1

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

Referncias ANEXO A ANEXO B

25

1 Introduo
A era da tecnologia da informao comeou aps o desenvolvimento da microeletrnica. Este desenvolvimento possibilitou que os circuitos eletrnicos fossem cada vez mais integrados de forma a possibilitar o processamento cada vez maior da informao. Neste contexto, os circuitos integrados representaram uma grande importncia no desenvolvimento tecnolgico e na cultura da sociedade, alm de representar uma grande fatia dos recursos econmicos de um pas. Os circuitos integrados so circuitos eletrnicos construdos em escalas micromtricas ou nanomtricas sobre elementos semicondutores, tipicamente silcio. Estes circuitos so classicados principalmente de acordo com o tipo de sinal que trabalham (circuitos analgicos, digitais ou mistos). Na atualidade, a maior parte dos circuitos so digitais, porm os circuitos analgicos sempre sero necessrios, seja para a interface entre os sinais fsicos, polarizao de circuitos ou para a gerao de sinais para circuitos digitais. Os circuitos analgicos so mais complexos do que os circuitos digitais quanto ao dimensionamento dos transistores que os compem, uma vez que em circuitos digitais todos os transistores possuem tamanhos pr-denidos e em circuitos analgicos cada transistor deve ser dimensionado individualmente. Com relao ao nmero de transistores, os circuitos integrados digitais so mais complexos, podendo possuir at alguns bilhes de transistores, enquanto que os circuitos analgicos no passam de algumas centenas de transistores. Segundo Graeb (2007), em 2005 cerca de 75% dos circuitos integrados possuam blocos analgicos em sua construo. Nestes chips, cerca de 20% da rea ocupada por circuitos analgicos. Embora pequena, esta rea representa 40% de todo o esforo de projeto. Alm disso, as partes analgicas so responsveis por cerca de 50% dos defeitos ocorridos no processo de desenvolvimento de um circuito integrado. Este percentual se deve basicamente ao fato de as ferramentas de automao do projeto de circuitos integrados analgicos serem pouco desenvolvidas quando comparado aos circuitos digitais. Assim, o projeto de circuitos mistos, compostos por partes analgicas e por partes digitais, apresenta uma grande desigualdade, uma vez que a parte digital feita de forma totalmente automatizada com ferramentas de CAD Computer Aided Design ) e a parte analgica feita em sua maioria manualmente (GIELEN; RUTENBAR, 2000). Neste contexto, torna-se cada vez mais necessrio o desenvolvimento de ferramentas para o projeto de circuitos integrados analgicos que explorem de maneira eciente o espao de projeto em busca de solues que atinjam os requisitos impostos em sua apli-

26

Captulo 1. Introduo

cao. Nestas ferramentas deve-se sempre manter o foco na miniaturizao dos circuitos e na menor dissipao de potncia (LIU et al., 2009). O projeto de um circuito integrado analgico, de maneira geral, pode ser dividido em trs grandes partes: nvel de sistema, nvel de circuito e nvel de leiaute (BALKIR; DUNDAR; OGRENCI, 2003). Estes nveis se referem abstrao do projeto. No primeiro nvel (sistema) o circuito tratado como um bloco funcional. No segundo nvel o circuito representado pelo esquemtico de transistores. J no nvel de leiaute o circuito tratado sicamente atravs do desenho do dispositivo semicondutor. No nvel de circuito, o objetivo do projeto dimensionar cada um dos transistores que compem um dado circuito de forma a satisfazer as restries impostas ou especicaes mnimas de projeto. Como as metodologias de projeto no so bem denidas, a qualidade do projeto manual de um circuito integrado analgico depende da experincia do projetista (CORTES et al., 2003; INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS - ITRS, 2011). Na automao do projeto de circuitos integrados analgicos existem inmeros trabalhos de pesquisa com o objetivo de explorar o espao de projeto com a utilizao de tcnicas de otimizao no-linear e de inteligncia articial (HAGGLUND, 2003; JAFARI et al., 2010; LIU et al., 2009). Nestas ferramentas, comumente so utilizados simuladores eltricos tipo SPICE ( Simulated Program with Integrated Circuits Emphasis ) para prover informaes acerca das solues encontradas para um dado circuito baseando-se em modelos que representam o comportamento fsico do dispositivo.

1.1 Motivao
A evoluo da tecnologia de fabricao de circuitos integrados acelerada pela indstria de memrias e processadores, as quais tem o foco cada vez maior na miniaturizao dos dispositivos de forma que seja possvel a insero de um maior nmero de blocos lgicos em um mesmo circuito integrado. Impulsionados pela evoluo digital, os circuitos analgicos devem ser implementados nas mesmas tecnologias que os circuitos digitais de forma que seja possvel a construo de circuitos mistos. Um dos problemas refere-se ao fato de os circuitos analgicos serem altamente susceptveis a variaes de parmetros fsicos dos dispositivos, variaes estas fortemente presentes em tecnologias de maior escala de integrao. A motivao do trabalho colaborar para o desenvolvimento de circuitos integrados analgicos que consumam menor potncia, ocupem menor rea e atinjam as especicaes impostas mesmo com a ocorrncia de variaes de parmetros nos processos de fabricao.

1.2. Objetivo

27

1.2 Objetivo
Este trabalho tem por objetivo o desenvolvimento de uma ferramenta de CAD, chamada UCAF, para a automao do projeto de blocos analgicos integrados bsicos voltada explorao do espao de projeto em nvel de circuito atravs de heursticas de inteligncia articial, de forma a encontrar solues otimizadas que satisfaam as especicaes impostas ao circuito. Alm disso, este trabalho tambm tem por objetivo explorar o espao de produtividade do circuito atravs de tcnicas de design centering, possibilitando encontrar solues que atinjam as especicaes impostas aos circuitos mesmo com a ocorrncia de variaes nos processos de fabricao de circuitos integrados. Como objetivo especco, deseja-se obter uma ferramenta composta por funes modulares, para que um mesmo circuito possa ter o seu espao de projeto explorado de diversas formas. Com isso espera-se obter uma ferramenta cientca para a pesquisa e anlise de formas de automao do projeto analgico.

1.3 Organizao do Trabalho

Esta dissertao est organizada em 6 captulos. O Captulo 2 apresenta uma reviso bibliogrca referente ao projeto de circuitos analgicos, ferramentas existentes para este tipo de projeto, anlise das variaes de parmetros e tcnicas de design centering. O Captulo 3 trata da explorao do projeto de um amplicador diferencial simplicado utilizando heursticas de otimizao e tcnicas de design centering. O Captulo 4 aborda o desenvolvimento e implementao da ferramenta UCAF. O Captulo 5 trata da anlise dos resultados obtidos com a UCAF no projeto de duas topologias de amplicadores operacionais. Finalmente, o Captulo 6 apresenta as concluses deste trabalho.

29

2 Projeto Automtico de Circuitos Integrados Analgicos CMOS

Este captulo analisa o estado da arte do desenvolvimento de ferramentas de automao do projeto de circuitos integrados analgicos CMOS. Nesta anlise, o projeto de circuitos analgicos ser contextualizado primeiramente atravs do uxo de projeto manual e, em seguida, atravs da utilizao de ferramentas de automao do projeto. Neste captulo, mostrada tambm uma breve anlise da produtividade (yield ) de um circuito analgico atravs das tcnicas de design centering.

2.1 Fluxo de Projeto de Circuitos Integrados Analgicos

Os blocos analgicos de um circuito integrado representam a etapa mais crtica de um projeto (GRAEB, 2007). Atualmente, o projeto de um circuito integrado analgico ou dos blocos analgicos feito, em sua maioria, manualmente por um projetista. Este projetista utiliza algumas ferramentas computacionais de auxlio ao projeto (CAD), como ambientes de simulao e editores de leiaute. Desta forma, cabe ao projetista entender o problema de aplicao do circuito integrado, a escolha e o projeto da topologia que possivelmente ser implementada. Segundo Balkir, Dundar e Ogrenci (2003), de maneira geral, o projeto de um circuito integrado analgico pode ser dividido em trs grandes nveis de abstrao: nvel de sistema, nvel de circuito e nvel de leiaute. A Figura 2 mostra o uxograma de projeto de um circuito integrado analgico. No de sistema, com base nas especicaes do circuito, uma topologia de circuito escolhida. Esta escolha leva em conta a experincia do projetista e tambm novas topologias propostas. Dada a topologia escolhida, os transistores CMOS que compem o circuito e as fontes de polarizao devem ser dimensionados em nvel de circuito. O dimensionamento de um transistor CMOS consiste na obteno do valor da largura (W) e o do comprimento (L) do canal do dispositivo, conforme mostra a Figura 1. Para o dimensionamento inicial, normalmente o projetista utiliza metodologias simplicadas de projeto, como a equao da corrente ID do modelo quadrtico (SPICE nvel 1 ou nvel 3) para transistores CMOS (ALLEN; HOLBERG, 2002), dada na Equao 2.1, ou metodologias mais elaboradas que analisam o circuito com base em curvas fsicas vlidas para todos os nveis de inverso (SILVEIRA; FLANDRE; JESPERS, 1996; CORTES et al., 2003). Na Equao 2.1, 0 o parmetro de mobilidade de portadores no canal, COX

30

Captulo 2. Projeto Automtico de Circuitos Integrados Analgicos CMOS

a capacitncia de xido isolante por unidade de rea, VT a tenso de limiar, o parmetro de modulao no comprimento do canal e vGS e vDS so as tenses entre os terminais de gate e source e dreno e source, respectivamente. Figura 1: Estrutura fsica de um transistor em tecnologia CMOS.

ID =

0 .COX .W [(v
L

GS

0 .COX .W (v
2L

GS

VT ) ( vDS )].vDS 2 VT )2 .(1 + vDS )

se 0 vDS < vGS VT se vDS vGS VT

(2.1)

Aps o dimensionamento inicial, as especicaes do circuito devem ser obtidas atravs de simulao eltrica utilizando para isso simuladores eltricos tipo SPICE. Caso as especicaes requeridas no sejam satisfeitas aps o dimensionamento inicial, o dimensionamento deve sofrer ajustes at atingir as especicaes desejadas. Neste passo, caso no seja possvel atingir as especicaes, deve-se voltar e escolher uma nova topologia. Se as especicaes forem atingidas, o leiaute do circuito, em nvel de dispositivos, deve ser feito. Para isso, utilizam-se editores de leiaute pr-congurados com as regras de projeto fornecidas pela foundry. Para o leiaute, o projetista deve analisar estratgias de desenho para que os circuitos mantenham suas caractersticas eltricas prximas dos valores nominais e tenham baixa variabilidade aps a fabricao. Aps o desenho do leiaute, um circuito contendo os elementos parasitas, tais como capacitncias e resistncias, extrado a partir do leiaute. Com a simulao deste circuito possvel vericar a funcionalidade da topologia projetada com resultados mais prximos da implementao fsica. Caso as especicaes no sejam atingidas, existem trs possibilidades de ajuste: ajuste do leiaute e repetio da extrao do circuito e simulao, ajuste do dimensionamento do circuito ou a escolha de uma nova topologia. Caso as especicaes sejam atingidas o circuito est projetado. No uxo de projeto de um circuito integrado analgico, mostrado na Figura 2, deve ainda haver algumas etapas como simulaes do circuito sujeito variabilidades no processo de fabricao, como anlises de Monte Carlo e de pior caso.

2.1. Fluxo de Projeto de Circuitos Integrados Analgicos

31

Figura 2: Fluxo de projeto de circuitos integrados analgicos.

Nvel de Sistema

Especificaes do Projeto
Seleo da Topologia Dimensionamento Simulao e Avaliao das Especificaes Sim Especificaes Atingidas? Sim No possvel ajustar o dimensionamento? No

Nvel de Circuito

Nvel de Leiaute

Desenho do Leiaute Extrao do Leiaute Simulao e Avaliao das Especificaes Sim Especificaes Atingidas? Sim Circuito Projetado No possvel ajustar o leiaute? No

Como detalhado, o projeto de um circuito analgico necessita de uma srie de passos e comumente todas as decises e anlises so feitas manualmente pelo projetista. A parte mais crtica do projeto trata-se do dimensionamento, uma vez que encontrar um ponto de polarizao dos circuitos que atinja as especicaes do projeto demanda inmeras iteraes de redimensionamentos e simulaes. Na etapa de dimensionamento, devido s metodologias como um todo utilizarem equaes simplicadas, os resultados iniciais tendem a estar longe dos resultados reais. Outro fato importante que dados como potncia e rea do circuito so difceis de ser otimizados por parte do projetista, uma vez que o principal problema encontrar uma soluo que atinja as especicaes impostas ao circuito. Caso seja possvel, so analisadas alternativas que reduzam a potncia e a rea do circuito. O grande problema das tcnicas de projeto manual de um circuito integrado anal-

32

Captulo 2. Projeto Automtico de Circuitos Integrados Analgicos CMOS

gico que o resultado depende do conhecimento ou da experincia por parte do projetista de circuitos integrados. Alm disso, as metodologias de projeto manual so baseadas em tentativa e erro de forma que uma soluo encontrada representa uma soluo que atinge as especicaes requeridas (GIRARDI, 2007). Neste processo no possvel armar se a soluo encontrada a melhor possvel ou se existem solues melhores.

2.2 Ferramentas de Automao do Projeto de Circuitos Integrados Analgicos

Como abordado na seo anterior, a qualidade do projeto manual de um circuito integrado analgico est diretamente relacionado experincia do projetista. Alm disso, em tcnicas de projeto manual, o projetista ca restrito a equaes simplicadas e aproximaes para o projeto. Assim, bons resultados so obtidos atravs de inmeras iteraes de ajuste de valores e simulao eltrica. Partindo da ideia apresentada na seo anterior, uma ferramenta computacional para automao do projeto analgico poderia ser idealizada como o diagrama mostrado na Figura 3. Neste diagrama, partindo da descrio comportamental de um problema, obtm-se o leiaute do circuito que executa a funo comportamental. Esta ferramenta idealizada serve como base para o desenvolvimento e anlise das ferramentas existentes. Partindo do problema que necessita de um bloco funcional analgico, o primeiro passo representa a escolha de uma topologia de circuito que pode executar tal funo comportamental. Um circuito, ao executar tal funo, apresentar no-idealidades, as quais podem ser estimadas atravs de simulao. O prximo passo o dimensionamento do circuito. Neste passo, os parmetros como W (largura do canal), L (comprimento do canal) e as fontes de polarizao so dimensionadas baseando-se nas especicaes requeridas para o circuito. Aps o dimensionamento, o leiaute do circuito gerado. Em alguns casos vrias topologias de circuito podem resolver o problema, porm nem todas so capazes de atingir as especicaes de projeto. Figura 3: Diagrama de um sistema automatizado para o projeto automtico de circuitos integrados analgicos.

Problema
Entrada

Sada

Especificao Comportamental

Ferramenta de Automao do Projeto Analgico (Idealizada)

Leiaute do Circuito

Neste contexto, a automao do projeto analgico envolve uma sequncia de projetos e anlises de forma a encontrar um circuito realizvel para o problema. Martens

2.2. Ferramentas de Automao do Projeto de Circuitos Integrados Analgicos

33

e Gielen (2008) e Barros, Guilherme e Horta (2010) trazem anlises das principais ferramentas desenvolvidas desde a dcada de 80 para a automao do projeto de circuitos integrados analgicos. Nestas anlises, as ferramentas podem ser divididas de acordo com o nvel de abstrao. Nestes nveis, uma das partes mais complexas refere-se ao dimensionamento dos transistores CMOS do circuito (BALKIR; DUNDAR; OGRENCI, 2003). Neste conceito, a subseo seguinte analisa as principais formas de dimensionamento automtico de circuitos integrados analgicos.

2.2.1 Dimensionamento de Circuitos Integrados Analgicos

No uxo de projeto de um circuito analgico, aps a escolha ou gerao de uma topologia de circuito, o dimensionamento deve ser feito, de forma a obter os parmetros de projeto da topologia. Este dimensionamento, de maneira geral, pode ser realizado de duas formas: baseado no conhecimento ( knowledge-based ) ou baseado em um problema de otimizao ( optimization-based approach ). Na primeira forma, o dimensionamento do circuito feito com base no conhecimento e experincia de um projetista. Conforme mostra a Figura 4, neste tipo de dimensionamento, dada uma topologia, descrita uma metodologia de projeto. Esta metodologia utiliza equaes simplicadas de projeto e estratgias de dimensionamento baseadas no conhecimento de um projetista. Com a metodologia de projeto e com os requisitos do projeto, o circuito dimensionado. Uma ferramenta que pode ser classicada como dimensionamento baseado no conhecimento a ferramenta PAD ( Procedural Analog Design ) proposta por Stefanovic e Kayal (2009). Nesta ferramenta as topologias de circuitos presentes em sua biblioteca podem ser dimensionadas atravs de equaes do modelo eltrico EKV (ENZ, 2008) e de um procedimento de dimensionamento de cada bloco bsico do circuito. Alm do dimensionamento, a ferramenta possui uma interface para o ajuste no de alguns parmetros do circuito e possibilita a visualizao do nvel de inverso de cada transistor, mismatch do circuito, entre outras anlises. O processo de dimensionamento baseado no conhecimento possui algumas desvantagens, uma vez que para cada topologia de circuito necessrio o desenvolvimento de uma metodologia de projeto. O desenvolvimento de uma metodologia de projeto exige um grande conhecimento da topologia e da tecnologia de fabricao por parte do projetista. Alm disso, a metodologia baseia-se em equaes, as quais tendem a ser simplicadas em circuitos mais complexos, gerando valores muitas vezes distantes de valores realizveis (BARROS; GUILHERME; HORTA, 2010). A outra forma de efetuar o dimensionamento automtico de um circuito transformar este processo em um problema de otimizao. Conforme mostrado na Figura 5, a etapa de dimensionamento do circuito recebe uma topologia de circuito e um modelo de otimizao. Atravs de um mtodo de otimizao o espao de projeto do circuito explorado em busca de solues otimizadas que atinjam os requisitos impostos ao projeto.

34

Captulo 2. Projeto Automtico de Circuitos Integrados Analgicos CMOS

Figura 4: Diagrama de dimensionamento de circuitos integrados analgicos baseado na experincia do projetista.

Requisitos de Projeto Topologia Metodologia de Projeto

Equaes Estratgias

Dimensionamento Topologia Dimensionada

Figura 5: Diagrama de dimensionamento de circuitos integrados analgicos baseado em um problema de otimizao.

Requisitos de Projeto Modelo de Otimizao Mtodo de Otimizao Topologia Dimensionada

Topologia

Segundo Barros, Guilherme e Horta (2010) o mtodo de otimizao utilizado dependente do modelo de otimizao do projeto. Os modelos de otimizao podem ser classicados em: baseado em equaes ( equation-based ), baseado em simulao eltrica ( simulation-based ) e baseado em aprendizado ( learning-based ). O mtodo baseado em equaes utiliza equaes simplicadas originadas da anlise da topologia de circuito para grandes e pequenos sinais, como dados em Allen e Holberg (2002) e Razavi (2000). A utilizao de modelos baseados em equaes permite uma avaliao rpida das caractersticas eltricas do circuito, porm nem todas as especicaes podem ser obtidas. Alm disso, devido s simplicaes, estes modelos podem ter pouca preciso. Os trabalhos de Jafari et al. (2010), Hershenson, Boyd e Lee (2001) e Deyati e Mandal (2011) utilizam modelos baseados em equaes para o processo de dimensionamento. Jafari et al. (2010) utiliza a heurstica dos algoritmos genticos para explorar o espao de projeto, dado por equaes simplicadas, para um amplicador operacional de dois estgios. Em Hershenson, Boyd e Lee (2001) e Deyati e Mandal (2011), so utilizadas equaes posinomiais para modelar circuitos amplicadores. Com esta abordagem, a explorao do projeto com algoritmos de programao geomtrica garantem encontrar a soluo tima. Os mtodos baseados em simulao eltrica utilizam simuladores eltricos comerciais tipo SPICE como modelos de otimizao. Para a simulao eltrica so utilizados

2.2. Ferramentas de Automao do Projeto de Circuitos Integrados Analgicos

35

modelos eltricos para a tecnologia de fabricao fornecidos pela foundry. Este tipo de modelo de otimizao tende a consumir um grande tempo computacional no processo de otimizao, uma vez que para cada simulao o simulador eltrico executa inmeras iteraes de clculo e, normalmente, necessrio medir vrias especicaes sobre diferentes estruturas de simulao. Embora o processo necessite de um grande tempo computacional, este mtodo tende a ser preciso, uma vez que baseia-se em modelos eltricos complexos para a modelagem dos dispositivos. A simulao eltrica permite que qualquer especicao do circuito seja analisada, fazendo com que este tipo de modelo de otimizao seja exvel. Alm disso, este tipo de modelo permite a anlise da variabilidade do circuito que est sendo dimensionado atravs de modelos de pior caso, Monte Carlo, entre outros. Outro fator importante da utilizao de simulao eltrica que esta pode ser utilizada por qualquer tcnica de otimizao. As ferramentas propostas por Phelps et al. (2000), Smedt e Gielen (2002) utilizam modelos baseados em simulao eltrica. Em Phelps et al. (2000), so utilizadas heursticas de Simulated Annealing para explorar uma funo de R. avaliao (funo custo) multiobjetivo utilizando o simulador eltrico Cadence Spectre Smedt e Gielen (2002) abordam a explorao do espao de projeto de circuitos analgicos e RFIC utilizando otimizao multiobjetivo. Para denir a funo custo multiobjetivo o trabalho analisa o trade-o entre as especicaes. Alm de modelos baseados em equaes e simulao eltrica, existem modelos baseados em aprendizado de mquina, que fornecem uma avaliao rpida, como os modelos baseados em equaes, e tem uma boa preciso, como os modelos baseados em simulao. Isto obtido com a utilizao de tcnicas como Mquinas de Vetores de Suporte, como utilizado em Barros, Guilherme e Horta (2010), e Redes Neurais Articiais, como utilizado em (ALPAYDIN; BALKIR; DUNDAR, 2003). Nestes mtodos, primeiramente os modelos so treinados utilizando simulao eltrica e, aps isso, o sistema pode ser utilizado para estimar as especicaes de um dado circuito. Com base no modelo de otimizao, escolhe-se o mtodo de otimizao. Nos modelos baseados em equaes pode-se utilizar mtodos de otimizao que explorem a continuidade deste tipo de modelo. Um exemplo disso so modelos de otimizao baseados em equao posinomial (DEYATI; MANDAL, 2011), onde a aplicao de mtodos de otimizao baseados em programao geomtrica garante a obteno do resultado timo. Com modelos de otimizao baseados em simulao eltrica, em geral, qualquer mtodo de otimizao pode ser utilizado. Segundo Martens e Gielen (2008), os mtodos de otimizao estocsticos podem ser utilizados em qualquer tipo de modelo de otimizao. Em alguns mtodos, a convergncia para o resultado timo garantida e em alguns casos existe uma grande probabilidade de o mtodo encontrar a soluo tima global aps vrias iteraes. Dentre os mtodos de otimizao se destacam a utilizao de mtodos baseados em otimizao evolutiva, como Algoritmos Genticos (JAFARI et al., 2010), e mtodos baseados em Simulated Annealing (MARTENS; GIELEN, 2008). Estes dois mtodos

36

Captulo 2. Projeto Automtico de Circuitos Integrados Analgicos CMOS

possuem uma grande probabilidade de encontrar a soluo tima aps vrias iteraes. Outro fator importante que estes mtodos, de maneira geral, tm uma soluo nal no dependente da soluo inicial, sendo desnecessrio um dimensionamento inicial da topologia. A grande desvantagem destes mtodos o fato de necessitar a execuo de inmeras iteraes, fazendo com que o tempo de otimizao seja longo. A Figura 6 mostra o uxograma de execuo de uma ferramenta baseada em otimizao com a avaliao do desempenho de cada soluo. Nesta gura, a ferramenta recebe como entrada os requisitos de projeto. O ncleo de otimizao gera solues para o problema de otimizao de acordo com a tcnica de otimizao envolvida. Para cada soluo gerada necessrio avaliar o desempenho da soluo. A avaliao do desempenho feita atravs de uma funo custo que contm as especicaes do circuito e a relao com os valores requeridos para o projeto. Para obter os valores das especicaes utilizado o modelo de otimizao. No caso de modelos baseados na simulao eltrica estas especicaes so mensuradas atravs de conguraes da topologia ( testbenches ) que permitem a anlise das suas especicaes. Figura 6: Diagrama de dimensionamento de circuitos integrados analgicos baseado em um problema de otimizao com avaliao de desempenho.

Requisitos de Projeto Ncleo de Otimizao Topologia Dimensionada Avaliao de Desempenho

Especificaes Modelo de Otimizao

Neste contexto, o dimensionamento de circuitos analgicos baseados em um problema de otimizao, tem sua formulao mostrada na Figura 7. A parte (a) desta gura apresenta a formulao bsica de um processo de otimizao, onde deve-se minimizar o somatrio de todos os objetivos de otimizao e satisfazer algumas restries impostas ao projeto. Estas restries referem-se s especicaes (S (X )) de um dado circuito que devem satisfazer os valores mnimos ou mximos Sref . Para a explorao do espao de projeto do dimensionamento de circuitos integrados analgicos este tipo de funo tem um problema (LIU et al., 2009), pois solues que no atingem as restries, so descartadas. E assim, torna-se difcil encontrar uma soluo vlida em projetos fortemente restritos. Neste intuito, surge o processo de otimizao mostrado na parte (b) da Figura 7, em que a funo custo, alm dos objetivos, apresenta o valor das especicaes dada por uma funo de restrio (R(x)). Esta insero das especicaes refere-se distncia entre a especicao alcanada e a especicao desejada. Assim, solues que no atingem as

2.2. Ferramentas de Automao do Projeto de Circuitos Integrados Analgicos

37

especicaes impostas so aceitas, mas inserem um grande valor de R(X ). medida que as especicaes se aproximam do valor desejado R(X ) reduzido, tornando-se igual a zero quando as especicaes forem atingidas. Figura 7: Denio do dimensionamento do circuito como um problema de otimizao. (a) otimizao de um objetivo sujeito a restries e (b) otimizao de uma funo custo composta por objetivos e restries. Min
N i=1

objetivoi (X)

Min

N i=1

objetivoi (X)+

j =1

Rj (X)

Sujeito a: Si(X ) Siref Sj (X ) Sjref (a) (b)

A funo custo de avaliao do desempenho representa um dos principais pontos no processo de otimizao, pois deve aliar as especicaes que deseja-se otimizar, como potncia e rea, e as especicaes que so restries do circuito. Desta forma, a funo custo deve ser uma funo multiobjetivo para que possam ser otimizadas vrias especicaes e, ao mesmo tempo, atingir vrias especicaes requeridas (PHELPS et al., 2000; SMEDT; GIELEN, 2002). A funo custo ainda pode possuir tcnicas de ponderao das especicaes que apresentam maior diculdade para serem atingidas (LABRAK et al., 2007).

2.2.2 Ferramentas Comerciais

As ferramentas de automao do projeto de circuitos integrados analgicos esto cada vez mais sendo inseridas no uxo de projeto, mas ainda esto longe de serem utilizadas tal como ferramentas de automao do projeto de circuitos digitais. Uma das principais causas a grande complexidade envolvida e tambm o tempo necessrio de execuo da ferramenta. O que tem sido feito a utilizao de ferramentas em certas etapas do projeto como dimensionamento e gerao do leiaute. De acordo com Barros, Guilherme e Horta (2010) as principais ferramentas coR e a Neo Linear merciais de automao do projeto analgico so a Barcelona Design R . A ferramenta Barcelona Design R foi inicialmente desenvolvida por HershenNeoCircuit son, Boyd e Lee (1998) e baseada no dimensionamento automtico de circuitos atravs R possui uma inde otimizao convexa com base na simulao eltrica. Barcelona Design terface grca para o projetista e compatvel com a maior parte dos simuladores eltricos comerciais. Atualmente, a ferramenta encontra-se integrada s ferramentas da empresa R atualmente est inserida no pacote Synopsys. A ferramenta Neo Linear NeoCircuit

38

Captulo 2. Projeto Automtico de Circuitos Integrados Analgicos CMOS

R da empresa Cadence. Neocircuit R utiliza otimizao baseada em Simulated Neolinear Annealing para dimensionar o circuito e gerar o leiaute automaticamente.

Outra ferramenta que est sendo amplamente utilizada pela indstria de microeR da empresa MunEDA. Esta ferramenta possibilita o letrnica a ferramenta WiCkeD dimensionamento e o leiaute do circuito baseados na otimizao da produtividade do circuito sobre variaes de parmetros, fator este pouco explorado pelas ferramentas atuais. R possui uma interface amigvel e pode ser integrada s principais ferramentas A WiCkeD R e Synopsys Custom de CAD para o uxo de projeto analgico, como Cadence Virtuoso R , alm de ser compatvel com grande parte dos kits de projetos fornecidos pela Designer foundry (SOBE et al., 2009).

2.3 Design Centering

O processo de fabricao de circuitos integrados possui uma alta complexidade envolvida, de forma que a cada dia novos desaos tecnolgicos so superados e cada vez mais chega-se aos limites da tecnologia CMOS convencional. Devido a este fato, as tecnologias sub-micromtricas possuem alta incidncia de variabilidades nos processos de fabricao. Estas variaes acabam afetando o desempenho dos circuitos integrados tanto digitais como analgicos. Nos circuitos digitais as principais causas so as variaes no tempo de propagao e transio dos sinais digitais (BUEHLER et al., 2006). Em circuitos analgicos a variao faz com que o circuito opere em um nvel de polarizao diferente e sofra variaes de mismatch (variaes no casamento de dispositivos) que podem levar perda da funcionalidade do circuito (DRENNAN; MCANDREW, 2003). Segundo Orshansky, Nassif e Boning (2008) as variaes no processo de fabricao de um circuito integrado podem ser classicadas como: front-end, back-end e impostas pelo ambiente de utilizao do circuito integrado. As variaes front-end ocorrem na fabricao do dispositivo, nas etapas de implantao inica, oxidao, construo das linhas de polisilcio, entre outras. Nesta parte, podem ocorrer variaes nas dimenses do canal do transistor (W e L), na tenso de limiar do dispositivo (VTH), na espessura do xido de silcio (Tox), entre outros. Estas variaes possuem uma caracterstica aleatria e em sua maioria esto relacionadas aos limites da tecnologia, uma vez que em alguns processos de fabricao as dimenses esto prximas dimenso de alguns tomos. As variaes back-end so caracterizadas pela variao de processo causadas na metalizao das vias e interconexes internas do circuito integrado. Neste tipo de variaes as linhas de metal e vias de interconexo, nos diversos nveis de metais, sofrem alteraes. Ao mesmo tempo, dispositivos passivos como capacitores e indutores integrados, por serem construdos em geral por linhas de metais, sofrem variaes nos seus valores nominais.

2.3. Design Centering

39

As variaes impostas pelo ambiente de utilizao do circuito integrado referem-se s diferenas entre os valores nominais e reais de operao do circuito. Como exemplo desta classe de variao destacam-se as variaes da temperatura de operao do circuito e da tenso de alimentao. Estas variaes so sistemticas e podem ser corrigidas no projeto de forma a atenuar suas causas. A Figura 8 ilustra duas das principais variaes ocorridas em um processo de fabricao. Na parte (a) ocorre a utuao aleatria de dopantes devido alta complexidade de controle da implantao inica, fazendo com que os ons sejam tambm implantados em regies indesejadas. Na parte (b) mostrada a variao nas dimenses (W e L) do canal de um transistor CMOS em relao aos dispositivos ideal e real. Com esta gura pode-se perceber que para dispositivos de grande largura do canal (W), as variaes em L tendem a se cancelar de forma que o seu valor torna-se prximo ao valor nominal. A variao no polisilcio no provoca fortes variaes em W, pois normalmente esta dimenso dada pela regio de difuso, uma vez que a camada de polisilcio normalmente maior que a regio de difuso (DRENNAN; MCANDREW, 2003). Figura 8: Principais variaes no processo de fabricao de circuitos integrados em tecnologia CMOS. (a) utuao aleatria de dopantes (YE et al., 2008) e (b) variao nas dimenses do canal de um transistor CMOS (DRENNAN; MCANDREW, 2003).

(a)

(b)

Segundo Orshansky, Nassif e Boning (2008), as variaes do tipo front-end so as mais importantes em um projeto. Para exemplicar uma variao no processo de fabricao de um circuito integrado consideramos a tenso de limiar (VTH). A tenso de limiar para transistores de canal longo e dopagem uniforme (XI et al., 2003) pode ser estimada com a seguinte equao: V T H = V T H 0 + ( 2|F | Vbs

2|F |)

(2.2)

40

Captulo 2. Projeto Automtico de Circuitos Integrados Analgicos CMOS

onde V T H 0 a tenso de limiar para um dispositivo de canal longo e com tenso de substrato igual a zero, F o nvel de Fermi e obtido com a seguinte equao: = 2qSi Nsub Cox (2.3)

na qual q a carga de um eltron, Si a permissividade eltrica do silcio, Nsub representa a densidade de eltrons implantados no substrato e Cox a capacitncia de xido. Neste contexto, verica-se que uma variao no nmero de eltrons implantados na pastilha de silcio (Nsub ) representa uma grande inuncia no valor da tenso de limiar. Devido complexidade da implantao inica, em dispositivos de pequenas dimenses no possvel controlar o nmero exato de eltrons na regio implantada, causando uma utuao aleatria de dopantes (YE et al., 2008), como ilustrado na Figura 8. Alm disso, a tenso de limiar tambm dependente da capacitncia de xido, que por sua vez depende da espessura do xido de silcio sob o gate. A espessura do xido de silcio tambm possui variaes, apresentando diferentes valores em cada regio do wafer. importante notar que em um mesmo wafer de silcio pode haver regies com caractersticas diferentes, fazendo com que circuitos de uma mesma rodada de fabricao apresentem caractersticas distintas. Em Orshansky, Nassif e Boning (2008) a seguinte equao mostrada para o desvio padro de variao em VTH para um processo de fabricao de circuito integrados: V T H = 3, 19 10
8 0,4 Tox Nsub

(2.4)

Lef f Wef f

Nesta equao, verica-se que o desvio padro da variao de VTH est diretamente relacionado com os parmetros espessura do xido (Tox ) e Nsub . Alm disso, vericase uma relao inversa raiz quadrada da rea efetiva de gate do circuito (Lef f Wef f ). Nesta relao, verica-se que, para dispositivos grandes, o efeito de variao reduzido. J para dispositivos pequenos, a variao tende a ser alta. As variaes no processo de fabricao podem ser divididas em variaes locais e globais de parmetros, tambm chamadas de intra-die e inter-die (MUTLU; RAHMAN, 2005) ou variaes em lote ( LOT ) e dispositivo ( DEV ). As variaes locais fazem com que a variao de parmetros afete cada transistor de um mesmo circuito individualmente. Este tipo de variao muito importante em circuitos analgicos, principalmente em circuitos como espelhos de corrente e pares diferenciais, onde o casamento ( matching ) entre os dispositivos fundamental (SCHNEIDER; GALUP-MONTORO, 2010). As variaes globais fazem com que ocorram variaes nos parmetros em relao a circuitos diferentes. Neste caso, todos os transistores de um circuito possuem a mesma variao de parmetros. As variaes globais, so importantes para anlise de circuitos digitais (SAXENA et al., 2008). Com relao ao grau de variao, as variaes globais apresentam maiores variaes em relao s locais, porm em circuitos analgicos as pequenas variaes locais provocam

2.3. Design Centering

41

maior efeito de variaes nas especicaes do que as grandes variaes globais (DRENNAN; MCANDREW, 2003). Como as variaes no processo de fabricao inuenciam os circuitos produzidos, deve-se analisar o comportamento do circuito em fase de projeto de forma que especicaes como estas sejam levadas em conta j nas primeiras fases de projeto. Para analisar o comportamento do circuito utiliza-se um modelo eltrico e simulaes eltricas do tipo SPICE. Um modelo eltrico, durante a etapa de simulao, tido como um modelo determinstico, de forma que para um mesmo circuito sempre so encontradas as mesmas especicaes. Porm, os parmetros do modelo sofrem variaes no processo de fabricao, de forma que seu valor na prtica seja estocstico (no determinstico). Como os parmetros no tm valores xos, o modelo eltrico do dispositivo tambm deve ser um modelo estocstico. Para a anlise do comportamento de um circuito atravs de simulao eltrica, deve-se conhecer o comportamento da variao dos parmetros do modelo. Para a anlise das caractersticas do circuito com relao variao de parmetros podem ser utilizadas anlises estatsticas. Estas anlises so geridas pela observao (caracterizao) do processo de fabricao. Com a caracterizao do processo, especicaes como os valores mnimos, mximos, mdia e desvio padro de variao de cada parmetro podem ser analisados. Segundo Graeb (2007), com a simulao eltrica, dois tipos de anlises variaes de parmetros podem ser utilizadas: a anlise de pior caso ( worst case ) e anlise de Monte Carlo. Na primeira forma, o circuito simulado com os piores casos de variaes. De acordo com Mutlu e Rahman (2005), a anlise de pior caso mais voltada a circuitos digitais est relacionada velocidade do circuito. Nesta congurao, os parmetros do circuito so alterados dentre a sua faixa de variao para valores que causam as maiores variaes de velocidade. Para isso, os dispositivos do tipo NMOS e PMOS podem assumir trs classes: rpida, lenta ou tpica. Com estas combinaes, cinco possveis formas podem ser analisadas, como mostra a Figura 9, na qual Fast (FF) ou Slow (SS) signica que ambos os tipos de transistores NMOS e PMOS esto em uma mesma congurao, rpida ou lenta. A congurao rpida chamada de pior caso em termos de potncia e a congurao lenta chamada de pior caso de velocidade. J FS ou SF indica conguraes diferentes. Caso um tipo de transistor esteja em congurao lenta o outro estar em congurao rpida. A congurao FS chamada de condio um de pior caso e a congurao SF chamada de condio zero de pior caso. A anlise de pior caso fornece uma forma fcil de vericar a funcionalidade do circuito com relao s variaes impostas ao projeto, uma vez que necessrio somente uma simulao para cada caso. Se o circuito estiver dentro das caractersticas desejadas no pior caso, em outros casos tambm ir manter as suas funcionalidades. A desvantagem da anlise de pior caso que esta tende a superestimar a variao de parmetro e, assim, muitas vezes acaba dicultando

42

Captulo 2. Projeto Automtico de Circuitos Integrados Analgicos CMOS

o projeto. Alm disso, o pior caso tem uma pequena probabilidade de acontecer, uma vez que inmeros outros casos melhores existem. Os modelos de pior caso normalmente utilizam uma faixa de 3 ou 6 desvios padro de cada parmetro. Figura 9: Anlise de pior caso com relao velocidade dos transistores CMOS.

Neste conceito, surge a outra forma de anlise mais abrangente, chamada Monte Carlo, em que o circuito vericado atravs de uma distribuio estatstica. Nesta anlise, nmeros aleatrios dentro da faixa de variao conhecida so gerados para cada parmetro atravs de uma funo de densidade de probabilidade (PDF). A funo de densidade de probabilidade pode ser vista como a forma em que nmeros aleatrios so gerados ou amostrados. A funo de distribuio de probabilidade mais utilizada a distribuio normal (ou gaussiana). Esta distribuio obedece a seguinte equao:
(x)2 1 e 2.2 (2.5) 2.. em que representa o desvio padro e a mdia de um parmetro x. Esta equao, para = 0, fornece a representao grca mostrada na Figura 10. De acordo com esta gura, verica-se que a probabilidade de serem amostrados valores prximos a mdia alta e j valores afastados da mdia apresentam uma pequena probabilidade de existncia. Esta anlise est de acordo com a maior parte dos parmetros fsicos, uma vez que a maior parte dos parmetros esto prximos do valor nominal e somente uma minoria esto longe (KHOUAS; DERIEUX, 2000).

P DFN ORM AL =

Em uma distribuio gaussiana, de acordo com o valor da mdia e do desvio padro, a probabilidade de existncia de uma soluo pode ser analisada. A Tabela 1 sintetiza os valores de probabilidade acumulada em cada um dos intervalos de desvio padro. Nesta

2.3. Design Centering

43

Figura 10: Curva de uma funo de densidade de probabilidade normal.

Funo de Distribuio de Probabilidade (PDF) Normal 0.4 0.35 0.3 0.25 0.2 0.15 0.1 0.05 0 6

PDF Normal

1 0 1 Desvio Padro

Tabela 1: Faixa de desvio padro e probabilidade de uma distribuio normal Faixa de Desvio Padro a 2 a 2 3 a 3 4 a 4 5 a 5 6 a 6 Probabilidade de distribuio 68,268949213 % 95,44997361 % 99,73002039 % 99,99366575 % 99,99994266 % 99,99999980 %

tabela, possvel vericar que existe uma probabilidade de 68,27% de o parmetro estar situado entre e em relao mdia ( = 0). Alm disso, verica-se que a chance de um parmetro estar situado no intervalo de 3 a 3 prxima de 100%. Alm da funo de densidade de probabilidade gaussiana, existem inmeras outras funes que geram valores de base aleatria para a simulao Monte Carlo, dentre as funes destacam-se: variao uniforme e Latin Hypercube Sampling (LIU; MESSAOUDI; GIELEN, 2012). A principal diferena entre as funes de densidade de probabilidade refere-se forma em que os valores aleatrios para cada parmetro so amostrados. Devido diferena em que os nmeros so gerados, so necessrias maiores ou menores nmeros de rodadas de simulaes para haver uma anlise com preciso. De acordo com Liu, Messaoudi e Gielen (2012), a simulao eltrica de variao de parmetros baseado em Monte Carlo com PDF normal tende a representar melhor as variaes fsicas, porm s custas da necessidade de um nmero maior de simulaes, o que tende a afetar o tempo de anlise. De acordo com Graeb (2007), a preciso da anlise Monte Carlo proporcional raiz quadrada do nmero de amostras de uma simulao, enquanto que a complexidade da anlise cresce linearmente com o nmero de amostras.

44

Captulo 2. Projeto Automtico de Circuitos Integrados Analgicos CMOS

Baseando-se na densidade da probabilidade, a produtividade do circuito pode ser analisada. A produtividade (ou yield ) refere-se percentagem de circuitos integrados que mantm as especicaes desejadas aps a fabricao, de acordo com a seguinte equao: Y ield = N o de circuitos integrados validos .100% N o total de circuitos integrados (2.6)

Como um exemplo, a Figura 11 mostra o yield para trs diferentes rodadas de fabricao. Verica-se que, dependendo do nmero de circuitos que apresentam defeitos ou possuem especicaes fora dos valores requeridos, o yield alterado. Figura 11: Yield em um wafer de silcio.

O yield de um circuito pode ser facilmente analisado com a simulao Monte Carlo, pois inmeras simulaes so geradas e a percentagem de simulaes cujos resultados atendem s especicaes impostas pode ser vericada. Na anlise de pior caso no possvel analisar um valor de yield, pois com o resultado da simulao pode-se somente vericar se a simulao atinge ou no as especicaes impostas ao circuito. Baseando-se na estimativa de variao de parmetros atravs da simulao Monte Carlo, o valor da produtividade pode ser otimizado. Esta otimizao recebe o nome de design centering. Desta forma, junto ao uxo de dimensionamento, possvel inserir formas em que o espao de projeto possa ser explorado com o intuito de encontrar uma regio em que a produtividade seja mxima. Neste caso os resultados obtidos no dimensionamento do circuito so vlidos mesmo na ocorrncia de variaes nos parmetros do circuito. De acordo com Deyati e Mandal (2011) e Li et al. (2005) o design centering pode ser feito tambm sem a necessidade da anlise do yield durante o processo de otimizao. Para isso, pode-se utilizar tcnicas geomtricas. A explorao do projeto pode ser feita de forma a maximizar a distncia () entre uma especicao requerida e o valor encontrado. Para exemplicar, a Figura 12 mostra um espao de projeto de duas variveis, onde requerido que a soluo esteja entre as curvas de especicao 1 e especicao 2. As solues 1 e 2 esto fora dos valores requeridos e por isso no so solues vlidas. As solues 3 e 4 apresentam uma maior proximidade especicao 1 ou especicao

2.3. Design Centering

45

2. Esta maior proximidade faz com que, na ocorrncia de variaes de parmetros, a especicao de maior proximidade no seja satisfeita, caindo fora do espao de projeto. J a soluo 5 est posicionada em uma regio central, onde a distncia entre as curvas de especicaes 1 e 2 a mesma, e est mais distantes das bordas do espao de projeto. Assim, devido maior distncia, a soluo tem uma maior probabilidade de se manter vlida na ocorrncia de variaes de parmetros. Esta tcnica, embora simples e rpida, no tem a maximizao do yield garantida, uma vez que existem especicaes que sofrem menos ou mais o efeito das variaes de processo. Em Deyati e Mandal (2011), ao nal do processo de design centering de forma geomtrica, a anlise de Monte Carlo executada para o clculo efetivo do yield. Figura 12: Design centering atravs da maximizao da distncia entre as especicaes requeridas e a encontrada.

x2

Especificao 1 Especificao 2

1 5 4 2

1 2

x1

Para a simulao SPICE das variaes de processos (pior caso ou Monte Carlo), em geral a foundry fornece os dados de variaes de parmetros em seu processo de progresso. Em geral, dois modelos so fornecidos pela foundry o modelo para simulao

46

Captulo 2. Projeto Automtico de Circuitos Integrados Analgicos CMOS

de Monte Carlo e modelo de pior caso. Quando estes dados no esto disponveis, devem ser fabricados vrios transistores de testes para ser feita uma caracterizao da tecnologia.

2.4 Concluso
Neste captulo, foi apresentada uma reviso bibliogrca sobre o projeto automtico de circuitos integrados analgicos. Nesta reviso foi constatado que muitas vezes a qualidade do projeto manual (baseado no conhecimento do projetista) dependente diretamente da experincia do projetista. As ferramentas de automao do projeto, em geral, podem ser classicadas de acordo com a forma de obteno de uma topologia de circuito. Uma topologia de circuito projetada atravs de um processo de dimensionamento que pode ser baseado no conhecimento por parte do projetista (metodologia de projeto) ou atravs de um processo de otimizao. Com um processo de otimizao possvel explorar o espao de solues. Neste tipo de dimensionamento, quando utilizada simulao eltrica, no necessrio grande conhecimento do circuito a ser projetado pelo projetista. Aps o dimensionamento, o leiaute do circuito pode ser gerado. Neste captulo foi tambm apresentada a otimizao da produtividade com a tcnica de design centering. Nesta tcnica, foi vericado que uma forma de vericar o efeito da variao de parmetros a vericao da produtividade atravs de simulao eltrica, como a anlise de Monte Carlo.

47

3 Automao do Projeto de um Amplicador Diferencial

Este captulo analisa algumas estratgias de dimensionamento automtico aplicadas ao projeto de um circuito analgico integrado bsico, o amplicador diferencial. Para isso, um circuito simplicado do amplicador diferencial, contendo somente duas variveis livres de projeto, utilizado de forma que o espao de projeto seja analisado em termos de otimizao. Para a otimizao, as tcnicas de Simulated Annealing e Algoritmos Genticos so apresentadas e analisadas. Ao mesmo tempo, este captulo propem algumas tcnicas e formas de otimizao da produtividade ( design centering ) do circuito. As tcnica apresentadas neste captulo so utilizadas na implementao da ferramenta UCAF, mostrada no Captulo 4.

3.1 Amplicador Diferencial

O amplicador diferencial um bloco analgico bsico utilizado, de maneira geral, como estgio de entrada dos circuitos amplicadores operacionais. Apesar de sua simplicidade, este circuito muito utilizado como o primeiro estgio de amplicao de tenso de muitos dispositivos eletrnicos e tem se tornado uma das principais escolhas nos circuitos analgicos de alta performance e circuitos mistos (RAZAVI, 2000). De maneira ideal, o circuito amplica a diferena de tenso entre as suas entradas, sem amplicar a tenso de modo comum. Uma implementao do amplicador diferencial com transistores CMOS e carga ativa mostrada na Figura 13. Este circuito composto por um par diferencial, formado por dois transistores de entrada (M1 e M2), um espelho de corrente ativo (M3 e M4) e uma fonte de corrente ideal (Iref ). A tenso de sada (V out) depende da diferena de tenso entre sua entradas Vin1 e Vin2 . Para pequenas diferenas entre Vin1 e Vin2 , ambos transistores M2 e M4 esto saturados, provendo alto ganho. De outra forma, se |Vin1 Vin2 | grande o bastante, M1 ou M2 estar em estado de corte, de forma que a tenso de sada possa estar prxima da tenso de alimentao VSS ou VDD . A tenso de sada do amplicador diferencial pode ser expressa em termos dos

48

Captulo 3. Automao do Projeto de um Amplicador Diferencial

Figura 13: Esquemtico de um amplicador diferencial CMOS com carga ativa. VDD M3 2 Vin1 M1 1 Iref VSS modos comum e diferencial, como
(

M4 3 M2 Vout Vin2

Vout = AV D (Vin1 Vin2 ) AV C

Vin1 + Vin2 2

(3.1)

Nesta equao, AV D o ganho de tenso em modo diferencial e AV C o ganho de tenso em modo comum. Um amplicador operacional ideal tem um valor innito de AV D e um valor zero de AV C . As implementaes prticas sempre tentam aproximar estes valores, porm a implementao fsica do circuito insere algumas no-idealidades que limitam os valores de AV D e AV C . Outra caracterstica importante do amplicador diferencial a faixa de entrada em modo comum (ICM R). Para estimar o valor de ICMR, pode-se assumir Vin1 = Vin2 e variar a tenso de modo comum (componente DC de Vin1 e Vin2 ) at que um dos transistores no se mantenha saturado (ALLEN; HOLBERG, 2002). O maior valor da tenso de entrada em modo comum (ICM R+ ) dado pela seguinte equao: ICM R+ = VDD VSG3 + VT N 1 (3.2)

em que VSG3 a tenso entre os terminais de source e gate do transistor M 3 e VT N 1 a tenso de limiar de M 1. O menor valor de tenso de entrada (ICM R ) no terminal de gate de M 1 (ou M 2) dado pela equao seguinte: ICM R = VSS + V1 + VGS 2 (3.3)

A tenso no n 1 (V1 ) determinada pela implementao fsica da fonte de corrente Iref , a qual, em geral, formada por um nico transistor cuja corrente de dreno controlada por uma tenso de gate. VGS 2 a tenso entre os terminais de gate e source do transistor M 2. As propriedades de pequenos sinais do amplicador diferencial podem ser analisadas com o modelo simplicado mostrado na Figura 14, que ignora os efeitos de corpo

3.1. Amplicador Diferencial

49

do substrato ( body eects ). Nesta gura, gm a transcondutncia de gate dada pela derivada parcial da corrente de dreno em relao tenso entre gate e source. gm = ID VGS (3.4)

A resistncia srie rds dada pelo inverso da condutncia de sada gds e pode ser estimada na anlise de pequenos sinais como a derivada parcial da corrente de dreno em relao tenso entre dreno e source. 1 ID = gds = rds VDS (3.5)

Figura 14: Modelo de pequenos sinais simplicado para o circuito amplicador diferencial CMOS.
C3 G1 G2 +vin1 vin2 + + vgs1 vgs2 gm1 vgs1 S1 = S2 = S3 = S4 D1 = G3 = D3 = G4 rds1 rds3 1/gm3 C1 gm1 vgs1 I3 rds2 rds4 C2 Vout

O ganho de tenso em pequenos sinais (Avo ), ou seja, a relao entre a tenso de sada Vout e a entrada diferencial Vin1 Vin2 , pode ser estimada em baixa frequncia como Avo = gm1 gds2 + gds4 (3.6)

Para altas frequncias, o ganho de tenso afetado pelas inmeras capacitncias parasitas em cada um dos ns do circuito, modeladas como C1 , C2 e C3 , as quais so calculadas da seguinte forma: C1 = Cgd1 + Cbd1 + Cbd3 + Cgs3 + Cgs4 C2 = Cbd2 + Cbd4 + Cgd2 + CL C3 = Cgd4 (3.7) (3.8) (3.9)

Considerando C3 aproximadamente igual a zero, a funo de transferncia pode ser escrita como gm1 Vout (s) = gds2 + gds4
[(

gm3 2 Vgs1 (s) Vgs2 (s) gm3 + sC1 s + 2

(3.10)

em que 2 dado pela seguinte equao: 2 = gds2 + gds4 C2 (3.11)

50

Captulo 3. Automao do Projeto de um Amplicador Diferencial

o polo 2 determina a frequncia de corte do amplicador, tambm chamada de 3dB . Assumindo que gm3 gds2 + gds4 C1 C2 ento, a resposta em frequncia do amplicador diferencial se reduz a Vout (s) = Vin1 (s) Vin2 (s)
(

(3.12)

gm1 gds2 + gds4

) (

2 s + 2

(3.13)

esta anlise de primeira ordem possui um nico polo na sada, dado por (gds2 +gds4 )/C2 . Alguns zeros ocorrem devido a Cgd1 , Cgd2 e Cgd4 , mas estes podem ser ignorados nesta anlise. O produto ganho-largura de faixa (GBW), que igual frequncia de ganho unitrio, pode ser expresso como GBW = Avo 3dB (3.14)

O slew rate (SR), que caracteriza a velocidade de resposta do amplicador, possui seu valor dependente de Iref e da capacitncias associadas ao n de sada e o terminal comum (GND) e dado pela seguinte equao: SR = Iref C (3.15)

em que C a capacitncia total conectada no n de sada (nesta anlise, aproximada por C2 ). Outras especicaes importantes do comportamento eltrico do amplicador diferencial incluem dissipao de potncia e rea de gate, calculadas com as Equaes 3.16 e 3.17, respectivamente. Pdiss = Iref (VDD VSS ) (3.16)

Area =

N i

Wi Li

(3.17)

em que N refere-se ao nmero de transistores do circuito, neste caso igual a 4. Todo projeto analgico possui uma tecnologia de fabricao e um tipo de dispositivo associado. Em tecnologia CMOS, o projetista deve dimensionar os transistores do circuito, pois W (largura do canal) e L (comprimento do canal) so os nicos parmetros que podem ser alterados na fabricao de um dispositivo CMOS.

3.2. Modelagem do Amplicador Diferencial para o Dimensionamento Automtico

51

3.2 Modelagem do Amplicador Diferencial para o Dimensionamento Automtico

A modelagem do amplicador diferencial da Figura 13 para o dimensionamento automtico dada na sequncia. Utilizando um processo baseado em otimizao, as especicaes do circuito so calculadas atravs de simulaes eltricas SPICE. A escolha por utilizar a simulao SPICE, deve-se ao fato de no serem necessrias equaes simplicadas que modelam um dado circuito, uma vez que equaes simplicadas esto condicionadas a uma dada regio de operao e, devido simplicao, apresentam resultados diferentes dos resultados reais. Com isso, a simulao eltrica uma alternativa exvel, pois os modelos eltricos tendem a modelar o circuito em todas as regies de operao e possvel analisar qualquer circuito. Como exemplo de modelagem, para o dimensionamento, vamos considerar o projeto de um amplicador diferencial que deve ser otimizado em termos da rea de gate do circuito e satisfazer algumas restries de projeto. Alm da rea, outras especicaes poderiam ser tambm otimizadas, formando assim um projeto multiobjetivo. A Tabela 2 mostra os objetivos e restries para este problema. Tabela 2: Especicaes de projeto e restries para o circuito amplicador diferencial da Figura 13 Especicao rea de gate Ganho em Baixas Frequncias (Avo) Margem de Fase (PM) Produto Ganho-Largura de Faixa (GBW) Mximo Valor de Entrada em Modo Comum (ICMR+ ) Valor Requerido M inimizar 40, 00 dB 70, 00 1, 00 M Hz 0, 40 V

A funo custo fc (X ) formulada como a soma das especicaes e restries de projetos em termos do vetor de variveis livres de projeto X : fc (X ) = Area(X ) + R (X ) Arearef (3.18)

As especicaes so calculadas para um dado X e so normalizadas por um valor de referncia. Neste exemplo, Arearef = 1m2 . A ponderao de cada especicao pode ser implementada como pesos individuais que indicam a importncia relativa do parmetro. Neste exemplo, foram adotados todos os pesos iguais unidade. R(X ) a funo de restrio em funo de X, calculada como: R(X ) =Rmin (Av (X ), Avref ) + Rmin (P M (X ), P Mref ) + Rmin (GBW (X ), GBWref ) + Rmin (ICM R + (X ), ICM R+ref ) (3.19)

52

Captulo 3. Automao do Projeto de um Amplicador Diferencial

em que, Rmin (S (X ), Sref ) uma funo de restrio de mnimo em termos de uma especicao S (X ) e de um valor de referncia Sref . Pode haver ainda especicaes que devem ser menores do que um valor de referncia. Neste caso existe uma funo Rmax (S (X ), Sref ). Ambas funes de restries inserem uma penalidade na funo custo fc (X ), caso a especicao esteja fora da faixa de valores desejados. Caso contrrio, a funo retorna o valor zero. As equaes seguintes mostram como as funes de restrio esto implementadas:

Rmax (S (X ), Sref ) =

0
Sref S (X ) Sref

se S (X ) Sref se S (X ) > Sref

(3.20)

Rmin (S (X ), Sref ) =

0
S (X )Sref Sref

se S (X ) Sref se S (X ) < Sref

(3.21)

Neste exemplo, foram utilizados como restries de referncia os valores mostrados na Tabela 2. Os valores de Avo(X ), P M (X ), GBW (X ) e ICM R+ (X ) so obtidos atravs de simulao eltrica SPICE. Com o intuito de simplicar a anlise, considera-se que todos os transistores tenham o mesmo tamanho. Esta considerao no um procedimento prtico, uma vez que neste circuito M 1 deve ser igual a M 2, mas no necessariamente igual a M 3 e M 4. Porm, esta simplicao fornece uma visualizao do problema em duas dimenses, de forma que possam ser exemplicados os trade-os e o valor timo de busca, provendo uma noo intuitiva do problema. Portanto, neste projeto foram consideradas duas variveis livres de projeto: L = L1 = L2 = L3 = L4 e W = W1 = W2 = W3 = W4 . O vetor de variveis livres de projeto X = [W L]. O espao de projeto para a Equao 3.18 foi mapeado atravs de simulao eltrica variando W de 0, 22m a 10m e L de 0, 18m a 1m com passos de 0, 01m. Para isso, foram utilizados os parmetros da tecnologia XFAB de 0, 18m CMOS com tenso de alimentao (VDD VSS ) igual a 1, 8V . A Figura 15 mostra o espao de projeto traado como funo de W e L. Nesta gura, possvel notar a alta no-linearidade da funo gerada e tambm a existncia de um vale onde est localizado o valor mnimo. A soluo tima para o problema de dimensionamento, ou seja, o valor mnimo da funo custo, est localizado em W = 1, 62m e L = 0, 55m, com um valor de 0, 119580. Neste ponto, o circuito amplicador diferencial apresenta as especicaes mostradas na Tabela 3. Verica-se que a soluo tima atende a todas as especicaes requeridas ao projeto e apresenta um valor mnimo de rea igual a 3, 564m2 .

3.3. Explorao do Espao de Projeto de um Amplicador Diferencial atravs de Otimizao

53

Figura 15: Espao de projeto para o amplicador diferencial de duas variveis. O valor mnimo igual a 0, 1195802 e obtido com W = 1, 62m and L = 0, 55m. (a) espao tridimensional e (b) espao bidimensional com especicao da soluo tima.
Espao de Projeto

2 Funo Custo (fc)

1.5

1 0.2 0.4 0.6 0.8 L (um) 2 4 6 W (um) 8 1 1.2 10

0.5

(a)
10 9 8 7 W (um) 6 5 1 4 0.8 3 0.6 2 0.4 1 0.2 0 0.2 0.3 0.4 0.5 0.6 0.7 L (um) 0.8 0.9 1 1.1 1.2 2 1.8 1.6 1.4 1.2

(b)

3.3 Explorao do Espao de Projeto de um Amplicador Diferencial atravs de Otimizao

Na seo anterior, o espao de projeto do amplicador diferencial simplicado foi obtido atravs de simulao eltrica e o clculo da funo custo foi feito atravs da Equao 3.18. Nesta seo, o objetivo ser a anlise da explorao do espao de projeto por heursticas de otimizao. Como o espao de projeto do circuito analisado tem a sua

54

Captulo 3. Automao do Projeto de um Amplicador Diferencial

Tabela 3: Especicaes nominais do circuito amplicador diferencial simplicado para a soluo tima no ponto W = 1, 62m e L = 0, 55m Especicao Area Av PM GBW ICM R+ Valor Requerido M inimizar 40, 00 dB 70, 00 1, 00 M Hz 0, 40 V Soluo tima 3, 564m2 49, 97 dB 90, 07 1, 00 M Hz 0, 59 V

soluo tima conhecida, esta ser utilizada como base para anlise dos resultados obtidos com as heursticas. Como heursticas de otimizao, esta seo aborda as tcnicas de otimizao baseada em Algoritmos Genticos e Simulated Annealing.

3.3.1 Otimizao com Simulated Annealing (SA)

A heurstica Simulated Annealing (SA) uma meta-heurstica de otimizao para sistemas no-lineares inspirada na analogia com um sistema termodinmico ao simular o resfriamento de um conjunto de tomos aquecidos at o ponto de mnima energia, fenmeno este conhecido como recozimento ( Annealing ). O uxograma da heurstica SA aplicado ao dimensionamento de circuitos integrados analgicos mostrado na Figura 16. Neste uxograma, o ncleo de otimizao com Simulated Annealing recebe como entrada os parmetros de congurao da heurstica, as especicaes de projeto (neste caso os dados da Tabela 2) e os dados da tecnologia de fabricao (neste caso os parmetros de simulao da tecnologia XFAB 0, 18 m). O primeiro passo do uxograma refere-se a gerar uma soluo inicial - neste caso aleatria - e fazer a avaliao da soluo gerada. A avaliao feita atravs do clculo da funo custo (Equao 3.18). Para o clculo da funo custo necessrio estimar as especicaes do circuito atravs de simulao eltrica. Aps a soluo inicial, o parmetro de temperatura inicializado em um valor informado pelo usurio. O prximo passo refere-se gerao de uma nova soluo XN . Para isso utilizada uma funo de gerao de solues. Esta funo gera uma nova soluo baseando-se na soluo atual e no parmetro de temperatura. A Tabela 4 apresenta duas possibilidades de construo desta funo: Fast e Boltzmann (disponveis na Heurstica de SA do Optimization Toolbox do Matlab (MATHWORKS, 2012b)). Nestas funes, XC refere-se ao vetor da soluo atual, T (i) o valor do parmetro de temperatura da iterao i e XR um vetor de valores aleatrios normalizados na faixa de -1 a +1. A diferena entre as funes Fast e Boltzmann est relacionada ao grau de variao possvel no valor gerado

3.3. Explorao do Espao de Projeto de um Amplicador Diferencial atravs de Otimizao

55

Figura 16: Fluxograma de dimensionamento automtico utilizando SA.

Configuraes do SA

Especificaes de projeto

Tecnologia

Ncleo do Simulated Annealing

Incio Criao aleatria da soluo inicial Inicializao do parmetro de temperatura Gerao de novas solues Reduo do parmetro de temperatura Teste de aceitao da soluo gerada Funo custo

Simulao eltrica

No

Condio de parada est satisfeita? Sim

Fim: Circuito dimensionado

Tabela 4: Funes de gerao de novas solues do SA Nome Funo Fast (GF AST ) XN = XC + T (i).XR Boltzmann (GBOLT Z ) XN = XC + T (i).XR em relao ao valor atual. A primeira proporcional a T (i) e a outra proporcional a T (i). Aps a gerao da nova soluo, esta deve ser avaliada com a funo custo. Aps a gerao de uma nova soluo e sua avaliao, o teste de aceitao executado. Este teste refere-se primeiramente ao valor da funo custo. Se este valor for melhor (menor, no caso de um problema de minimizao) que o valor da soluo atual, a soluo gerada torna-se a soluo atual do problema. Caso a soluo gerada apresente um valor pior, em relao ao valor atual, uma probabilidade de distribuio de aceitao (H ) calculada e comparada com um valor aleatrio. Se o valor de probabilidade calculado for maior do que o nmero aleatrio, a soluo gerada torna-se a soluo atual do problema. Caso contrrio, a soluo gerada descartada e o procedimento continua. Como funo

56

Captulo 3. Automao do Projeto de um Amplicador Diferencial

de distribuio de probabilidade pode-se utilizar a distribuio de Boltzmann dada pela seguinte equao (FLOUDAS; PARDALOS, 2008): 1 1+e
fc (XN )fc (XC ) T (i)

H=

(3.22)

em que fc a funo custo da Equao 3.18, XN e XC representam o vetor de soluo gerada e soluo atual, respectivamente, e T (i) o valor da temperatura na iterao i. Nesta equao, pode-se perceber que H reduz medida que T (i) reduz. Como T (i) reduzida ao longo das iteraes, a probabilidade de aceitao de solues ruins se reduz ao longo das iteraes. Desta forma, inicialmente a heurstica SA tende a ter maior chance de escapar de solues mnimas locais e ter uma variabilidade de gerao de solues maior (MICHALEWICZ; FOGEL, 2000). Alm disso, se fc (XN ) fc (XC ) for grande, a probabilidade de aceitao da nova soluo pequena. No prximo passo do uxograma, o critrio de parada testado e, se satisfeito, a heurstica naliza a busca e retorna o melhor valor encontrado durante a explorao do espao de projeto. So exemplos de critrios de parada: um nmero mximo de solues geradas, valor mnimo tolervel de variao na funo custo e valor mnimo de temperatura. Caso o critrio de parada no seja satisfeito, o parmetro de temperatura T (i) reduzido por uma funo de decaimento de temperatura. As funes de decaimento de temperatura mostradas na Tabela 5 esto disponveis no Matlab Optimization Toolbox. Estas funes tm as evolues traadas na Figura 17, na qual pode-se perceber que a funo que possui o decaimento mais rpido a Fast e a que tem o decaimento mais lento a funo Boltzmann. Aps o decaimento da temperatura, os procedimentos do uxograma so repetidos de maneira que novas solues sejam geradas e avaliadas. O processo se repete at que a condio de parada seja satisfeita. No uxograma da Figura 16 pode haver algumas etapas extras de otimizao com Simulated Annealing. A primeira refere-se ao Reannealing, no qual pode-se congurar a heurstica para que, se em um certo nmero de iteraes o critrio de parada no tiver sido satisfeito, o parmetro de temperatura seja reinicializado. Com esta reinicializao, a probabilidade de aceitao de novas solues maior, aumentando assim a chance de escapar de mnimos locais. Porm, o algoritmo pode sofrer com variabilidade caso esteja j prximo soluo global. Outra alternativa que pode ser inserida ao processo de otimizao com SA a utilizao de uma busca hbrida. A busca hbrida utiliza otimizao local e global simultaneamente. Com isso, possvel encontrar a soluo mnima local mais prxima da soluo atual. Este procedimento importante ao trmino do processo de otimizao com SA, pois a soluo tende a estar prxima de um valor mnimo, mas dicilmente exatamente no ponto mnimo (LIU et al., 2009).

3.3. Explorao do Espao de Projeto de um Amplicador Diferencial atravs de Otimizao

57

Tabela 5: Funes de decaimento de temperatura do SA Nome Fast (TF AST ) Exponencial (TEXP ) Boltzmann (TBOLT Z ) Funo T0 i T0 .0, 95i T0 ln(i)

Figura 17: Evoluo das funes de decaimento da temperatura do SA.

Funes de Decaimento de Temperatura do SA 100 90 Parmetro de temperatura (T) 80 70 60 50 40 30 20 10 0 0 50 Iteraes 100 150 TFast TExp TBoltz

Para analisar o efeito das conguraes do SA quando aplicado ao dimensionamento automtico de circuitos integrados analgicos, sero apresentadas a seguir inmeras execues da heurstica no problema de dimensionamento mostrado na Seo 3.2. Para isso, foram executadas 1000 rodadas de otimizao com diferentes conguraes de funes de gerao de novas solues, funes de decaimento de temperatura, utilizao de Reannealing e otimizao hbrida. Para cada execuo, a soluo inicial foi gerada aleatoriamente e, ao nal das execues, uma anlise estatstica foi realizada para a anR lise e comparao dos resultados. Para as execues foi utilizado o software Matlab R . Nesta explorao do projeto foi utilizado o e o simulador eltrico Synopsys HSPICE mapeamento discreto do espao de projeto utilizado para traar o grco da Figura 15. Esta escolha deve-se ao fato de eliminar a simulao eltrica a cada iterao, de forma a reduzir o tempo de dimensionamento e tornar possvel a anlise de 1000 execues para cada congurao. A Tabela 6 mostra a mdia do valor de funo custo encontrado aps 1000 execues do SA utilizando a funo de gerao GF AST e as trs funes de decaimento de

58

Captulo 3. Automao do Projeto de um Amplicador Diferencial

temperatura. Nesta tabela possvel vericar que a soluo que possui uma mdia mais prxima da soluo tima foi obtida com a funo TBOLT Z , que possui fc igual a 0, 12024 sendo que a soluo tima 0, 119580. Isto deve-se ao fato de que a maior parte das 1000 execues com TBOLT Z so prximas ou iguais soluo tima. As funes de decaimento de temperatura TEXP e TF AST , apresentaram os piores resultados. Os resultados com TBOLT Z , embora bons, tiveram um maior nmero de iteraes executadas, o que resultou em um tempo de execuo maior. Tabela 6: Valores mdios da otimizao global do circuito amplicador diferencial para diferentes funes de decaimento de temperatura usando GF AST Funo fc W (m) L (m) Boltz 0,12024 1,634 0,551 Exp 0,19179 2,323 0,616 Fast 0,65983 6,978 0,705 Valor timo 0, 119580 1,62 0,55 Tempo de execuo (s) 4,08 2,39 3,25 Iteraes 1777,44 1043,89 1416,36 -

A Figura 18 mostra um grco comparando as trs funes de decaimento de temperatura, considerando somente o nmero de solues timas encontradas em relao ao tempo de otimizao. possvel vericar que a funo TBOLT Z encontrou 400 solues timas nas 1000 execues em torno de 6 segundos de execuo. Aps este tempo, o nmero de solues timas encontradas no crescem consideravelmente, com saturao em 430 solues timas com um tempo de 9 segundos. O mesmo comportamento encontrado com as funes TEXP e TF AST , porm com um nmero muito menor de solues timas encontradas e com um tempo execuo muito menor. As prximas execues referem-se anlise da otimizao global seguida de otimizao local. Para isso, os valores encontrados na anlise anterior foram inseridos como soluo inicial de uma heurstica de otimizao local. Com isso, pode-se vericar se possvel melhorar ainda mais o resultado nal aps a busca global com SA. Como tcnica de busca local foi utilizado o algoritmo de Pontos Interiores (PRESS et al., 2007). Este mtodo adequado para otimizao de espaos de projeto convexos lineares e no-lineares. O algoritmo foi implementado em Matlab atravs da funo fmincon. Os resultados podem ser vistos na Tabela 7. Nestes resultados, possvel vericar o melhoramento das solues aps a insero da busca local. A mdia da funo custo aps as 1000 execues com as trs funes de decaimento de temperatura esto mais prximas da soluo tima, com relao anlise anterior. O tempo total de execuo (incluindo o tempo de otimizao global e local) foi aumentado em cerca de 50%, porm so encontrados valores razoveis j prximo aos 7 segundos. Comparando os valores de W e L, possvel notar que houve uma melhora signicativa em todas as funes de decaimento de temperatura, pois os valores encontrados

3.3. Explorao do Espao de Projeto de um Amplicador Diferencial atravs de Otimizao

59

Figura 18: Nmero de solues timas encontradas com relao ao tempo de execuo para o processo de otimizao global de um amplicador diferencial, considerando trs funes de decaimento de temperatura e a funo GF AST .

Tabela 7: Valores mdios do projeto do amplicador diferencial aps a otimizao global seguida de otimizao local Funo fc W L Tempo de Execuo (s) Boltz 0,11988 1,625 0,550 7,83 Exp 0,12103 1,636 0,562 4,63 Fast 0,12205 1,638 0,572 6,61 Valor timo 0, 119580 1,62 0,55 -

esto mais prximos da soluo tima. No que se refere ao nmero de solues timas encontradas durante as 1000 execues, a busca local demonstrou uma enorme melhoria, conforme pode-se observar na Figura 19. De acordo com esta gura, 90% dos resultados encontrados com a funo TBOLT Z representam a soluo tima do problema, uma melhora maior do que 50% em relao explorao do espao de projeto utilizando somente otimizao global. O mesmo ocorre com as outras funes de decaimento de temperatura.

60

Captulo 3. Automao do Projeto de um Amplicador Diferencial

Figura 19: Nmero de solues timas com relao ao tempo de otimizao para a otimizao global seguida de local para o amplicador diferencial utilizando funo GF AST .

Para a anlise da inuncia do reannealing no processo de otimizao, foram executados alguns experimentos com Simulated Annealing. Os experimentos tratam de executar a anlise anterior utilizando intervalos de reannealing (R.I.) iguais a 200, 450, 700 e 950 iteraes. Esta anlise faz com que a cada intervalo o parmetro de temperatura seja reinicializado. Novamente, 1000 execues foram feitas para a anlise dos resultados. A Figura 20 mostra a relao entre o nmero de solues timas encontradas em funo do tempo de otimizao para a funo de decaimento de temperatura TBOLT Z com todos os intervalos de reannealing. Nesta gura, pode-se perceber que o reannealing afeta o desempenho da busca global pela heurstica. A melhor soluo obtida sem a utilizao de reannealing (intervalo de reannealing igual a innito), demonstrando assim que a estratgia no colabora quando se utiliza a funo de decaimento de temperatura TBOLT Z . Quando utilizada a funo de decaimento de temperatura TEXP , o comportamento do processo de otimizao em relao ao intervalo de reannealing oposto ao encontrado com a funo TBOLT Z . Com a reduo no intervalo de reannealing, um maior nmero de solues timas so encontradas, de acordo com a Figura 21. O mesmo ocorre para a funo de decaimento de temperatura TF AST , como mostrado na Figura 22. Nesta gura, pode-se vericar que, medida que o intervalo de reannealing reduzido, o nmero de solues timas encontradas aumenta. Com o intuito de vericar um intervalo

3.3. Explorao do Espao de Projeto de um Amplicador Diferencial atravs de Otimizao

61

Figura 20: Nmero de resultados timos com relao ao tempo de otimizao global do amplicador diferencial com diferentes valores de intervalo de reannealing, utilizando decaimento de temperatura pela funo TBOLT Z .

de reannealing timo, no qual o maior nmero de solues timas encontrado com a busca global, mais algumas anlises foram executadas. Estas anlises esto mostradas na Figura 23, na qual pode-se perceber que o intervalo de reannealing que produz o maior nmero de solues timas est prximo de 100. Abaixo e acima deste valor o nmero de solues timas encontradas reduzido. Para as anlises mostradas anteriormente, foi utilizada como funo de gerao de novas solues a funo GF AST . Para analisar o efeito da segunda funo de gerao de novas solues, funo GBOLT Z , o processo de otimizao com as trs funes de decaimento de temperatura foi executado novamente. A Figura 24 mostra o nmero de solues timas encontradas em funo do tempo de otimizao para as 6 combinaes formadas pelas funes de gerao de solues e funes de decaimento de temperatura. Com estes resultados, pode-se vericar que a qualidade das solues encontradas utilizando funes de decaimento de temperatura e gerao de novas solues com a funo GBOLT Z muito melhor em relao s anlises anteriores. Esta melhora deve-se ao fato de que esta combinao apresenta a melhor analogia com o sistema termodinmico. Devido a isso, a probabilidade de encontrar a soluo tima alta (MICHALEWICZ; FOGEL, 2000). Para

62

Captulo 3. Automao do Projeto de um Amplicador Diferencial

Figura 21: Nmero de resultados timos com relao ao tempo de otimizao global do amplicador diferencial com diferentes valores de intervalo de reannealing, utilizando decaimento de temperatura pela funo TEXP .

as funes de decaimento de temperatura TEXP e TF AST , a variao pequena quando se altera a funo de gerao de novas solues, porm so encontrados melhores resultados quando utilizada a gerao de novas solues com a funo GF AST . As anlises do SA mostradas nesta seo serviram de base para a publicao de um captulo de livro (SEVERO et al., 2012).

3.3.2 Otimizao com Algoritmos Genticos (GA)

Os algoritmos genticos (GA) baseiam-se nos modelos das teorias biolgicas da evoluo natural e gentica para realizar a otimizao de funes no-lineares (FLOUDAS; PARDALOS, 2008). O GA uma meta-heurstica no-determinstica que trabalha com uma populao de solues simultaneamente. Cada soluo pertencente populao chamada de indivduo e a cada indivduo associado um valor de funo custo. Nos algoritmos genticos, a funo custo comumente chamada de funo de aptido ( tness ). As iteraes do processo de otimizao com GA so chamadas de geraes, em analogia evoluo natural. Ou seja, a cada iterao os indivduos da populao so cruzados, gerando novos indivduos que herdam caractersticas de ambos os pais (recom-

3.3. Explorao do Espao de Projeto de um Amplicador Diferencial atravs de Otimizao

63

Figura 22: Nmero de resultados timos com relao ao tempo de otimizao global do amplicador diferencial com diferentes valores de intervalo de reannealing, utilizando decaimento de temperatura pela funo TF AST .

binao), podendo este novo individuo sofrer ou no mutaes. No GA, cada indivduo da populao chamado de cromossomo. Os cromossomos de um algoritmo gentico podem ser representados (codicados) de diversas formas. As formas de codicao mais utilizadas so codicao Binria e Real (SIVANANDAM; DEEPA, 2008). Em um cromossomo binrio as variveis de otimizao so codicadas em nmeros binrios, cujo o nmero de bits depende da resoluo de cada uma das variveis. O nmero de bits necessrios para cada varivel do cromossomo denido pela seguinte equao: ) ( b i ai (3.23) ni = log2 i em que ai e bi so os limites inferior e superior da varivel i, respectivamente, e i representa a resoluo da varivel i. Devido codicao, antes de efetuar o clculo da funo custo necessrio realizar a decodicao do cromossomo binrio. Para cromossomos reais no so necessrias codicaes e decodicaes, pois o cromossomo visto como um vetor real em que suas posies so ocupadas pelas variveis reais do problema. O uxograma do GA aplicado ao dimensionamento de circuitos integrados analgicos mostrado na Figura 25. Neste uxograma, o ncleo de otimizao com algoritmos genticos recebe como entradas os parmetros de congurao da heurstica, as especicaes de projeto (neste caso, os dados da Tabela 2) e os dados da tecnologia de fabricao

64

Captulo 3. Automao do Projeto de um Amplicador Diferencial

Figura 23: Mximo nmero de solues timas obtidas com a otimizao global com relao ao intervalo de reannealing utilizado com funo de decaimento de temperatura TF AST .
Nmero de Solues timas em Funo do Intervalo de Reannealing 1000 900 800 700 600 500 400 300 200

Nmero de Solues timas

100

200

300

400 500 600 700 Intervalo de reannealing

800

900

1000

(neste caso os parmetros de simulao da tecnologia XFAB 0, 18 m). O primeiro passo a criao da populao de solues. A criao da populao dada por uma funo de inicializao que, em geral, gera aleatoriamente valores dentro da faixa de limites de cada varivel (LINDEN, 2006). Para cada soluo criada, necessrio efetuar a avaliao da soluo atravs da funo custo. Neste problema de dimensionamento de circuitos integrados analgicos a funo custo denida pela Equao 3.18, e as especicaes do circuito so estimadas por simulao eltrica. Aps a criao da populao, deve-se selecionar solues na populao (solues pais) para que estas sejam utilizadas para a gerao de novas solues. A seleo das solues pais feita por uma funo de seleo. A funo de seleo um dos principais pontos no uxo de execuo de um GA, uma vez que as novas solues geradas dependem das solues selecionadas da populao (SIVANANDAM; DEEPA, 2008). A implementao para Matlab dos algoritmos genticos GAOT ( Genetic Algorithm Optimization Toolbox ), desenvolvida por Houck, Joines e Kay (1995), apresenta as seguintes funes de seleo: roulette wheel, seleo por ranqueamento geomtrico normalizado e seleo por torneio. A funo de seleo roulette wheel baseia-se em uma probabilidade de seleo associada a cada cromossomo da populao. Para GA de minimizao, esta probabilidade calculada

3.3. Explorao do Espao de Projeto de um Amplicador Diferencial atravs de Otimizao

65

Figura 24: Nmero de resultados timos com relao ao tempo de otimizao global do amplicador diferencial para as diferentes funes de gerao de novas solues.

com a seguinte equao: Pi = 1 fc (Xi ).

N P OP (
j =1 1 fc (Xj )

(3.24)

em que fc a funo custo, Xi ou Xj so cromossomos da populao e N P OP representa o nmero de cromossomos (indivduos) que constituem a populao. Esta probabilidade normalizada em funo do somatrio do inverso da funo custo, de maneira que a soma de todas as probabilidades seja igual unidade. A probabilidade de seleo inversamente proporcional ao valor da funo custo, de forma que solues boas (menor valor de fc ) apresentam maior chance de seleo. Neste mtodo, aps o clculo da probabilidade de seleo de todos os cromossomos da populao, a roleta formada, fazendo com que cada soluo ocupe uma faixa relativa sua probabilidade. Para selecionar a soluo, um nmero aleatrio gerado e comparado com as faixas da roleta. A soluo que possui a faixa de probabilidade do nmero gerado escolhida. Normalmente, a seleo envolve a seleo de duas solues. Assim, o procedimento pode ser repetido com a excluso da soluo j selecionada. O segundo mtodo de seleo, baseado no ranqueamento geomtrico normalizado, tem como base a ordenao das solues de acordo com o valor da funo custo. Com

66

Captulo 3. Automao do Projeto de um Amplicador Diferencial

Figura 25: Fluxograma de dimensionamento automtico utilizando algoritmos genticos (GA).

Configuraes do GA

Especificaes de projeto

Tecnologia

Ncleo do Algoritmo Gentico

Incio Criao aleatria da populao Seleo de solues na populao Recombinao e mutao Insero da soluo gerada na populao Funo custo

Simulao eltrica

No

Condio de parada est satisfeita? Sim

Fim: Circuito dimensionado

base nesta ordenao, a probabilidade de seleo de cada cromossomo calculada com a seguinte equao: q.(1 q )ri 1 (3.25) Pi = 1 (1 q )N P OP onde q o parmetro de ranqueamento e ri a posio no ranking da soluo i. Para analisar um exemplo de comparao entre as duas funes de seleo, a Figura 26 mostra a probabilidade de escolha para uma populao cujos cromossomos possuem valores de funo custo iguais a 1, 3, 4, 5, 7, 9 e 10. Nesta gura, verica-se que o mtodo de seleo por roulette wheel tende a apresentar maior probabilidade de seleo para as solues melhores. Este fato faz com que a melhor soluo tenha uma grande probabilidade de seleo quando o seu valor de funo for muito menor que as demais solues. Assim, a soluo com fc (X ) = 1 possui uma alta probabilidade de seleo (47%). J no mtodo de ranqueamento geomtrico normalizado, este efeito tende a ser reduzido, uma vez que a probabilidade no depende do valor da funo custo e sim da

3.3. Explorao do Espao de Projeto de um Amplicador Diferencial atravs de Otimizao

67

sua posio no ranking. Figura 26: Comparao da probabilidade de seleo com as funes roulette wheel e ranqueamento geomtrico normalizado.
Funo de Seleo Roulette Wheel 5% 5% 7% fc=1 fc=3 fc=4 fc=5 47% fc=7 fc=9 fc=10 fc=1 fc=3 fc=4 fc=5 fc=7 fc=9 fc=10 20% 16% Funo de Seleo por Ranqueamento 7% 25% 8%

9%

10%

12%

13%

16%

Outro mtodo que pode ser utilizado para a seleo de solues da populao o modelo baseado em torneio. Este mtodo no tem uma probabilidade de escolha associada a cada soluo, pois baseia-se em torneios aleatrios. Um torneio refere-se seleo de indivduos em posies aleatrias na populao. O indivduo com menor valor de funo custo vence o torneio. Vrios torneios podem ser gerados e, ao m, a melhor soluo de todas selecionada. Como parmetro, este mtodo possui somente o nmero de torneios (k ). Com a utilizao da seleo por torneio as piores solues apresentam probabilidade de aceitao iguais s melhores solues, fato este que causa uma maior aleatoriedade no processo de otimizao. Na sequncia do uxograma da Figura 25, so aplicados os operadores de recombinao ( crossover ) e mutao. Os operadores so responsveis pelo processo de busca com o GA, pois, a partir das solues selecionadas, as funes de recombinao e mutao geram novas solues. As funes de recombinao e mutao dependem do tipo de representao utilizada para as solues. No caso de cromossomos binrios, utiliza-se as tcnicas chamadas de mutao binria e recombinao simples. Assumindo as solues X e Y como sendo dois cromossomos selecionados, formados pelas variveis xi e yi , a recombinao simples denida como

xi =

xi y i

se i < r; Outro caso . se i < r; Outro caso .

(3.26)

= yi

yi xi

(3.27)

em que r um nmero gerado aleatoriamente. Este mtodo simplesmente faz a quebra de um cromossomo em uma regio de corte denida por r e gera dois cromossomos (X e Y )

68

Captulo 3. Automao do Projeto de um Amplicador Diferencial

contendo uma parte de cada cromossomo pai. Aps a recombinao, ocorre a mutao. A mutao binria denida pela seguinte equao:

xi =

1 xi x i

se U (0, 1) < pm ; Outro caso .

(3.28)

onde pm um parmetro de probabilidade de mutao e U (0, 1) um nmero aleatrio normalmente distribudo entre 0 e 1. O funcionamento deste mtodo simplesmente a inverso de um bit do cromossomo, cuja posio denida aleatoriamente e possui uma probabilidade de ocorrncia dada por pm . A Figura 27 ilustra um exemplo de recombinao e mutao simples com cromossomos binrios, onde as Equaes 3.26, 3.27 e 3.28 so utilizadas para dar origem a duas novas solues. Figura 27: Recombinao e mutao em cromossomos binrios.

Na utilizao de cromossomos reais existem inmeras formas de desempenhar a recombinao e mutao dos cromossomos. Em Houck, Joines e Kay (1995) so implementadas as seguintes funes de recombinao e mutao: recombinao simples, recombinao aritmtica, recombinao heurstica, mutao uniforme, mutao no-uniforme e mutao de fronteira. A recombinao simples identica utilizada em cromossomos binrios dados pelas Equaes 3.26 e 3.27, porm cada parte do cromossomo possui um nmero real ao invs de um bit. A recombinao aritmtica denida pelas seguintes equaes: X = rX + (1 r)Y Y = (1 r)X + rY (3.29) (3.30)

em que r um valor aleatrio. Com a recombinao aritmtica, os novos cromossomos (X e Y ) so gerados com duas combinaes lineares complementares utilizando as solues pais (X e Y ). A recombinao heurstica utiliza uma extrapolao linear para gerar as novas solues. Para o clculo, as informaes da funo custo so utilizadas para determinar a melhor soluo entre X e Y . Sendo X melhor que Y , as solues so

3.3. Explorao do Espao de Projeto de um Amplicador Diferencial atravs de Otimizao

69

geradas com a seguinte funo: X = X + r (X Y ) Y =X (3.31) (3.32)

em que r um nmero aleatrio entre 0 e 1. Aps o clculo de X e Y , como trata-se de uma extrapolao, os valores gerados so vericados com a faixa de limites de cada varivel. Caso a soluo gerada no seja vlida, gerada uma nova soluo com a equao anterior. Caso sejam executados um nmero k de vezes a equao e uma soluo vlida no foi gerada, as solues pais so retornadas como solues geradas. A funo de mutao mais simples a mutao uniforme, baseada na seguinte equao: U (a , b ) se i = j ; i i (3.33) xi = xi Outro caso . em que o cromossomo gerado (X ) pode ter a varivel xi substituda por um nmero aleatrio entre os limites da a e b desta varivel. O segundo tipo de mutao, mutao no-uniforme, denida como xi =

xi + (bi xi )f (G) x (x + a )f (G) i i i

se r1 < 0, 5; se r1 0, 5.

(3.34)

em que ai e bi so os limites inferior e superior da varivel i, r1 um nmero aleatrio entre 0 e 1 e f (G) dado por
[ (

f (G) = r2

G 1 Gmax

)]b

(3.35)

onde r2 um nmero aleatrio com a mesma faixa de r1 , G a gerao corrente do GA, Gmax o nmero mximo de geraes admitido e b um parmetro de forma da equao. Com a mutao no-uniforme a variao alta nas geraes iniciais e tende a zero nas geraes nais. Alm disso, este mtodo apresenta a mesma probabilidade de alterar o valor da varivel para cima (se r1 < 0, 5) ou para baixo (se r1 0, 5). O terceiro tipo de mutao a mutao de fronteira. Neste mtodo, uma varivel pertencente ao cromossomo escolhida aleatoriamente e substituda pelo mximo (b) ou mnimo (a) valor permitido. A denio de substituio por mximo ou mnimo feita por um nmero aleatrio r entre 0 e 1, conforme mostra a seguinte equao: xi =

ai bi

se r < 0, 5; se r 0, 5.

(3.36)

Aps a aplicao das funes de recombinao e mutao, as solues geradas so inseridas na populao.

70

Captulo 3. Automao do Projeto de um Amplicador Diferencial

Em sequncia ao uxograma da Figura 25, a condio de parada do algoritmo testada e, se satisfeita, o circuito est dimensionado. Caso contrrio, novas solues so selecionadas na populao. As funes de recombinao e mutao so aplicadas at que a condio de parada seja satisfeita. Como condio de parada normalmente utilizado um nmero mximo de geraes (N GEN ) do GA ou uma variao mnima na funo custo. Para a anlise do uxo de dimensionamento de circuitos analgicos utilizando GA, algumas combinaes de conguraes foram executadas de forma que o desempenho possa ser comparado no dimensionamento do amplicador diferencial. Para isso, foi utilizada a implementao de GA em Matlab proposta por Houck, Joines e Kay (1995). Nestas anlises, foi utilizado o espao de projeto discreto do amplicador diferencial utilizado para traar o grco da Figura 15. Esta escolha deve-se a possibilidade de eliminar a simulao eltrica a cada iterao, de forma a reduzir o tempo de dimensionamento e tornar possvel inmeras execues para cada congurao. A primeira anlise tem por objetivo vericar a importncia do tamanho da populao (N P OP ) e do nmero de geraes executadas (N GEN ). Para esta anlise, foi utilizado GA com cromossomos reais, recombinao simples, mutao uniforme e seleo por roulette wheel. O espao de projeto do amplicador diferencial simplicado foi explorado 10 vezes para cada congurao executada. Cada congurao refere-se combinao dos valores 5 N P OP 200 com passos de 10 unidades e 10 N GEN 600 com passos de 50 unidades. A Figura 28 mostra os resultados desta anlise. Nesta gura, pode-se perceber que um aumento em N P OP causa um aumento do efeito aleatrio, fazendo com que a soluo nal encontrada pelo GA tenha a tendncia de ser o melhor valor gerado aleatoriamente na populao inicial. Tambm pode-se perceber que a combinao de valores pequenos de N P OP e N GEN resultam nos piores resultados (maior valor de f c(X )). Isso deve-se ao fato de que, com uma populao muito pequena, a diversidade de solues pequena e com N GEN pequeno so geradas poucas novas solues. O grco mostra tambm que as melhores solues (pequenos valores de f c(X )) so encontradas com uma populao pequena (em torno de 10 indivduos), porm com um grande nmero de geraes (valores superiores a 100 geraes). A prxima anlise refere-se comparao entre cromossomos reais e binrios. O primeiro parmetro a ser denido a resoluo da representao (), que dene a variao mnima para considerar duas solues diferentes. Nos cromossomos binrios, dene tambm o nmero de bits da representao, como mostrado na Equao 3.23. Nesta anlise foi utilizado um valor de igual a 0, 01m, dado pela grade de variao geomtrica mnima da tecnologia XFAB 0, 18m. Nesta anlise foram utilizadas recombinao simples, mutao binria (para cromossomos binrios), mutao uniforme (para cromossomos reais) e seleo por roulette wheel. Na mutao binria foram utilizados dois valores dis-

3.3. Explorao do Espao de Projeto de um Amplicador Diferencial atravs de Otimizao

71

Figura 28: Funo custo nal obtida com a execuo do GA com a combinao dos valores 5 N P OP 200 com passos de 10 unidades e 10 N GEN 600 com passos de 50 unidades.

0.2 0.19 0.18 0.17 fc(X) 0.16 0.15 0.14 0.13 0.12 0 200 400 NGEN 600 0 20 40 60 NPOP 80

100

tintos para a taxa de mutao (pm ): 0,5% e 5%. Foram feitas 1000 execues para cada congurao e os valores mdios encontrados nestas execues esto mostrados na Tabela 8. Nestes resultados, pode-se vericar que, com a utilizao de GA, tanto com cromossomos binrios como com cromossomos reais, boas solues podem ser obtidas, pois so encontradas solues prximas soluo tima. Para isso, as conguraes dos parmetros devem ser ajustadas experimentalmente. Como exemplo, os melhores resultados para os cromossomos binrios so obtidos com uma taxa de mutao maior (5%). Porm, esta evidncia s foi possvel aps a experimentao de diferentes valores para pm (aqui mostrados somente para 0,5% e 5%). Neste sentido, a utilizao de cromossomos reais com mutao uniforme facilita a anlise, pois no necessria a congurao de parmetros do algoritmo. Alm disso, quando analisado o nmero de solues timas encontradas, o resultado com cromossomos reais melhor. Com relao ao tempo de execuo, o GA com cromossomos reais executado em menor tempo. Esta diferena de tempo deve-se, principalmente, codicao e decodicao dos cromossomos binrios que devem ser

72

Captulo 3. Automao do Projeto de um Amplicador Diferencial

Tabela 8: Resultados de execuo do GA com cromossomos binrios e reais Cromossomo pm NPOP NGEN fc Binrio 0,5% 10 10 0,221360 Binrio 5% 10 10 0,193722 Binrio 0,5% 10 100 0,174182 Binrio 5% 10 100 0,131788 Binrio 0,5% 10 1000 0,134777 Binrio 5% 10 1000 0,122786 Real 10 10 0,188288 Real 10 100 0,136151 Real 10 1000 0,122486 Soluo tima 0,119580 1 NSO: Nmero de Solues timas encontradas W 2,334 2,050 1,997 1,651 1,680 1,609 2,036 1,703 1,624 1,62 L T empo (s) 0,551 0,0417 0,552 0,0424 0,532 0,4203 0,529 0,4189 0,525 4,2047 0,538 4,2181 0,551 0,0144 0,534 0,1333 0,542 1,3272 0,55 NSO1 0 0 0 0 0 0 3 153 308 -

feitas a cada iterao. Nestes resultados, verica-se que, com valores maiores de N GEN , um maior nmero de solues timas encontrado, porm s custas de um maior tempo de execuo. A anlise seguinte tem como objetivo comparar o resultado de execuo do GA com as diferentes funes de seleo de solues da populao. Para isso, foi utilizado o GA congurado com cromossomos reais e binrios, recombinao simples, mutao uniforme (para cromossomos reais) e mutao binria (para cromossomos binrios). Da mesma forma que a anlise anterior, para cada congurao o GA foi executado 1000 vezes. A Tabela 9 mostra os resultados obtidos. Nestes resultados, verica-se que, com os trs mtodos de seleo, so obtidos bons resultados. Com relao aos parmetros, pode-se vericar que, se for utilizado seleo por torneio, um pequeno nmero de torneios propicia os melhores resultados. Esta razo foi discutida anteriormente, pois com um nmero pequeno de torneios a probabilidade de seleo praticamente igual para qualquer soluo. Na medida que o nmero de torneios aumentado, as melhores solues tm uma maior chance de serem selecionadas e a diversidade de seleo reduzida. Para a seleo com ranqueamento geomtrico normalizado, os melhores resultados so obtidos com parmetros percentuais menores. Com a utilizao dos mtodos de seleo por ranqueamento geomtrico normalizado com cromossomos reais, so encontrados resultados similares de funo custo utilizando 100 ou 1000 geraes. Esta caracterstica no encontrada no mtodo de seleo por roulette wheel. O maior nmero de solues timas encontradas ainda obtido com 1000 geraes, tendo um mximo de 86% de melhor solues encontradas com o mtodo de ranqueamento geomtrico normalizado. Com a utilizao de cromossomos reais possvel gerar novas solues com inmeras formas de recombinao e mutao. Com o objetivo de vericar a importncia da

3.3. Explorao do Espao de Projeto de um Amplicador Diferencial atravs de Otimizao

73

Tabela 9: Resultados de execuo do GA para as diferentes funes de seleo Cromossomo Binrio Binrio Binrio Binrio Binrio Binrio Binrio Binrio Binrio Binrio Binrio Binrio Real Real Real Real Real Real Real Real Real Real Real Real Real Real Soluo tima 1 NSO: Nmero Seleo Par. NGEN fc R. wheel 100 0,131788 R. wheel 1000 0,122786 Ranking 5% 100 0,123565 Ranking 50% 100 0,130938 Ranking 5% 1000 0,122185 Ranking 50% 1000 0,124025 Torneio 2 100 0,125765 Torneio 10 100 0,135734 Torneio 100 100 0,135777 Torneio 2 1000 0,122204 Torneio 10 1000 0,124796 Torneio 100 1000 0,123524 R. wheel 100 0,136151 R. wheel 1000 0,122486 Torneio 2 100 0,123999 Torneio 10 100 0,125417 Torneio 100 100 0,124956 Torneio 2 1000 0,120822 Torneio 10 1000 0,121421 Torneio 100 1000 0,121062 Ranking 50% 100 0,125685 Ranking 5% 100 0,124716 Ranking 0,5% 100 0,125878 Ranking 50% 1000 0,121737 Ranking 5% 1000 0,120503 Ranking 0,5% 1000 0,120107 0,119580 de Solues timas encontradas W 1,651 1,609 1,604 1,625 1,616 1,590 1,606 1,676 1,649 1,617 1,588 1,612 1,703 1,624 1,600 1,589 1,594 1,600 1,598 1,604 1,600 1,629 1,626 1,599 1,610 1,615 1,62 L T empo (s) 0,529 0,4189 0,538 4,2181 0,537 0,4290 0,534 0,4240 0,542 4,3662 0,535 4,6880 0,540 0,4253 0,541 0,4285 0,546 0,4313 0,542 4,3057 0,533 4,4775 0,541 4,4966 0,534 0,1333 0,542 1,3272 0,535 0,1186 0,533 0,1168 0,533 0,1218 0,543 1,1745 0,542 1,1901 0,543 1,2497 0,533 0,1198 0,539 0,1303 0,533 0,1368 0,540 1,1857 0,545 1,2874 0,548 1,3635 0,55 NSO1 0 0 0 0 0 0 0 0 0 0 0 0 153 308 291 267 233 678 654 726 247 208 104 636 752 860 -

recombinao e mutao foram feitas execues do GA sob diferentes formas de reproduo de solues. Para isso, o GA foi congurado com seleo dada por roulette wheel, mutao uniforme (para o teste de recombinao) e recombinao simples (para o teste de mutao). Os resultados desta anlise esto mostrados nas Tabelas 10 e 11. Uma anlise na Tabela 10 permite perceber que os melhores resultados, em relao ao valor de fc (X ), so obtidos com as funes de recombinao aritmtica e recombinao heurstica. O menor valor de fc (x) justica-se pelo maior nmero de solues timas encontradas (NSO), pois para estas heursticas o NSO foi no mnimo 32% maior que o encontrado com recombinao simples. Dentre os mtodos, o nico que apresenta parmetros de congurao o mtodo de recombinao heurstica. O parmetro referese ao nmero de tentativas de recombinao antes de retornar. Em outras palavras, signica o nmero mximo de vezes que a Equao 3.31 executada. Nos resultados com recombinao heurstica, verica-se que o parmetro com valor igual a 10 apresenta

74

Captulo 3. Automao do Projeto de um Amplicador Diferencial

Tabela 10: Resultados de execuo do GA com as diferentes formas de recombinao Cromossomo Recomb. Binrio simples Binrio simples Real simples Real simples Real aritmtica Real aritmtica Real heurstica Real heurstica Real heurstica Real heurstica Real heurstica Real heurstica Soluo tima 1 NSO: Nmero de Solues Par. NGEN fc 100 0,174182 1000 0,122786 100 0,163118 1000 0,123630 100 0,147758 1000 0,121359 1 100 0,146346 10 100 0,141623 100 100 0,141553 1 1000 0,122105 10 1000 0,121335 100 1000 0,121648 0,119580 timas encontradas W 1,997 1,609 1,854 1,587 1,847 1,610 1,681 1,704 1,709 1,600 1,605 1,599 1,62 L T empo (s) 0,532 0,4203 0,538 4,2181 0,522 0,0611 0,536 0,5513 0,542 0,0714 0,542 0,5813 0,528 0,0638 0,529 0,0672 0,535 0,0687 0,541 0,5946 0,543 0,6035 0,542 0,5968 0,55 NSO1 0 0 0 410 21 671 10 42 33 541 686 634 -

melhores resultados que os valores 1 e 100. Com relao facilidade de utilizao e melhores resultados encontrados, a recombinao aritmtica indicada, uma vez que no necessita de congurao de parmetros e apresenta bons resultados. Nos resultados de execuo com os diferentes mtodos de mutao (Tabela 11) verica-se que, ao contrrio da recombinao, os resultados dependem muito da tcnica escolhida. Os melhores resultados foram encontrados utilizando mutao no-uniforme e os piores resultados foram obtidos com a utilizao da mutao de fronteira. Com relao ao parmetro da mutao no-uniforme - parmetro de forma (b) - os melhores resultados foram obtidos com seu valor igual a 2. No qual, 60% das solues encontradas equivalem soluo tima. De acordo com Liu et al. (2009) e Houck, Joines e Kay (1995), a heurstica dos Algoritmos Genticos apresenta uma enorme capacidade de encontrar valores timos globais, porm muitas vezes o algoritmo naliza seu processo um pouco antes de atingi-los. Desta forma, uma importante melhoria nos resultados obtida utilizando uma tcnica de busca local aps a otimizao global com GA. Para a anlise deste efeito, a soluo obtida usando GA foi utilizada como soluo inicial para a busca local. Para a busca local, foi utilizada a funo fmincon (MATHWORKS, 2012a) com o algoritmo de pontos interiores (PRESS et al., 2007). O GA foi congurado com seleo por roulette wheel, recombinao simples, mutao uniforme (para cromossomos reais) e mutao binria (para cromossomos binrios) . A Tabela 12 mostra os resultados obtidos com a busca global seguida de local. Nesta tabela ca evidente a melhoria provocada pela busca local aos resultados obtidos com GA, pois, aps a busca local, no mnimo 92,1% das execues retornaram a soluo

3.3. Explorao do Espao de Projeto de um Amplicador Diferencial atravs de Otimizao

75

Tabela 11: Resultados de execuo do GA com a utilizao dos diferentes mtodos de mutao Cromossomo Mutao Par. NGEN fc Binrio Binria 100 0,174182 Binrio Binria 1000 0,122786 Real Uniforme 100 0,163118 Real Uniforme 1000 0,123630 Real Fronteira 100 0,243615 Real Fronteira 1000 0,240140 Real No-Unif. 1 100 0,162833 Real No-Unif. 2 100 0,183453 Real No-Unif. 3 100 0,194191 Real No-Unif. 10 100 0,234837 Real No-Unif. 1 1000 0,124272 Real No-Unif. 2 1000 0,122627 Real No-Unif. 3 1000 0,125339 Real No-Unif. 10 1000 0,168432 Soluo tima 0,119580 1 NSO: Nmero de Solues timas encontradas W 1,997 1,609 1,854 1,587 2,596 2,543 1,858 2,176 2,190 2,485 1,561 1,584 1,581 2,061 1,62 L T empo (s) 0,532 0,4203 0,538 4,2181 0,522 0,0611 0,536 0,5513 0,564 0,0549 0,552 0,5040 0,527 0,0635 0,531 0,0640 0,545 0,0648 0,559 0,0625 0,531 0,5542 0,537 0,5733 0,531 0,6077 0,537 0,6179 0,55 NSO1 0 0 0 410 0 0 11 42 1 0 461 600 491 60 -

Tabela 12: Resultados obtidos com a otimizao global seguida de local Cromossomo Busca NGEN fc Binrio Global 100 0,174182 Binrio Global+Local 100 0,119878 Binrio Global 1000 0,122786 Binrio Global+Local 1000 0,119580 Real Global 100 0,163118 Real Global+Local 100 0,119844 Real Global 1000 0,123630 Real Global+Local 1000 0,120094 Soluo tima 0,119580 1 NSO: Nmero de Solues timas encontradas W 1,997 1,616 1,609 1,620 1,854 1,617 1,587 1,614 1,62 L T empo (s) 0,532 0,4203 0,549 0,6367 0,538 4,2181 0,550 4,8029 0,522 0,0611 0,549 0,2745 0,536 0,5513 0,548 0,7548 0,55 NSO1 0 932 0 1000 0 921 410 904 -

tima. O melhor resultado foi obtido com cromossomos binrios com 1000 geraes, no qual o nmero de solues timas encontradas passou de 0 para 1000, ou seja, 100% das execues retornaram a soluo tima. Este resultado deve-se ao fato de as solues obtidas com a otimizao global estarem prximas da soluo tima, mas nenhuma igual soluo tima. O tempo de execuo adicionando-se a busca local no representou grande aumento em relao ao tempo da execuo global. Pode-se dizer ainda que a busca local provoca uma reduo no tempo total de execuo, uma vez que pode-se utilizar um nmero menor de geraes e mesmo assim obter melhores resultados que com um nmero grande de geraes somente com busca global. As heursticas analisadas neste trabalho possuem caractersticas distinta de imple-

76

Captulo 3. Automao do Projeto de um Amplicador Diferencial

mentao. Desta forma, uma comparao direta de resultados no pode ser feita. Neste contexto, o trabalho (SEVERO; GIRARDI, 2011) traz uma comparao entre as tcnicas de otimizao global e local baseados em vrias execues com diferentes conguraes.

3.4 Design Centering

As tcnicas de design centering surgiram devido ao fato de que as variaes no processo de fabricao de circuitos integrados em tecnologias sub-micromtrica inuenciam cada vez mais nas especicaes dos circuitos analgicos. Como visto na seo 2.3, a otimizao da produtividade pode ser feita de duas formas: maximizao do yield do circuito (anlise estatstica) ou a maximizao da distncia entre o valor requerido e o valor encontrado para cada especicao (anlise geomtrica). Para analisar a produtividade no espao de projeto do amplicador diferencial simplicado utilizado neste captulo, o espao de projeto da Figura 15 foi simulado novamente, de forma que a produtividade do circuito fosse medida. Para a anlise da produtividade foram realizadas simulaes de Monte Carlo com 100 rodadas utilizando o modelo com variaes locais e globais da tecnologia XFAB 0, 18m, disponibilizado pela foundry. A Figura 29 mostra o espao de projeto de produtividade do circuito. Para a obteno do espao de projeto de produtividade, a cada soluo, as especicaes medidas foram comparadas com as especicaes requeridas. E assim, o yield equivalente ao nmero percentual de anlises de Monte Carlo que atingem as especicaes requeridas foi obtido. Neste espao possvel vericar que o yield varia bruscamente em uma regio de fronteira. Antes e depois desta regio de fronteira existe uma vasta regio do espao com produtividade mnima (0%) ou produtividade mxima (100%). Alm disso, a regio de alta produtividade est localizada na regio de W e L grandes, mostrando assim um trade-o entre yield e rea do circuito. Com o espao de produtividade da Figura 29 pode-se vericar que as tcnicas de design centering so muito necessrias para afastar a soluo da regio de fronteira. Sem elas, uma pequena variao nos parmetros pode levar a uma enorme perda de produtividade. Para analisar o efeito da variaes de parmetros, a soluo tima do espao de projeto do amplicador diferencial (W = 1, 62 m e L = 0, 55 m), analisada nas sees anteriores, foi simulada atravs da anlise de Monte Carlo. Para isso, foram utilizados os dados de variaes de parmetros da tecnologia XFAB de 0, 18m. As anlises de Monte Carlo foram executadas com 1000 rodadas de simulao, utilizando distribuio gaussiana. Para analisar o comportamento das variaes, foram feitas simulaes com variao global de parmetros, variao local e ambas variaes locais e globais, simultaneamente. Os resultados das anlises de Monte Carlo e o valor nominal para a soluo tima do espao de projeto esto mostrados na Tabela 13. Nesta Tabela, pode-se perceber que,

3.4. Design Centering

77

Figura 29: Espao de produtividade para o amplicador diferencial de duas variveis. (a) espao tridimensional e (b) espao bidimensional.
Espao de Produtividade para o Circuito Amplificador Diferencial

100 Produtividade (%) 80 60 40 20 0 12 10 8 6 W (um) 4 2 0 0 0.5 1 L(um) 1.5

(a)
100 1.2 90 80 1 70 0.8 60 50 0.6 40 30 0.4 20 L(um) 0.2 0 1 2 3 4 5 W (um) 6 7 8 9 10 10 0

(b) embora os valores nominais do circuitos atendam s restries impostas (especicaes requeridas), quando ocorrem variaes nos parmetros nem todas as especicaes atendem aos valores requeridos. Com variao global, a produtividade do circuito igual a 51,8%. Para variaes locais o yield cai signicativamente, resultando em um valor igual a 8,8%. Este resultado justicado pelo fato de que blocos bsicos como espelhos de corrente e

78

Captulo 3. Automao do Projeto de um Amplicador Diferencial

Tabela 13: Anlise do resultados de variaes de parmetros do circuito amplicador diferencial atravs da simulao Monte Carlo Especicao Nominal Monte Carlo Mdia Variao Global Mnimo yield = 51, 8% Mximo Monte Carlo Mdia Variao Local Minimo yield = 8, 8% Mximo Monte Carlo Mdia Minimo Variao Global+Local Mximo yield = 9, 3% Avo (dB) PM (0 ) 49, 969 90, 073 49, 969 90, 073 49, 513 90, 059 50, 441 90, 089 0, 189 5, 552 103 25, 915 96, 141 7, 010 90, 069 50, 102 116, 441 12, 897 6, 016 25, 905 96, 140 6, 944 90, 060 50, 488 116, 658 12, 89 6, 010 GBW (Hz) 1, 001 106 0, 999 106 0, 976 106 1, 031 106 11, 184 103 0, 971 106 0, 675 106 1, 046 106 64, 596 103 0, 971 106 0, 672 106 1, 068 106 56, 221 103 ICMR+ (V) 0, 589 0, 589 0, 528 0, 648 23, 924 103 0, 588 0, 570 0, 606 6, 609 103 0, 587 0, 504 0, 672 23, 606 103

pares diferenciais, utilizados no circuito amplicador diferencial, necessitarem de um bom casamento ( matching ) entre os dispositivos. Como a variao considera esta variabilidade entre dois dispositivos, este casamento afetado. Para variaes locais e globais, simultaneamente, o valor do yield igual a 9,3%. O aumento em relao variao local deve-se ao fato de que a variao global pode compensar o efeito de alguma variao local (DRENNAN; MCANDREW, 2003). Em linhas gerais, pode-se armar que a soluo tima do problema de dimensionamento apresenta um yield de 9,3%, considerando o efeito das variaes locais e globais, por serem mais realistas (SAXENA et al., 2008). Para esta variao, a Figura 30 mostra o histograma de frequncia para as especicaes do circuito amplicador diferencial. Nestes histogramas, verica-se que as especicaes de margem de fase (PM) e ICMR+ apresentam valores vlidos para qualquer variao, ou seja, mesmo com variaes nos parmetros o valor requerido foi mantido. J as especicaes de ganho (Avo) e GBW apresentam grande parte das especicaes classicadas como invlidas, ou seja, esto abaixo dos 40 dB mnimos requerido para o ganho e abaixo de 1 M Hz requerido para o GBW. Com isso, as especicaes de ganho e GBW so responsveis por afetar o yield do circuito. Especicaes como o ganho so muito dependentes do casamento entre o par diferencial de entrada de um amplicador diferencial. Para mostrar que o mismatch extremamente importante em circuitos analgicos, a Figura 31 mostra os histogramas de frequncia das especicaes para a anlise de Monte Carlo considerando somente variaes globais. Nesta gura, percebe-se que a especicao de ganho junta-se s especicaes P M e ICM R+ que no afetam o yield do circuito. Isto demonstra que a anlise global no pode ser utilizada como nica mtrica de variao em circuitos analgicos (MUTLU; RAHMAN, 2005). Para inserir a estratgia de design centering no uxo de dimensionamento auto-

3.4. Design Centering

79

Figura 30: Histograma de frequncia para a anlise de Monte Carlo com variaes globais e locais, simultaneamente. (a) Histograma do ganho (Avo), (b) Histograma da Margem de fase (PM), (c) Histograma do GBW e (d) Histograma do ICMR+.

(a)

(b)

(c)

(d)

mtico foram propostas algumas estratgias, que so discutidas a seguir.

3.4.1 Estratgias de Design Centering Adotadas

Neste trabalho foram propostas duas estratgias de design centering baseadas em simulao Monte Carlo. A insero do design centering foi dada atravs da alterao da funo custo (fc (X )) do problema de dimensionamento, dada na Equao 3.18. A nova funo custo (fc (X )) utilizada para o design centering dada na seguinte equao: fc (X ) = fc (X ) + PY .Y (X ) (3.37)

onde fc (X ) dada pela Equao 3.18, PY representa o parmetro de ponderao do design centering e Y (X ) dado pela seguinte equao: Y (X ) = 1 yield(X ) (3.38)

80

Captulo 3. Automao do Projeto de um Amplicador Diferencial

Figura 31: Histograma de frequncia para a anlise de Monte Carlo com variao local de parmetros. (a) Histograma do ganho (Avo), (b) Histograma da Margem de fase (PM), (c) Histograma do GBW e (d) Histograma do ICMR+.

(a)

(b)

(c)

(d)

em que yield(X ) assume valores entre 0 e 1 e representa a faixa de produtividade do circuito de 0% a 100%. Assim, Y (X ) igual a zero para uma produtividade de 100% e igual a 1 para uma produtividade igual a zero. Com isso, uma minimizao de Y (X ) provoca uma otimizao do yield. Com o desing centering no projeto do amplicador diferencial simplicado, a funo custo fc (X ) passa a ser multiobjetivo, de forma que tanto rea como yield so objetivos de projeto. Para analisar o efeito da mudana da funo custo de fc (X ) para fc (X ), o espao de fc (X ) foi analisado, tendo como base o espao mostrado nas Figuras 15 e 29. A Figura 32 mostra o espao de projeto de fc (X ). Nesta gura verica-se que o mnimo global de fc (X ) diferente do mnimo global de fc (X ). Com isso, vericado que a soluo tima com fc (X ) no apresenta uma boa produtividade(cerca de 9%, como discutido anteriormente) mas est bastante prxima da soluo tima multiobjetivo.

3.4. Design Centering

81

(X ) igual a 0, 13658, O valor timo do projeto utilizando como funo custo fc para W e L iguais a 1,83 m e 0,56 m, respectivamente. A soluo tima apresenta uma produtividade de 99,8%. Nos pontos em que f c(X ) mnimo (W=1,62m e L=0,55 m) a funo fc (X ) apresenta um valor igual a 1,02658, que refere-se f c(X ) igual a 0,119580 acrescido de 0,907 devido soluo ter apenas 9,3% de yield.

Nas estratgias 1 e 2, propostas neste trabalho, o yield calculado com base na simulao de Monte Carlo. O uxograma da estratgia 1 mostrado na Figura 33. Neste uxograma, o primeiro passo deve-se ao fato de vericar se as especicaes nominais requeridas so atingidas. Caso estas especicaes no sejam atingidas, o yield tido como zero (Y (X ) igual a 1) e o algoritmo retorna ao clculo da funo custo (fc (X )). Caso todas as especicaes nominais sejam aceitas, a simulao de Monte Carlo executada atravs de um simulador eltrico tipo SPICE. Aps a nalizao da simulao, o valor do yield calculado (percentual de solues que atingem as especicaes requeridas) de forma que o uxo retorne Y (X ) para o clculo de fc (X ). Esta estratgia apresenta uma grande simplicidade, pois para cada soluo gerada, que atinge as especicaes requeridas, uma simulao de Monte Carlo executada para a estimativa de yield seja obtido. Um dos parmetros desta estratgia refere-se escolha do nmero de rodadas da simulao de Monte Carlo. Em tese, um maior nmero de rodadas de simulao propicia uma melhor aproximao de medida da produtividade. Porm, o aumento do nmero de rodadas provoca um aumento no tempo de simulao. Neste trabalho, o uxo de otimizao foi executado utilizando 100 rodadas de anlise de Monte Carlo a cada iterao. Ao nal do processo de dimensionamento, uma simulao com 2000 rodadas executada a m de mostrar o resultado nal com maior aproximao. O processo de sntese foi executado 12 vezes utilizando para isso a heurstica dos algoritmos genticos com as melhores conguraes analisadas na seo 3.3.2. A Tabela 14 mostra os resultados obtidos para o circuito amplicador diferencial simplicado. Nestes resultados, verica-se que a produtividade mnima encontrada foi igual a 98,6%. Assim, a produtividade nal foi maximizada, uma vez que no projeto com a otimizao de f c(X ) (sem design centering ) a produtividade encontrada era em torno de 9,3%. Analisando esta tabela verica-se que somente a execuo de nmero 2 retornou a soluo tima (W = 1, 82m e L = 0, 56m). Este resultado foi obtido utilizando a melhor congurao de GA mostrada na Tabela 12. Alm disso, algumas solues encontradas esto bastante prximas da soluo tima, como as execues 2 e 3. O tempo de dimensionamento cou em torno de nove horas de execuo, tempo este que alto, visto a baixa complexidade deste projeto. Para a reduo do tempo de sntese automtica utilizando a simulao de Monte Carlo para o clculo do yield, a estratgia 2 proposta. Esta estratgia simular a

82

Captulo 3. Automao do Projeto de um Amplicador Diferencial

Figura 32: Espao de Projeto do amplicador diferencial de duas variveis para a funo fc . (a) espao tridimensional e (b) espao bidimensional com especicao da soluo tima.

3.5 3 Funo Custo (FC) 2.5 2 1.5 1 0.5 0 0 2 4 6 W 1 8 10 12 1.4 1.2 0.8 0.4 0.6 L 0.2 0

(a)
10 9 8 7 2 6 W 5 4 3 2 1 0 0.5 1 3

Espao de Projeto Min(f*c(X)) Min(fc(X))

2.5

1.5

0.2

0.3

0.4

0.5

0.6

0.7 L

0.8

0.9

1.1

1.2

(b)

estratgia 1, porm com a anlise do yield somente se a soluo atual for melhor que a melhor soluo encontrada. O objetivo desta estratgia reduzir o nmero de vezes que a anlise de Monte Carlo executada. No incio do processo de dimensionamento

3.4. Design Centering

83

Figura 33: Fluxograma da estratgia 1 de design centering baseado na simulao de Monte Carlo.

Incio

No

Especificaes nominais atingidas?

Sim

Simulao Monte Carlo Clculo do yield Y(X)=1 Y(X)=1-Yield(X)

Retorna Y(X)

Tabela 14: Resultados de execuo da estratgia 1 de design centering Execuo 1 2 3 4 5 6 7 8 9 10 11 12 Soluo tima W (m) 1,869 1,824 1,807 1,858 1,821 1,847 1,789 1,941 1,785 1,785 1,785 1,785 1,83
L (m) fc 0,561 0,140 0,562 0,137 0,562 0,136 0,567 0,141 0,567 0,138 0,565 0,139 0,563 0,134 0,553 1,433 0,562 1,338 0,562 1,338 0,562 1,338 0,562 1,338 0,56 0,13658

yield (%) 99,2 99,8 90,1 99,9 99,8 99,8 98,8 98,9 98,6 98,6 98,6 98,6 99,8

Tempo (horas) 17,02 9,22 9,10 8,77 8,75 9,03 9,00 9,45 8,48 8,86 8,50 8,40 -

automtico a melhor soluo atualizada com enorme frequncia, porm esta frequncia de atualizao reduzida ao longo das iteraes. Com isso, o nmero de anlises de Monte Carlo diminuda medida que as iteraes evoluem. Com a reduo do nmero de anlises, o tempo total de sntese tambm tende a ser reduzido, uma vez que a simulao de Monte Carlo responsvel pela maior parte do tempo de sntese. Como o valor de fc (X ) no conhecido antes da simulao Monte Carlo, o teste de melhor soluo foi feito com base em fc (X ). Neste caso, executada a anlise de Monte Carlo somente se

84

Captulo 3. Automao do Projeto de um Amplicador Diferencial

(X ). No (X )), sendo min(fc (X )) o menor valor encontrado para fc fc (X ) < min(fc possvel armar que a soluo encontrada ser melhor que a melhor soluo, mas possui chances de apresentar um valor de fc (X ) melhor.

O uxograma desta estratgia mostrado na Figura 34 e refere-se insero do teste de melhor soluo ao uxograma da 33.

Figura 34: Fluxograma da estratgia 2 de design centering baseado na simulao Monte Carlo.

Incio

No

Especificaes nominais atingidas?

Sim

No

Melhor soluo?
Sim

Y(X)=1

Simulao Monte Carlo Clculo do yield Y(X)=1-Yield(X)

Retorna Y(X)

As mesmas execues feitas utilizando a Estratgia 1 foram repetidas utilizando a Estratgia 2. Estes resultados esto mostrados na Tabela 15, onde verica-se que o tempo de otimizao no ultrapassou 3, 62 horas, tempo este que representa uma reduo mnima de 56,75% em relao s execues com a Estratgia 1. Com relao ao resultado de produtividade, o pior resultado encontrado foi de 97,1%. Nestas execues, somente a execuo de nmero 11 retornou a resposta tima do problema. Desta forma, os resultados com a estratgia 2 foram similares aos obtidos com a estratgia 1, porm com uma grande reduo no tempo de execuo.

3.5. Concluso

85

Tabela 15: Resultados de execuo da estratgia 2 de design centering Execuo 1 2 3 4 5 6 7 8 9 10 11 Soluo tima W (m) 1,753 1,885 1,828 1,813 1,921 1,869 1,877 1,891 1,785 1,785 1,826 1,83
L (m) fc 0,563 0,142 0,562 0,141 0,581 0,152 0,565 0,137 0,554 0,142 0,557 0,139 0,559 1,400 0,559 1,410 0,562 1,338 0,562 1,338 0,561 1,337 0,56 0,13658

yield (%) 97,1 99,7 99,2 99,5 98,8 98,7 99,2 99,2 98,6 98,6 99,8 99,8

Tempo (horas) 2,90 2,40 2,38 2,48 2,57 2,70 2,57 2,55 2,50 3,40 3,81 -

3.5 Concluso
Neste Captulo, o dimensionamento de um amplicador diferencial foi explorado utilizando as tcnicas Simulated Annealing e Algoritmos Genticos. Com relao tcnica Simulated Annealing, foi vericado que os melhores resultados so encontrados com funes de gerao e de decaimento de temperatura de Boltzmann, pois um maior nmero de solues timas foram encontradas. A utilizao da funo de decaimento de temperatura Fast com utilizao de reannealing tambm permitiu encontrar um elevado nmero de solues timas. A aplicao do GA possibilitou a vericao de que o nmero de indivduos da populao (NPOP) e o nmero de geraes do algoritmo (NGEN) representam as principais conguraes. A utilizao de cromossomos reais tende a encontrar um nmero maior de solues timas. Com as tcnicas de recombinao heurstica e mutao no-uniforme so encontradas os melhores resultados. A estratgia de otimizao global seguida de otimizao local insere melhorias ao processo de explorao, uma vez que um maior nmero de solues timas encontrado. A anlise de Monte Carlo pode ser utilizado no processo de explorao do espao de projeto de circuitos integrados analgicos utilizando design centering. Devido ao tempo da anlise Monte Carlo ser alto, pode-se executar esta anlise somente nas melhores solues sem perder a qualidade da soluo nal encontrada. Nos resultados foram encontrados ndices de produtividade maiores que 97,1%, sendo que, para o mesmo projeto, foi encontrada uma produtividade de apenas 9,3% sem a utilizao de design centering.

87

4 A Ferramenta UCAF
A ferramenta proposta neste trabalho est baseada em uma metodologia para o dimensionamento de circuitos integrados analgicos atravs de otimizao utilizando simulao eltrica. Esta metodologia est de acordo com a reviso bibliogrca realizada neste trabalho e segue o uxograma mostrado na Figura 35. Nesta gura, o mtodo de otimizao recebe como entradas uma soluo inicial (a qual pode ser aleatria), os requisitos de projeto e a tecnologia alvo de fabricao. Com base nestas informaes, a heurstica de otimizao executada de forma a atribuir valores para as variveis do circuito e, a cada soluo gerada, analisar uma funo de avaliao do circuito. Para a avaliao da soluo, as especicaes do circuito so obtidas e, com base nestes valores, a funo de avaliao calculada. O mtodo de otimizao repete o processo at que seja encontrada uma soluo otimizada que atenda s especicaes de projeto.

Figura 35: Fluxograma da metodologia proposta.

Soluo inicial Requisitos de projeto Tecnologia

Circuito dimensionado

Mtodo de otimizao

Clculo das especificaes Funo de avaliao

Neste trabalho, a metodologia mostrada na Figura 35 foi implementada atravs de funes modulares. A organizao atravs de funes modulares faz com que a ferramenta possa ser congurada de diversas formas para um dado problema. Desta forma, as metodologias, as tcnicas de otimizao, os tipos de funo custo, entre outros, podem ser comparados no projeto de uma dada topologia de circuito. A ferramenta implementada foi chamada de UCAF e composta por blocos funcionais modulares. Cada bloco funcional pode ser congurado para ajustar o uxo de projeto. Os blocos que compem a ferramenta so mostrados na Figura 36. Suas impleR e sero detalhados nas sees seguintes. mentaes foram feitas em ambiente Matlab

88

Captulo 4. A Ferramenta UCAF

Figura 36: Diagrama de blocos da ferramenta proposta.

Tecnologia de fabricao Biblioteca de topologias

Interface de entrada Ncleo Interface de sada

UCAFOptions

Otimizao

Funo custo

Especificaes Simulao eltrica Design centering

4.1 Interfaces de Entrada e Sada

A interface de entrada utilizada para congurar a ferramenta e inserir os dados necessrios para a sua execuo. A entrada realizada por linha de comando atravs de um script. No script, cada um dos blocos funcionais congurado, de forma que o uxo de execuo da ferramenta seja denido. Aps a congurao, a ferramenta pode ser executada. Estas conguraes so dadas atravs do ajuste da estrutura UCAFOptions que contm todos os dados da ferramenta. Esta estrutura serve como entrada do ncleo do UCAF. Um tpico script da ferramenta proposta mostrado no Anexo A deste trabalho. Durante o processo de dimensionamento de um dado circuito, os dados de execuo, como solues intermedirias e valores de especicaes, so armazenados. Com isso, estes dados podem ser analisados ao nal da execuo. Para isso, a ferramenta apresenta uma interface de sada que tem como objetivo a anlise dos resultados de execuo. A ferramenta apresenta como sada um relatrio contendo os dados iniciais e nais de execuo, bem como os valores de especicaes de projeto e de produtividade. Junto ao relatrio so salvos em texto os dados de execues intermedirias para anlises futuras por parte do usurio. O Anexo B mostra um tpico relatrio de sada da ferramenta proposta.

4.2. Ncleo da Ferramenta

89

Alm dos dados de sada, o UCAF apresenta uma interface de e-mail, de forma que o relatrio de sada e os dados de execuo so enviados a um e-mail congurado no incio de execuo. Esta interface permite que o usurio possa acompanhar o resultado de execuo remotamente.

4.2 Ncleo da Ferramenta

O ncleo da ferramenta a parte funcional principal, pois este bloco tem acesso a todos os demais blocos funcionais. Este bloco responsvel por ler as informaes de entrada, acionar e congurar os blocos necessrios para a automao do projeto. O ncleo da ferramenta baseia-se na estrutura UCAFOptions, que representa as conguraes ajustadas na interface de entrada. No incio da sntese automtica, o usurio ajusta as variveis da estrutura UCAFOptions com os parmetros desejados. Os parmetros no ajustados recebem um valor padro ( default ). A Figura 37 apresenta o uxograma de execuo simplicado do ncleo da ferramenta. As primeiras partes deste uxograma referem-se gerao e preparao dos arquivos necessrios para a execuo. Primeiramente, a estrutura UCAFOptions lida e um diretrio de projeto criado. Para este diretrio, so copiados os arquivos de tecnologia, o netlist do circuito a ser dimensionado e os arquivos de simulao SPICE gerados pela ferramenta. Aps isso, a heurstica de otimizao, principal parte da ferramenta, executada para fazer a explorao do espao de projeto do circuito. Ao nal, a interface de sada executada para informar ao usurio os resultados do processo de dimensionamento do circuito integrado analgico.

4.3 Tecnologia de Fabricao

O bloco de tecnologia responsvel pela insero e congurao do modelo para os transistores CMOS, dos parmetros do modelo e tambm das dimenses mnimas e mximas dos transistores. Com isso, este bloco funcional representa a entrada de dados que referem-se tecnologia em que o circuito ser fabricado. Estes dados podem ser disponibilizados diretamente pela foundry ou obtidos atravs da caracterizao de transistores de testes. A escolha do modelo eltrico para os transistores de grande importncia na explorao do espao de projeto, pois ele responsvel por aproximar, via simulaes, o comportamento eltrico dos dispositivos. Outra caracterstica quanto ao modelo escolhido a forma como ele efetua a modelagem dos transistores, uma vez que descontinuidades ou curvas de ajustes podem afetar a busca de solues com a heurstica de otimizao. Assim, modelos formados por equaes contnuas como ACM (MONTORO; SCHNEIDER; CUNHA, 2007) e EKV (ENZ, 2008) tendem a funcionar melhor neste tipo de ferramenta. A

90

Captulo 4. A Ferramenta UCAF

Figura 37: Fluxograma de execuo do ncleo da ferramenta.

UCAFOptions

Cria diretrio de projeto

Copia arquivos de tecnologia

Copia netlist da topologia

Gera arquivos de simulao

Executa heurstica

Executa interface de sada

Finaliza execuo

ferramenta desenvolvida capaz de trabalhar com qualquer modelo de transistores, desde que este modelo seja compatvel com o simulador eltrico utilizado. A entrada de dados do modelo se d atravs da informao do diretrio em que esteja o arquivo de parmetros do modelo a ser utilizado. Este arquivo ser includo nas simulaes SPICE realizadas pela ferramenta. Caso uma dada tecnologia necessite de mais de um arquivo a ser includo, estes arquivos devem estar no diretrio especicado. Para isso as variveis UCAF.Technology.Dir e UCAF.Technology.FolderName devem ser ajustadas com o diretrio e o nome da pasta que contm os arquivos de modelo, respectivamente. Neste diretrio devem estar tambm os modelos de Monte Carlo, caso seja utilizado design centering no processo de dimensionamento.

4.4 Biblioteca de Circuitos

A biblioteca de circuitos refere-se aos circuitos integrados analgicos que se deseja projetar automaticamente, de forma a encontrar uma soluo (dimenso dos transistores e fontes de polarizao) otimizada que satisfaa s especicaes mnimas requeridas no projeto. A forma de implementao do UCAF compatvel com qualquer circuito integrado que se deseje dimensionar. O que restringe a execuo de um circuito o poder de busca das heursticas de otimizao dentro do espao no-linear de projeto. Em uma topologia,

4.4. Biblioteca de Circuitos

91

entende-se por variveis livres de projeto o nmero de incgnitas que se deve conhecer para que o circuito seja totalmente projetado. Nesta verso do UCAF o usurio pode inserir qualquer circuito atravs do seu netlist e da informao das variveis livres de projeto. Para insero de topologias foram denidas trs formas de circuitos, conforme mostrado na Figura 38. A forma do circuito caracterizada pelo tipo de netlist a ser dimensionado. O primeiro caso refere-se a circuitos com entrada e sada em terminao simples ( single-ended ) como, por exemplo, um amplicador de fonte comum (ALLEN; HOLBERG, 2002). J a segunda e terceira forma referem-se a circuitos com entradas diferenciais e sadas em terminao simples ou diferencial, respectivamente. Estes circuitos so comumente topologias de amplicadores operacionais. Figura 38: Tipos de topologias de circuitos presentes na ferramenta. (a) circuitos de entrada e sada em terminao simples (single-ended ), (b) circuitos de entrada diferencial e sada em terminao simples e (c) circuitos de entrada e sada diferencial (fully dierential ).

VDD In Out In+ In-

VDD Out

Netlist
VSS
(a)

Netlist
VSS
(b)

VDD In+ InOut+

Netlist
VSS
(c)

Out-

A insero de um circuito se d atravs de um netlist denido como subcircuito. Para a denio do subcircuito utilizado o padro do bloco, dado pelas entradas, sadas e fontes de alimentao. A Figura 39 mostra um exemplo de insero de topologia. Na parte (a) mostrado o esquemtico de um circuito amplicador de transcondutncia (OTA) do tipo Miller, que ser detalhado na seo 5.1. Para este esquemtico representado o

92

Captulo 4. A Ferramenta UCAF

netlist na parte (b). No netlist, o subcircuito denido na linha 3, atravs das entradas vp e vn, sada vout e as fontes de alimentao vdd e vss. Este circuito apresenta 11 variveis de projeto, denidas como W1, L1, W3, L3, W5, L5, W6, L6, W7, L7 e IB. Os valores para estas variveis so gerados pelo bloco de otimizao. Na linha 2 deste netlist especicado o arquivo de tecnologia. Figura 39: Insero de uma topologia de circuito atravs do seu netlist. (a) esquemtico de um OTA Miller CMOS e (b) netlist referente ao esquemtico mostrado em (a). VDD

M8

M7

M6

VIN IB

M2

M1

VIN + Cc CL

M4

M3

M5

VSS (a) 1. 2. *NETLIST OTA MILLER 3. .lib xh018/lp3mos/xh018.lib tm 4. .subckt OTA_miller vp vn vdd vss vout 5. X1 2 vn 3 3 ne w=W1*1e-6 l=L1*1e-6 6. X2 5 vp 3 3 ne w=W1*1e-6 l=L1*1e-6 7. X3 2 2 vdd vdd pe w=W3*1e-6 l=L3*1e-6 8. X4 5 2 vdd vdd pe w=W3*1e-6 l=L3*1e-6 9. X5 3 4 vss vss ne w=W5*1e-6 l=L5*1e-6 10. X6 vout 5 vdd vdd pe w=W6*1e-6 l=L6*1e-6 11. X7 vout 4 vss vss ne w=W7*1e-6 l=L7*1e-6 12. X8 4 4 vss vss ne w=W5*1e-6 l=L5*1e-6 13. Ibias vdd 4 IB*1e-6 14. Cc 5 vout 0.3p IC=0 15. Cl vout 0 3p IC=0 16. .ends (b) A parte do script de execuo da ferramenta que refere-se congurao da topologia de circuito a ser projetada est mostrada na Figura 40. Neste script, a primeira congurao refere-se ao tipo de circuito, se ser utilizado o circuito de uma biblioteca

4.5. Otimizao

93

ou se ser inserido um novo circuito na ferramenta. No primeiro caso, deve-se informar o arquivo da biblioteca e o nome da topologia a ser utilizada. No segundo caso, devese informar o diretrio que encontra-se a topologia de circuito e o nome do arquivo de netlist utilizado. Na denio de nome so necessrios dois arquivos, um para simulao tpica e outro para a simulao Monte Carlo. Esta diviso permite com que os modelos e conguraes de simulaes possam ser denidas em netlists separados. Aps, deve-se denir o tipo de entrada e sada que o circuito formado e a tenso de alimentao do bloco. Figura 40: onado.
1. 2. 3. 4. 5. 6. 7. 8. 9.

Script necessrio para a congurao da topologia de circuito a ser dimensi-

UCAF.Circuit.Use=0; %1-Usar biblioteca 0-inserir diretamente UCAF.Circuit.Lib.LibFile=mylib; %Library file UCAF.Circuit.Lib.Topology=mylib; %LibName UCAF.Circuit.User.Dir=D:\UCAF\UCAF_2_0\UCAF \Projetos\Projeto_OTA_Miller\; UCAF.Circuit.User.Netlist=Miller_Netlist.txt; UCAF.Circuit.User.NetlistMC=Miller_NetlistMC.txt; UCAF.Circuit.User.NetlistScktName=OTA_miller; UCAF.Circuit.User.NetlistType=1;%1-DIn_SOut, 2-DIn_DOut, 3-SIn_SOut UCAF.Circuit.User.VDD=0.9; %VDD=-VSS

4.5 Otimizao
O bloco de otimizao um dos principais blocos da ferramenta, visto que este bloco que gera cada uma das possveis solues para a topologia de circuito. devido sua heurstica associada que solues otimizadas podem ser encontradas. De maneira geral, o mtodo de otimizao (heurstica) recebe uma ou mais solues iniciais e, com base nestas solues, so geradas novas solues para as variveis livres de otimizao. As solues geradas devem possuir valores denidos dentro de um limite mnimo e mximo e tambm estarem dentro de um passo ou variao mnima para considerar duas solues diferentes. As heursticas avaliam as solues com base no valor de funo custo ou funo de avaliao, cujo valor depende de algumas caractersticas eltricas (especicaes) do circuito que sejam de interesse no projeto. Na ferramenta proposta o valor de funo custo calculado utilizando uma funo custo multi-objetivo (conforme ser descrito na seo 4.6). Neste projeto foram inseridas as heursticas dos Algoritmos Genticos (GA) e Simulated Annealing (SA) na ferramenta implementada. Alm disso, a ferramenta possui R . Esta interface, perinterface para otimizao local com a funo fmincon do Matlab mite um renamento na soluo nal, pois, conforme visto na seo 3.3, a otimizao global seguida de local fornece uma melhoria no processo de otimizao. A seleo da

94

Captulo 4. A Ferramenta UCAF

heurstica de otimizao escolhida pela varivel UCAF.Optimization.Heuristic, denida como 1 para GA e 0 para SA. Estas heursticas tiveram o seu funcionamento e caractersticas analisadas na seo 3.3. As subsees seguintes apresentam os parmetros que podem ser ajustados na execuo do script.

4.5.1 Algoritmos Genticos (GA)

Como o objetivo deste trabalho no a implementao da meta-heurstica e sim a sua aplicao no projeto de circuitos integrados analgicos, a otimizao atravs de R GAOT (do ingls, algoritmos genticos foi implementada pelo toolbox para Matlab Genetic Algorithm Optimization Toolbox) desenvolvido por Houck, Joines e Kay (1995). O GAOT possui inmeras conguraes disponveis ao usurio e pode ser utilizado de diversas formas. Dentre as conguraes, destacam-se as funes de recombinao, mutao e seleo que podem ser aplicadas de diversas maneiras em uma execuo. Outros parmetros importantes so a denio do tipo de cromossomo (que, nesta aplicao, pode ser do tipo real ou binrio), tamanho da populao e o nmero de geraes a ser executado. A parte (a) da Figura 41 ilustra as variveis do script que devem ser ajustadas para a congurao do GA. As primeiras conguraes referem-se escolha da populao e denio da preciso. possvel inserir uma populao previamente gerada ou utilizar uma populao gerada aleatoriamente. A congurao da preciso muito importante, pois esta dene o nmero de solues possveis do problema e tambm, em caso de cromossomos binrio, o nmero de bits da representao. As demais conguraes referem-se s conguraes do GAOT, e podem ser consultadas atravs de Houck, Joines e Kay (1995).

4.5.2 Simulated Annealing (SA)

Para a implementao da ferramenta, foi utilizada a funo de Simulated AnneaR (MATHWORKS, 2012b). Esta ling disponvel no Global Optimization Toolbox do Matlab funo permite a congurao de vrios parmetros do algoritmo. Entre eles, destacam-se a funo de decaimento de temperatura e a funo de gerao de novos estados. A parte (b) da Figura 41 ilustra as variveis necessrias para a congurao do script de SA. A primeira parte refere-se soluo inicial, pois esta pode ser especicada pelo usurio ou gerada aleatoriamente pela ferramenta. As conguraes do SA so feitas pela funo saoptimset, cujas opes so mostradas em MathWorks (2012c).

4.6. Funo Custo

95

Figura 41: Script necessrio para a congurao da heurstica de otimizao. (a) algoritmos genticos e (b) Simulated Annealing.
1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. %Genetic Algorithms Options addpath(gaot); UCAF.Optimization.GA.PopInitOrRandom=0; %1-User 0-Random UCAF.Optimization.GA.PopInit=[]; %Matrix with the population UCAF.Optimization.GA.XVar=0.01; %Solution Resolution UCAF.Optimization.GA.a=1; %GAOT Settings: UCAF.Optimization.GA.CromType=0; %chromossome: 0- Bin or 1- Float UCAF.Optimization.GA.N=100; %Pop size % Crossover Operators: UCAF.Optimization.GA.xFns = [simpleXover]; UCAF.Optimization.GA.xOpts = [.4]; % Mutation Operators: UCAF.Optimization.GA.mFns = [binaryMutation]; UCAF.Optimization.GA. mOpts = [0.05]; % Selection Function: UCAF.Optimization.GA.selectFn = [roulette]; UCAF.Optimization.GA.selectOps = [100];

(a)
1. 2. 3. 4. 5. %Simulated Annealing Options UCAF.Optimization.SA.XInitOrRandom=0; %1-User 0-Random UCAF.Optimization.SA.XInit=[]; UCAF.Optimization.SA.OPTIONS = saoptimset(AnnealingFcn, @annealingboltz, ...TemperatureFcn, @temperatureboltz,ReannealInterval, inf);

(b)

4.6 Funo Custo

A funo custo a especicao mais importante de uma otimizao, pois com base no seu valor que cada uma das solues avaliada. Como na ferramenta proposta o usurio deve informar as especicaes que so alvos de otimizao e as especicaes que restringem o espao de projeto, a funo custo deve levar em conta todas as especicaes selecionadas pelo usurio. Desta forma, neste trabalho utilizada uma funo custo multiobjetivo de forma que, na avaliao de uma soluo, sejam avaliadas as restries de projeto e tambm as especicaes que se deseja maximizar ou minimizar. A funo custo utilizada no UCAF similar utilizada em Phelps et al. (2000) dada pela Equao 4.1. Nesta equao, Si (X ) a especicao i do circuito, P Oi e P Rj so os pesos (fator de ponderao) das especicaes objetivos e das especicaes restritivas, respectivamente. Para escolher quais especicaes so objetivos de otimizao

96

Captulo 4. A Ferramenta UCAF

e quais especicaes so restries, a ferramenta recebe a congurao de cada uma das especicaes, conforme ser visto na prxima seo. Os pesos P Oi e P Rj devem possuir valores positivos e diferentes de zero e so escolhidos experimentalmente.

f c(X ) =

N i=1

P Oi .Si (X ) +

M j =1

P Rj .R(Sj (X ), Sjref )

(4.1)

Com relao ao valor de restrio da funo custo (R(Sj (X ), Sjref )), o seu valor calculado em funo do valor desejado (Sjref ) e do valor alcanado (Sj (X )) de uma especicao. Com isso se a especicao Sj (X ) est dentro do limite de restrio, R(Sj (X ), Sjref ) deve ser igual a zero. Caso contrrio, se Sj (X ) est fora do valor mnimo ou mximo requerido, R(Sj (X ), Sjref ) deve ser proporcional distncia do valor requerido. Assim, para o clculo de R(Sj (X ), Sjref ) foram utilizadas as funes mostradas na Figura 42 de acordo com Barros, Guilherme e Horta (2010). Nesta gura, o valor de a dado pelo valor mnimo ou mximo requerido (Sjref ) para a especicao e o valor b representa o valor limite de aceitao da soluo, o qual deve ser especicado pelo usurio.

Figura 42: Funo R(Sj ). (a) Funo para especicao que requer valor superior ao valor mnimo e (b) Funo para especicao que requer valor inferior ao valor mximo.
R(Sj) fMAX R(Sj) fMAX

b Inaceitvel

Factvel a Aceitvel

Factvel Sj a Aceitvel b Inaceitvel Sj

(a)

(b)

Como entrada da ferramenta, o bloco de funo custo utiliza os dados de entrada do bloco especicao. Atravs do valor dos pesos, as especicaes relevantes ao projeto so escolhidas e podem ser ponderadas. A escolha dos valores de ponderao utilizados na funo custo difcil de ser feita, pois existem inmeras combinaes possveis e, tambm, muitas vezes, a faixa de variao das especicaes no conhecida. Alm disso, muitas vezes o processo de otimizao se detm em encontrar solues que atinjam as especicaes impostas (solues factveis) do que otimizar as grandezas alvo de otimizao. Assim, o procedimento de escolha dos parmetros de ponderao experimental, no qual o usurio ajusta estes valores at as especicaes serem atingidas.

4.7. Especicaes

97

4.7 Especicaes
As especicaes de uma topologia de circuito referem-se ao comportamento do circuito desejado em um projeto. Estes valores, na ferramenta projetada, servem de base para o dimensionamento dos transistores presentes na topologia de circuito. No UCAF deve-se trabalhar com duas formas de especicaes: especicaes restritivas e especicaes de otimizao (objetivos). As especicaes restritivas so as especicaes que devem satisfazer valores mnimos ou mximos denidos pelo usurio. Uma soluo s factvel ( feasible solution ) se estes valores mnimos ou mximos forem atingidos. As especicaes de otimizao so escolhidas pelo usurio como caractersticas do projeto que se deseja otimizar, ou seja, estas especicaes sero os objetivos da funo custo do problema de otimizao. Os valores das especicaes utilizados durante o uxo de otimizao da ferramenta, com exceo da rea de gate que calculada diretamente como a relao entre as dimenses do dispositivo, so obtidos atravs de simulao eltrica SPICE. Para isso, a cada especicao ou conjunto de especicaes so necessrios testbenches de simulao. Estes testbenches dependem do tipo de circuito e de suas caractersticas. Nesta verso da ferramenta os testbenches disponveis refere-se a circuitos amplicadores operacionais de entrada diferencial e sada em terminao comum. Foram denidos seis conjuntos de especicaes, dados pela seguinte nomenclatura: Anlise no domnio da frequncia em malha aberta (SP001AC_type1): com este testbench so obtidas as especicaes Avo (ganho em baixas frequncias), GBW (produto ganho-largura de faixa) e PM (margem de fase), atravs de simulao AC (anlise no domnio da frequncia). Velocidade de resposta (SP001TR_type1): obteno da especicao SR ( slew rate ), como base em simulao transiente (domnio do tempo). Tenso de entrada em modo comum (SP001DC_type1): neste testbench a faixa de tenso no modo comum de entrada (ICMR) medida com simulao DC (variao linear no nvel de tenso ou corrente). Faixa de tenso sada (SP002DC_type1): simulao da faixa de tenso de sada do circuito durante a sua operao, obtida com simulao DC. Potncia dissipada (SP001PowerBias): especicao de potncia dissipada pelo circuito. rea de gate (SP001GateArea): especicao de rea de gate, dada pela multiplicao da largura pelo comprimento do canal de cada transistor.

98

Captulo 4. A Ferramenta UCAF

Cada especicao apresenta uma sintaxe de congurao, dada como: SP = [V alor T ipo Aceitavel P onderacao] (4.2)

em que Valor o valor requerido para restries ou valor de referncia para objetivos. Tipo refere-se ao tipo de especicao no qual utilizado 1 ou 2 para restries de mnimo ou mximo valor requerido, respectivamente. Pode-se utilizar 3 ou 4 para denir a especicao como objetivo de minimizao ou de maximizao. O valor Aceitvel refere-se a um valor de aceitao de especicao. Por exemplo, requerido um valor de GBW maior do que 1 MHz, porm so aceitveis solues com GBW maior que 0,1 MHz. Solues inferiores a este valor so descartadas (solues inaceitveis). O parmetros Valor e Aceitvel referem-se aos parmetros a e b, respectivamente, utilizados para o clculo das R(Sj (X ), Sjref ) da funo custo (f c), mostrados na Figura 42. O parmetro Ponderao refere-se aos valores P Oi ou P Rj da funo custo. Com exceo do ltimo tipo de especicao, os demais so obtidos com simulao eltrica. A especicao de rea de gate necessita da forma com que o valor da rea de gate do circuito calculada. Para isso devem ser especicadas as variveis que representam W e L de cada transistor, bem como um fator multiplicativo. A rea de gate calculada obtida por: A = V ARi .V ARj .M F ATz + V ARk .V ARt .M F ATy + . . . (4.3)

Um exemplo de congurao das especicaes da ferramenta mostrado na Figura 43. Nesta gura, primeiramente o nome das variveis foi congurado, neste caso como W1, L1, W3, L3 e IB. Aps isso, o intervalo de variao de cada varivel deve ser congurado, neste caso W entre 0,22 e 100, L entre 0,18 e 50 e IB entre 0,1 e 200. Como especicaes foram selecionados cinco grupos de especicaes. O grupo de especicaes SP001AC_type1 tem suas especicaes conguradas como restries. Como exemplo o ganho em baixas frequncias foi congurado com valor mnimo requerido igual a 70 dB e a aceitao de solues est condicionada a valores superiores a 10 dB. O Avo apresenta um valor de ponderao igual a 1. Da mesma forma, as demais especicaes so conguradas, sendo que somente a rea de gate foi congurada como objetivo.

4.8 Simulao Eltrica

Na parte de simulao eltrica da ferramenta esto cadastrados os simuladores eltricos tipo SPICE e os testbenches de simulao. Estes simuladores so utilizados para a avaliao das especicaes dos circuitos atravs da simulao de um arquivo de texto que contm o circuito descrito. Para a medio das especicaes utilizam-se testbenches de circuito, de forma que, com a utilizao das anlises AC , DC e transiente, todas as especicaes do circuito sejam obtidas atravs da simulao eltrica.

4.8. Simulao Eltrica

99

Figura 43:
1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. 21.

Script de congurao das especicaes.

UCAF.Specifications.VarNames=[W1;L1;W3;L3;IB]; UCAF.Specifications.VarBounds=[0.22 100;0.18 50;0.22 100;0.18 50;0.1 200]; UCAF.Specifications.SpecMeasure.S=[SP001AC_type1;SP001TR_type1; ...SP001DC_type1;SP002DC_type1;SP001GateArea]; UCAF.Specifications.SpecMeasure.Required.SP001AC_ type1=[ 70 1 10 1;%Avo 5e6 1 1e3 1;%GBW 60 1 20 1; %MF UCAF.Specifications.SpecMeasure.Required.SP001AC_type1_ MF=0; %1 - Phase Margin=|Phase+180| 0 - Phase Margin=|Phase-180| UCAF.Specifications.SpecMeasure.Required.SP001TR_type1=[5 1 0.1 1.5]; %SR UCAF.Specifications.SpecMeasure.Required.SP001DC_type1=[ 0.4 1 0 1; %ICMR+ -0.4 1 0 0];%ICMRUCAF.Specifications.SpecMeasure.Required.SP002DC_type1=[ 0.6 1 0 1; %OS+ -0.6 1 0 1];%OSUCAF.Specifications.SpecMeasure.Required.SP001GateArea.S=[0 4 30 1]; UCAF.Specifications.SpecMeasure.Required.SP001GateArea.Eq=[ 1 2 2; %var1*var2*multiple 3 4 3];

A escolha do simulador eltrico muitas vezes est relacionada aos parmetros do modelo que se tem disponvel e tambm com relao convergncia de determinadas simulaes. A ferramenta utiliza o simulador atravs da execuo por linha de comando, onde so passados os dados de simulao atravs do circuito descrito. Aps a simulao so gerados, em texto, os dados de resultados da simulao. Destes dados so extradas as especicaes do circuito. Como um circuito possui inmeras especicaes que devem ser mensuradas, so necessrias vrias simulaes para a anlise de uma soluo. Com isso, o maior tempo gasto na ferramenta se d na tarefa de simulao eltrica. Nesta R. verso da ferramenta, foi utilizado o simulador eltrico Synopsys HSPICE Como visto na seo anterior, foram implementados seis testbenches de medio de especicaes. Destes seis, cinco so obtidos atravs da simulao eltrica. As subsees seguintes mostram detalhes sobre os testbenches de medio implementados com base em Allen e Holberg (2002).

4.8.1 Anlise no domnio da frequncia em malha aberta (SP001AC_type1) e potncia dissipada (SP001PowerBias)
Este testbench de simulao tem por objetivo a medio das caractersticas de malha aberta de um amplicador operacional. Para isso, o circuito mostrado na Figura

100

Captulo 4. A Ferramenta UCAF

44 utilizado. Neste circuito a fonte de tenso de entrada senoidal tem a sua frequncia variada em uma faixa de anlise, calculando-se a tenso de sada no domnio da frequncia. Assumindo que a amplitude do sinal senoidal de entrada seja igual unidade, ento o ganho do circuito igual ao sinal de tenso de sada. Uma resposta de simulao eltrica deste circuito mostrada na Figura 45, cujo grco relaciona o ganho do circuito em decibis e a fase em graus. Este diagrama conhecido como diagrama de Bode. Na curva de ganho para baixas frequncias extrada a especicao Avo, neste caso igual a 50 dB . Nesta mesma curva, para ganho unitrio (0 dB ) a frequncia refere-se especicao Produto Ganho-Largura de faixa (GBW ), que neste caso igual a 9, 7 M Hz . Para o valor de frequncia igual ao GBW , analisando o grco de fase obtm-se a fase para uma frequncia igual GBW . A especicao de margem de fase (P M ) se refere a 180o f ase, resultando em uma margem de fase de 49o . A margem de fase do circuito sempre referenciada a 180o . Desta forma deve-se especicar se o valor de P M ser calculado como |f ase + 180| ou |f ase 180|, como congurado na linha 10 do script mostrado na Figura 43. Para o mesmo circuito utilizado na medio das caractersticas de malha aberta, atravs de uma anlise do ponto de operao (.OP ), pode-se obter o valor da potncia dissipada na polarizao do circuito.

Figura 44:

Testbench para medio das caractersticas AC em malha aberta. VDD + V in VSS Vout CL

4.8.2 Velocidade de resposta (SP001TR_type1)

A medio da velocidade de resposta do amplicador operacional ( slew rate ) feita atravs de uma anlise transiente (.T RAN ). Para isso, pode-se utilizar o circuito mostrado na Figura 46. Este circuito trata-se de uma congurao em ganho unitrio. O objetivo da medio vericar a taxa de alterao do nvel de sada do amplicador operacional. Para isso, uma fonte com forma de onda quadrada inserida na entrada do circuito. De acordo com a transio do nvel de tenso de sada, o slew rate medido. A Figura 47 mostra um exemplo de sinal de sada para um pulso de entrada. Neste caso, tem-se duas medidas de slew rate, na subida e na descida. Normalmente, o SR

4.8. Simulao Eltrica

101

Figura 45: Diagrama de Bode gerado com a simulao do testbench da Figura 44.
Diagrama de Bode 60 Ganho (dB) 40 Avo 20 0 20 0 10 GBW

10

10 Frequncia (Hz)

10

0 Fase () 50 100 150 10

0

180 PM

10

10 Frequncia (Hz)

10

assumido como o menor valor entre a taxa de subida e descida. No caso desta gura, o SR de subida menor que o de descida e seu valor aproximadamente igual a 2, 5 V /s. Figura 46: Testbench para medio do slew rate (SR). VDD + V in VSS Vout CL

4.8.3 Tenso de entrada em modo comum (SP001DC_type1)

A medio da faixa de tenso de entrada em modo comum (ICM R), pode ser obtida com a simulao do circuito da Figura 48, que trata-se de um amplicador de ganho unitrio. Para esta simulao o valor DC da fonte de entrada variado em uma faixa de valores e a linearidade do sinal de sada observada. Os limites da linearidade

102

Captulo 4. A Ferramenta UCAF

Figura 47: Sinal de tenso de entrada e sada gerado com a simulao do testbench da Figura 46 para a medio do slew rate (SR).
Anlise do slew rate (SR) 1 0.8 0.6 0.4 0.2 0 0.2 0.4 0.6 Delta t 0.8 1 Delta V V Vin Vout

0.5

1.5

2.5 Tempo (s)

3.5

4.5 x 10

5
6

so assumidos como valores mnimos ou mximos de ICM R, representados por ICM R e ICM R+ , respectivamente. A Figura 49 mostra um exemplo de sinal de simulao desta congurao de circuito. Neste caso visto que a linearidade mantida desde o incio (entrada igual a 0, 9 V ) at um valor de entrada de aproximadamente 0, 70 V . Assim, o valor de ICM R 0, 9 V e ICM R+ 0, 7 V , de forma que a faixa de entrada em modo comum seja de aproximadamente 1, 6 V .

Figura 48: (ICM R).

Testbench para medio da faixa de tenso de entrada em modo comum VDD + V in + VSS Vout CL

4.9. Design Centering

103

Figura 49: Sinal de tenso de sada gerado com a simulao do testbench da Figura 48.
Anlise da faixa de tenso no modo comum de entrada (ICMR) 1 0.8 0.6 0.4 0.2 Vout (V) 0 0.2 0.4 0.6 0.8 1 1 0.5 0 Vin (V) 0.5 1

4.8.4 Faixa de tenso de sada (SP002DC_type1)

A faixa de tenso de sada output swing (OS ) pode ser obtida com a simulao de uma congurao de amplicao, de forma que seja possvel a saturao do sinal de sada. Com base na faixa linear e de saturao do sinal de sada, os valores mximos e mnimos da excurso do sinal de sada so obtidos. A congurao utilizada na ferramenta para a medio do OS mostrada na Figura 50. Este circuito um amplicador inversor de ganho igual a 10. A Figura 51 mostra um grco resultado da simulao do circuito da Figura 50. Nesta gura, pode-se vericar que a faixa linear de inclinao igual a 10 mantida para entradas entre 0, 3 V e 0, 9 V . Aps isso, ocorre um comportamento no-linear do circuito. Nesta gura, a tenso de sada variou na faixa de aproximadamente 0, 9 V a 0, 27 V . Assim, a faixa de tenso de sada igual a aproximadamente 1, 17 V .

4.9 Design Centering

Como discutido na Seo 3.4, neste trabalho as tcnicas de design centering implementadas so realizadas atravs de simulao eltrica da anlise de Monte Carlo. As duas estratgias de design centering propostas na Seo 3.4 foram implementadas com os seus respectivos uxos de execuo.

104

Captulo 4. A Ferramenta UCAF

Figura 50:

Testbench para medio da faixa de tenso de sada (OS ). 10R

VDD R V in +
0.02 0

Vout + VSS CL

Figura 51: Sinal de tenso de sada gerado com a simulao do testbench da Figura 50 para a medio da faixa de tenso de sada.
Anlise da faixa de tenso de sada (OS)

0.2

Vout (V)

0.2

0.4

0.6

0.8

0.06

0.04

0.02 0.04 Vin (V)

0.06

0.08

0.1

0.12

As conguraes do design centering referem-se escolha da estratgia (1 ou 2) e do nmero de rodadas da anlise de Monte Carlo desempenhadas a cada execuo e, ao nal, para a caracterizao da soluo nal. As demais conguraes so ajustadas nos outros blocos funcionais da ferramenta, como, por exemplo, o modelo de tecnologia para a simulao Monte Carlo que inserido junto congurao da tecnologia. As conguraes referentes a simulao Monte Carlo, como tipo de simulao, so conguradas na descrio da topologia de circuito. O parmetro PY referente ponderao de produtividade da Equao 3.37 deve

4.10. Concluses

105

ser tambm ajustado experimentalmente, assim como os parmetros P Oi e P Rj de f c(X ).

4.10 Concluses
Neste captulo a ferramenta desenvolvida neste trabalho foi apresentada, bem como os blocos que a compem. Como mostrado, a ferramenta UCAF possui uma srie de parmetros de conguraes, que mostram o nmero de possibilidades de comparaes e anlises que so possveis. Estas comparaes podem ser utilizadas como auxlio na escolha da topologia que pode ser utilizada em um dado projeto ou at mesmo na escolha de uma tecnologia de fabricao. Outra caracterstica interessante o fato de a ferramenta possuir interfaces de entradas de conguraes e sadas de anlise de resultados, de forma que possa ser facilmente executada e os resultados gerados tambm sejam facilmente analisados. A forma modular de implementao da ferramenta permite que seja possvel a insero de diferentes topologias por parte do usurio, de forma que a aplicao do UCAF no se restrinja somente a um nico circuito. Alm disso, a modularidade facilita a insero de novos algoritmos de otimizao e testbenches de medidas de especicaes.

107

5 Resultados
Esta seo apresenta os resultados obtidos com a ferramenta UCAF. Os resultados tratam do dimensionamento de circuito amplicadores operacionais em tecnologia CMOS.

5.1 Projeto Automtico de um OTA Miller

O OTA Miller um amplicador operacional de transcondutncia composto por dois estgios de ganho. Uma implementao deste circuito em tecnologia CMOS mostrada na Figura 52. Neste circuito, o primeiro estgio um amplicador diferencial e o segundo estgio um amplicador inversor. A conexo entre os estgios feita por um capacitor de acoplamento (Cc ) de forma a melhorar a estabilidade do circuito (ALLEN; HOLBERG, 2002). Este circuito tem como principais especicaes o ganho em baixas frequncias (Avo), o produto ganho-largura de faixa (GBW), a margem de fase (PM), a velocidade de resposta - slew rate - (SR), a faixa de tenso de entrada em modo comum (ICMR) e a faixa de tenso de sada (OS). Figura 52: Esquemtico do OTA Miller em tecnologia CMOS. VDD M3 IB VIN M1 M2 CC VIN + CL M8 M5 VSS O ganho para baixas frequncia denido como Avo = gm1 gm6 . gds2 + gds4 gds6 + gds7 (5.1) M7 M4 M6

em que gm1 e gm6 so as transcondutncias dos transistores M1 e M6, respectivamente, e gds2 , gds4 , gds6 e gds7 so as condutncias dos transistores M2, M4, M6 e M7. Nesta

108

Captulo 5. Resultados

equao, a primeira frao equivale ao ganho do primeiro estgio, amplicador diferencial, e a segunda frao ao ganho do segundo estgio, amplicador inversor. O GBW calculado com a equao GBW = gm1 Cc (5.2)

em que CC a capacitncia de acoplamento entre os estgios do amplicador. O slew rate, pode ser calculado com a seguinte equao: SR = I5 Cc (5.3)

onde I5 refere-se corrente de dreno do transistor M5. Esta equao sugere que SR seja diretamente proporcional a I5 . Desta forma, grandes valores de SR reetem em uma alta potncia dissipada pelo circuito. O ICMR pode ser calculado com as equao seguintes:

ICM R+ = VDD

I5 |VT 3 |(max) + VT 1 (min) 3

(5.4)

ICM R = VSS +

I5 + VT 1 (max) + 1

2I5 5

(5.5)

em que o parmetro de transcondutncia, proporcional relao W/L, e VT a tenso de limiar. A faixa de tenso de sada (OS) pode ser obtida como OS + = VDD + VDS 6 (sat) (5.6)

OS = VSS + VDS 7 (sat)

(5.7)

em que VDS 6 (sat) e VDS 7 (sat), so as tenses entre dreno e source de saturao dos transistores M6 e M7, respectivamente. Para o projeto do OTA Miller da Figura 52, os oito transistores do circuito devem ser dimensionados, de forma que os parmetros de largura (W) e o comprimento (L) do canal sejam obtidos. Devido forma construtiva do circuito, algumas igualdades entre os transistores podem ser atribudas. Assim, o par diferencial (M1-M2) e os espelhos de corrente (M3-M4 e M7-M8) devem possuir transistores iguais, fazendo com que seja necessrio dimensionar somente 5 transistores. Alm do dimensionamento dos transistores, para o projeto do circuito, a fonte de corrente IB deve ser dimensionada. De maneira geral, o projeto do circuito da Figura 52 apresenta 11 variveis livres de projeto: WM 1 , LM 1 , WM 3 , LM 3 , WM 5 , LM 5 , WM 6 , LM 6 , WM 7 , LM 8 e IB . Alm das variveis livres de

5.1. Projeto Automtico de um OTA Miller

109

projeto, o circuito apresenta algumas constantes, as quais so: fontes de alimentao (VDD e VSS ), capacitncia de carga (CL ) e capacitncia de acoplamento (Cc ). A capacitncia Cc pode ser utilizada como varivel de projeto. Porm, neste caso foi utilizada como uma constante igual a 1 pF . A capacitncia CL foi ajustada em 3 pF . As fontes de tenso VDD e VSS utilizadas so 0, 9 V e 0, 9 V , respectivamente. Este valor deve-se tecnologia de fabricao do projeto. Neste caso, foi utilizada a tecnologia XFAB 0,18 m. A tecnologia tambm dene os valores mnimos das dimenses do circuito que so L = 0, 18 m e W = 0, 22 m. O projeto do OTA Miller da Figura 52 foi realizado de duas formas. A primeira forma se deu de maneira manual e a segunda forma de maneira automtica, utilizando a ferramenta desenvolvida neste trabalho. As subsees seguintes detalham os projetos e analisam os resultados.

5.1.1 Projeto Manual

O primeiro projeto do OTA Miller da Figura 52 foi feito manualmente. Para isso, foram utilizadas as Equaes 5.1 a 5.7 e as equaes simplicadas de corrente de dreno, condutncia e transcondutncia, conforme mostrado em Allen e Holberg (2002). Para o projeto so requeridas as especicaes mostradas na segunda coluna da Tabela 16. Os objetivos do projeto so de minimizar a potncia dissipada e a rea de gate. Com as equaes simplicadas so encontradas as relaes W/L para os transistores do circuito e o valor da fonte de corrente IB iniciais. Aps isso, com simulao eltrica SPICE, as especicaes so medidas. Aps inmeros ajustes no dimensionamento, utilizando a estratgia de projeto mostrada em (ALLEN; HOLBERG, 2002), foi encontrada uma soluo que atinge as especicaes impostas ao projeto. As especicaes encontradas para o circuito projetado manualmente esto mostradas na terceira coluna da Tabela 16. Os valores para as variveis do circuito, bem como o nvel de inverso dos transistores, esto mostradas na segunda coluna da Tabela 17. Nos resultados, pode-se vericar que todas as especicaes impostas foram atingidas, inclusive com uma certa margem. A rea de gate do circuito igual a 34, 86 m2 , enquanto que a potncia dissipada cou em 77, 08 W . O nvel de inverso dos transistores se manteve em inverso moderada, com exceo do transistor M5 que tem um nvel de inverso forte.

5.1.2 Projeto Automtico

Para inserir o projeto na ferramenta UCAF, proposta neste trabalho, necessrio denir alguns parmetros de congurao. O primeiro parmetro diz respeito tecnologia de fabricao, onde para este exemplo de projeto foram utilizados os parmetros do modelo

110

Captulo 5. Resultados

BSIM 3v3 para a tecnologia XFAB 0,18 m. Esta tecnologia dene como tamanhos mnimos dos transistores L = 0, 18 m e W = 0, 22 m. Tendo os valores mnimos possveis para as variveis W e L, foi denida a faixa de variao das variveis livres do projeto como L entre 0, 18 m e 100 m e W entre 0, 22 m e 200 m. Para a fonte de corrente de polarizao IB foi denida a faixa de 1 A a 300 A. Como resoluo das variveis foi utilizada a grade da tecnologia, que neste caso igual a 0, 01m. Com esta resoluo o nmero de solues possveis do problema igual a 9, 43 1045 . As constantes do circuito foram ajustadas para VDD = 0, 9 V , VSS = 0, 9 V , Cc = 1 pF e CL = 3 pF . Aps a congurao da tecnologia, o netlist foi inserido ao ambiente da ferramenta. A otimizao foi congurada para Algoritmos Genticos (GA), tendo como base os melhores resultados encontrados na seo 3.3.2: cromossomos binrios, mutao binria, recombinao simples e seleo por roulette wheel. A inicializao da populao foi feita aleatoriamente por uma funo de inicializao. O tamanho da populao utilizado foi igual a 100 indivduos e o nmero de geraes executadas foi igual a 1000. A funo custo foi congurada com todos os fatores de ponderao de restries iguais a 1 e os valores requeridos iguais aos valores mostrados na segunda coluna da Tabela 16. Como mostra a Tabela 16 a rea de gate e a potncia dissipada so objetivos de projeto. A para a potncia disponderao dos objetivos da funo custo foi ajustada como 401 106 1 sipada e 3010 12 para a rea de gate. Desta foma, a funo custo denida pela seguinte equao: fc =
8 Area P ot. R(Sj (X ), Sjref ) + + 40 106 30 1012 j =1

(5.8)

Nesta anlise no foi utilizada nenhuma tcnica de design centering, de forma que as variaes de parmetros no so levadas em conta durante o dimensionamento. Os resultados obtidos esto mostrados na quarta coluna da Tabela 16. Nestes resultados, verica-se que todas as especicaes requeridas foram atingidas, sendo que alguns valores de especicaes esto bastante prximos dos valores requeridos. Com relao aos objetivos de otimizao, foram encontrados 12, 91 W de potncia dissipada e 16, 88 m2 para a rea de gate. O tempo de execuo da ferramenta desde a gerao da populao aleatoriamente at a nalizao da heurstica de otimizao foi de 102 minutos. A Figura 53 mostra a evoluo da funo custo do dimensionamento do OTA Miller. Nesta gura, pode-se vericar que a heurstica efetuou uma otimizao no problema, uma vez que a melhor soluo da populao inicia em valor alto e reduzido ao longo das iteraes. A terceira coluna da Tabela 17 mostra os valores para as variveis do circuito e o nvel de inverso dos transistores. Nesta tabela verica-se que o nvel de inverso predominante nos transistores foi o de inverso fraca, porm os transistores M5 e M7 encontram-se em inverso moderada.

5.1. Projeto Automtico de um OTA Miller

111

Tabela 16: Especicaes requeridas e encontradas na automao do projeto do circuito OTA Miller da Figura 52. Especicao Av0 (dB) GBW (MHz) PM (0 ) SR (V/s) ICMR+ (V) ICMR- (V) OS (V) Potncia Dissipada (W) rea de Gate M inimizar 34, 86 16, 88 236, 25 1407, 78 (m2 ) Tempo de 102,01 164,42 Execuo (min) Projeto em tecnologia 0, 25 m, utilizando CL = 30 pF e Cc = 40 pF . a Requerido GBW 2 M Hz . b Requerido P M 50o . c Requerido SR 1, 5 V /s. Valor Requerido 70, 00 5, 00 60, 00 5, 00 0, 70 0, 70 1, 00 M inimizar Projeto Manual 78, 98 8, 53 62, 45 8, 54 0, 80 0, 73 1, 15 77, 08 Projeto Automtico 74, 62 5, 23 61, 30 6, 38 0, 76 0, 72 1, 14 12, 91 Jafari et al. (2010) 82, 40 9, 77 60, 00 5, 07 1, 17 52, 00 Liu et al. (2009) 80, 66 2, 04a 55, 60b 1, 50c 1, 91 1114, 40

Tabela 17: Parmetros encontrados na automao do projeto do circuito OTA Miller da Figura 52. Especicao Projeto Manual W 1/L1(m/m) 1, 27/0, 40 Nvel de Inverso Moderada W 3/L3(m/m) 2, 97/0, 27 Nvel de Inverso Moderada W 5/L5(m/m) 1, 60/0, 40 Nvel de Inverso Forte W 6/L6(m/m) 48, 80/0, 44 Nvel de Inverso Moderada W 7/L7(m/m) 10, 80/0, 90 Nvel de Inverso Moderada IB (A) 10, 31 Projeto Automtico 2, 88/0, 27 Fraca 5, 84/0, 21 Fraca 1, 42/0, 90 Moderada 31, 90/0, 26 Fraca 2, 36/0, 82 Moderada 2, 01

5.1.3 Comparao dos Resultados

As subsees anteriores demostram os resultados obtidos para o projeto do OTA Miller da Figura 52 em tecnologia XFAB 0, 18 m CMOS. Estes resultados foram comparados aos resultados obtidos por Jafari et al. (2010) e Liu et al. (2009). O projeto desenvolvido em Jafari et al. (2010) refere-se ao mesmo projeto apresentado nas sees anteriores, com as mesmas especicaes impostas. O projeto desenvolvido por Liu et al. (2009) foi feito em tecnologia 0, 25 m e apresenta algumas diferenas com relao aos

112

Captulo 5. Resultados

Figura 53: Evoluo da funo custo para o melhor indivduo da populao durante o processo de otimizao.

parmetros e valores requeridos. Os resultados obtidos com Jafari et al. (2010) e Liu et al. (2009) esto mostrados nas colunas 5 e 6 da Tabela 16, respectivamente. Analisando estes resultados, verica-se que os valores das especicaes encontradas esto bastante prximos. Em algumas especicaes verica-se que seus valores atingem com certa folga os valores requeridos. O processo de projeto teve um tempo de processamento de 102 minutos, que relativamente pequeno, visto a complexidade do projeto e tambm o fato de o algoritmo ter executado 1552 iteraes. Este tempo, em sua maior parte, dispendido no processo de simulao, feita vrias vezes a cada iterao de execuo. Analisando o grco de evoluo da funo custo multiobjetivo, mostrado na Figura 53, possvel vericar que fc sofreu um processo de otimizao, uma vez que seu valor foi reduzido ao longo das iteraes. No incio, a soluo encontrada apresenta um valor alto de funo custo, o que reete uma soluo ruim (especicaes requeridas no so atingidas, valores de rea de gate e potncia dissipada grandes). Ao nal, a funo custo tende a se estabilizar no valor de parada que satisfaz as restries impostas e apresenta valores mnimos de potncia e rea de gate. Com relao aos valores de potncia e rea de gate, objetivos de otimizao, verica-se que os resultados obtidos neste trabalho so melhores que os resultados obtidos em Jafari et al. (2010) e Liu et al. (2009). Comparando os resultados com Jafari et al. (2010), que utiliza as mesmas especicaes e tecnologia, a ferramenta proposta neste trabalho encontrou uma rea de gate e uma potncia dissipada cerca de 92,86% e 75,17 % menores, respectivamente. Quando compara-se o projeto manual e automtico, vericase que o projeto automtico foi cerca de 83,25% e 51,58% melhor em termos de rea de gate e potncia dissipada. Uma justicativa dos melhores resultados encontrados com a

5.1. Projeto Automtico de um OTA Miller

113

ferramenta proposta o fato de esta ferramenta poder explorar de maneira eciente todo o espao de projeto, incluindo os nveis de inverso fraca e moderada. Esta explorao no possvel de ser encontrado em Jafari et al. (2010) devido utilizao de equaes simplicadas de projeto, restringindo o projeto ao nvel de inverso forte. Para analisar o efeito das variaes de parmetros, foram feitas simulaes Monte Carlo no circuito projetado. Para estas simulaes foi utilizado o modelo com variaes locais e globais, disponibilizados no kit de projeto da tecnologia XFAB 0,18 m. Foi utilizado o modelo de distribuio de probabilidade gaussiana, uma vez que apresenta uma anlise mais realstica do projeto, como visto na Seo 3.4. Foram realizadas 1000 rodadas de simulao para a anlise de Monte Carlo.
R Aps as simulaes, os dados foram processados em Matlab de forma que os histogramas de frequncias para cada uma das especicaes fossem gerados. Alguns dos histogramas obtidos so mostrados na Figura 54. possvel perceber que, nas especicaes de anlise no domnio da frequncia (Avo, GBW e PM), a maior parte das solues so inaceitveis, de forma que a maior parte dos valores est abaixo do valor de especicao requerida. As demais especicaes apresentam a maior parte das especicaes dentro da faixa aceitvel. Nestes resultados, apenas 7 execues das 1000 rodadas atingem todas as especicaes impostas, resultando em um yield de apenas 0,7%. Neste contexto, verica-se que a variao de parmetros afeta fortemente o circuito. Como analisado anteriormente, as especicaes mais afetadas so as especicaes Avo, PM e GBW. Esta variao deve-se ao fato de estas especicaes estarem diretamente relacionadas ao par diferencial de entrada, que por sua vez muito sensvel ao mismatch entre os transistores. Desta forma, variaes locais de parmetros afetam o mismatch, resultando em uma perda de produtividade. O principal motivo da perda de produtividade se deve s especicaes impostas ao projeto serem difceis de serem atendidas pelo circuito. Em Deyati e Mandal (2011) o mesmo projeto apresentado, porm com especicaes mais fceis de serem atingidas, como, por exemplo, um valor mnimo de Avo igual a 40 dB. Neste tipo de projeto (otimizao de rea de gate e potncia dissipada) so atingidas produtividades na faixa de 19% sem a utilizao de design centering.

5.1.4 Aplicando o Design Centering ao Projeto

De acordo com a seo anterior, o projeto do OTA Miller da Figura 52 apresenta uma baixa produtividade sob variaes locais de parmetros. No intuito de aumentar a produtividade do circuito, esta seo apresenta os resultados do projeto do circuito com a estratgia de design centering propostas neste trabalho. Para este projeto a ferramenta UCAF foi congurada para o design centering utilizando simulao Monte Carlo com 100 rodadas de simulao durante o processo de sntese e 1000 rodadas aps a otimizao. O fator de ponderao de design centering

114

Captulo 5. Resultados

Figura 54: Histogramas de frequncia para a simulao Monte Carlo no circuito OTA Miller projetado sem a utilizao de design centering. (a) Avo, (b) GBW, (c) PM, (d) ICMR-, (e) ICMR+, (f) OS e (g) SR.

(a)

(b)

(c)

(d)

(e)

(f)

(g)

5.2. Projeto de um Amplicador Folded Cascode

115

(PY ) foi ajustado igual unidade. A ferramenta foi executada e os valores para as especicaes encontradas esto mostrados na Tabela 18. O valor das variveis do circuito esto mostrados na Tabela 19. Nestes resultados possvel vericar a melhoria imposta pelo design centering, uma vez que a produtividade do circuito passou de 0,7% para 20,08%. Desta forma, houve uma melhoria de aproximadamente 28,6 vezes na produtividade. Este aumento na produtividade deu-se s custas de um aumento na rea de gate e na potncia dissipada do circuito. O maior aumento foi evidenciado na potncia dissipada, que passou de 12, 91 W sem design centering para 86, 34 W com design centering. Analisando as especicaes, verica-se que para o aumento do yield, em geral, o valor encontrado para a especicao cou mais longe da faixa de fronteira requerida. Este fato est de acordo com o que foi analisado na Seo 2.3 deste trabalho, comprovando que um afastamento geomtrico da fronteira de especicao requerida aumenta a produtividade do circuito. Este um grande problema deste tipo de estratgia de dimensionamento, pois, como se tem um problema de otimizao com objetivos e restries e h uma relao entre as especicaes e objetivos, sempre havero especicaes prximas fronteira. Por exemplo, utilizando a Equao 5.3, obtemos a relao entre a corrente IB e o valor de slew rate. Um aumento de SR requer um aumento na corrente IB , o que, por consequncia, gera um aumento na potncia dissipada pelo circuito. No caso da otimizao sem design centering, somente a rea de gate e a potncia dissipada devem ser minimizadas. Assim, o valor de SR mantido muito prximo ao mnimo valor requerido, de forma que a potncia dissipada seja pequena. Com o design centering, a especicao SR foi afastada do mnimo valor requerido de forma que o yield pudesse ser aumentado. Com relao ao tempo de execuo, houve um aumento de 147 minutos em relao execuo sem design centering. Pode-se considerar este aumento aceitvel, uma vez que houve um grande incremento na produtividade. Aps a execuo foram traados os histogramas de frequncias para todas as especicaes do circuito. Estes histogramas esto mostrados na Figura 55. Comparando estes histogramas com os gerados na execuo sem design centering, mostrados na Figura 54, verica-se que a regio de solues aceitveis foi aumentada. Desta forma, analisando as especicaes separadamente, em geral houve um aumento do nmero de solues que atendem s especicaes impostas sob variaes locais de parmetros. Esta evidncia justica o uso de tcnicas de design centering no projeto.

5.2 Projeto de um Amplicador Folded Cascode

Esta seo tem como objetivo apresentar o dimensionamento automtico de um amplicador operacional folded cascode em tecnologia CMOS IBM 0, 18 m, com V T

116

Captulo 5. Resultados

Tabela 18: Especicaes requeridas e encontradas na automao do projeto do circuito OTA Miller da Figura 52 com a utilizao de design centering. Especicao Av0 (dB) GBW (MHz) PM (0 ) SR (V/s) ICMR+ (V) ICMR- (V) OS (V) Potncia Dissipada (W) rea de Gate M inimizar (m2 ) yield M aximizar Tempo de Execuo (min) Valor Requerido 70, 00 5, 00 60, 00 5, 00 0, 70 0, 70 1, 00 M inimizar Projeto sem design centering 74, 62 5, 23 61, 30 6, 38 0, 77 0, 72 1, 14 12, 91 16, 88 0, 70% 102, 01 Projeto com design centering 84, 81 9, 17 65, 13 13, 76 1, 42 86, 34 39, 21 20, 08% 249, 02

Tabela 19: Parmetros encontrados na automao do projeto do circuito OTA Miller da Figura 52 utilizando design centering. Especicao W 1/L1(m/m) W 3/L3(m/m) W 5/L5(m/m) W 6/L6(m/m) W 7/L7(m/m) IB (A) Projeto sem design centering 2, 88/0, 27 5, 84/0, 21 1, 42/0, 90 31, 90/0, 26 2, 36/0, 82 2, 01 Projeto com design centering 15, 48/0, 33 8, 18/0, 52 1, 37/2, 57 19, 76/0, 42 1, 76/2, 85 21, 19

regular e tenso de alimentao de 1, 8 V . O esquemtico do amplicador folded cascode utilizado neste projeto est mostrado na Figura 56. Este circuito formado por um amplicador diferencial com carga ativa em congurao cascode. Como este projeto se dar somente de forma automtica, utilizando a ferramenta UCAF com simulao eltrica, a modelagem matemtica do circuito no se faz necessria. As tenses de polarizao vb e vbp do esquemtico da Figura 56 so obtidas com os circuitos mostrados na Figura 57. Para o projeto do amplicador operacional folded cascode necessrio dimensionar os seus 13 transistores (incluindo Mb e Mbp), alm da fonte de corrente ib e das fontes de tenso vbpc e vbnc. Assumindo as igualidades M 1 = M 2, M 4 = M b, M 5 = M 6 = M bp, M 7 = M 8, M 9 = M 10 e M 11 = M 12, o circuito apresenta 15 variveis livres de projeto (W 1, L1, W 4, L4, W 5, L5, W 7, L7, W 9, L9, W 11, L11, ib, vbpc e vbnc). Assim, para o projeto do circuito necessrio encontrar o valor para as 15 variveis livres de projeto de forma a satisfazer as especicaes requeridas.

5.2. Projeto de um Amplicador Folded Cascode

117

Figura 55: Histogramas de frequncia para a simulao Monte Carlo no circuito OTA Miller projetado com a utilizao de design centering. (a) Avo, (b) GBW, (c) PM, (d) ICMR-, (e) ICMR+, (f) OS e (g) SR.

(a)

(b)

(c)

(d)

(e)

(f)

(g)

118

Captulo 5. Resultados

Figura 56: Esquemtico do amplicador folded cascode em tecnologia CMOS. VDD M5

W5 , L5 vbpc vbp

M6
W6 , L6

M7
W7 , L7

M8
W8 , L8

Vout ip M1 M2 in M9
W9 , L9 vbnc

M10
W10 , L10

W1 , LW 1 2 , L2

vb

M4
W4 , L4

M11
W11 , L11

M12
W12 , L12

VSS

Figura 57: Fontes de corrente de polarizao do circuito amplicador folded cascode da Figura 56. (a) fonte de polarizao vb e (b) fonte de polarizao vbp. VDD vbp VDD Mbp

ib

Mb VSS (a)

vb

ib VSS (b)

5.2. Projeto de um Amplicador Folded Cascode

119

Para a insero deste projeto na ferramenta UCAF necessrio primeiramente inserir os dados da tecnologia atravs dos parmetros do modelo eltrico da tecnologia IBM 0, 18m. Esta tecnologia dene valores mnimos de W e L iguais a 0, 24 m e 0, 18 m, respectivamente. Aps isso, o netlist SPICE do circuito inserido ao UCAF. Neste passo so denidas as variveis do circuito e denidos os seus limites. Neste projeto os valores de W podem assumir a faixa de 0, 24 m a 400 m e L na faixa de 0, 18 m a 50 m. Ib foi denido na faixa de 1 A a 400 A. As fontes de tenso de polarizao vbpc e vbnc foram denidas na faixa de 0, 5 a 0 e 0 a 0, 5, respectivamente. A tenso de alimentao do circuito foi ajustada para VDD = 0, 9 V e VSS = 0, 9 V . A capacitncia de carga foi ajustada em 3 pF . Para a otimizao foi utilizada a heurstica Simulated Annealing congurada com funo do tipo Boltzmann para ambas as funes de gerao de novos estados e de decaimento de temperatura. Como critrio de parada foi utilizado um valor mnimo de temperatura. Alm disso, foi congurada a busca global seguida de local. Para isso, foi selecionado o algoritmo de pontos interiores. Nesta otimizao deseja-se dimensionar o circuito de forma a otimizar a rea de gate e a potncia dissipada e, ao mesmo tempo, manter as restries de GBW, ganho em baixa frequncia, margem de fase e slew rate dentro das faixas requeridas. Os valores requeridos para as especicaes deste circuito esto mostrados na segunda coluna da Tabela 20. A funo custo foi ajustada de forma que o fator de ponderao de rea de gate 1 e o fator de ponderao de potncia seja igual a 100 . Como seja igual a 1001 1012 106 fatores de ponderao das restries foram utilizados valores iguais unidade para todas as especicaes, com exceo do ganho em baixas frequncias, onde o fator de ponderao utilizado foi igual a 2. Para o design centering foi executada a segunda estratgia proposta neste trabalho, na qual a anlise de Monte Carlo feita somente nas melhores solues. Para a simulao Monte Carlo foram utilizadas 100 rodadas de simulao durante o processo de dimensionamento e 2000 rodadas ao nal de execuo para a caracterizao da soluo nal. Como modelo de Monte Carlo, foi utilizada variao de parmetros locais. Foram executadas trs tipos de congurao com a ferramenta UCAF. A primeira foi a otimizao global, sem a utilizao de design centering. Na segunda execuo foi feita uma otimizao local aps a global. Na terceira execuo foi utilizada otimizao global seguida de local com design centering. Os resultados destas anlises esto mostrados na terceira, quarta e quinta colunas da Tabela 20. Nestes resultados pode-se notar que em todas as execues as especicaes requeridas foram satisfeitas. Analisando os resultados de otimizao global e otimizao global seguida de local, sem design centering, verica-se que, com a otimizao local, houve uma reduo na rea de gate do circuito e um aumento na potncia dissipada. Para vericar a melhoria, o valor

120

Captulo 5. Resultados

Tabela 20: Especicaes obtidas com o dimensionamento automtico do circuito amplicador folded cascode da Figura 56. UCAF UCAF Otimizao Otimizao Global Global+Local 14, 86 73, 04 76, 87 10, 98 188, 25 129, 9 18,35 163,7 14, 98 70, 02 78, 76 11, 37 145, 13 133, 2 12,21 192,2 UCAF design centering 25, 37 71, 43 76, 96 16, 43 274, 37 219, 7 41,24 427,1 GENON Barros et al. (2010) 15, 35 70, 61 79, 6 15, 36 284, 70 244, 6 -

Especicao GBW (MHz) Av0 (dB) PM (0 ) SR (V /s) Area de gate (m2 ) Potncia dissipada (W ) yield (%) Tempo (min)

Valor Requerido 12 70 55 10 minimizar minimizar maximizar -

de funo custo foi calculado, resultando em um valor igual a 3, 181 para a otimizao global e 2, 782 para a otimizao global seguida de local. Desta forma, mais uma vez, a otimizao local apresenta uma melhoria no processo de otimizao, sem comprometer as especicaes requeridas. Com relao ao valor de produtividade, no levado em conta durante as duas primeiras anlises, verica-se que houve uma reduo aps a otimizao local. Uma explicao para esta reduo pode ser o fato de que o ganho para baixas frequncias foi reduzido de 73, 04 para 70, 02, cando assim muito prximo da fronteira do valor requerido. O dimensionamento utilizando a tcnica de design centering apresentou, ao nal da sntese, uma produtividade de 41,24%. Este valor, quando comparado com os valores obtidos anteriormente (18,35% e 12,21%), apresenta uma melhoria mnima de 22,89 pontos percentuais. O aumento na produtividade do circuito vericado com relao aos valores de especicaes obtidos, uma vez que, em geral, os valores esto mais afastados da fronteira de valores requeridos. O aumento na produtividade foi compensado por um aumento na rea de gate e na potncia dissipada do circuito. Este aumento, em relao otimizao global seguida de local, foi de 65% para a potncia dissipada e de 89% para a rea de gate, respectivamente. Isto demonstra um trade-o entre os objetivos de projeto e a produtividade do circuito. Com relao ao tempo de sntese, a otimizao local foi executada em 163,7 minutos. J a otimizao local ao nal da otimizao global levou 28,5 minutos, resultando em um tempo total de 192,2 minutos. A insero do design centering levou o tempo de execuo para 427,1 minutos, resultando em um aumento de 2,22 vezes. Este aumento no tempo de execuo aceitvel, uma vez que a produtividade aumentou consideravelmente.

5.3. Concluso

121

Com os resultados obtidos possvel comparar o desempenho da UCAF com outras ferramentas descritas na literatura. Um dos maiores problemas, porm, o fato de que em muitos trabalhos os resultados demonstrados no podem ser reproduzidos devido falta de informaes. Neste sentido, os resultados apresentados por (BARROS; GUILHERME; HORTA, 2010) com a ferramenta GENOM so passveis de comparao, j que a mesma congurao experimental pode ser reproduzida. Porm, os parmetros do modelo de simulao no so divulgados. A ferramenta GENON baseada em uma variao dos algoritmos genticos como heurstica principal de otimizao. O amplicador folded cascode foi implementado na tecnologia UMC 0, 18m. Os resultados nais obtidos com GENOM para o mesmo circuito sintetizado neste trabalho esto sumarizados na sexta coluna da Tabela 20. Com base nestes resultados verica-se que ambas as metodologias apresentam resultados similares para as restries de projeto. Por outro lado, para a potncia dissipada e a rea de gate os valores obtidos com a ferramenta UCAF so aproximadamente a metade dos valores obtidos com a GENON para as execues sem design centering, e um pouco menores com a utilizao do design centering. Como em Barros, Guilherme e Horta (2010) no foi utilizado design centering, pode-se armar que os resultados obtidos neste trabalho so cerca de 54% e 51% melhores em termos de potncia dissipada e rea de gate, respectivamente. Assim, os resultados obtidos mostram que a utilizao da ferramenta UCAF uma boa metodologia para o projeto de amplicadores operacionais operando em micropotncia. Novamente, importante notar que a comparao entre os resultados pode no ser exata porque os parmetros do modelo no so exatamente guais, uma vez que os processos podem variar de foundry para foundry. Para os resultados mostrados anteriormente, os valores nais para as variveis do circuito so mostrados na Tabela 21. Nesta tabela, pode-se vericar que a largura do canal dos transistores tendem a ser maiores que o comprimento do canal e que a magnitude de ambos similares em todos os processos de otimizao.

5.3 Concluso
Esta seo demostrou a aplicao da ferramenta UCAF no projeto de duas topologias de amplicadores operacionais: OTA Miller e folded cascode. Os projetos foram executados com diferentes conguraes da ferramenta. Nas execues a ferramenta partiu de uma soluo inicial aleatria e, ao nal, uma soluo que atende s especicaes impostas encontrada. A soluo encontrada ainda otimizada em termos de potncia e rea de gate. Nos resultados verica-se que a otimizao global seguida de otimizao local provoca uma melhoria no resultado de dimensionamento. Nas execues sem design centering foi vericado que as especicaes nais do circuito encontram-se prximas fronteira do valor requerido para as especicaes.

122

Captulo 5. Resultados

Tabela 21: Resultado nal para as variveis livres de projeto obtidas com o dimensionamento automtico do circuito amplicador folded cascode da Figura 56. UCAF Otimizao Global+Local 11,58 22,39 14,13 30,72 7,16 6,58 0,73 0,71 0,29 0,52 0,87 4,54 0,0579 -0,0408 36,78 UCAF design centering 163,59 156,80 66,97 110,31 27,31 52,47 0,22 0,23 0,36 0,33 0,91 0,18 0,018 -0,019 40,22 GENON Barros et al. (2010) 14,91 6,99 36,78 63,04 31,45 7,32 1,38 1,94 0,37 0,91 0,89 2,19 0,001 -0,0449 48,51

Varivel W1 (m) W4 (m) W5 (m) W7 (m) W9 (m) W11 (m) L1 (m) L4 (m) L5 (m) L7 (m) L9 (m) L11 (m) vbnc (V ) vbpc (V ) ib (A)

Isso ocorre devido a algumas relaes conitantes entre as especicaes restritivas e os objetivos de otimizao. Assim, as especicaes cujo aumento no colaboram para a otimizao do objetivo so mantidas nos valores mnimos aceitveis. Este fato faz com que, na ocorrncia de variaes de parmetros o circuito que polarizado em uma regio que no atende s especicaes impostas. Com a utilizao de design centering esta caracterstica alterada, uma vez que para otimizar o yield necessrio manter uma certa margem entre o valor alcanado e o valor requerido para uma especicao. Com a utilizao de design centering, a produtividade dos circuitos aumentada signicativamente, em um tempo de execuo razovel.

123

Consideraes Finais
Este trabalho apresentou o desenvolvimento da ferramenta UCAF, voltada para o dimensionamento automtico de circuitos integrados analgicos com anlise de produtividade. Primeiramente, uma breve reviso bibliogrca sobre o projeto de circuitos analgicos foi apresentada, na qual vericado que, atualmente, ainda existe uma necessidade no desenvolvimento de ferramentas que automatizam totalmente o projeto de um circuito integrado analgico. Foi utilizado um amplicador diferencial simplicado para que as heursticas Simulated Annealing e Algoritmos Genticos fossem analisadas. Nestas anlises foi constatado que com qualquer uma das heursticas possvel explorar o espao de projeto de um circuito integrado analgico ecientemente. Para isso, basta congurar os parmetros adequadamente. Foi constatado tambm que a otimizao global seguida de busca local fornece melhorias no processo de otimizao. Para o amplicador diferencial simplicado foram analisadas duas tcnicas de design centering baseadas na anlise Monte Carlo para estimar a produtividade do circuito. Foi vericado que a simulao Monte Carlo demanda um enorme tempo de processamento, porm quando utilizada somente nas melhores solues durante o dimensionamento, o tempo de processamento reduzido consideravelmente sem reduzir a qualidade da soluo.
R com objetivo de automatizar A ferramenta UCAF foi implementada em Matlab a etapa de dimensionamento do circuito integrado analgico e ainda efetuar uma otimizao neste circuito. A construo da ferramenta foi realizada atravs de funes modulares. Com a congurao das funes atravs de um script possvel ajustar o uxo de dimensionamento automtico, fazendo com que um dado projeto possa ser feito de diversas maneiras. A ferramenta apresenta interfaces de entrada e sada, de modo a ser facilmente utilizada. A insero de topologias de amplicadores operacionais com sada em terminao comum aberta ao usurio, bastando a insero do netlist e a especicao das variveis livres.

Para demonstrar a ferramenta desenvolvida, foi desenvolvido o projeto de duas topologias de circuitos amplicadores operacionais: OTA Miller e folded cascode. As solues encontradas com a execuo da ferramenta satiszeram todas as restries impostas, alm da otimizao das especicaes de potncia dissipada e rea de gate. Alm disso, foram encontradas solues com maximizao da produtividade. Nas execues sem a utilizao do design centering foi vericado que as especicaes nais do circuito encontram-se prximas fronteira do valor requerido para as especicaes. Com isso,

124

Captulo 5. Resultados

na ocorrncia de variaes de parmetros, o circuito ca susceptvel a no atender s especicaes impostas. Com a utilizao de design centering esta caracterstica se altera, uma vez que para otimizar o yield necessrio manter uma certa margem entre o valor alcanado e o valor requerido para uma especicao. Na anlise de variaes de parmetros foi vericado que as variaes locais representam um enorme problema para circuitos integrados analgicos, como amplicadores operacionais, devido alta dependncia do mismatch. Ao comparar os resultados encontrados com a UCAF com outros trabalhos da literatura verica-se que a ferramenta apresentou bom desempenho. Nestes resultados foram encontrados circuitos com melhor otimizao de potncia e rea de gate, para as mesmas especicaes mostradas na literatura. Alm disso, os circuitos apresentaram uma produtividade razovel, sob variaes locais e globais de parmetros. Neste contexto, este trabalho apresentou uma ferramenta com grande potencial para a explorao do espao de dimensionamento de circuitos integrados analgicos. Como sequncia deste trabalho, prope-se que sejam utilizadas outras tcnicas de design centering de forma que os resultados possam ser comparados. Prope-se, tambm, a insero de outras tcnicas de otimizao para a explorao do espao de projeto. Para a simulao eltrica, indicado que sejam inseridos mais testbenches de simulao, de forma que o circuito possa ser caracterizado utilizando mais especicaes, como, por exemplo, rudo, faixa de rejeio em modo comum (CMRR), entre outros.

125

Referncias
ALLEN, P. E.; HOLBERG, D. R. CMOS Analog Circuit Design. 2. ed. [S.l.]: Oxford University Press, 2002. Citado 7 vezes nas pginas 27, 32, 46, 89, 97, 105 e 107. ALPAYDIN, G.; BALKIR, S.; DUNDAR, G. An evolutionary approach to automatic synthesis of high-performance analog integrated circuits. IEEE Transactions on Evolutionary Computation, v. 7, n. 3, p. 240252, 2003. Citado na pgina 33. BALKIR, S.; DUNDAR, G.; OGRENCI, A. S. Analog VLSI Design Automation. [S.l.]: CRC Press, 2003. Citado 3 vezes nas pginas 24, 27 e 31. BARROS, M. F. M.; GUILHERME, J. M. C.; HORTA, N. C. G. Analog Circuits and Systems Optimization Based on Evolutionary Computation Techniques. [S.l.]: Springer, 2010. Citado 6 vezes nas pginas 31, 32, 33, 35, 94 e 119. BUEHLER, M. et al. Dfm/dfy design for manufacturability and yield - inuence of process variations in digital, analog and mixed-signal circuit design. Proceedings European Conference on Design and Test, 2006. Citado na pgina 36. CORTES, F. P. et al. Anlise e projeto de mdulos amplicadores e comparadores em tecnologia cmos 0.35 um. IX Workshop Iberchip, 2003. Citado 2 vezes nas pginas 24 e 27. DEYATI, S.; MANDAL, P. An automated design methodology for yield aware analog circuit synthesis in submicron technology. 12th International Symposium on Quality Electronic Design, 2011. Citado 5 vezes nas pginas 32, 33, 42, 43 e 111. DRENNAN, P. G.; MCANDREW, C. C. Understanding mosfet mismatch for analog design. IEEE Journal of Solid-State Circuits, v. 38, n. 3, p. 450456, MARCH 2003. Citado 5 vezes nas pginas 15, 36, 37, 39 e 76. ENZ, C. C. A short story of the ekv mos transistor model. IEEE Solid State Circuit Newsletter, v. 13, n. 32, p. 24, 2008. Citado 2 vezes nas pginas 31 e 87. FLOUDAS, C. A.; PARDALOS, P. M. Encyclopedia of Optimization. 2. ed. [S.l.]: Springer, 2008. Citado 2 vezes nas pginas 54 e 60. GIELEN, G.; RUTENBAR, R. Computer-aided design of analog and mixed-signal integrated circuits. Proceedings of the IEEE, v. 88, p. 18251852, 2000. Citado na pgina 23. GIRARDI, A. Automao do Projeto de Mdulos CMOS Analgicos Usando Associaes Trapezoidais de Transistores. Tese (Doutorado) Universidade Federal do Rio Grande do Sul, 2007. Citado na pgina 30. GRAEB, H. E. Analog Design Centering and Sizing. [S.l.]: Springer, 2007. Citado 4 vezes nas pginas 23, 27, 39 e 41.

126

Referncias

HAGGLUND, R. Studies on Design Automation of Analog Circuits Performance Metrics. Tese (Doutorado) Department of Electrical Engineering, Linkpings university, 2003. Citado na pgina 24. HERSHENSON, M.; BOYD, S.; LEE, T. Gpcad: A tool for cmos op-amp synthesis. Proceedings IEEE/ACM International Conference Computer-Aided Design, p. 296303, 1998. Citado na pgina 35. HERSHENSON, M. M.; BOYD, S. P.; LEE, T. H. Optimal design of a cmos op-amp via geometric programming. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, v. 20, p. 121, 2001. Citado na pgina 32. HOUCK, C.; JOINES, J.; KAY, M. A genetic algorithm for function optimization: A matlab implementation. NCSU-IE TR 95-09, 1995. Citado 5 vezes nas pginas 62, 66, 68, 72 e 92. INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS - ITRS. Design. Design. [S.l.], Outubro 2011. Disponvel em: <http://www.itrs.net/Links/2011ITRS/2011Chapters/2011Design.pdf>. Citado na pgina 24. JAFARI, A. et al. Design of analog integrated circuits by using genetic algorithm. Second International Conference on Computer Engineering and Applications, 2010. Citado 6 vezes nas pginas 24, 32, 33, 109, 110 e 111. KHOUAS, A.; DERIEUX, A. Fault simulation for analog circuits under paramter variations. Journal of electronic testing: Theory and Applications, v. 166, p. 269278, 2000. Citado na pgina 40. LABRAK, L. et al. Automated cost function formulation for analog design optimization. European Conference on Circuit Theory and Design, p. 559 562, 2007. Citado na pgina 35. LI, X. et al. Performance-centering optimization for system-level analog design exploration. IEEE International Conference on Computer Aided Design, p. 422429, 2005. Citado na pgina 42. LINDEN, R. Algoritmos Genticos: Uma importante ferramenta da inteligncia articial. [S.l.]: Brasport, 2006. Citado na pgina 62. LIU, B.; MESSAOUDI, J.; GIELEN, G. A fast analog circuit yield estimation method for medium and high dimensional problems. Design, Automation and Test in Europe (DATE), 2012. Citado na pgina 41. LIU, B. et al. Analog circuit optimization system based on hybrid evolutionary algorithms. Integration, The VLSI journal, v. 42, p. 137148, 2009. Citado 6 vezes nas pginas 24, 34, 54, 72, 109 e 110. MARTENS, E.; GIELEN, G. Classication of analog synthesis tools based on their architecture selection mechanisms. Integration, The VLSI journal, v. 41, p. 238252, 2008. Citado 2 vezes nas pginas 31 e 33. MATHWORKS. Fmincon - Otimizao No-linear Multiobjetivo. Setembro 2012. Disponvel em: <http://www.mathworks.com/help/optim/ug/fmincon.html>. Citado na pgina 72.

Referncias

127

MATHWORKS. Global Optimization Toolbox. Maio 2012. Disponvel em: <http://www.mathworks.com/products/global-optimization/description7.html>. Citado 2 vezes nas pginas 52 e 92. MATHWORKS. Simulated Annealing Solver. Outubro 2012. Disponvel em: <http://www.mathworks.com/discovery/simulated-annealing.html>. Citado na pgina 92. MICHALEWICZ, Z.; FOGEL, D. B. How to Solve it: Modern Heuristic. 2. ed. [S.l.]: Springer, 2000. Citado 2 vezes nas pginas 54 e 59. MONTORO, C. G.; SCHNEIDER, M. C.; CUNHA, A. I. The advanced compact mosfet (acm) model for circuit analysis and design. IEEE Custom Integrated Circuits Conference, p. 519526, 2007. Citado na pgina 87. MUTLU, A. A.; RAHMAN, M. Statistical methods for the estimation of process variation eects on circuit operation. IEEE Transactions on Electronics Packaging Manufacturing, v. 28, n. 4, p. 364375, October 2005. Citado 3 vezes nas pginas 38, 39 e 76. ORSHANSKY, M.; NASSIF, S.; BONING, D. Design for Manufacturability and Statistical Design: A Constructive Approach. [S.l.]: Springer, 2008. Citado 3 vezes nas pginas 36, 37 e 38. PHELPS, R. et al. Anaconda: Simulation-based synthesis of analog circuits via stochastic pattern search. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, v. 19, p. 703717, 2000. Citado 3 vezes nas pginas 33, 35 e 93. PRESS, W. et al. Numerical Recipes: The Art of Scientic Computing. 3. ed. New York: Cambridge University Press, 2007. Citado 2 vezes nas pginas 56 e 72. RAZAVI, B. Design of Analog CMOS Integrated Circuits. [S.l.]: McGraw-Hill, 2000. Citado 2 vezes nas pginas 32 e 45. SAXENA, S. et al. Variation in transistor performance and leakage in nanometer-scale technologies. IEEE Transactions on Electron Devices, v. 55, n. 1, p. 131144, Janeiro 2008. Citado 2 vezes nas pginas 38 e 76. SCHNEIDER, M. C.; GALUP-MONTORO, C. CMOS Analog Design Using All-Region MOSFET Modeling. [S.l.]: Cambridge University Press, 2010. Citado na pgina 38. SEVERO, L. C.; GIRARDI, A. G. Ucaf a framework for analog integrated circuit analysis and design. 11th Microelectronics Student Forum - SFORUM, 2011. Citado na pgina 74. SEVERO, L. C. et al. Simulated annealing to improve analog integrated circuit design: Trade-os and implementation issues. In: Simulated Annealing - Single and Multiple Objective Problems. [S.l.]: Rijeka : Intech, 2012. p. 261284. Citado na pgina 60. SILVEIRA, F.; FLANDRE, D.; JESPERS, P. A gm/id based methodology for the de-sign of cmos analog circuits and its application to the synthesis of a silicon-on-insulator micropower ota. IEEE Journal of Solid-State Circuits, v. 31, p. 13141319, 1996. Citado na pgina 27.

128

Referncias

SIVANANDAM, S. N.; DEEPA, S. N. Introduction to Genetic Algorithms. [S.l.]: Springer, 2008. Citado 2 vezes nas pginas 61 e 62. SMEDT, B. D.; GIELEN, G. Watson: Design space boundary exploration and model generation for analog and rc design. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, v. 22, p. 213224, 2002. Citado 2 vezes nas pginas 33 e 35. SOBE, U. et al. Analog ip porting by topology conversion and optimization. IP-ESC conference, 2009. Citado na pgina 36. STEFANOVIC, D.; KAYAL, M. Structured Analog CMOS Design. [S.l.]: Springer, 2009. Citado na pgina 31. XI, X. J. et al. BSIM4.3.0 MOSFET Model - User Manual. CA 94720, 2003. Citado na pgina 37. YE, Y. et al. Statistical modeling and simulation of threshold variation under dopant uctuations and line-edge roughness. Design Automation Conference, 2008. DAC 2008. 45th ACM/IEEE, p. 900 905, 2008. Citado 3 vezes nas pginas 15, 37 e 38.

129

ANEXO A Script de Interface de Entrada

130

ANEXO A. Script de Interface de Entrada

131

ANEXO B Relatrio de Sada

*Computer Architecture and Microelectronic Group - GAMA *Federal University of Pampa - UNIPAMPA *Developed by Lucas C. Severo (lucas.severo(at)unipampa.edu.br) Results: Xend: W1=1.504340e+000 L1=5.407907e-001 W3=5.592979e+000 L3=6.790103e-001 W5=3.484016e+000 L5=6.348696e-001 W6=1.004958e+001 L6=2.349766e-001 W7=1.108594e+001 L7=5.556319e-001 IB=1.632276e+001 CostFunction=-7.389120e-001 Execution Time: Start at 21-Sep-2012 17:16:34 End at 22-Sep-2012 02:03:33 Av0=8.877720e+001 GBW=1.090000e+007 MF=3.055377e+002 Pot=1.507000e-004 SR=1.606000e+001 ICMR+=7.380000e-001 ICMR-=-6.720000e-001 OS+=8.327973e-001 OS-=-8.860034e-001 GateArea=2.216736e+001 Yield=2.900000e-001