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Automation Systems Group E183-1

Institute of Computer Aided Automation


Vienna University of Technology
email: tgi@auto.tuwien.ac.at
11 Schaltwerke
Mealy
Technische Grundlagen der Informatik
bersicht
Mikroprozessoren (Kapitel 4)
Combinational Logic vs Sequential Logic
Endliche Automaten
Systematische Schaltwerksentwicklung
Moore- und Mealy Schaltwerk

Edward F. Moore, Gedanken-experiments on sequential machines,
Automata Studies, pp. 129-153, 1956.

George H. Mealy, A method for synthesizing sequential circuits, Bell
System Technical J ournal, vol. 34, pp. 1045-1079, Sept. 1955.

System mit
Eingngen,
Ausgngen und
interner Logik, die Eingnge auf Ausgnge abbildet
2
Schaltwerke
Ausgangsfunktion hngt vom Zustand ab
Moore-Schaltwerk
3
bergangs-
funktion
zwischen
Zustnden
Zustandsspeicher

Ausgangs-
funktion
Eingang
Ausgang
Zustandsgraph
Ausgabe kann nur vom Zustand abhngen
Moore-Schaltwerk
4
S
0
0
S
2
1
S
1
1
00,10,11
01
00,01
10,11
00,01,10,11
00,01,10,11
S
3
0
Auch bei der Ausgabe
muss die Reihenfolge
der Bitmuster
angegeben werden!

Reihenfolge: a
1

Schaltwerke
Ausgangsfunktion hngt vom Zustand und Eingang ab
Mealy-Schaltwerk
5
bergangs-
funktion
zwischen
Zustnden
Zustandsspeicher

Ausgangs-
funktion
Eingang
Ausgang
Zustandsgraph
Ausgabe kann vom Zustand und Eingang abhngen
Mealy-Schaltwerk

6
S
0
S
2

S
1

00,10,11 / 1
01 / 0
00,01 / 0
10,11 / 1
00,01,10,11 / 0
00,01,10,11 / 0
Reihenfolge: a
1

S
3

Aufbereiten der Aufgabenstellung
Realisieren Sie ein Moore-Schaltwerk, das am Ausgang a 1
ausgibt, wenn am Eingang e die Bitfolge 1011 aufgetreten ist.
Der Eingang e liefert jeden Takt ein neues Bit.
Die Zustnde sollen in mglichst wenig D-Latches gespeichert
werden.
Die Gesamtschaltung soll mit einem PLA aufgebaut werden.
7
Takt
e
a
Entwurf des Zustandsgraphen
Eingangsbitmuster: e
Ausgabebitmuster: a
8
S
0

0
S
2

0
S
1

0
S
3

0
S
4

1
Zustand
S
0
-
S
1
1
S
2
10
S
3
101
S
4
1011
1 0
0
1
1
0
1
1
0
0
Zeitlicher Verlauf

9
Takt
e
a
Idle
S
0
1
S
1
10
S
2
101
S
3
1011
S
4
Idle
S
0
Idle
S
0
Festlegen der Zustandscodierung
Zustandscodierung
dichte Codierung
5 Zustnde bentigen 3 Flip-Flops
diese knnten jedoch 8 Zustnde darstellen
einige sind daher unbelegt








10
M L K Zustand
S
0
0 0 0 Idle
S
1
0 0 1 1
S
2
0 1 0 10
S
3
0 1 1 101
S
4
1 0 0 1011
1 0 1
1 1 0
1 1 1
bergangsfunktion

S
0
S
1
S
2
S
3
S
4
M 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
L 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
K

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
e 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
M 0 0 0 0 0 0 0 1 0 0 X X X X X X
L 0 0 1 0 0 1 1 0 0 0 X X X X X X
K 0 1 0 1 0 1 0 0 0 1 X X X X X X
Dont care Eintrge
11
bergangsfunktion
M L K

e M L K
0 0 0 0 0 0 0
0 0 0 1 0 0 1
0 0 1 0 0 1 0
0 0 1 1 0 0 1
0 1 0 0 0 0 0
0 1 0 1 0 1 1
0 1 1 0 0 1 0
0 1 1 1 1 0 0
1 0 0 0 0 0 0
1 0 0 1 0 0 1
1 0 1 0 X X X
1 0 1 1 X X X
1 1 0 0 X X X
1 1 0 1 X X X
1 1 1 0 X X X
1 1 1 1 X X X
0 X 0 0
0 X 0 0
X X 1 0
X X 0 0
e

K

L
M

e L K M = '
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
12
bergangsfunktion
M L K

e M L K
0 0 0 0 0 0 0
0 0 0 1 0 0 1
0 0 1 0 0 1 0
0 0 1 1 0 0 1
0 1 0 0 0 0 0
0 1 0 1 0 1 1
0 1 1 0 0 1 0
0 1 1 1 1 0 0
1 0 0 0 0 0 0
1 0 0 1 0 0 1
1 0 1 0 X X X
1 0 1 1 X X X
1 1 0 0 X X X
1 1 0 1 X X X
1 1 1 0 X X X
1 1 1 1 X X X
0 X 0 0
0 X 1 0
X X 0 0
X X 1 1
e

K

L
M

) (
) ( '
e L K
e K L

=
13
bergangsfunktion
M L K

e M L K
0 0 0 0 0 0 0
0 0 0 1 0 0 1
0 0 1 0 0 1 0
0 0 1 1 0 0 1
0 1 0 0 0 0 0
0 1 0 1 0 1 1
0 1 1 0 0 1 0
0 1 1 1 1 0 0
1 0 0 0 0 0 0
1 0 0 1 0 0 1
1 0 1 0 X X X
1 0 1 1 X X X
1 1 0 0 X X X
1 1 0 1 X X X
1 1 1 0 X X X
1 1 1 1 X X X
0 X 0 0
1 X 1 1
X X 0 1
X X 0 0
e

K

L
M

) (
) ( '
e L K
e L K

=
14
Ausgangsfunktion

15
S
0

0
S
2

0
S
1

0
S
3

0
S
4

1
1
0
0
1
1
0
1
0
1
0
S
0
S
1
S
2
S
3
S
4
M 0 0 0 0 1 1 1 1
L 0 0 1 1 0 0 1 1
K 0 1 0 1 0 1 0 1
a 0 0 0 0 1 X X X
Ausgangsfunktion
Ausgabefunktion ist identisch mit M
keine weitere Minimierung erforderlich






bergangsfunktion und Ausgabefunktion knnen realisiert
werden als
logische Schaltung (Gatter)
ROM
Fr diese Aufgabe: PLA
16
S
0
S
1
S
2
S
3
S
4
M 0 0 0 0 1 1 1 1
L 0 0 1 1 0 0 1 1
K 0 1 0 1 0 1 0 1
a
0 0 0 0 1 X X X
Schaltwerk: Realisierung

17
e L K DM =
) ( ) ( e L K e K DL =
) ( ) ( e L K e L DK =
M A =
Aufbereiten der Aufgabenstellung
Realisieren Sie ein Mealy-Schaltwerk, das am Ausgang a 1 ausgibt,
wenn am Eingang e die Bitfolge 1011 aufgetreten ist.
Der Eingang e liefert jeden Takt ein neues Bit.
Die Zustnde sollen in mglichst wenig D-Latches gespeichert werden.
bergangs- und Ausgangsfunktion sollen ausschlielich aus Negationen
und NOR-Gattern aufgebaut werden.
18
Takt
e
a
Entwurf des Zustandsgraphen
Eingangsbitmuster: e
Ausgabebitmuster: a

19

S
0



S
2



S
1



S
3


Zustand
S
0
-
S
1
1
S
2
10
S
3
101
1 / 0
0 / 0
1 / 0
0 / 0
0 / 0
1 / 0
0 / 0
1 / 1
Zeitlicher Verlauf

20
Idle
S
0
1
S
1
10
S
2
101
S
3
Idle
S
0
Idle
S
0
Takt
e
a
Idle
S
0
Festlegen der Zustandscodierung
Zustandscodierung
dichte Codierung
4 Zustnde bentigen 2 Flip-Flops








21
L K Zustand
S
0
0 0 Idle
S
1
0 1 1
S
2
1 0 10
S
3
1 1 101
bergangsfunktion

22

S
0



S
2



S
1



S
3


1 / 0
0 / 0
1 / 0
0 / 0
0 / 0
1 / 0
0 / 0
1 / 1
L K
S
0
0 0
S
1
0 1
S
2
1 0
S
3
1 1
bergangsfunktion

23
S
0
S
1
S
2
S
3
L 0 0 0 0 1 1 1 1
K

0 0 1 1 0 0 1 1
e 0 1 0 1 0 1 0 1
L 0 0 1 0 0 1 1 0
K 0 1 0 1 0 1 0 0
bergangsfunktion

24
L K

e L K
0 0 0 0 0
0 0 1 0 1
0 1 0 1 0
0 1 1 0 1
1 0 0 0 0
1 0 1 1 1
1 1 0 1 0
1 1 1 0 0
0 0
1 0
0 0
1 1
e

K

L
e

) (
) (
) ( '
e K
e L
e K L


=
bergangsfunktion

25
L K

e L K
0 0 0 0 0
0 0 1 0 1
0 1 0 1 0
0 1 1 0 1
1 0 0 0 0
1 0 1 1 1
1 1 0 1 0
1 1 1 0 0
0 0
1 1
0 1
0 0
e

K

L
e

) ( ' L K e K =
Ausgangsfunktion

26
S
0
S
1
S
2
S
3
L 0 0 0 0 1 1 1 1
K

0 0 1 1 0 0 1 1
e 0 1 0 1 0 1 0 1
a 0 0 0 0 0 0 0 1

S
0



S
2



S
1



S
3


1 / 0
0 / 0
1 / 0
0 / 0
0 / 0
1 / 0
0 / 0
1 / 1
Realisierung der Gesamtschaltung

27
Berechnung der maximalen Taktfrequenz
Durchlaufzeit Negation 10 ns
Durchlaufzeit NOR Gatter 15 ns
Durchlaufzeit der Latches: 40 ns
Vorbereitung der Latches: 10 ns
Summe (lngster Pfad) 90 ns

Maximale Taktfrequenz = 1/90 ns = 11,1 MHz
Die maximale Taktfrequenz der Latches (25 MHz) wirkt nicht
beschrnkend
28
Mealy-Moore Transformation

29

A



1 / 000

B



0 / 101

C




D



0 / 010 1 / 100
0 / 110 1 / 000

E



0 / 001 1 / 001
0 / 001
1 / 000
1
0
1
0
A
000

C
100



1
0
C
110



1

E
001



0
1
0
0
1
B
101

D
000



1
0

D
010



Gegenberstellung Moore-Mealy
Moore Schaltwerk:
Ausgnge hngen nur vom Zustand ab
Eingnge beeinflussen Ausgnge nicht direkt
Fr Ausgangsnderung ist ein Zustandswechsel notwendig, der
immer erst mit der nchste Taktflanke erfolgt

Mealy Schaltwerk:
fr jeden Zustand sind gesteuert von den Eingngen
verschiedene Ausgnge mglich
sofortige Reaktion der Ausgnge auf die Eingnge
typischerweise weniger Zustnde
30