1 UAM I - SECUENCIADORES & MICROPROCESADORES PRCTICA No.

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Astivia C. Dara, UAM-I, Guzman E. Natali, UAM-I, & Prez H. Laura, UAM-I,

Prctica de laboratorio No.1: Contador Sncrono de 4 bits.

Resumen En la presente prctica se busc afirmar los conocimientos adquiridos sobre las mquinas de estado a partir de un contador sncrono de 2 bits en cdigo gray. Se describe el procedimiento terico y prctico para la implementacin en la tarjeta de desarrollo Nexys 2. Palabras claves Contador sncrono, mquinas de estado finito, mealy, moore, VHDL,

I. INTRODUCCIN Las Mquinas de estados Finito, nos sirven para realizar procesos bien denidos en un tiempo discreto. Reciben una entrada, hacen un proceso y nos entregan una salida. En ste caso se realiza el diseo de un contador secuencial bsico a travs de una Mquina de Estado, mismo que se implementar a travs de cdigo VHDL en la tarjeta de desarrollo Nexys 2 por medio del software Xilinx ISE Webpack. II. DESARROLLO TERICO
Fig. 1 Diagrama a bloques de una Mquina de Mealy

Mquina de Moore, las salidas coinciden o dependen solo de los estados internos. (Figura 2)

os circuitos lgicos se clasifican en dos tipos:

Combinacionales, aquellos cuyas salidas slo dependen de las entradas actuales. Secuenciales, aquellos cuyas salidas dependen no slo de sus entradas actuales, sino tambin de sus entradas anteriores. Esta informacin de las entradas anteriores, debe preservarse en el circuito y se denomina estado interno, secundario, o simplemente estado del circuito. Es necesario distinguir el valor presente de una seal del que posea en un instante inmediatamente anterior, y ste del anterior; por ello habr una intervencin explcita del tiempo. Un sistema secuencial posee 2n estados de entrada para n entradas (X1... Xn). Poseen adems 2p estados de salida para p salidas (Z1... Zp) y un nmero finito de estados internos (y1...ym) de ah que sean conocidos como mquinas de estado finito o autmatas finitos. Segn la relacin entre las salidas y los estados internos podemos distinguir: Mquina de Mealy, las salidas se obtienen en funcin de las entradas y los estados internos. (Figura 1)

Fig. 2 Diagrama a bloques de una Mquina de Moore

Sistemas secuenciales Sncronos Segn la forma de realizar el elemento de memoria nos podemos encontrar distintos tipos de sistemas secuenciales, principalmente dos: Sistemas Secuenciales Sncronos, en los que su comportamiento puede definirse en instantes de discretos de tiempo, se necesita una sincronizacin de los elementos del sistema mediante una seal de reloj, que no es ms que un tren de pulsos peridico. Las variables internas no cambian hasta que no llega un pulso del reloj. Sistemas Secuenciales Asncronos, actan de forma continua en el tiempo, un cambio de las entradas provoca cambios en las variables internas sin esperar a la intervencin de un reloj.

2 UAM I - SECUENCIADORES & MICROPROCESADORES PRCTICA No. 1III. DESARROLLO PRCTICO Para la comprobacin prctica de una Mquina de Estados Finitos se implement un contador sncrono de 2 bits, en el cual tambin se incluyen salidas para indicar dos estados especficos. El contador est descrito por la Mquina de Estado de la Figura 3; y la tabla nmero 1.
Q : inout STD_LOGIC_VECTOR (1 downto 0)); end Contador2B; architecture Behavioral of Contador2B is begin process (CLK, RST, STP) begin if (RST='1') then Q<="00"; Z<="01"; elsif rising_edge (CLK) then if ( STP='0') then case Q is when "00" => Q <="01"; Z<="00"; when "01" => Q <="11"; Z<="10"; when "11" => Q <="10"; Z<="00"; when "10" => Q <="00"; Z<="01"; when others => null; end case; else case Q is when "00" => Q <="00"; Z<="01"; when "01" => Q <="01"; Z<="00"; when "11" => Q <="11"; Z<="10"; when "10" => Q <="10"; Z<="00"; when others => null; end case; end if; end if; end process; end Behavioral;

Fig. 3 Mquina de Estados para un contador Sncrono

ST 0 0 0 0 1 1 1 1

Q1 0 0 1 1 0 0 1 1

Q0 0 1 0 1 0 1 0 1

Z1 0 0 0 1 0 0 0 1

Z0 1 0 0 0 1 0 0 0

Q*1 0 1 0 1 0 0 1 1

Q*0 1 1 0 0 0 1 0 1

B. Posteriormente se realiz la simulacin correspondiente para verificar que la descripcin en VHDL coincidiera con la tabla de verdad del contador. Se muestra la simulacin en las figuras 4 y 5.

Tabla. 1 Tabla de verdad.

IV. PROGRAMACIN EN VHDL E IMPLEMENTACIN EN LA TARJETA NEXYS 2 A. Se realiz la descripcin en forma tabular del
comportamiento del contador sncrono en lenguaje VHDL. A continuacin se adjunta el cdigo. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; entity Contador2B is Port ( STP : in STD_LOGIC; RST : in STD_LOGIC; CLK : in STD_LOGIC; Z : out STD_LOGIC_VECTOR (1 downto 0);

Figura 4.Simulacin con STP=0 donde el contador se mueve en forma ascendente.

Ntese que la salida Z= (0,1) se enciende en el estado A=(0,0) mientras que Z=(1,0) se enciende en el estado C=(1,1); para otros estados la salida Z permanece apagada.

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Figura 5.Simulacin con STP =1, donde el contador permanece en su estado presente.

V. CONCLUSIONES Se realiz el diseo de una mquina de estado en la cual identificamos la diferencia entre una mquina de Mealy y una mquina de Moore, en ste caso se observ que se trata de una Mquina de Moore, cuya salida nicamente depende del estado actual. Por otro lado, ste diseo es controlado por medio de una seal de reloj, por lo que tambin se trata de un circuito sncrono, en el cual en cada flanco positivo hay un cambio de estado. Finalmente para la implementacin del circuito en VHDL, se observa que existen diversas formas para la descripcin del comportamiento, una de ellas, y la utilizada en sta prctica es el mtodo tabular, en el que nicamente se describen los estados posibles. ste mtodo resulta prctico cuando el nmero de estados es relativamente pequeo, adems nos permite identificar con claridad cada uno de los estados con sus salidas respectivas. REFERENCIAS
1. R. Lpez A., Fundamentos de Computadores.Sistemas secuenciales, [en lnea] Abril 2012, [Enero 20 de 2014]. Disponible en la web http://www.uhu.es/rafael.lopezahumada/descargas/tema7_fund_0405.pdf .