NEA36-NE8440-EL9440-EL0440

Microeletrnica
PROGRAMA DE TEORIA (por aula):
1. Introduo microeletrnica; Metodologias de projeto; Nveis de
projeto.
2. Dispositivos em circuitos integrados - Parte 1.
3. Dispositivos em circuitos integrados - Parte 2.
4. Transistores MOS e portas lgicas bsicas CMOS - Comportamento
como chave. Circuitos lgicos CMOS complexos.
5. Comportamento eltrico de transistores e inversor CMOS.
6. Projeto esttico de portas lgicas bsicas e complexas.
7. Comportamento dinmico de dispositivos CMOS.
8. Projeto dinmico de inversor CMOS.
9. Projeto dinmico de portas lgicas bsicas e complexas.
10. Circuitos integrados bsicos utilizados em telecomunicaes.
11. Projeto de amplificadores CMOS.
12. Exerccios.
PROGRAMA DE LABORATRIO (por aula):
1. Etapas de fabricao de circuitos integrados (teoria).
2. Seqncia de fabricao CMOS (teoria) Relatrio 1
3. Introduo ao CAD-Microwind2 para projeto de circuitos integrados
(Prtica no CCI).
4. Microwind2: transistor MOS - (Prtica no CCI).
5. Microwind2: Inversor CMOS comportamento eltrico (Prtica no
CCI) - Relatrio 2
6. Microwind2: Projeto de um Inversor CMOS (Prtica no CCI) -
Relatrio 3
7. PROJETO 1 (Prtica no CCI)
8. PROJETO 1 (Prtica no CCI) - Relatrio 4
9. PROJETO 2 (Prtica no CCI)
10. PROJETO 2 (Prtica no CCI) - Relatrio 5
11. PROJETO SUBSTITUTIVO (Prtica no CCI)
MDIA FINAL : M = ((P1 + 2. P2) / 3) + K
onde K = 1 se todos os relatrios tiverem nvel A
Subtrai-se 0,5 para cada relatrio com nvel B
Subtrai-se 1,0 para cada relatrio com nvel C
Subtrai-se 1,5 para cada relatrio com nvel D
O critrio bsico para avaliao do relatrio ser o seguinte:
A.....completo, correto e entregue no prazo;
B.....completo, correto mas no entregue no prazo; ou completo, at 2 erros, entregue no prazo;
C.....completo, 2 a 4 erros, entregue no prazo; ou completo, at 2 erros, no entregue no prazo;
D.....incompleto ou ultrapassar 1 semana de atraso ou nenhum dos casos anteriores.
BIBLIOGRAFIA:
Notas de aula de teoria e laboratrio, disponvel no stio da FEI: www.fei.edu.br (Learnloop)
Caracterizao Eltrica de Tecnologia e Dispositivos MOS, J. A. Martino, M. A. Pavanello e
P. B. Verdonck, Ed. Thomson Learning, 2003.
Principles of CMOS VLSI Design, N. Weste e K. Eshraghian, Ed. Addison Wesley, 1985.
Introduction to VSLI Systems, C. Mead e L. Conway, Ed. Addison Wesley, 1980.
Microeletrnica, A. S. Sedra e K.C. Smith, Ed. Makron Books, 4

Edio, 2000.
Microeletrnica
Estuda Tcnicas de projeto fabricao e testes de Circuitos
Integrados
Possibilidades para construo de um circuito eletrnico:
Utilizando CIs de prateleira
(7400, 4000, 8086, Z80, 68000.....)
C. I. de aplicao especfica
(Muito utilizado atualmente pelas empresas de mdio e
grande porte em todo ou parte de determinados
equipamentos eletrnicos de grande volume de produo)
Vantagens em se utilizar um C. I. de aplicao especfica:
Menor rea ocupada
Menor custo
Maior facilidade de manuteno
Proteo contra propriedade industrial (no pode ser
copiado)
1Mb 4Mb 16Mb 64Mb 256Mb 1Gb 4Gb
Ano 1987 1990 1993 1996 1998 2001 2004
L (m) 1,0 0,7 0,5 0,35 0,25 0,18 0,13
Mscaras 11 14 18 21 21 23 23
Porta x
ox
(nm) 20 15 12 10 7 5-4 5-4
Etapas 200 300 400 500 550 600 600
Juno x
j
(m) 0,25 0,2 0,15 0,1 0,07 0,05 0,03
lmina (mm) 125 150 150 200 200/300 300 300
Evoluo dos Parmetros de Fabricao de Memrias DRAM
N+
N+
P
x
ox
x
j
L
Metodologias de Projetos de Circuitos
Integrados Digitais de Aplicao Especfica
ASIC - Application Specific Integrated Circuit
Circuitos Integrados de Aplicao Especfica (Dedicados)
Circuitos
Dedicados
Totalmente personalizados (Full Custom)
Semi personalizados
Clulas Padro
(Standard Cell)
Matriz de Portas
(Gate Array)
Projeto de C. I. Dedicados
Totalmente Personalizados (FULL CUSTOM)
Tcnica Top-Down
Hierarquicamente estruturado
V
DD
Fabricao: Todos os passos (Completa)
Vantagens: Comportamento esttico e dinmico
muito bom
Mnima rea
Desvantagens: Custo Elevado
Tempo de projeto elevado
Semi Personalizados
C. I. j difundido, s falta a camada de interconexo
Pode ter uma ou duas camadas de interconexo
Cada clula contm transistores isolados (CMOS)
Projeto
Lgico
Ferramentas de C.A.D
Biblioteca de
Clulas
Lay-out
Metodologia de Projeto com Arranjo de Portas (Gate Array)
CHIP
Vantagens: Menor nmero de mscaras
Baixo custo
Realizao rpida
Desvantagens:
Muitas interconexes
Baixa utilizao da superfcie
Otimizao impossvel
Metodologia Usando Clulas Padro (Standard Cell)
Biblioteca de subsistemas digitais
Projeto baseado em equaes lgicas
Regist.
Contador
ULA
CHIP
Os blocos Registrador, Contador
e ULA tem suas caractersticas
bastante conhecidas, bastando
apenas interliga-los e projetar o
que no existe na biblioteca
Vantagens: Projetista no necessita de
muito conhecimento de C. I.
Basta saber o projeto lgico
Desvantagens:
rea total no otimizada
Potncia e tempo de atraso no
so bons
Comparao entre as metodologias de projeto de C. I. - VLSI
Complexidade
Funcional
Clulas
Padro
Totalmente
Personalizado
Arranjo de
Portas
STANDARD CELL
FULL CUSTOM
GATE ARRAY
Regularidade
Custo
Relativo
Prateleira
Arranjo de Portas
Clula Padro
Tot. Personalizado
Volume de Produo
Custo
(US$)
Tempo
Prottipo
% Pr-
Processada
Totalmente
personalizado
(Full Custom)
50K-250K 6-18 meses 0
Clula Padro
(Standard Cell)
25K-80K 2-6 meses 0
Arranjo de
Portas
(Gate Array)
5K-40K 2 semanas a
3 meses
80 90 %
Nveis de Projeto
Nvel Funcional:
Diviso do circuito a ser projetado em caixas pretas, cada uma com uma
funo especfica.
Ex: Registrador, Somador, Contador....
Nvel Lgico:
Detalhamento de cada uma das caixas pretas em blocos lgicos (portas
lgicas).
Ex: Portas NAND, NOR, Inversores....
Nvel de Transistores:
Interligao dos componentes (transistores) para a implementao das
portas lgicas, bem como definio das dimenses geomtricas destes
transistores.
Ex: Transistores nMOS de W=10m e L=5m
Nvel de Layout:
Layout final do circuito de acordo com as regras de projeto fornecidas e
com as dimenses preestabelecidas pelo nvel 3.
Ex: Ver layout posteriormente
Dispositivos em Circuitos Integrados
Resistores
N
P
SiO
2
L
W
Al
X
Planta:
Perfil:
W X
L
R =
Normalmente a relao
(Resistncia de Folha - R
F
)
da tecnologia fornecida.
X

Exemplo:

30
X
R
F
= =
, projetar R=90
90
W
L
30 R = =
L=3 W
Adotando W=20 m
L= 60 m
Existe tambm o resistor P+ feito sobre substrato N (inverso)
Exerccio:
1. Projete os resistores R
1
e R
2
sabendo-se que R
F
= 50 e que a
dimenso mnima permitida 5m.Dado R
1
= 200 e R
2
=25 .
Limitao de potncia
Deve tambm ser considerado no projeto do resistor
Expressa de duas formas:
1 - mxima corrente admissvel por unidade de rea [A/m
2
]
2 - mxima potncia dissipada por unidade de rea [W/m
2
]
Potncia =L.W.[max. potncia/unidade de rea]
Exemplo:
Projetar um resistor de 100, utilizando uma tecnologia com
resistncia de folha de 50 e dimenso mnima de 0,5m,
considerando que o mesmo deva dissipar 500 mW. A mxima
potncia dissipada suportvel nesta tecnologia de 10 mW/ m
2
.
2
W
L
W
L
. 50 100
W
L
. R
W X
L
R
F
=
|
.
|

\
|
|
.
|

\
|
=
|
.
|

\
|
= =
( )
( ) [ ]
( ) [ ]
2
2
3 -
3 -
max
max
m 50 W . L
m
10.10
500.10
P
P
W . L
W . L P P

=
= =
=
m 10 100 L 50
2
L
2
= = =
W=5 m
Exercicio:
Deseja-se projetar um resistor de 500, utilizando uma tecnologia
com resistncia de folha de 50 e dimenso mnima de 1 m,
considerando que o mesmo deva dissipar 400 mW. A mxima
potncia dissipada suportvel nesta tecnologia de 10 mW/ m
2
.
Capacitores
P
Si-poli/metal
Al
Condutor
ox
ox
x
A
C

=
xido
xido
Capacitncia (C) Constante: adotada quando se deseja fabricar um
capacitor em CI
Onde:
ox
- Permissividade do dieltrico (normalmente SiO
2
)
x
ox
- Espessura do dieltrico (normalmente SiO
2
)
A - rea do capacitor
x
ox
V
Capacitncia (C) Varivel com a tenso aplicada
Dois tipos
Capacitncia reversa de juno
Capacitor MOS
Capacitncia Reversa de Juno
P
N
V
Depleo
2
2 / 1
12
m pF/
7 , 0 V
N
10 x 3 Cj
|
.
|

\
|
+

N - Dopagem do Substrato
V - Tenso Reversa
Capacitor MOS
P
SiO
2
Al
x
ox
Metal
Oxido
Semicondutor
V
Largamente utilizado para a obteno de caractersticas eltricas e
fsicas do processo de fabricao de circuitos integrados.
Regimes de carga do capacitor MOS em funo da tenso aplicada
Aplicando-se uma tenso negativa, cargas positivas so atradas para
a interface SiO
2
-Si. Nesta situao, diz-se que que a superfcie do
semicondutor encontra-se em acumulao de portadores majoritrios.
P
SiO
2
Al
V< 0
+ + + + + +
Cargas acumuladas
na superfcie do Si
A . C
x
A
C
ox
ox
ox
max
= =

Entre os terminais do capacitor, a nica capacitncia existente a do xido
(C
ox
):
Aumentando-se a tenso aplicada, as lacunas que estavam acumuladas
na superfcie so repelidas. A concentrao de lacunas acumuladas na
superfcie vai reduzindo, at chegar a neutralidade da superfcie.
Desprezando-se a diferena de funo trabalho e a presena de cargas
parasitas no xido, esta tenso nula.
P
SiO
2
Al
V= 0
Aumentando um pouco mais a tenso (V > 0) cargas negativas so
atradas para a superfcie. Estas poucas cargas negativas recombinam-
se com as lacunas do substrato e formam uma regio de depleo.
A capacitncia associada camada de depleo (C
Si
), em analogia do xido:
d

C
Si
Si

=
P
SiO
2
Al
V > 0
Camada de depleo
d - espessura da camada de depleo
As capacitncias decorrentes do xido e da camada de depleo
permanecem em srie. Logo, externamente, ser obtido o valor
equivalente:
Logo, a capacitncia equivalente resulta:
Si ox
Si ox
C C
C C
C
+
=
P
SiO
2
Al
V > 0
C
ox
C
Si
V
Quanto maior a tenso aplicada, maior a camada de depleo, at o valor
mximo (d
max
)
Em seu valor mnimo (C
simin
):
max
Si
Si
d
C
min

=
P
SiO
2
Al
V >> 0
Camada de depleo
d
max
- espessura mxima
da camada de depleo
Com a equao da associao equivalente de capacitores:
Si ox
Si ox
C C
C C
A
C
+
=
Todos os aumentos na tenso aplicada elevam o valor de d at atingir
d
max
, ponto onde a capacitncia atinge seu valor mnimo:
min
min
Si ox
Si ox
min
C C
C C
A
C
+
=
Sabe-se que a mxima espessura da camada de depleo obtida
quando o potencial na interface Si-SiO
2
igual a:
|
|
.
|

\
|
=
i
A
S
n
N
ln
q
kT
2
Onde: k a constante de Boltzmann
T a temperatura absoluta
q a carga do eltron
n
i
a concentrao intrnseca de portadores (constante)
N
A
a concentrao de dopantes do substrato.
A
2
i
A
Si
max
N q
n
N
ln kT 4
d
|
|
.
|

\
|
=

Aps atingir o valor mximo (d

max
), a regio de depleo no aumenta
mais com a tenso aplicada. Todo o aumento de tenso se converte na
atrao de um grande volume de cargas negativas para a interface Si-
SiO
2
. Este ltimo regime de cargas chamado de inverso. A atrao de
cargas ocorre para uma tenso igual ou superior a tenso de limiar de
inverso (V
T
).
P
SiO
2
Al
V V
T
Camada de inverso
d
max
- espessura mxima
da camada de depleo
Os aumentos na tenso aplicada aumentam a quantidade de cargas
negativas atradas para a superfcie.
ox
ox
max
x
A
C

=
A curva caracterstica do capacitor MOS depende da freqncia do sinal
alternado aplicado
1 - Baixas Freqncias
Esta curva tm pouco interesse prtico, pois permite a determinao
apenas da espessura do xido (x
ox
), a partir da capacitncia mxima.
V
C
C
max
A camada de apenas contribui capacitiamente, anulando o eeito da
capacitancia da regiao de depleao, se a reqncia do sinal alternado or baixa.
2 - Altas Freqncias
Curva mais comumente utilizada, pois permite a determinao de
diversos parmetros, alm de x
ox
.
FB T
Baixa frequncia
Alta frequncia
C
Max
C
Min
C
FB
V V V 0
C
Para a determinao da espessura do xido (x
ox
) utiliza-se a capacitncia
mxima, tal como em baixa freqncia:
max
ox
ox
C
A
x

=
Neste caso, o eeito da capacitancia da regiao de depleao
permanece, mantendo o alor da capacitancia equialente
no mnimo ,Cmin,.
Conhecendo o calor da capacitncia mnima da curva pode-se estimar a
concentrao de dopantes do substrato (N
A
), por soluo iterativa,
combinando-se as equaes:
min
min
Si ox
Si ox
min
C C
C C
A
C
+
=
A
2
i
A
Si
max
N q
n
N
ln kT 4
d
|
|
.
|

\
|
=

min
Si
Si
max
C
d

=
2
max
2
i
A
Si
A
d q
n
N
ln kT 4
N
|
|
.
|

\
|
=

Exercicio: Projetar um capacitor MOS quadrado que tenha

capacitncia mxima igual a 10pF.
Considerar x
ox
= 40nm e
ox
= 40x10
-14
F/cm.
Exercicio: Dada a curva CV abaixo, medida em um capacitor MOS
quadrado de lados 300 m, determinar:
a) a espessura do xido de porta (nm);
b) a concentrao efetiva de dopantes no silcio (cm
-3
);
Dados:
ox
= 3,45.10
-13
F/cm;
Si
= 1,03.10
-12
F/cm; kT/q = 25 mV;
ni=1,45.10
10
cm
-3
;
C = 51 pF
max
V [V]
0
C
C
min
= 14 pF
[pF]
Diodos
P
N
N
P
Transistor Bipolar
Transistor JFET
B
E
C
S
D
G
P
P
N
B E C
N+
P
N
S
G1
D
G2
P
Transistor MOS - Canal N (nMOS)
Metal
N+ N+
P
Porta
(Gate)
Dreno
(Drain)
Fonte
(Source)
Substrato
(Bulk)
xido
S
D
G B
S
D
G
Transistor MOS - Canal P (pMOS)
P+ P+
N
Porta
Dreno Fonte
Substrato
S
D
G B
S
D
G
3.Esboe o perfil dos circuitos abaixo:
a)
R
B
R
C
Vcc
E
B
S
C
R
b)
D
T
( 1 )
( 2 )
( 3 )
Tecnologia de Fabricao de Circuitos
Integrados
- TTL LS DECLNIO
SCHOTTKY
BIPOLAR - ECL MAIS VELOZ
- I
2
L LSI , VLSI
- PMOS: 1
a
TECNOLOGIA MOS, MEMRIAS,
CALCULADORAS
MOS - NMOS: LSI
- CMOS: SSI, MSI, VLSI
Densidade de Integrao:
Nmero de transistores:
SSI = pequena escala: N 100
MSI = mdia escala: 100 < N 1.000
LSI = grande escala: 1.000 < N 100.000
VLSI = muito grande: 100.000 < N 1.000.000
ULSI = altssima: N> 1.000.000
Tecnologia CMOS
Composta pela associao de transistores nMOS
pMOS
Alta imunidade rudo
Baixa potncia dissipada
Mais importante tecnologia da atualidade, pois permite o projeto de
Circuitos Integrados Digitais em escala muito ampla
ULSI
TRANSISTORES MOS
MOS canal N TIPO ENRIQUECIMENTO*
TIPO DEPLEO
MOS canal P TIPO ENRIQUECIMENTO*
TIPO DEPLEO
1. TRANSISTOR MOS CANAL N ( nMOS ) TIPO
ENRIQUECIMENTO
DRENO
FONTE
SUBSTRATO
PORTA
N+ N+
P
Porta
(Gate)
Dreno
(Drain)
Fonte
(Source)
Substrato
(Bulk)
Normalmente o substrato aterrado
Funcionamento como uma chave:
- Para G= 5V ( 1 )
( CHAVE FECHADA )
- Para G= 0V ( 0 )
( CHAVE ABERTA )
Caracterstica:
-Transmite bem o 0 :
-NO transmite bem o 1 :
S
D
G=1
S
G=0
D
5V
4V
I
0V
0V
I
2. TRANSISTOR MOS CANAL P ( pMOS ) TIPO
ENRIQUECIMENTO
DRENO
FONTE
SUBSTRATO
PORTA
P+ P+
N
Porta
(Gate)
Dreno
(Drain)
Fonte
(Source)
Substrato
(Bulk)
Normalmente o substrato ligado a V
DD

Funcionamento como uma chave:

- Para G= 5V ( 1 )
( CHAVE ABERTA )
- Para G= 0V ( 0 )
( CHAVE FECHADA )
Caracterstica:
-Transmite bem o 1 :
-NO transmite bem o 0 :
S
D
G=1
S
G=0
D
5V
5V
I
0V
1V
I
CHAVE CMOS
INVERSOR CMOS
G
G
S
D
I
I
5V
5V
0V
V
DD
V
DD
V
DD
E
S
E
S
E=0 E=1
S=0 S=1
PORTAS LGICAS BSICAS
B
A
S
V
DD
B
A
V
DD
S
A B S
0
0
0
0
1
1
1 1
A B S
0
0
0
0
1
1
1 1
PORTA LGICA AND
PORTA LGICA OR

Exerccios:
Preencha o Mapa de Karnaugh das funes abaixo:
V
DD
A
B
C
A
B
C
F
A
A
B
B
C
C
D
D
V
DD
G
AB
C
00 10 11
1
01
0
AB
CD
00 10 11
01
01
00
10
11
F=____________________
G=____________________
PORTAS COMPLEXAS
Associao de transistores srie / paralelo e paralelo / srie mais
eficiente as construes de dois nveis de lgica ( menor nmero de
transistores ).
- ASSOCIAO OR-NAND:
A
B
C
S = ( A + B ) . C
V
DD
A
C
C
S
A B
B
NOR NAND
INVERSOR
OR
V
DD
C
C
B A
B
A
S
Circuito Convencional
Usando a Propriedade
Associativa
- ASSOCIAO AND-NOR:
A
B
C
A
B
S
C
V
DD
NAND NOR
INVERSOR
AND
V
DD
A
A
C
C
B
S
B
Circuito Convencional
Usando a Propriedade
Associativa
A
B
C
S = ( A . B ) + C
- ASSOCIAO OR/OR-NAND:
V
DD
A
A
B
B
C
S
D
C
D
S = ( A + B ) . ( C + D )
A
B
D
C
Circuito
- ASSOCIAO AND/AND-NOR:
V
DD
A
A
C
C
B
S
D
B
D
S = ( A . B ) + ( C . D )
A
B
D
C
Circuito
Exerccios:
1. Implemente as funes abaixo utilizando a tcnica de associao
srie / paralelo:
a) F = A . B + C . D . E
b) G = A + B . C . D
2. Implementar a funo OU EXCLUSIVO:
a) Convencionalmente
b) Tcnica de associao srie/paralelo
3. Desenhe o Biestvel ( FLIP-FLOP ) Tipo D abaixo na tecnologia
CMOS:
a) Convencionalmente
b) Tcnica Associao Srie / Paralelo
Q
D
CK
Q
Transistor MOS - Comportamento Eltrico
Transistor nMOS
N+ N+
P
Porta
Dreno Fonte
Substrato
V
DS
=cte
I
DS
V
GS V
Tn
1 V
V
DS
I
DS
Regio
Triodo
Regio de
Saturao
V
GS1
V
GS2
V
GS2
>V
GS1
(Tenso de Limiar)
S
D
G
V
DS
V
GS
I
DS
N+ N+
Silcio policristalino
(condutor)
xido de porta
(isolante)
L
W
Fonte Dreno
x
ox Porta
V
DS
V
GS
P
Substrato
I
DS
Equaes de I
DS
=f(V
GS
, V
DS
) de 1
a
Ordem
Regio de Corte: V
GS
V
Tn
ou V
GS
-V
Tn
0
I
DS
=0
Regio Triodo: 0< V
DS
V
GS
-V
Tn
( )
(

=
2
V
V V V I
2
DS
DS Tn GS n DS

Regio de Saturao: 0< V
GS
-V
Tn
V
DS
( )
2
V V
I
2
Tn GS
n DS

=
onde
|
.
|

\
|
=
L
W
x
ox
ox n
n

Fator de Ganho
|
.
|

\
|
=
L
W
x
ox
ox n
n

Fator de ganho
Dependentes
do Processo
porta de xido do Espessura x
xido do dade Permissivi
eltrons dos Mobilidade
ox
ox
n

Dependentes
da Geometria
(lay-out)
W Largura de canal
L Comprimento de canal
Transistor pMOS
-V
DS
=cte
-I
DS
-V
GS
V
Tp
-1 V
-V
DS
-I
DS
Regio
Triodo
Regio de
Saturao
-V
GS1
-V
GS2
(Tenso de Limiar)
P+ P+
N
Porta
Dreno Fonte
Substrato
S
D
G
V
DS
V
GS
I
DS
Regio de Corte: V
GS
V
Tp
ou V
GS
-V
Tp
0
I
DS
=0
Regio Triodo: V
GS
-V
Tp
V
DS
< 0
( )
(

=
2
V
V V V I
2
DS
DS Tp GS p DS

Regio de Saturao: V
DS
V
GS
-V
Tp
< 0
( )
2
V V
I
2
Tp GS
p DS

=
|
.
|

\
|
=
L
W
x
ox
ox p
p

Fator de ganho
lacunas das Mobilidade
p

2
n
p

Tenso de Limiar do Transistor canal P
V
Tp
-1 V
Normalmente simtrico com relao a V
Tn
|V
Tp
| = V
Tn
Geometrias
n
n
p
p
L
W
L
W
>
Normalmente para compensar o fato de
p
<
n
e assim podemos ter
p
=
n
Inversor CMOS - Comportamento Eltrico
G
G
S
S
D
D
V
DD
V
E
V
S
I
DS
I
SD
=-I
DS
Transistor canal p
V
GS
=V
E
-V
DD
V
DS
=V
S
-V
DD
I
DS
=-I
SD
Transistor canal n
V
GS
=V
E
V
DS
=V
S
I
DSn
=-I
DSp
Curva Caracterstica de Transferncia
I
DSn
=-I
DSp
V
S
V
E
V
DD
V
Tn
V
INV
V
DD
-|V
Tp
|
V
DD
A
B
C
D
E
0,7V
DD
0,3V
DD
V
DD
/2
V
S
V
E
V
DD
V
Tn
V
INV
V
DD
-|V
Tp
|
V
DD
A
B
C
D
E
0,7V
DD
0,3V
DD
V
DD
/2
1
2
3
4
5
6
7
8
Regies Operacionais
A - nMOS corte
pMOS triodo
B - nMOS saturao
pMOS triodo
C - nMOS saturao
pMOS saturao
D - nMOS triodo
pMOS saturao
E - nMOS triodo
pMOS corte
Influncia da Relao
n
/
p
na Curva Caracterstica
de Transferncia
p
n
p
n
Tn Tp DD
INV
1
V V V
V

+
+ +
=
V
S
V
E
V
DD
V
DD
1/16
1
16

n
/
p
p
p
p
n
n
n
p
p
ox
ox
p
n
n
ox
ox
n
p
n
L
W
L
W
L
W
x
L
W
x

= =
V
DD
/2
2,5
3,4 1,6
Margens de Rudo
V
S
V
E
V
DD
V
INV
V
DD
MR
H
MR
L
V
IL
V
IH
1
dV
dV
E
S
=
Margem de rudo em nvel alto:
( )
DD INV DD IH DD IH OH H
V 1 , 0 V V V V V V MR + = =
INV DD H
V V 9 , 0 MR
Margem de rudo em nvel baixo:
DD INV IL OL IL L
V 1 , 0 V 0 V V V MR = =
DD INV L
V 1 , 0 V MR
A aproximao acima vlida para 2VV
INV
3V (maioria das
aplicaes) e garante erro inferior a 10% nesta faixa
Exerccio:
Projete um inversor CMOS que tenha V
INV
=3 V. Esboce a curva de
transferncia esttica.
Dados:
V
DD
=5 V; V
Tn
=1 V; V
Tp
=-1 V; L
n
=L
p
;
n
=600 cm
2
/Vs;
p
=200 cm
2
/Vs
Dimenso mnima= 5 m
Determinar: W
p
, L
p
, W
n
, L
n
, MR
L
e MR
H
.
Porta Lgica NAND - Comportamento Esttico
V
DD
A
B
S
L
pA
W
pA
L
pB
W
pB
L
nA
W
nA
L
nB
W
nB
ef
ef
ef
ef
p
n
p
n
Tn Tp DD
INV
1
V V V
V

+
+ +
=
ef
p
p
ox
ox p
p
L
W
x
ef
|
|
.
|

\
|
=

ef
n
n
ox
ox n
n
L
W
x
ef
|
|
.
|

\
|
=

Resistncia efetiva do transistor:

n
n
n
W
L
R
p
p
p
W
L
R
A resistncia efetiva dos transistores
proporcional relao L/W
Para a determinao dos fatores de ganho
pef
e
nef
utiliza-se a resistncia efetiva, equivalente
associao srie/paralelo dos transistores nMOS e
pMOS (anloga associao srie/paralelo de
resistncias)
Associao paralelo de transistores pMOS:
ef
n
n
n
n
n
n
n n
ef
n
W
L
W
L
W
L
R R R
B
B
A
A
B A |
|
.
|

\
|
= + = + =
Associao srie de transistores nMOS:
ef
p
p
p
p
p
p
p p
ef
p
W
L
1
W
L
1
W
L
1
R
1
R
1
R
1
B
B
A
A
B A
|
|
.
|

\
|
= + = + =
V
E
V
S
V
DD
V
E
V
DD
V
S
V
INV
Porta Lgica NOR - Comportamento Esttico
R
pA
R
pB
R
nA
R
nB
ef
ef
ef
ef
p
n
p
n
Tn Tp DD
INV
1
V V V
V

+
+ +
=
ef
p
p
ox
ox p
p
L
W
x
ef
|
|
.
|

\
|
=

ef
n
n
ox
ox n
n
L
W
x
ef
|
|
.
|

\
|
=

V
DD
A
B
S
Neste caso:
Associao paralelo de transistores nMOS:
ef
p
p
p
p
p
p
p p
ef
p
W
L
W
L
W
L
R R R
B
B
A
A
B A
|
|
.
|

\
|
= + = + =
Associao srie de transistores pMOS:
ef
n
n
n
n
n
n
n n
ef
n
W
L
1
W
L
1
W
L
1
R
1
R
1
R
1
B
B
A
A
B A
|
|
.
|

\
|
= + = + =
V
E
V
S
V
DD
V
E
V
DD
V
S
V
INV
Porta Lgica Complexa - Comportamento Esttico
ef
ef
ef
ef
p
n
p
n
Tn Tp DD
INV
1
V V V
V

+
+ +
=
R
pA
R
pB
R
nA
R
nB
V
DD
A
B
S
A
B
C
C R
nC
R
pC
A
V
E
V
S
B
C
S
V
DD
V
E
V
S
V
INV
A
A
n
n
A
n
W
L
R =
B
B
n
n
B
n
W
L
R =
C
C
n
n
C
n
W
L
R =
A
A
p
p
A
p
W
L
R =
B
B
p
p
B
p
W
L
R =
C
C
p
p
C
p
W
L
R =
C B
A C B A
n n
n n n n
ef
n
R
1
R
1
1
R R // R R R
+
+ = + =
( )
( )
C B A
C B A
p p p
p p p
ef
p
R R
1
R
1
1
R R // R R
+
+
= + =
Exerccio:
Projete uma porta NAND de 3 entradas que tenha V
INV
=2 V.
Dados:
V
DD
=5 V; V
Tn
=1 V; V
Tp
=-1 V; L
n
=L
p
;
n
=3
p
Dimenso mnima= 2 m
Determinar: L
nA
, L
nB
, L
nC
, W
nA
, W
nB
, W
nC

L
pA
, L
pB
, L
pC
, W
pA
, W
pB
, W
pC
Exerccio:
Projete as dimenses mnimas possveis dos transistores nMOS e pMOS
do circuito abaixo, para que este tenha MR
L
=2,0 V.
Dados:
V
DD
=5 V; V
Tn
=1 V; V
Tp
=-1 V; L
n
=L
p
;
n
=2
p
Dimenso mnima= 2 m
V
DD
A B
S
A
B
C
C
Exemplo: POLISILCIO
L=100m e W=5 m
Comportamento Dinmico
1. Resistncias
L
X
W
W
L
. R R R
X
: onde
W . X
L
R
FOLHA FOLHA
= =

=
Material R
FOLHA
[ ]
Alumnio 0,05
Silicetos 2
N+ 20
P+ 50
Polisilcio 30
= = 600
5
100
. 30 R
POLI
L= 100m
W= 5m
2.Capacitncias
D
B
G
S
A .
x
C C
C C C C
ox
ox
xido G
GB GD GS G

=
+ + =
CAPACITNCIA MOS
C
GB
C
GS
C
GD
C
DB
C
SB
onde:
C
DB
C
J
Dreno
C
SB
C
J
Fonte
CAPACITNCIA DE JUNO (C
J
)
N N
P
N N
Perfil:
Planta:
C
JP
(perifrico)
C
JA
(rea)
a
b
C
J
= C
JA
.( a.b ) + C
JP
.( 2a + 2b )
Capacitncia total
associada porta
C
J
= C
JA
.( rea ) + C
JP
.( permetro )
Exerccio:
Dado o circuito abaixo, calcular as capacitncias nos pontos indicados.
Dados:
C
JA
= 1x10
-4
[pF/ m
2
]
C
JP
= 1x10
-3
[pF/ m]

ox
= 40x10
-14
[F/cm]
x
ox(porta)
= 20nm
C
B
C
A
C
C
B
A
C
10 inversores
L=20m
a=50m
W=100m
P
o
r
t
a
D
r
e
n
o
F
o
n
t
e
Tempos de Atraso, Subida e Descida de um
Inversor CMOS
V
DD
V
E
V
S
C
L
V
E
V
S
t
t
V
DD
V
DD
90%
10%
t
r
t
f
50%
tp
HL
tp
LH
tp
LH
..tempo entre o sinal na entrada atingir 50% (descendente) e o
sinal na sada tambm 50% no sentido ascendente.
tp
HL
..tempo entre o sinal na entrada atingir 50% (ascendente) e o sinal
na sada tambm 50% no sentido descendente.
t
d
mdia dos tempos de propagao do sinal lgico;
t
r
. tempo do sinal na sada subir de 10% a 90% do seu total.
t
f
.tempo do sinal na sada descer de 90% a 10% do total.
Propagao de um sinal lgico
2
t
tp
r
LH

2
t
tp
f
HL

2
tp tp
t
HL LH
d
+
=
4
t t
t
f r
d
+
=
TEMPO DE DESCIDA:

V
DD
C
L
i
C
V
DS
= V
S
i
C
= I
DS
I
DS
0,9 V
DD
V
DD
-V
TN
t
1
t
2
0,1 V
DD
( )

V
V . 20 19.V
ln .
) V V .(
C
t
V
) V V ( 2
V
V
d
) V (V .
C . 2
t
) V (V .
V 1 , 0 V . 2.C
dV
) V (V .
C . 2
t
: V V V para ) V V (
2 dt
dV
C
DD
TN DD
TN DD N
L
2
V V
V 1 , 0
S
TN DD
2
s
S
TN DD N
L
2
2
TN DD N
DD TN L
V 90 , 0
V V
S
2
TN DD N
L
1
TN DD S
2
TN DD
N s
L
TN DD
DD
DD
TN DD
|
|
.
|

\
|

=
|
|
.
|

\
|

=
=
}
}

DD N
L
f
DD TN
DD
TN DD
TN DD
DD TN
TN DD N
L
f
V .
C
. 4 t
: ento V 2 , 0 V : Dados
V
V . 20 19.V
ln .
2
1
V V
V . 1 , 0 V (
.
) V V .(
C . 2
t
: Logo

|
|
.
|

\
|

+

=
TEMPO DE SUBIDA: V
DD
C
L
I
DD P
L
r
DD TP
DD
TP DD
TP DD
DD TP
TP DD P
L
r
V .
C
4. t
0,2.V | V | : Dado
V
V . 20 V . 19
ln .
2
1
| V | V
V 1 , 0 | V |
.
|) V | V .(
C . 2
t
: amente log Ana

(
(

|
|
.
|

\
|
+

=
EXEMPLO:
P N N p r f
P N
P N P N
r
f
P N P N
2. compensa W . 2 W : pois t t
: Para
. 2 2. : pois
2
t
t
: ) L L e W W ( dimenso mesma de res transisto Para



= = =
=
= =
= =

1 - Exerccio:
Dado um inversor que alimenta 10 entradas de inversores, cuja dimenso
dos transistores nMOS e pMOS so iguais a da figura abaixo.Pede-se:
a. Calcular C
L
b. Determinar t
r
, t
f
e t
d
Dados:
C
JA
= 1x10
-4
[pF/ m
2
] ; C
JP
= 8x10
-4
[pF/ m] ; C
Porta
= 5x10
-4
[pF/ m
2
] ;

N
= 400x10
-6
[ A/V
2
] ;
P
= 200x10
-6
[ A/V
2
] ; V
DD
= 5V
C
L
10
portas
FONTE DRENO
L=5m
a=10m
W=20m
Porta
a=10m
2 - Exerccio:
Projete um circuito inversor que tenha V
INV
= 2,5V e tempo de atraso
t
d
= 4ns.
Dados:
V
DD
= 5V ;V
TN
= 1V ; V
TP
= -1V ;
N
= 600 [ cm
2
/V.s] ;

P
= 300 [ cm
2
/V.s] ; x
ox
= 400 ;
ox
= 40x10
-14
[F/cm] ; L
N
= L
P
;
Dimenso mnima= 5 m ; C
L
=1pF
PORTA LGICA NAND: COMPORTAMENTO DINMICO
V
DD
A
B
S
C
L
C
D
) alimentano est entradas
quantas de depende (
entradas
0
erconexo int sada L
EF
n
n
ox
ox
n NEF
EF
p
p
ox
ox
p PEF
f r
d
DD NEF
L
f
DD PEF
L
r
C C C C
L
W
.
x
.
L
W
.
x
.

4
t t
t
V .
C . 4
t ;
V .
C . 4
t
+ + =
|
|
.
|

\
|
=
|
|
.
|

\
|
=
+
=
= =

PORTA LGICA NOR E OUTRAS: ( Idem anterior )
1 - Exerccio:
Projete uma porta NAND de duas entradas que tenham M
RL
= 2,5V e
t
r
= 10ns.
Dados:
V
DD
= 5V ;V
TN
= 1V ; V
TP
= -1V ;
N
= 400 [ cm
2
/V.s] ;

P
= 200 [ cm
2
/V.s] ; x
ox
= 40 [nm] ;
ox
= 40x10
-14
[F/cm] ; L
N
= L
P
;
Dimenso mnima= 2 m ; C
L
=2pF
2 - Exerccio:
Projete a funo utilizando a tcnica da associao
srie/paralelo que tenha V
INV
=2,5 V e t
f
=20 ns.
Dados:
V
DD
= 5V ;V
TN
= 1V ; V
TP
= -1V ;
N
= 400 [ cm
2
/V.s] ;

P
= 200 [ cm
2
/V.s] ; x
ox
= 40 [nm] ;
ox
= 40x10
-14
[F/cm] ; L
N
= L
P
;
Dimenso mnima= 5 m ; C
L
=2pF
( )( ) D C . B A F + + =
Potncia Dissipada no Circuito CNOS
Potncia Esttica (P
STAT
)
Em tecnologias avanadas, com transistores de dimenses reduzidas, a
aproximao de que corrente que flui no transistor quando este est
cortado (I
OFF
) zero no mais vlida
log (I
DS
)
V
GS
V
Tn
I
OFF
Transistor com dimenses reduzidas
Transistor com grandes dimenses
A potncia dissipada neste caso sera
DD OFF STAT
V . I . P =
Nmero de transistores
Potncia Dinmica (P
DYN
)
Devida s transies de nvel lgico do circuito
2
DD L DYN
V . C . f P =
Frequncia de operao do circuito
2
DD L DD OFF DYN STAT
V . C . f V . I . P P P + = + =
CMOS Dinmico
V
DD
S

(clock)
nMOS
V
DD
S
nMOS
pMOS
Esttico
Dinmico
Exemplo:
V
DD
A B
S
A
B
C
C
V
DD
S
A
B

C
C AB F + =
=1
C AB F + =
=0 1 F =
(pr-carga)
Circuito de Entrada com Proteo
V
DD
PAD
Entrada
R
D1
D2
Para V
X
>V
DD
D1 conduz e no deixa V
X
>V
DD
+0,6
Para V
X
<GND D2 conduz e no deixa V
X
<-0,6
X
Circuito de Sada com 3
o
Estado (Tri-State)
V
DD
C
D
PAD
Sada
Controle (C) Dado (D) Sada (S)
0 X 3
o
Estado (Alta Impedncia)
1 0 0
1 1 1
Projeto de amplificadores
utilizando transistores MOS
Em muitos circuitos utilizados em telecomunicaes, um dos
blocos mais importantes o de amplificao dos sinais
provenientes da antena. Tais sinais possuem amplitude de
alguns microvolts, logo precisam ser amplificados para
posterior utilizao pelos demais estgios do circuito.
Particularmente em circuitos integrados, o transistor
largamente utilizado no somente em circuitos digitais, como
tambm analgicos, tais como os amplificadores. Isto deve-se
facilidade de incorporar-se no mesmo circuito elementos
digitais e analgicos semelhantes, o que simplifica o processo
de fabricao.
Motivao
Introduo: Amplificador com carga resistiva
O sinal aplicado porta do transistor MOS composto por duas
parcelas: uma contnua (V
IN, DC
), responsvel por fixar o ponto
de trabalho do transistor, e outra alternada V
IN, AC
, a qual se
deseja amplificar
V
DD
=5 V
R
D
= 1 K
V
IN
V
OUT
=V
OUT, DC
+V
OUT, AC
I
ds
'v(5)'
0.0 1.0 2.0 3.0 4.0 5.0
Vout [V]
-0.0m
2.0m
4.0m
6.0m
8.0m
I
d
s


[
A
]
0,5 V
1,0 V
1,5 V
2,0 V
2
0 , 1 0 , 2
5 , 4 5 , 2
V
V
A
AC , IN
AC , OUT
V
=

= =
V
OUT
[V]
Utilizando as equaes bsicas do transistor MOS pode-se provar que o ganho de
tenso deste amplificador expresso por:
D m
AC , IN
AC , OUT
V
R g
V
V
A = =
Onde g
m
a transcondutncia do transistor (na regio de saturao):
( )
2
V V
I
2
Tn GS
N DS

=
GS
DS
m
V
I
g

=
( )
Tn GS N m
V V g =
Assim, dado o ganho desejado para o circuito, pode-se determinar as dimenses do
transistor MOS para obter tal amplificao. O sinal negativo indica que o sinal de
sada encontra-se 180
o
for a de fase em relao tenso de entrada
Espelho de Corrente
1
2
REF O
L
W
L
W
I I
|
.
|

\
|
|
.
|

\
|
=
A corrente I
O
um
mltiplo de I
REF
, definido
pelas dimenses dos
transistores.
V
DD
I
REF
M
2
M
1
I
O
I
REF
M
2
M
1
I
O
V
DD
V
DD
V
OUT
V
IN
I
REF
M
2
M
3
M
1
Amplificador CMOS com Espelho de Corrente
A corrente de dreno do
transistor M
3
um
mltiplo de I
REF
, definido
pelo espelho de corrente
formado pelos transistores
pMOS.
As tenses V
IN
e V
OUT
so compostas por componentes contnuas (ponto
de polarizao) e alternadas (parcela amplificada).
Com base nas equaes bsicas dos transistores
I 2
V
V
V
A
EA n
AC , IN
AC , OUT
V

= =
3 ox
ox n
n
L
W
x
|
.
|

\
|
=

V
EA
a tenso Early do transistor
'v(5)'
0.0 1.0 2.0 3.0 4.0
Vds [V]
-0.0u
20.0u
40.0u
60.0u
80.0u
I
d
s


[
A
]
'v(5)'
-10.0 -5.0 0.0 5.0
Vds [V]
-0.0u
20.0u
40.0u
60.0u
80.0u
I
d
s


[
A
]
V
EA
Curva de Transferncia Esttica
'v(4)'
0.0 1.0 2.0 3.0 4.0 5.0
Vin [V]
0.0
1.0
2.0
3.0
4.0
5.0
V
o
u
t


[
V
]
'v(5)'
0.0n 50.0n 100.0n 150.0n 200.0n
time [sec]
1.70
1.72
1.74
1.76
1.78
1.80
V
i
n

[
V
]
'v(4)'
0.0n 50.0n 100.0n 150.0n 200.0n
time [sec]
1.5
2.0
2.5
3.0
3.5
4.0
4.5
V
o
u
t

[
V
]
25 , 31
71 , 1 79 , 1
10 , 4 60 , 1
A
V

Exerccio 1:
Projetar um amplificador CMOS que possua fator de ganho A
V
=-100,
sabendo-se que os transistores nMOS e pMOS do circuito possuem
V
EA
=-100 V e que a fonte de corrente externa fornece I
REF
= 100 A
Dados:

n
C
ox
= 20 [ A/V
2
] ; I
o
=200 A; Dimenso mnima= 2 m
Exerccio 2:
O circuito abaixo representa uma associao de dois amplificadores CMOS, utilizando
a mesma fonte de corrente (I
REF
). Sabe-se que a tenso Early dos transistores nMOS e
pMOS igual a V
EA
=-100 V. No primeiro estgio do circuito, a corrente igual a
I
2
= 100 A e o ganho A
V1
=-100. No segundo estgio, o transistor M
4
possui L
4
=L
5
= 10
m. Determinar as dimenses dos transistores e o ganho do segundo estgio do circuito.
Dados: I
REF
=400 A; Dimenso mnima= 5 m; W
1
=W
2
=W
4
/4=W
5
/2;
n
C
ox
= 40A/V
2
V
DD
V
OUT2
V
IN1
I
REF
M
2
M
3
M
1
M
5
M
4
V
OUT1
V
IN2
I
2
I
4