Tlc2543 CAD

UNIVERSIDAD DE MAGALLANES FACULTAD DE INGENIERA DEPARTAMENTO DE ELECTRICIDAD PUNTA ARENAS
IMPLEMENTACION DE UN SISTEMA BASADO EN UN DISPOSITIVO DSK 6711 PARA EL CONTROL DE UN CONVERSOR AC-AC PUENTE DE CONVERSORES.
ORLANDO FABIAN GUTIRREZ DAZ - 2004 -
UNIVERSIDAD DE MAGALLANES FACULTAD DE INGENIERA DEPARTAMENTO DE ELECTRICIDAD PUNTA ARENAS
IMPLEMENTACION DE UN SISTEMA BASADO EN UN DISPOSITIVO DSK 6711 PARA EL CONTROL DE UN CONVERSOR AC-AC PUENTE DE CONVERSORES.
Trabajo
de
Titulacin
presentado
en
conformidad a los requisitos para obtener el Ttulo de Ingeniero Ejecucin en Electricidad con mencin en electrnica. PROFESOR GUA: DR. Diego Soto Sanchez.
ORLANDO FABIAN GUTIRREZ DAZ - 2004 -
RESUMEN
El objetivo de este trabajo de titulacin es implementar el control de mltiples conversores tipo H alrededor del sistema de desarrollo del DSP 6711 (DSK 6711). Para ello se dise una unidad de adquisicin de datos y otra para la generacin de PWM para seis conversores tipo H, adems del software asociado para controlar cada una de las unidades.
Este sistema est diseado para verificar estrategias de control y principios de operacin de conversores multiniveles tipo cadena. En este caso en particular, se utiliz para obtener resultados experimentales de un novedoso conversor AC-AC en base a conversores tipo cadena, cuya verificacin de funcionamiento se encontraba demostrado solo a nivel de simulaciones. Este conversor AC-AC no usa enlace DC intermedio y est compuesto de cuatro conversores para emular la operacin de un puente de impedancias reactivas. A diferencia de un conversor standard (back-to-back) con suministro/consumo de potencia en el lado DC, los conversores que constituyen el conversor AC-AC no intercambian potencia con el lado DC.
La unidad de PWM usa un FPGA XC 4005 para darle mayor flexibilidad al diseo y es controlada desde el DSP a travs de la interface EMIF (interface externa de memoria), que constituye el bus principal del DSP. El sistema de adquisicin de datos se basa en un conversor de tipo serial de once canales y se interconecta directamente al DSK a travs de uno de los enlaces serie de alta velocidad (MCSBPs) del DSP. El sistema es comandado y monitoreado desde el computador, el cual tambin constituye la plataforma del sistema de desarrollo. Esto se realiza mediante una interface grfica de usuario.
Resultados experimentales del conversor AC-AC alimentando una carga resistiva desde la red, demuestran que, a pesar de las restricciones de intercambio de potencia activa en cada conversor, el conversor AC-AC resultante es capaz de transferir potencia desde los terminales de entrada a los terminales de salida. Tambin se presentan resultados que
ilustran su capacidad de inyectar una tensin en serie con la lnea, controlable tanto en magnitud como ngulo, para modificar el flujo de potencia activa y reactiva en la lnea.
Titulo:
Implementacin de un sistema basado en un dispositivo DSK 6711 para el control de un conversor AC-AC puente de conversores.
Los resultados experimentales demuestran que es posible implementar conversores que intercambian potencia con la red sin necesidad de recurrir a configuraciones back-toback. Este principio tiene importantes implicaciones para la implementacin de controladores FACTS, los cuales por su alta potencia requieren configuraciones especiales de conversores.
Los buenos resultados obtenidos sugieren que el conversor tipo cadena tiene un enorme potencial para constituirse en el elemento standard para aplicaciones FACTS. Esto incluye no solo compensadores de reactivos, sino que controladores que por su mayor flexibilidad de control requieren intercambiar potencia activa con la lnea.
INDICE GENERAL.
CAPITULO I Introduccin - Introduccin General. -1.1 FACTS. -1.2 Conversores de alta Potencia -1.3 Conversores multinivel tipo cascada -1.4 Conversor AC-AC sin enlaces DC intermedio -1.5 Contexto de la memoria.. -1.6 Organizacin de la memoria 2 2 3 5 7 8
CAPITULO II Principio de Operacin del Conversor AC-AC. - Introduccin. -2.1 Principio de Operacin -2.2 Conversor AC-AC en configuracin puente completo.. -2.3 Estrategia de control de la tensin de salida del conversor AC-AC 9 13 15
CAPITULO III Tarjeta de Interfaz de Adquisicin de Datos. - Introduccin. -3.1 Elementos que componen el proceso de adquisicin de datos. -3.2 Circuito acondisionador de seales.. -3.3 Conversor anlogo digital TLC 2543 -3.4 PLD XC9536 -3.5 Diseo de la interfaz con el PLD. -3.6 Hardware desarrollado para la adquisicin de datos 18 18 19 24 26 31
CAPITULO IV Unidad de Generacin de Pulsos PWM. - Introduccin. -4.1 Descripcin general del diseo.. -4.2 Transferencia de la seal desde el DSP a la unidad de PWM -4.3 Generador de seales portadores -4.4 Comparacin de seales. 34 36 37 39
CAPITULO V Sistema Experimental. - Introduccin. -5.1 Descripcin del sistema -5.2 Conversor tipo H -5.3 Circuito de disparo. -5.4 Unidad de generacin de pulsos PWM.. -5.5 Unidad de medicin -5.6 Sistema de control de fase PLL.. -5.7 Componentes en fase (Id) y cuadratura (Iq ) de la corriente en el conversor 59 44 47 48 49 53 56
CAPITULO VI Descripcin del Software Diseado. - Introduccin. -6.1 Creacin de un archivo de configuracin DSP/BIOS -6.2 Configuracin DSP/BIOS utilizada en el programa.. -6.3 Programa en C++ -6.4 Programa para la interfaz entre el sistema y ordenador.. -6.5 Procedimiento para poder graficar dos seales en un mismo mdulo 61 63 66 75 83
CAPITULO VII Resultados Experimentales. - Introduccin. -7.1 Operacin en modo inductivo y capacitivo del conversor tipo H.. -7.2 Conversor AC/AC.. - 7.3 Conversor serie.. 86 89 92
CAPITULO VIII Conclusiones. -8.1 Conclusiones.. 97
Referencias Bibliogrficas. Referencias.. 99
INDICE DE FIGURAS.
Figura. 1.1 Conversor multipulso, en este caso de 12-pulsos en base a dos unidades de 6-pulsos... 3 Figura 1.2. Conversor tipo cadena con dos mdulos para generar una tensin de cinco niveles 4 Figura 1.3. Conversor tipo cascada con enlace intermedio AC Figura 1.4 Conversor tipo cascada con iductancias de interface en el lado DC.. Figura 1.5. Esquema de un controlador unificado de potencia (UPFC). VSI-1 opera en paralelo con la red y VSI-2 en serie con esta.. Figura 1.6 Conversor AC-AC sin enlace DC intermedio. Figura 2.1 Seccin del conversor AC/AC tipo puente Figura 2.2 Equivalente en base a impedancias reactivas Figura 2.3 Equivalente en base a fuentes de tensin.. Figura 2.4 Diagrama fasorial de las tensiones de los conversores de una rama del conversor AC-AC tipo puente Figura 2.5 Diagrama fasorial de las corrientes a travs del conversor correspondiente el caso de la Figura 2.4.. Figura 2.6 Conversor AC-AC propuesto Figura 2.7 Diagrama fasorial de las tensiones para el caso Vo = Vs 45. Figura 3.1 Diagrama general de la tarjeta de adquisicin de datos... Figura 3.2 Detalle de organizacin de la tarjeta de adquisicin de datos.. Figura 3.3. Circuito acondicionador de seales.. Figura 3.4 Diagrama de pines del conversor TLC 2543... Figura 3.5 Diagrama en bloques del conversor TLC 2543. Figura 3.6. Transferencia de datos en 12 ciclos de reloj, usando CS con salida de MSB primero Figura 3.7 Registro de control del conversor. Figura 3.8 PLD9536PC44C.. Figura 3.9. Diagrama en bloques de la interfaz implementada.. Figura 3.10. Diagramas de tiempos de seales de recepcin serial del DSP Figura 3.11. Circuito implementado en el Xilinx... Figura 3.12 Foto de la Tarjeta de Adquisicin de datos 22 23 25 27 28 29 31 12 14 16 17 18 19 20 21 11 6 7 9 10 11 4 5
Figura 3.13. Esquemtico T. Adquisicin de Datos Figura 3.14. PCB de la Tarjeta de Adquisicin de datos vista desde abajo Figura 3.15. PCB de la Tarjeta de Adquisicin de datos vista desde arriba... Figura 4.1. Esquema general de sistema implementado en el FPGA. Figura 4.2. Puntos de muestreo de la seal modulante Figura 4.3. Circuito implementado para general la portadora Figura 4.4. seal de salida del fliop-flop tipo T. Figura 4.5. Esquema en el cual se comparan las seales para dos mdulos de conversores tipo H Figura 4.6. Pulsos PWM adquiridos por el osciloscopio Figura 4.7. a) Seal de apagado transistor inferior y 1 s despus encendido transistor superior. b) Seal de apagado transistor superior y 1 s despus encendido transistor inferior.. Figura 4.8. Tarjeta Generadora de PWM Figura 5.1. Diagrama del sistema experimental Figura 5.2. Conversor de 3 niveles... Figura 5.3. Conversor tipo H Figura 5.4. Esquema del circuito de disparo del IGBT. Figura 5.5. Diagrama interno del optoacloplador TLP250.. Figura 5.6. Unidad de generacin de los pulsos PWM.. Figura 5.7. Unidad de distribucin de pulsos PWM.. Figura 5.8. Pines del FPGA donde se distribuyen los pulsos de disparo de cada IGBT.. Figura 5.9. Esquemtico de la tarjeta distribuidora de pulsos PWM. Figura 5.10. Tarjeta de medicin de seales.. Figura 5.11. Transductor de corriente Figura 5.12. Transductor de tensin Figura 5.13. Esquema de conexin del transductor de tensin.. Figura 5.14. Sistema de control de fase Figura 5.15. Ingreso seal de sincronismo al DSP Figura 5.16. Modelo PLL
32 33 33 35 37 38 39
40 41
42 43 45 46 47 48 49 50 50
51 52 53 54 54 55 56 57 58 59 61 62 63
Figura 5.17. Diagrama del sistema implementado para obtener I d e Iq. Figura 6.1. Plantillas disponibles por DSP/BIOS segn plataforma usada Figura 6.2. Ventana creada con la nueva configuracin. Figura 6.3. Propiedades del controlador de reloj
Figura 6.4. Propiedades de la interrupcin por software Figura 6.5. Propiedades de la funcin peridica Figura 6.6. Ventana de interfaz diseada en Visual Basic 6.0. Figura 6.7. Graficar dos figuras en un mismo grfico. Figura 7.1. Tensin y corriente en el conversor (Capacitiva). Escalas: 20 V/div y 2 A/div Figura 7.2 Tensin de fase y corriente de red is (inductiva). Escalas: 20 V/div y 2 A/div. Figura 7.3. Tensin del condensador v c, y corriente por el condensador ic (Modo Inductivo). Escalas: 20 V/div y 2 A/div Figura 7.4.. Tensin del condensador v c, y corriente por el condensador ic (Modo Capacitivo). Escalas: 20 V/div y 2 A/div.. Figura 7.5. Tensiones y corrientes en entrada (superior) y salida (inferior) del conversor AC/AC. Escalas: 20 V/div y 5 A/div Figura 7.6. Tensiones y corrientes en MLC 2 (superior) y MLC 1 (inferior). Escalas: 20 V/div y 5 A/div Figura 7.7. Tensiones y corrientes en MLC 4 (superior) y MLC 3 (inferior). Escalas: 20 V/div y 5 A/div Figura 7.8. Tensiones y corrientes en MLC 2 (superior) y MLC 1 (inferior) para =90 . Escalas: 20 V/div y 5 A/div Figura 7.9. Diagrama unilineal de l sistema experimental para pruebas de compensacin serie Figura 7.10. Circuito equivalente del sistema experimental para compensacin serie Figura 7.11. Corrientes activa y reactiva en la lnea en funcin del ngulo de la tensin serie Figura 7.12 Lugar geomtrico de las corrientes activa y reactiva
64 65 75 84
86
87
88
88
90
90
91
92
93
93
95 96
INDICE DE TABLAS.
Tabla 3.1 Principales caractersticas del Conversor TLC2543 Tabla 3.2. Funciones que cumplen los pines del PLD. Tabla 3.3. Funciones que cumplen los pines del PLD. Tabla 4.1. Tabla la cual muestra el mapa de memoria de las direcciones de entrada y salida para cada conversor..
20 25 26
36
CAPITULO I INTRODUCCION
INTRODUCCION
1.1 FACTS
La tecnologa de controladores FACTS (Sistemas Flexibles de Transmisin en Corriente Alterna) es potencial para solucionar el problema de congestin en las redes de transmisin de energa elctrica. Sin embargo, su alto costo impide todava que la tecnologa de electrnica de potencia sea considerada una alternativa real al manejo de flujo de potencia en las lneas. En general, la tecnologa FACTS esta aun en sus inicios, requirindose de un fuerte desarrollo en la tecnologa de conversores de alta potencia para que estos sean atractivos y terminen as consolidando todo su potencial en el mbito de control de sistemas elctricos.
En la actualidad, la utilizacin de conversores estticos, en particular del tipo fuente de voltaje VSI (inversores), se limita principalmente al rea de compensadores estticos de reactivos SVCs, denominados STATCOMs en este caso, para el soporte de tensin en el sistema. En comparacin a compensadores tipo serie, los SVCs permiten solo un control limitado del flujo de potencia en la lnea.
1.2 Conversores de alta potencia
Para alcanzar los niveles de potencia adecuados (100 MVA o superior), con niveles de prdidas y distorsin muy pequeas, se recurre a diseos de estructura multiconversor (mltiples conversores), involucrando cientos de dispositivos, cada unos de los cuales debe operar a una frecuencia de conmutacin tan baja como sea posible para limitar las prdidas por conmutacin. Tpicamente, la operacin o conmutacin de los dispositivos se limita a solo una vez por ciclo de lnea (frecuencia de lnea). En este escenario, la topologa de conversor ms atractiva para implementar STATCOMs es la denominada multipulso. Para cumplir las especificaciones, los conversores multipulso requieren de complejos transformadores desfasadores en donde se combinan las salidas de los mdulos para producir una salida nica [1]. La Figura 1.1 muestra un conversor de 12-pulsos tpicamente utilizado en aplicaciones de media potencia. Para sistemas de transmisin se requieren configuraciones de 48-pulsos.
GTO 1
D1
GTO 3
D3
GTO 5
D5 a
Vd
b c
GTO 4
D4
GTO 6
D6
GTO 2
D2
GTO 1
D1
GTO 3
D3
GTO 5
D5 a b c
GTO 4
D4
GTO 6
D6
GTO 2
D2
Figura. 1.1 Conversor multipulso, en este caso de 12-pulsos en base a dos unidades de 6pulsos.
1.3 Conversor multinivel tipo cascada
La desventaja de requerir un transformador especial y un alto nmero de dispositivos en serie en la configuracin multipulso ha motivado la investigacin en topologas de conversores que no requieran transformadores tales como las multiniveles [2]. La denominada tipo cadena, ilustrada en la Figura 1.2, sobresale por su simplicidad y estructura modular, lo que constituye una ventaja en el proceso de fabricacin. Debido a que esta topologa consiste simplemente de un arreglo tipo serie de conversores por sus lados AC, el lado DC de cada conversor debe estar completamente aislado del lado DC de cualquier otro conversor (es decir debe ser independiente). Esto dificulta la implementacin de controladores FACTS que requieran enlaces DC comn tal como configuraciones back-to-back o en aquellos controladores que requieran intercambio de potencia con la red (en este caso desde o hacia un enlace DC nico).
Q1
Q2
Q3 E2
Q4
E1 Q4
Q1 V0
Q2
Q3
Figura 1.2. Conversor tipo cadena con dos mdulos para generar una tensin de cinco niveles.
En aplicaciones de media potencia tales como sistemas de traccin en ferrocarriles (10 a 20 MVA a 25kV), la utilizacin de un enlace AC intermedio de alta frecuencia entre los conversores tipo cadena de entrada y salida parece ser atractiva y es materia de investigacin. Este enlace AC permite inteconectar los lados DC de los conversores tipo cadena y a su vez mantener la aislacin entre ellos. La Figura 1.3 muestra la seccin de entrada de un conversor que utiliza este enfoque. En este caso hay un conversor tipo cascada en la entrada y dos conversores DC-DC con enlace AC intermedio para formar un enlace DC nico. En sistemas de alta potencia este arreglo tiene la desventaja de requerir una etapa adicional de conversin, requiriendo as el doble de dispositivos semiconductores que una configuracin back-to-back estandard, y transformadores de alta frecuencia, los cuales ciertamente son solo materia de investigacin.
+ V0
+ V dc
Figura 1.3. Conversor tipo cascada con enlace intermedio AC (en el recuadro de line punteada).
La interconexin directa los enlaces DCs de la cadena mediante inductores de interfaz ha sido recientemente propuesta en [3] y [4] y estudiada en trabajos de titulacin anteriores [5] y [6]. La Figura 1.4 muestra una de estas proposiciones. En este caso la conexin permite el intercambio de potencia desde y hacia un nico enlace DC, prescindiendo as de transformadores y de la etapa de conversin adicional (conversin AC/AC intermedia). Los resultados preliminares indican que el sistema requiere de grandes inductancias para bloquear la tensin AC que aparece entre los mdulos del conversor. Esta tensin es de magnitud y frecuencia similar a la tensin de salida de los mdulos, por lo que la inductancia tiene un tamao y ratings similares a los del conversor.
H1 sw ap1 sw bp1 C1 sw an 1
+ V0 -
H2 Lp2 sw ap 2 swbp 2
C2
sw an 2 Ln 2 swbn 2
+
dc
sw bn 1
Figura 1.4 Conversor tipo cascada con iductancias de interface en el lado DC.
1.4 Conversor AC-AC sin enlace DC intermedio
El requerimiento de intercambio de potencia en compensadores back-to-back sin embargo debe ser repensado. En el caso de una UPFC mostrado en la Figura 1.5, por ejemplo, as como en otras configuraciones back-to-back, el propsito del enlace DC intermedio es solo de filtrado y no existe fuente ni carga en dicho punto. La potencia absorbida por un extremo del controlador es transferida al otro extremo del arreglo. En el caso de la UPFC la potencia absorbida desde la red por VSI-1 es devuelta a esta por VSI-2. Por lo tanto, el intercambio neto de potencia con la red es cero. Lo anterior hace pensar que este dispositivo tiene un circuito equivalente en base a elementos que no absorben o entregan potencia, es decir impedancias reactivas ya sea capacitiva o inductiva. Por lo tanto, seria posible, en principio, emular su comportamiento, es decir implementarlo, usando solo elementos reactivos.
Sending-end
Receiving-end
m
Series Injection Transformer
m'
Shunt Transformer
DC Link
VSI-1
VSI-2
Shunt Converter
Series Converter
Figura 1.5. Esquema de un controlador unificado de potencia (UPFC). VSI-1 opera en paralelo con la red y VSI-2 en serie con esta.
El conversor tipo cadena es ideal para la implementacin de compensadores de reactivos ya que en este caso no se requiere intercambiar potencia activa con la lnea. Desde este punto de vista el conversor tipo cadena es potencial para convertirse en la base de una tecnologa estndar de controladores FACTS que proporcionen compensacin no solo en el modo estndar de reactivos sino que en modos que otorguen un alto grado de controlabilidad a los sistemas de potencia tales como por ejemplo el de controlador de flujo de potencia UPFC.
En este trabajo se presenta un sistema basado en conversores tipo cadena que es capaz de inyectar una tensin controlable, tanto en magnitud como fase, en forma independiente de la corriente a travs del conversor. La Figura 1.6 muestra un diagrama del conversor propuesto. Este sistema implementa as un conversor AC/AC sin enlace DC intermedio.
is
+
i2 v4 MLC2
v2
+ -
MLC4
-
vs io i1
+ vo 3
v1 +
-
MLC1
v3 +
-
MLC3
Figura 1.6 Conversor AC-AC sin enlace DC intermedio.
A diferencia de un conversor standard con suministro/consumo de potencia en el lado DC, los conversores que constituyen este controlador no intercambian potencia con el lado DC, comportndose como elementos reactivos. Este controlador est compuesto de cuatro conversores para emular la operacin de un puente de impedancias reactivas. Se explica el principio de operacin y se desarrolla una estrategia de control simple que permite controlar la tensin inyectada por el controlador. Para demostrar la operacin bsica del conversor se presentan resultados experimentales de este sistema alimentando una carga resistiva, demostrando as que, a pesar de las restricciones de intercambio de potencia activa en cada conversor, el controlador resultante es capaz de transferir potencia desde los terminales de entrada a los terminales de salida. Se emula tambin la operacin de un conversor serie completamente controlable (capacidad de control de magnitud y ngulo de la tensin inyectada). Este sistema es capaz de controlar el flujo de potencia activa y reactiva en la lnea.
1.5 Contexto de la memoria
Despus de esta introduccin, es conveniente mencionar que el objetivo inicial de esta memoria era implementar un sistema de control de conversores estticos basado en el DSP 6711. El sistema deba controlar varios conversores en forma simultanea como por ejemplo conversores multiniveles tipo cadena. Para ello se diseo un sistema de adquisicin de datos para muestrear tensiones y corrientes en los conversores y un sistema de generacin de PWM para seis conversores. Dado el buen funcionamiento del sistema y la flexibilidad de este, se decidi
aprovechar esta infraestructura para obtener resultados experimentales de un nuevo tipo de conversor, descrito en el prrafo anterior, cuya verificacin de funcionamiento se encontraba demostrado solo a nivel de simulaciones. As el nfasis de esta memoria est principalmente en los aspectos de implementacin del sistema experimental. El material en relacin al nuevo conversor AC/AC ha sido incluido principalmente para dar una visin completa de la complejidad del sistema experimental implementado en esta oportunidad y con el fin de documentar adecuadamente los resultados obtenidos hasta ahora.
La unidad de PWM se implement en base a un FPGA XC 4005 para darle mayor flexibilidad al diseo. Esta unidad es controlada desde el DSP y se interconecta al bus principal del DSP usando la interfaz externa de memoria EMIF. El sistema de adquisicin de datos se basa en un conversor de tipo serial de once canales y se interconecta directamente al DSP a travs de un enlace serie de alta velocidad MCSBP.
1.6 Organizacion de la memoria
Esta memoria se ha organizado en siete captulos, incluyendo la presente introduccin que constituye el captulo I. El captulo II presenta una breve descripcin del principio de operacin del conversor AC/AC y de la estrategia de control de estos para proporcionar una tensin completamente controlable en magnitud y ngulo. Los aspectos de diseo e implementacin del sistema de adquisicin de datos en base al conversor TLC 2543 se presentan en el captulo III. El capitulo IV presenta la unidad de control de PWM de los conversores en base al FPGA XC 4005. El captulo V contiene una detallada descripcin del sistema experimental, incluyendo conversores de potencia y unidades de medicin adicionales. El captulo VI describe el software desarrollado para controlar y monitorear el conversor. Esto incluye inicializacin del DSP, programacin de ste para manejar el proceso de adquisicin de datos y controlar los conversores. El sistema es comandado y monitoreado desde el computador, el cual tambin constituye la plataforma del sistema de desarrollo. Esto se realiza mediante una interfaz grfica de usuario. Los resultados de la operacin del conversor AC/AC
se presentan en el captulo VII. Estos incluyen la operacin bsica, demostrada con el conversor alimentando una carga RL, y la operacin del conversor AC/AC como controlador serie en una lnea de transmisin. Finalmente en el captulo VIII se presentan las conclusiones de este trabajo.
CAPITULO II PRINCIPIO DE OPERACION DEL CONVERSOR AC-AC
INTRODUCCION
En este captulo se describe el principio de operacin del conversor AC-AC en configuracin tipo puente que se implement en el sistema experimental. En particular se explica brevemente el principio bsico de operacin, sus limitaciones y se desarrolla una estrategia de control bsica para producir una tensin controlable tanto en magnitud como ngulo.
2.1 Principio de operacin
Para explicar el funcionamiento del conversor AC/AC tipo puente es conveniente analizar primero la operacin de una sola rama del puente. La Figura 2.1 muestra una seccin del puente mostrado en la Figura 1.6. En principio, ste opera en forma similar a un divisor de tensin mediante impedancias reactivas (inductiva o capacitiva). La Figura 2.2 muestra un equivalente de la Figura 2.1. Es evidente que la tensin de salida, Vo , se puede controlar variando la relacin entre las impedancias X1 y X2 .
+ V2
Vs
+
+ Vo
V1
Figura 2.1 Seccin del conversor AC/AC tipo puente.
+ +
v2
-
jX2
Vs
+ +
v1
-
jX1
-
vo
Figura 2.2 Equivalente en base a impedancias reactivas.
Como se sabe los inversores se comportan como fuentes de tensin, y por lo tanto pueden imponer una tensin independiente de la magnitud de corriente a travs de l, en este caso solo restringida a estar en cuadratura de fase respecto a la tensin. Para generalizar la explicacin entonces se usar una representacin de fuente de tensin.
La Figura 2.3 muestra una representacin en base a fuentes de tensin y la Figura 2.4 un diagrama fasorial de stas, en donde V1 y V2 son las tensiones de salida de los conversores MLC 1 y MLC 2 . Esta ltima incluye la cada de tensin en la inductancia de interface. 1 y 2 son los ngulos de estas tensiones respecto a la tensin de entrada al puente, Vs.
10
i2
+ Vs
+ v2 + io
+ vo -
v1 -
Figura 2.3 Equivalente en base a fuentes de tensin.
V1 1
2 V2 Vs
Figura 2.4 Diagrama fasorial de las tensiones de los conversores de una rama del conversor AC-AC tipo puente.
Del diagrama es fcil visualizar que si la magnitud de V1 est restringida a ser menor que la de Vs, ie. V1 Vs , entonces la magnitud mxima de V2 ocurre cuando 1 = 180 . En este caso V2 = 2 Vs. En general, la tensin V2 est dada por:
V2 = Vs2 + V12 2 Vs V1 cos 1
(2.1)
De esto se concluira que siempre es posible inyectar una tensin V1 dada, tanto en magnitud como ngulo. Para ello solo seria necesario ajustar V2 de acuerdo a (2.1).
11
Se considera ahora el efecto de las corrientes que circulan a travs de cada conversor para una condicin dada de operacin. Como se mencion anteriormente, la corriente a travs cada conversor est restringida a estar en cuadratura de fase con su respectiva tensin. Asumiendo que es posible inyectar la tensin V1 especificada, entonces los ngulos de fase de I1 e I2 son: 2 2
1 = 1
2 = 2
(2.2)
La Figura 2.5 muestra un diagrama fasorial de esta situacin, en donde se ha asumido que la corriente atrasa en 90 a la tensin, esto es operacin modo inductivo en cada conversor. La operacin en modo capacitivo se podra representar fcilmente permitiendo valores negativos de la magnitud de corriente.
Io o I2 I1
Figura 2.5 Diagrama fasorial de las corrientes a travs del conversor correspondiente el caso de la Figura 2.4.
Es sabido que dos vectores pueden originar cualquier otro vector si estos son linealmente independientes, (es decir si no son colineales). Aplicando esto al caso de los fasores de la Figura 2.5, combinando I1 e I2 para formar Io , se desprende que la condicin 1 = 0 o 1 =180 no son atenibles, en forma independiente de la corriente de salida, ya que en este caso los fasores I1 e I2 estn alineados. Para estos puntos en particular se puede operar solo con corriente de salida inductiva o capacitiva ( o = ), limitando as las condiciones de operacin. 2
&o = I &1 + I &2 , se Descomponiendo los fasores en sus partes reales e imaginarias y usando I puede demostrar que las corrientes a travs de los conversores MLC 1 y MLC 2 estn dadas por:
12
I1 = I2 =
cos ( 2 o ) Io sin (1 2 ) cos ( 1 o ) Io sin (1 2 )
(2.3) (2.4)
Las expresiones (2.3) y (2.4) ratifican lo dicho anteriormente para el caso 1 = 0 o 1 =180 cuando el factor de potencia de la carga es distinto de cero (es decir o ). Tambin indican 2
que la corriente a travs del conversor MLC 1 o MLC 2 pueden llegar a ser significativamente ms grande que la corriente en la carga Io si 1 2 . Esta situacin no es conveniente ya que implica que los conversores requieren manejar una corriente significativamente mas alta que la requerida por la carga, es decir estaran subutilizados. Para mantener la corriente del conversor a lo ms en una magnitud similar a la corriente de carga entonces los conversores MLC 1 y MLC 2 deberan operar cerca de la condicin de cuadratura (es decir 1 2 = ). Esto por supuesto limitar la 2
regin de operacin del conversor (modulo y ngulo de la tensin de salida no son independientes), limitando as la capacidad de control sobre el sistema, pero se puede solucionar como se propone en la siguiente seccin.
2.2 Conversor AC-AC en configuracin puente completo.
Para superar esta limitacin se propuso una configuracin tipo puente como se muestra en la Figura 2.6. En este caso la tensin de salida, Vo , es la diferencia entre las tensiones del conversor MLC 1 y MLC 3 . Existen varias formas de controlar el puente de conversores para proporcionar una salida completamente controlable. Sin embargo, como se explic anteriormente, una solucin basada en mantener V1 en cuadratura de fase respecto a V 2 , y por lo tanto V 3 en cuadratura respecto a V4 , permitira mantener la corriente a travs de los conversores a lo sumo igual a la corriente de carga. Por otro lado, esta condicin tambin limita la tensin del conversor a la tensin de entrada. La tensin real en los conversores superiores MLC 2 y MLC4 tiene una pequea variacin respecto a esta condicin debido a la cada de tensin en la inductancia.
13
is
+
i2 v4 MLC2
v2
+ -
MLC4
-
vs io i1
+ vo 3
v1 +
-
MLC1
v3 +
-
MLC3
Figura 2.6 Conversor AC-AC propuesto.
Considerando las restricciones de cuadratura de fase entre las tensiones, las tensiones en cada rama del puente quedan completamente determinadas por los ngulos de las tensiones de los conversores inferiores, 1 y la tensin de entrada Vs. Esto queda expresado como: &1 = Vs cos 1 1 V &3 = Vs cos 3 3 V
(2.5)
Los ngulos de las tensiones de los conversores superiores del puente estan dados por:
+ 1 2 + 3 2 1 2 2
2 = sign( 1 )
restringido a:
(2.6)
4 = sign( 3 )
restringido a
3 2 2
(2.7)
La parte real e imaginaria de la tensin y salida estn dadas por: Vo cos = V1 cos 1 V3 cos 3 Vo sin = V1 sin 1 V3 sin 3
(2.8)
14
Vo cos = Vs (cos 1 cos 1 cos 3 cos 3 ) Vo sin = Vs (cos 1 sin 1 cos 3 sin 3 )
(2.9)
Por lo tanto las componentes en fase y cuadratura de la tensin de salida en trminos de la tensin de entrada y los ngulos de control se pueden escribir como: Vo cos = Vs (cos 21 cos 23 ) Vo sin = Vs (sin 21 sin 23 )
(2.10)
2.3 Estrategia de control de la tensin de salida del conversor AC-AC
En general, la magnitud de la tensin de salida depende de la diferencia de fase mientras que el ngulo de inyeccin, , depende de la suma de ellos. Se puede demostrar que eligiendo los ngulos de acuerdo a (2.11) es posible inyectar una tensin controlable tanto en magnitud como ngulo independiente de la corriente de carga. La figura 2.7 ilustra un diagrama fasorial para el caso Vo = Vs 45. + + 4 2 2 3 = + 4 2 2 1 =
(2.11)
donde,
Vo = asin V s
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Vo Vo = Vs V2 V4
V1

V3 Vs
Figura 2.7 Diagrama fasorial de las tensiones para el caso Vo = Vs 45.
El trazo en lnea punteada corresponde a la diferencia de tensin entre el conversor MLC 1 y MLC 3 , es decir la tensin de salida, dibujada tambin respecto al origen para observar claramente la magnitud y ngulo de esta en relacin a la tensin de entrada.
De esta manera es posible controlar la tensin de salida tanto en magnitud como en ngulo, implementando as un conversor AC-AC sin acoplamiento intermedio de sus enlaces DC (es decir no back-to-back). Este conversor promete muchas aplicaciones en alta potencia como por ejemplo controladores FACTS.
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CAPITULO III TARJETA DE INTERFAZ DE ADQUISICION DE DATOS
INTRODUCCION
En ste captulo se describe el diseo y la implementacin de una tarjeta de adquisicin de datos anlogos, para ser utilizada junto con el sistema de desarrollo DSK 6711, del procesador digital de seales (DSP) de la familia TMS320C6711, de Texas Instruments. La tarjeta de adquisicin de datos construida aqu se utilizar de interfaz anloga entre el DSP y el mundo real. Los datos anlogos que se adquieren mediante un conversor anlogo digital (ADC) de 12 bits y 11 canales. Para facilitar la conexin de este conversor al DSP se usa un PLD XC9536 (Dispositivo Lgico Programable). En la figura 3.1, se puede apreciar un diagrama en bloques del sistema de adquisicin de datos.
SEALES ANALOGAS
Figura 3.1 Diagrama general de la tarjeta de adquisicin de datos.
Conjuntamente con crear la tarjeta de adquisicin de datos, tambin se desarroll un programa (software) necesario para poder hacer control en el lado del DSP, con el cual se habilitan las entradas del conversor anlogo digital, llamadas de interrupcin etc. Este software se desarroll en el lenguaje de programacin C. Para comandar y monitorear el sistema en tiempo real se desarroll un programa en Visual Basic 6.0. Estos programas sern explicados en forma ms detallada en los prximos captulos.
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3.1 Elementos que Componen el Proceso de Adquisicin de Datos.
La tarjeta de adquisicin de datos est compuesta por un PLD, que es el encargado de realizar el enlace entre el conversor anlogo digital (ADC) y el DSP. Por otra parte est el ADC propiamente tal, que es el encargado de transformar las seales anlogas provenientes ya sea de los sensores de tensin y corriente como de la seal de referencia de la red, y convertirlas en seales digitales que pueden ser ledas y manipuladas en el DSP.
En la figura 3.2 se muestra los diversos dispositivos que conforman esta tarjeta de adquisicin de datos.
Seal digitalizada
A travs de los Amplificadores operacionales se acondiciona la seal en rangos de tensiones necesarios para el ADC
Figura 3.2 Detalle de organizacin de la tarjeta de adquisicin de datos.
3.2 Circuito Acondicionador de Seales.
El objetivo de esta unidad es proporcionar un escalamiento adecuado de las seales de los sensores a los niveles de trabajo del conversor A/D, en este caso, entre 0 y 5 V. La unidad de acondicionamiento de seal se muestra en la figura 3.3 y bsicamente consiste de una etapa de amplificacin diferencial donde se agrega un offset de 1.250 V para permitir una seal de entrada
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bipolar (1.250 V). Por simplicidad, esta unidad se implement en base al CI LM324, que trae incorporado cuatro amplificadores operacionales (AO) en su encapsulado.
Figura 3.3. Circuito acondicionador de seales.
3.3 Conversor Anlogo Digital TLC 2543.
El manejo de seales anlogas se simplifica bastante cuando estas se convierten en seales digitales, as se pueden procesar, almacenar y modificar fcilmente. Para realizar este proceso se debe recurrir necesariamente al uso de los conversores anlogo digital, conocidos tambin como conversores A/D. Para el caso nuestro usaremos un conversor TLC2543 de TEXAS INSTRUMENTS. Este conversor posee una serie de caractersticas que lo hacen atractivo para la implementacin de sistemas de adquisicin de datos (DAS) en base a un solo circuito integrado. La tabla 3.1 lista las principales caractersticas y la figura 3.4 muestra la organizacin de pines de este conversor.
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Consta de 11 canales de entradas analgicas. Conversor A/D de 12 bit de resolucin. Tiempo de conversin 10 s. Entrada y salida de datos en forma serial. Incluye un MUX. El cual es programable a travs de entrada serial. El largo del dato de salida es programable (8,12 16 bits). Orden de salida del dato programable (primero LSB MSB). Modo de operacin de salida unipolar bipolar. Pin de trmino de conversin (EOC). Entrada y Salida de reloj.
Tabla 3.1 Principales caractersticas del Conversor TLC2543.
Figura 3.4 Diagrama de pines del conversor TLC 2543.
El TLC2543 es un conversor anlogo digital de salida serial, de 11 canales con un rango mximo de resolucin de 12 bits. Este conversor trabaja usando la tcnica de conversin de aproximacin sucesiva, con una velocidad de muestreo de 66 kSPS (miles de muestras por segundos). En la figura 3.5 se muestra el diagrama de bloques del TLC2543 en donde se aprecia un multiplexor interno de 14 canales, los registros de entrada y salida seriales y la unidad de control de este dispositivo. El multiplexor permite seleccionar una de once entradas anlogas o bien uno de los tres canales de referencia de tensin interno (internal self-test voltage). Posee adems una
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unidad de sample and hold, la cual muestrea y mantiene constante la seal anloga en forma automtica.
Figura 3.5 Diagrama en bloques del conversor TLC 2543.
El ciclo de operacin se inicia activando el conversor mediante el pin CS (Chip Select) en bajo. Esto da inicio a una fase de escritura (salida serial) del dato convertido en ciclo de operacin anterior y la lectura (entrada serial) del dato de configuracin para el un nuevo ciclo de conversin. De esta forma el conversor realiza un proceso de conversin mientras transmite el resultado de la conversin anterior. Esto permite una operacin continua del conversor.
La figura 3.6 muestra un diagrama de tiempos del proceso de salida del dato serial, lectura del byte de configuracin y la fase de conversin. El proceso de lectura y escritura del dato serial, DATA_INPUT y DATA_OUTPUT) estn sincronizados por una seal de reloj externa IO_CLOK, la cual puede ser deshabilitada una vez que ha finalizado el proceso de salida del dato. La duracin de la transferencia del dato de salida serial depende de la longitud de este, pudiendo tomar hasta 16 pulsos de reloj. El proceso de conversin usa un reloj interno y puede
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realizarse con el conversor desactivado. Durante el periodo de conversin, el dispositivo lleva a cabo una aproximacin sucesiva de la tensin anloga de entrada. La seal EOC (End of Conversin) indica el fin de la etapa de conversin, con lo que se puede iniciar un nuevo ciclo de entrada/salida (lectura palabra configuracin y salida del dato) Los pines CS, IO_CLOCK, DATA_INPUT y DATA_UTPUT son compatibles con algunos estandares de comunicacin serial de alta velocidad de DSP. Este enlace permite una alta velocidad de transferencia de informacin hacia el host involucrando slo unas cuantos seales, normalmente tres para canales de transmisin y tres para canales de recepcin. Esto son seales de reloj, inicio de trama y datos.
Figura 3.6. Transferencia de datos en 12 ciclos de reloj, usando CS con salida de MSB primero.
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Durante el ciclo de lectura, el dato de entrada DATA_INPUT es transferido a un registro de control de 8 bit, donde se define la operacin del conversor. Adems de la seleccin del canal anlogo o tensin de referencia interna, la entrada serial permite especificar la longitud del dato (8, 12 o 16 bits) de salida y su formato (binario o complemento a dos). La figura 3.7 muestra el formato que tiene el registro de entrada del ADC.
Figura 3.7 Registro de control del conversor.
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El byte de configuracin del conversor ADC ser especificado desde el DSP a travs del enlace serial MCSBP. En sta aplicacin se transmiten datos de 24 bits. Los primeros 8 bits constituyen el byte de configuracin, luego el dato de configuracin se ha estructurado en 6 dgitos hexadecimales (datos de medio byte o 4 bits), de acuerdo al siguiente formato.
Dato de configuracin desde el DSP :
Donde X corresponde a los bits del canal seleccionado (D7-D4), e Y corresponde a los bits D3-D0 del registro de configuracin del ADC. Estos permiten configurar, por ejemplo, el largo del dato con el que se trabajar (8,12,16 bits, en nuestro caso es de 12 bits), tambin el formato en que salida de los datos, ya sea bit menos significativo o el ms significativo primero, as como tambin configurar el dato en complemento de dos (resultado con signo) o no (resultado sin signo).
3.4 PLD XC9536
El sistema CAE de Xilinx es una herramienta de desarrollo que consiste en un conjunto integrado de herramientas de software y hardware para crear, disear, simular e implementar sistemas digitales en un CPLD (Dispositivo Lgico Programable Complejo). Todas las herramientas usan una interfaz de usuario grfica que permite utilizar todos los programas desde iconos, mens o barras de herramientas. Estos dispositivos lgicos programables estn disponibles en una gran variedad de encapsulados y con distintas caractersticas. El que se usar en esta tarjeta de adquisicin de datos es el PLD XC9536PC44C, que viene en un encapsulado de 44 pines, como se muestra en la figura 3. 8.
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Figura 3.8 PLD9536PC44C.
El PLD XC9536 es un dispositivo de capacidad pequea, en este caso 36 bloques configurables. La tabla 3.2 y 3.3 listan la funcin de los distintos pines del PLD, estos incluyen pines de entrada y salida de propsito general, pines de entrada/salida especiales, tales como seales de reloj, y dedicados como por ejemplo los de polarizacin.
Tabla 3.2. Funciones de los pines del PLD.
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Tabla 3.3.
3.5 Diseo de la Interfaz con el PLD.
El mtodo ms rpido y eficiente de transferencia de informacin entre un conversor anlogo digital y un DSP es ocupar el Serial Peripherial Interfaz (SPI). Como el conversor TLC2543 no es directamente compatible con esta interface, se utiliz un PLD para adaptar las distintas seales involucradas en la comunicacin desde el DSP al conversor y viceversa. Este circuito proporciona adems una mayor flexibilidad en el manejo del conversor desde el DSP. Para disear la interface de comunicacin entre el DSP y el conversor es necesario considerar las distintas seales requeridas en el proceso de comunicacin serial (lectura y escritura de datos seriales en el DSP y en el conversor). En la figura 3.9 se muestra un diagrama en bloques de la interface implementada, incluyendo las seales de transmisin y recepcin serial, tanto en el DSP como en el conversor serial.
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Figura 3.9. Diagrama en bloques de la interfaz implementada.
A continuacin se presenta una breve descripcin de la funcin de las seales de la interfaz serial del DSP denominada MCSBP. Esta usa tres lneas para transmisin y tres para recepcin.

FSX DX
: Seal de sincronizacin del DSP, que indica el inicio de la transmisin. : Son los datos de salida del DSP (Transmisin).
CLKX: Reloj de transmisin. FSR : Seal de sincronismo, este indica el inicio de la recepcin de datos (inicio de
la trama).

DR
: Entrada de datos seriales, lee la informacin.
CLKR: Reloj de recepcin (lectura).
En la figura 3.10 se muestra un diagrama de tiempo de las seales de recepcin serial del DSP.
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Figura 3.10. Diagramas de tiempos de seales de recepcin serial del DSP.
Como se v en esta figura, el primer dato debe seguir el flanco de bajada de la seal FSR. Los datos deben cambiar en el flanco de subida del reloj. Esto significa que el DSP captura o engancha los datos en algn registro interno durante el flanco de bajada de la seal de reloj CLKR. Analizando el diagrama de tiempos de la salida del dato del conversor AD (Figura. 3.6) se observa que el conversor cambia los datos durante el flanco de bajada. Luego existe incompatibilidad entre el DSP y el ADC ya que si se conectaran directamente el DSP estara leyendo un dato inestable. Para solucionar esto se puede invertir el reloj, ya sea del DSP o del ADC de manera que sus flancos de lectura y escritura no coincidan. Por el contrario, las seales de escritura del DSP (DX) y de lectura del ADC (DATA_INPUT) se pueden conectar directamente. La otra funcin del PLD es generar la seal de habilitacin (CS) del conversor para iniciar el proceso de lectura del dato y el nuevo proceso de conversin anloga.
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Figura N 3.11. Circuito implementado en el Xilinx.
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En general, el proceso de lectura/conversin se inicia transmitiendo el byte de configuracin desde el DSP al conversor. Esto es al seleccionar el canal anlogo a convertir y la configuracin de ste desde el DSP. Como la transmisin serial se inicia con la seal FSR esta seal se utiliza como referencia del proceso de generacin de las seales para la operacin del conversor, partiendo por la seal CS. Esto se realiza en forma secuencial, en respuesta tanto a las seales del DSP como a las de estado del conversor. Este proceso es coordinado por un controlador secuencial implementado en base a un contador binario de 8 bits (CBx), que genera un cierto nmero de estados (estado o cuenta del contador denominados aqu C0 ..CN) durante los cuales se van activando secuencialmente las seales del conversor.
Como se mencion anteriormente el proceso de lectura/conversin se inicia con la seal FSR. Esta seal es capturada en un flip-flop (FFx ) y se mantiene activa durante todo el ciclo de operacin, siendo reseteado al final del ciclo para permitir un nuevo ciclo de operacin. Esta seal habilita el contador CBx, inicindose as la generacin de los distintos estados (C 0 ..CN) los que son decodificados para facilitar la activacin de las seales.
La seal CS se genera un pulso despus de recibir la seal FSR y se prolonga por 12 pulsos de reloj. Esta se genera en base a dos FF tipo RS, uno de los cuales se pone en alto en el estado C1 (segundo ciclo de reloj) y el otro en el estado C14 (dcimo cuarto pulso de reloj). Como estas seales son combinadas mediante un OREX, la seal CS est presente entre el inicio del segundo pulso de reloj hasta el inicio del dcimo cuarto pulso de reloj, es decir durante 12 pulsos de reloj.
Como el DSP lee los datos en los flancos de subida del reloj y el conversor ADC enva los datos en los flancos de bajada de ste, la seal Data Out del conversor se reproces de manera que el DSP pueda leerla en forma segura. Para cambiar los flancos de escritura y lectura esta seal se pas por un par de flip-flops (FF6 y FF7 ), el primero captura los datos en los flancos de bajada mientras que el segundo los lee, y por lo tanto actualiza, en los flancos de subida del reloj.
Como el CS parte un pulso de reloj retardado en relacin al verdadero inicio de la transmisin serial del DSP (FSR), la seal DR debi tambin retrasarse en una unidad de tiempo. Esto se realiza pasando la seal DR a travs de un flip flop.
Aunque el proceso de lectura de dato toma solo 12 ciclos de reloj, el proceso de conversin toma aproximadamente 25 ciclos. Por esta razn, para asegurar que no se inicie un nuevo proceso
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de conversin el controlador secuencial se resetea 32 ciclos despus de recibida la seal FSR. Esto se realiza detectando la combinacin 00100000 (32 decimal) mediante una compuerta AND de 8 entradas. Alternativamente, se pudo haber usado la seal EOC del conversor para resetear el controlador secuencial, pero la solucin planteada aqu es ms estable y simple. De esta manera el ciclo lectura/conversin toma exactamente 32 ciclos de reloj.
3.6 Hardware Desarrollado para la Adquisicin de Datos.
Una vez desarrollado los pasos anteriores, slo queda disear la parte de hardware de esta tarjeta de adquisicin de datos, para ello se utiliz el programa EAGLE en su versin 4.3. Este programa permite especificar o ingresar el circuito en forma esquemtica, una vez terminado dicho esquemtico, se procede a hacer el diseo de la placa, ya sea en la disposicin fsica que tendr cada componente en sta como tambin el diseo de las pistas que une a cada componente, vale la pena mencionar que el diseo de las pistas se realiz a doble faz (por ambas caras de las tarjeta). Las Figuras 3.12 a la 3.15 muestran los diseos antes mencionados. Estos incluyen una foto de la tarjeta de adquisicin de datos ya terminada (Figura. 3.12), esquemtico (Figura. 3.13), ubicacin de cada componente y ruteado de las pistas por sus dos caras (Figuras. 3.14 y 3.15).
Figura 3.12 Foto de la Tarjeta de Adquisicin de datos.
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Figura 3.13 Esquemtico T. Adquisicin de Datos.
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Figura 3.14. PCB de la Tarjeta de Adquisicin de datos vista desde abajo.
Figura 3.15. PCB de la Tarjeta de Adquisicin de datos vista desde arriba.
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CAPITULO IV UNIDAD DE GENERACION DE PULOS PWM
CAPITULO IV UNIDAD DE GENERACION DE PULSOS PWM.

INTRODUCCION.
En este captulo se describe el diseo e implementacin de una unidad de generacin de pulsos PWM multinivel alrededor de un FPGA XC4005 de XILINX. Esta unidad genera los pulsos de control para los cuatro conversores del puente AC/AC mediante simple comparacin de las seales portadoras y modulante. Aunque bsicamente esto es solo un PWM anlogo, su implementacin en un FPGA ofrece un sin nmero de ventajas, no slo por la flexibilidad del diseo sino que tambin por las unidades asociadas al PWM, tales como tiempo en blanco (blanking time) en la conmutacin de los IGBT, sincronizacin, etc., que son fundamentalmente de tipo digital.
4.1 Descripcin General del Diseo.
La figura 4.1 muestra un esquema general del sistema implementado en el FPGA. El diseo busca emular el sistema anlogo, la seal de referencia es representada en forma discreta (digitalizada) en un formato numrico standard, en este caso 8 bits. La portadora es implementada por contadores de longitud similar a la seal de referencia y los comparadores son reemplazados por comparadores digitales.
En trminos generales, el diseo se puede dividir en tres subsistemas. El primero consiste en una serie de registros tipo Latch, cuya misin es capturar las seales de referencia sinusoidales generadas en el DSP y acondicionarlas para su utilizacin dentro del circuito. Desde el punto de vista del DSP estos registros son puertos de salida y forman parte de la expansin de memoria del DSP. Para sincronizar la transferencia de datos desde el DSP a la unidad de generacin de PWM, los datos provenientes desde el DSP son transferidos a un segundo registro bajo el control de la unidad de la unidad de generacin de pulsos. El segundo subsistema es el encargado de generar las seales portadoras triangulares y consiste bsicamente de un contador binario que opera en forma ascendente y descendente. Por ltimo, el tercer subsistema realiza la comparacin de las seales portadoras con la de referencia, obteniendo as los pulsos de control de los transistores.
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Figura 4.1. Esquema general de sistema implementado en el FPGA.
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4.2 Transferencia de la Seal desde el DSP a la unidad de PWM.
La seal de referencia sinusoidal, necesaria para la generacin de pulsos PWM, es calculada en el DSP y se transmite al FPGA va la interfaz de memoria externa. Este es el bus externo del DSP y proporciona una mayor flexibilidad al diseo. Este bus es de arquitectura paralela por lo que se pueden agregar fcilmente dispositivos externos. Consta de un bus de direcciones, un bus de datos y uno de control. En este ltimo las seales de inters son el pulso de control de lectura ARE, control de escritura AWE y de habilitacin del bus E/S AOE. Esta ltima se puede usar en reemplazo de la seal ARE. El DSP posee cuatro sectores de memoria separados, cada una de ellos configurables en cuanto a la temporizacin del ciclo de bus. Los dispositivos E/S diseados aqu usan el sector de memoria denominado CE2, que ha sido configurado para un ciclo de bus de 1s. El sector de memoria es seleccionado mediante una lnea en particular (CE0 .. CE3 ) que se puede tratar como una lnea de direccin adicional.
El manejo del sistema requiere de cuatro direcciones de Entrada/Salida (una para cada conversor). Estas direcciones E/S son en realidad direcciones de memoria ya que en este caso forman parte de la expansin de memoria del DSP.
La tabla 4.1 muestra el mapa de memoria correspondiente a estos dispositivos.

A2 0 0 0 0 A3 0 0 1 1 A4 0 1 0 1 CE2 Nombre 1 1 1 1 CONVERSOR1 CONVERSOR2 CONVERSOR3 CONVERSOR4 Funcin Habilita Conversor1 Habilita Conversor2 Habilita Conversor3 Habilita Conversor4
Tabla 4.1.
La seleccin o habilitacin de cada uno de estos dispositivos E/S se realiza mediante un decodificador 74138 como se muestra en la figura 4.1. Para la decodificacin se utilizan las lneas de direccin de la EMIF A4, A3 y A2 en conjunto con CE2, la cual selecciona el sector de memoria externa CE2.
Las salidas del decodificador controlan el terminal de captura o enganche del registro Latch que almacena las referencias sinusoidales de cada conversor. Los datos son escritos por el DSP en forma asncrona con el generador de PWM. Esto es, el DSP escribe el dato en estos registros
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independiente de lo que est sucediendo en el generador de PWM. Para asegurar el sincronismo entre estas dos unidades se implement una segunda etapa de transferencia, durante la cual el dato almacenado en el registro del DSP es transferido a un segundo registro Latch, pero esta vez con una seal de enganche proveniente de la unidad de generacin de PWM. Para no producir perturbaciones en la generacin de la seal PWM este registro se actualiza en sincronismo con la seal triangular, especficamente cuando sta alcanza el valor mximo. Esto evita que se produzcan transiciones errneas debido a un cambio brusco en la seal portadora. En la figura 4.2 se ilustra esta situacin. SINUSOIDAL DIGITALIZADA AA
PORTADORA
Figura 4.2. Puntos de muestreo de la seal modulante.
Para lograr esto las seales de control del segundo registro Latch son habilitadas desde la seal de trmino de cuenta del contador binario o bien detectando la combinacin 255 (que corresponde al valor mximo de la triangular) mediante una compuerta AND de 8 entradas.
4.3 Generacin de Seales Portadoras.
Debido a que se requiere generar PWM de tres niveles se necesita solo una seal portadora. En la figura 4.3 se presenta el circuito digital implementado para este propsito. Este circuito digital tiene como principal componente a un contador de ocho bits cuya cuenta es invertida cada vez que llega a su fin, obtenindose as una seal triangular que corresponde a la portadora.
Por simplicidad, esta unidad se implement en base a un contador ascendente y un negador de 8 bits. Este negador est constituido por un arreglo de compuertas OREX. Cuando la entrada de control de este arreglo est en bajo, la salida del contador binario pasa sin negar a la siguiente unidad, de lo contrario es negada o invertida. El terminal de control de negacin es controlado mediante un flip-flop tipo T que es actualizado cada vez que el contador completa un ciclo. De esta manera, la salida del contador principal es complementada en forma alternada cada ciclo de conteo (256 pulsos de reloj).
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Figura 4.3. Circuito implementado para general la portadora.
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En la figura 4.4 se ilustra este proceso mostrando que sucede cuando la seal de salida del flip-flop tipo T est en un nivel lgico alto y bajo.
Figura 4.4 seal de salida del fliop-flop tipo T.
El contador va de 0 a 255 y generar siempre una rampa de subida, ya sea durante la subida o la bajada de la portadora, una vez que el contador llegue a su cuenta mxima (255), enviar una seal (CEO) de habilitacin al flip-flip tipo T, que le indicar a ste que debe cambiar su estado de salida (en Q) para as pasar de la rampa ascendente a descendente, y generar as la portadora deseada.
4.4 Comparacin de Seales.
El PWM se genera al comparar la seal de referencia sinusoidal transmitida desde el DSP, con cada una de las seales portadoras triangulares. Esto se realiza mediante comparadores digitales, los cuales en este caso comparan el valor numrico de entradas de 8 bits. En la figura 4.5 se muestra el esquema en el cual se comparan las seales para dos mdulos de conversores tipo H, para los otros dos mdulos es similar el esquema.
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Figura 4.5. Esquema en el cual se comparan las seales para dos mdulos de conversores tipo H.
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En la siguiente figura (4.6) se muestran los pulsos PWM obtenidos de esta comparacin, los que fueron adquiridos en el osciloscopio en cada IGBT del conversor tipo H.
sa
sa sb sb
Figura 4.6. Pulsos PWM adquiridos por el osciloscopio.
El resultado de la comparacin se estabiliza a travs de un flip flop y luego ingresa a un circuito denominado tiempo en blanco (blanking time), que proporciona un espacio de tiempo para evitar que dispositivos de una misma fase, controlados por seales PWM complementarias, estn encendidos simultneamente. De esta manera cuando la seal PWM es 1 se apaga el transistor inferior y un pulso de reloj despus enciende el transistor superior. Similarmente cuando la seal PWM es 0 el transistor superior se apaga inmediatamente y un pulso de reloj despus enciende el inferior. Por lo tanto los transistores nunca estn encendidos simultneamente. En la figura 4.7 se muestran la seal de encendido y apagado en cada transistor medidas en el osciloscopio y en la figura 4.8 se muestra la tarjeta generadora de PWM en su forma fsica.
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a)
b)
Figura 4.7. a) Seal de apagado transistor inferior y 1 m s despus encendido transistor superior. b) Seal de apagado transistor superior y 1 m s despus encendido transistor inferior.
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Figura 4.8. Tarjeta Generadora de PWM.
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CAPITULO V SISTEMA EXPERIMENTAL

INTRODUCCION.
Con el propsito de verificar el funcionamiento de los conversor AC/AC tipo puente se construy un sistema experimental en base a cuatro conversores tipo H. El sistema de control de este conversor est implementado entorno a un procesador que contiene un DSP, un FPGA y un PC como elementos principales. Adems se tienen tarjetas de medicin, proteccin y adquisicin de datos que complementan las tareas realizadas por el procesador. En este captulo se describen las tarjetas desarrolladas que implementan el prototipo y los principales componentes requeridos para el funcionamiento del sistema.
5.1 Descripcin del Sistema.
En la figura 5.1 se presenta el diagrama del sistema experimental alimentando una carga RL. El puente AC/AC est compuesto de cuatro conversores tipo H. Los conversores superiores utilizan una reactancia de interfaz entre la red y el conversor. Esta acta como filtro de los armnicos de alta frecuencia producidas por el conversor. La red de alimentacin emula una fuente ideal de tensin que consiste en un variac monofsico conectado a un transformador de 220/110V, el cual reduce la tensin entregada por el variac y asla el sistema de la red.
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Transformador
variac
Red monofsica 220V.
Sensor de Corriente Sensor de Tensin DC
Seal referencia PLL
Tarjeta Adquisicin de Datos
FPGA
DSK
Figura 5.1. Diagrama del sistema experimental.
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El sistema posee una unidad equipada con sensores que miden y acondicionan las seales de tensin de enlace DC y corriente en el conversor, para que luego sean ingresadas a la tarjeta de adquisicin de datos. La tarjeta de adquisicin de datos, descrita en el captulo III, digitaliza las mediciones y las enva al DSP para su utilizacin en el programa en C++.
Cada elemento o rama del puente AC/AC est compuesto de un nico conversor tipo H, luego cada rama es capaz de generar una tensin de salida de tres niveles. La figura 5.2 muestra una fotografa del arreglo de conversores en configuracin puente. El principio de operacin descrito en el captulo II es vlido para un conversor tipo cascada compuesto por un nmero cualquiera de conversores por rama.
El conversor multinivel utilizado es el denominado cadena o en cascada. En este tipo de conversor la tensin de salida se forma a partir de un nmero determinado de fuentes DC, implementadas en este caso mediante capacitores. Cada puente es capaz de generar una onda de tres niveles. En este caso, el puente de conversores generan una tensin de 3 niveles. Cada puente posee un condensador de 5400uF/200V en su enlace DC. La figura 5.2 presenta el conversor con sus condensadores en sus lados del enlace DC.
Figura 5.2. Conversor de 3 niveles.
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CAPITULO V SISTEMA EXPERIMENTAL 5.2 Conversor Tipo H.
El elemento principal del conversor AC/AC es el conversor tipo H. Este es simplemente un inversor monofsico tipo puente y en este caso est constituido por cuatro dispositivos controlados IGBTs, figura 5.3.
Figura 5.3. Conversor tipo H.
Esta unidad utiliza IGBTs (Transistor bipolar de puerta aislada) especficamente el IRG4BC30KD, el cual tiene una capacidad de tensin y corriente de 600V y 20A respectivamente. Este transistor posee un diodo de recuperacin rpida en paralelo lo que facilita el diseo del conversor.
La tarjeta del conversor est diseada en un circuito impreso, de manera que sea fcilmente reproducible. Estn incluidos los circuitos de disparo de los IGBTs. Estos usan un optoacoplador especialmente diseado para la activacin de IGBTs y MOSFETs. La polarizacin de estos drivers se realiza mediante conversores DC-DC aislados, para mantener el aislamiento requerido entre las distintas gates de los IGBTs que conforman el puente.
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CAPITULO V SISTEMA EXPERIMENTAL 5.3 Circuito de Disparo.

El circuito de disparo acondiciona las seales de control desde el nivel lgico, al nivel de tensin y corriente requeridos para el encendido o apagado del IGBT. Adems se debe proporcionar el aislamiento necesario de tensin, entre el circuito de control (que opera a baja tensin con respecto a tierra) y el lado de alta tensin del conversor, figura 5.4. Para realizar esta funcin generalmente se ocupan dispositivos de acoplamiento ptico o magntico.
TLP 250
Desde el PLD
A la gate del IGBT
E
Vcc 1 Vcc 2
GND
Figura 5.4. Esquema del circuito de disparo del IGBT.
El circuito de disparo utiliza un optoacoplador TLP250 fabricado por Toshiba. ste consiste bsicamente en un diodo emisor de luz y un fotodetector integrado, figura 5.5. El optoacoplador se caracteriza por poseer una baja corriente de entrada, una alta corriente de salida y alta velocidad de respuesta. Adems incorpora un acondicionador de pulsos de gates, tanto para MOSFETs como para IGBTs y posee una aislacin entre los lados de potencia y de control. El
pulso de control del IGBT es proporcionado normalmente a nivel de tecnologa digital (5V en este caso) y debe ser amplificado a 15V para lograr encenderlo.
48
Figura 5.5. Diagrama interno del optoacloplador TLP250.
Para esto se utiliza un conversor DC-DC de 5V a 15V, el cual adems de polarizar el circuito de disparo tiene su salida completamente aislada con respecto al lado de entrada, lo que es necesario para mantener una aislacin del circuito de gate. El conversor DC-DC empleado es un dispositivo de pequeo tamao que posee una aislacin de 1kV entre entrada y salida, con un rendimiento de un 80%. Su funcin es la de polarizar el optoacoplador con 15V a partir de una fuente comn de 5V.
5.4 Unidad de Generacin de Pulsos PWM.
Una parte esencial del sistema es la unidad de generacin de pulsos PWM, ya que por medio de esta tcnica de control se logra que el conversor genere la tensin deseada. La generacin del PWM se realiza mediante una unidad que contiene un FPGA. Este dispositivo enva el PWM a una tarjeta que los distribuye a los cuatro mdulos tipo H del conversor, figura 5.6 y 5.7. La ventaja de la utilizacin de un FPGA es que es fcil de programar y de hacer modificaciones al programa implementado en ste, sin necesidad de un hardware adicional. El dispositivo utilizado es el XC4005, que posee una capacidad media aproximada de 10 k gates.
49
Figura 5.6. Unidad de generacin de los pulsos PWM.
Figura 5.7. Unidad de distribucin de pulsos PWM.
50

Por la importancia y complejidad que tiene en el sistema generacin de pulsos PWM, la descripcin del diseo e implementacin de la esta unidad se present en un captulo separado (captulo IV). En ste captulo se describirn las tarjetas que adicionalmente se implementaron para el buen funcionamiento del conversor AC/AC.
La figura 5.8 presenta a travs de una tabla, los pines del FPGA que entregan los pulsos de disparo de cada IGBT, en relacin con los esquemticos que se analizaron en el captulo IV. La figura 5.9 muestra el esquemtico de la tarjeta distribuidora de los pulsos PWM. mdulo HN +DC
sa
sb
AC
+ AC sa
-DC
Sa Sa
sb
Sb Sb Conver sor Pin FPGA H4 H4 H4 H4 5 7 9 14 sa sa sb sb IGBT
Conv ersor H1 H1 H1 H1 H2 H2 H2 H2 H3 H3 H3 H3
Pin FPGA 36 37 38 39 25 26 27 28 19 20 23 24
IGBT
sa sa sb sb sa sa sb sb sa sa sb sb
Figura 5.8. Pines del FPGA donde se distribuyen los pulsos de disparo de cada IGBT.
51
Figura 5.9. Esquemtico de la tarjeta distribuidora de pulsos PWM.
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5.5 Unidad de Medicin. Esta unidad sensa y acondiciona las tensin del enlace DC y la corriente en el conversor, transformndolas en seales proporcionales de baja tensin (proporcionales a las seales originales) para ser utilizadas por el sistema de adquisicin de datos del DSP.
Para la construccin de esta unidad, se dispuso de sensores de tensin y corriente de efecto Hall, figura 5.10 Estos transductores transforman las seales de tensin y corriente en una seal proporcional pero escalada en un rango de 5(V).
Figura 5.10. Tarjeta de medicin de seales.
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El transductor de corriente est basado en un sensor efecto Hall, ofreciendo una alternativa flexible al transformador o derivador de corriente en paralelo para cuando sea necesario sensar corrientes, con una salida aislada de las seales de potencia.
Para el caso particular de esta tesis, se utiliz un transductor para montaje en PCB, capaz de medir con precisin corrientes AC o DC, figura 5.11. El transductor utiliza tcnicas de realimentacin y dispone de salidas analgicas de alta precisin, que ofrecen una salida linealmente relacionada con la corriente que pasa por el ncleo central.
Al hacer pasar un conductor a travs del orificio central del transductor la corriente ser sensada. Si se desea aumentar la sensibilidad en la medida del sensor (para medir corrientes menores que la nominal), se puede aumentar el nmero de veces que el conductor pasa a travs del orificio.
Figura 5.11. Transductor de corriente.
Para la medicin de tensin, se utiliz un transductor de tensin para montaje en PCB, figura 5.12, basado en el efecto Hall, adecuado para la medida electrnica de tensiones asociadas con circuitos DC, AC y de pulsos. Este adems proporciona una aislacin galvnica entre el circuito primario y el secundario.
Figura 5.12. Transductor de tensin. 54
En general los sensores de efecto Hall, entregan una salida proporcional a un campo magntico producido por un devanado. Para la medicin de tensin entonces, sta debe producir una corriente proporcional a ella. Para esto el sensor tiene un devanado interno altamente resistivo. Para aumentar el rango de tensin se utiliza resistencias externas, como se muestra en la figura 5.13. Este transductor est diseado para trabajar con tensiones primarias de 10 a 500V.
Segn el fabricante, la ptima precisin se logra con la corriente nominal del circuito primario que es de 10mA. Por este motivo se utiliz una resistencia de 44k dividida en dos de 22k , con el objeto de parcializar la potencia y as utilizar resistencias de menor tamao que una individual. Las resistencias son de 5W planas y con una inductancia muy pequea para no disminuir el ancho de banda del sensor. La resistencia de medida tiene un rango recomendado de 100 a 350 , para una corriente primaria de 10mA. Para nuestro sistema se utiliza una resistencia de 300 .
+HT
R1
+
0V Im
Rm
+ -
+ -
M LV 25-P
-HT Figura 5.13. Esquema de conexin del transductor de tensin.
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5.6 Sistema de Control de Fase PLL.
Los inversores son en s una fuente de tensin, y desde el punto de vista de la red estos se comportan en forma similar a un generador. Para su correcta operacin al estar conectado a la red, al igual que un generador debe operar en sincronismo con ella. Esto significa que las tensiones producidas por el inversor deben estar en sincronismo con la red. Para esto generalmente las seales de modulacin del PWM (referencias sinusoidales), se obtienen a partir de la seal de la red.
En este caso el sincronismo se asegura utilizando un sistema de control de fase, ms conocido como lazo de enganche de fase o PLL (Phase Lock Loop). Este sistema se implementa en el DSP. En general, un lazo de control de fase consiste de un comparador de fase, un controlador (implementado por un filtro pasabajo y una ganancia) y un oscilador controlado por voltaje. Este ltimo ajusta su seal de salida de acuerdo a la seal de error de fase (figura. 5.14).
Seal de referencia
wf s + wf
2 50
1 s
Salida
seno ()
Figura 5.14. Sistema de control de fase.
La seal de sincronismo se ingresa al DSP a travs del conector de perifricos externos del sistema de desarrollo (DSK). Esta seal corresponde a la tensin de la red elctrica, la cual es sensada y acondicionada mediante un pequeo transformador reductor de 220/12V y un divisor de tensin, para escalarla dentro de un rango de tensin 1.5 V peak to peak. La figura 5.15 presenta este simple arreglo.
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220 V : 12 V R1 220 VAC R2

Tarjeta Ad. Datos
Figura 5.15. Ingreso seal de sincronismo al DSP.
El multiplicador en la figura 5.14 cumple la funcin de comparador de fase. La salida de esta unidad (asumiendo que las seales tienen amplitud unitaria) es:
sen( ) sen( + ) =
1 1 cos( 2 ( )) + cos( ) 2 2
(5.1)
Donde es la diferencia de fase instantnea entre la tensin de referencia (Red) y la salida del PLL. Como se observa de la ecuacin 5.1, la salida contiene un trmino de frecuencia aproximadamente el doble de la red y un termino de baja frecuencia proporcional al coseno de la diferencia de fase. Esta ltima entonces contiene la informacin de la diferencia de fase entre las seales de entrada y salida del PLL. Para su correcta operacin el sistema opera entorno a = . Desviaciones respecto a este punto entregan en la salida una seal proporcional a la 2
variacin del desfase.
cos = cos + = sen 2
(5.2)
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1 sen = , por este motivo el modelo del PLL adquiere 2 2
Cuando es muy pequeo, la siguiente forma (figura.5.16): ref
1 2
wf s + wf
1 s
Salida
Figura 5.16.
Modelo PLL.
De esta manera la funcin de transferencia corresponde a un sistema de segundo grado:
y (s) x (s) w f = 2 0
=
s
f ( k / 2)
2
+ f s + f
y
(5.3)
(k / 2 ) (5.4)
k = w0 2 2 f
w0 : Frecuencia natural.
: Coeficiente de amortiguacin.
Al filtro pasabajo del sistema de control ingresan la suma de dos seales, una componente DC y otra con frecuencia igual al doble de la red (es decir 100 hertz). El filtro se debe disear para que evite el paso de la componente con frecuencia igual al doble de la red, para que a la salida del filtro se encuentre solo el valor de variacin de fase. Como se utiliza un filtro de bajo orden, se elige una frecuencia de corte de 25 hertz para atenuar adecuadamente la componente de 100 hertz y proporcionar un ancho de banda suficiente para el lazo de control.
Se desea que la respuesta del sistema sea subamortiguada, es as como se elige un = 0.707 , de esta manera la frecuencia natural es 111.08 rad/seg y la ganancia del controlador obtenida es 157.13
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Para implementar el filtro en el DSP se debe llevar las seales a tiempo discreto, es por esto 2 que se utiliz la transformada bilineal s = T 1 z 1 1 + z 1 , la cual es una aproximacin de la T = 1ms queda de la
transformada z. De esta manera el filtro pasabajo con w f = 2 25 y siguiente forma:
yK = 0.8541 yK 1 + 0.0730 xK + 0.0730 xK 1
(5.5)
Para que el sistema opere alrededor de la frecuencia de la red se suma el trmino 2 50 . Esta seal corresponde a la frecuencia de la seal de salida, luego para obtener la fase debe integrarse. La implementacin del integrador con un tiempo de muestreo de 1 ms esta dada por: y K = y K 1 + x K 1e 3 (5.6)
Finalmente se aplica la funcin seno, con lo cual se obtiene la seal de referencia del PWM, y se realimenta al lazo de control de fase.
5.7 Componentes en Fase (Id) y Cuadratura (Iq) de la Corriente en el Conversor.
Se implement en el DSP un sistema que obtiene las componentes en fase y cuadratura, de la corriente total que circula en el conversor. Para esto se multiplica la corriente medida en el conversor, con el seno y coseno respectivamente, del ngulo generado por el controlador de fase (PLL), luego cada producto pasa por un filtro pasabajo de 10 Hz. La figura 5.17 presenta el diagrama del sistema desarrollado.
sen () cos ()
2 10 s + 2 10
Id
i
2 10 s + 2 10
Iq
Figura 5.17. Diagrama del sistema implementado para obtener I d e Iq. Estos valores son enviados a la interfaz grfica del sistema experimental, de manera que es posible monitorearlos y a la vez controlarlos mediante el ngulo de desfase e ndice de modulacin de la seal de referencia del PWM.
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CAPITULO VI DESCRIPCION DEL SOFTWARE DISEADO
CAPITULO VI DESCRIPCION DEL SOFTWARE DISEADO.

INTRODUCCION.
El DSP es el encargado de proveer la seal de referencia al generador de PWM, por tal motivo se debe desarrollar un programa que genere una seal sinusoidal en sincronismo con la red que pueda ser controlada tanto en amplitud como en fase. Adems se debe realizar un programa en el PC que permite una fcil operacin y monitoreo a travs de una interfaz grfica (es decir interfaz grfica con el operador). En este captulo se describen los programas desarrollados en el DSP, en C++, y en el PC usando Visual Basic 6.0.
Programacin en el DSP.
El software que utiliza el TMS320C6711 (sistema de desarrollo que contiene al DSP), es el Code Composer Studio. Este tiene una serie de herramientas que facilitan la programacin y permiten la comunicacin en tiempo real con el PC.
Las diversas tareas requeridas para la generacin del PWM y monitoreo del conversor son sincronizadas a travs de interrupciones que son configuradas con la herramienta DSP / BIOS del Code Composer Studio, la que est diseada para ser usada en el desarrollo y anlisis de software, en aplicaciones donde exista comunicacin en tiempo real entre el computador y el DSP. Consta de un set de mdulos que pueden ser enlazados en una aplicacin y posee herramientas que permiten crear y configurar los objetos DSP / BIOS, manejar interrupciones estableciendo prioridades y configurar memoria.
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6.1 Creacin de un Archivo de Configuracin DSP/BIOS.
Para crear un archivo de configuracin DSP/BIOS se deben seguir los siguientes pasos:
Paso 1: Con el Code Composer Studio, elegir
File
New
DSP/BIOS
Configuration. Muestra una ventana con diversas plantillas disponibles de acuerdo al DSP utilizado, figura 6.1.
Figura 6.1. Plantillas disponibles por DSP/BIOS segn plataforma usada.
Paso 2: Se selecciona la plantilla apta para el sistema de desarrollo con el que s esta trabajando y se hace clic en OK para crear la nueva configuracin.
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Figura 6.2. Ventana creada con la nueva configuracin.
Paso 3: En la ventana de configuracin se pueden realizar las siguientes tareas segn lo requiera la aplicacin desarrollada:
Crear objetos para ser usados por la aplicacin. Nombrar los objetos. Ajustar las propiedades globales de la aplicacin. Modificar mdulos manejando propiedades. Modificar propiedades de objetos. Ajustar propiedades de las interrupciones de software.
Paso 4: Guardar la configuracin.
Paso 5: Adicionar el archivo de configuracin DSP/BIOS al proyecto que s esta desarrollando. Para realizar esto se debe abrir el proyecto, luego elegir Project Add files to project,
seleccionar el archivo de configuracin (*.cdb) que se guard anteriormente y hacer clic en open. Nuevamente se elige Project Add files to project y se selecciona el archivo de comandos de
enlace (*cmd) generado al guardar la configuracin DSP/BIOS. Si el proyecto contiene el archivo fuente vector.asm debe eliminarse ya que los vectores de interrupcin y otros, son definidos automticamente en el archivo de configuracin, de la misma manera si el proyecto contiene el archivo rtsxxxx.lib (donde xxxx es el dispositivo usado) debe eliminarse ya que este archivo es incluido automticamente en el archivo de enlace creado por la configuracin.
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6.2 Configuracin DSP/BIO Utilizada en el Programa.
Para que el programa sea manejado por interrupciones que permitan realizar varias tareas sin perjudicar el anlisis en tiempo real del sistema, se deben configurar adecuadamente las herramientas de DSP/BIOS: administrador de reloj, administrador de funciones peridicas y administrador de interrupciones por software. Para revisar las propiedades del administrador de reloj se debe hacer clic con el botn derecho sobre CLK- Clock Manager Object y se selecciona propiedades (figura. 6.3).
Figura 6.3. Propiedades del controlador de reloj
Se debe notar que en el casillero CPU Interrupt contiene HWI_INT14 que es una interrupcin por hardware que tiene como fuente de interrupcin el Timer 0 del DSP, por lo tanto el objeto CLK corre bajo el contexto de una interrupcin por hardware y tiene mayor prioridad que cualquier interrupcin por software. Se observa adems que existe un casillero para ajustar cada cuanto tiempo se produce la interrupcin, que en este caso se configur en 1024 s.
Al hacer clic con el botn derecho sobre CLK- Clock Manager Object y seleccionar Insert CLK, es posible establecer que una funcin est directamente asociada al objeto CLK, de esta manera la funcin dataIO se ejecuta cada vez que se produce la interrupcin. Es decir la funcin dataIO corresponde a la denominada subrutina de servicio de interrupcin (ISR).
Para crear una interrupcin por software se hace clic con el botn derecho del mouse sobre SWI Software Interrupt Manager y se selecciona Insert SWI, las propiedades de la interrupcin se ven en la siguiente figura 6.4:
63
Figura 6.4. Propiedades de la interrupcin por software.
Las propiedades que se especifican en una interrupcin por software son:
function:
Establece la funcin que se ejecuta cuando se activa la interrupcin por
software, de esta manera se configura la funcin denominada processing para que se ejecute cada vez que se produzca la interrupcin.
mailbox: Este valor establece cada cuantos llamados se produce la interrupcin por software, en el programa desarrollado esta interrupcin es activada dentro de la funcin dataIO. Se configur con el valor 1500, por lo tanto como la funcin dataIO corre cada 1024 s, processing lo hace aproximadamente cada 1,5 segundo.
Para crear una funcin peridica se hace clic con el botn derecho del mouse sobre PRD Periodic Function Manager y se selecciona Insert PRD, luego es posible modificar las propiedades de la funcin peridica creada haciendo clic con el botn derecho del mouse sobre esta y seleccionando Properties (figura 6.5).
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Figura 6.5. Propiedades de la funcin peridica.
Las propiedades que se especifican en la funcin peridica son:
function: En este casillero se establece la funcin que se ejecuta cada vez que transcurre el periodo elegido, en este caso la funcin se denomina Loadchange.
period (ticks): Por defecto el administrador de funciones peridicas usa el administrador de reloj para controlar la ejecucin de la funcin peridica, este casillero indica cada cuantas interrupciones de reloj se ejecuta la funcin peridica. En este caso se configur con el valor 50, por lo tanto como el tic de reloj se produce cada 1024 s, loadchange lo hace cada 51,2ms.
Si se hace clic con el mouse sobre el administrador de interrupciones por software se aprecia que existe un objeto SWI llamado PRD_swi, esta interrupcin es la encargada de ejecutar las funciones peridicas. En contraste CLK corre a travs de una interrupcin por hardware. Por lo tanto, todas las funciones peridicas son llamadas bajo el contexto de una interrupcin por software, pero realmente son producidas por una interrupcin por hardware.
Es as como el programa desarrollado en la prxima seccin contiene tres funciones que se ejecutan a travs de interrupciones: DataIO cada 1024 s, Loadchange cada 51,2 ms y Processing aproximadamente cada 1.5 segundo.
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6.3 Programa en C++.
La principal tarea de este programa es generar una seal sinusoidal que pueda ser controlada en amplitud y fase. Para lograrlo se utiliza comunicacin RTDX (canales virtuales), enlace serial del DSP (McBPS), bus del DSP para manejar el ADC y el EMIF donde estn implementadas varias puertas E/S.
El programa est constituido por tres funciones, las cuales son llamadas por interrupciones, ya que, como se explic en la seccin anterior, la funcin dataIO es llamada a travs de una interrupcin por hardware, la funcin proccessing por una interrupcin por software y la funcin loadchange corresponde a una funcin peridica. A continuacin se procede a listar el cdigo del programa comentando brevemente las tareas que ejecuta.
Primero se definen punteros a direcciones de memoria donde estn mapeados algunos dispositivos de I/O, en este caso en particular, puertos de salida que corresponden a las seales de referencia para la generacin de PWM de cada uno de los conversores. En esta seccin se incorporan adems archivos de configuracin, los que incluyen las diversas libreras donde estn definidos los cdigos correspondientes al manejo de interrupciones, timers, definicin de variables, etc., ahorrando de esta manera cdigo de programacin.
volatile unsigned int *conversor1 = (unsigned int *)0xA0000008; /*reg datos conv1 volatile unsigned int *conversor2 = (unsigned int *)0xA0000010; /*reg datos conv2 volatile unsigned int *conversor3 = (unsigned int *)0xA0000014; /*reg datos conv3 volatile unsigned int *conversor4 = (unsigned int *)0xA0000018; /*reg datos conv4
#include <std.h> #include <log.h> #include <swi.h> #include <clk.h> #include <sts.h> #include <trc.h> #include <rtdx.h> #include "volumecfg.h" #include "volume.h" #include <stdio.h> #include <c6x.h> #include "c6711dsk.h"
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#include <target.h> #include <math.h> #include "codec_poll.h"
Luego se definen las constantes y variables globales que se usarn en el programa. Dentro de esta seccin llama la atencin el tipo de variable Uns, como tambin la constante BASELOAD. Estas estn definidas dentro de los archivos de encabezado (extensin tipo h), que se incorporaron al programa.
typedef int sample;
#define pi 3.1415 #define Ts 1e-3 #define BUFSIZE 195
int i = 0,flag = 0; int temp1 = 0,temp; int temp5,j; double l;
double fase1; int w; int salidaA,salidaB,salidaC,salidaD; double fase_ant=0.0; double y_ant=0.0,z,teta=0.0,teta_ant=0.0; double ma=0.0; double vdc;
sample in_buffer[3]; sample *inp = in_buffer;
double x0a = 0, y0a = 0,x1a=0,y1a=0, x2a; double y2a; double x0b = 0, y0b = 0,x1b=0,y1b=0, x2b; double y2b; double x0 = 0, y0 = 0,x1=0,y1=0, x2; double y2;
int va,va1;
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double vaf,vbf,vcf,vcon,vcondensador,vred,iconv,vc; int temp2;
int temp0,buffull,leer; int leer,i,k,kk,buffull;
#define PRINT 1
Int inp_buffer[BUFSIZE]; Int out_buffer[BUFSIZE]; sample *input = inp_buffer; sample *output = out_buffer; Int gain = MINGAIN;
/* processing data buffers */
/* volume control variable */
Uns processingLoad = BASELOAD; /* processing routine load value */ Uns slider1 = BASELOAD; Uns slider2 = BASELOAD; Uns slider3 = BASELOAD;
A continuacin se crean dos canales RTDX llamados control_channel y D2A_channel, los que permiten al sistema realizar transferencia de datos entre el computador y el DSP sin interferir con las aplicaciones. Adems se definen las funciones o subrutinas que se utilizan en el programa.
RTDX_CreateInputChannel(control_channel); RTDX_CreateOutputChannel(D2A_channel);
Int processing(Int *input, Int *output); Void dataIO(Void); Void loadchange(Void);
La funcin main habilita el canal RTDX control_channel para que comience a ser usado por el DSP, el canal D2A_channel no es habilitado ya que esto lo realiza el programa de Visual Basic (es decir se habilita desde el PC). Se inicializan las puertas series (funciones mcbsp0 y mcbsp1) y el CODEC. Realizado esto, la funcin main() retorna el control al sistema operativo del DSP, quedando en un loop infinito a la espera de que se active una interrupcin.
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Void main() {
RTDX_enableInput(&control_channel); mcbsp1_init(); mcbsp0_init(); codec_playback(); return; }
La funcin dataIO(), est asociada al objeto CLK de DSP/BIOS que depende directamente de una interrupcin por hardware. Esta es la funcin principal del programa, donde se generan las seales de referencia del PWM y se adquieren los datos del ADC. Esta funcin comienza definiendo las variables locales que sern utilizadas en la interrupcin, decrementa el contador de la interrupcin por software que controla la activacin de la funcin processing y produce una seal de reloj en el pin 45 (TIMER1) de la interfaz de perifricos del sistema de desarrollo. Esta seal se utiliza como seal de monitoreo para verificar que el proceso de interrupcin se est produciendo en forma normal.
Void dataIO() { double seno , y; double fase , delta1;
SWI_dec(&processing_SWI);
if(flag == 0) { flag = 1; *(unsigned volatile int *)TIMER1_CTRL = 0x0000; } else { flag = 0; *(unsigned volatile int *)TIMER1_CTRL = 0x0004; }
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Como se mencion en el captulo III, la tarjeta adquisicin de datos, utilizada para el monitoreo del sistema, usa la interfaz serial MCSBP para transferir los datos al DSP, conectndose as al bus de expansin del DSP (Expansion Peripheral Interface).
El proceso de lectura se inicia habilitando el canal anlogo que se desea medir, especificando adems la configuracin de este. Esto se realiza escribiendo el dato del canal en la puerta serial MCSBP1. Para ello se utiliza una funcin o rutina que escribe un dato en la puerta serie. mcbsp1_write(0xXY0000);
Donde X corresponde al nmero del canal e Y a la configuracin de ste, en este caso 0 que corresponde a la configuracin por defecto (12 bit, unipolar, sin complemento a dos). Seguidamente se procede a leer el conversor AD. Esta lectura corresponde al canal seleccionado en el ciclo de lectura/escritura anterior. Esto se realiza mediante una rutina de lectura de la puerta serie, asignndose el valor de retorno de esta funcin a una variable temporal.
temp0=mcbsp1_read();
En este caso se leen tres canales de esta interfaz anloga, uno corresponde a la corriente del conversor, el otro a la tensin del enlace DC de uno de los mdulos y el ltimo corresponde a la tensin de la red (seal de referencia de sincronizacin).
Las lecturas de estos canales A/D se guardan en variables temporales para ser procesadas posteriormente. La seal de sincronismo con la red se adquiere a travs de uno de estos canales.
mcbsp1_write(0x000000); /*selecciona canal cero del conversor*/ temp0=mcbsp1_read(); temp0=temp0>>5; temp2=temp0 & 0x07ff; vred=temp2*5.0; vred=(vred/4096.0-1.259); /*lee la canal 2*, ltimo canal seleccionado interrupcin anteriror/ /*desplazamiento a la derecha*/
mcbsp1_write(0x100000); /*selecciona canal uno del conversor*/ temp0=mcbsp1_read(); temp0=temp0>>5; temp2=temp0 & 0x07ff; iconv=temp2*5.0; /*lee canal 0*/ /*desplazamiento a la derecha*/
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iconv=(iconv/4096.0-1.247)/2.0;
mcbsp1_write(0x200000); temp0=mcbsp1_read(); temp0=temp0>>5; temp2=temp0 & 0x07FF; vcon=temp2*5.0;
/*selecciona canal dos del conversor*/ /*lee canal 1*/
vcon=(vcon/4096.0-1.223)*1000.0; vcondensador=0.036690647*vcon+0.295035;
Una vez ingresada la corriente, sta se multiplica por seales seno y coseno y se pasan por filtros pasabajos de segundo orden para obtener las componentes en fase, Id, y cuadratura, Iq, con la tensin de red. Luego se guardan en un mismo buffer los datos de la medicin de corriente, tensin DC, corriente activa y corriente reactiva para ser transmitidos al computador va RTDX.
id =1.4142*(double)iconv*1000.0 * cos(teta+1.30); iq =1.4142*(double)iconv*1000.0 * sin(teta+1.30);
x2a = id; /*filtro pasabajos de segundo orden y2a =1.9112 * y1a - 0.9150 * y0a + 0.0009 * x2a + 0.0019 * x1a + 0.0009 * x0a; x0a = x1a; x1a = x2a; y0a = y1a; y1a = y2a; i_d = y2a/100.0;/* corriente en eje directo
x2b = iq;/*filtro pasabajos de segundo orden y2b = 1.9112 * y1b - 0.9150 * y0b + 0.0009 * x2b + 0.0019 * x1b + 0.0009 * x0b; x0b = x1b; x1b = x2b; y0b = y1b; y1b = y2b; i_q=y2b/100.0; /*corriente en eje cuadratura
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if(buffull==0) {
if (leer<190) {
if(adquirir==0) { *output++= y2a*1000.0;//i_d *output++= y2b*1000.0;//i_q *output++= iconv*1000.0; leer++; leer++; leer++; } }
if(leer>=190 && leer<195) {
*output++= y2a*10.0; leer++; *output++= y2b*10.0; leer++; *output++= vcondensador*10.0; leer++;
if(leer>=195) { buffull=1; output=out_buffer; } }
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A continuacin se genera la seal sinusoidal y se implementa un controlador de frecuencia que tiene como referencia una muestra de la tensin de la red. Las variables slider1 y slider2 se utilizan para modificar la amplitud y la fase de la seal sinusoidal. La variable slider3 se utiliza para ajustar el ngulo alfa ( ) de los conversores tipo H. Estas variables son controladas por el usuario en el PC y son transmitidas desde este, va un canal RTDX.
seno = sin(teta + slider2/100.0);
fase = ((((double)temp1*1.5)/(33000)))*seno;
y = 0.8541 * y_ant + 0.0730 * fase + 0.0730 * fase_ant;
fase_ant = fase; y_ant = y; y = y * (2*pi*25/2); z =y + 2*pi*50; teta = teta_ant + z * Ts; if(teta>= 2 * pi) { teta = teta -(2 * pi); } teta_ant = teta;
delta1 = -30*pi/180 + ((double)(slider3)/90.0*pi/2.0);
ma = slider1;
salidaA=127.0+ma*sin(teta+delta1); salidaB=127.0+ma*sin(teta-delta1); salidaC=127.0+ma*sin(teta-delta1); salidaD=127.0+ma*sin(teta+delta1);
*conversor1 = salidaA; *conversor2 = salidaB; *conversor3 = salidaC; *conversor4 = salidaD;
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Loadchange es una funcin peridica que est encargada de leer el canal RTDX control_channel obteniendo los valores que el usuario da al desfase, amplitud de la seal sinusoidal y del ngulo alfa ( ) mediante la interfaz grfica de usuario. Estos valores son asignados a las variables slider1, slider2 y slider3 que son utilizadas en la funcin dataIO().
Void loadchange() { Uns size = 3;
RTDX_read(&control_channel, inp, size*sizeof(sample));
slider1 = *inp++; slider2 = *inp++; slider3 = *inp; inp = in_buffer; }
La funcin Processing se ejecuta por medio de una interrupcin por software y bsicamente su tarea es transmitir al PC, a travs del canal RTDX D2A_channel, el buffer donde se guardaron los datos adquiridos por la interfaz anloga, de esta manera se puede monitorear el sistema desde el PC.
Int processing(Int *input, Int *output) { Int size = BUFSIZE; if(buffull !=0) {
RTDX_write(&D2A_channel, output, size*sizeof(sample)); buffull=0; leer=0;
return(TRUE);
74
6.4 Programa para la Interfaz entre el Sistema y el Operador.
Este programa esta implementado en Visual Basic 6.0, que utiliza una programacin del tipo grfica basada en el control de eventos. Este modo de programacin facilita el trabajo en aplicaciones desarrolladas en tiempo real. Los objetos utilizados en el programa son: un timer que genera eventos activados por tiempo, un botn que d la partida y parada al monitoreo, perillas de control para modificar variables usando el mouse o el teclado, displays de siete segmentos, indicadores anlogos y un grfico que muestran el valor de las variables monitoreadas. En la figura 6.6 se presenta la ventana de interfaz diseada para este sistema.
Figura 6.6. Ventana de interfaz diseada en Visual Basic 6.0
A continuacin se procede a listar el cdigo del programa entregando breves explicaciones sobre las tareas que ejecuta.
Se comie nza definiendo algunos cdigos que indican el estado del retorno de RTDX OLE API y las variables globales usadas en el programa.
Const SUCCESS = &H0 Const FAIL = &H80004005 Const ENoDataAvailable = &H8003001E
75

Const EEndOfLogFile = &H80030002
Const SAMPLE_SIZE = 195 Const Pi = 3.141592654
Const FORM_START_WIDTH = 9870 Const FORM_START_HEIGHT = 5475 Const TRANSMITTED_CHART_START_WIDTH = 8655 Const TRANSMITTED_CHART_START_HEIGHT = 2655 Const TRANSMITTED_CHART_START_LEFT = 0 Const TRANSMITTED_CHART_START_TOP = 2520 Const RECEIVED_CHART_START_WIDTH = 8655 Const RECEIVED_CHART_START_HEIGHT = 2655 Const RECEIVED_CHART_START_LEFT = 0 Const RECEIVED_CHART_START_TOP = 0
Const READ1_CHANNEL = "D2E_channel" Const READ_CHANNEL = "D2A_channel" Const START_CAPTION = "PARTIR" Const STOP_CAPTION = "PARAR" Dim rtdx As Object Dim dataI4(0 To 6) As Long Dim fromDSP As Object Dim toDSP As Object Dim status As Long
El procedimiento Test_ON abre y habilita un canal de lectura RTDX asignndolo a la variable objeto from_DSP, abre un canal de escritura RTDX asignndolo a la variable objeto rtdx, llama al procedimiento Clear_Charts, que limpia o inicializa los grficos, y habilita el procedimiento tmr_MethodDispatch_Timer.
Public Sub Test_ON()
Dim response As Integer
' Response variable for message box
Set fromDSP = CreateObject("RTDX") ' Create an instance of the RTDX ' ' Exported Interface for data reception (read)
76

On Error GoTo On_Error ' Test object instantiation
status = fromDSP.SetProcessor(BoardProc_frm.CurrentSelectedBoard, _ BoardProc_frm.CurrentSelectedProcessor) If status <> SUCCESS Then response = MsgBox("Error: SetProcessor failed ", vbCritical) Exit Sub End If
status = fromDSP.Open(READ_CHANNEL, "R") ' Open up the read channel If status <> SUCCESS Then ' verify that channel is opened
response = MsgBox("Error: Opening the channel " + _ READ_CHANNEL + " Failed", vbCritical) Exit Sub End If
status = fromDSP.EnableChannel(READ_CHANNEL) ' Enable read channel If status <> SUCCESS Then ' verify that channel is enabled
response = MsgBox("Error: Enabling the channel " + _ READ_CHANNEL + " Failed", vbCritical) Exit Sub End If
' Get application objects Set rtdx = CreateObject("RTDX")
' open target's input channel status = rtdx.Open("control_channel", "W") Select Case status Case Is = SUCCESS Case Is = FAIL MsgBox "Unable to open control_channel", vbCritical, "Error" Exit Sub Case Else MsgBox "Unknown return value from control_channel open", vbInformation Exit Sub End Select
77

Clear_Charts ' Clear charts cmd_Toggle.Caption = STOP_CAPTION ' Change command button caption control.Caption = CONTROL_START 'change command button caption control.BackColor = &HC000& control1.Caption = CONTROL1_START 'change command button caption control1.BackColor = &HC000& adquirir.Caption = ADQUIRIR_START 'change command button caption adquirir.BackColor = &HC000&
tmr_MethodDispatch.Enabled = True ' Enable timer method dispatch Exit Sub
On_Error: response = MsgBox("Error: Instantiation Failed", vbCritical)
End Sub
El procedimiento Test_OFF deshabilita el procedimiento tmr_MethodDispatch_Timer, deshabilita y cierra el canal de lectura RTDX liberando su referencia a la interfaz RTDX, y cierra el canal de escritura RTDX liberando su referencia a la interfaz RTDX.
Public Sub Test_OFF()
tmr_MethodDispatch.Enabled = False ' Disable timer method dispatch cmd_Toggle.Caption = START_CAPTION ' Change command button caption control.Caption = CONTROL_START control.BackColor = &HC000& control1.Caption = CONTROL1_START control1.BackColor = &HC000& adquirir.Caption = ADQUIRIR_START adquirir.BackColor = &HC000&
status = fromDSP.DisableChannel(READ_CHANNEL) ' Disable read channel If status <> SUCCESS Then ' verify that channel is disabled
response = MsgBox("Error: Disabling the channel " + _ READ_CHANNEL + " Failed", vbCritical) Exit Sub End If
78
status = fromDSP.Close ' Close the read channel Was the closing of the read channel successful? If (status <> SUCCESS) Then response = MsgBox("Error: Closing of the " + READ_CHANNEL + _ " channel failed", vbCritical) End If Set fromDSP = Nothing ' Release the reference to the RTDX Exported ' Interface
' close target's input channel status = rtdx.Close() Select Case status Case Is = SUCCESS Case Is = FAIL MsgBox "Unable to close control_channel", vbCritical, "Error" Case Else MsgBox "Unknown return value from control_channel close", vbInformation End Select
Set rtdx = Nothing
' kill RTDX OLE object
End Sub
El procedimiento Clear_Charts limpia el grfico.

Public Sub Clear_Charts()
Dim i As Integer ' index variable for loop
For i = 1 To (63) ReceivedSignal.Row = i ReceivedSignal.Data = 0 Next i For i = 1 To (63) TransmittedSignal.Row = i ' set focus to row number i TransmittedSignal.Data = 0 ' clear data at row
79

Next i
End Sub
La funcin Receive_Signal y Transmitted_Signal leen los canales de lecturas RTDX y distribuye los datos a los diversos objetos que presentan los valores de las variables monitoreadas, adems lee el valor de las variables manipuladas por las perillas de control de la interfaz grfica y las escribe en el canal de escritura RTDX.
Private Function Receive_Signal() As Long Dim parray1 As Variant ' pointer to SAFEARRAY Dim i As Long ' index variable for loop
Dim from_dsp As Variant Dim to_dsp As Variant Dim bufferstate As Long
'status = toDSP.ReadSAI4(parray) ' read data back from target status = fromDSP.ReadSAI4(parray1)
If (status = SUCCESS) Then ' Update "received signal chart"
iSevenSegmentAnalogX1.Value = parray1(192) / (10 * 100) '*100 iSevenSegmentAnalogX2.Value = parray1(193) / (10 * 100) '*100 iSevenSegmentAnalogX3.Value = parray1(194) / (10)
For i = (1) To (63) ReceivedSignal.Row = i ' set focus to row number i + 1 ReceivedSignal.Data = parray1(3 * i) / 1000 ' clear data at row
Next i
For i = (1) To (63) ReceivedSignal.Row = i ' set focus to row number i + 1 ReceivedSignal.Data = parray1(3 * i + 1) / 1000 ' clear data at row Next i
80
For i = (1) To (63) TransmittedSignal.Row = i 'set focus to row number i + 1 TransmittedSignal.Data = parray1(3 * i + 2) / 100 'clear data at row Next i
End If
ReceiveSignal = status ' return status
dataI4(0) = iKnobX1.Position dataI4(1) = iKnobX2.Position * 100 dataI4(2) = iKnobX3.Position + 30 status = rtdx.Write(CVar(dataI4), bufferstate)
End Function
El procedimiento Form_Load, configura el grfico para recibir 63 datos, configura el botn de partida y llama al procedimiento Clear_Charts.
Private Sub Form_Load() ' Set form location Left = (Screen.Width - Width) / 2 Top = (Screen.Height - Height) / 2
' Set the number of rows ReceivedSignal.RowCount = 63 TransmittedSignal.RowCount = 63 ' Set caption on toggle button cmd_Toggle.Caption = START_CAPTION
' Clear charts Clear_Charts
End Sub
81

El procedimiento Form_Unload llama al procedimiento Test_OFF en caso que el procedimiento tmr_MethodDispatch este habilitado y se produzca una descarga del formulario.
Private Sub Form_Unload(Cancel As Integer) If (tmr_MethodDispatch.Enabled = True) Then Test_OFF End If Unload BoardProc_frm End Sub
El procedimiento cmd_Toggle_Click() llama al procedimiento Test_ON al hacer un clic en el botn de partida, al volver hacer un clic sobre el botn llama al procedimiento Test_OFF.
Private Sub cmd_Toggle_Click() If (cmd_Toggle.Caption = START_CAPTION) Then BoardProc_frm.Show 1 Test_ON ' start test Else Test_OFF 'stop test End If End Sub
El procedimiento tmr_MethodDispatch_Timer llama peridicamente al procedimiento Receive_Signal, de esta manera se produce el intercambio de datos entre el PC y el DSP de forma continua.
Private Sub tmr_MethodDispatch_Timer() Dim func_status As Long Dim response As Integer Dim lBufferState As Long iSwitchLedX1.Active = True func_status = Receive_Signal Select Case (func_status) Case SUCCESS Case EEndOfLogFile response = MsgBox("End Of Log File has been reached", _
82

vbInformation) Test_OFF
Case ENoDataAvailable response = MsgBox("No data is currently available " + _ "Do you wish to continue program?", _ vbInformation + vbYesNo) If (response <> vbYes) Then Test_OFF End If Case FAIL response = MsgBox("Error: Signal not received from target, " + _ "Do you wish to continue?", _ vbCritical + vbYesNo) If (response <> vbYes) Then Test_OFF End If Case Else response = MsgBox("Error: Unexpected return from debugger, " + _ "Application is terminated", vbCritical) End Select End Sub
6.5 Procedimiento para poder Graficar dos Seales en un mismo Mdulo.
Para graficar las variables de corriente en fase y cuadratura (Id e Iq) as como la tensin DC (Vdc) se us el control OCX para graficar variables CHART. Este tipo de control est disponible casi en todo los paquetes de programacin con soporte grfico (Visula Basic, Visual C, etc). ste funciona en forma similar a la funcin de grfico de las planillas de clculo y pueden graficarse varias variables o series en forma simultnnea. En sta aplicacin se grafic en forma simultnea (en un mismo grfico) las componentes en fase y en cuadratura de la corriente. La tensin DC se grafica en forma separada. Para incluir dos series en un mismo grfico solo debe modificarse una de las propiedades del control CHART. La figura 6.7 ilustra este proceso, en el que se deber ir a la parte donde dice serie, y una vez all se seleccionar la casilla de dibujar en segundo eje.
83
Figura 6.7. Graficar dos figuras en un mismo grfico.
Los datos de tensin y corriente en fase y en cuadratura son almacenados en un buffer en el programa del DSP y son trasmitidos al PC via RTDX. En el PC se reciben leyendo el canal RTDX y deben ser distribuidos a cada uno de estos grficos. Por simplicidad, los datos fueron almacenados en forma intercalada, es decir Id, Iq y Vdc, luego Id, Iq, y as sucesivamente. De esta forma los datos se almacenan en forma similar a una matriz de 63 filas y tres columnas.
En el mdulo de Received_signal los datos del canal de recepcin RTX son asignados de acuerdo a la serie '3i+k', donde 'k' es un ndice (0,1,2) que representa la variable o canal monitoreado (Id, Iq o Vdc) e 'i' representa el orden de la muestra, en este caso de 1 a 63.
For i = (1) To (63) ReceivedSignal.Row = i ' set focus to row number i + 1 ReceivedSignal.Data = parray1(3 * i) / 1000 ' clear data at row
Next i
For i = (1) To (63) ReceivedSignal.Row = i ' set focus to row number i + 1 ReceivedSignal.Data = parray1(3 * i + 1) / 1000 ' clear data at row Next i
For i = (1) To (63) TransmittedSignal.Row = i 'set focus to row number i + 1
84

TransmittedSignal.Data = parray1(3 * i + 2) / 100 'clear data at row Next i
85
CAPITULO VII RESULTADOS EXPERIMENTALES
RESULTADOS EXPERIMENTALES
En este captulo se presentan una serie de resultados de la operacin del conversor AC/AC en estado permanente. En particular, se verifica la operacin de cada conversor tipo H, se verifica la capacidad del conversor AC/AC para transferir potencia activa o de intercambiar potencia activa con la red, y finalmente se ilustra la utilizacin de este conversor como compensador serie. Los datos presentados en este captulo fueron capturados en un osciloscopio digital para su posterior presentacin y anlisis.
7.1 Operacin en modo Inductivo y Capacitivo del Conversor tipo H.
Para verificar el funcionamiento de los conversores tipo H que conforman el puente, inicialmente se realizaron pruebas tanto en el modo inductivo como capacitivo. En esta seccin se presentan algunos de los resultados obtenidos de estas pruebas. Por simplicidad, el indice de modulacin del conversor se mantiene constante e igual a la unidad.
Las figuras 7.1 y 7.2 muestran la tensin y corriente del conversor tanto para operacin en el modo capacitivo (figura 7.1) como inductivo (figura 7.2).
TT
1> 2>
T
1>
1) Ch 1: 20 Volt 2.5 ms 2) Ch 2: 200 mVolt 2.5 ms
Figura 7.1 Tensin y corriente en el conversor (Capacitiva). Escalas: 20 V/div y 2 A/div.
CAPITULO VII RESULTADOS EXPERIMENTALES.
1> 1> 2>
TT
Figura 7.2 Tensin de fase y corriente de red is (inductiva). Escalas: 20 V/div y 2 A/div. De las figuras anteriores se observa claramente que la tensin y corriente estn en cuadratura de fase, con la corriente adelantando 90 a la tensin en el caso capacitivo y viceversa en el caso inductivo. En las figuras 7.3 y 7.4 se muestran la tensin y la corriente en el capacitor DC para el caso de las figuras 7.1 y 7.2, respectivamente. Se puede apreciar que la corriente a travs del capacitor es una versin troceada de la corriente de lnea, practicamente simtrica y de valor medio cero (intervalo de corriente positiva similar al negativo). Se observa adems una baja componente de ripple en la tensin DC debido a la alta capacitancia utilizada. En relacin a las formas de ondas de tensin, debe recordarse que como se mantiene en ndice de modulacin constante, la tensin DC varia con las condiciones de operacin. As para operacin en el modo inductivo se tiene una tensin DC considerablemente menor que en el modo capacitivo (aprox. 18 V para el caso inductivo contra 46 V para el caso capacitivo). El conversor absorbe reactivos (modo inductivo) si la tensin del conversor es menor que la tensin de red, mientras que suministra reactivos (caso capacitivo) para la condicin opuesta, es decir cuando la tensin del conversor es mayor que la tensin de red. Esto hace que las tensiones del conversor, y por lo tanto la tensin DC, en el modo capacitivo e inductivo difieran considerablemente.
86
T 1> 2> TT
1>
Figura 7.3. Tensin del condensador Inductivo). Escalas: 20 V/div y 2 A/div.
v c, y corriente por el condensador ic (Modo
1> 2>
1>
TT
1) Ch 1: 20 Volt 2.5 ms 2) Ch 2: 200 mVolt 2.5 ms T

Figura 7.4. Tensin del condensador v c , y corriente por el condensador ic (Modo
Capacitivo). Escalas: 20 V/div y 2 A/div.
87
7.2 Conversor AC/AC
Como se mencion anteriormente el principal objetivo de este trabajo es demostrar la operacin bsica del conversor AC/AC. Por lo tanto se utiliz solo un conversor tipo H por rama del puente AC/AC. Los resultados mostrados aqu ilustran la capacidad del conversor para intercambiar potencia activa con la red. En este caso especfico se alimenta una carga R-L desde la red.
La Figura 7.5 muestra la tensin y corriente en la entrada del conversor AC/AC y a la salida de ste para una condicin de operacin Vo = Vs 45 . Como se puede apreciar claramente de esta figura la tensin y corriente no estn en cuadratura, demostrando que existe una componente de potencia activa importante. La corriente de lnea adelanta en un pequeo ngulo a la tensin de lnea. La forma de onda de la tensin de salida es de tipo PWM y como se esperaba adelanta en 45 a la tensin de la red. La corriente en la carga tiene un pequeo desfase respecto a esta tensin como se espera de la caracterstica inductiva de la carga.
Las figuras 7.6 y 7.7 muestran las tensiones y corrientes en el lado AC de cada conversor tipo H. Los resultados han sido agrupados de a pares para apreciar mas claramente las relaciones de magnitud y fase de las tensiones. Se observa que las tensiones de los conversores MLC 1 y MLC3 (V1 y V3 ) estn prcticamente en cuadratura con las tensiones de sus conversores complementarios, MLC 2 y MLC4 respectivamente, de cada rama del conversor. Tambin se aprecia que las tensiones V1 y V3 estn en cuadratura ya que =90 (mxima amplitud de la tensin de salida). Como se ve de estas figuras, la corriente a travs de cada conversor adelanta o bien atrasa a su respectiva tensin en 90 , confirmando que ninguno de los conversores est transfiriendo potencia activa desde o hacia su enlace DC. Por lo tanto estos resultados confirman la habilidad del arreglo tipo puente para intercambiar potencia activa con la red sin que sta circule a travs de los conversores que constituyen el puente, manteniendo la restriccin de operacin de estos ya sea en el modo inductivo o capacitivo.
88
3> 4
2 1> >
1) Ch 1: 2 Volt 2.5 ms 2) Ch 2: 500 mVolt 2.5 ms 3) Ref A: 2 Volt 2.5 ms 4) Ref B: 500 mVolt 2.5 ms
Figura 7.5 Tensiones y corrientes en entrada (superior) y salida (inferior) del conversor AC/AC. Escalas: 20 V/div y 5 A/div.
3> 4
1> 2
1) Ch 1: 2 Volt 2.5 ms 2) Ch 2: 500 mVolt 2.5 ms 3) Ref A: 2 Volt 2.5 ms 4) Ref B: 500 mVolt 2.5 ms
Figura 7.6 Tensiones y corrientes en MLC 2 (superior) y MLC 1 (inferior). Escalas: 20 V/div y 5 A/div.
89
3> 4
1) Ch 1: 2) Ch 2: 3) Ref A: 4) Ref B:
2 Volt 2.5 ms 500 mVolt 2.5 ms 2 Volt 2.5 ms 500 mVolt 2.5 ms
1> 2
Figura 7.7 Tensiones y corrientes en MLC 4 (superior) y MLC 3 (inferior). Escalas: 20 V/div y 5 A/div.
Llama la atencin que la corriente en los conversores MLC 1 y MLC 2 sean muy pequeas. Esto se debe a que el ngulo entre tensin y corriente de carga coincide con el ngulo de la tensin de salida. De acuerdo a las ecuaciones (2.3) y (2.4), para esta condicin la corriente a travs de estos conversores se anula. Para contrastar esta situacin, la figura 7.8 muestra las tensiones y corrientes de los conversores en una pierna del puente para un ngulo =90 , aprecindose claramente que circula corriente a travs de ambos conversores.
90
4 3> >
2 1>
1) Ch 1:
20 Volt 2.5 ms
Figura 7.8 Tensiones y corrientes en MLC 2 (superior) y MLC 1 (inferior) para =90 . Escalas: 20 V/div y 5 A/div.
7.3 Conversor Serie
En esta seccin se ilustra la operacin del puente AC/AC como compensador serie en una lnea. La figura 7.9 muestra un diagrama simplificado del sistema experimental usado para este propsito. La impedancia de la lnea es simulada por una reactancia mientras que la diferencia de tensin entre los extremos de la lnea es simulada por un transformador. Esta prueba tiene como propsito verificar la capacidad del conversor para producir una tensin variable tanto en magnitud como ngulo independiente de la corriente que circula a travs de l. Tambin es til para verificar la capacidad de compensacin del conversor. Se inyectar una tensin de magnitud constante y se variar el ngulo desde 0 a 360 .
91
Sending-end
Receiving-end
Series Injection Transformer
Series Converter
AC-AC
Figura 7.9 Diagrama unilineal del sistema experimental para pruebas de compensacin serie.
Antes de presentar los resultados se analizar brevemente el efecto de la tensin de compensacin serie sobre la corriente y potencia en la lnea. La figura 7.10 muestra un circuito equivalente simplificado del sistema de la figura 7.9.
Vser
jX
+
Is
+
Ir
Vs
Vs
-
Vr
Figura. 7.10 Circuito equivalente del sistema experimental para compensacin serie.
Para este anlisis se asume que la tensin del extremo transmisin, Vs, es la referencia de fase. El ngulo de la tensin del conversor, , se mide respecto a esta tensin. Las corrientes se descomponen en su parte real e imaginaria y corresponden a las componentes en fase y cuadratura con la tensin Vs. Estas se denominan Id e Iq, respectivamente. Las potencias activa y reactiva medidas en el extremo transmisor son entonces proporcionales a estas componentes. Ps = Vs I d
(7.1)
92
Qs = Vs I q
(7.2)
Del circuito equivalente se desprende que la corriente a travs de la lnea est dada por:
I=
(Vs Vr + Vser )
jX
(7.3)
Esta se puede descomponer en dos trminos, uno debido a la diferencia de tensin entre el extremo de transmisin y recepcin, V sr , y otro debido a la tensin de compensacin V ser. La primera es la componente sin compensacin o del sistema uncompensado, Io , y la segunda, Iser, es la debido al compensador serie. I = I 0 + I ser
(7.4)
I0 =
(Vs Vr ) = Vsr
jX
jX
(7.5)
La tensin Vsr es inyectada por el transformador y est en cuadratura de fase respecto a Vs, luego:
I do =
Vsr X
(7.6) (7.7)
I qo = 0
La componente debido a la compensacin serie depende de la magnitud y ngulo de la tensin serie. Las componentes d y q de esta corriente varan en forma senoidal y cosenoidal con el ngulo de la tensin serie.
I ser = I dser = I qser =
Vser jX Vser sin X Vser cos X
(7.8) (7.9) (7.10)
93
Un grfico de I d versus Iq, o equivalente de la potencia reactiva Qs versus la potencia activa Ps en la lnea, describira un circulo centrado en las componentes uncompensadas.
Las figuras 7.11 y 7.12 muestran los resultados de la inyeccin de tensin serie. Como se puede observar las componentes de corriente d y q varan aproximadamente en forma sinusoidal y el lugar geomtrico de ellas se aproxima bastante bien a un circulo. Las desviaciones respecto a las formas de las curvas tericas se debe principalmente a las prdidas en los dispositivos semiconductores. Estos resultados confirman la capacidad del conversor AC-AC propuesto para operar como compensador serie y controlar tanto la potencia activa como reactiva en la lnea. En principio, es posible establecer cualquier punto de operacin (I d, Iq ), y por lo tanto (Ps,Qs), que est dentro del circulo de operacin mostrado en la Fig. 7.12.
5 o Id Experimental _ Id Terico 4
Id [A]
3
* Iq Experimental _ Iq Terico
Iq [A]
0
-1 -200
-150
-100
-50
50
100
150
200
[ ]
Figura 7.11 Corrientes activa y reactiva en la lnea en funcin del ngulo de la tensin serie. La amplitud de la tensin serie se mantiene constante.
94
Iq [A]
0.8 0.6 0.4 0.2 0 -0.2 -0.4 -0.6 -0.8 -1 2.5
* Experimental _ Terico
3.5
4.5
Id [A]
Figura 7.12 Lugar geomtrico de las corrientes activa y reactiva.
95
CAPITULO VIII CONCLUSIONES
CAPITULO VIII CONCLUSIONES.

8.1 Conclusiones.
Se implement un sistema experimental para controlar mltiples conversores PWM alrededor de un sistema de desarrollo de DSP de altas prestaciones y bajo costo. En particular se implement una unidad de generacin de PWM para seis conversores tipo H y una unidad de adquisicin de datos. La buena operacin del sistema y la flexibilidad de esta qued demostrada mediante la implementacin de un novedoso conversor AC-AC.
La amplia variedad de elementos digitales disponibles, en conjunto con su relativa sencillez de programacin, hace del FPGA una gran herramienta de diseo e implementacin de circuitos digitales. Al implementar el generador de PWM multinivel en el FPGA, se obtuvo un sinnmero de ventajas, no slo por la flexibilidad del diseo, sino tambin por permitir la implementacin de unidades que van asociadas con el PWM, tales como blanking time, proteccin y sincronizacin.
El sistema de desarrollo TMS320C6711 DSK, demostr ser una excelente alternativa para implementar sistemas que permitan controlar mltiples conversores PWM. Posee un muy buen soporte de software, que no slo facilita la utilizacin del DSP, sino tambin la comunicacin desde y hacia un PC, lo cual permite controlar y monitorear el sistema experimental mediante aplicaciones desarrolladas en Visual Basic.
La no disponibilidad de interface anloga multicanal del sistema DSK limita su utilizacin en aplicaciones como las de control de conversores. La implementacin de una unidad AD para este proceder no es sencilla, requiriendo de etapas de acondicionamiento de seales, conversin ADC e interfaz a un DSP a travs de un bus de alta velocidad y de alta capacidad de integracin. Esto puede superarse utilizando un circuito integrado que incluya varias funciones de sistemas de adquicin de datos como multiplexado, sampling and hold, conversion AD y una interfaz sencilla a los sistemas de microprocesadores. El conversor serial utilizado incluye muchas de estas funciones y es de fcil interconexin a los DSP de Texas Instruments por lo que constituye una sencilla solucin para proporcionar de interfaz anloga al sistema DSK 6711. Aunque el desempeo de esta tarjeta es bueno, su velocidad es todava insuficiente para este tipo de aplicaciones.
En relacin a las pruebas realizadas para verificar la operacin del nuevo conversor ACAC, los resultados experimentales demuestran que es posible implementar conversores que intercambian potencia con la red sin necesidad de recurrir a configuraciones back-to-back. Este
97
CAPITULO VIII CONCLUSIONES.

principio tiene importantes implicaciones para la implementacin de controladores FACTS, los cuales por su alta potencia requieren configuraciones especiales de conversores.
Los buenos resultados obtenidos en las pruebas de compensacin serie sugieren que el conversor tipo cadena tiene un enorme potencial para constituirse en el elemento standard para aplicaciones FACTS. Esto incluye no solo compensadores de reactivos, sino que controladores que por su mayor flexibilidad de control requieren intercambiar potencia activa con la lnea.
98
REFERENCIAS BIBLIOGRAFICAS.
[1] Tesis de Sergio Oyarzo, Simulacin de Estrategias de Control SSSC En PScad, Universidad de Magallanes 2003.
[2] Tesis Carlos Vidal, Implementacin y Control de un STATCOM de tres Niveles tipo NPC, Universidad de Magallanes 2002.
[3] PESC 2003
[4] EPE 2003
[5] Tesis Mauricio Vsquez, Implementacin de Unidad de Generacin de pulsos PWM para Conversores Multinivel, Universidad de Magallanes 2003.
[6] Tesis Luis Reyes, Balance de Conversores Multinivel tipo Cascada , Universidad de Magallanes 2003.
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UNIVERSIDAD DE MAGALLANES FACULTAD DE INGENIERA DEPARTAMENTO DE ELECTRICIDAD PUNTA ARENAS

ORLANDO FABIAN GUTIRREZ DAZ - 2004 -

UNIVERSIDAD DE MAGALLANES FACULTAD DE INGENIERA DEPARTAMENTO DE ELECTRICIDAD PUNTA ARENAS

ORLANDO FABIAN GUTIRREZ DAZ - 2004 -

CAPITULO VIII Conclusiones. -8.1 Conclusiones.. 97

Referencias Bibliogrficas. Referencias.. 99

1.2 Conversores de alta potencia

1.3 Conversor multinivel tipo cascada

1.4 Conversor AC-AC sin enlace DC intermedio

Figura 1.6 Conversor AC-AC sin enlace DC intermedio.

1.5 Contexto de la memoria

1.6 Organizacion de la memoria

CAPITULO II PRINCIPIO DE OPERACION DEL CONVERSOR AC-AC

CAPITULO II PRINCIPIO DE OPERACION DEL CONVERSOR AC-AC

2.1 Principio de operacin

Figura 2.1 Seccin del conversor AC/AC tipo puente.

CAPITULO II PRINCIPIO DE OPERACION DEL CONVERSOR AC-AC

Figura 2.2 Equivalente en base a impedancias reactivas.

CAPITULO II PRINCIPIO DE OPERACION DEL CONVERSOR AC-AC

Figura 2.3 Equivalente en base a fuentes de tensin.

V2 = Vs2 + V12 2 Vs V1 cos 1

CAPITULO II PRINCIPIO DE OPERACION DEL CONVERSOR AC-AC

CAPITULO II PRINCIPIO DE OPERACION DEL CONVERSOR AC-AC

cos ( 2 o ) Io sin (1 2 ) cos ( 1 o ) Io sin (1 2 )

2.2 Conversor AC-AC en configuracin puente completo.

CAPITULO II PRINCIPIO DE OPERACION DEL CONVERSOR AC-AC

Figura 2.6 Conversor AC-AC propuesto.

CAPITULO II PRINCIPIO DE OPERACION DEL CONVERSOR AC-AC

2.3 Estrategia de control de la tensin de salida del conversor AC-AC

CAPITULO II PRINCIPIO DE OPERACION DEL CONVERSOR AC-AC

Figura 2.7 Diagrama fasorial de las tensiones para el caso Vo = Vs 45.

CAPITULO III TARJETA DE INTERFAZ DE ADQUISICION DE DATOS

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Figura 3.1 Diagrama general de la tarjeta de adquisicin de datos.

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3.1 Elementos que Componen el Proceso de Adquisicin de Datos.

Figura 3.2 Detalle de organizacin de la tarjeta de adquisicin de datos.

3.2 Circuito Acondicionador de Seales.

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Figura 3.3. Circuito acondicionador de seales.

3.3 Conversor Anlogo Digital TLC 2543.

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Tabla 3.1 Principales caractersticas del Conversor TLC2543.

Figura 3.4 Diagrama de pines del conversor TLC 2543.

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Figura 3.5 Diagrama en bloques del conversor TLC 2543.

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Figura 3.7 Registro de control del conversor.

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Dato de configuracin desde el DSP :

3.4 PLD XC9536

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Figura 3.8 PLD9536PC44C.

Tabla 3.2. Funciones de los pines del PLD.

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3.5 Diseo de la Interfaz con el PLD.

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Figura 3.9. Diagrama en bloques de la interfaz implementada.

: Entrada de datos seriales, lee la informacin.

CLKR: Reloj de recepcin (lectura).

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Figura 3.10. Diagramas de tiempos de seales de recepcin serial del DSP.

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