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Sistemas de Numeracin. Sistema binario.
Csar Snchez Norato
CAPTULO I
Sistemas de numeracin. Sistema binario.
I.1. INTRODUCCIN.
A medida que, en la antigedad, avanzaba la Civilizacin, el Hombre tuvo necesidad de contar
los objetos y las cosas. Tuvo, por tanto, la necesidad de intuir o inventar un sistema de numeracin.
Como el hombre posee diez dedos en las manos, le result prctico el hacer uso de ellos para contar. Naca
as el sistema de numeracin decimal o de base "diez", que se ha desarrollado y perfeccionado a lo largo
de los siglos. Habremos observado cmo an hoy los nios pequeos (y no tan pequeos!. Quin de
nosotros no lo ha hecho alguna vez?) se sirven de los dedos de las manos para contar.
Posteriormente le surgi la necesidad, tambin, de realizar elementales operaciones aritmticas, como
sumar, restar, dividir, etc, para el intercambio, compra-venta, reparto, de estos objetos. Nacan as las
"elementales operaciones aritmticas".
El sistema desarrollado recibi el nombre de DECIMAL o DENARIO por ser diez los dedos de las
manos del hombre. Parece ser que deriva del que utilizaban los habitantes de la India Septentrional unos
300 aos antes de Cristo.
Anterior a este sistema hubo otros sistemas de numeracin; entre ellos el utilizado por los Chinos, por los
Egipcios, por Romanos, etc.
Una caracterstica muy importante, acaso la que ms, del sistema hind era que posea un smbolo para
representar el "cero" o ausencia de elementos.
El sistema decimal o de base diez est formado por diez smbolos o nmeros llamados dgitos (dedos) y
que son, como todos sabemos, 0, 1, 2, 3, 4, 5, 6, 7, 8, y 9. El siguiente nmero es el nmero diez (10) que
es el que da el nombre a la base. La base de cualquier sistema tambin se llama "rdix".
El sistema decimal tiene un valor de posicin caracterstico, y cada uno de los diez dgitos tiene un "peso"
o "significacin" que depende de la posicin en que se encuentre. As, si observamos el nmero 365, el
nmero 5 nos indica las unidades, el 6 las decenas y el 3 las centenas. Es decir, que el nmero 365
representa 5 . 100 + 6 . 101 + 3 . 102 unidades; o lo que es lo mismo, equivale a sumar 5 + 60 + 300;
lo que da 365 unidades.
Obsrvese que esto es lo que conocemos como valor relativo de un nmero, que depende de la
"posicin" o el lugar que ocupa.
I.2. CONTEO EN EL SISTEMA DECIMAL.

Si tratamos de contar una cantidad de objetos o elementos, es como si a cada uno de ellos le
asignramos un nmero, un lugar, o una posicin. Tendramos as la serie natural de los nmeros del
sistema decimal, que sera esta: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9. Al llegar al elemento 9 ya no hay dgitos para
representar los dems. Entonces se recurre a combinar el 1 con todos los ellos, obteniendo el 10, 11,
Csar Snchez Norato. Sistemas de numeracin. Sistema binario
12,...19. Pero como el 1 ya no se puede combinar con ms, se pasa a combinar el 2 con todos ellos. As
obtenemos el 21, 22,...29. Lo mismo se hara con los dems hasta llegar al 99, con lo que se terminaran
las combinaciones o nmeros de dos cifras procediendo a continuacin a formar los grupos de tres cifras,
los cuales comienzan por el 100 y terminan en el 999. Despus vendran los de cuatro, los de cinco, y as
sucesivamente.
Nota: Los smbolos utilizados, extendidos universalmente, son los nmeros arbigos.
I.3. SISTEMAS DE NUMERACIN.

A medida que el hombre fue profundizando en los estudios sobre el sistema decimal observ que,
con otra cantidad de elementos distinta a "diez", tambin se podan confeccionar otros sistemas de
numeracin y que todos seguan las "reglas generales" del sistema decimal.
Como el sistema decimal slo tiene diez dgitos, los otros sistemas surgidos los podemos clasificar en
SISTEMAS NUMRICOS, aquellos cuya base es inferior a 10 y en SISTEMAS ALFANUMRICOS,
los de base superior a diez. Dentro de los primeros tenemos los sistemas de base 2 o binario, de base 3,
de base 4, de base 5, de base 6, de base 7, de base 8 u octal, de base 9 y de base 10.
Teniendo en cuenta que el nmero mayor que puede tener una base es inferior en una unidad al nmero
de la base, tendremos que el sistema de base 2 solo tendr como nmeros el uno y el cero. (Cada uno de
estos nmeros -el 1 y/o el 0- se llama bit; del ingls Binary digit = dgito binario).
En base tres habr el 0, el 1 y el 2. En base cuatro habr el 0, el 1, el 2 y el 3.
En base cinco habr el 0, el 1, el 2, el 3 y el 4. Etctera.
En los segundos o alfanumricos se utilizan nmeros y letras. As un sistema de base doce, tendr los
siguientes elementos: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A y B.
Un sistema alfanumrico muy empleados en el campo de los ordenadores, es el HEXADECIMAL o de
base 16, cuyos 16 elementos son: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E y F.
I.4. CONTEO EN ALGUNOS SISTEMAS DE NUMERACIN.

Veamos los primeros nmeros de algunos de los sistemas de numeracin.
Sea que queremos contar en el sistema de base 7. La serie natural sera:
0, 1, 2, 3, 4, 5, 6, 10, 11, 12, 13, 14, 15, 16, 20... 26, 30... 66, 100, 101...106, 110... 666, 1000...
Sea ahora en el sistema de base 4. La serie natural sera la siguiente:
0, 1, 2, 3, 10, 11, 12, 13, 20, 21, 22, 23, 30... 33, 100, 101, 102, 103, 110... 333, 1000... 3333, 10000...
Sea esta vez en el sistema binario o de base dos. La serie sera:
0, 1, 10, 11, 100, 101, 110, 111, 1000, 1001, 1010, 1011, 1100, 1101, 1110, 1111, 10000, 10001...
Sea, por ltimo, en un sistema alfanumrico, por ejemplo en el hexadecimal. Tendramos:
0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F, 10, 11, 12... 1F, 20... 2F... 9F, A0, A1... AF...FF, 100...
Sistemas de Numeracin. Sistema binario. Csar Snchez Norato
I.5. EQUIVALENCIAS EN ALGUNOS SISTEMAS

Base
E Q U I V A L E N C I A S
10
1 10 11 100 101 110
0 1
10
11
12
13
20
21
22
23
30
0 1
10
11
12
13
14
0 1
10
11
12
16
7
111
10
1000 1001 1010
11
12
13
14
15
16
17
1110
1111
10000
10001
31
32
33
100
101
15
16
20
21
22
23
13
14
15
16
17
20
21
10
11
1011 1100 1101
I.6. DESCOMPOSICIN POLINMICA DE UN NMERO CUALQUIERA.

En todos los sistemas de numeracin se cumple la siguiente ecuacin general, llamada tambin
expresin polinmica o factorial:
N = an A bn + an-1 A bn-1 + an-2 A bn-2 + ... + a0 A b0 + a-1 A b-1 + a-2 A b-2 + ... + a-q A b-q
donde N es el nmero en cuestin

b es la base del sistema de numeracin
a es el nmero perteneciente al sistema
n, q son los lugares que ocupan los nmeros en el sistema.
Nota: Los subndices y exponentes positivos indican nmeros enteros; en cambio los negativos
representan las cantidades o nmeros fraccionarios.
Veamos algunos ejemplos de descomposicin o expresin polinmica.
*
Sistema decimal.- Sea el nmero 2345,76

2345,76 = 2 x 103 + 3 x 102 + 4 x 101 + 5 x 100 + 7 x 10-1 + 6 x 10-2
Sistema hexadecimal.- Sea el nmero A41F,D2 en base 16

A41F,D2 = A x 163 + 4 x 162 + 1 x 161 + F x 160 + D x 16-1 + 2 x 16-2
Sistema octal (base 8).- Sea el nmero 7.245,31

7.245,31 = 7 x 83 + 2 x 82 + 4 x 81 + 5 x 80 + 3 x 8-1 + 1 x 8-2
Sistema base 4.- Sea el nmero 123,02.

123,02 = 1 x 42 + 2 x 41 + 3 x 40 + 0 x 4-1 + 2 x 4-2
Sistema base dos (binario).- Sea el nmero 10110,11

10110,11 = 1 x 24 + 0 x 23 + 1 x 22 + 1 x 21 + 0 x 20 + 1 x 2-1 + 1 x 2-2
I.7. SISTEMA BINARIO O DE BASE DOS.

Basndose en los estudios y las Leyes del ya perfeccionado sistema decimal, y de otros sistemas,
Leibnitz, en el siglo XVII, introduce el sistema binario o de base dos que slo utiliza dos tipos de smbolos
-el cero y el uno-; y aunque desarrolla, segn parece, algunas elementalidades con este sistema, es el matemtico ingls George Boole quien en el ao 1.847 desarrolla el lgebra binaria que lleva su nombre
"ALGEBRA DE BOOLE".
Pero es en 1.938 cuando Claude Shannon adapta el lgebra de Boole al estudio de rels. Con la aparicin
de los transistores en 1.948 (W.H. Brattain y J. Bardeen, en EE UU) y el desarrollo de la lgica integrada,
es cuando el Algebra de Boole adquiere toda su importancia gracias a la Informtica, al comparar la
dualidad entre los dos elementos o bits -0 y 1- del sistema binario a otras dualidades tcnicas como
encendido-apagado de una lmpara; abierto-cerrado de un interruptor; si-no tensin o corriente de un
circuito; conduccin-no conduccin de una vlvula o transistor, etc, etc.
Posteriormente han contribuido a "perfeccionar" el Algebra de Boole matemticos como Karnaugh, De
Morgan, etc.
Con los dos bits se puede escribir una serie, contar, y realizar las operaciones elementales de la Aritmtica.
Pero basndose en otras propiedades o leyes se pueden realizar todo tipo de operaciones.
A un conjunto de 4 bits se llama "nibble".
A un conjunto de 8 bits se llama "byte u octeto".
Un Kbit es igual a 2 10 = 1.024 bits.
Un Kbyte es igual a 1.024 bytes = 1.024 x 8 = 8.192 bits.
I.8. LOS NMEROS BINARIOS NEGATIVOS.

As como a los nmeros decimales negativos se le antepone el signo menos ( B ), los nmeros
negativos en binario no llevan ese signo.
Sin embargo, se pueden distinguir los positivos de los negativos mediante el primer bit de la izquierda,
llamado bit de signo. Si este bit es un "cero" significa que el nmero es positivo. Para los nmeros
negativos dicho bit vale "uno".
No obstante, los nmeros negativos binarios se pueden representar de tres formas distintas:
1
2
3
En la forma descrita (bit de signo y magnitud verdadera); ejemplo: 1 10110 = -22.

En notacin de complemento a 1; ejemplo: 1 01001.
En notacin de complemento a 2; ejemplo: 1 01010.
Observacin:
A veces se separa el bit de signo de la magnitud verdadera por medio de una coma.
En los ejemplos anteriores sera:
- para el primer caso 1,10110
- para el segundo caso 1,01001
- para el tercer caso
1,01010
Nota:
Si con 8 bits se pueden representar 28 = 256 nmeros, utilizando el bit de signo se pueden
representar el mismo nmero de ellos, slo que sern 128 positivos y otros tantos negativos. Es
decir desde el -127 (1 1111111) hasta el +127 (0 1111111).
I.9. CONVERSIN DE UN NMERO DE BASE DIEZ A BASE DOS.

Para convertir (o pasar) un nmero dado en base 10 a base 2, se pueden plantear tres casos:
Primero: El nmero decimal es solamente un nmero entero.
En este caso, el equivalente en binario se obtiene
dividiendo el nmero sucesivamente por 2. El ltimo
cociente obtenido ser el bit de la izquierda; esto es: el
bit de mayor peso, o bit ms significativo, BMS, (MSB
Most Significant Bit, en ingls). El primer resto (de la
primera divisin) ser el bit de la derecha; o sea: el bit
de menor peso, o bit menos significativo, bms, (LSB
Least Significant Bit, en ingls). Los distintos restos,
en orden inverso a su obtencin, completarn el
nmero en binario.
Vemoslo mediante un ejemplo. Sea pasar el nmero
10, dado en base 10, a binario (base 2).
En la figura I.1 se muestra el algoritmo y el resultado.
10 : 2 = 5
resto = 0
5 : 2 = 2 resto = 1
2 : 2 = 1 resto = 0
1 : 2 = 0 resto = 1
Por tanto el nmero 10 en base 10 es igual a
02
Figura I.1
Nota:
Realizada la operacin de esta forma, la divisin se termina cuando el resto valga 1.
De otra manera: 10 | 2
0 5 |2
1 2
0
de donde 10 10 = 1010 2
|2
1
0,375 x 2 = 0,75
0,75 x 2 = 1,50
Segundo: El nmero en base 10 es solamente un nmero

decimal. Sea el nmero 0,375 en base 10.
En la figura I.2 se puede ver el algoritmo
utilizado y el resultado.
Por tanto el nmero 0,37510 equivale a .0 1 12
0,50 x 2 = 1,00
Luego , 0,375
10
equivale a
.0
Figura I.2
Nota: Para el paso de los nmeros decimales en base 10 al sistema binario, la multiplicacin termina
cuando el producto es igual a 1,00.
Tercero: El nmero en base diez tiene parte entera y

parte decimal.
5 : 2 = 2 --> resto = 1
2 : 2 = 1 --> resto = 0
1 : 2 = 0 --> resto = 1
1 0 1.1 0 1
Sea el nmero 5,625 en base 10.
0,625 x 2 = 1,25
En la figura I.3 se muestra el algoritmo

utilizado as como el resultado de la operacin.
0,25 x 2 = 0,50
Por tanto el nmero 5,625 10 = 101.10
0,50 x 2 = 1,00
Figura I.3
I.10. CONVERSIN DE BINARIO A DECIMAL.

Para convertir un nmero del sistema binario al sistema decimal, hay que proceder por la
descomposicin polinmica.
Ejemplo: Sea pasar el nmero 10111.011 dado en base dos a base diez.
10111.011 2 = 1 x 24 + 0 x 23 + 1 x 22 + 1 x 21 + 1 x 20 + 0 x 2-1 + 1 x 2-2 + 1 x 2-3
10111.011 2 = 16 + 4 + 2 + 1 + 0,25 + 0,125 = 23,375 10
I.11. CONVERSIN DE UN SISTEMA A OTRO (ambos distintos del decimal).

Para convertir o pasar un nmero de un sistema o base cualquiera, distinta de diez, a otro sistema
o base cualquiera, tambin distinta de diez, hay que realizar los dos pasos siguientes:
1.-
Pasar de la base dada a base diez (por descomposicin polinmica) y,
2.-
Pasar el nmero obtenido en base diez a la nueva base deseada (por medio de divisiones
repetidas).
Veamos un par de ejemplos:
a)
Sea el nmero 124, dado en base 5, que se quiere pasar a base 8.

1.-
Se pasa el nmero a base diez: 124 5 = 1 x 5 2 + 2 x 5 1 + 4 x 5 0 = 39 10
2.-
Se pasa el nmero 39 de base diez a base 8 (dividiendo)

39
7
Por tanto 124 5 = 47 8
b)
Sea que se quiere pasar el nmero 716 9 a base 4.
1.-
Se pasa el 716 a base diez.
2.-
Se pasa el 582 10 a base 4.
716 9 = 7 x 9 2 + 1 x 9 1 + 6 x 90 = 582 10
582
18
22
2
luego tenemos que 716 9 = 21012 4
|4
145 |4
25
36
1
0
|4
9
|4
1
|8
4
EJERCICIOS DE APLICACIN.
I.1
Cuntos y cules son los distintos signos de un sistema de numeracin de base 7?.
I.2
Escribe los 12 primeros nmeros de un sistema de base 8.
I.3
I.4
I.5
Cuenta los 25 primeros alumnos de la clase en base 12.
I.6
Cuenta los 25 primeros alumnos de la clase en base 20.
I.7
Cul es tu nmero de lista en base 5?.
I.8
Efecta la descomposicin polinmica o factorial del nmero 1.234,56 10
I.9
Efecta la descomposicin polinmica del nmero 1.234,56 16
I.10
Efecta la descomposicin polinmica del nmero 1.234,52 6
I.11
Descompon polinmicamente el nmero 1011.101 2
I.12
Convierte el nmero 325,14 8 a base 10.
I.13
Expresa el nmero 222 4 en base 5.
I.14
Convierte el nmero 8A5E 16 a base 9.
I.15
Busca el equivalente al nmero de tu telfono en base 15.
I.16
Busca el equivalente al nmero 725 8 en base 6.
I.17
Busca el equivalente al nmero 111.011 2 en base 7.
I.18
Cul es el equivalente de 24 8 en bases 2, 5, 8, 10 y 16?.
I.19
Escribe tu fecha de nacimiento (da, mes y ao) en base 12.
I.20
Cmo se escribira la fecha de hoy en base hexadecimal?.
I.21
Cul es el equivalente de ABC 16 en base 2?.
I.22
Dado el nmero 321 7 convirtelo en base 3.
I.23
Cambia el nmero 14 6 a la base 4.
I.24
Cambia el nmero 10001 2 a la base 13.
I.25
Expresa el nmero que representa tu edad, en el sistema binario.
Csar Snchez Norato. Operaciones en el sistema binario
CAPTULO II
Operaciones aritmticas en el sistema binario.
II.1. SUMA.
Al igual que en el sistema decimal, para realizar la operacin de la suma en el sistema binario,
basta con tener en cuenta la "tabla" de esta operacin. Esta tabla se reduce a los siguientes casos:
0+0=0
0+1=1
1+0=1
1 + 1 = 10
OBSERVACIONES:
1
Si en una suma se obtiene como resultado "10", se escribe el "0" y se arrastra, o se acarrea, o se
"lleva" "1". Si el resultado fuera "11", se escribe el "1" y se acarrea "1".
Si el resultado fuera 100 o 101, se escribe "0" "1", respectivamente, y se acarrea "10"; as sucesivamente.
En general, cualquiera que fuese el resultado obtenido, siempre se escribir el bit de la derecha, y el resto
de bits forma el acarreo -carry en ingls-.
2
En los comienzos de este tipo de operaciones, en el sistema binario, un mtodo eficaz consiste en
pasar los nmeros binarios a decimales y efectuar la suma en ambos sistemas para ir contrastando
los resultados.
Conviene que se aprenda a contar en binario todos los nmeros que se puedan (pensar en binario)
para cuando haya que efectuar la suma de varios sumandos.
A la siguiente columna de la izquierda de la que estamos sumando, arrastraremos todos los bits obtenidos en sta menos el ltimo de la derecha, que lgicamente ser el "cero" o el "uno".
Si hay que realizar sumas largas se pueden sumar los dos primeros sumandos y al resultado
obtenido sumar el tercero, y as sucesivamente.
Un mtodo prctico, sobre todo en sumas largas, (de varios sumandos) consiste en contar el nmero
de "unos" que aparecen en la columna que se est sumando. Si el nmero de ellos es par, se escribir como solucin "cero"; y si es impar se escribir "uno"; a la siguiente columna de la izquierda
se incorpora un arrastre de unos igual a la mitad de los que se contaron en la columna anterior.
EJEMPLOS.
13
+7
20
=
=
=
1101
+111
10100
1011101
+1101001
11000110
Operaciones en el sistema binario. Csar Snchez Norato
34 = 32 + 0 + 0 + 0 + 2 + 0 = 1 0 0 0 1 0
20 =
16 + 0 + 4 + 0 + 0 =
10100
13 =
8+4+0+1 =
1101
7 =
4+2+1 =
111
74 =
1001010
|
|
|
|
|
117
94
35
+ 55
61
362
1110101
1011110
100011
+ 110111
111101
101101010
II.2. RESTA.
Para efectuar esta operacin, tambin es suficiente con aplicar la "tabla" de restar.
Esta tabla se reduce a los siguientes casos:
0-0=0 ; 1-0=1 ;
0 - 1 = 1* ;
1-1=0
* hay un prstamo de 1 (se pide 1 prestado a la columna inmediata de la izquierda)
OBSERVACIONES.
1
La resta binaria se realiza igual que en decimal. Ejemplo:

25
- 11
14
2
3
=
=
=
16
8 + 0 + 0 + 1 = 11001
8 + 0 + 2 + 1 = -01011
= 01110
La comprobacin de la resta se hace sumando el sustraendo a la diferencia. Debe dar el minuendo.

En el ejemplo anterior tenemos: 0 1 0 1 1 + 0 1 1 1 0 = 1 1 0 0 1.
La resta se puede efectuar mediante sumas por medio de los complementos. Existen principalmente dos tipos de complementos: a "unos" y a "doses". El complemento a "unos" de un nmero
se obtiene restando ese nmero de "unos".
Ejemplos:
el complemento a "uno" de cero es "uno", pues 1 - 0 = 1;

el complemento a "uno" de uno es "cero", pues 1 - 1 = 0;
el complemento a "uno" de 1011001 es 0100110.
En efecto: 1111111 - 1011001 = 0100110.
Nota:
La forma ms fcil de obtener el complemento a "unos" de un nmero cualquiera consiste en cambiar los
"unos" por "ceros" y los "ceros" por "unos". Obsrvese en el ejemplo anterior.
El complemento a "doses" de un nmero, se obtiene sumando un "uno" al complemento a "unos".
As el complemento a "doses" del nmero 1011001 es: el complemento a "unos" ms un "uno"; esto es:
00100110 + 1 = 0100111.
Tambin se puede hallar de otra forma. Consiste en restar el nmero a complementar de un "uno" seguido
de tantos ceros como bits tiene el nmero que se quiere complementar. Ejemplo: sea el nmero de antes:
1011001. Tendremos: 10000000 - 1011001 = 0100111
10 Csar Snchez Norato. Operaciones en el sistema binario
II.2.1. RESTA, COMO SUMA, POR EL COMPLEMENTO A "UNOS".

Al restar dos nmeros A y B se pueden presentar dos casos: que A > B y que A < B.
Para efectuar la resta en el primer caso, donde el minuendo es mayor que el sustraendo:
*
se halla el complemento a "unos" del
sustraendo,
10001110
01011000
10001110
*
una vez complementado el sustraendo se
+
suma al minuendo, producindose en la
1
+ 11001010
- 00110101
suma un "arrastre" de un "uno".
01011001
1 01011000
01011001
*
este arrastre se suma con el resultado
anterior. Esa es la solucin.
Figura II.1
Ejemplo: vase la figura II.1
Para realizar la resta en el segundo caso donde el minuendo es menor que el sustraendo, hay que dar los
siguientes pasos:
-se complementa el sustraendo a "unos",
-se suma el sustraendo complementado al minuendo, y
-se complementa el resultado; se le pone el signo "menos" y esa es la solucin correcta.
Ejemplo:
11001101
- 1 1 1 0 1 0 0 1 =>
11001101
+00010110
11100011
que complementando a "unos" y afectndolo

del signo menos, tenemos - 0 0 0 1 1 1 0 0
que es la solucin correcta.
Poda considerarse un tercer caso donde A = B (minuendo igual al sustraendo). Este caso no se puede
resolver por el complemento a unos. Vemoslo.
Ejemplo:
9
1001
1001
-9
- 1 0 0 1 => + 0 1 1 0
0
0000
1111
como se ve no origina acarreo, por lo que no
se puede hacer.
Nota: Este caso se puede resolver como el caso anterior donde A < B.
Como norma general se puede decir que siempre que no exista "uno" de acarreo el resultado es negativo,
y cuando s exista, el resultado es positivo.
II.2.2. RESTA, COMO SUMA, POR EL COMPLEMENTO A "DOSES".

En estos casos, se halla el complemento a "doses" del sustraendo y se suma con el minuendo. La
suma origina un arrastre. La solucin es el resultado despus de despreciar el arrastre.
Ejemplo:
11000110
- 0 1 1 0 1 0 0 1 ==>
01011101
11000110
+ 1 0 0 1 0 1 1 1 -----> complemento a"doses"
101011101
Se desprecia el "uno" del carry, siendo el resultado 01011101.
Operaciones en el sistema binario. Csar Snchez Norato 11
II.3. MULTIPLICACIN.
En principio es suficiente con aplicar la "tabla" para esta operacin, que es muy sencilla. Tambin
es precisa la de la suma para sumar los productos parciales.
La "tabla" de multiplicar se reduce a los siguientes casos:
0x0=0 ; 0x1=0 ; 1x0=0 ; 1x1=1
Ejemplo:
25
x7
175
11001
x111
11001
11001
11001
10101111
multiplicando
multiplicador
productos parciales
producto total
OBSERVACIONES:
1.-
La multiplicacin en binario se realiza igual que en el sistema decimal. Ver ejemplo anterior.
En caso de decimales, obsrvese el siguiente caso:

3,25
x 5,75
1625
2275
1625
18,6875
cuatro decimales
cuatro decimales
1 0 1.1 1
x 1 1.0 1
10111
00000
10111
10111
1 0 0 1 0.1 0 1 1
2.-
La comprobacin se hace permutando el multiplicando por el multiplicador, aprovechando la

propiedad conmutativa.
3.-
Cuando el bit del multiplicador que se est multiplicando es "1", basta con copiar el multiplicando. Si fuera "cero", todo su producto parcial es "cero", que bien se escriben, o bien se pasa
al bit siguiente de la izquierda del multiplicador y se desplaza un lugar el primer bit del producto
parcial hacia la izquierda. En general, si hubiera en el multiplicador varios "ceros", basta con
dejar tantos espacios como ceros haya.
Ejemplo:
110101
x10001
110101
110101
1110000101
4.-
El desplazamiento a la izquierda un lugar

de un nmero en binario, equivale a multiplicarlo por 2; dos lugares, por 4, etc; en
el sistema decimal por 10, 100...
5.-
Si el multiplicador es la unidad seguida de "ceros", es suficiente con escribir el multipli-cando

y adosarle a su derecha un nmero de "ceros" igual al del multiplicador.
Ejemplo: 100010 x 10000 = 1000100000

6.-
Cuando el multiplicador es mayor que el multiplicando, la operacin se simplifica permutndolos, ya que la operacin no vara (propiedad conmutativa).
7.-
Debido a la simplicidad de la tabla, todo se reduce a desplazar el multiplicando a la izquierda

y sumar.
8.-
Teniendo en cuenta que la multiplicacin es una repeticin de sumas, tambin se puede resolver
esta operacin por medio de sumas, si bien este procedimiento es ms largo y engorroso.
Ejemplo:
25
x3
75
+25
75
25
+ 25
50
11001
x11
11001
11001
1001011
11001
+1 1 0 0 1
110010
+11001
1001011
Para sumar los productos parciales, al igual que en la suma, se pueden sumar los dos primeros,
y el resultado obtenido con el tercero, y as sucesivamente, lo que permite realizar la multiplicacin binaria con circuitos sumadores y registros de desplazamiento.
II.4. DIVISIN.
Al igual que con el resto de las operaciones aritmticas, para efectuar esta operacin hay que tener
en cuenta su "tabla".
En ella se pueden dar los casos siguientes:
0 : 0 = 0 ;
0 : 1 = 0 ; 1 : 0 = 4;
1 : 1 = 1
Observaciones:
1
En principio, la divisin binaria se realiza igual que en el sistema decimal. Ejemplo:

5 5 0 | 43
-43 12
120
-86
34
1000100110
-101011
00110011
-101011
00100010
|101011
1100
La prueba o comprobacin se realiza multiplicando el divisor por el cociente y sumndole el

resto, si lo hubiere. Con ello debe obtenerse el dividendo.
En el ejemplo anterior tenemos:

(4 3 x 1 2) + 3 4 = 5 5 0
(1 0 1 0 1 1 x 1 1 0 0) + 1 0 0 0 1 0 = 1 0 0 0 1 0 0 1 1 0
Operaciones en el sistema binario. Csar Snchez Norato 13
43
x12
86
43
516
+ 34
550
101011
x 1100
101011
101011
1000000100
+ 100010
1000100110
101011 : 1000 = 1 + 1 + 1 + 1 + 1 = 101
43 : 8 = 1 + 1 + 1 + 1 + 1 = 5
Como la divisin es la
operacin contraria a la
multiplicacin, y sta se
puede efectuar mediante
sumas sucesivas, aquella se
puede resolver mediante
restas sucesivas (restas repetidas).
Consiste en restar repetidamente el divisor del dividendo. El nmero de restas
realizadas es el cociente; y
la ltima diferencia o resto
es el resto de la divisin.
101011
43
- 1000
100011
- 1000
011011
- 1000
010011
- 1000
-8
35
-8
27
-8
19
-8
001011
11
-8
- 1000
03
000011
resto
Figura II.2
Ejemplo:
Ver figura II.2
II.5. POTENCIAS.
Teniendo en cuenta que la potenciacin es un producto de tantos factores iguales a la base como
veces indique el exponente, esta operacin se puede desarrollar como el producto o multiplicacin.
Veamos un ejemplo a ttulo orientativo.
5 3 = 5 x 5 x 5 = 25 x 5 = 125
En modo binario tendramos: 1 0 1 11 = 1 0 1 x 1 0 1 x 1 0 1 = 1 1 1 1 1 0 1
OBSERVACIN:
La potenciacin se puede realizar mediante sumas.
Ejemplo:
32 = 3 x 3 = 9 = 3 + 3 + 3 = 9
En modo binario sera: 1110 = 11 x 11 = 11 + 11 + 11 = 1001
EJERCICIOS DE APLICACIN
II.1
Suma los nmeros 11001011 y 10110010.
II.2
Suma los nmeros 11101011, 10100010 y 10010.
II.3
Realiza la suma, en binario, de los siguientes nmeros: 78 + 54.
II.4
Suma, siguiendo la observacin 50, los nmeros siguientes:

1110101, 1100010, 10010, 111111, 10111101, 1110001, 11110001, y 10110011.
II.5
Resta, por el mtodo convencional, los nmeros 11100110011 y 10110001101.
II.6
Resta el nmero 110011101 del 110111001.
II.7
Resta, por el complemento a unos, los nmeros 110111101 y 100011011.
II.8
II.9
II.10
II.11
Resta, por el complemento a doses, los nmeros 110111101 y 100011011.
II.12
II.13
II.14
II.15
Multiplica los nmeros 11010001 y 101101.
II.16
Multiplica, en binario, los nmeros 35 y 18.
II.17
Multiplica los nmeros 11010001 y 101101.
II.18
Multiplica, en binario, los nmeros de tu ao de nacimiento por el de tu da del mes.
II.19
Efecta el producto, en binario, de los nmeros 11010001 y 1111.
II.20
Divide 1100011 entre 1001.
II.21
Reparte, en binario, 1000 pesetas entre 25 personas.
II.22
Efecta, en binario, la operacin 93.
II.23
Halla el valor de 1101101.
II.24
Calcula, en binario, 64.
II.25
Calcula 111110100.
Cdigos binarios: numricos y alfanumricos. Csar Snchez Norato 15
CAPTULO III
Cdigos binarios: Cdigos Numricos y Alfanumricos
III.1. INTRODUCCIN.
Los cdigos binarios se emplean, en materia de informacin, para especificar los caracteres (ya
sean nmeros, letras o smbolos) mediante nmeros binarios o bits, ya que las computadoras slo "entienden" de "unos" y "ceros"; o mejor dicho: de presencia o ausencia de corriente.
Los cdigos binarios son, pues, unas combinaciones de unos y ceros que se utilizan para convertir
(codificar) nmeros, letras o smbolos al sistema binario para poder ser tratados (procesados) mediante
circuitos electrnicos digitales.
En informtica y sistemas de computacin se usan diversos cdigos.
Los cdigos se clasifican en dos grandes grupos:
a)
cdigos numricos que slo codifican en binario los nmeros o dgitos. Entre ellos se pueden
enumerar los distintos B C D (Binary-Coded-Decimal), Aiken, Gray, de Exceso 3, etc.
b)
cdigos alfanumricos que codifican tanto nmeros como letras, as como smbolos (ortogrficos
o no), signos, etc.
Entre ellos se encuentra el ASCII, lase "aski" (American Standard Code for Information Interchange:
cdigo standard americano para intercambio de informacin). Existen dos versiones de este cdigo: la que
utiliza 7 bits, o la que utiliza 8 bits. Es, quizs, el cdigo ms extendido.
Otro de estos cdigos es el E B C D I C (Extended Binary-Coded-Decimal Interchange Code -lase
"ebsidik"). Este cdigo utiliza 8 bits, y por tanto tiene ms posibilidades; las mismas que el ASCII de 8
bits.
A su vez los cdigos numricos se subdividen en:
a)
pesados o ponderados cuando a cada posicin que ocupan las cifras binarias o bits se le asigna
un valor llamado peso. Sumando los pesos se obtiene el nmero decimal equivalente en el cdigo
binario respectivo.
b)
no pesados o ponderados cuando no cumplen la condicin anterior.
A lo largo del tiempo han sido muchos los cdigos propuestos. Unos han sobrevivido y otros han desaparecido o cado en desuso.
16 Csar Snchez Norato. Cdigos binarios: numricos y alfanumricos

En el siguiente cuadro aparecen algunos de estos cdigos binarios numricos, entendemos que los ms
utilizados, as como las equivalencias entre ellos.
CDIGOS PESADOS O PONDERADOS

Nmero
en
decimal
Binario
Natural
Decenas
Unidades
Decenas
Unidades
Decenas
Unidades
0
1
2
3
4
5
6
7
8
9
0
1
10
11
100
101
110
111
1000
1001
0000
0000
0000
0000
0000
0000
0000
0000
0000
0000
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0000
0000
0000
0000
0000
0000
0000
0000
0000
0000
0000
0001
0010
0011
1000
0111
1100
1101
1110
1111
0000
0000
0000
0000
0000
0000
0000
0000
0000
0000
0000
0001
0010
0011
0100
1000
1001
1010
1011
1100
10
11
12
13
14
15
16
1010
1011
1100
1101
1110
1111
10000
0001
0001
0001
0001
0001
0001
0001
0000
0001
0010
0011
0100
0101
0110
0001
0001
0001
0001
0001
0001
0001
0000
0001
0010
0011
1000
0111
1100
0001
0001
0001
0001
0001
0001
0001
0000
0001
0010
0011
0100
1000
1001
BCD 8421
BCD 4221
BCD 5421
Figura III.1 Algunos cdigos numricos pesados o ponderados
Nmero
en
Decimal
Binario
Natural
CDIGOS
AIKEN 2 4 2 1
(Complemento a 9)
Decenas
Unidades
NO
PESADOS
BCD EXCESO 3
(BCD XS 3)
Decenas
Unidades
CDIGO
GRAY
0
1
2
3
4
5
6
7
8
9
0
1
10
11
100
101
110
111
1000
1001
0000
0000
0000
0000
0000
0000
0000
0000
0000
0000
0000
0001
0010
0011
0100
1011
1100
1101
1110
1111
0011
0011
0011
0011
0011
0011
0011
0011
0011
0011
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
0000
0001
0011
0010
0110
0111
0101
0100
1100
1101
10
11
12
13
14
15
16
1010
1011
1100
1101
1110
1111
10000
0001
0001
0001
0001
0001
0001
0001
0000
0001
0010
0011
0100
1011
1100
0100
0100
0100
0100
0100
0100
0100
0011
0100
0101
0110
0111
1000
1001
1111
1110
1010
1011
1001
1000
11000
Figura III. 2 Algunos cdigos numricos no pesados
OBSERVACIONES GENERALES.
1)
2)
Los cdigos BCD 8421, BCD 4221, BCD 5421, BCD XS3, y AIKEN 2421 utilizan cuatro bits para
codificar cada dgito.
El cdigo Gray no es pesado y tiene la cualidad de que al contar nmeros seguidos en este
cdigo, slo cambia un bit para cada paso de contaje. Se le conoce como cdigo de error mnimo. De ah que se utilice para posicionar los elementos de los robots.
3)
Los cdigos BCD 4221 y BCD 2421 son muy parecidos pero no iguales; sin embargo, ambos son
complementados a 9. Obsrvense los nmeros 4 y 5; ambos bits son complementos a "unos" recprocamente. Igual ocurre con el 3 y 6; con el 2 y 7; con el 1 y 8; y finalmente con el 0 y 9.
4)
El cdigo BCD XS3 no es pesado, por tanto, cada bit no tiene un peso especial. No obstante, es
paralelo al binario natural y excede a ste siempre en tres unidades. Vase la tabla anterior. La
principal aplicacin de este cdigo se encuentra en los circuitos aritmticos. Es til para las
substracciones o restas.
5)
Al cdigo BCD 8421 se le acostumbra a llamar "BCD natural" por corresponderse sus pesos con
los del propio sistema binario.
6)
El cdigo Aiken est basado en el complemento a 9.
III.2. PASO DE UNOS CDIGOS A OTROS: ALGUNOS EJEMPLOS.

a)
CONVERSIN DE UN NMERO DECIMAL AL CDIGO BCD 8421
Para convertir un nmero decimal al cdigo BCD 8421, se convierte cada dgito a dicho cdigo.
Ejemplos:
b)
153 ---> 0001 0101 0011

243,65 ---> 0010 0100 0011.0110 0101
CONVERSIN DE UN NMERO DADO EN BCD 8421 A DECIMAL
Para efectuar esta conversin:

1
se separan los bits en bloques de cuatro bits,
2
se convierte cada bloque de cuatro bits a decimal
Ejemplos:
c)
010100100111 ---------> 0101 0010 0111 ---------> 527

100110001001.0011 --> 1001 1000 1001.0011 ---> 989,3
CONVERSIN DE UN NMERO DADO EN BCD 8421 A BINARIO.
Para ello:
1
2
se pasa el nmero dado en BCD 8421 a binario

se pasa del decimal a binario por divisiones.
Ejemplo: Sea pasar el nmero 0001 0111 0010 a binario
1
0001 0111 0010---> 172
2
172 -------------------> 10101100

d)
CONVERSIN DE UN NMERO BINARIO NATURAL AL CDIGO BCD 8421
Para resolver este caso:

1
se pasa el binario natural a decimal (por descomposicin polinmica)
2
se codifica el decimal en bcd 8421
Ejemplo: Sea convertir el nmero binario 1011001.101 al BCD 8421
1
1011001.101 -----> 89,625
2
89,625 -------------> 1000 1001.0110 0010 0101
Nota:
Igualmente se poda hacer con los otros cdigos BCD, por ejemplo, con los BCD 5421 y el BCD 4221.
e)
CONVERSIN DE UN NMERO DADO EN CDIGO BCD 8421 A BCD EXCESO 3
Para ello:
1
2
se descompone el nmero (dado en BCD 8421) en bloques de 4 bits

se suman 3 unidades (11 en binario) a cada bloque
Ejemplo: Sea convertir el nmero 10010011 en binario al BCD EXCESO 3
1
10010011 ----->1001 0011
2
1001 + 0011 = 1100
0011 + 0011 = 0110 Luego, el nmero ser 1100 0110
f)
CONVERSIN DE UN NMERO DADO EN BCD EXCESO 3 A BCD 8421
Para ello:
1
2
se descompone el nmero (dado en BCD EXCESO 3) en bloques de 4 bits

se restan 3 unidades (11 en binario) a cada bloque
Ejemplo: Sea convertir el nmero 10001100 dado en BCD EXCESO 3 al BCD 8421.
1
10001100 ---> 1000 1100
2
1000 - 0011 = 0101
1100 - 0011 = 1001 Luego, el nmero ser 0101 1001
g)
CONVERSIN DE UN NMERO DECIMAL AL CDIGO XS3
Para ello:
1
2
o bien se suman tres unidades a cada dgito y se convierte en binario,

o bien se pasa el decimal a binario BCD 8421 y se suman tres unidades (11 en binario)
a cada bloque de cuatro bits del BCD 8421.
Ejemplo: Sea pasar el nmero 36 al cdigo XS3.
a)
3 + 3 = 6 = 0110
6 + 3 = 9 = 1001
36 ---> 0110 1001
b)
36 ---> 0011 0110

0011 + 0011 = 0110
0110 + 0011 = 1001
36 ---> 0110 1001
h)
CONVERSIN DE UN NMERO DAD0 EN BCD XS3 A DECIMAL
se forman bloques o grupos de 4 bits en el nmero dado.
2
3
Para ello:
a cada grupo se le restan 3 (11 en binario). Ya est pasado a BCD 8421.

se pasa el nmero obtenido en BCD 8421 a decimal. (Apartado III.2.b).
Ejemplo: Pasar el nmero 101101110100 de BCD XS3 a decimal.

1
101101110100 ---> 1011 0111 0100
2
1011 - 0011 = 1000
0111 - 0011 = 0100
0100 - 0011 = 0001
3
1000 0100 0001 ---> 841
Nota: si los nmeros no fueran enteros (que fueran decimales, por ejemplo) los grupos de
cuatro bits se forman comenzando a partir del punto decimal.
i)
CONVERSIN DE UN NMERO BINARIO AL CDIGO GRAY
El cdigo GRAY no es pesado. En cada incremento (aumento en la cuenta) slo cambia de estado
un bit. Obsrvese la tabla de equivalencia (apartado III.1).
Para pasar de binario a Gray deben seguirse los siguientes pasos:
1
El bit de la izquierda es el mismo
que en binario (bit de mayor peso ).
2
Se suma cada bit del binario al
inmediato de su derecha y se anota
la suma (se desprecia cualquier acarreo si lo hubiere). As se va obteniendo el nmero en cdigo Gray.
3
El nmero en cdigo Gray tiene el
mismo nmero de bits que el binario para el mismo nmero decimal
que ambos representen.
Ejemplo: sea convertir el nmero
101101 de binario a Gray.
Mediante el algoritmo anterior queda explicado.
Nmero binario
Nmero Gray
Figura III.3
1
Nmero Gray
Nmero binario
resultante
Figura III.4
j)
CONVERSIN DEL CDIGO GRAY A BINARIO
Esta conversin se lleva a cabo por medio del algoritmo de al lado. En l se trata de convertir el
nmero 11011 dado en cdigo Gray al cdigo Binario.
1
2
El primer bit de la izquierda es el mismo en ambos casos.

El primer bit de la izquierda (que ya lo es en binario) se transfiere al 21 bit de la izquierda del
nmero en Gray y se suma con l, formando el segundo bit de la izquierda del nmero binario,
(despreciando los arrastres si los hubiera); y as sucesivamente hasta terminar el proceso.
III.3. SISTEMAS OCTAL Y HEXADECIMAL CODIFICADOS.

Estos dos sistemas son muy interesantes ya que casi todos los ordenadores personales trabajan con
estos sistemas.
SISTEMA OCTAL CODIFICADO.

Como ya hemos visto, el sistema octal o de base 8 consta de ocho nmeros (octadgitos).
Estos son: 0, 1, 2, 3, 4, 5, 6 y 7. Cada uno de ellos se puede representar en binario por medio de tres bits
que van desde el 000 al 111.
SISTEMA HEXADECIMAL CODIFICADO.

Como tambin hemos visto, este sistema consta de 16 smbolos llamados hexadgitos:
Estos son: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C , D, E y F. Cada uno de ellos se puede representar mediante
cuatro bits: desde el 0000 hasta el 1111.
Decimal
Octal
Octal codificado
000 001
Hexadecimal
010 011
2
100
4
10
11
12
13
14
15
101 110 111

5
Hexadecim codif 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
k)
CONVERSIN DE OCTAL A BINARIO CODIFICADO

Para realizar esta conversin, basta con pasar cada octadgito a binario (en grupos de a tres)
Ejemplo: sea convertir el nmero 2571 de octal a binario.
25718 --> 010 101 111 001
l)
CONVERSIN DE BINARIO CODIFICADO A OCTAL
Lo primero que hay que hacer es dividir el nmero binario dado en grupos de tres bits comenzando por la derecha. Si se tratara de un nmero decimal -con punto decimal- los grupos se comienzan a
formar a partir de la coma a ambos lados. Luego se traduce cada grupo al sistema octal.
Ejemplo: convertir el nmero binario a octal codificado
11000001101110.001100 -->011 000 001 101 110. 001 100 --> 30156,14
m)
CONVERSIN DE HEXADECIMAL A BINARIO CODIFICADO Y VICEVERSA
Estas operaciones se llevan a cabo igual que para el octal; nada ms que los grupos son de cuatro
bits en lugar de tres como en el octal.
Ejemplos: A 8 E 2 ---> 1010 1000 1110 0010 ;
1100010111101101 ---> C 5 E D
III. 4. CDIGO ALFANUMRICO ASCII.

Mediante este cdigo se pueden codificar o traducir nmeros y letras, smbolos y signos al sistema
binario para que stos sean tratados electrnicamente. Existen cdigos ASCII (American Standard for
Code Information Interchange) de 7 bits y de 8 bits.
A continuacin se presenta el cdigo ASCII para 7 bits.
000
7 6 5 4 3 2 1 columna
filas
001
010
011
100
101
110
111
0000
NUL
DLE
SP
0001
SOH
DC 1
0010
STX
DC 2
"
0011
ETX
DC 3
0100
EOT
DC 4
0101
ENQ
NAK
0110
ACK
SYN
&
0111
BEL
ETB
'
1000
BS
CAN
1001
HT
EM
1010
10(A)
LF
SUB
1011
11(B)
VT
ESC
1100
12(C)
FF
FS
<
1101
13(D)
CR
GS
>
1110
14(E)
SO
RS
>
1111
15(F)
SI
US
DEL
Figura III. 5. Cdigo ASCII
Ejemplos:
El smbolo o letra U se encuentra en la fila 5 y columna 5. Los bits que la codifican son 101 (columna 5) y 0101 (fila 5). Le corresponde el nmero 55 en hexadecimal.
El nmero 9 se encuentra en la fila 9 y columna 3. Su nmero hexadecimal es el 39.
La letra n se encuentra en la fila 6 y columna 14 (E). Su nmero hexadecimal es el 6E.
III. 5. INTERPRETACIN DE ALGUNAS SIGLAS DEL CDIGO ASCII

NUL
STX
EOT
ACK
HT
Nulo o invlido
Comienzo de texto
Fin de transmisin
Reconocimiento, acuse de recibo
Tabulacin horizontal
SOH
ETX
ENQ
BEL
LF
Comienzo; principio de encabezamiento

Fin de texto
Encuesta, pregunta
Campana, timbre, seal audible
Alimentar lnea, cambio de rengln
VT
CR
SI
DC 1
DC 3
Tabulacin vertical
Retorno del carro
Dentro de cdigo
Control aparato auxiliar 1
Control aparato auxiliar
FF
SO
DLE
DC 2
DC 4
Pgina siguiente
Fuera de cdigo
Enlace de fugas de letras
SYN
CAN
SUB
FS
RS
DEL
NAK
Sincronizacin
ETB Bloquear transmisin
Cancelar, anulacin, cancelacin
EM
Fin de medio fsico
Sustitucin
ESC Escape, fuga
Separador de fichero
GS
Separador de grupo
Separador de registro
US
Separador de Unidad
Borrado, supresin, tachado
BS
Retroceso, desplaza el cursor un espacio
Reconocimiento negativo, acuse de recibo negativo
III.6. DETECCIN Y CORRECCIN DE ERRORES: CDIGOS.

Una de las exigencias fundamentales en el tratamiento de la informacin es que no se cometan
errores al tratar con los diferentes cdigos, operaciones, transmisiones y procesos.
Para evitar estos errores existen dos tipos de cdigos, a saber:
a)
b)
Cdigos de DETECCIN solamente, y

Cdigos de DETECCIN Y CORRECCIN
Dentro de los primeros el principal mtodo, aunque muy simple, es el llamado "del bit de paridad".
Con este mtodo, todo elemento binario que representa un nmero, letra, signo, etc y en general un
smbolo, tiene que tener un nmero "par" de "unos". Pero los distintos caracteres de los diferentes cdigos
no siempre tienen este nmero par de unos.
Este mtodo consiste en aadir un bit, llamado bit de paridad, a cada uno de los distintos caracteres para
que todos ellos posean un "nmero par de unos". Este bit puede ser o un "uno" o un "cero" segn que
el carcter tenga un nmero impar o par de "unos", respectivamente, con el fin de que todos finalmente
contengan un nmero par de unos .
Tambin se conoce este mtodo como "control de paridad".
El bit de paridad se puede aplicar a cualquiera de los cdigos vistos anteriormente, obtenindose as los
llamados CDIGOS DE DETECCIN DE ERRORES.
El bit de paridad es un bit adicional que viaja a travs de una palabra digital y ayuda a detectar los posibles
errores que puedan ocurrir durante la transmisin de la informacin desde el sistema transmisor hasta el
sistema receptor y al detector de errores. Este har sonar una alarma slo si en su entrada aparece un
nmero de unos que no debe ser el suyo, con lo que se puede dar la orden para que vuelva a ser enviada
de nuevo la informacin. Y decimos que el nmero de unos a su entrada no sea el que debiera ser, porque
se puede elegir la modalidad de paridad PAR o IMPAR. Esta ltima se utiliza menos.
La modalidad de PARIDAD PAR consiste en que todos los caracteres deben tener un nmero PAR de
"unos".
La modalidad de PARIDAD IMPAR consiste en que todos los caracteres deben poseer un nmero IMPAR
de "unos".
En la figura III. 6 se puede observar un cdigo
detector de errores partiendo del cdigo BCD
(8421) tanto para la paridad Par como para la
paridad Impar. Ntese que en todas las combina
ciones aparece un nmero "par" "impar" de
"unos".
Paridad par
0 0 0000
1 1 0001
2 1 0010
3 0 0011
4 1 0100
5 0 0101
6 0 0110
7 1 0111
8 1 1000
9 0 1001
Sin embargo, la circuitera necesaria para realizar el control de paridad puede simplificarse si
se utiliza un cdigo en el que todas las combinaciones tengan el mismo nmero de "unos".
Paridad impar
1 0000
0 0001
0 0010
1 0011
0 0100
1 0101
1 0110
0 0111
0 1000
1 1001
Figura III. 6. Cdigo (8421) con bit de paridad
Dos de estos cdigos son el "dos entre cinco", o el "dos entre siete". Ambos se representan a continuacin en la figura III. 7.
Cdigo "2 entre 5"
Decimal
0
1
2
3
4
5
6
7
8
9
63210
00110
00011
00101
01001
01010
01100
10001
10010
10100
11000
<--- Pesos --->
Cdigo "2 entre 7"

(Biquinario)
43210
5 0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
00001
00010
00100
01000
10000
00001
00010
00100
01000
10000
Figura III.7. Cdigos de deteccin de errores
En la figura III.8 se representa un circuito capaz de detectar errores con bit de paridad.
III.7. CORRECCIN DE ERRORES: CDIGOS DE HAMMING.

Habamos visto que los cdigos detectores de errores slo servan para eso: para detectarlos, pero
no eran capaces de identificarlos ni corregirlos.
Vamos a ver ahora cmo se pueden detectar y corregirlos.
Existen aplicaciones en las que, habindose detectado un error, no resulta posible enviar de nuevo la
informacin para subsanarlo. Tal es el caso de los sistemas que trabajan en tiempo real como, por ejemplo,
el control de un proceso industrial, o aquellos en los que hay que procesar la informacin a intervalos de
tiempo muy reducidos en los que no sera posible que la repeticin de la informacin llegase antes que
el nuevo valor de la misma.

En este caso, los mtodos de deteccin de errores no son de gran utilidad. Son necesarios, pues, otros
mtodos y otros cdigos que permitan la correccin del error para restaurar el valor correcto de la informacin. SON LOS DETECTORES Y CORRECTORES DE ERRORES.
Teniendo en cuenta que la posibilidad de que en la transmisin de la informacin se cause error en ms
de un bit es pequea, nos limitaremos al caso en que el error se produzca en uno slo de los bits.
Por ello estudiaremos los cdigos de deteccin y correccin en un solo bits.
La idea en que se basan estos cdigos es la siguiente: si se sabe que se ha producido un error y se conoce
la posicin del mismo (mediante los controles de paridad), se puede corregir el bit errneo sin ms que
complementarlo.
Transmisor
..
A
B
C
D
Lneas de transmisin
..
.
Receptor
Bit de paridad
Generador
Detector
de bit de
paridad
Figura III-8
Alarma
de error
Circuito detector de errores con bit de paridad
Los cdigos detectores de error, en un solo bit, de uso ms generalizado son los de HAMMING. Se basan
en aadir P bits de paridad o de control a los N bits que
contienen la informacin (segn cualquiera de los cdigos
vistos anteriormente) resultando as un cdigo de N + P
Cdigo Hamming de 3 bits de
bits.
paridad sobre el cdigo BCDSX3
El nmero de bits de paridad o control necesarios ser tal
que cumpla la condicin:
4
2
1
pesos 8
D 7
2p = N + P + 1
donde N es el nmero de bits de la palabra que se va a
transmitir, y P el nmero de bits de paridad, ya que hay
que diferenciar las N + P posiciones y adems la de
ausencia de error. Para N = 4 bits, implica que el nmero
de bits de control debe ser de tres.
D 6
D 5 P4 D3
P2
P1
0
0
0
0
0
1
1
1
1
1
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
0
1
1
0
1
0
1
0
1
0
0
1
1
1
1
0
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
0
1
2
3
4
5
6
7
8
9
Se realizan P controles de paridad; el resultado de los

cuales, con un orden predeterminado, representa, en
Figura III.9. Cdigos de Hamming
sistema binario, el nmero de orden dentro de la sucesin
ordenada que es el cdigo del bit errneo. Se asigna
"cero" para el control de paridad satisfecho, y "uno" para el no satisfecho.
El orden predeterminado es arbitrario. Sin embargo, se acostumbra a asignar a los bits de control o paridad
los lugares 2p (1, 2, 4, 8...).
Cada bit de paridad controla grupos alternos de 2p-1 bits, contados a partir de su propia posicin. (el primer
bit controlar grupos de un bit alternos a partir de la primera posicin: 1, 3, 5, 7...; el segundo controlar
grupos de dos bits alternos a partir de la segunda posicin: 2-3, 6-7, 10-11...; el tercero controlar grupos
de cuatro bits alternos a partir de la cuarta posicin que ocupa P4; es decir: 4-5-6-7, 12-13-14-15...).
Dicho orden predeterminado para los N + P bits ser:
D7 D6 D5 P4 D3 P2 P1 dando lugar as a los
cdigos de Hamming. Uno de ellos -obtenido a partir del cdigo BCDXS3- se muestra en la figura III.9.
Para poder localizar un error y posteriormente corregirlo, de la combinacin final de los siete bits (los
cuatro del dato -D7, D6, D5, y D3 - ms los tres -P4, P2 y P1 - de paridad) se hacen los siguientes bloques:
D7 D5 y D3 que sern controlados por P1
De esta forma podremos saber cul es el bit errneo. Vemoslo con un ejemplo.
Sea que se trate de transmitir el dato 1010 en BCDSX3 (7 en decimal). Si la transmisin es correcta, cada
uno de los bloques deber estar constituido as:
D7 D5 D3 P1 = 1 1 0 0 (el generador de paridad P1 generar un "cero")
D7 D6 D3 P2 = 1 0 0 1 (el generador de paridad P2 generar un "uno")
D7 D6 D5 P4 = 1 0 1 0 (el generador de paridad P4 generar un "cero")
As pues, la combinacin final ser: D7 D6 D5 P4 D3 P2 P1 = 1 0 1 0 0 1 0
En el receptor existen tres detectores de errores: E1, E2 y E4. Cuando la salida de los tres es "cero",
significa que no hay error. Observa que al detector E1 llega la combinacin 1 1 0 0 (paridad par) al
detector E2 llega la combinacin 1 0 0 1 (paridad par) al detector E4 llega la combinacin 1 0 1 0 (paridad
par).
Si se cambiara un bit cualquiera de los cuatro del dato, sera detectado por los detectores de error y
actuaran los circuitos correctores de errores correspondientes subsanando el error.
Veamos los casos que se pueden dar:
Cuando se produce, durante la transmisin, un error en el bit D7 del dato, lo detectarn los tres
detectores E1, E2 y E4 puesto que es el nico comn a los tres, producindose una "desparidad" en
los tres detectores, que actuaran sobre el circuito corrector. Al revs: si los tres detectores acusan un
error simultneamente, el error procede del bit D7.
Si el error se produce en el bit D6 del dato, lo detectarn los detectores E2 y E4, puesto que es el nico
bit comn a ambos. Al revs: si la deteccin la hacen estos detectores, el bit errado es el D6.
Si el error se produce en el bit D5 del dato, ser detectado por E1 y E4 pues es el nico bit comn a
ambos. Al revs: si el error es acusado por los detectores E1 y E4 el error procede del bit D5 .
Si se produce un error en el bit D3 del dato, lo detectarn los detectores E1 y E2 puesto que es el nico
bit comn a ambos. Por el contrario, si son estos los detectores que acusan un error, el bit equivocado
es el D3.

En la figura III. 10 se muestra el circuito lgico como uso del cdigo de Hamming para la correccin de
errores en un sistema de transmisin de la informacin desde el transmisor hasta el sistema receptor.
LINEAS DE TRANSMISIN
TR ANSMISOR
D7
8
4
2
1
D6
D5
D3
D7
D6
D5
D7
D6
D3
D3
D5
GENER ADOR DE
PARI-
DAD
P4
GENER A-
PARI-
DAD
GENER ADOR DE
DAD
P2
P1
ERRORES
DETEC-
D 6 TOR DE
D 5 ERROR
DE
E4 4 2 1
P4
D7
DOR DE
PARI-
D7
D7
CORRECTOR
DETEC-
D 6 TOR DE
D 3 ERROR
P2
D3
D 5 DETEC-
E2
E1
TOR DE
D7
ERROR
P1
Figura III.10. Circuito bloque detector-corrector de errores, con bit de paridad
8
4
2
1
RECEPTOR
INDICADORES
DE ERROR
III.1
Los cdigos numricos slo codifican nmeros. Verdadero o falso?.
III.2
Los cdigos alfanumricos sirven para codificar tanto nmeros como letras, signos, otros smbolos, etc. Verdadero o falso?.
III.3
Qu diferencia fundamental existe entre un cdigo pesado o ponderado y otro no pesado?.
III.4
Convierte el nmero 721 10 al cdigo BCD 8421.
III.5
Escribe en el cdigo BCD 8421 el nmero 159 decimal.
III.6
Convierte el nmero 01010001011010010011 perteneciente al cdigo BCD 8421 a decimal.
III.7
Pasa el nmero 0011 0111 1000 dado en BCD 8421 a binario natural. (Apartado III.2.c).
III.8
Convierte el nmero 11011.101 dado en binario natural al cdigo BCD 8421.
III.9
Convierte el nmero 0101 1001 1000 dado en BCD 8421 al cdigo BCD Exceso 3.
III.10
Convierte el nmero 1100 0101 1001 dado en BCD Exceso 3 al cdigo BCD 8421.
III.11
Convierte el nmero 64 (dado en decimal) al cdigo BCD Exceso 3.
III.12
Convierte el nmero 100100110111 (dado en BCD Exceso 3) a decimal.
III.13
Convierte el nmero 1234,56 dado en decimal a octal codificado.
III.14
Convierte a octal codificado el nmero 100111101001011.010111.
III.15
Convierte o pasa a hexadecimal codificado el nmero 6A5D.C2.
III.16
Convierte el nmero 11111001001101111011.11010011 dado en hexadecimal codificado a

hexadecimal.
III.17
Convierte en octal y en hexadecimal codificados el nmero 011100101100010101101110.
III.18
Mediante el cdigo ASCII de la figura III.5 escribe, en binario, los bits correspondientes a los
siguientes smbolos: A; W; 9; >; ? y %.
III.19
A qu signos del cdigo ASCII corresponden las siguientes combinaciones de bits: 0100100;
1000111; 1011010 y 0110011?.
III.20
Cunto debe valer el bit de paridad, para una paridad par, del nmero 0111?; y del 1001?.
III.21
En el ejercicio anterior cunto debe valer el bit de paridad para una paridad impar?.
III.22
Los siguientes nmeros 1 0011; 1 0111; 01001; 0 1110 estn provistos del bit de paridad par.
Crees que estn bien?. Raznalo
III.23
Los cdigos detectores de errores son capaces de corregirlos?.
III.24
Qu bits de datos controlan bits de paridad P1 y P2 en el cdigo Hamming expuesto en la figura

III.9, pgina 26?.
III.25
El bit de paridad P4 en el cdigo de Hamming de la figura III.9, pgina 26 controla los bits de
datos D7, D6 y D5. Verdadero o falso?.
28 Csar Snchez Norato. Algebra de Boole o Algebra Lgica
CAPTULO IV
lgebra de Boole o lgebra Lgica
IV. 1. INTRODUCCIN.
El lgebra Lgica es el desarrollo de una teora matemtica referida al sistema binario o de base
dos. Ya hemos visto como el sistema binario slo posee dos nmeros (bits) -el "cero" y el "uno"- o lo que
es lo mismo: dos estados.
Esta dualidad se puede extender a otros campos o conceptos como veremos luego.
Al haber sido el filsofo y matemtico ingls George Boole quien en 1847 desarroll inicialmente esta
teora -aunque posteriormente otros matemticos como Karnaugh, De Morgan, Quine Mc Cluskey, etc
la perfeccionaron- es por lo que este tipo de lgebra se conoce tambin como ALGEGRA DE BOOLE.
La teora de Boole considera todos los elementos como biestables, es decir con slo dos estados vlidos
posibles, y que por otra parte son opuestos entre s. No admite estados intermedios.
El lgebra de Boole o lgebra lgica, recibe este nombre porque los razonamientos que en ella se emplean
son de carcter intuitivo y lgico, precisamente.
El lgebra de Boole establece una serie de postulados y operaciones que tienden a resolver los automatismos o procesos a ejecutar, obteniendo una serie de ecuaciones, las cuales debern ser traducidas y llevadas
a cabo por elementos fsicos (mecnicos, neumticos, hidrulicos, elctricos, o electrnicos).
Pero fue Claude Shannon quien, en 1938, adapta por primera vez el lgebra de Boole al estudio de los
circuitos elctricos, sobre todo por medio de los rels. Es a partir de ese momento, y especialmente con
la INFORMATICA, actualmente, cuando el lgebra lgica alcanza su mximo esplendor.
Este tipo de lgebra se utiliza en el diseo de circuitos lgicos. Aqu slo interesa saber en cul de los dos
estados lgicos est un elemento o trmino lgico, bien al comienzo, en el transcurso, o al final de un
proceso, sin entrar en su valor cuantitativo como ocurre con el lgebra clsica.
De manera sucinta, creemos, que con esta introduccin es suficiente, aunque el lector puede imaginar o
intuir el alcance y posibilidades de esta teora; si bien en lo sucesivo trataremos de explicarla y adaptarla
a los casos ms trascendentes.
IV. 2. CONCEPTOS DEL LGEBRA LGICA.

IV.2.1. VARIABLES BOOLEANAS O VARIABLES LGICAS.
Se denominan magnitudes BOOLEANAS o variables BOOLEANAS aquellas que slo son capaces de adoptar dos valores o estados opuestos entre s, como pueden ser:
Algebra de Boole o Algebra Lgica. Csar Snchez Norato
en lgebra Booleana
en lgica
en conmutacin
Estado 1
cero
29
Estado 2
uno
no
nada
falso
s
todo
verdadero
abierto
no conduccin
no excitado
tensin baja
apagado
no accionado
no activado
cerrado
s conduccin
s excitado
tensin alta
encendido
s accionado
s activado
IV.2.2. COMPLEMENTO DE UNA VARIABLE.

Se entiende por complemento o complementacin de una variable, o simplemente, complemento
o complementacin, el nuevo estado que adquiere o toma la variable al cambiar de estado o valor en que
encuentra al otro estado posible. Tambin se conoce como "inversin" o "negacin".
Se representa con una rayita horizontal encima de la variable, o bien con una comilla en su parte
superior derecha. As la complementacin, o inversin de la variable A se representa por o bien por A'.
Si A vale "uno", por ejemplo, al ser complementada, negada o invertida, pasar a valer "cero".
OBSERVACIONES A LA COMPLEMENTACIN:
1)
2)
Si una variable se complementa o invierte una vez, el valor que toma es el contrario al que tena
antes de complementarla. As, si A es igual a 1, tenemos que es igual a 0.
Si se complementa dos veces, toma el mismo valor que tena antes de complementarla.
As A'' es igual a A. Si A es igual a 1, tenemos que A'' es igual a 1.
En general si una variable se invierte un nmero impar de veces, toma el valor contrario, pero
si se complementa un nmero par de veces, toma el mismo valor que tena al principio.
IV.2.3. OPERACIONES LGICAS.

Son las operaciones utilizadas para el desarrollo del lgebra lgica o de Boole.
Las operaciones bsicas necesarias son tres: la suma lgica, el producto lgico y la complementacin.
Existen otras operaciones, pero en realidad son slo variantes de stas. No obstante, tambin las veremos
ms adelante.
LA SUMA LGICA se representa por el signo +
EL PRODUCTO LGICO se representa por el signo
LA COMPLEMENTACIN se representada por una rayita colocada sobre la variable.
IV.2.4. OPERADORES LGICOS.

Son los elementos o circuitos que son capaces de realizar las operaciones lgicas.
Estos operadores lgicos reciben tambin el nombre de PUERTAS o COMPUERTAS LGICAS.
Fundamentalmente son tres, al igual que las operaciones lgicas.
a)
el operador o puerta "O" (OR en ingls) que realiza la suma lgica.
b)
el operador o puerta "Y" (AND en ingls) que realiza el producto lgico.
c)
el operador o puerta "NO" (NOT en ingls) que realiza la complementacin.
Existen otros operadores lgicos como el "NO-O"; el "NO-Y"; el "O-Exclusivo" o el "NO-Exclusivo".
Los veremos ms adelante.
IV.2.5. CIRCUITOS LGICOS.

Son aquellos circuitos diseados expresamente para trabajar u operar con variables lgicas. Pueden ser mecnicos, neumticos, hidrulicos, elctricos o electrnicos.
La mayora de ellos son electrnicos. Se pueden montar mediante componentes discretos (a base de
resistencias, condensadores, diodos, transistores, etc). No obstante modernamente se encuentran ya
"montados" en circuitos integrados, que cumplen perfectamente sus funciones, y presentan ciertas ventajas
como menor volumen, menor consumo, ms baratos, mayor fiabilidad, etc que los componentes discretos.
A los circuitos lgicos tambin se les llama "circuitos digitales". Las variables lgicas que utilizan son:
nivel alto de tensin o nivel bajo; o bien mxima corriente (saturacin) o mnima corriente (corte o
bloqueo).
IV.2.6. SMBOLOS LGICOS.

Aqu cabe hablar de tres grupos o tipos:
Un primer grupo para representar las variables lgicas o sus estados. Para las variables se emplean las
letras maysculas. Para los estados , el "cero" o el "uno"; "no" o "s", etc.
Un segundo grupo para representar simblicamente los operadores lgicos. En este caso no existe
unificacin de criterios en cuanto a smbolos, si bien predominan los de las normas americanas.
En las figuras IV.1 y IV.2 se muestran dichos smbolos.
Smbolos americanos de las principales puertas lgicas

NOT (NO)
OR (O)
AND (Y)
NOR (O)
INVERSOR
NAND (Y)
XOR
(OR EXCLUSIVA)
Smbolos DIN 40700 de las principales puertas lgicas

NOT (NO)
INVERSOR
XNOR
(NOR EXCLUSIVA)
Figura IV.1
OR (O)
AND (Y)
NOR (O)
NAND (Y)
XOR
(OR EXCLUSIVA)
XNOR
(NOR EXCLUSIVA)
Figura IV.2
Y, por ltimo, un tercer grupo que se utiliza para representar otros conceptos, bloques, etc, como pueden
ser memorias, temporizadores... De momento no los vamos a tocar, aunque se vern ms adelante.
IV.2.7. FUNCIN LGICA Y ECUACIN LGICA.

Recordemos que las variables pueden ser dependientes o independientes. Las independientes se
conocen simplemente como variables, y la dependientes se conocen como FUNCIONES, y quedan
determinadas por los valores y relaciones de las independientes entre s. En el lgebra lgica lo que
interesa es la salida segn sean las entradas y sus relaciones, que obviamente sern las operaciones lgicas.
As pues una funcin lgica es aquella que representa la salida dependiendo de las entradas relacionadas entre s por medio de las operaciones lgicas.
Ecuacin lgica es la representacin de la funcin lgica con sus variables y relaciones entre ellas. A la
ecuacin tambin se le llama "frmula".
En las ecuaciones lgicas el valor de la funcin viene determinado por los productos o sumas lgicas de
todas las variables, en sus formas directa o complementada.
31
IV.2.8. NMERO MXIMO DE TRMINOS DE UNA ECUACIN.

Como estamos hablando de lgica -dos estados para las variables- el nmero mximo de combinaciones que pueden obtenerse en una ecuacin lgica viene dado por la expresin 2n (dos elevado a n),
siendo n el nmero de variables.
As,
para dos variables, el mximo nmero de trminos es 2n = 22 = 4;
para tres son 23 = 8;
para cuatro son 24 = 16 y as sucesivamente.
Veamos como ejemplo el caso de dos variables:
Las cuatro combinaciones posibles que se pueden formar son:
A B, A B, A B y A B
Cada uno de estos trminos recibe el nombre de "trmino cannico".
Toda funcin tiene "2 elevado a n" ( 2n) trminos cannicos.
El nmero de funciones obtenidas con "n" variables es 2n (nmero de combinaciones con repeticin).
IV.2.9. MINTERM Y MAXTERM.

Se define como MINTERM a las posibles combinaciones de productos en las que aparecen todas
las variables complementadas o sin complementar. Tambin se conoce como "suma de productos". Los
minterms se representan por " m ".
El nmero mximo de minterms es igual que el nmero mximo de trminos.
Para tres variables A, B y C los minterms son:
A B C,
A B C,
A B C,
A B C,
A B C,
A B C,
A B C,
ABC
Se define como MAXTERM a las sumas de las mismas combinaciones, complementadas o sin complementar. Tambin se llaman "producto de sumas". Su nmero es igualmente 2n. Se representan por "M".
Para las tres variables A, B y C los maxterms son:
A B C,
A B C,
A B C,
A B C,
A B C,
A B C,
A B C,
ABC
IV.2.10. FORMAS CANNICAS DE UNA FUNCIN.

Una funcin cualquiera se puede expresar de varias formas. De entre ellas estn.
1
mediante la suma de sus productos o minterms: f (a) = a f (1) + a f (0) y
mediante el producto de sus sumas o maxterms: f (a) = [a + f (0)] [ a + f (1)]

Es decir, que una funcin se puede expresar por medios de sus minterm o sus maxterm.
3
mediante la forma dual. La forma dual de: f = AB + AC es: (A+B) (A+C); es decir, cambiando las sumas por productos y los productos por sumas.
IV.2.11. TABLA DE VERDAD.

Es otra de las formas de escribir una funcin, o mejor de representarla. A travs de una tabla o
cuadro se indica el valor de los "unos" y "ceros" que toma la funcin para cada una de las combinaciones
posibles que se pueden formar con las variables que intervienen. El nmero de las combinaciones posibles
que se pueden formar, como se vio anteriormente, responde a la expresin 2n (siendo n el nmero de
variables).

OBSERVACIONES SOBRE LA TABLA DE VERDAD:
1
La tabla de verdad es nica para cada funcin, independientemente de la representacin

matemtica concreta adoptada.
El nmero de trminos que componen una tabla de verdad es de 2n
Al estar reflejados en la tabla de verdad los valores que toma la funcin segn los valores
de las variables, es muy fcil tomar los valores que en cada caso nos interese; o bien los
valores "cero", o bien los valores "uno".
A partir de la tabla de verdad puede obtenerse la expresin algebraica de la funcin representada en la tabla.
Asimismo nos va a ser muy til para la simplificacin o minimizacin de la funcin, sobre
todo mediante los "mapas de Karnaugh"; cosa que veremos ms adelante.
IV.2.12. LOGIGRAMAS.
Son diagramas confeccionados con los smbolos de los operadores lgicos que representan la resolucin o ejecucin de las funciones lgicas por medio de los operadores lgicos.
Ejemplo:
Sea la funcin lgica f = A B + A C
A
B
Su logigrama sera el de la figura IV.3 a) o b).
AB
AB
A
C
AB
+ AC
AB
A
AC
C
a)
+ AC
AC
b)
Figura IV 3
IV. 3. EQUIVALENCIA O REPRESENTACIN CIRCUITAL DE

LAS OPERACIONES LGICAS.
1
Toda suma lgica (operador o puerta O)

equivale a un circuito paralelo.
Ejemplo: Sea Y = A + B --------->
Todo producto lgico (operador o puerta
Y) se representa o equivale a un circuito
serie.
Ejemplo: Sea Y = A B ------------->
En la figura IV. 4 se muestran los circuitos equivalentes a la suma y producto lgicos.
A
A
B
B
Figura IV-4
A
B
circuitos equivalentes de las puertas AND y OR
33
IV. 4. OBTENCIN DE MINTERM Y MAXTERM DE UNA FUNCIN.

Segn vimos en el apartado IV.2.10 de la seccin "Conceptos del lgebra lgica", toda funcin
se puede expresar por medio de sus formas cannicas: minterm o maxterm.
Vamos ahora a ver y estudiar la manera de obtener dichos minterm o maxterm.
MINTERMS o sumas de productos:
Aclaremos antes de nada que la suma de minterms siempre debe dar "uno"; slo se toman aquellos
trminos cannicos que hagan la funcin "uno". No se toman los que la hacen "cero". La suma de los
minterms siempre da "uno".
Para obtener los minterms se parte de la tabla de verdad; se toman todos los trminos cannicos que hagan
valer la funcin "uno" en forma de productos (la suma de los minterms da
m
0
"uno") y se suman entre s, configurndose as la expresin o polinomio
A B C Y
M
booleano.
0
Vemoslo con un ejemplo:
Sea la siguiente tabla de verdad (figura IV.5):
Los trminos cannicos que hacen la funcin uno en forma de minterms son:
A B C o mo ; A B C o m1 ; A B C o m3 y A B C o m6
1
2
3
4
5
6
7
Puestos en forma de suma, dan el polinomio booleano, que es:

Y =
0
0
0
0
1
1
1
1
0 0
0 1
1 0
1 1
0 0
0 1
1 0
1 1
1
1
0
1
0
0
1
0
Figura IV.5
A B C + A B C + A B C + A B C = mo + m1 + m3 + m6
MAXTERMS o productos de sumas:

Aclarar, tambin, que slo se toman, en este caso, aquellos trminos cannicos que hagan "cero" la
funcin. No se toman los que la hagan "uno"; el producto de los maxterms siempre da "cero".
Para hallar los maxterms de una funcin, se parte de la tabla de verdad y se toman, en forma de suma,
todos los trminos cannicos que anulen la funcin -valor cero en la tabla- y se multiplican entre s,
CAMBIANDO EL ESTADO DE CADA VARIABLE. La expresin cannica de sus maxterms o
productos de sumas es esa.
Siguiendo con el ejemplo anterior, los trminos cannicos que anulan la funcin son:
A + B + C o M2 ;
A + B + C o M4 ;
A + B + C o M5 y
A + B + C o M7
que multiplicndolos entre s, complementando las variables, es la expresin en forma de Maxterm o

productos de sumas:
Y = ( A + B + C ) ( A + B + C ) ( A + B + C ) ( A + B + C ) = M2 M4 M5 M7
IV.5. PASO DE MINTERMS A MAXTERMS.

Aunque normalmente en lgica se trabaja con los minterms por ser ms fcil su manejo al de los
maxterms, y por ser ms asequibles para la simplificacin de funciones, resulta prctico disponer de una

expresin que nos relacione los maxterms partiendo del nmero de minterms hallados.
La expresin que liga ambos, sin entrar en demostraciones, es: Mi = 2n - i - 1
donde
Mi es el maxterm que se calcula
i es la posicin que ocupa el maxterm en el polinomio general
n es el nmero de variables que intervienen en la funcin
As en el ejemplo anterior vimos que los maxterm eran M2, M4, M5, M7.
Los trminos cannicos que habra que tomar son:
para M2
para M4
para M5
para M7
=
=
=
=
23 - 2 - 1
23 - 4 - 1
23 - 5 - 1
23 - 7 - 1
=
=
=
=
5
3
2
0
(A + B + C)
(A + B + C)
(A + B + C)
(A + B + C)
Como se puede apreciar estos trminos cannicos son los mismos que los obtenidos por el otro procedimiento.
Entendemos que es ms fcil obtener los Maxterm partiendo de los trminos cannicos que anulan la
funcin a travs de los minterm.
En el ejemplo que hemos considerado, la funcin expresada en minterm y maxterm sera:
Y = mo + m1 + m3 + m6 = M2 M4 M5 M7
IV.6. POSTULADOS, AXIOMAS, TEOREMAS Y LEYES DEL

ALGEBRA LOGICA.
Definamos primeramente estos conceptos:
POSTULADO:
AXIOMA:
TEOREMA:
LEY:
proposicin que se admite como cierta aunque no se haya podido demostrar.

principio tan claro que no precisa demostracin.
proposicin que afirma una verdad demostrable.
regla y norma constante e invariable de las cosas.
Hemos reflejado las definiciones de estos conceptos para que las conozcamos y las diferenciemos, pues
distintos autores, en sendos tratados, las utilizan indistintamente y/o indiscriminadamente. Ello produce
situaciones de duda, error, o falsa interpretacin.
As mientras unos autores nos hablan de postulados, otros nos hablan de leyes, axiomas o teoremas para
las mismas proposiciones.
Aunque tampoco pretendemos clarificar mucho en este sentido, debido a la complejidad de esta materia,
s hemos pretendido plantear esta observacin, para deshacer malentendidos al estudiar tal o cual autor;
si bien en lo que debemos fijarnos es en las proposiciones en s -independientemente de los nombres que
se les den- que, al fin y al cabo, son las que vamos a utilizar y aprovechar para el tratamiento y resolucin
de los problemas planteados.
Finalmente, cabe tambin decir que, aparte de los cuatro trminos (postulados, axiomas, teoremas, o leyes)
expuestos, tambin se usan otros como "PROPIEDADES" e incluso "REGLAS" para tratar los mismos
conceptos, lo cual agrava an ms las cosas. Pero bueno es saber esto.
A nuestro entender, intentando ser racional, y teniendo en cuenta que en Matemticas o en Algebra casi
todo es demostrable, nos quedaramos -y as lo vamos a tratar- con lo siguiente:
35
TEOREMAS: para una serie de proposiciones generales, habida cuenta que son demostrables;
LEYES:
para una serie de proposiciones ms particulares, aplicables a algunos casos, y que casi
siempre irn seguidas de los nombres propios que las concretaron. Por ejemplo las
Leyes de De Morgan;
PROPIEDADES: para una serie de proposiciones relativas a las operaciones del lgebra lgica; sobre
todo el producto y la suma lgica.
Visto esto, pasemos a ver los teoremas ms importantes o bsicos.
Debemos aclarar, tambin, que la numeracin que se asigna a dichos teoremas es slo cuestin de orden,
que no de prioridad, y que incluso puede darse el caso que los enumeremos de manera distinta a otros
autores. Aqu tampoco existe unificacin de criterios.
Nota: se entiende por forma dual al cambio de las sumas por productos y viceversa.
IV.7. TEOREMAS BSICOS DEL ALGEBRA LOGICA.

1
El resultado de aplicar cualquiera de las tres operaciones lgicas bsicas a variables del sistema
booleano es otra variable del sistema, y este resultado es nico.
Cualquier variable negada dos veces, y en general un nmero para de veces, es igual a la misma
variable sin negar. Recurdese que dos negaciones afirman. Tambin se conoce esta proposicin
como "ley de involucin".
A = A
si A = 0 ==> A = 0; si A = 1 ==> A = 1
Para todo elemento A existe otro elemento A, complemento o inverso, que cumple que:
A A = 0 Para A = 0 ==> 0 1 = 0 y para A = 1 ==> 1 0 = 0
A + A = 1 Para A = 0 ==> 0 + 1 = 1 y para A = 1 ==> 1 + 0 = 1
Para todo elemento A, se verifica:

A 0 = 0 Para A = 0 ==> 0 0 = 0 y para A = 1 ==> 1 0 = 0
A+1 = 1
Para A = 0 ==> 0 + 1 = 1 y para A = 1 ==> 1 + 1 = 1
Tanto en la suma lgica como en el producto lgico se cumple (Ley de idempotencia):

A A = A Para A = 0 ==> 0 0 = 0 y para A = 1 ==> 1 1 = 1
A + A = A Para A = 0 ==> 0 + 0 = 0 y para A = 1 ==> 1+ 1 = 1
En el lgebra de Boole se cumple (Leyes de absorcin o redundancia) que: "en cualquier ecuacin
booleana, en minterms, los trminos que contengan todos los factores (o variables) de otros trminos (de mayor tamao) es redundante; por tanto, se pueden eliminar los trminos redundantes.
Ejemplo: sea f = ABCD + ABC + AB = AB
Las variables del trmino AB estn contenidas en los otros tres trminos, por lo que son redundantes, y se pueden eliminar.
En particular,
A + AB = A
y, por dualidad, A (A + AB) = A
En efecto: para A + AB = A se tiene, sacando factor comn: A (1 + B) pero 1 + B es igual a 1; por tanto
A + AB = A (1 + B) = A 1 = A

Para el caso A (A + AB) se tiene, sacando factor comn: A A (1 + B)
Pero
A A = A, y,
a su vez,
1 + B = 1, por tanto:
A (A + AB) = A A (1 + B) = A 1 = A
7
Toda funcin puede descomponerse con respecto a cualquiera de las variables de las que depende
segn las siguientes relaciones:
a) f ( A,B,C,...) = A f (1,B,C,...) + A f ( 0,B,C,... ) y
b) f ( A,B,C,...) = [A + f (0,B,C,...)] [A + f (1,B,C,...)]
Estas formas representan las llamadas FORMAS CANONICAS DE UNA FUNCION.

La primera de ellas no es ni ms ni menos que la suma de sus minterms, y la segunda es el producto de
sus maxterms.
Notas: En el siguiente captulo, al hablar de las puertas lgicas y de las operaciones lgicas que
realizan, reseamos algunas de sus propiedades, que otros autores consideran como leyes, teoremas o postulados. Nosotros pensamos que aquel es el lugar ideal para su insercin, pues estamos hablando en cada momento de esas operaciones y sus propiedades y posibilidades.
Existen otras leyes, teoremas o postulados que no hemos recogido en este trabajo, por haberlo
limitado a resear los ms importantes o usuales.
IV.8. LEYES DE DE MORGAN.

Estas leyes son de las ms importantes del lgebra lgica, hasta el punto que a partir de estas leyes
aparecen nuevas funciones como la "NOR" y la "NAND", de gran inters en el campo de la tcnica y
dentro de la sealizacin de circuitos y sistemas digitales.
Sirven para transformar sumas en productos y viceversa. Tienen gran importancia en las aplicaciones
prcticas, pues permiten realizar todas las operaciones lgicas con un nico tipo de funcin u operador
lgico.
Dichas leyes son:
1
La inversa, complementacin o negacin de una suma de varias variables es igual o equivale al

producto lgico de las inversas, complementaciones o negaciones de esas variables. Su expresin
es :
________
A + B + C + ..... = A B C ....
La inversa de un producto lgico de varias variables es igual o equivale a la suma lgica de las
inversas de esas variables.
________
A B C ..... = A + B + C + ....
Veamos, para dos variables, que esto se cumple. Por extensin se cumple para cualquier nmero de ellas.
Sean las variables A y B.
_____
Primera ley
A + B = A B
Segn la complementacin A + B es igual al complemento de A B. Ahora bien: como un nmero
multiplicado por su complemento da cero, tenemos:
(A + B) A B = 0
37
Desarrollando, tenemos:
A A B + B A B = 0 = 0 B + A 0
Segunda ley.
pues A A = 0 y B B = 0
___
A B = A + B
Del mismo modo, A B es igual al complemento de A + B. Por tanto su producto debe dar cero.
En efecto: A B A + A B B = 0 = 0 B + 0 A = 0
Existe una tercera ley, que se llama generalizada, y que dice: "El complemento de una funcin se obtiene
complementando todas las variables que en ella intervienen e intercambiando las operaciones suma y
producto".
Su expresin general es:
___________
f ( A, B, C,...)
f ( A, B, C,...)
IV.9. LGICA POSITIVA Y LGICA NEGATIVA.

Cuando hablbamos del lgebra lgica, decamos que las variables lgicas tienen solamente dos
estados contrarios, opuestos, o excluyentes entre s. Y mencionbamos una serie de dualidades, entre
ellas: 1/0; SI/NO; etc.
Al aplicar la lgica a los sistemas electrnicos, compuestos por elementos electrnicos, bien sean convencionales (diodos, transistores) o bien por medio de circuitos integrados, CI, la dualidad que se aplica es
s tensin/no tensin aplicada a dichos elementos. O lo que es lo mismo; nivel alto de tensin/nivel bajo
de tensin, o simplemente alto/bajo; en ingls HIGH/LOW, en abreviatura H/L.
Pues bien; visto esto, existen dos opciones:
1 considerar el estado SI TENSIN o ALTO (H en ingls) como "uno", y el estado NO TENSIN O
BAJO (L en ingls) como "cero"; o
2 al revs; esto es: el nivel ALTO (H) como "cero", y el nivel BAJO (L) como "uno".
Dependiendo de que opcin consideremos, as tendremos dos tipos de lgica a saber:
LOGICA POSITIVA: si se toma el nivel ALTO como "uno" y el nivel BAJO como "cero", o
LOGICA NEGATIVA: si tomamos el nivel BAJO como "uno" y el nivel ALTO como "cero".
OBSERVACIONES:
a)
Si, en lo sucesivo, no me dice nada en contra, debemos entender que estamos considerando la
lgica positiva. Caso contrario, se har mencin especfica.
b)
Podemos decir que la lgica negativa es la complementacin o la "inversa" de la lgica positiva,

y viceversa.
c)
Tambin se puede admitir que la funcin lgica NO o funcin INVERSIN realiza el cambio de
lgica, pues si le aplicamos a la entrada un nivel ALTO, nos da a la salida un nivel BAJO; y al
contrario.
EJERCICIOS DE APLICACIN.
IV.1
Dibuja los smbolos de las puertas OR, AND, NOT, NOR, NAND, EXOR y EXNOR.
IV.2
Cul es el nmero mximo de trminos cannicos que puede tener una funcin lgica de 5
variables; y de 6 variables?.
IV.3
Dada la ecuacin Y = ABC + ABC + ABC + ABC escribe su tabla de verdad.
IV.4
En el ejercicio anterior slo existen los minterms. Cules son los maxterms?. Recuerda que son
los trminos cannicos que "dan cero".
IV.5
Escribe la ecuacin del ejercicio IV.3 en forma de maxterms. Recuerda que es suficiente con
cambiar operadores y estados.
IV.6
Demuestra que C + CD es igual a C.
IV.7
De la ecuacin Y = ABC + ABC + AC + AB + B cules son los trminos redundantes?. A qu otra ecuacin ms simplificada equivale?.
IV.8
Segn la Ley de De Morgan, a qu equivale la expresin
IV.9
______________
Escribe la expresin Y = ABC + ABC en forma de maxterms.
_________________
A + B + C + D + E
_________________________
IV.10 Escribe la expresin Y = (A + B + C) @ (A + B + C) en forma de minterms.
A
IV.11 Dado el siguiente circuito lgico o logigrama
(figura IV.6) escribe su ecuacin booleana en
minterms.
B
C
Figura IV.6
IV.12 Dada la funcin Y = AB + AC dibuja su circuito lgico.

IV.13 Dada la funcin Y = ABC + BC dibuja su
logigrama.
IV.14 Dado el circuito lgico o logigrama de la figura
IV.7, escribe su ecuacin booleana en minterms.
IV.15 Dibuja el logigrama de la funcin Y = ABC + ABC
A
B
C
Figura IV.7
IV.16 De la siguiente tabla de verdad, representa

su ecuacin en forma de maxterms as como
el circuito lgico capaz de ejecutarla.
A|0000
B|0011
C|0101
Y|1110
IV.18 Dada la siguiente tabla de verdad, escribe

su ecuacin en forma de minterms as como
el circuito lgico capaz de ejecutarla.
39
A|00001111
B|00110011
C|01010101
Y|01111001
IV.19 Halla la expresin booleana (minterms) del circuito de la figura IV.8
1111
0011
0101
0111
A
B
C
IV.20 Cmo pasaras el circuito de la figura IV.8a lgica

negativa?. Raznalo.
Figura IV.8
IV.21 Una variable A, por ejemplo, complementada cinco veces, a qu equivale a A o a A ?. Raznalo.
IV.22 Una variable complementada un nmero par de veces qu valor toma: el mismo que sin complementar o el contrario?. Raznalo.
IV.23 Teniendo en cuenta que la funcin inversa de otra es su complementada, escribe la funcin
complementada de la obtenida en el ejercicio nmero IV.18.
IV.24 Eres capaz de dibujar, sin mirarlas, los smbolos lgicos de las puertas de la figura IV.1?.
Intntalo y autoevalate.
IV.25 Invntate una funcin en forma de minterms y escribe su tabla de verdad.
40 Csar Snchez Norato. Principales puertas lgicas
CAPTULO V
Puertas Lgicas.
V.1. INTRODUCCIN.
Vamos a estudiar en este captulo las principales puertas (o compuertas) lgicas as como las operaciones lgicas que realizan; sus tablas de verdad, las ecuaciones que las definen y sus propiedades.
Aclaremos que todas estas compuertas o puertas se pueden realizar con elementos electrnicos convencionales -diodos y transistores- o con circuitos integrados (C I) si bien, por ahora, no nos detendremos en ello.
Tanto los smbolos como las tablas de verdad, los referiremos tan slo a dos variables de entrada, aunque
al final del estudio de todas las puertas, reflejaremos en un cuadro nico y, a modo de resumen, todas estas
tablas para tres variables de entrada.
V.2. PUERTA O FUNCIN "O" (OR en ingls). LA SUMA LGICA.

La salida de esta puerta o funcin es "uno" cuando cualquiera de las entradas o todas ellas valen
"uno". Da "cero" cuando todas las entradas valen "cero".
Tambin se suele decir que la salida de esta puerta es "uno" cuando una o otra, o otra, o todas las
entradas valen "uno". A la funcin "O" tambin se la conoce como de "cualquiera o todo", o bien "O
inclusiva". Equivale a un circuito paralelo. Ver figura IV.3, pgina 32.
Esta puerta realiza la operacin de la SUMA LOGICA o suma no exclusiva.
Su funcin lgica es: Y = A + B
(Se lee Y = A ms B).
En la figura V.1 se muestra su smbolo lgico, su tabla

de verdad y la funcin lgica para dos entradas.
Su ecuacin, frmula, o expresin cannica es:
a) como suma de productos o minterms
_
_
Y = AB + AB + AB
b)
como producto de sumas o maxterms
A+B
B
Smbolo
Funcin Lgica Y = A + B
Figura V.1 Puerta OR (O en espaol)
Y=A+B
Las propiedades de la suma lgica son:
1 Propiedad conmutativa A + B = B + A
2 Propiedad asociativa A + (B + C) = (A + B) + C = A + B + C
3 Elemento neutro A + 0 = A
4 Propiedad distributiva respecto del producto A + BC = (A + B) (A + C)
A
0
0
1
1
B
0
1
0
1
Y
0
1
1
1
Tabla de
verdad
Principales puertas lgicas. Csar Snchez Norato 41
Posee otras propiedades especiales, aunque ya se contemplaron en los teoremas, como:

-Si uno de los sumados es "uno", la suma lgica da siempre "uno": A + 1 = 1
-Si los sumandos son iguales, el resultado es igual a uno de ellos: A + A = A
-La suma de dos sumandos inversos da siempre "uno":
A + A = 1
V.3. PUERTA O FUNCIN "Y" (AND en ingls). EL PRODUCTO LGICO.

La salida de esta puerta es "uno" cuando una y otra y todas las entradas valen "uno". Caso contrario la salida es "cero". De ah que tambin se la llame "todo o nada". Se representa por un circuito serie.
Ver figura IV.4, pgina 32.
Su smbolo lgico, su funcin lgica y su tabla de verdad, para dos entradas, semuestran en la figura V.2
Su funcin lgica es: Y = A B (Se lee Y = A por B)
Su ecuacin, frmula o expresin cannica es:
a) como suma de productos o minterms
Y=A B
A
0
0
1
1
A@ B
B
Smbolo
b) como producto de sumas o maxterms

_
_
Funcin Lgica Y = A @ B
Y = (A + B) (A + B) (A + B)
B
0
1
0
1
Tabla de
verdad
Figura V.2 Puerta AND (Y en espaol)
Esta compuerta realiza la operacin del PRODUCTO LGICO

Las propiedades del producto lgico son:
1
Conmutativa A B = B A
2
Asociativa A (B C) = (A B)C = A B C
3
Elemento neutro A 1 = A
4
Distributiva respecto de la suma A (B + C) = A B + A C
Posee otras propiedades especiales, aunque ya se contemplaron en los teoremas, como:
- Si uno de los factores o entradas es "cero", el resultado es siempre "cero"
- Si los factores son iguales, el resultado es el mismo
- El producto de dos factores inversos es siempre "cero"
A 0=0
A A=A
A A = 0
V.4. PUERTA O FUNCIN "NO" (NOT). LA INVERSIN LGICA.

Su salida es la inversa de la entrada. Si la
entrada es "uno", la salida es "cero". Y viceversa.
Posee una sola entrada y una sola salida.
A esta puerta se le conoce como "inversin",
"complementacin", "negacin" o "inversor".
Su smbolo lgico, su tabla de verdad y su funcin lgica aparecen en la figura V.3.

Su funcin lgica es: Y =A (Se lee Y = No A)
Esta puerta realiza la operacin lgica INVERSIN LOGICA.
Smbolo
Funcin Lgica Y = A
Y
0
0
0
1
A Y
0 1
1 0
Tabla de
verdad
Figura V.3 Puerta NOT (NO en espaol)

Las propiedades de esta operacin son:
1
El "cero" invertido es igual a "uno" y el "uno" invertido es "cero" 0 = 1 y 1 = 0 (*)
2
Si la inversin de una variable es doble -dos inversiones sobre una misma variable-, el valor
que toma sta es el mismo que tena antes de las inversiones. As A = A
3
En general, un nmero impar de inversiones equivale a una nica inversin, y un nmero
par de inversiones equivale a una doble inversin, (ninguna). As A = A y A = A
4
La inversin de una suma lgica equivale al producto de las inversas de esas variables
_________ _ _ _
A + B + C = A B C (segunda ley de De Morgan).
5
La inversin de un producto lgico equivale a la suma de las inversas de esas variables

_______ _ _ _
A B C = A + B + C (segunda ley de De Morgan).
V.5. PUERTA O FUNCIN "NO-O" (NOR en ingls). LA SUMA NEGADA.

Es la inversa de la funcin o puerta OR. Tambin se la conoce como ON (del ingls OR-NOT) as
como NI, ya que su salida es "uno" si NI una NI otra NI ninguna entrada son "uno".
Su smbolo, su funcin lgica y su tabla de verdad,
para dos variables, son las que se muestran en la
figura V.4.
A
B
Su funcin lgica es
______
Y = A + B (Se lee "A ms B negado")
Smbolo
_____
_ _
Segn la Ley de De Morgan (A + B = A B), esta
funcin puede escribirse de otra forma. Por tanto,
_____
_ _
Y=A+B = A B
Su ecuacin, frmula o expresin B
cannica es:
_ _
a) en forma de minterms Y = A B
_
_
_ _
b) en forma de maxterms Y = (A + B) (A + B) (A + B)
(*)
A+B
A+B
Figura VI.5
A+B
A
B
Figura V.6
Es otra forma, ms cmoda, de representar la negacin (ya lo dijimos en el apartado IV.2.2, pgina 28)
Y
1
0
0
0
Tabla de
verdad
0
A
Observacin:
Si alguna de las entradas de una puerta de este
tipo no se usa, se conecta a un "cero lgico" o
se puentean con otras. Ver figura V.6.
B
0
1
0
1
Figura V 4 Puerta NOR (NO-O en espaol)
A+B
Esta puerta puede realizarse con una puerta

OR seguida de otra NOT, tal como puede
apreciarse en la figura V.5
A+B
A
0
0
1
1
A+B
V.6. PUERTA O FUNCIN "NO-Y" (NAND). EL PRODUCTO NEGADO.

Esta puerta es tambin conocida como AN (del ingls AND-NOT), as como YN (de Y-NO).
Es la inversa de la puerta o funcin Y o AND.
La salida es "uno" si ni una, ni otra, ni ninguna entrada son "uno".
Su smbolo lgico, su funcin lgica y su tabla de
verdad, para dos variables, son las de la figura V.7
____
Su funcin lgica Y = A B (negacin de A
por B).
_____
Por la segunda Ley de De Morgan, A B = A' + B'
Por lo que puede escribirse la ecuacin de dos
formas diferentes a saber:
_____
A
0
0
1
1
A@ B
B
Smbolo
Funcin Lgica Y = A @ B
B
0
1
0
1
Y
1
1
1
0
Tabla de
verdad
Figura V.7. Puerta NAND (NO-Y en espaol)
Y = A B = A + B
Su ecuacin, frmula o ecuacin cannica es:
a)
como suma de productos Y = A' B' + A' B + A B'
b)
como suma de productos Y = A' + B'
Esta puerta puede realizarse con una
puerta AND seguida de otra NOT tal
como puede apreciarse en la figura V.8
A@ B
A
B
Esto se muestra en la figura V.9.
A@ B
Figura V.8
La puerta NAND se conoce como

puerta universal.
Observacin:
Si alguna de las entradas de este tipo de puerta no se
usa, se conecta a un "uno lgico" o se puentea con
otras.
A@ B
A@ B
A
B
A@ B
A
B
Figura V.9
V.7. PUERTA O FUNCIN IGUALDAD.

Esta puerta es un tipo de razonamiento lgico
que contiene una sola entrada o premisa y una sola
salida o conclusin. Si la una existe, tambin existe la
otra; y si la premisa no existe, la conclusin es nula.
Su smbolo, su funcin lgica y la tabla de verdad son
las que se muestran en la figura V.10.
A
Smbolo
Funcin Lgica Y = A
A Y
0 0
1 1
Tabla de
verdad
La principal aplicacin de esta puerta es la de generar

Figura V.10. Puerta o funcin igualdad
los niveles lgicos que pierden potencia a causa de su
uso a lo largo de los circuitos lgicos.
Si se aplican varias puertas igualdad, la informacin se mantiene en nivel y en lgica.
V.8. PUERTA O FUNCIN "OR EXCLUSIVA" (XOR en ingls).

Esta puerta da a la salida un "uno" cuando una o otra entrada valen "uno" pero nunca las dos.
Si se tratara de ms de dos entradas, la salida es "uno" cuando el nmero de "unos" de las entradas es
impar; caso contrario la salida es "cero".
Tambin se la conoce como "de alguno pero no todos"; o funcin lgica dilema; o funcin disfuncin;
o suma exclusiva o aritmtica.
Su smbolo lgico, para dos entradas, su funcin y
la tabla de verdad se muestran en la figura V.11.
A+B
Su funcin lgica es:
Y = A B (lase A ms exclusivo B).
Smbolo
La operacin que realiza es la suma aritmtica, pues

0 + 0 = 0; 0 + 1= 1; 1+ 0 =1; 1+1=0 y se lleva 1.
La ecuacin o expresin cannica es:
a)
como suma de productos o minterms
b)
A
0
0
1
1
B
0
1
0
1
Y
0
1
1
0
Tabla de
verdad
Figura V.11. Puerta XOR (OR EXCLUSIVA)
Y = A' B + A B'
Y = (A + B) (A + B')
Las propiedades de la suma exclusiva son:

1
Conmutativa:
Asociativa:
Elemento neutro:
A 0= A
La suma exclusiva de dos nmeros iguales da cero: A A = 0
La suma exclusiva de dos nmeros opuestos da uno: A A' = 1
A1=A
Propiedad distributiva A (B
B = B
(B C) = (A B) C
C) = A B
La funcin XOR se puede realizar mediante los

tres operadores lgicos. Para dos variables, el
circuito equivalente sera el de la figura V.12
Esta puerta es un detector de un nmero impar de
unos a la entrada. Si esto ocurre, la salida es "uno"
AC
Figura V.12. Circuito equivalente de la XOR
V.9. PUERTA O FUNCIN "NOR EXCLUSIVA" (XNOR en ingls).

Tambin llamada funcin equivalencia; o funcin coincidencia, o NOR exclusiva. Es la inversa de
la OR EXCLUSIVA. Da a la salida "uno" cuando ambas entradas valen lo mismo: ya sea "cero" o "uno".
Para ms de dos entradas, la salida vale "uno" cuando todas las entradas valen "cero", o bien cuando el
nmero de "unos" de las entradas es un nmero par. De lo contrario, la salida es "cero". Es por ello por lo
que se comporta como un detector de un nmero par de unos a la entrada. Su smbolo, su funcin y la tabla
de verdad, para dos variables o entradas, se presentan en la figura V.13.
La funcin lgica es
_______
Y = A B bien Y = A B
La ecuacin o expresin cannica es:

a)
como suma de productos o minterms
b)
Y=AB + AB
A
0
0
1
1
A+B
B
Smbolo
Y = (A + B') (A' + B)
La operacin que realiza es la complementacin o inversin de la suma aritmtica.
Funcin Lgica Y = A + B = A @ B
B
0
1
0
1
Y
1
0
0
1
Tabla de
verdad
Figura V.13. Puerta XNOR (NOR Exclusiva)
V.10. OTRAS PUERTAS O FUNCIONES.

Existen otras puertas o funciones. Presentamos dos de ellas:
A
B
Y = AB + CD
Puerta AND-OR INVERT. Fig V.14
C
D
Puerta TRIESTADO.
Puerta AND-OR INVERT

Figura V.14. Puerta AND-OR INVERT
Es un inversor controlado por un habilitador E.

* = alta impedancia
A
0
1
0
1
Smbolo
Puerta triestado
E
0
0
1
1
A
*
*
1
0
Tiene una buena aplicacin en microprocesadores y

ordenadores.
En la figura V.15 se muestran el smbolo y la tabla de
verdad. Mientras el habilitador no valga "uno" la
entrada no se transfiere a la salida, que adems saldr
invertida.
Tabla de
verdad
Figura V.15. Puerta TRIESTADO
CUADRO RESUMEN DE TABLAS DE VERDAD PARA TRES ENTRADAS.

Salidas
Entradas // variables
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
OR
0
1
1
1
1
1
1
1
AND
0
0
0
0
0
0
0
1
NOR
1
0
0
0
0
0
0
0
//
Funciones
NAND
1
1
1
1
1
1
1
0
XOR
0
1
1
0
1
0
0
1
XNOR
1
0
0
1
0
1
1
0
V.11. PUERTAS MS USUALES EN FORMA DE C. I. (TTL SERIE 74)
7400
7401
7403
7403A
7410
7412
7412A
7420
7422
7426
7430
7437
7438
7440
74133
PUERTAS NAND
Cudruple
puerta NAND
Cudruple
puerta NAND
Cudruple
puerta NAND
Cudruple
puerta NAND
Triple
puerta NAND
Triple
puerta NAND
Triple
puerta NAND
Doble
puerta NAND
Doble
puerta NAND
Cudruple
puerta NAND
nica
puerta NAND
Cudruple
puerta NAND
Cudruple
puerta NAND
Doble
puerta NAND
nica
puerta NAND
de 2 entradas y salida en push-pull

de 2 entradas y salida en colector abierto
7402
7425
7427
7428
7433
74260
PUERTAS NOR
Cudruple
puerta NOR
Doble
puerta NOR
Triple
puerta NOR
Cudruple
puerta NOR
Cudruple
puerta NOR
Doble
puerta NOR
de 2
de 4
de 3
de 2
de 2
de 5
entradas y salida en push-pull

entradas y salida en colector abierto
7408
7409
7411
7415
7421
PUERTAS AND
Cudruple
puerta AND
Cudruple
puerta AND
Triple
puerta AND
Triple
puerta AND
Doble
puerta AND
de 2
de 2
de 3
de 3
de 4

7432
PUERTAS OR
Cudruple
puerta OR
PUERTAS INVERSORAS
7404 Inversor sxtuple con puertas
7405A Inversor sxtuple con puertas
NAND y salida en push-pull

NAND y salida en colector abierto
PUERTAS XOR (OR EXCLUSIVA)

74136 Cudruple
puerta XOR
74386 Cudruple
puerta XOR
PUERTAS XNOR (NOR EXCLUSIVA)
74266 Cudruple
puerta XNOR de 2 entradas y salida en colector abierto
V.12. PUERTAS MS USUALES EN FORMA DE C. I. (CMOS SERIE 40)
4011
4012
4023
4068
PUERTAS NAND
Cudruple
puerta NAND de 2
Doble
puerta NAND de 4
Triple
puerta NAND de 3
nica
puerta NAND/AND
4000
4001
4002
4025
4078
PUERTAS NOR
Doble
puerta NOR
de 3 entradas ms un inversor
Cudruple
puerta NOR
de 2 entradas
Doble
puerta NOR
de 4 entradas
Triple
puerta NOR
de 3 entradas
nica
puerta NOR/OR de 8 entradas
4073
4081
4082
PUERTAS AND
Triple
puerta AND
Cudruple
puerta AND
Doble
puerta AND
de 3 entradas
de 2 entradas
de 4 entradas
4071
4072
4075
PUERTAS OR
Cudruple
puerta OR
Doble
puerta OR
Triple
puerta OR
de 2 entradas
de 4 entradas
de 3 entradas
4041
4069
4009
4049
PUERTAS INVERSORAS
Cudruple inversor /buffer
Sxtuple inversor
Sxtuple inversor con 16 patillas
4030
4070

Cudruple
puerta XOR
de 2 entradas
Cudruple
puerta XOR
de 2 entradas
4077

Cudruple
puerta XNOR de 2 entradas y salida en colector abierto
4085
4086
PUERTAS AND-OR INVERT

Doble
puerta 2AND-OR INVERT (una con inhibidor) (AND-NOR)
puerta 4AND-OR INVERT de 2 entradas y NOR de 6 entradas e inhibidor
entradas
entradas
entradas
de 8 entradas
V.13. CONVERSIN DE PUERTAS MEDIANTE INVERSORES.

Cuando se usan puertas lgicas, surge la necesidad de convertir unas en otras, ya sea por comodidad, ya por no disponer de un tipo determinado de puertas en ese preciso momento, etc; pero sobre todo
por la simplicidad de los circuitos lgicos a realizar.
Por otra parte, esta simplicidad en los circuitos implica una disminucin de
volumen y peso, abarataNAND
miento del montaje y,
cmo no, disminucin de
las probabilidades de error,
OR
es decir, mayor fiabilidad.
NOR
Vamos a generalizar los casos y ver como con la ayuda de

inversores se pueden convertir entre s las distintas puertas u operadores. Para ello es suficiente con aadir inversores a las distintas puertas.
Estos inversores pueden ir colocados a las entradas
(delante) de dichas puertas (figura V.16), a las salidas
(detrs) de ellas (figura V.17) o a ambos lados de ellas
(figura V.18).
En las figuras V.16, V.17 y V.18 presentamos los distintos casos posibles.
NOR
AND
Ya vimos como, por ejemplo,

una puerta NOR se puede
+
=
implementar o realizar mediante una puerta OR y un
Figura V.16
INVERSOR. De igual forma
vimos como una NAND se
poda implementar con una AND y un INVERSOR.
NAND
AND
OR
Figura V.17
OR
AND
NOR
NAND
Figura V.18
V.14. EQUIVALENCIAS ENTRE LAS PUERTAS NOR Y NAND.

SMBOLOS ALTERNATIVOS.
Teniendo en cuenta las leyes de De Morgan, se puede establecer una equivalencia entre las puertas
NOR y NAND.
_____
Segn la primera ley Y = A + B = A' B'
A
A
A
A+B
A@B
A@B
se puede buscar o establecer la puerta
B
B
B
NAND equivalente a la NOR.
Smbolo alternativo de NOR
____
Mediante la segunda ley Y = A B = A' + B'
A
A
A
A+B
A+B
A@B
se establece la puerta NOR equivalente a la
B
B
NAND.
B
Smbolo alternativo de NAND
En la figura V.19 se muestran los razonaFigura V.19. Smbolos alternativos de NOR y NAND
mientos as como los smbolos alternativos.
V.15. LAS OPERACIONES LGICAS CON PUERTAS NOR Y NAND

Vamos a mostrar aqu cmo se pueden realizar la operaciones lgicas de la SUMA, la INVERSIN
y el PRODUCTO lgico con un nico tipo de puertas: las NOR y las NAND.
V.15.1 OPERACIONES LGICAS CON PUERTAS NOR

a)
LA INVERSIN LGICA.
Para ello basta con utilizar una puerta NOR
de una sola entrada. Si la puerta NOR fuera
de ms de una entrada, es suficiente con
puentear todas las entradas de dicha puerta
tal como se muestra en la figura V.20, a).
b)
LA SUMA LGICA.
Para realizar esta operacin con puertas NOR
son necesarias dos puertas tal como puede
apreciarse en la figura V.20,b). La segunda
puerta acta como inversor. Se ha dibujado
de una sola entrada, pero si tuviera ms de
una, se puentean todas (caso anterior). Para
obtener una suma negada, es suficiente con
una sola puerta.
a)
b)
A +B= A + B
A+B
c)
A+ B = A @ B
A
B
A+ B = A @ B
Figura V.20. Operaciones con puertas NOR
c)
EL PRODUCTO LGICO.
Esta operacin se realiza con una puerta NOR aplicando a sus entradas las variables negadas o invertidas.
Para estas negaciones o inversiones, se pueden utilizar puertas NOR como inversores. Ambos casos se
muestran en la figura V.20,c).
V.15.2 OPERACIONES LGICAS CON PUERTAS NAND.
a)
LA INVERSIN LGICA.
Para ello basta con utilizar una puerta
NAND de una sola entrada. Si la puerta
NAND tuviera ms de una entrada, es
suficiente con puentear todas las entradas de
dicha puerta tal como se muestra en la figura
V.21, a).
b)
LA SUMA LGICA.
Esta operacin se realiza con una puerta
NAND aplicando a sus entradas las variables negadas o invertidas. Para estas negaciones o inversiones, se pueden utilizar
puertas NAND como inversores. Ambos
casos se muestran en la figura V.21,b).
a)
+B
A@ B
A+ B
b)
c)
A
B
A@ B
A@B = A@B
Figura V.21. Operaciones con puertas NAND
c) EL PRODUCTO LGICO.
Para realizar esta operacin con puertas NAND son necesarias dos puertas tal como puede apreciarse en
la figura V.21,c). La segunda puerta acta como inversor. Se ha dibujado de una sola entrada, pero si
tuviera ms de una, se puentean todas.
Para obtener un producto negado, es suficiente con una sola puerta.
= A+B
V.1
Dibuja el smbolo de una puerta OR de nueve entradas.
V.2
Dibuja el smbolo de una puerta AND de siete entradas.
V.3
Escribe la funcin de una puerta OR de cuatro entradas.
V.4
Escribe la funcin de una puerta AND de cuatro entradas.
V.5
Escribe o dibuja la tabla de verdad de una funcin OR para tres entradas.
V.6
Escribe o dibuja la tabla de verdad de una funcin AND para tres entradas.
V.7
Escribe las ecuaciones lgicas (minterms y maxterms) de una funcin OR de 3 entradas.
V.8
Escribe las ecuaciones lgicas (minterms y maxterms) de una funcin OR de 3 entradas.
V.9
Cmo se puede conseguir una puerta NOT mediante una NOR?. Y mediante una NAND?.
V.10
Escribe la funcin lgica de una funcin NOR de tres entradas.
V.11
Escribe la funcin lgica de una funcin NAND de tres entradas.
V.12
Escribe la funcin lgica de una funcin XOR de tres entradas.
V.13
Escribe la funcin lgica de una funcin XNOR de tres entradas.
V.14
Escribe o representa la tabla de verdad de la funcin lgica NOR de tres entradas.
V.15
Escribe o representa la tabla de verdad de la funcin lgica NAND de tres entradas.
V.16
Escribe o representa la tabla de verdad de la funcin lgica XOR de tres entradas.
V.17
Escribe o representa la tabla de verdad de la funcin lgica XNOR de tres entradas.
V.18
Escribe las formas cannicas de una funcin NOR con tres entradas.
V.19
Escribe las formas cannicas de una funcin NAND con tres entradas.
V.20
Escribe las formas cannicas de una funcin XOR con tres entradas.
V.21
Escribe las formas cannicas de una funcin XNOR con tres entradas.
V.22
Con una puerta OR e inversores, disea una puerta AND.
V.23
Con una puerta AND e inversores, disea una puerta OR.
V.24
Con una puerta OR e inversores, disea una puerta NAND.
V.25
Con una puerta NAND e inversores, construye una puerta OR.
V.26
Con una puerta NAND e inversores, disea una puerta AND.
V.27
Con una puerta NAND e inversores, disea una puerta NOR.
V.28
Con una puerta NOR e inversores, construye una puerta NAND.
V.29
Con una puerta AND e inversores, disea una puerta NOR.
V.30
Con una puerta OR e inversores, disea una puerta NOR.
V.31
Justifica y dibuja el smbolo alternativo de una puerta NAND.
V.32
Justifica y dibuja el smbolo alternativo de una puerta NOR.
V.33
Dada la expresin Y = A' B' + A'B + AB' en minterms, pasarla al modelo OR-AND.
V.34
Dibuja el circuito lgico para realizar una suma lgica con puertas NAND.
V.35
Cmo realizaras un producto lgico con puertas NOR?.
52 Csar Snchez Norato. Resolucin y simplificacin de funciones
CAPTULO VI
Resolucin y simplificacin de funciones.
VI.1. INTRODUCCIN.
En este captulo vamos a estudiar las dos formas de representar una funcin lgica: el modelo AND-OR
o representacin grfica de la funcin dada en forma de minterms y el modelo OR-AND o representacin
de una funcin dada en forma de maxterms, as como la forma o pautas a seguir para pasar de un modelo
a otro y viceversa.
Tambin veremos cmo se puede resolver un circuito mediante un nico tipo de puertas; bien con slo
puertas NOR o bien con slo puertas NAND.
Igualmente veremos la simplificacin de las funciones por el mtodo de Karnaugh y por el de Quine
McCluskey.
Por ltimo, aplicaremos los conceptos tratados en el tema a la resolucin de problemas lgicos.
VI.2. EL MODELO AND-OR.

Se entiende por modelo AND-OR la representacin de un circuito lgico mediante los operadores lgicos AND y OR por este orden. Es decir,
una serie de puertas AND -que realizan los productos lgicos- y otra serie de ellas (o una sola) -que
realizan las sumas lgicas- del tipo OR.
Por ejemplo sea la funcin cuya ecuacin lgica es:
_
_ _
Y = ABC + ABC + ABC
A
B
C
A
B
C
A
B
C
Figura VI.1. Modelo AND-OR
Su circuito lgico, sin simplificar, sera el que aparece en la figura VI.1. Como se observa, el circuito lgico
est formado por puertas AND y OR. Es el modelo AND-OR.
Podemos concluir que el modelo AND-OR no es ni ms ni menos que la resolucin de una ecuacin lgica
por medio de sus minterms o suma de productos.
VI.3. MODELO OR-AND.

Se entiende por modelo OR-AND la representacin de un circuito lgico mediante operadores lgicos OR y AND por este orden. Es decir, por medio de puertas OR y AND.
Resolucin y simplificacin de funciones. Csar Snchez Norato 53
Por ejemplo sea la funcin cuya ecuacin lgica es:

_ _
_
Y = (A + B) (A + B) (A + B)
Su circuito lgico, sin simplificar, sera el que aparece en

la figura VI.2 que, como se aprecia, est formado por
puertas OR y una AND (en este caso).
Es el modelo OR-AND.
Vemos, pues, que el modelo OR-AND es, sencillamente,
la resolucin de una ecuacin lgica por medio de sus
maxterms o productos de sumas.
B
A
B
A
B
Figura VI.2. Modelo OR-AND
VI.4. CONVERSIN DEL MODELO AND-OR EN OR-AND Y VICEVERSA.

Basndonos en la tercera Ley de Morgan o Ley generalizada que dice: "El complemento de una
funcin se obtiene complementando todas las variables que en ella intervienen e intercambiando las sumas
por productos y los productos por sumas", podemos pasar o convertir el modelo AND-OR al modelo ORAND y viceversa.
Para ello, y sin entrar en demostraciones, deben seguirse los siguientes pasos:
1
Si la funcin o ecuacin no est complementada, se complementa toda ella. Si est ya complementada una vez -o un nmero impar de veces- se deja como est. Si estuviera complementada dos veces
-o un nmero par de ellas- se complementa una vez ms para que quede complementada un nmero
IMPAR de veces. Para ello basta con poner una barra sobre toda la funcin.
Se cambian todos los AND por OR y todos los OR por AND.
Se complementa cada variable individualmente, poniendo barras a cada una de ellas.
Se complementa, una vez, toda la funcin poniendo barras a toda ella.
Se eliminan todos los grupos de barras dobles.
Como ejemplo prctico sea que se trate de la funcin Y = (A + B + C) (A + B + C) dada en el modelo

OR-AND o forma de maxterms, y sea que se quiere pasar al modelo AND-OR.
Siguiendo los pasos anteriores queda:
1
2
3
_______________________
Complementando la funcin entera: Y = (A + B + C) (A + B + C)
____________________
Cambiando los OR por AND y viceversa: Y = A B C + A B C
______________________
Complementando cada variable:
Y = A B C + A B C
______________________
________________________________________________
Complementando toda la funcin:
Y = A B C + A B C
Eliminando los grupos de barras dobles:
Y = A B C + A B C

___________________
Otro ejemplo: Sea pasar la funcin Y = ABC + ABC + ABC al modelo OR-AND.
1
No hace falta complementar la funcin pues ya lo est.

__________________________________
Cambiando los OR por AND y viceversa: Y = (A+ B + C) (A + B+ C) (A + B+ C)
________________________________________
Complementando cada variable: Y = (A+ B + C) (A + B+ C) (A + B+ C)
===================================
Complementando toda la funcin: Y = (A+ B + C) (A + B+ C) (A + B+ C)
Eliminando los grupos de barras dobles, queda:
2
3
Y = (A + B + C) (A + B + C) (A + B + C)
OBSERVACIN IMPORTANTE:
Si analizamos la funcin o ecuacin inicial, dada en un modelo, y la final, obtenida en el otro modelo, vemos que, sin
entrar en demostraciones, sta ltima est formada por las mismas variables que la inicial cambiadas, cada una de
ellas, de estado y relacionadas por las mismas operaciones lgicas AND y OR pero cambiadas entre s.
Esta observacin la podemos tener en cuenta para mayor rapidez y simplicidad a la hora de proceder a una
conversin. Volviendo al ejemplo anterior, o mejor a los dos anteriores, tenemos:
para el primero de ellos:
Y = (A + B + C ) (A + B + C )
el otro modelo: Y = A B C + A B C
para el segundo de los ejemplos:

____________________
Y = ABC + ABC + ABC el otro modelo: Y = (A+B + C) (A+B + C) (A+B + C)
VI.5. RESOLUCIN DE UNA FUNCIN CON PUERTAS NAND.

Ya hemos comentado las ventajas de utilizar en la resolucin de funciones o ecuaciones lgicas y,
por tanto, en la realizacin de los circuitos lgicos ejecutores de las mismas, un nico tipo de puertas u
operadores lgicos. En este apartado vamos a analizar la manera de pasar una funcin o ecuacin lgica
dada en uno cualquiera de los modelos (AND-OR, OR-AND) a un nico tipo de lgica; en este caso la
lgica NAND que es como sabemos la llamada puerta universal.
Para ello deben seguirse los siguientes pasos:
1
Dibujar el logigrama de la funcin en el modelo AND-OR (representacin de la funcin en forma
de minterms). Si la ecuacin o funcin estuviera dada en la forma de maxterms o modelo OR-AND,
se convierte al otro modelo segn terminamos de ver.
2
Dibujar un crculo inversor en la salida de cada puerta AND.
Dibujar un crculo inversor en cada entrada de cada puerta OR.
Comprobar los niveles lgicos de las lneas que provienen de las entradas y que se dirigen a las
salidas y corregirlos si fuera preciso.
OBSERVACIN INICIAL: Ante todo debe procurarse simplificar la funcin, por ejemplo segn Karnaugh.
Veamos un ejemplo: Sea la funcin Y = AB + CD + E que se quiere realizar con puertas NAND.
Primer paso: el logigrama (figura
VI. 3a)
Segundo paso y siguientes: se
condensan en la figura VI.3b
donde aparece el logigrama equivalente con puertas NAND.
A
B
C
D
c)
a)
b)
Figura VI-3. Circuito equivalente en NAND
la puerta 3 es el smbolo alternativo de la puerta

NAND, segn hemos visto en la figura V.19 y
que se puede sustituir por el otro smbolo;
la variable E, al poner el crculo inversor a la
entrada de la puerta 3, cambia de estado por lo
que hay que restablecerlo con el inversor 4;
d)
OBSERVACIONES INTERMEDIAS:
a)
las puertas 1 y 2 se ve que son NAND;
b)
si consideramos la observacin b) y tenemos en

cuenta que un inversor se puede conseguir con
una puerta NAND sin ms que puentear sus
entradas, el circuito lgico final sera el de la
figura VI.4.
A B
C D
. .E=
AB C D
A B +C D +E
Figura VI.4. Circuito con puertas NAND
Bajo el punto de vista algebraico la conversin se hace teniendo en cuenta:

Primero: se aplican dos inversiones a la funcin. (Si ya tiene una, se aplica otra).
Segundo: se aplica la 1 Ley de De Morgan
En el ejemplo anterior tenemos: Y = AB + CD + E
Aplicando dos inversiones queda:
===========
Y = AB + CD + E
Aplicando la Ley de De Morgan queda finalmente:

___________________________
______
______
___
Y = AB CD E
OBSERVACIN FINAL:
Si la funcin es sencilla, como en el ejemplo anterior, se puede directamente cambiar todas las puertas OR y AND
por NAND y comprobar los niveles de las variables.
VI.6. RESOLUCIN DE UNA FUNCIN CON PUERTAS NOR.

En este apartado, vamos a ver como podemos pasar del modelo OR-AND AND-OR a un nico
tipo de lgica: la NOR. De este modo podremos realizar el circuito lgico con un solo tipo de compuertas;
en este caso las compuertas NOR.
1
Dibujar el logigrama de la ecuacin en el modelo OR-AND (representacin de la funcin en forma
de maxterms); figura VI.5a. Si est en AND-OR se pasa al modelo OR-AND.
2
Dibujar un crculo inversor a cada entrada de la puerta AND.

3
Dibujar un crculo inversor a la salida de cada puerta OR.
Comprobar los niveles lgicos de las lneas que provienen de las entradas y se dirigen a la salida y
corregirlos si fuera preciso. Todo ello se muestra en la figura VI. 5.
OBSERVACIN INICIAL:
Ante todo debe procurarse simplificar la funcin, por ejemplo, segn Karnaugh.
Veamos un ejemplo:
Sea la funcin Y = (A + B) C (D + E)
y sea que se trate de realizarla
mediante puertas NOR.
A
B
Primer paso: el logigrama se representa en la figura VI.5 a.

Segundo paso y siguientes se "condensan" en la figura VI.5b) donde
ya aparece el logigrama equivalente
pero con puertas NOR.
C
D
E
(A+B) @ C @ (D+E)
(A+B) @ C @ (D+E)
2
b)
a)
Figura VI.5. Circuito equivalente en NOR

OBSERVACIONES INTERMEDIAS:
a)
b)
c)
d)
e)
Las puertas 1 y 2 est claro que son NOR.

La puerta 3 es el smbolo alternativo de la puerta NOR tal como se vio en la figura V.19 que se puede
sustituir por el otro smbolo alternativo.
La variable C, al poner un crculo inversor en la puerta, 3 cambia de estado, por
(A+B)
lo que debe invertirse colocando un nueA
1
vo inversor, o mejor, prescindiendo del
B
que tiene.
(A+B) + C + (D+E)
Si la variable C, que en la funcin apaC
3
rece negada, no lo estuviera, habra que
negarla en el logigrama equivalente en
D
puertas NOR; esto se podra hacer con
2
E
un inversor o con una puerta NOR
(D+E)
"puenteando" sus entradas.
Teniendo en cuenta la observacin b), el
Figura VI.6. Circuito con puertas NOR
circuito final sera el de la figura VI.6.
Bajo el punto de vista algebraico, la conversin se har teniendo en cuenta:

- primero: se aplican dos inversiones a la funcin. Si tuviera una, se le aplica otra.
- segundo: se aplica la segunda Ley de De Morgan.
En el ejemplo anterior tenemos: Y = (A + B) C (D + E)
_________________________________________
_________________________________________
Aplicando dos inversiones queda: Y = (A+B) C (D + E)

Aplicando la segunda Ley de De Morgan queda finalmente:
_________________________________________
_________________________________________
Y = (A+B) C (D + E)
OBSERVACIN FINAL:
Si la funcin es sencilla, como en este ejemplo, se puede directamente, cambiar todas las puertas OR y AND por las
NOR y comprobar los niveles de las variables.
VI. 7. SIMPLIFICACIN O MINIMIZACIN DE FUNCIONES.

La simplificacin o MINIMIZACIN de funciones es la operacin que consiste en obtener una
ecuacin o expresin booleana lo ms sencilla posible para una misma funcin y que sea equivalente a la
obtenida directamente ya sea en forma de minterms o de maxterms, a partir de la tabla de la verdad.
Las ventajas que ofrece la simplificacin son entre otras:
a)
bajo el punto de vista matemtico
mayor sencillez en el polinomio booleano
menor posibilidad de error en su tratamiento, desarrollo, etc.

b)
en el orden tcnico;
simplicidad en el circuito lgico ejecutor,
menor espacio o peso de dicho circuito,
abaratamiento del montaje y por tanto ms competitivo,
menor posibilidad de error o fallo (recurdese que cualquier circuito cuantos ms elementos
tenga, mayor es la probabilidad de fallo o avera),
mejor calidad en el funcionamiento (si hay muchas unidades lgicas aumentan los retardos
en cada nivel llegando incluso a valores intolerables)
Debido a estos conceptos o ventajas, los tcnicos se esfuerzan porque el nmero de orden de las funciones
-nmero mximo de veces que una variable booleana, en forma directa o inversa, debe alcanzar los
diferentes circuitos lgicos en cascada antes de llegar a su salida- no sea superior a tres.
La simplificacin se basa en los Postulados, Teorema o Leyes del lgebra lgica, as como en las propiedades de las operaciones lgicas.
Dos son los procedimientos o mtodos empleados fundamentalmente en la simplificacin de funciones:
- El mtodo de Karnaugh (mapas o diagramas de Karnaugh)
- El mtodo de Quine-Mc Cluskey.
VI.7.1. Mtodo de Karnaugh. Diagramas o Mapas de Karnaugh.

Veamos este mtodo por medio de minterms.
Este mtodo se usa habitualmente para un nmero pequeo de variables; como mximo seis.
El mtodo consiste en dibujar sobre un papel tantos cuadros como trminos cannicos tenga la funcin que
se trata de simplificar. Recordemos que este nmero de trminos viene dado por la frmula N = 2n .
Una vez construidos los cuadros, se van anotando en ellos los valores de la funcin par cada trmino
cannico. Es, en esencia, la tabla de verdad copiada de otra manera. Sobre los cuadros y los valores
reflejados en ellos, se van eliminando variables basndose en los teoremas del lgebra lgica, sobre todo
en el que hemos llamado teorema tres que dice que A + A' = 1 hasta llegar a la mnima expresin posible.
Este mtodo, como cualquiera de los empleados, se complica a medida que aumenta el nmero de variables.
Por ello vamos a ir vindolo para distintos nmeros de variables, ya que en algunos casos hay que hacer
una serie de consideraciones especificas.
No obstante, y a modo de resumen general, podemos describir 5 puntos a seguir:
1 A partir de la tabla de verdad se escribe la ecuacin de la funcin en forma de minterms. Este punto
se puede obviar y pasar al segundo directamente.
2 Confeccionar el mapa o diagrama para el nmero de variables en cuestin (de manera que se pueda
pasar de un cuadro a otro adyacente en las dos direcciones horizontal y vertical cambiando nicamente una variable, ya est complementada o sin complementar) e ir escribiendo en los cuadros correspondientes los "Unos" de la tabla de la verdad.

3
4
5
Marcar los grupos adyacentes de "2", "4" u "8" "Unos" del mapa con lazos (los grupos que puedan
translaparse -solaparse).
Eliminar la o las variables que aparezcan en una agrupacin junto con su complemento y conservar
la o las variables restantes.
Los grupos de variables que queden se unen por medio de un "OR" (minterms) obtenindose de
esta manera la expresin simplificada.
VI.7.2. Reglas ms importantes para confeccionar los lazos.

1
2
3
4
5
Nota:
Cada lazo debe contener el mayor nmero de "Unos" posible, debiendo constar cada uno de
ellos de 2, 4, 8, 16 ... "Unos".
Los lazos pueden quedar superpuestos y no importa que haya cuadros de valor "Uno" que
correspondan a la vez a dos o ms lazos diferentes.
No se pueden formar lazos entre parejas de "Unos" situados en diagonal.
Debe tratarse de conseguir el menor nmero de lazos y que cada uno de ellos contengan el
mayor nmero de "Unos" posible.
La primera columna de la izquierda se considera adyacente con la primera de la derecha del
mapa. Lo mismo ocurre con la superior y la inferior; as como con las de las esquinas para
las tablas cuadradas. los lazos que contengan "unos" de estos cuadros adyacentes son
"abiertos", ya sea horizontalmente ya verticalmente. Los lazos de los "unos" de las esquinas
se dibujan abiertos, pero en diagonal.
recurdese que de un lazo de 8 "unos" se eliminan 3 variables. De uno de cuatro se eliminan dos, y de un
lazo de 2 "unos" se elimina una variable.
VI.8. MAPAS DE KARNAUGH PARA DOS VARIABLES.

Vesmolo con un ejemplo:
Sea la tabla de la verdad de la suma lgica.
Siguiendo los cinco pasos a seguir, tenemos:
1
2
3
4
5
Ecuacin en minterms:
Y = AB + AB + AB
Confeccin de la tabla y/o mapa
Agrupacin de los cuadros adyacentes
Eliminacin de las variables y,
Expresin simplificada: Y= A+B
m0
m1
m2
m3
A
0
0
1
1
B
0
1
0
1
Y
0
1
1
1
0
m0
1
m2
1
m1
1
m3
Eliminar B y queda A
Eliminar A y queda B
Figura VI.7. Mapa para dos variables
Todo ello podemos observarlo en la figura VI. 7.
VI.9. MAPAS DE KARNAUGH PARA TRES VARIABLES.

1
2
3
Vemoslo con otro ejemplo: sea la tabla de verdad de la figura VI. 8

Ecuacin en forma de minterms:
Y = ABC + ABC + ABC + ABC + ABC = Y = m1 + m2 + m3 + m5 + m7
Confeccin del mapa y/o tabla;
Formacin de grupos o lazos;
4
5
Eliminacin de las variables ;

Expresin simplificada: Y= C + AB
A B C
m0 0 0 0
m1 0 0 1
m2 0 1 0
m3 0 1 1
m4 1 0 0
m5 1 0 1
m6 1 1 0
m7 1 1 1
Todo ello est representado en la figura VI. 8

CONSIDERACIONES ESPECFICAS:
Como en el caso de las tres variables se obtienen 23 = 8

minterms y, por tanto 8 cuadros, en el mapa de Karnaugh stos pueden aparecer en forma de dos filas y
cuatro columnas o en forma de cuatro filas y dos columnas. En cualquier caso, y como ya se apunt en otro
lugar, se consideran cuadros adyacentes los cuadros
extremos y podemos considerar el mapa como un
cilindro o tubo, de modo que coincidan m0 con m4 y m1 con el m5.
A B
0 0
0
1
1
1
0
1
0
1
1
1
m1
1
m3
m0
1
m2
0 1
11
1
m7
1
m5
m6
10
m4
Eliminar C y queda A B
Eliminar A y B y queda C
Figura VI.8. Mapa para tres variables
En efecto: en el mapa anterior son adyacentes el cuadro m0 y el m4 ; lo mismo ocurre con el m1 y el m5. Del mo al m4
slo vara de estado una variable: la A.
Del m1 al m5 slo vara de estado una variable: tambin la A.
En general podemos considerar el mapa "enrollado" en sentido vertical, dando un tubo horizontal. Si el
mapa se hubiera dibujado horizontalmente, podamos imaginarlo como un tubo en posicin vertical
"enrollado" de izquierda a derecha.
VI.10. MAPAS DE KARNAUGH PARA CUATRO VARIABLES.

Vemoslo con otro ejemplo:
Sea la tabla de verdad de la figura VI.9.
Siguiendo los mismo pasos que antes:
Y = ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD
Del grupo de 8 "unos" se eliminan las variables A, B, y C y queda la D.
Del grupo de 2 "unos" se elimina D,
y quedan las variables A, B, y C.
La expresin final es
Y = D + ABC
CONSIDERACIONES ESPECIFICAS:
Este mapa puede considerarse "enrollado" horizontalmente y verticalmente,
formndose nuevos cuadros adyacentes.
Pero tambin puede considerarse
"doblado" por las cuatro esquinas,
haciendo coincidir los cuadros m0, m2,
m8 y m10, como si el mapa envolviera
una esfera, o como si furamos a hacer
un sobre de carta.
A B C D
m0
m1
m2
m3
m4
m5
m6
m7
m8
m9
m 10
m 11
m 12
m 13
m 14
m 15
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
1
0
1
0
1
0
1
0
1
CD
AB
00
01 11 10
0 0 0m 0 1 1 1 m 3 0m 2
m
01
11
10
1
4
m 12
m8
m5
1
7
m 13
1
9
m 15
m 14
m 11
m 10
Eliminar A, B y C y queda D
Eliminar D y queda A B C
Figura VI.9. Mapa para cuatro variables
Vase como para pasar del cuadro m0 al m2 slo cambia la variable C; para pasar del m0 al m8 solo cambia
la variable A; para pasar del m8 al m10 solo cambia la variable C y, por ltimo, para pasar del m10 al m2 solo
cambia la variable A.
VI.11. MTODO DE KARNAUGH POR MEDIO DE LOS MAXTERMS.

Tambin se puede simplificar o minimizar una funcin por medio de sus maxterms.
1
2
3
4
5
A partir de la tabla de verdad se escribe la expresin booleana en forma de maxterms o producto

de sumas. Recordemos que son los trminos cannicos que "anulan" la funcin, y que hay que escribirlos de modo que las variables aparezcan invertidas a como aparecen en el trmino cannico
que anula la funcin.
Se confecciona el mapa de Karnaugh para el nmero de variables en cuestin y se escriben "unos"
en los cuadros correspondientes. (Deben haber tantos "unos" como "ceros" hay en la tabla de verdad).
Marcar los grupos adyacentes de 2, 4 u 8
C
0
1
"unos" del mapa con lazos.
A B
A B C Y
Eliminar la/s variables que aparecen en una
agrupacin junto con su complementaria.
Las variables o grupos de variables que
queden se unen por medio de AND obtenindose la expresin simplificada.
Ejemplo: Sea la funcin cuya tabla aparece en la

figura VI. 10.
Siguiendo los pasos anteriores:
1:
Y = (A + B + C) (A+ B + C) (A+ B + C)
2, 3 y 4:
5
0
0
1
1
0
0
1
1
Expresin final: Y = (A+ C) (B + C)
1: Y = (A + B + C) (A+ B + C) (A+ B + C)
(A+ B+ C)
2, 3 y 4: en la figura VI. 11
Expresin final:
Y = (A+ B) (A+ C) (B + C)
0
1
1
1
0
1
0
1
0
1
0
1
0
1
0
1
a)
0 +0
0+ 1
1+1
1+ 0
b)
Solucin: Y = (A + C) @ (B + C)
Figura VI.10. Simplificacin por maxterms
en la figura VI.10
Veamos otro ejemplo:

Sea la funcin cuya tabla de la verdad aparece en la
figura VI.11
5:
0
0
0
0
1
1
1
1
A BC Y
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
a)
1
0
1
1
1
0
0
0
+0 1
0+ 1 1
AB
1 1
1 0
b)
Solucin: Y = (A + B) @ (A + C) @ (B + C)
Figura VI.11. Simplificacin por maxterms
VI.12 MTODO DE KARNAUGH POR LA FUNCIN INVERSA.

A veces puede resultar ms interesante simplificar una funcin por la funcin inversa.
Este mtodo consiste en la simplificacin por medio de los minterms pero por los "ceros". Si esta expresin
una vez simplificada se pasa a maxterms, coincide con la obtenida mediante los maxterms directamente.
Veamos un ejemplo.
A B C
Sea la funcin cuya tabla de la verdad es la

que se representa en la figura VI. 12. En
dicha figura se muestra la simplificacin as
como el circuito lgico resultante en el
modelo AND-OR-INVERT visto en el
apartado V.10, figura V.14.
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0 1
11
10
b)
_____________
Y = AC + BC = Y = AC + BC
0
0
0 0
a)
La solucin es:
A B
A C
Y=
B
C
A C
+B
Y=
A C
+B
c)
B C
Figura VI.12. Simplificacin por funcin inversa
VI.13. REDUNDANCIAS O TRMINOS "NO IMPORTAN" EN LOS MAPAS

DE KARNAUGH.
En los sistemas digitales de los circuitos que emplean los mapas de Karnaugh se da, con frecuencia,
que ciertos trminos cannicos minterms estn prohibidos o "no importan" por alguna razn que establece
el circuito lgico. Estos trminos se llaman "REDUNDANCIAS", "TRMINOS NO IMPORTAN" o
"TRMINOS INDIFERENTES".
Se acostumbra a marcarlas en el mapa con una X y su valor puede ser considerado como un "1" o como un
"0" -no importa, es indiferente- segn convenga, y en muchas aplicaciones pueden emplearse para favorecer
la simplificacin o minimizacin de la funcin y, por tanto, del circuito lgico.
Veamos un ejemplo:
Se desea proyectar un circuito lgico de tres entradas
de modo que exista un "1" a
la salida cuando una cualquiera de las entradas valga
"cero".
Resolucin:
Lo primero que se hace es
confeccionar la tabla de
verdad; figura VI. 13a).
A continuacin se escribe la
ecuacin lgica
A B C
0
0
0
0
1
1
1
1
0
0
0
1
0
1
1
0
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
a)
A B
0 0
0 1
1 1
1
1
1 0
b)
0 0
11
10
0 1
A B
E lim in ar A y C
E lim in ar A y B
E lim in ar B y C
c)
S oluci n: Y = A + B + C
Figura VI.13. Trminos redundantes o no importan
Y = AB C + ABC + ABC
Despus se hace el mapa de Karnaugh (como se ve, no se puede simplificar por no estar "adyacentes"
ninguno de los "unos"). Completamos el mapa con los trminos "no importan", donde alguna o todas las
entradas valen "cero" y los representamos por sendas X, con lo que ya se puede simplificar.
Por ltimo escribimos la expresin final:
Y = A+ B+ C
VI.14. RESUMEN SOBRE LOS MAPAS DE KARNAUGH

A continuacin, y a modo de resumen, se adjuntan los mapas de Karnaugh para 2, 3, 4, 5 y 6 variables, indicando la posicin de los distintos minterms.
a) Mapa para dos variables: figura VI. 14
b) Mapa para tres variables: figura VI.15
c) Mapa para cuatro variables: figura VI. 16
d) Mapa para cinco variables: figura VI. 17
e) Mapa para seis variables: figura VI. 18
0
CD
AB
00
01
11
10
00
m0
m1
00
m0
m1
01
m2
m3
01 m4
m5
11
m6
m7
1 1 m 12
m 13
m 15
m 14
10
m4
m5
10
m9
m 11
m 10
A B
AB
m0
m2
m1
m3
Figura VI. 14
Figura VI.15
m8
Figura VI.16
Nota: una funcin de cinco variables se puede resolver mediante dos mapas de cuatro variables: uno para la 50
variable con valor "cero" y el otro para la misma variable con valor "uno".
00
01
11
10
DEF
ABC
000
m0
m1
m3
m2
000
m0
m1
m3
001
m4
m5
m7
m6
001
m8
m 11 m 10 m14 m 15 m13 m 12
DE
ABC
000
001 011
010 110 111 101
100
m 2 m6
m4
m7 m5
011 m 12
m 13 m 15 m 14
011 m 24
010 m 8
m9
m 11 m 10
010 m 16 m 17 m 19 m 18 m22 m 23 m 21 m 20
110
m 24 m 25
m 27 m 26
110
m 48 m 49
m 51 m 50 m 54 m 55 m 53 m 52
111
m 28
m 29
m 31 m 30
111
m 56
m 57
m 59 m 58 m 62 m 63 m 61 m 60
101
m 20 m 21
m 23 m 22
101
m 40 m 41
m 43 m 42 m 46 m47 m45 m 44
100
m16
m 19 m 18
100
m32
m 35 m 34 m 38 m 39 m37 m 36
m 17
Figura VI.17
m 25 m 27 m 26 m 30 m 31 m 29 m 28
m 33
Figura VI.18
VI. 15. MTODO TABULAR DE QUINE-MC CLUSKEY.

Cuando las variables de una funcin son varias -seis o ms- el mtodo de Karnaugh resulta muy
engorroso y complicado. En estos casos es ms asequible el mtodo de Quine-Mc Cluskey que a pesar de
ser ms lento, es ms sistemtico y por lo tanto ms seguro. As mismo puede resultar ms idneo incluso
para cinco variables.
El mtodo de Quine-Mc Cluskey parte tambin de la representacin de una funcin en forma cannica
(minterms y maxterms). Consiste en ordenar, segn el nmero de "unos" que tengan, las combinaciones
de la variables que satisfacen la ecuacin.
A continuacin se buscan la combinaciones que comparadas con las de grupos adyacentes, con un bit ms
o menos, difieren slo en una variable, que en una combinacin estar negada y en la otra no, eliminndose
la misma.
La simplificacin se basa en el mismo teorema que Karnaugh; es decir, en que A + A= 1.
OBSERVACIONES:
1
Todos los trminos de la ecuacin deben contener todas las variables.
2
Todos los trminos de la ecuacin que carezcan de alguna o algunas variables, sta o stas se incluyen
realizando el producto lgico entre ese o esos trminos cannicos y los grupos formados por la suma de la
o las variables sin negar y negadas.
Ejemplo: Sea la ecuacin Y = ABCD+ ACD

Como se puede observar, el segundo trmino cannico no contiene la variable B; pero como debe tenerla,
segn la observacin segunda, se le introduce y queda:
Y = ABCD+ ACD (B + B) = ABCD + ABCD + ABCD
Ya todos los trminos contienen todas las variables.
Los pasos a seguir para la simplificacin de funciones por ste mtodo son:
1
Conseguir que todos los trminos contengan todas las variables de la funcin.
Se sustituyen todos los trminos por los bits que representen las variables. (Una variable sin negar
es un "uno" y para una variable negada se pone un "cero").
Se determina el ndice de cada trmino, siendo ste el nmero de "unos" que tenga. As mismo, y
para distinguir entre s los distintos trminos de igual ndice, se designa a cada uno de ellos el valor
decimal que su cdigo binario representa. Por ejemplo el trmino 1011 es de ndice 3 y se le asigna
el valor once.
Se hace una primera lista de los trminos de la ecuacin clasificndolos por su ndice.
Se hace una segunda lista combinando los trminos anteriores teniendo en cuenta que los trminos
a combinar no deben diferir entre s ms que en el estado de una variable, la cual se sustituye por
un guin. Si hay dos o ms trminos repetidos, se eliminan todos menos uno.
Se forma una tercera lista combinando las parejas de trminos de acuerdo con la norma anterior.
Las nuevas combinaciones dispondrn, por lo tanto, de dos guiones, el anterior y el obtenido ahora.
Los trminos repetidos se eliminan todos menos uno.
Con los trminos no eliminados (despus de sustituidos de nuevo por letras) se forma la expresin
simplificada.

Veamos con un ejemplo la manera prctica de efectuar dicha simplificacin: lo haremos con cuatro
variables para que sea ms asequible.
Sea la ecuacin Y = ABC+ ACD + ABCD+ ACD
1
Poner a todos los trminos todas las variables:

Y = ABC(D + D) + ACD (B + B) + ABCD+ ACD (B + B)
Y = ABCD + ABCD + ABCD + ABCD+ ABCD+ ABCD + ABCD
Sustituimos las letras por bits:
Y = 0101 + 0100 + 0111 + 0011 + 0110 + 1111 + 1011
3 y 4 Determinacin del ndice y confeccin de la primera lista.

ndice
trmino valor decimal
1
0100
4
2
0011
3
2
0101
5
2
0110
6
3
0111
7
3
1011
11
11
1111
15
4
5 Confeccin de una segunda lista:

Combinaciones
4,5
4,6
5,7
3,7
6,7
3,11
7,15
11,15
ndice
01001-0
01-1
0-11
011-011
-111
1-11
1
1
2
2
2
2
3
3
trmino
01-01---11
--11
ndice
1
1
(se elimina por estar repetido)
2
2
(se elimina por estar repetido)
Tercera lista:
Combinaciones
4,5-6,7
4,6-5,7
3,7-11,15
3,11-7,15
trmino
Escritura de la ecuacin simplificada Y = AB + CD
VI.16. RESOLUCIN DE PROBLEMAS LGICOS. PASOS A SEGUIR.

A la hora de resolver un problema de lgica lo primero es
salidas o
entradas o
CAJA NEGRA
COMPRENDER bien el problema en s,
resultados
variables
y establecer claramente las entradas y
las salidas, o lo que es lo mismo: las
Figura VI.19. Caja negra
premisas o datos del problema y las
conclusiones o soluciones.
Para una mejor comprensin del problema, es de una suma importancia la ayuda de la CAJA NEGRA.
Vase la figura VI. 19
Una vez COMPRENDIDO el problema y determinadas las entradas y las salidas, es recomendable seguir
los siguientes pasos:
1
Confeccin de la tabla de verdad con los datos o entradas del problema y los resultados o salida
(o salidas) deseadas.
Obtencin de la ecuacin o ecuaciones lgicas a partir de la tabla de verdad. Se recomienda obtener la ecuacin en forma de minterms o suma de productos, aunque tambin puede obtenerse en
forma de maxterms.
Simplificacin de la o las ecuaciones lgicas. Para ello lo ms fcil es utilizar el mtodo de Karnaugh.
Realizar el circuito elctrico mediante interruptores, para ayudarnos a comprender mejor la ejecucin del circuito. Este punto no tiene mucha importancia, ya que lo que se pretende es resolverlo
con puertas lgicas; por tanto se puede obviar.
5
Disear el circuito lgico o logigrama que ejecute el circuito, mediante los smbolos de los operadores lgicos.
En este punto debe aplicarse todo lo concerniente a los operadores lgicos; sobre todo:
a)
utilizar el menor nmero de operadores lgicos o puertas y,
b)
intentar disearlo con un nico tipo de puertas, bien con las NOR, o bien con las NAND
o universales, como ya dijimos en otro lugar.
Nota: si se nos pide realizarlo con un tipo determinado

de puertas, habremos de atenernos a ello.
Finalmente y una vez resuelto sobre el papel el

problema, -conviene revisarlo cuantas veces sea
preciso hasta cerciorarnos que est bien resuelto- se
procede a la ejecucin o realizacin prctica del
montaje.
A B C
0
0
0
0
1
1
1
a) 1
Veamos un ejemplo prctico:

Sea que queremos disear un circuito que gobierne un
motor con tres interruptores A, B y C, en las siguientes
condiciones:
a) que funcione siempre que A y B estn cerrados y,
b) que funcione cuando A est cerrado y los otros dos abiertos
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0 1
11
10
b)
a)
Eliminar C
Eliminar B
A
B
c)
0 0
b)
Figura VI. 20
Confeccionamos la tabla de verdad. Vase en la

figura VI.20
2
Obtenemos la ecuacin lgica, en forma de minterms.
Esta ecuacin es: M = ABC + ABC + ABC
Simplificamos la funcin segn Karnaugh
Vase ello en la figura VI.20
Realizamos el circuito elctrico mediante interruptores.
Obsrvese la figura VI.21.a)
Realizamos el circuito lgico. Figura VI.21. b), c) y
d). En ella pueden verse dos posibles soluciones, as
como el circuito lgico con puertas NAND o universales.
0
0
0
0
1
0
1
1
M = AB + AC = A@ (B + C)
Resolucin:
1
A B
A
C
d)
B
C
A
B
A
C
Figura VI.21
VI. 17.
AZARES.
A la hora de disear los circuitos digitales deben tenerse en cuenta los llamados azares o
posibilidades de carreras como causas de un
posible mal funcionamiento de los mismos.
tg
Los azares pueden ser estticos, dinmicos y

esenciales. Los dos primeros pueden darse en
redes combinatorias implementadas con puertas;
los esenciales pueden ocurrir, fundamentalmente,
en circuitos asncronos.
Como causas de los azares pueden darse:
*
0
1
A
0
Los retardos de puerta debidos a los

tiempos de conmutacin.
tg
tg
tg
Diagrama de tiempos
Veamos el siguiente ejemplo:

Figura VI.22
Si se utiliza una puerta NAND como inversor,
existe un retardo temporal finito, tg, entre la
aplicacin de la seal a la entrada y la produccin del cambio requerido a la salida. El cambio producido
en la salida no aparece instantneamente, sino un tiempo tg despus. Ver todo esto en la figura VI. 22.
*
Generacin de seales espreas de conmutacin.
Si las seales A y A' generadas por la puerta

NAND de la figura VI. 22 anterior se aplican a
una puerta AND (figura VI. 23), segn las leyes
del lgebra lgica A A' = 0 deba haber a la
salida en todo momento un cero; sin embargo la
realidad es otra segn se observa en la figura VI.
23. La consecuencia es que a la salida de la puerta
AND aparecen una serie de seales espreas en la
conmutacin con flanco ascendente de tg segundos de duracin cuando A est cambiando de
cero a uno.
1
0
1
A
0
1
A+A
0
A
A@ A
t
t
t
tg
tg
tg
Figura VI.24. Generacin de seales espreas

de conmutacin por parte de una puerta OR
A@ A
1
0
1
0
A +A
1
0
t
t
t
tg
tg
tg
Figura VI.23. Generacin de seales espreas

de conmutacin por parte de una puerta AND
Se dice que el circuito anterior presenta un

azar de "cero" esttico, porque la seal de
salida (que debe estar permanentemente a
cero) se pone a "uno" durante cortos perodos
de tiempo transitorios.
Si en lugar de una puerta AND se tratara de
una OR (figura VI. 24), se tendr a la salida
que A + A' = 1, cosa que no ocurre durante
los tiempos tg del diagrama de tiempos tal
como puede observarse en la figura VI. 24.
Se dice que un circuito presenta un azar de "uno" esttico porque su salida, que debe ser "uno", es cero
durante los perodos transitorios tg originndose seales espreas de flanco descendente que se inician en
el instante en que A est cambiando de "uno" a "cero".
VI.
18.
GENERACIN DE
COMBINATORIAS.
AZARES
ESTTICOS
EN
REDES
Supongamos la funcin Y = AB + A'C. Si esta funcin se implementa con slo puertas NAND
puede generar un azar de "uno" esttico.
Veamos: para el caso en que B = C = 1, la funcin se reduce a la forma A + A' con lo que puede existir un
azar de uno esttico pues la funcin, que debiera valer siempre "uno", durante unos instantes (cambios en
A de "uno" a "cero") vale "cero" como se observ en la figura anterior.
En general, si para unos valores determinados de determinadas variables se puede reducir la funcin a la
forma y = X + X' existe la posibilidad de que se genere un azar de "uno" esttico.
Si hallamos la funcin dual de la funcin anterior (recordemos que la funcin dual de una funcin es otra
funcin que resulta de cambiar los productos por sumas y stas por productos) tenemos que Y = (A + B)
(A' + C). Si esta funcin se implementa con slo puertas NOR, existe la posibilidad de que se genere un
azar de "cero" esttico. En efecto, para B = C = 0 la funcin se reduce a la forma Y = A A' que su valor
debe ser cero, pero que como ya se vio anteriormente durante unos cortos intervalos de tiempo (cambios
en A de "cero" a "uno") no se cumple.
Por ltimo, si las funciones anteriores se implementan con puertas AND y OR, cabe la posibilidad de que
se generen azares de "unos" y "ceros" estticos.
VI. 19. DETECCIN Y ELIMINACIN DE AZARES ESTTICOS.

Una de las formas de evitar los azares estticos en un circuito combinacional, consiste en no dejar
"unos" adyacentes sin cubrir por lazos en los mapas de Karnaugh. Si a la hora de representar la funcin
para su simplificacin por medio de los mapas de Karnaugh se consigue que todos los lazos estn relacionados entre s (lazos entrelazados por nuevos lazos -implicantes primos), no aparecern en el circuito azares
estticos.
Veamos un ejemplo. Supongamos la funcin
Y = A'B'C + A'BC + ABC' + ABC.
A B
00
Llevmosla al mapa de Karnaugh (figura VI.

25 a) donde aparece la funcin simplificada.
Como se puede observar, los dos lazos aparecen aislados entre s. Existen dos "unos" adyacentes (011 y 111) que no estn cubiertos por
un implicante primo o lazo. Si unimos ambos
"unos" mediante un nuevo lazo adicional o
implicante primo (lazo sombreado de la figura
VI. 25 b), la funcin simplificada resultante es
ms compleja pero est exenta de azares. Se ha
incluido el producto adicional BC.
1
1
00
01
01
11
A B
11
10
10
a)
Solucin: Y = A B + A' C
b)
Solucin: Y = A B + A' C + BC
Figura VI.25. Eliminacin de los azares estticos

Despus de la primera simplificacin la funcin se reduce a la forma Y = A + A' que ya sabemos que no
siempre es "uno"; por contra la segunda solucin se reduce a Y = A + A' + 1 con lo que la funcin
siempre seguir siendo "1". El resultado es que se evita un azar esttico.
Si se trata de buscar un azar de "cero" esttico, se halla la funcin inversa de la funcin dada y se representa
en los mapas de Karnaugh. Se mira si existen "ceros" adyacentes sin cubrir por un implicante primo o lazo.
Si los hay, existe la posibilidad de generacin de un azar esttico. Para evitarlo, se incluyen en un nuevo
lazo adicional y la nueva funcin queda exenta de azares de cero estticos.
Sea la funcin anterior Y = A'B'C + A'BC + ABC' + ABC
La funcin inversa es Y' = (A + B + C' ) (A + B' + C' ) (A' + B' + C) (A' + B' + C' )
En la figura VI. 26 aparece esta
funcin trasladada a los mapas de
Karnaugh y sus simplificaciones: en
la figura VI. 26 a) la primera simplificacin y la funcin con posibilidad de azares y en la figura VI. 26
b) la segunda simplificacin y la
funcin libre de azares.
En general, cuando la ecuacin o
funcin de un circuito puede reducirse a la forma Y = A + A' o a Y
= A A' cabe la posibilidad de que
se genere un azar esttico.
A B
0 0
A B
0 0
0 1
0 1
11
11
10
1 0
a)
Solucin: Y = A' B ' + A C '
b)
Solucin: Y = A' B ' + A C ' + B' C '
Figura VI. 26. Eliminacin de los azares estticos
La primera forma puede generar un

azar de uno esttico al cambiar A de
"uno" a "cero"; la segunda forma puede generar un azar de cero esttico al cambiar A de "cero" a "uno".
En consecuencia, se pueden detectar azares estticos examinando la tabla o mapa de Karnaugh. Si existen
"unos" en celdas adyacentes sin estar enlazados, existe la posibilidad de un azar esttico. Su eliminacin
se puede realizar sin ms que unir estos unos por un nuevo implicante primo o lazo adicional.
VI. 20. DISEO DE REDES COMBINATORIAS LIBRES DE AZARES.

Basta para ello, a la hora de la simplificacin de la funcin, tener en cuenta lo dicho anteriormente.
Debe procurarse la eliminacin de los dos tipos de azares: de cero estticos y de uno estticos. Si las redes
se van a implementar con puertas NAND solamente, deben analizarse los mapas de Karnaugh por los
minterms, y si se va a implementar con slo puertas NOR, deben contemplarse los mapas de Karnaugh por
la funcin inversa.
Finalmente, si la funcin va a ser implementada mediante puertas AND y OR, deben analizarse los mapas
de Karnaugh por ambas formas (por la funcin en forma de minterms y por la funcin inversa de sta) y
comprobar que no queden ni "unos" adyacentes sin enlazar, para evitar azares de "uno" esttico, ni "ceros"
adyacentes para evitar azares de "cero" estticos.
Si se trata de comprobar los azares en una red existente, basta con obtener su ecuacin y comprobar
mediante los mapas de Karnaugh (para minterms y para la funcin inversa de sta) la interrelacin entre
los lazos.
VI. 21. AZARES DINMICOS

Estos azares pueden darse en los circuitos digitales o redes combinatorias cuando se supone que
la salida del circuito o red debe cambiar de 0 a 1 o, de forma alternativa, de 1 a 0.
Si se ha diseado la salida para que cambie de 1 a 0 pero en la prctica cambia de 1010, en el
circuito hay presente un azar dinmico. Del mismo modo, si la salida debe cambiar de 0 a 1 pero en realidad
cambia de 0101 hay presente un azar dinmico.
Este tipo de azares se puede dar en aquellos circuitos donde haya tres o ms caminos para una misma
variable desde la entrada hasta la salida, debido a los diferentes retardos temporales sufridos por los
diferentes caminos a recorrer.
En la figura VI. 27 el camino recorrido por la
seal A hasta la salida presenta varios caminos,
por lo que si todas las puertas poseen el mismo
tiempo de conmutacin (mismo retardo) esta
seal llegar a la salida en tiempos diferentes.
A
B
A
C
A
D
Figura VI.27. Red con azares estticos
VI. 22.
AZARES ESENCIALES
Este tipo de azar se da en los circuitos controlados por suceso y tiene como causa una carrera entre
una seal primaria y una secundaria.
Supongamos que la mquina digital de la figura VI. 28, controlada por un suceso, deba cambiar del estado
S0 al S1 y permanecer en l al suceder un cambio en el valor de X.
Supongamos tambin que el tiempo de inversin ti para
la seal primaria X sea mayor que el tiempo de activacin tt para la seal secundaria B.
Si la mquina llega al estado S1 antes de que el valor de
X' haya cambiado de 1 a 0, tendr lugar una nueva
transicin a S2. Como X = 1 cuando la mquina llega al
estado S2, se deduce que tendr lugar una nueva transicin al estado S3 en el que se quedar siempre que haya
ocurrido ya el cambio en X'.
Como se ve, el funcionamiento es incorrecto.
Para evitar este azar debe insertarse un retardo en la
lnea de salida del circuito que genera la seal secundaria B. Con ello, el cambio en B no llega a la entrada del
circuito que genera la seal secundaria A hasta que haya
cambiado el valor de X'.
S0
S1
AB
00
01
X
S3
11
10
S2
X
Figura VI. 28. Diagrama de estados para
una mquina con un posible azar esencial
VI.1
Recordar y/o repasar el proceso de conversin del modelo AND-OR al OR-AND y viceversa. Una
vez lo tengis claro, convertir la expresin Y = AB + AB + AB al modelo OR-AND.
Solucin: Y = (A + B) (A + B) (A + B)
VI.2
Dada la funcin Y = (A+ B + C) (A + B+ C) (A + B+ C) en forma de maxterms o modelo ORAND, pasarla al modelo AND-OR.
Solucin: Y = ABC + ABC + ABC
A
A
VI.3
El circuito de la figura VI. 29.a), dado en el

modelo OR-AND, realizarlo con solo puertas
NOR.
Solucin: en la figura VI.29,b)
C
D
a)
C
D
b)
Figura VI.29
VI.4
Del circuito de la figura VI.30, dado en el modelo AND-OR,

obtener su ecuacin lgica.
Solucin: Y = AB+C+DE
D
E
A+B = AB
AB + A (C +D)
A
B
A
Figura VI.30
AB + A (C +D)
VI.5 Disear con slo operadores NOR

la funcin Y= AB + A(C + D)
Solucin: figura VI.31
AB + A (C +D)
C
D
A+ C+D= A (C + D)
C+ D
Figura VI. 31
A
(A+C)
VI.6
Dibujar, exclusivamente con operadores

NOR, el logigrama correspondiente a la
funcin Y = (A + C) B (D + E)
(A+C) + B + (D+E)
B
(A+C) @ B @ (D+E)
(D+E)
Figura VI. 32
VI.7
Disea el circuito de la figura VI.33 con slo puertas NAND.

A
B
AB
Figura VI 33
VI.8
Representar, mediante puertas NAND, el

circuito lgico correspondiente a la funcin Y = AB + A(C + D)
C
D
A
AB
C D
.A . C D
AB + A(C+ D)
A C D
Figura VI. 34
VI.9
Repasar los conceptos de la simplificacin de una funcin por el

mtodo de Karnaugh y tratar de simplificar la siguiente funcin:
Y = ABC + ABC + ABC
AB
Eliminar A, queda B
0 0
0 1
VI.10 Simplificar por el mtodo de Karnaugh la siguiente funcin

Y = AB+ AB+ AB.
A B
11
10
Solucin: Y = AC+ BC
Figura VI.35
Eliminar B, queda A
CD
AB
Solucin: Y = A + B
00
01
11
00
Figura VI.36
VI.11 Simplificar por el mtodo de Karnaugh la siguiente funcin

Y = ABC+ ACD+ ABCD + AB
Solucin: figura VI. 37
01
10
1
1
11
10
Eliminar A y B y queda C D
Eliminar C y D y queda A B
VI.12 Dada la tabla de

la verdad de la
figura VI.38,
simplificarla
por el procedimiento de Karnaugh.
Solucin: en
dicha figura
A B C D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Y
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
CD
AB
00
01
11
10
00
01
11
10
Solucin: Y = A B + CD
Figura VI.37
Eliminar A, B y C y queda D
Solucin: Y = D
Figura VI.38
1 +1
1+0
A B
0+0
0+1
VI.13 Simplificar la siguiente funcin mediante los mapas de Karnaugh

por medio de los maxterms.
Y = (A + B + C) (A + B+ C) (A + B+ C) (A + B + C)
Solucin: Y = A
VI.14 Dada la siguiente tabla de verdad,
hallar su expresin en maxterms y
simplificarla por Karnaugh por
medio de los maxterms.
A| 0 0 0 0 1 1 1 1
B| 0 0 1 1 0 0 1 1
C| 0 1 0 1 0 1 0 1
Y| 0 1 0 0 1 0 1 0
Solucin: Y = (A+C) (A+C) (A+B) (figura VI.40)
Figura VI. 39
C
0 +0
0+1
A B
1 +1
VI.15 Dada la siguiente ecuacin simplificada en forma de maxterms

Y = (C) (A+ B) confecciona la tabla de la verdad de la funcin original
Solucin: son ceros los maxterms M1, M3, M5, M6 y M7
1+ 0
1
1
Solucin: Y = (A+ C)(A+ C) (A + B)
Figura VI. 40

VI.16 A la salida de un circuito con dos entradas A y B
debe haber seal siempre que: A sea falso, o que B
sea verdadero, o bien que se cumpla simultneamente que A sea falso y B cierto.
a) confeccionar la tabla de la verdad,
b) simplificar la funcin segn Karnaugh, y
c) realizar el logigrama correspondiente.
Solucin: Y =A + B (figura VI. 41)
A B Y
0 0
0 1
1 0
1 1
1
1
0
1
0
1
1
1
1
Elim inar A y queda B
Elim inar B y queda A
A+B
Figura VI.41
VI.17 Se desea controlar un semforo S de forma que se

ponga verde cuando otros dos precedentes A y B estn verdes y al mismo tiempo un detector de
paso D se excite por el trnsito de un vehculo. Adems mediante un pulsador P se podr activar
eventualmente el semforo y pasarlo tambin a verde.
Hallar la ecuacin lgica as como el circuito lgico.
Solucin: S = ABD + P
VI.18 Se desea gobernar una lmpara desde dos interruptores A y B de forma que cada vez que vare
el estado de uno de ellos la lmpara cambie de estado; adems si A Y B estn abiertos, la lmpara debe estar apagada.
Escribe la tabla de verdad, la ecuacin lgica as como el circuito lgico capaz de realizar el
cometido.
Solucin L = AB + A B
VI.19 Se desea controlar dos motores M1 y M2 mediante los contactos A, B y C de forma que se
cumplan las siguientes condiciones:
a) si A est cerrado y B y C abiertos debe funcionar M1 ;
b) si C est cerrado y A y B abiertos, debe funcionar M2 ; y
c) cuando los tres interruptores estn cerrados deben funcionar ambos motores.
En las dems condiciones los dos motores deben estar parados. Dibuja el circuito lgico capaz
de realizar estas condiciones.
Solucin: M1 = ABC + ABC
M2 = ABC + ABC
VI.20 Disear un automatismo, con puertas NOR, que gobierne una mquina M desde tres interruptores A, B y C de forma que se active siempre que A y B estn cerrados y tambin funcione si A
est cerrado y los otros dos estn abiertos.
Realizar el circuito lgico para ello.
Solucin: M = ABC+ ABC + ABC
VI.21 Con tres interruptores A, B y C queremos gobernar dos lmparas L1 y L2 con las siguientes
condiciones:
- con los tres interruptores abiertos no se enciende ninguna lmpara;
- cuando slo A est cerrado, debe encender solamente L1
- cuando slo B est cerrado, deben encender L1 y L2
- cuando los tres interruptores estn cerrados, ambas lmparas deben encenderse.
Disea el circuito lgico para ello.
Solucin: L1 = ABC + AB C + ABC
L2 = ABC + ABC
VI.22 Dos lmparas Y, Z se gobiernan con tres interruptores D, E y F de forma que:

a) ambas estn encendidas cuando estn accionados dos interruptores cualesquiera, pero slo
dos de ellos;
b) que Y se encienda adems cuando slo se accione F;
c) que Z se encienda, adems del caso a) cuando est accionado E ; y
d) que cuando los tres interruptores estn en la misma posicin, ambas lmparas estn apagadas. Disea el circuito lgico.
Solucin: Y = D E F + DEF + DE F + DEF
Z = D E F + DEF + DE F + DE F
VI.23 Se desea gobernar un motor mediante un rel que a su vez es controlado por tres interruptores
A, B y C de acuerdo con las siguientes
A
condiciones: (figura VI.42)
R
B
El motor funcionar cuando A y C estn
M
cerrados y B abierto; o cuando A y B esC
tn cerrados y C abierto y, finalmente,
F
cuando los tres interruptores estn cerraN
Figura VI.42
dos. Escribe la ecuacin de la funcin as
como el circuito lgico que la ejecute.
Solucin: M = ABC + ABC + ABC (simplificada: M = A(B+C)
VI.24 El director de un banco debe tener control de cundo se abre la caja de su banco. Por otro lado,
tanto el cajero como el interventor la podrn abrir indistintamente, pero con el conocimiento del
director -como se dijo antes-. La puerta de la caja es accionada por un rel.
Por otra parte, el director slo tampoco debe poder abrir la caja, por lo que debe comunicarlo o
al cajero o al interventor. En definitiva, que para abrirla, siempre lo debe saber el director, pero
cuando ste quiera abrirla, tambin lo debe saber otro de los dos empleados mencionados anteriormente.
Escribe la ecuacin y dibuja el circuito lgico.
Solucin: DCI + DCI
VI. 25 Escribe la ecuacin y dibuja el circuito lgico para gobernar un motor con cuatro pulsadores A,
B, C y D de forma que funcione solamente cuando tres y slo tres de los cuatro pulsadores estn
accionados.
Solucin M = ABCD + ABCD +ABCD + ABCD
VI.26 Con tres interruptores A, B y C se quiere gobernar una lmpara L con las siguientes condiciones:
a)
Cuando los tres interruptores estn abiertos, la lmpara estar apagada.
b)
A partir de esta situacin, cualquier cambio de estado en uno cualquiera de los interruptores,
hace que la lmpara cambie de estado.
Escribe la ecuacin y dibuja el circuito lgico.
Solucin: L = ABC + ABC + ABC + ABC
VI.27 La puerta de un edificio est gobernada por 3 interruptores, A, B y C. Para que se abra deben
cumplirse las siguientes condiciones:
a ) Cuando C sea cero (abierto), la puerta no se abrir.
b ) Siempre que C sea 1 se abrir, excepto cuando A y B sean 1.
Solucin: P = AC + BC

VI.28 Una caja fuerte se abre elctricamente y est protegida con una alarma. Para abrirla se utilizan
tres interruptores A, B y C, y solamente se puede abrir con las combinaciones A B C y ABC.
Cualquier otra combinacin que se d, debe accionar la alarma. Con la combinacin ABC
(000) no se abre la caja ni suena la alarma, por ser la combinacin de partida para la apertura de
la misma y en la cual se sitan los interruptores despus de ser utilizada.
Escribe las ecuaciones lgicas as como el circuito lgico.
Solucin: C = C (AB + AB)
Al = C (AB +AB) + C(AB + AB) + ABC
VI.29 Se quiere controlar el puesto de control de una urbanizacin. El motor de la barrera gobernado
por dos pulsadores A y B. Se dispone, adems, de un detector D que avisa la presencia de un
vehculo cercano.
El motor, M, funciona si D detecta la presencia de un vehculo y, uno o los dos pulsadores estn
cerrados.
Sonar una alarma, L, si D se activa pero ninguno de los pulsadores estn cerrados; o si estando
uno, o los dos pulsadores cerrados, D no detecta ningn vehculo. Realizar el circuito lgico
con puertas NAND.
Solucin en minterms: M = AC + BC
Alarma, A = AC + BC + ABC
VI.30 Se desea controlar el encendido de una estufa desde 4 puntos A, B, C y D de manera que
cuando 2 3 interruptores estn cerrados (nivel lgico "alto"), se encienda la estufa. Pero esto
ocurrir siempre y cuando entre los dos o tres interruptores cerrados no aparezca "C". Sin embargo, cuando los cuatro interruptores estn cerrados, s se encender la estufa.
Solucin: Y = ABC + BCD + ACD + ABD
VI.31 En un banco hay 3 operarios que pueden abrir la caja fuerte mediante las siguientes condiciones:
Cuando A y B cierran sus interruptores, se abre la caja.
Cuando C est cerrado y slo uno de los otros 2 abiertos, se abrir la caja.
Realizar el circuito lgico con puertas NAND.
Solucin en minterms: Y = ABC + ABC + ABC
VI.32 El cabo encargado de una batera formada por cuatro duchas en un campamento recibe del
sargento la siguiente consigna: mira, cabo, todas estas duchas funcionan a abrir sendas llaves;
pero la bomba no da para abastecer a las 4 al mismo tiempo. Adems, tenemos que ahorrar
energa y no se pueden duchar los soldados de uno en uno. Evidentemente, cuando las llaves
estn cerradas la bomba no funciona. Seras capaz de disear un circuito lgico para que esta
misin se realice automticamente?
Solucin: Y = ABC + ABD + ABC + ACD + BCD + BCD
VI.33 Mediante tres pulsadores A, B y C, se desea controlar el encendido de una lmpara de acuerdo
con las siguientes condiciones:
A ) Cuando haya un nmero par de interruptores cerrados.
B ) Cuando est cerrado A.
Solucin: Y = ABC + AC +AB
EJERCICIOS PROPUESTOS
VI.34 Dibuja, con puertas NAND, el logigrama correspondiente a la funcin Y = ABC + ABC
VI.35 Simplificar, por el mtodo de Karnaugh, la siguiente funcin:
Y = ABC + ABC + ABC+ AB C
VI.36 Simplificar, por el mtodo de Karnaugh, la siguiente funcin: Y = AC + A C D
VI.37 Queremos controlar el encendido de un semforo de tal forma que cumpla los siguientes requisitos:
- Que la luz verde se encienda del ocho al catorce.
- Que la luz mbar se encienda con los nmeros 15, 0 y 1
- Que la luz roja se encienda con los restantes nmeros. (valores representativos de los minterms)
VI.38 Una bomba se activa con las siguientes caractersticas o condiciones:
a)
Habr un pulsador D que su funcin ser la de alimentar la bomba.
b)
Su combinacin de activado es cuando "solamente" A y C estn sin pulsar, activando
un temporizador que marcar el tiempo que tardar en estallar la bomba.
c)
Su desactivacin slo se consigue cuando D, C y B estn pulsados.
d)
Cualquier otra combinacin, siempre que la alimentacin est conectada (D=1) la bomba estalla automticamente.
Disear el circuito lgico correspondiente.
VI.39 En una nave espacial hay tres pilotos A, B y C. Se pretende crear un circuito lgico, para que
los tres pilotos puedan comunicarse entre s en el espacio. Cada piloto tiene instalado en su traje
un interruptor que, al cerrarlo, corta instantneamente la comunicacin con sus compaeros.
* Para que se comuniquen A y B y no oiga C, debe estar cerrado el interruptor el piloto C.
* Para que se comuniquen A y C y no oiga B, debe estar cerrado el interruptor el piloto B.
* Para que se comuniquen B y C y no oiga A, debe estar cerrado el interruptor el piloto A.
* Para que puedan comunicarse los tres pilotos al mismo tiempo, NO debe de haber ningn
interruptor cerrado.
Nota: interruptor cerrado = 1 lgico y abierto = 0.
VI.40 Nos encontramos con una puerta de seguridad de una casa moderna. Esta casa est habitada
por tres personas: el padre, la madre y el hijo.
Para poder entrar en la casa son necesarias estas condiciones:
a)
Que cuando la madre y el padre introduzcan la clave, se abra la puerta.
b)
Si los tres introducen la clave, suena una alarma y no se abre la puerta.
c)
El padre o la madre pueden abrir la puerta indistintamente.
d)
Si el hijo slo introduce la clave de apertura de la puerta, suena la alarma y no se abre la puerta,
pero si est con el padre, pueden abrirla, mientras que con la madre, no.
VI.41 Un equipo est formado por cuatro mdulos: Amplificador, Radio, Cassette y Compact Disk.
Este posee cuatro interruptores, A, B, C y D, respectivamente. El equipo funcionar siempre
que se pulse A y cualquier otro mdulo, es decir, AB, AC o AD, pero nunca pulsando solamente A ni ABD a la vez, (radio, compact disk), ya que no se oira. Sin embargo, s se puede
pulsar ABC y ACD, pues de esta forma se puede grabar en el cassette.

VI.42 Tenemos un depsito de agua que abastece a un pueblo. En dicho depsito estn conectados 3
detectores de nivel, (lleno, ptimo y vaco). En el puesto de control, el operario dispone de 4
indicadores, cuyas funciones son: depsito lleno, nivel ptimo, depsito vaco y un indicador
que nos seala si hay algn detector en mal funcionamiento. El depsito dispone de dos motores de abastecimiento.
La sealizacin en el cuadro de control lleva la siguiente pauta:
a)
Si el detector de nivel mnimo, (vaco), nos da un "1", se nos accionar, en el puesto de control,
el indicador de depsito vaco y se nos activarn los dos motores para llenar el depsito rpidamente.
b)
Si el detector de nivel ptimo est en "1", mantendr un motor encendido y el indicador de ptimo estar encendido en el puesto de control.
c)
Si el detector de nivel lleno tiene un "1", nos encender la lmpara de Depsito lleno y se apagarn los motores.
d)
En caso de que algn detector no funcione debidamente, se iluminar el indicador de avera y se
nos desactivara el sistema.
NOTA: Montar el circuito con el decodificador 7442 como generador de funciones y puertas NAND.
VI.43 Disea un circuito lgico para gobernar una luz conmutada desde dos puntos determinados.
VI.44 Dos motores deben ser gobernados con tres interruptores I1, I2 e I3 cumpliendo las siguientes
condiciones:
a) M1 funcionar cuando estn cerrados los tres interruptores
b) M1 funcionar cuando estn cerrados dos y slo dos de ellos.
c) M1 funcionar cuando estn abiertos I1 e I3.
d) M2 funcionar cuando M1 est parado.
Escribe la ecuacin lgica y dibuja el circuito lgico.
VI.45 Un motor de una bomba se utiliza para elevar agua desde un pozo hasta dos depsitos. El motor
debe funcionar cuando:
a) Haya agua en el pozo, lo que nos detectar el detector A;
b) El nivel en unos o los dos depsitos baje de un nivel preestablecido que ser detectado por
los detectores B (en un depsito) y C (en el otro depsito).
Disear el circuito lgico necesario para ello y el hidrulico.
Nota:
mientras haya agua en el pozo, el detector A valdr "uno". Los detectores B y C valdrn "uno" cuando el
agua baje del nivel en que se hallan colocados abriendo as sendas electrovvulas.
VI.46 Disear un circuito lgico tal que active una lmpara desde tres interruptores A B y C siempre
que uno slo de ellos y slo uno est cerrado, y que cuando la luz est encendida y se cierre
otro interruptor cualquiera suene una alarma. Estando los tres interruptores abiertos, ni se encender la luz ni sonar la alarma.
VI.47 Por medio de dos interruptores A y B se quieren gobernar cinco lmparas L1, L2, L3, L4 y L5
de la siguiente forma:
a) cerrando I1 se encendern L1 y L4
b) cerrando I2 se encendern L2 y L5
c) cerrando I1 e I2 no se encender ninguna lmpara
d) estando I1 e I2 abiertos, se encender slo L3
Disea el circuito lgico para ello.
VI.48 En una casa de cuatro plantas, la luz de la escalera debe poderse encender y apagar desde cualquier planta al accionar el interruptor de esa planta. Disear el circuito lgico apropiado.
Familias Lgicas. Csar Snchez Norato
77
CAPTULO VII
Familias lgicas.
VII.1 FAMILIAS LGICAS.
Se entiende por familia lgica el conjunto de circuitos integrados digitales que, perteneciendo a
una misma tecnologa, utilizan el mismo tipo de componentes y de circuitos base en su estructura.
A este respecto, debe entenderse por una misma tecnologa, la tecnologa utilizada en su fabricacin y
principios de funcionamiento.
Atendiendo a las tecnologas de fabricacin, en el mercado se dispone de dos grandes tipos:
Tecnologa bipolar
Tecnologas
de base
Tecnologas
de apoyo
La tecnologa RTL
Tecnologa saturada: familias RTL, DTL, TTL, HTL

Tecnologa no saturada: familias TTL, Schottky, ECL
Tecnologa MOS: familias PMOS, CMOS

Tecnologa BICMOS
Tecnologa CCD
IIL para tecnologas bipolares
SOS, Implantacin inica para MOS
(lgica resistencia-transistor), ya en desuso, es una tecnologa donde las entradas
se aplican a los transistores a travs de resistencias.
La tecnologa DTL (lgica diodo-transistor), que puede considerarse como una evolucin de la RTL, es
un tipo de tecnologa en la cual las entradas a los transistores se aplican a travs
de diodos.
La tecnologa ECL (lgica por emisores acoplados) es una lgica a base de transistores bipolares acoplados por los emisores. Posee una alta velocidad de conmutacin (ya que los transistores no llegan a saturarse) as como un margen de ruido muy bajo y un consumo elevado; no lleva inversores por disponer de salidas complementarias.
La tecnologa TTL (lgica transistor-transistor), es una lgica -evolucionada de la DTL- en la cual las
entradas a los transistores se aplican a travs de otros transistores multiemisor (un
transistor multiemisor puede considerarse como varios transistores en los que
tanto los colectores como las bases estn acopladas en paralelo). Goza de gran popularidad por sus caractersticas y precio. Se presenta en circuitos integrados de
gran variedad.
Debido a su gran popularidad, se han desarrollado varias subfamilias con dos grandes series:
la 74xx cuyos mrgenes de temperatura de funcionamiento son entre 0 y 70C y
la 54xx con mrgenes de temperaturas de funcionamiento desde 55C hasta 125C.
78 Csar Snchez Norato. Familias Lgicas

La serie ms extendida es la 74xx bsica o estndar. Las distintas subfamilias existentes responden a
peculiaridades especficas como:
TTL de bajo consumo (a costa de un mayor tiempo de propagacin). Se designan por 74Lxx.
TTL de alta velocidad (mayor velocidad de trabajo). Se designan por 74Hxx.
TTL Schottky (mayor frecuencia de trabajo y menor tiempo de propagacin). Llevan un diodo
Schttky entre la base y el colector de cada transistor. Se designan por 74Sxx.
TTL Schottky de bajo consumo, ms lenta y de menor consumo que la Schottky. En ella la entrada no es a travs de un transistor multiemisor, sino de diodos Schottky. Se designa
por 74LSxx.
TTL Schottky avanzado de bajo consumo. Es doble de rpida y de mitad consumo que la
74LSxx. Se designa por 74ALSxx. Lleva una proteccin entre base y emisor del
transistor de entrada contra rpidas descargas electrostticas de alta tensin, a las
que es sensible.
TTL Schottky avanzado; consigue las ms rpidas propagaciones medias que la familia TTL puede ofrecer actualmente. Se designa por 74ASxx.
TTL FAST (TTL Schottky avanzado Fairchild), construidas con el proceso avanzado isoplanar
II, que produce transistores con alta velocidad de conmutacin y pequesimas capacidades parsitas. Se designa por 74Fxx.
La Tecnologa MOS
utiliza transistores MOSFET (transistores de efecto de campo de xidos metlicos)

y su popularidad est aumentando rpidamente. Es barata, consume poca energa,
presenta un margen de tensin de alimentacin ms amplio que la TTL y presenta
una alta densidad de integracin, aunque su frecuencia de trabajo o velocidad de
conmutacin es inferior a la TTL.
Las puertas MOS se construyen con tres tipos de MOSFET:

NMOS con slo transistores MOSFET de canal N
PMOS, utiliza solamente transistores MOSFET de canal P
CMOS (MOS Complementarios), fabricada con parejas de transistores MOSFET,
uno de canal N y otro de canal P ambos de caractersticas equivalentes,
de modo que cuando uno de ellos est saturado, el otro est bloqueado.
Subfamilias de CMOS.
La serie CMOS ms extendida es la 40xxx, aunque tambin existe la 45xxx (las x indican el tipo
de puerta). No obstante hay versiones que emplean la nomenclatura 74Cxxx o 54Cxxx (igual que la TTL
seguida de la letra C que indica CMOS).
Al igual que ocurre con la TTL, la familia CMOS presenta una serie de subfamilias como:
Familia CMOS HC (74HCxx). Presenta las caractersticas de la familia 40xxx y el aspecto externo de una
TTL por su nomenclatura similar. Incluso algunos CI de la serie 40xxx, equivalentes a los ya existentes en TTL son denominados como 74HC40xxx
79
Dentro de esta subfamilia existen dos versiones:

la HC (Hihg Speed CMOS o CMOS de alta velocidad)
la HCT (CMOS de alta velocidad compatible con TTL).
Poseen caractersticas idnticas excepto la tensin de alimentacin (HC de 2 a 6 voltios, y HCT 5v5%) con
niveles de entrada y salida compatibles con TTL. La subfamilia HCT se comporta igual que la TTL-LS pero
con un consumo menor.
Familia CMOS ACL (lgica CMOS avanzada). Esta familia permite sustituir los circuitos TTL-ALS
por CMOS sin perder el bajo consumo de potencia. Existen dos versiones:
la serie 74ACxxx (2 a 6 voltios) y
la serie 74ACTxxx (5 voltios 5%).
Familia CMOS VHS (CMOS de muy alta velocidad, Very High Speed) y bajo consumo lanzada al
mercado por Toshiba. Existen dos series: la 74VHCxxx y la 74VHCTxxx; sta
compatible 100% con TTL.
VII.2. CARACTERSTICAS DE LAS PUERTAS INTEGRADAS.

Aunque en los catlogos facilitados por los fabricantes se pueden observar todos los parmetros
y caractersticas de cada una de las puertas as como de los circuitos integrados que fabrican, exponemos
aqu algunos de los ms importantes y que, en su concepto, son comunes a todas ellas.
Caracterstica de transferencia (voltage
transfer function): es una grfica que
relaciona la tensin la tensin de salida con la de entrada en una puerta.
Figura VII. 1.
VIL = tensin de entrada en nivel bajo
VILmn = tensin mn. de entrada en nivel bajo
VILmx = tensin mx. de entrada en nivel bajo
VIH = tensin de entrada en nivel alto
VIHmn = tensin mn. de entrada en nivel alto
VIHmx = tensin mx. de entrada en nivel alto
VOL = tensin de salida en nivel bajo
VOLmn = tensin mn. de salida en nivel bajo
VOLmx = tensin mx. de salida en nivel bajo
VOH = tensin de salida en nivel alto
VOHmn = tensin mn. de salida en nivel alto
VOHmx = tensin mx. de salida en nivel alto
Vo
VOHmx
VOHmn
VOLmx
VOLmn
margen garantizado
de salida en el nivel 1
margen garantizado
de salida en el nivel 0
Vi
Niveles lgicos de funcionamiento: son los

Figura VII.1 Caracterstica de transferencia
mrgenes de los valores de tensin
que el fabricante permite o garantiza
para cada uno de los dos estados o niveles lgicos (nivel alto y nivel bajo) en que puede funcionar.
(Figura VII. 1).

Ruido. Inmunidad al ruido (margen de ruido -noise margins).
Se entiende como ruido, a secas, el llamado ruido electrnico; es decir: perturbaciones que afectan
o pueden afectar al funcionamiento de un circuito.
Pueden ser de dos tipos: internos (debidos al circuito en s) o externos (debidos a la red de alimentacin, circunstancias o influencias accidentales, como interferencias elctricas, magnticas o mixtas, fallos o alteraciones de la alimentacin, etc).
5v 5%
El ruido puede afectar de manera ostensible a los

circuitos digitales y, por tanto, a su funcionamiento y resultados.
Para medir o saber el grado de inmunidad al ruido de una puerta, se acostumbra a referirse al
margen de ruido, entendiendo por tal la mxima
variacin de tensin admisible a la entrada de un
circuito lgico sin que la salida cambie de estado; es decir, sin que se produzcan alteraciones en
su funcionamiento y comportamiento. Se mide
en voltios. En la figura VII. 2 se presentan los
valores tpicos para un C.I. lgico TTL.
mrgenes
para
salida "1"
margen de ruido
para salida"1"
mrgenes
para
salida "0"
margen de ruido
para salida"0"
2,4
2
0,8
0,4
mrgenes
para
entrada "1"
mrgenes
para
entrada "0"
masa = 0 voltios
Los ruidos internos se pueden minimizar: disponiendo de lneas de retorno de baja impedancia; utilizanFigura VII.2 Margen de ruido para TTL
do una buena masa; empleando una fuente de alimentacin con muy baja impedancia interna; usar cinta de
cobre en lugar de hilos; desacoplar los C.I. con condensadores de RF de 0,01 a 0,1 F (cermico de disco);
emplear cables blindados; evitar pistas o conductores largos y que discurran paralelos.
Los ruidos externos se pueden reducir: empleando filtros de entrada; blindar las conexiones; blindar
todo el conjunto con una buena toma de tierra, (no usar nunca como masa el neutro de la red); utilizar la
muequera o pulsera antiparasitaria para evitar la descarga por la electricidad esttica.
Tiempos de subida y de bajada
Indican el tiempo que tarda el C.I.
en cambiar del nivel alto al nivel
bajo y/o viceversa. El tiempo que se
mide es el tiempo que tarda la tensin de salida en pasar del 90% al
10% de su valor mximo. Existe un
tiempo de subida tr y un tiempo de
bajada tf . Vase la figura VII. 3.
90%
10%
tf
Figura VII.3 Tiempos de subida y bajada
Tiempo de propagacin (propagacin delay). Es el tiempo que transcurre entre la aplicacin de una
informacin a la o las entradas de una puerta y el instante en que se produce la respuesta en la salida. La inversa de este tiempo determina la frecuencia mxima de trabajo o velocidad de una puerta.
Existen dos tiempos de propagacin:
el tiempo de retraso al pasar del estado bajo al alto TPLH
el tiempo de retraso al pasar del estado alto al bajo TPHL
En la figura VII. 4 se muestran estos tiempos. Son los tiempos transcurridos desde que la seal de entrada
pasa por el 50% de su valor hasta que la seal de salida pasa por el mismo valor.
81
Producto consumo-tiempo de propagacin.

Mide la energa en picojulios (pJ) necesaria para que un cambio en una entrada produzca un cambio en la salida del C.I. Cuanto menor es este valor, mayor es la calidad del circuito integrado.
Cargabilidad de entrada (fan-in) y de salida (fan-out).
El fan-in indica el nmero de puertas que se pueden conectar en la entrada de una puerta, o bien la corriente
mxima que puede circular por la entrada. Cuanto mayor es esta parmetro, menor corriente de entrada necesita
para funcionar y menor corriente necesita consumir de las
salidas de las dems, por lo que el C.I. es de mejor calidad. La unidad es la carga unitaria (UL) y se define, para
TTL, como la corriente mxima de entrada en estado alto
de 40 A y en estado bajo de 1,6 mA. Un ejemplo puede
ser 0,5 UL alta y 0,0025 baja.
50%
entrada
salida
inversora
50%
t PLH
tPHL
El fan-out es un nmero y nos indica el nmero mximo

de otras puertas lgicas de la misma familia que se pueden conectar a la salida de una puerta sin que exista incertidumbre sobre su estado, o bien la mxima corriente
que circula por la salida.
salida no
inversora
50%
t PLH
t PHL
Figura VII.4 Tiempos de propagacin
Tipos de salidas.
Las salidas de las etapas de los circuitos integrados lgicos suelen ser de dos tipos:
Salida en totem-pole conocida tambin como push-pull.
Salida en colector abierto.
Salida en totem-pole.
En la figura VII.5 se muestra una salida en totem-pole de una puerta NAND TTL estndard. Con
este montaje se consigue una salida en baja impedancia tanto en niveles bajos como altos. Con esta
salida la transicin de bajo a alto, o viceversa es rpida.
El nivel de salida bajo queda determinado por la tensin Vce del transistor saturado T3, y el nivel
de salida alto, aproximadamente 3 voltios, por
VD4 + Vce (de T4) + VR4 ; o sea:
Vcc
VOH = VCC - 0,7 - 0,2 - R4 IOH

Sea que apliquemos un "1" simultneamente a ambas entradas A y B. El T1 se bloquea y mediante su corriente basecolector, IBC, satura al T2 que acta como inversor, quien a
su vez satura al T3 y bloquea al T4 dando a la salida, V0, un
"cero"; pues T3 est saturado. Si se aplica, por ejemplo un
"1" a A y un "cero" a B, T2 se bloquea bloquendose T3 y
saturndose T4 con lo que la salida es "1".
El diodo D es necesario para evitar un nivel de salida indeterminado cuando en sta hay un nivel bajo.
En resumen, si una o todas las entradas de T1 estn a nivel
bajo, T2 y T3 permanecen bloqueados mientras que T4 est
saturado proporcionando a la salida un nivel alto. (T4 acta
como adaptador de impedancias).
R1
R2
T4
I BC
A
B
T1
R3
T2
T3
R4
Figura VII.5 Salida en totem-pole
Vo

Salida en colector abierto.
Se denomina as a una modalidad de las etapas de salida de los circuitos lgicos consistente en eliminar la parte correspondiente a la salida de potencia en nivel alto. Por tanto nunca podr suministrar potencia a travs de un nivel alto. Por esa razn, en la prctica, a estos circuitos se les acopla
una resistencia exterior Rc (figura VII. 6) que se encarga de dar un nivel ALTO de tensin a la carga que se conecte a la salida siempre y cuando esta salida no sea un nivel BAJO. El valor de Rc
es un poco crtico; si es muy grande se podr suministrar poca corriente a la carga exterior, y si es
muy bajo, reducir mucho el rendimiento de la etapa de salida cuando suministre un nivel BAJO.
Rc mx =
Vcc VOH
I OL I OH
Rc mn =
Vcc VOL
I OL I IL
Vcc
Rc
(exterior)
Con la Rc mx baja el consumo y disminuye la velocidad; con

la Rc mn se consigue mayor velocidad pero a costa de un
mayor consumo. Se suele tomar como valor de Rc la media
aritmtica de ambos valores mximo y mnimo.
T
Vo
Una ventaja de este tipo de salida es la de poder conectar la

salida a travs de Rc a una tensin que puede ser muy superior
a la de la alimentacin del circuito lgico. Para ello el transistor de salida debe ser capaz de soportar una elevada tensin
Figura VII.6 Salida en colector abierto
colector-emisor en estado de bloqueo. Aparece as una nueva
modalidad de circuitos llamados de alta tensin de salida.
Tambin se pueden acoplar circuitos que necesiten ms corriente que la que puede suministrar una salida
totem-pole. Con esta modalidad de salida, los circuitos son ms lentos que con salida en totem-pole.
Salida en alta impedancia.
Algunos C.I. TTL disponen de este tipo de salida distinto de los niveles bajo o alto. Esto permite
poner fuera de funcionamiento simultneamente dispositivos de polarizacin en nivel alto y nivel
bajo. Con esta modalidad de salida se pueden conectar varias salidas a un mismo bus. Basta activar
la salida deseada para sacar un dato al bus, permaneciendo las otras en estado de alta impedancia
(elctricamente desconectadas o "en estado de espera")
Parmetros
TTL
LS
ALS
AS
CMOS
HCTMOS
Vcc (v)
3 a 18
HCMOS
V IH mn (v)
3.5
3.15
3
2.1
VILmx (v)
0,8
0.8
0.8
0.8
0.8
1.5
0.8
1.1
0.6
VOH mn (v)
2,4
2,7
2,7
2,7
2,7
4.5
3.7
3.7
2.2
VOLmx (v)
0.4
0.5
0.5
0.5
0.5
0.4
0.4
0.4
0.4
IIH (A)
40
50
20
20
20
5nA
IIL (mA)
-1,6
-2
0.36
-0.1
-0.5
-5nA
-1A
-1A
-1A
IOH (mA)
-0.4
-1
-0.4
-0.4
-2
0.4
IOL (mA)
16
20
20
-04
-4
-4
-4
tiempo de propag (nsg)
11
1.5
50
Frec. de reloj (MHz)
30
50
Inmunidad al ruido
buena
Fan out (UL)
10
Disipacin por puerta

(mW)
12
Puerta bsica
45
50
buena
buena
buena
buena
25
10
10
50
>50
50
19
12
0,0025
0,0025
NAND
muy buena
muy buena
NOR / NAND
Cuadro comparativo aproximado de distintas tecnologas y tipos de puertas.
83
VII. 3 OTROS TIPOS DE CIRCUITOS DIGITALES.

Aparte de los ya contemplados Circuitos Integrados Digitales de puertas lgicas, existen C.I. digitales que poseen funciones ms complejas como son los circuitos combinacionales y los circuitos
secuenciales de los que nos ocuparemos en otros captulos. Pero mencionemos aqu dos tipos distintos de
C.I. que por sus peculiaridades son dignos de resear. Estos circuitos integrados son:
ASIC (Application Specific Integrated Circuits) o C. I. de Aplicacin eSpecfica.
Estos tipos de circuitos integrados se pueden considerar como componentes electrnicos
digitales diseados para una aplicacin especfica. Generalmente son diseados por empresas dedicadas a la produccin de Sistemas Electrnicos y fabricados por otras empresas
dedicadas a la fabricacin de componentes. Las caractersticas, especificaciones y funcionalidad son definidas por el diseador o "cliente" y el fabricante los fabrica "a medida" del
cliente.
PLA
(Programmable Logic Array) o circuitos programables. Son circuitos integrados, a menudo sencillos, desarrollados mediante operadores AND y OR capaces de implementar, en
principio, cualquier funcin lgica mediante una, muchas de las veces, sencilla programacin. Pueden contener desde unas 100 a unas 800 o 1.000 puertas lgicas.
VII. 4. ENCAPSULADOS DE LOS CIRCUITOS INTEGRADOS.

DIL o DIP
Dual In Line o "lnea de a dos" o Dual Integrated

Package. Son los ms extendidos y populares. Son
las tpicas "cucarachas". Se fabrican de 14, 14, 24
y 40 patillas. Estas se enumeran en sentido antihorario, visto desde arriba, partiendo de la seal de
referencia (un puntito junto a la muesca de la cpsula) que es la nmero 1.
En la figura VII. 7 se muestra un dibujo de estos
tipos de encapsulado tanto en alzado como en
planta as como las medidas tpicas ms importantes. Son encapsulados para los montajes convencionales. Pueden montarse directamente sobre la
placa o sobre zcalos.
2,54
16
15
14
13
12
11
10
19 ,5 5
Flat-pack
o Paquete plano. Este tipo de cpsulas es, como su

nombre indica, plano. Las patillas salen axialmente por dos lados opuestos como se puede
apreciar en la figura VII. 8 o por los cuatro lados.
Se fabrican de 14, 16, 20 y 24 patillas. La numeracin de las patillas se hace comenzando por la
que est junto a un puntito de referencia que hay
en la cpsula y se sigue el orden en sentido antihorario visto desde la cara donde constan el N de serie y los datos del fabricante.
Su montaje es superficial y su uso est indicado en
circuitos que interese sean planos, y para un tipo
de soldadura automtica o semiautomtica, pues
sus patillas pueden ser soldadas por puntos.
Figura VII.7 Encapsulado DIL DIP

1
9,4
14
6,6
Figura VII.8 Encapsulado

FLAT-PACK

SOIC
(Small Outline Integrated Circuit) o

circuitos integrados de pequeo contorno. Sus patillas tienen forma de alas
de gaviota. Se utilizan especialmente
en montaje superficial, sobre todo en
lgica combinacional. Las superficies
de soldadura sobre las que se sueldan
se llaman footprint. Se sueldan por fase de vapor y van pegados a la placa
de circuito impreso con un pegamento
especial. En la figura VII. 9 se puede
ver un circuito integrado SOIC de 16
Figura VII.9. Encapsulado SOIC
patillas, pudiendo ser de muy variado
nmero.
La numeracin de los terminales es idntica a los encapsulados anteriores.
PLCC (Plastic Leaded Chip Carrier). Este tipo de cpsulas est

diseado para el montaje superficial (SMD) aunque se
puede emplear en montajes convencionales colocndolo en zcalos. Sus terminales o patillas tienen forma de "J". La cpsula es de plstico, como su nombre
indica.
Los terminales se enumeran correlativamente en sentido antihorario visto desde arriba (en sentido horario
mirado por la parte inferior) comenzando por un
punto que suele ir en el centro de una de las cuatro filas de patillas que adems coincide con el lado de la
cpsula que acaba con un chafln. La distancia entre
patillas es de 1,27 mm. En la figura VII 10 se muestra
un circuito integrado en cpsula PLCC de 20 patillas
(cuatro por cada lado).
Figura VII.10 Encapsulado PLCC
LCCo LCCC (ceramic Leadless Chip Carrier). Es similar a la

PLCC. Su uso est concebido para el montaje superficial bien directamente, o mediante zcalo (con zcalo tambin se puede utilizar en montaje convencional).
El paso o distancia entre las patillas es de 1,27 mm.
El terminal 1 viene indicado por un punto y el resto
se numera correlativamente en sentido antihorario
igual que en los PLCC.
En la figura VII. 11 se representa un circuito integrado de 20 patillas encapsulado en LCC.
Figura VII.11 Cpsula LCC
PQFP (Plastic Quad Flat Pack) Ver figura VII. 12

SIMM
Circuitos integrados para mdulos de memorias. Ver figura VII. 13
SOT
(Small Outline Transistor) para montaje superficial Ver figura VII. 14
TSOP
(Thin Small Outline Package)
Figura VII.12 Cpsula PQFP
Figura VII.13 Cpsula SIMM
Figura VII.14 Cpsula
85
SOT
VII. 5. ESCALAS DE INTEGRACIN DE LOS C.I. DIGITALES.

Las distintas escalas o niveles de integracin (llamadas a veces simplemente tecnologas) en los
circuitos digitales, de menor a mayor nivel, son las siguientes:
SSI
(Small Scale Integration). Data de los aos 1960 y contiene de una a diez puertas.
MSI
(Medium Scale Integration) en este nivel se encuentran la mayora de los circuitos combinacionales (codificadores, multiplexores, comparadores, sumadores...). Se desarroll a mediados de los sesenta. Contiene entre 10 y 100 puertas.
LSI
(Large Scale Integration). Contiene entre 100 y 1.000 puertas y apareci a principios de
los aos setenta. En este nivel se encuentran los circuitos secuenciales y las memorias.
VLSI (Very Large Scale Integration). Contiene entre 1.000 y 10.000 puertas y se comercializ
a finales del 70. En este nivel se encuentran los P y las memorias.
SLSI
Super Large Scale Integration). Contiene diez veces ms puertas que la anterior. Es la llamada 5 generacin. Con ella se consiguen sistemas expertos y de inteligencia artificial.
ULSI (Ultra Large Scale integration). Es un nivel que est comenzando ahora a desarrollarse,
aunque es previsible que se imponga rpidamente.
Resumen de los niveles de integracin.
Nivel de Integracin
SSI
MSI
LSI
VLSI
SLSI
ULSI
Nmero de puertas
Nmero de componentes
1 a 10
10 a 100
10 a 100
100 a 1.000
100 a 1.000
1.000 a 10.000
1.000 a 10.000
10.000 a 100.000
10.000 a 100.000
100.000 a 1.000.000
(No poseemos datos nosotros, por ahora)
VII. 6. NOMENCLATURA DE LOS C.I. DIGITALES.

Aunque no existe una normalizacin y unificacin a la hora de la nomenclatura de los circuitos
integrados digitales, s existen ciertas pautas ms o menos comunes a la hora de la designacin. Trataremos,
brevemente, de exponer los criterios comunes, sobre todo en la tecnologa TTL como ayuda a la hora de
la identificacin de estos C. I.
En trminos generales la nomenclatura consta de una parte que podemos llamar prefijo, seguida de otra que
podemos llamar componente, a la que sigue una tercera que podemos llamar sufijo.
_______
Prefijo
______________
Componente
________
Sufijo
El prefijo generalmente es el cdigo de identificacin del fabricante; el componente indica el tipo de

componente y el sufijo indica otros datos, especialmente el tipo de encapsulado.
Algunos de los prefijos de los algunos de los fabricantes son:
AEG/Telefunken
Fairchild
Ferranti
ITT
Motorola
National Semiconductor
Philips
RCA
Sescosem
Siemens
Texas Instruments
Toshiba
TL
F
ZN
MIC
MC
DM
FJ
CD
SF.C
FL
SN
PD
El componente suele estar constituido por una serie de nmeros y /o letras. Las dos primeras cifras indican
la serie y el margen de temperatura (74 desde 0 a 75C 54 desde -55 a 125C).
Las otras cifras (dos o tres, o ms) indican el modelo o funcin que realiza el C.I..
A las dos primeras cifras suelen seguir unas letras (L, H, S, LS, ALS, AS, F o FAS, HC, HCT, ACL,
VHS, etc) que indican la subfamilia a la que pertenecen, dentro de la tecnologa empleada. Ver apartado
VII.1.
El sufijo suministra, sobre todo, el tipo de encapsulado. Aqu tampoco hay uniformidad en los significados
de las letras. Algunas hemos recopilado.
87
Tabla resumen.
Sufijo/Cpsulas
Fabricante
Prefijo
DIL
DIL
cermico
plstico
Flat-pack
SOIC
LCC
PLCC
AEG/Telefunken
TL
Fairchild
Ferranti
ZN
ITT
MIC
Motorola
MC
National
DM
Philips
FJ
RCA
CD
Sescosem
SF.C
Siemens
FL
SGS/Ates
B1
Texas Instruments
SN
W WA
FH
FN
Toshiba
PD
Existen otras particularidades en algunos fabricantes.

As, por ejemplo,
Fairchild en el sufijo suele aadir una nueva letra que indica el margen de temperaturas.
Utiliza C (comercial) para temperaturas entre -40 a 85C y M (militar) para temperaturas
entre -55 a 125C.
Ejemplo: F7410 SC.
National Semiconductor en el prefijo DM significa Digital TTL; CD indica serie 4000 de
CMOS, y MM indica CMOS.
Nota:
en cualquier caso, a la hora de "descifrar" un circuito integrado determinado, aconsejamos consultar directamente el manual de especificaciones del propio fabricante, donde nos facilita adems otras caractersticas
a considerar y que pueden resultar muy tiles.
88 Csar Snchez Norato. Circuitos combinacionales
CAPTULO VIII
Circuitos combinacionales.
VIII. 1 INTRODUCCIN.
Los circuitos combinacionales o sistemas combinacionales, en Lgica, son aquellos que realizan una
funcin booleana o lgica, donde el estado lgico de la/s salida/s, en un instante determinado, depende
EXCLUSIVAMENTE del estado lgico de la/s entrada/s en ese mismo instante, sin tener en cuenta para
nada el/los estados anteriores; esto es: sin tener en cuenta "la historia" de dichas entradas. No interviene en
la/s salida/s ni el tiempo ni memoria alguna que pueda realizar diferente funcin de la comunicada a la
entrada.
CIRCUITO
Entradas
Salidas
COMBINACIONAL
Figura VIII. 1 Circuito Combinacional
Podemos considerarlo, figura VIII. 1, como una caja con sus entradas y sus salidas. Estos circuitos se realizan
"combinando" los diferentes tipos de puertas lgicas. Se resuelven mediante tablas de verdad, mediante
ecuaciones lgicas, mediante sus formas cannicas o mediante cualquiera de las formas grficas. Permiten
su minimizacin o simplificacin. No obstante, lo normal es representarlos mediante "su tabla de la verdad".
A
Fig. VIII.2 Circuito

combinacional.simple
Fig. VIII.3 Circuito

combinacional. mltiple
Los circuitos combinacionales pueden ser simples, cuando la salida es nica, o mltiples, cuando las salidas
son varias y cada una de ellas corresponde a la realizacin de una funcin booleana diferente sobre el
conjunto de las variables de entrada que es el mismo para todas las salidas.
Un ejemplo de circuito combinacional simple sera el de la figura VIII. 2.
Un ejemplo de circuito combinacional mltiple, con tres salidas, podra ser el de la figura VIII. 3.
Circuitos combinacionales. Csar Snchez Norato
89
Los circuitos o sistemas combinacionales pueden ser tratados de dos modos diferentes:
mtodo de anlisis y
mtodo de sntesis
Mtodo de anlisis:
1
2
3
consiste en, supuesto un circuito combinacional, obtener la expresin lgica

que defina su comportamiento. El proceso sera:
especificar los resultados parciales sobre el propio circuito,
obtener la expresin o funcin booleana del circuito completo,
simplificacin, si procede, de esta expresin.
Mtodo de sntesis:
1
2
3
4
5
6
consiste en el proceso contrario; es decir: dada la expresin booleana o, en

su caso, las especificaciones o requisitos a cumplir por el circuito, implementar dicho circuito.
Para ello:
traducir las especificaciones requeridas a lgicas, eligiendo las variables de entrada adecuadas,
confeccionar la tabla de la verdad o la expresin lgica,
simplificacin de la funcin obtenida,
implementacin del circuito lgico,
es conveniente la conversin del circuito para su realizacin con un nico tipo de puertas,
comprobar y verificar el circuito.
Dentro de los circuitos lgicos combinacionales podemos incluir:

las propias puertas lgicas consideradas individualmente,
los semisumadores,
los sumadores,
los restadores,
los codificadores,
los decodificadores,
los multiplexores,
los demultiplexores,
los convertidores de cdigo,
los comparadores,
las unidades de lgica y aritmtica (A.L.U.) y
los generadores/detectores de paridad.
VIII. 2 INFLUENCIA DEL TIEMPO EN LOS C. COMBINACIONALES.

Ya sabemos que en Electrnica Digital los componentes electrnicos activos diodos, transistores,
vlvulas trabajan en conmutacin (por corte y saturacin), marcando los dos estados caractersticos y
propios del lgebra Lgica.
Tambin sabemos que los componentes electrnicos, para pasar de un estado a otro necesitan un cierto
tiempo, aunque pequeo, llamado tiempo de conmutacin. Con las nuevas tecnologas de fabricacin de
componentes estos tiempos han disminuido considerablemente.
Asimismo sabemos que la Electrnica Digital se realiza mediante operadores lgicos o puertas lgicas, y que
stas pueden implementarse bien con componentes convencionales o discretos o bien, como ocurre en la
actualidad, por medio de los circuitos integrados. Pero estos estn configurados por la tcnica de la integracin por elementos discretos.

Por otro lado, la informacin obtenida a la salida de un sistema digital es consecuencia de la seal aplicada
a la o las entradas del sistema y del proceso seguido en el propio circuito o sistema.
En definitiva, la informacin debe "atravesar" el circuito lgico, para lo cual invierte "un cierto tiempo". En
determinadas aplicaciones industriales, y debido a los pequesimos tiempos de conmutacin de los dispositivos electrnicos, estos "retardos" no tienen mayor importancia; pero existen otras aplicaciones en que,
debido a estos retardos, los circuitos electrnicos pueden provocar un funcionamiento incorrecto del circuito
y pueden "errar" la informacin y/o los resultados. De ah que en estos casos, y como prevencin en los
dems, deba optarse por que el nmero de puertas conectadas en cascada sea el mnimo posible, lo que
implica una simplificacin de la funcin (por cualquiera de los mtodos disponibles) y, por tanto, del circuito
electrnico ejecutor de esa funcin.
No obstante, para la realizacin de un circuito lgico complejo, existen en el mercado un gran nmero de
circuitos integrados, por lo que ser a partir de ellos eligiendo los ms adecuados con los que se implementar el circuito.
VIII. 3 EL SEMISUMADOR.
Si se trata de efectuar una suma de tan slo dos sumandos A y B
binarios, de un bit cada uno, se puede disear un circuito lgico circuito
combinacional que sea capaz de realizar dicha suma: es el SEMISUMADOR.
La tabla de la suma se muestra en la figura VIII. 4. En ella se aprecia que la
suma lgica o resultado lgico podr ser cero, uno o "diez".
Este ltimo caso se da cuando ambos sumandos son iguales a uno. Se ve cmo
se ha producido un arrastre o (carry, en ingls), lo cual debe tenerse en cuenta.
En los otros tres casos no hay carry.
0
0
1
0
1
0
0
1
1
10
Figura VIII.4
Si se compara la "tabla" de la suma con la tabla de verdad de la funcin lgica XOR se observa que es la
misma a excepcin del ltimo caso, donde en la tabla de la verdad de la funcin da cero y en la tabla de la
suma da 10.
C
Visto lo anterior, se deduce que este tipo de suma se

podr realizar sin ms que disponer de una puerta
XOR (OR EXCLUSIVA) que resolver los tres
primeros casos, y de una puerta AND ms para
cuando A = B = 1.
Concluyendo, el circuito semisumador completo
est formado por una puerta XOR y una puerta
AND, tal como se muestra en la figura VIII. 5
donde aparece tambin la tabla de la verdad y el
smbolo bloque. (S S quiere decir Semi Sumador.
H.A. son las iniciales del ingls Half Adder).
C=AB
S=A + B
a)
A B
0 0
0 1
0
1
0
0
1 0
1 1
b)
S S
(H F)
S
C
c)
Figura VIII. 5 El semisumador
Cuando A = B = 0, la salida de la puerta XOR es cero y la de la puerta AND tambin.

Cuando A = 0 y B = 1, la salida de la XOR es uno y la de la AND es cero.
Cuando A = 1 y B = 0, la salida de la XOR es uno y la de la AND es cero.
Cuando A = B = 1, ambas salidas son "uno". La puerta AND indica el valor del carry o "llevada".
Se han completado, pues, todos los casos posibles de la suma.
91
VIII. 4. El SUMADOR COMPLETO

En el apartado anterior vimos cmo un semisumador slo era capaz de sumar dos nmeros de un slo
bit cada uno. Lo general es que sean ms los nmeros a sumar y de ms de un bit cada uno, ya que cada
dgito hay que codificarlo en cualquiera de los cdigos vistos anteriormente y cada dgito consta de cuatro
bits. Necesitamos, pues, modificar el semisumador para tener un sumador completo.
El principio del sumador completo se basa en la regla adicional de la suma
A + B + acarreo de entrada = Suma y el acarreo de salida.
Podemos concebir un sumador completo como un circuito electrnico combinacional capaz de sumar dos
nmeros y el arrastre anterior, si lo hubiera.
Para ello necesitamos tres entradas: dos para los datos y otra para el carry anterior, y dos salidas: una para
la suma total y otra para el carry de salida.
El circuito lgico, su smbolo de bloque y tabla de la
verdad se muestran en la figura VIII. 6.
Se ha utilizado la nomenclatura inglesa por ser la que
se utiliza en los sumadores comerciales.
Aunque el sumador se puede implementar con puertas
lgicas o con bloques "sumador completo", lo normal
es encontrarlos en el mercado en forma de C.I. tales
como los 7480, 7483 o el CMOS 4008.
Si se desean sumar nmeros de varios dgitos, basta
con acoplar entre s tantos bloques "sumador completo" como dgitos tengan los nmeros a sumar.
S S
(H F)
Co
S S
(H F)
Ci
a)
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
Ci
0
1
0
1
0
1
0
1
S
0
1
1
0
1
0
0
1
Co
0
0
0
1
0
1
1
1
Ci
A
B
S C
(F A)
S
Co
c)
b)
Figura VIII.6 El sumador completo
Los sumadores se clasifican en sumadores serie y sumadores paralelo.
VIII. 4. 1 SUMADOR PARALELO.

Consta de varios pasos de circuitos " SUMADOR COMPLETO" acoplados entre s de manera que
el acarreo o carry de salida de cada paso est conectado con el acarreo o carry de entrada del siguiente paso.
Un sumador paralelo constar de
B 2
A2
B3
A3
B4
A4
B 1
A1
tantos pasos de circuitos "sumador
completo" como bits tengan los
nmeros que se quieran sumar. Si se
Ci
C
C0
C i
C0
C i
C0
C 0
trata de sumar dos o ms nmeros en
i
FA 3
FA 1
FA 4
FA 2
el cdigo BCD 8421 basta con
S1
S3
S4
S2
cuatro pasos "sumador completo".
Hay que hacer notar que uno de los
C
pasos, el de los bits de menor peso o
8
4
2
1
de primer orden, es suficiente con
Figura VIII.7 La unidad sumadora
que sea un semisumador.
En la figura VIII. 7 se representa el acoplamiento de cuatro pasos "sumador completo" para obtener un
sumador paralelo para nmeros de cuatro bits. El smbolo lgico de bloque de una "unidad sumadora" de
cuatro bits se muestra en la figura VIII. 8 que adems coincide con el del C. I. 7483 de la serie 74.

Todas las palabras binarias a sumar se aplican a las entradas y su suma casi es inmediata (dura el tiempo que
tarde la propagacin de los distintos acarreos desde el primero hasta el ltimo de los pasos, que como se
aprecia en la figura VIII. 7 se propagan en serie).
El primer "sumador completo" suma los dos bits de menor peso o primer orden; el segundo suma los dos
siguientes o de segundo orden ms el carry del primer sumador completo; el tercero suma los de tercer orden
y el carry del anterior (del segundo); y por ltimo el cuarto suma los bits de cuarto orden o de mayor peso
y el carry del anterior, originando la suma de los bits de cuarto orden y el carry total, Co (Carry Out).
El acarreo de entrada, Ci (Carry Input), es frecuente conectarlo a masa cuando no se encuentra conectado
previamente a un sumador en paralelo.
Si el primer paso "sumador completo" como muy bien pudiera ser fuera un semisumador, no aparecera
el carry de entrada de este paso, pues el semisumador no lo posee.
Los sumadores paralelo son ms rpidos, aunque sus circuitos lgicos son ms complicados que los sumadores serie.
Veamos un ejemplo:
Sea sumar los nmeros A (1101) y B (1110)
El nmero A est formado por los bits A4 , A3 , A2 y A1 por este orden, y el nmero B est formado por
los bits B4 , B3 , B2 y B1 por este orden.
En la figura VIII. 7 sera:
A1 = 1 ; B1 = 0 ; 1 = 1 ; Ci1 = 0 ; Co1 = Ci2 = 0
A2 = 0 ; B2 = 1 ; 2 = 1 ; Ci2 = 0 ; Co2 = Ci3 = 0

A3 = 1 ; B3 = 1 ; 3 = 0 ; Ci3 = 0 ; Co3 = Ci4 = 1
A4 = 1 ; B4 = 1 ; 4 = 1 ; Ci4 = 1 ; Co4 = 1
A1
A2
A3
A4
B1
B2
B3
B4
Por tanto, el resultado de la suma es 11011
Ci
E1
E2
E3
E4
C0
Figura VIII.8
VIII. 4. 2. SUMADOR SERIE.

El sumador serie consta, bsicamente, de un sumador completo (SC FA) que es el corazn de la
unidad; de una bscula o flip-flop, FF, del tipo D
que retrasa el acarreo o carry; de los registros de
FF
desplazamiento a la derecha RD A y RD B,
RD
donde se introducen los datos; y otro registro de
Co
A
A
A
desplazamiento para la suma llamado "acumulaS C
dor", RD Suma. Ver figura VIII. 9.
Ck
El sumador serie es ms lento que el sumador
paralelo, pero su circuito lgico es ms simple.
RD
(F A)
Ci
E
RD
SUMA
Funcionamiento:
Figura VIII.9 El sumador serie
Los nmeros o "palabras" a sumar se "cargan" o

introducen en los registros A y B que se encuentran vacos. El registro de suma o acumulador, en principio,
tambin est vaco.
93
Al aplicar el primer impulso de reloj, los datos o nmeros contenidos en los registros A y B se desplazan un
lugar a la derecha; ya estn a la entrada del sumador los bits A1 y B1 de menor peso de los nmeros A y B
a sumar. El sumador los suma y por un lado acciona el FF con el carry de salida y por otra parte introduce
la suma de ellos en el registro de suma o acumulador.
Al siguiente impulso de reloj ocurre, simultneamente:
a)
b)
c)
d)
e)
los bits de segundo orden de los datos almacenados en los registros A y B se aplican a la entrada
del sumador completo;
se desplaza a la derecha, un lugar, el contenido del acumulador;
el FF de tipo D comunica su contenido -que es el arrastre de los bits de menor peso o de primer
orden- al sumador, que los suma con los bits del siguiente orden;
se suman los bits de segundo orden que salieron de A y B y el carry anterior; y
el resultado de la suma se carga en el acumulador y el arrastre de salida en el flip-flop FF.
Con un nuevo impulso de reloj ocurre lo mismo, pero ahora con los bits de tercer orden de los registros A
y B y el carry de la suma anterior, y as sucesivamente hasta terminar.
Despus del ltimo impulso de reloj, los registros A y B han quedado vacos y el registro de suma o acumulador queda cargado con la suma total de la operacin.
En la figura VIII. 10 se resume el proceso.
Para realizar una suma de dos
nmeros se necesitan tantos impulsos de reloj como bits contengan
los nmeros a sumar. Para sumar
dos o ms nmeros de mayor
nmero de bits, bastar que los
registros A y B tengan esa capacidad. Ojo al acumulador que tiene
que tener capacidad para un bit
ms por si se produce el acarreo.
ANTES DEL
CARGA
DESPUES
1 PULSO
1 PULSO
DESPUES
DESPUES
DESPUES
DESPUES
3 PULSO
4 PULSO
5 PULSO
2 PULSO
REGISTRO A
010 1
01 0
01
001 1
01 0 1 1
DE
001
0 0
REGISTRO B
DATOS
00 11 1
EN LOS
SUMA
REGISTRO
REGIS-
FLIP-FLOF
ENTRADA
TROS
ENTRADA
10
0
0
1
0
1
1
1
0
1
1
10010
0010
1
1
010
1
Para sumar ms de dos nmeros,
C o
1
1
0
SALIDA
1
1
primero se suman dos de ellos
como ya hemos descrito. La suma
Figura VIII.10 Proceso de la suma en un sumador serie
obtenida en el acumulador se
introduce en uno de los registros, el
A por ejemplo, y el tercer sumando se carga al otro registro, el B, en este caso, repitindose la operacin
tantas veces como haga falta.
A y B
SALIDA
BO
VIII. 5 SEMIRRESTADOR.
Ya hemos visto la operacin de restar, sus
observaciones y su tabla.
La "tabla" de la resta parece una tabla de verdad.
De hecho esta tabla de verdad la podemos confeccionar a partir de la tabla de la resta tal como se
muestra en la figura VIII. 11 donde M es el minuendo, S el sustraendo, D la diferencia y P el
"prstamo". Si observamos la columna de la
diferencia vemos que es la ecuacin de una puerta
o funcin XOR.
P =M S
D=M
S
M
M S D
0
1
1 0
1 1
a)
0 0 0
0 1 1
+ S
b)
S R
(H S)
c)
Figura VIII.11 El semirrestador
D
BO

Igualmente la columna de prstamos, P, responde a la funcin R = M' S, que es una puerta AND.
Ya tenemos, pues, dos funciones lgicas capaces de realizar la funcin de restar: una funcin XOR y una
AND. Necesitamos una tercera funcin, la NOT o inversin, que invierta o complemente el minuendo M en
la funcin AND.
En la figura VIII. 11 se aprecia el circuito lgico del semirrestador y su smbolo de bloque. Como se ve, slo
difiere del semisumador en el inversor.
M es el minuendo; S el sustraendo; D la diferencia y B (borrow, en ingls) es el prstamo.
El semirrestador en ingls es H S (Half Substractor) o "medio restador".
VIII. 6 EL RESTADOR COMPLETO

El restador completo (R C en espaol
F S (Full Substract) en ingls) al igual que el
sumador completo, se obtiene acoplando dos
semirrestadores segn se aprecia en la figura
VIII. 12 donde tambin se ofrecen el smbolo
de bloque y su tabla de verdad.
S R
S R
Bi
a)
D
0
1
1
0
1
0
0
1
Bo
0
1
1
1
0
0
0
1
Bi
M
(F S)
Bo
c)
b)
Figura VIII. 12 El restador completo
A3
B3
Bi
RC 3
B 2
B0
A2
B i
RC 2
D3
D4
M S Bi
Obsrvese que el bloque patrn es muy similar
0 0 0
al sumador completo.
0 0 1
0 1 0
Los restadores completos se pueden acoplar
0 1 1
entre s para poder restar nmeros de varios
1 0 0
1 0 1
dgitos (varios bits). La unidad restadora estar
1 1 0
formada por tantos "restador completo" como
1 1 1
bits tengan los nmeros a restar, si bien el de
los bits de menor peso puede ser un semirestador. Un ejemplo de restador completo (unidad
restadora) para 4 bits se muestra en la figura VIII. 13.
En el restador de la figura anterior M y
B4 A4
S son los nmeros que se van a restar; D
es la diferencia de ambos; Bi es el
"prstamo" de entrada (Borrow Input) y
B
B0
i
Bo es el "prstamo" de salida (Borrow
RC 4
de salida).
Bo
A1
B 1
B0
B i
RC 1
D2
D1
Figura VIII.13 La unidad restadora de 4 bits
VIII. 7 EL SUMADOR COMO RESTADOR.

Al hablar de la resta vimos cmo se poda realizar como suma, bien por el complemento a unos, bien
por el complemento a doses. Repsese aquella materia.
Pues bien, visto esto, podemos imaginar que la resta se puede realizar o ejecutar mediante un sumador. De
hecho es as y as lo vamos a ver.
Recordemos que para efectuar la resta como suma por el complemento a unos se haca lo siguiente:
1
Se complementaba el sustraendo a unos (cambiando los unos por ceros y viceversa).
2
3
95
Se sumaban el minuendo y el sustraendo (una vez complementado) producindose un carry.

Se sumaba el arrastre o carry al resultado de la suma anterior; o sea, se suma al bit de menor peso
de la suma obtenida segn el punto 2.
Vamos, entonces, a implementar un sumador como restador.

Para ello lo primero que tenemos que
hacer es complementar el sustraendo; luego el sumador suma el minuendo y el sustraendo y, por ltimo,
el carry de salida lo introducimos al
primer "sumador completo" para ser
sumado.
El restador as resultante se puede
ver en la figura VIII. 14.
Veamos un ejemplo numrico: Sea
restar B = 0100 de A= 1101.
C0
A4
FA 4
B3
C0
Ci
FA 3
B 2
A2
Ci
C0
B 1
C0
FA 2
S3
S4
A 3
S2
A1
C i
FA 1
S1
Figura VIII.14 El sumador como restador
Para ello:
11
21
31
B4
complementamos el sustraendo B y queda 1011 (son los bits de B que entran en la unidad sumadora).
La suma de A + B es: 1101 + 1011 = 1 1000 (el uno de la izquierda es el carry)
Sumando el carry "1" a la suma anterior 1000 nos da 1001 que es el resultado final de la operacin.
VIII. 8 CODIFICADORES Y DECODIFICADORES.

VIII. 8.1 Introduccin.
Recordemos que la Electrnica Digital solamente opera con elementos lgicos (puertas lgicas) y
estos elementos o puertas nicamente entienden el sistema binario, por lo que en realidad la Electrnica
Digital debera llamarse Electrnica Lgica o Binaria.
Si analizamos una calculadora, vemos que slo disponemos de un teclado para la introduccin de datos o
nmeros y de una pantalla o display donde leemos los resultados. Pero como hemos dicho antes, la calculadora slo entiende el sistema binario. La pregunta que se plantea de inmediato es: )cmo es que si la
calculadora slo entiende el sistema binario, nosotros le introducimos los datos en decimal y nos presenta
los resultados tambin en decimal?. La respuesta a esta pregunta es la siguiente: porque internamente lleva
unos circuitos CODIFICADORES que traducen los nmeros decimales en binario y otros circuitos
DECODIFICADORES que vuelven a transformar los datos de binario a decimal, con lo que nos resulta
muy cmoda de utilizar.
El diagrama de bloques completo sera el que se muestra en la figura VIII. 15
TE CLA D O
(entrada de datos
en decimal)
CODIFIC ADOR
DECODIFICADOR
(de decimal
a binario)
(de binario
a decimal)
Figura VIII.15 Diagrama de bloques de una calculadora
PAN TA LLA
(salida en
decimal)

Si tuviramos que traducir los datos de decimal a binario sera muy difcil y engorroso; pero ms difcil sera
traducir los resultados a decimal (en muchos casos resultara casi hasta imposible).
Para evitar todo este embrollo, la Tecnologa ha diseado unos circuitos electrnicos capaces de "codificar"
y "decodificar" los datos y los resultados. De este modo, su uso para nosotros, no slo de la calculadora sino
de los ordenadores en general, es comodsimo: siempre operamos en decimal.
Nota:
la CPU (Unidad Central del Procesador) es la Unidad que ejecuta las operaciones, pero en binario.
VIII. 8. 2 Codificadores.
Hemos visto, en la introduccin, cual es la misin de los codificadores. Si tenemos en cuenta que
son varios los cdigos binarios posibles y utilizados y uno solo el decimal, comprenderemos que puede haber
varios tipos de codificadores: tantos como cdigos binarios puedan utilizarse.
Por otra parte, si consideramos que tambin es necesario procesar la informacin literal, debemos entender
que tambin habr que codificar las letras en binario. Esto nos indica que existirn codificadores numricos,
literales y mixtos; estos ltimos codifican ambas cosas, adems de smbolos o signos (de escritura o de otro
tipo). Son los llamados codificadores alfanumricos.
A veces ocurre que es necesario traducir un cdigo binario en otro tambin binario, por lo que se puede
pensar en codificadores de un cdigo a otro. Sin embargo no se consideran como tales, sino como
CONVERTIDORES DE CDIGO. Los veremos ms adelante.
Vamos analizar los codificadores numricos; y de ellos los que codifican en BCD.
Un codificador de decimal a binario BCD (8421) es un circuito electrnico lgico combinacional tal que
en su entrada recibe los nmeros en decimal y a su salida los entrega en binario codificado segn el cdigo
BCD (8421).
Consta, por tanto, de diez entradas y de cuatro salidas. (En general si consta de 2n entradas, consta a su vez
de n salidas; o lo que es lo mismo: si consta de n salidas, el nmero de entradas es de 2n).
Slo puede tener una entrada activada que a su vez produce una salida nica.
Su smbolo lgico aparece en la figura VIII. 16.
Existen codificadores que se llaman "prioritarios" o de prioridad;
esto es, que las salidas representan el cdigo binario correspondiente a la entrada activada que tenga mayor valor decimal, en caso
de que varias entradas estn activadas simultneamente. Estos se
utilizan para obtener cdigos binarios a partir de las lneas de
entrada individuales para cada combinacin, o bien en circuitos de
control cuando se vigilan diversas condiciones externas, algunas
de las cuales son prioritarias o ms urgentes que otras y el circuito
debe responder con esa prioridad. En este caso, a las condiciones
ms urgentes se las asigna un valor numrico mayor que a las otras,
y en una lnea de entrada a cada condicin en orden descendente a
la prioridad.
Un codificador elemental puede ser, por ejemplo, el de la figura
VIII. 17. Al lado aparece su tabla de verdad.
C
O
4
5
C
A
D
O
R
7
8
9
A (1)
B (2)
Figura VIII. 16 Codificador
C (4)
D (8)
97
El "cero" representa la inactividad en las entradas, por lo que el codificador pudiera dibujarse con slo nueve
entradas. Obsrvese una calculadora; cuando no se activa ninguna entrada, nos muestra el "cero" en el
display o pantalla.
0
Entradas
Salidas
0 1 2 3 4 5 6 7 8 9
8 4 2 1
D C B A
0 0 0 0 0 0 0 0 0 0
0 0 0 0
0 1 0 0 0 0 0 0 0 0
0 0 0 1
0 0 1 0 0 0 0 0 0 0
0 0 1 0
0 0 0 1 0 0 0 0 0 0
0 0 1 1
0 0 0 0 1 0 0 0 0 0
0 1 0 0
0 0 0 0 0 1 0 0 0 0
0 1 0 1
0 1 1 0
0 0 0 0 0 0 0 1 0 0
0 1 1 1
1 0 0 0
0 0 0 0 0 0 0 0 0 1
1 0 0 1
C (4 )
0 0 0 0 0 0 0 0 1 0
B (2 )
0 0 0 0 0 0 1 0 0 0
A (1)
Tabla de verdad de un codificador de 10 a 4.
D (8)
8
9
Figura VIII.17. Codificador de 10 a 4
En el codificador de la figura VIII. 17 todas las entradas, en principio, estn a cero. Al aplicar "uno" a la
entrada 7, por ejemplo, se ponen a "uno" las salidas A, B, y C, quedando la D a cero.
Existen en el mercado codificadores comerciales bajo circuitos integrados, ms complicados que el elemental
presentado, normalmente de prioridad, como los 74147 y 74148. Remitimos a los manuales de uso.
VIII. 8. 3 Decodificadores.
Los decodificadores son circuitos electrnicos combinacionales que realizan la operacin contraria
a los codificadores; esto es: traducen la informacin de binario (en BCD) a decimal.
Existen otros que traducen del sistema binario BCD (8421) al cdigo de siete segmentos para representar los
nmeros en los indicadores luminosos o displays de siete segmentos luminosos. A estos decodificadores los
llamaremos CONVERTIDORES DE CDIGO y sern tratados ms
adelante.
D
En un decodificador las entradas son en binario y las salidas en decimal. Si el decodificador tiene n lneas de entrada, posee 2n lneas de
salida, correspondientes cada una de ellas a un producto cannico de
las variables de entrada. Su smbolo lgico de bloque se representa en
la figura VIII. 18.
Si bien los decodificadores se pueden implementar con puertas bsicas,
lo habitual es encontrarlos en el mercado en forma de C.I. como son
los de la serie 7441, 7442 o 7445 que son decodificadores de BCD
(8421) a decimal. El 7443 de 4 entradas y 10 salidas decodifica de
BCD (exceso 3) a decimal.
A (1)
E
C
O
B (2)
D
I
F
C (4)
D (8)
I
C
A
D
O
R
0
1
2
3
4
5
6
7
8
9
Figura VIII. 18 Decodificador

Los decodificadores pueden ser simplemente eso: decodificadores, como los 7442 y los 7443, o bien
decodificadores excitadores, los cuales poseen una etapa de salida capaz de excitar lmparas, rels, diodos
LEDs u otros dispositivos. En la figura VIII. 19 se presenta un posible y elemental decodificador de 4 a 10
lneas y al lado su tabla de verdad.
0
Entradas
Salidas
(1) A
8
D
4 2 1
C B A 0 1 2 3 4 5 6 7 8 9
0 0 0 1 0 0 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0 0 0
1 0 1 0 0 0 0 0 1 0 0 0 0
1 1 0 0 0 0 0 0 0 1 0 0 0
1 1 1 0 0 0 0 0 0 0 1 0 0
0 0 0 0 0 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 0 0 0 0 1
(2) B
4
5
(4) C
(8) D
8
9
Tabla de verdad del decodificador de 4 a 10
Figura VIII. 19 Decodificador de 4 a 10
La salida de los codificadores suele estar controlada por una lnea de entrada llamada strobe o enable
(habilitador, en espaol) de modo que en un estado anula las salidas y en el otro estado las habilita. Podra
ser una entrada que fuera conectada a las entradas de todas las puertas. Piensa que en el decodificador de la
figura VIII. 19 las puertas AND fueran de 5 entradas; una de ellas sera para el strobe. Ponindola a "uno"
las habilitara y a "cero" las inhibira. Ver figura VIII. 25.
En la figura VIII. 20 se presenta un decodificador con indicadores luminosos de
salida para su comprobacin o verificacin. Los circulitos situados a las salidas
indican que la salida de este decodificador
es en valor bajo (salidas negadas); por
tanto, es necesario colocar inversores a
todas las salidas para que las lamparitas se
enciendan.
9
D
A (1)
B (2)
E
C
O
D
I
D (8)
9
8
7
6
C (4)
C
A
D
O
R
2
1
7442 0
Entre las aplicaciones de los decodificadores tenemos: su uso en muchos sistemas
de sealizacin; por ejemplo para las
Figura VIII. 20 Decodificador con indicadores de salida
vlvulas NIXIE o de multictodo numrico, ya en desuso. Esta aplicacin poda
ser la de la figura VIII.20 donde cada salida representara cada uno de los ctodos de las vlvulas. Otra
aplicacin es el uso como demultiplexores. Estos se vern ms adelante.
Otra sera como generador de funciones difciles de manera sencilla.

En la figura VIII. 21 se representa un decodificador como generador
de la funcin
99
Y = m0 + m3 + m4 + m5 + m8
0
cuyas variables de entrada son A B C y D, y m0, m3, m4, m5 y m8

los minterms de la funcin que se pretende generar.
Nota:
se trata ms detalladamente en los ejercicios VIII. 8 y siguientes.
Los decodificadores se pueden acoplar entre s para obtener un

mayor nmero de salidas.
Figura VIII. 21 Decodificador
como generador de funciones
VIII. 9 MULTIPLEXORES Y DEMULTIPLEXORES

VIII. 9.1 Multiplexores.
Se entiende por multiplexado cualquier mezcla de seales procedentes de mltiples orgenes o fuentes que produce un menor nmero de salidas.
Un multiplexor es un circuito lgico combinacional capaz de realizar un multiplexado. Para ello, los datos
procedentes de varias fuentes se aplican a su entrada, se pueden reconfigurar y obtenerlos en una sola lnea
de salida.
Los multiplexores tambin se conocen como multiplexadores o selectores de datos. Podemos decir que
son la versin electrnica de un conmutador rotativo de un solo sentido. En la figura VIII.22 se representa
dicho conmutador rotativo mecnico y el multiplexor (bajo su smbolo lgico) electrnico equivalente.
En dicha figura, el conmutador est transfiriendo a la salida la informacin procedente de la fuente 6 tomada
por medio del selector. El multiplexor tambin est seleccionando la fuente nmero 6 y envindola a la
salida. Obsrvese la secuencia o valor (110, 6 en decimal) de las entradas de seleccin C B A.
Dicho de otra forma: el multiplexor,
como selector de datos, da una salida,
tomada de entre sus entradas, seleccionada mediante el selector de datos.
Si el multiplexor tiene N entradas o
canales de informacin, deber tener n
entradas de seleccin de datos, de forma
que 2n = N. As un multiplexor de dos
entradas de datos poseer un selector de
datos o entrada de seleccin; uno de 4
tendr dos entradas de seleccin; uno de
8 entradas, tres y as sucesivamente.
0
1
2
3
0
1
2
3
4
5
5
6
7
6
7
M
U
L
T
I
P
L
E
X
O
R
0A
1B
1C
Figura VIII. 22 Multiplexor de 8 a 1 lneas
Comercialmente existen varios tipos de

multiplexores en forma de CI como el 74150 de Texas Instruments Inc. cuyo smbolo de bloque aparece en
la figura VIII. 23 y su diagrama de patillas en la figura VIII. 24. Es un multiplexor de 16 entradas de datos.
O los de la serie 74151 (su esquema interno aparece en la figura VIII. 25).
Algunos de ellos van provistos de una entrada "strobe" para habilitar las entradas de seleccin. Otros poseen

dos salidas: una directa o en nivel elctrico o lgico alto y la otra invertida o en nivel bajo.
La salida Y tiene por ecuacin:
Y = (D0m0 + D1m1 +....... + D7m7)
Siendo
m0 , m1 , ............ m7 los productos cannicos de las variables de seleccin C B y A por este orden, y
D0 , D1 , ............ D7 los valores de las correspondientes entradas o lneas.
E
D0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
D1
Y
D2
74150
Salida
D3
D4
Strobo
D5
A
B
D6
C
D
Figura VIII. 23
D7
Entrada de datos
Vcc
10
11
12
13
14
15
24
23
22
21
20
19
18
17
16
15
14
13
10
11
12
W
S
Strobo
GND
MULTIPLEXOR
74150
Entrada de datos
Figura VIII. 24 patillaje del 74150
A(1) B(2) C(4)

Figura VIII. 25 Esquema del multiplexor SN 74151
D 0
D1
Y
D2
Nota:
la entrada E es la entrada de habilitacin. Cuando est a "cero",
la salida directa Y es la transferencia de la entrada seleccionada
mediante las entradas de seleccin; por el contrario, cuando E
vale "uno" la salida siempre es nula
En la figura VIII.26 se representa un multiplexor de 4 a

una lneas.
D3
A(1)
B(2)
Figura VIII. 26 Multiplexor de 4 a 1
Circuitos combinacionales. Csar Snchez Norato 101
APLICACIONES DE LOS MULTIPLEXORES

1)
Como selector de datos. Selecciona una de las entradas de datos (la que le indiquen las entradas de
seleccin) y la pasa a la salida. Aqu trabaja como selector de datos.
2)
Como multiplexor propiamente dicho, mezclando las seales procedentes de las entradas de datos
a la salida. Para ello basta con buscar la combinacin de las entradas de seleccin para las seales
de entrada que se deseen mezclar.
3)
Para transmitir una palabra paralela de tantos bits como entradas de datos posea el multiplexor
en serie (una a la vez). Para ello es suficiente con conectar un contador a la entrada de seleccin de
datos y contar desde 0000 hasta 1111.
4)
Como generador de funciones lgicas combinacionales difciles de forma ms sencilla y ms

econmica que con puertas AND-OR de la expresin minimizada de la funcin:
Veamos un ejemplo de aplicacin como generador de funciones.
Sea que queremos generar la funcin:
Y = A' B' C' D' + A B C' D' + A' B C D' + A B' C' D + A' B C' D + A' B' C D + A B C D o sea:
Y= D0 m0 + D3 m3 + D6 m6 + D9 m9 + D10 m10 + D12 m12 + D15 m15
Donde m0 , m3 , ..... m15 son los minterms que hacen valer "uno" a la funcin;
D0 , D3 ... D15 son los valores de los minterms; valen "uno", por lo que la funcin se puede escribir:
Y = m0 + m3 + m6 + m9 + m10 + m12 + m15

Para generarla basta conectar
las salidas m0 , m3 , ... m15 de
la funcin a las entradas D0,
D3 , ... D15 respectivas del
multiplexor; las variables
ABCD a las entradas ABCD
(selectores de datos) y poner
el strobe o habilitador al nivel
"cero".
Todo ello se muestra en la
tabla de verdad de la figura
VIII. 27.
Lneas
Entrada s
Salidas
D C BA
0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
0
1
1 0 0 1
10
1 0 1 0
11
1 0 1 1
12
1 1 0 0
13
1 1 0 1
14
Nota:
tambin se poda una vez
conectadas las salidas de la
funcin a las entradas del multiplexor conectar un contador a
las entradas de seleccin que
contara desde 0000 hasta 1111.
1
0
0
1
0
0
1
0
0
1
1
0
1
0
0
1
1 1 1 0
15
1 1 1 1
Strobo
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
A
Salid a
74150
Figura VIII. 27El multiplexor como generador de
Puede ocurrir que una funcin tenga ms minterms que entradas tenga un multiplexor. En este caso, se puede
recurrir a la conexin o acoplamiento de dos o ms multiplexores (figura VIII.28), minimizar la expresin,
que por regla general se podr, por lo que el problema se puede resolver.
Combinando entre s diversos multiplexores pueden conseguirse sistemas para cualquier nmero de canales
o entradas. As, y a modo de ejemplo, en la figura VIII.28 se representan dos multiplexores de 8 canales
acoplados para obtener uno de 16 canales o entradas.
Decir, finalmente, que los multiplexores tienen la ventaja de poder transmitir por una sola lnea la informacin procedente de varias fuentes, con la consiguiente ventaja, especialmente econmica, que ello representa.
VIII. 9.2
Demultiplexores
Los demultiplexores o demultiplexadores son circuitos lgicos combinacionales que hacen la funcin opuesta de los multiplexadores. Esto es: toman la informacin de una fuente o entrada y la entregan a
varias salidas.
As, por ejemplo, con un demultiplexador de una entrada y 8
0
salidas puede conseguirse exactamente lo contrario que con un
1
2
multiplexor de 8 a una lneas.
3
En este caso, mediante las lneas de seleccin, llamadas aqu de
direccionamiento, se transfiere la entrada a la lnea de salida
deseada. Las lneas de direccionamiento se acostumbran a representar por las letras A mayscula; o sea: A0 , A1 ,.... An .
Un demultiplexor posee una entrada de informacin T, N salidas
y n lneas de direccionamiento tal que se cumple que 2n = N
4
5
6
7
A B C
8
9
10
11
12
En la figura VIII. 29 se representa el smbolo bloque de un

demultiplexor de 8 canales en la figura VIII. 30 se ha dibujado un
posible esquema interno de un demultiplexor, tambin de 8
canales.
13
14
15
A B C
A B C
Los demultiplexores se presentan comercialmente en forma de CI

como los 74155, 74156, 74159, etc.
Figura VIII. 28 Conexin

de dos multiplexores
0
1
D
E
M
U
L
T
I
P
L
E
O
R
T
Figura VIII.30 Demultiplexor de 8 canales
A0
A1
A2
Figura VIII 29
0
1
2
3
4
5
6
7
103
APLICACIONES DE LOS DEMULTIPLEXORES

Una de las aplicaciones ms importantes es, trabajando conjuntamente con los
multiplexores, para la transmisin de informacin procedente de varias fuentes -tantas como
entradas tenga el multiplexor- a otros tantos
destinos (tantos como salidas tenga el demultiplexor) a travs de UNA SOLA LINEA DE
TRANSMISIN, tal como se aprecia en la
figura VIII. 31.
0
M
U
L
T
I
P
L
E
1
2
3
4
5
Lnea
1
2
3
4
5
O
R
D
E
M
U
L
T
I
P
L
E
O
R
A0
A0
Otra de las aplicaciones es como decodificaA1
A1
dor. Para ello basta con mantener la lnea de
A2
A2
entrada SIEMPRE a un nivel ALTO de tensin, o sea a "uno". Las lneas de direccionaFigura VIII.31 Conjunto multiplexor-demultiplexor
miento pasan a ser las entradas del decodificador y las salidas del demultiplexor las salidas
del decodificador, y representarn siempre el cmputo binario definido por los niveles lgicos de las
entradas; es decir, la lnea de salida particular que est activada (alta o en "uno") representa la entrada
binaria codificada.
En esta aplicacin la lnea de entrada del demultiplexor pasa a ser el "strobe" o habilitador del decodificador.
Los demultiplexores tambin

se pueden acoplar entre s
para obtener ms salidas que
las que puede proporcionar
uno solo.
Inhibidor
D C B A
D
D7
C BA
En la figura VIII.32 se presenta una de estas posibilidades, donde partiendo de un

demultiplexor de 8 salidas, se
ha conseguido un sistema que
dispone de 64 salidas.
D7
63
56
D7
55
D0
D7
48
47
D0
D7
D0
D7
D0
D7
40
39
32
31
24
23
D7
16
15
D7
Figura VIII. 32 Ampliacin de las lneas de salida de un multiplexor
VIII. 10
CONVERTIDORES DE CDIGO
Los convertidores de cdigo son circuitos combinacionales que cambian o traducen informacin
de una forma codificada a otra, de manera que dos circuitos que utilizan distintos cdigos puedan emplear
la misma informacin.
Se pueden construir convertidores de cdigo para la transformacin de dos cdigos cualesquiera; es decir:
dada una informacin en un cdigo determinado se puede convertir o transformar esa misma informacin
a otro cdigo distinto.
Se construyen fundamentalmente con registros de desplazamiento y circuitos substractores o restadores.
Tambin se puede conseguir la conversin de cdigos mediante dos contadores, uno ascendente, que cuenta
en un cdigo, y otro descendente que cuenta en el otro. El nmero que va a convertirse se carga previamente
en el contador descendente y el otro se reajusta a cero. Despus se aplican impulsos de reloj conjuntamente
a los dos contadores hasta que el descendente llegue al cmputo cero. En ese momento se puede leer a la
salida del contador ascendente el cdigo deseado.

Nota:
Determinados autores prefieren llamar a los convertidores de cdigo decodificadores o

descodificadores; especialmente a aquellos que convierten el cdigo BCD en otro que hace
encender los diodos de los displays de siete segmentos; incluso los de 16 segmentos, los de
matrices de puntos o los LCD.
Una aplicacin comn de los convertidores se encuentra en los circuitos interfase o de adaptacin entre un
instrumento de medicin que genera datos en forma BCD y un ordenador que los procesa en forma binaria.
Otra, no menos frecuente, es para transformar el cdigo BCD en seales que se aplican a cada uno de los
siete segmentos que componen un indicador luminoso a base de diodos LEDs; o a cristales de cuarzo
lquido, matrices de puntos, ctodos de vlvulas multicatdicas, etc y que sirven para visualizar los datos en
forma decimal.
Analicemos con detalle este caso aplicado a los displays de 7 segmentos.
En principio el circuito elctrico de un diodo LED es
el que representa en la figura VIII. 33. La corriente
que admiten estos diodos es de unos 20 mA, y slo
puede aceptar una tensin del orden de los 1,7 voltios,
por lo que, para otras tensiones, se necesita conectar
en serie con l una resistencia limitadora o protectora
(150 ohmios para una tensin de 5 voltios). Debe
tenerse en cuenta la polaridad, ya que se trata de un
diodo.
K
D
150
R
I
5v
Figura VIII. 33 Circuito de un diodo LED
En las figuras VIII. 34a y 34b puede verse el alambrado o disposicin de los 7 diodos LEDs, en nodo
comn, (34a) y en ctodo comn (34b) que forman el indicador o display. Y en la figura VIII. 35 la conexin
de los diodos con el exterior a travs de las resistencias limitadoras.
Uno de estos displays es el
HD 1105 de Siemens.
En la figura VIII. 36 se
muestran los diodos que se
encienden para la configuracin de los distintos
nmeros; as como la tabla
de verdad del convertidor
para activar los siete diodos
o segmentos del display.
Figura VIII. 34a. Anodo comn
Figura VIII b. Ctodo comn
Estos convertidores se encuentran comercialmente

bajo C.I. A ellos pertenecen, entre otros, los 7446,
7447, 7447A, 7448, 7449... o los 4511, 4543, 4547,
4558... Casi todos ellos son excitadores: capaces de
activar elementos como los diodos LEDs.
Generalmente estos C.I. suelen disponer de 7 entradas
y 7 salidas. Las 7 salidas se conectan a los 7 diodos
del indicador. Si son en nivel alto, hay que utilizar
un display de ctodo comn; y si son en nivel bajo,
hay que usar un display de nodo comn. De las
entradas, 4 de ellas son para el nmero codificado en
BCD (entradas ABCD); otra, LT, (Lamp Test) para
Figura VIII. 35 Conexin de un display
probar los segmentos individual o conjuntamente; otra, RBI, (Ripple

Blanking Input) para la entrada de "borrado de transporte ondulante" o
evitar que se visualice el "cero; y la otra, BI/RBO, (Blanking Input/
Ripple Blanking Output) puede funcionar como entrada y como salida.
Cuando funciona como entrada y se activa, desactiva todos los segmentos; cuando funciona como salida, informa que el cdigo de entrada es
el cero, siempre que RBI est activado; caso contrario no hace nada.
En cualquier caso, habr que estar a lo que diga y/o especifique el
fabricante.
10
11 12 13 14 15
Diodos encendidos para cada uno de los dgitos
Figura VIII.36. Diodos encendidos para cada dgito
Entradas
105
Salidas
D C B A
abcd e f g
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
11
01
11
11
01
10
00
11
11
00
00
01
10
00
00
0
0
0
0
1
1
1
1
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
0
1
0
1
0
1
11
10
01
11
10
11
11
10
10
01
11
00
01
01
00
1
0
1
0
0
0
1
0
0
1
0
0
0
1
0
1
0
0
0
1
1
1
0
1
0
0
1
1
1
0
0
0
1
1
1
1
1
0
1
1
1
1
1
1
0
Ni que decir hay que este convertidor (en general todos) se puede implementar con puertas convencionales.
Para ello se van tomando los minterms (si se desea resolver por ellos) de cada uno de los segmentos, se
simplifica y se realiza el circuito. Lo mismo se hace con los dems. Los circuitos resultantes se acoplan a las
variables de entrada A, B, C y D.
A modo de ejemplo, la expresin simplificada para encender el diodo o
segmento e es:
e = C' B' A' + D' B A'
Los convertidores de cdigo pueden
conectarse en cascada para obtener la
conversin de nmeros con ms bits
que los 4 del BCD.
En la figura VIII. 37 se representa una
aplicacin completa del convertidor de
siete segmentos.
Figura VIII. 37. Conexin e un convertidor a un display
VIII. 11 COMPARADORES
Un comparador es un circuito electrnico lgico combinacional que funciona comparando dos nmeros binarios A y B y determinando si uno es mayor que otro, o si ambos son iguales.
Tal comparacin es necesaria para la suma y la resta aritmtica. Por ello, los comparadores forman una parte
esencial de cualquier circuito lgico aritmtico, aunque se utilizan tambin ampliamente en otros tipos de
circuitos, en los cuales debe generarse la comparacin de direcciones binarias o alguna otra funcin del
control, sopesando las magnitudes de dos o ms entradas.
Los comparadores disponen de un nmero de pares de entrada (A0- B0 , A1 - B1, ... A n- B n) determinado,
dependiendo de la magnitud en bits (4 bits, 8 bits...) de los nmeros comparar; poseen adems una nueva
entrada, Ei, para el habilitador o inhibidor (strobe) y de tres salidas:
una para A>B, otra para A=B y
otra para A<B.

La figura VIII. 38 representa el smbolo de bloque de un comparador de dos nmeros de dos bits. Y en la
figura VIII. 39 se muestra un posible circuito lgico de un comparador de dos palabras o nmeros de un solo
bit.
Los comparadores se encuentran comercialmente bajo CI. Los de la serie 7485 corresponden a comparadores
de 4 bits.
A0
A1
A>B
A>B
C
O
EI
B0
B1
P
A
R
A
D
O
R
A=B
A=B
A<B
A<B
EI
Figura VIII. 38 Comparador

de dos nmeros de dos bits
Figura VIII. 39 Comparador de dos nmeros de un bit
Los comparadores son ampliables a palabras o nmeros de cualquier nmero de bits. Para comparar palabras
de longitudes mayores se conectan entre s en cascada. En la conexin de la figura VIII. 40 se puede observar
cmo mediante comparadores de un bit se pueden comparar palabras de 4 bits.
Tambin existen comparadores con tres entradas de
expansin que sirven para
conectar en cascada varios
circuitos, con lo que es posible tratar palabras de cualquier nmero de bits sin
necesidad de circuitera lgica
exterior. En estos casos, se
conectan las salidas de cada
comparador a las entradas de
expansin del que maneja los
4 bits siguientes de ms peso.
Las salidas del ltimo comparador son las salidas del conjunto y las entradas A>B y
A<B del primer comparador
(el que maneja los bits de
menor peso) se conectan a
cero, y su entrada A=B funciona como estrobo del sistema.
A 2
A 3
A 1
A 0
A>B
A>B
A>B
+Vcc
EI
A=B
EI
C3
A>B
A=B
EI A=B
EI
C1
C2
A<B
A>B
A<B
Co
A=B
A<B
A<B
A<B
B3
B2
B1
B0
Figura VIII. 40. Comparador de dos nmeros de 4 bits
Los comparadores tienen una buena aplicacin en los contadores. As, a un contador se le puede dar la orden
"de que cuente" hasta un nmero determinado. El contador estar contando hasta que el nmero "que va
contando" sea igual al "nmero determinado". Este nmero se introduce por un juego de entradas, las A0 ,
A1 ,... An por ejemplo, y al otro juego o par de entradas, las B0, B1...Bn por ejemplo, se aplica la salida del
contador. Al llegar a la condicin de "A = B" el contador se detiene.
VIII. 12
107
LA A.L.U. (Unidad Lgica y Aritmtica)
La A.L.U. (del ingls Arithmetic Logic and

Unit) es un circuito lgico combinacional polivalente
capaz de realizar operaciones lgicas y aritmticas.
El smbolo simplificado se muestra en la figura VIII.
41. En la figura VIII. 42 se representa el simbolo de
bloque funcional de una Unidad Aritmtica y Lgica.
Si bien la A.L.U. se
puede implementar
mediante puertas
lgicas (lo cual es
muy largo, engorroso y caro), lo normal es encontrarla
en forma de CI,
como el 74181, o el
74381 en tecnologa
TTL; o el 4581 en
CMOS. De ah que
podemos hablar de
ella como un elemento electrnico
ms, o como una
unidad.
Aparte de ser capaz
de realizar operaciones lgicas y
aritmticas, tambin es
capaz de realizar desplazamientos, complementaciones, registros, etc sin
ms que programar adecuadamente sus entradas
de control.
ALU
ALU
Figura VIII. 41. Smbolos de la A.L.U.

E ntradas de sela ccin
E0 E 1 E2
E3
A0
S0
A1
S1
A2
S2
A3
S3
Ope ran dos A y B
B0
B1
ALU
Resultado
Co
P
G
A=B
B2
B3
Carry d e salid a
Prop aga cin d e carr y
Generacin de car ry
Salid a igualda d
CI
EM
Carry d e entr ada

E ntrada de mo do
Figura VIII. 42. Smbolo bloque funcional de una A.L.U.
Entradas de
Operaciones Aritmticas
Seleccin
Entrada EM = 0
Operaciones Lgicas
Funcin Lgica
Entrada EM = 1
0 0 0 0
A menos 1
F =A
(Inversor)
0 0 0 1
A @ B menos 1
F=A+B
(Puerta NOR)
F=A@B
Si la longitud de la palabra a tratar es muy grande,

se pueden conectar varias
unidades ALU en serie
(conexin en cascada).
0 0 1 0
A @ B menos 1
0 0 1 1
El CI 74181 es una
A.L.U. con 24 patillas que
puede realizar 32 operaciones (16 aritmticas y
otras 16 lgicas, dependiendo del nivel aplicado
a la entrada de modo) tal
como se detalla en el
siguiente cuadro.
No til (menos 1)
F = Lgica 0
(Nivel lgico cero)
0 1 0 0
A ms (A + B )
F =A@ B
(Puerta NAND)
0 1 0 1
A @ B ms (A + B )
F=B
(Inversor)
0 1 1 0
A menos B menos
F =A
0 1 1 1
A ms B
F =A@ B
1 0 0 0
A ms (A + B )
F =A+ B
1 0 0 1
A ms B
F =A
1 0 1 0
A @ B ms (A + B )
F =B
1 0 1 1
1 1 0 0
(OR exclusivo)
F =A@ B
(Puerta AND)
A ms A = A por dos
F = Lgica 1
(Nivel lgico 1)
1 1 0 1
A @ B ms A
F =A+ B
1 1 1 0
A @ B ms A
F =A+ B
1 1 1 1
F =A
B. Suma lgica
F =A
(Puerta OR)
VIII. 13
GENERADORES DE PARIDAD
Cuando hablamos de los cdigos de deteccin y correccin de errores en el captulo III, veamos
cmo un mtodo para detectar los errores era el llamado bit de paridad. En este apartado vamos a tratar de
los generadores que generan ese bit de paridad. Recordemos que existan dos tipos de paridad: el de paridad
par (un nmero par de unos en la palabra o dato a transmitir) y el de paridad impar (un nmero impar de
unos para todas las palabras).
Entrada
Recordemos que el bit de paridad se aada a la izquierda del
grupo de bits de la palabra o dato para conseguir un nmero par
(paridad par) o impar (paridad impar) de "unos".
El circuito generador del bit de paridad se instala en el emisor
y genera el bit de paridad adecuado.
En la tabla de verdad de al lado se representa el valor del bit de
paridad que ha de generar el generador de paridad tanto para la
paridad par como para la paridad impar. Obsrvese que el bit de
paridad impar es siempre el complementario del de paridad par.
Si nos fijamos en la columna de los bits de paridad, veremos
que se corresponde con la tabla de verdad de una puerta OR
exclusiva de las entradas ABCD. (La salida es "uno" si el
nmero de "unos" de los trminos cannicos es impar).
As pues, las salidas del generador de paridad par e impar
tendrn por funciones:
SPP = A B C D
Bit a generar
D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
P. par P. impar
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0
1
0
0
1
0
1
1
0
0
1
1
0
1
0
0
1
C B A
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Tabla de verdad de paridades
__
SPI = SPP
El circuito capaz de generar esta funcin para una palabra de 4 bits es el de la figura VIII. 44. La salida SPP
es la de la paridad par y la salida SPI es la de la paridad impar.
El bit de paridad se transmite por la lnea junto con los bits de datos hasta el receptor.
Los generadores de paridad se encuentran en forma de CI como el 74180 en tecnologa TTL.
A
B
C
D
A
Bit de paridad
S PP
C
D
PI
GENER ADOR D E PAR IDAD
Figura VIII. 44 Generador de bit de paridad par e impar
VIII. 14
109
DETECTOR DE PARIDAD
Una vez los cinco bits (los 4 del dato o palabra ms el de paridad) llegan al receptor, es preciso comprobar que no se ha producido ningn error. De esto se encarga el Detector de paridad. Cuando el nmero
de "unos" de la palabra transmitida no coincide con el criterio de paridad establecido, el detector generar
un "uno" y avisar de ello.
En la figura VIII. 45 se
ha dibujado un detector
de paridad par. Si se
hubiera optado por la
paridad impar, bastara
con haber tomado la
salida SPI.
Cuando el detector
recibe una combinacin de bits no acorde con el criterio establecido, la salida SEP
genera un "1" y puede
activar una alarma (una
lamparita en la figura).
A
B
C
D
Lnea de transmisin
Receptor
S PP
Bit de paridad
S EP
SP
DETECTOR DE PARIDAD PAR
Figura VIII. 45. Detector de paridad par
Tanto el generador de paridad como el detector de paridad se pueden encontrar en forma de CI como el
40101 o el 4531 que son generadores/detectores de paridad.
Para terminar con la electrnica combinacional, en la figura VIII 46 se representa, por bloques el conjunto
para la transmisin de una palabra de 4 bits, incluida la circuitera (con puertas) del generador de paridad y
del detector de paridad. Ambos en paridad par. Esta figura viene a completar la figura III. 8 en lo que al
generador y al detector de error mediante el mtodo del bit de paridad se refiere.
Transmisor
A
Lnea de transmisin
Receptor
A
Alarma
Bit de paridad
S EP
S PP
SP
GENERADOR DE PARIDAD
DETECTOR DE PARIDAD PAR
Figura VIII. 46. Bloque de transmisin de una palabra de 4 bits incluidos generador y detector de paridad

PRINCIPALES C.I. COMBINACIONALES EN TECNOLOGA TTL ESTANDAR. SERIE 7400
a) SUMADORES:
7480
7482
74183
7483-74283
b) CODIFICADORES:
74348 Codificador de prioridad de 8 a 3 bits y salida en tres estados

74147 Codificador de prioridad de 10 a 4 bits
74148
"
"
"
" 10 a 3 bits
c) DECODIFICADORES:
7441 Decodificador de BCD a decimal driver (5,5V/0,05 mA)

7443
"
de BCD XS3 a decimal
7442-7445 "
de BCD a decimal
7444
"
de BCD XS3-Gray a decimal
74138
"
binario de 3 bits
74139
"
binario de 2 bits
74141
"
de BCD a decimal driver (60v)
74145
"
de BCD a decimal (15v/0,4 mA)
74154
"
binario a 4 bits con salida en push-pull
d) MULTIPLEXORES:
7498
74150
74151-74152
74153
74157-74158
74251
74253
74257-74258
74298
74351
74352
74353
4 multiplexores 2 : 1 con memoria

1
"
16 : 1
1
"
8:1
2
"
4:1
4
"
2:1
1
"
8 : 1 con salida en tres estados
2
"
4:1 " "
" "
"
4
"
2:1 " "
" "
"
4
"
2 : 1 " memoria intermedia
2
"
8 : 1 " salida en tres estados
2
"
4 : 1 " salida en push-pull
2
"
4:1 " "
" colector abierto
e) DEMULTIPLEXORES:
74155 2
74156 2
74159 1
demultiplexores de 2 a 4 lneas y salida en push-pull

"
de 2 a 4 " y " en c.a.
demultiplexor de 4 a 16 lneas y salida en colector abierto
e) CONVERTIDORES
DE CDIGO
7446-7447 Convertidor de BCD a 7 segmentos

7448-7449
"
" BCD a 7 "
(5,5v)
74184
"
" BCD a binario y salida en push-pull
74185
"
" Binario a BCD
74246-74247 "
" BCD a 7 segmentos salida en c.a.
74248-74249 "
" BCD a 7 segmentos excitador de display
f) COMPARADORES:
7485
74180-74280
comparador de magnitud de 4 bits

comparador de control de paridad a 9 bits
g) MULTIPLICADORES:
74261
74274
74284-74285
Multiplicador de 2 por 4 bits

"
" 4 por 4 bits
"
" 4 por 4 bits con salida en c.a.
h) A.L.U. (Unidad Aritmtica y Lgica):
Sumador completo a 4 bits con transporte en paralelo

"
"
a 2 "
Dos sumadores completos de un bit
Sumador completo de 4 bits
74181 A.L.U. a 4 bits

74381 Elemento Aritmtico/Lgico de 4 bits.
F9341- 9341PC o la FLH401
111
EJERCICIOS
VIII.1 Confecciona la tabla de verdad y disea,
con puertas, un semisumador capaz de
sumar los nmeros E y F de un bit cada
uno.
Figura VIII. 47
VIII.2 Haz la tabla de verdad

y disea, con puertas,
un circuito sumador
completo para sumar
los nmeros E y F.
Solucin: Figura VIII.48
E F Ci S Co
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
0
1
0
0
1
E
F
0
0
0
1
0
1
1
1
0 0 0
0 1 1
0
0
1 0
1 1
Solucin: Figura VIII.47
E F
C= EF
S= E
Figura VIII. 48
Co
C= E@ F
C o = (E
S=E
S = (E
F) @ C i
F)
Ci
Ci
VIII.3 Basndote en la Unidad Sumadora de la figura VIII.7, dibuja el mismo circuito con los datos:
A = 1101 y B = 1011, y escribe los bits correspondientes a cada una de las salidas.
Solucin: S1 = S2 = S3 = 0; S4 = 1 y C = 1
VIII.4 Basndote en la figura VIII.14, dibjala de nuevo y escribe en cada una de las entradas y salidas los
bits correspondientes para realizar la resta de los nmeros A = 1110 y B = 1001.
Solucin: las salidas deben ser: S1 = 1; S2 = 0; S3 = 1 y S4 = 0
VIII. 5 Disea, con puertas OR, un codificador de octal a binario. (Puede servirte como referencia la figura
Ayuda: Basta con eliminar la puerta D
VIII.17).
VIII.6 El mismo enunciado del ejercicio VIII.5 pero ahora ser un codificador de hexadecimal a binario.
Ayuda: considera que la A vale 10, la B 11... y la F vale 15
VIII.7 Tomando como referencia la figura VIII. 19, implementa un decodificador de binario a octal.
Ayuda: ten en cuenta que slo sern necesarias 8 puertas y cada una debe tener tres entradas A, B y C.

VIII. 8 Al hablar de los decodificadores, decamos que una de sus aplicaciones era como generadores de
funciones lgicas de manera sencilla. Ver apartado VIII.8. 3 y figura VIII. 21.
Vamos a ver un nuevo ejemplo con
ms detalle.
4 2
D C B A
Ecuacin inicial
7442
Para implementar un generador de

funciones lgicas con un decodificador
no excitador deben seguirse los siguientes pasos:
1
3
4
Y = D' C' + D' A + C' B' A
A (1)
B (2)
C (4)
1
2
4
5
6
7
8
9
Expresar la funcin en forma de minD (8)

terms (suma de productos). Todos
los minterms deben contener todas
las variables (funcin extendida).
Ecuacin equivalente extendida
Seleccionar el decodificador adecuado,
Y = m 0 + m1 + m2 + m3 + m5 + m 7 + m9
considerando que el nmero de enFigura VIII. 49
tradas debe ser igual al de variables
de la funcin a generar.
Identificar o asignar a cada una de las variables de la funcin una entrada determinada del decodificador.
Encontrar las salidas del decodificador correspondientes a los minterms de la funcin y conectar estas
salidas a una puerta OR (para que las sume) si la salida seleccionada se activa anivel alto, o a una
NAND si la salida seleccionada se activa a nivel bajo.
Visto lo anterior, generar la funcin Y = D' C' + D' A + C' B' A con el decodificador 7442.
Resolucin: (figura VIII. 49).
(Orden DCBA = 8421).
La funcin completa ser:
Y=
D'C'B'A' + D'C'B'A + D'C'BA' + D'C'BA + D'CB'A + D'CBA + DC'B'A
Segn los minterms ser:
Y = m0 + m1 + m2 + m3 + m5 + m7 + m9
2
El decodificador seleccionado (por imposicin, en este caso) ser el 7442.
A la entrada A asignamos la variable A; a la B, la B; a C, la C y a D la D.
Las salidas son la 0, la 1, la 2, la

3, la 5, la 7 y la 9.
C B A
74138
C (4)
B (2)
Y0
Y1
Y2
Y3
A (1)
VIII. 9 Implementar con el decodificador

74138 la siguiente funcin:
Vcc
Y4
G2 A
G2 B
Y6
G1
Y5
Y7
Y = m 2 + m3 + m 5 + m7
Y = CB'A + BA + C' B
Solucin: Figura VIII. 50.
Figura VIII. 50
Y = C B' A + B A + C' B
C' B A' + C' B A + C B' A + C B A
VIII.10 En una oficina hay cuatro

empleados y un sistema de refrigeracin R. ste se activa
cuando al menos dos de los
cuatro empleados lo quieran.
Adems, el empleado D podr
ponerlo en marcha l slo. Para ello, cada uno dispone de un
pulsador al efecto.
Implementar el circuito con el
multiplexor 74150.
Lneas
Salidas
Entradas
D C B A
0
1
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1
1
El presidente, P, dispone del

40% de las acciones, el vicepresidente, V, del 35%, el secretario, S, del 15% y el administrador, A, del 10%. Cada
vez que el escrutinio de votos
sea superior al 50%, se encender una luz VERDE, en
caso contrario, se encender
una luz ROJA.
1 0 0 1
1 0 1 0
11
1 0 1 1
1 1 0 0
13
VIII.11 Disear una mquina de recuento de votos con el multiplexor 74150, para el consejo
de administracin de una empresa formada por el presidente, el vicepresidente, el secretario y el administrador,
los cuales tienen un porcentaje de votos de acuerdo en las
acciones que poseen.
9
10
1 1 0 1
14
1 1 1 0
15
1 1 1 1
0
1
2
3
4
5
6
7
8
9
10
11
1
1
1
1
1
0
0
1
0
1
1
1
1
1
1
1
0
0
12
Solucin: (figura VIII. 51)

F = D + CB + CA + BA
113
12
13
14
15
74150
A B
Strobo
Salida
Figura VIII. 51
Lneas
Entradas
Salidas
PV S A
Lv
0
1
0 0 0 0
0 0 0 1
5v
0
1
2
3
4
5
6
0
0
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
10
1 0 1 0
11
1 0 1 1
12
1 1 0 0
13
1 1 0 1
1 1 1 0
15
1 1 1 1
Solucin:
_____________
Luz roja LR = PV + PS + VSA
Luz verde LV = PV + PS + VSA
VIII.12 En una oficina hay tres empleados C, B y A. Para que

puedan escuchar msica, M, tienen que pulsar un
botn que tienen junto a sus mesas. Ahora bien: para
ello, deben desearlo dos o ms empleados y pulsar el
botn correspondiente.(Botn pulsado = 1; botn sin
pulsar = "0").
Desarrollar el problema y disear el circuito lgico
con un multiplexor.
Solucin: M = CB + CA + BA
W
74150
Luz roja
12
13
14
15
14
10
11
Vcc - Vh mn
I IN
Luz verde
7
8
9
R=
Strobo
Figura VIII. 52
Vcc
R
0
1
2
3
Salida
4
5
6
7
A B C
Ecuacin: Y = C' BA + C B' A + CBA' + CBA
Figura VIII. 53

VIII.13 Para que un avin pueda aterrizar en un aeropuerto tienen que darse una serie de condiciones:
*
que la torre de control (Tc) lo autorice,
*
que las condiciones climatolgicas (Cc) sean favorables y
*
que la pista (P) est libre.
Tc Cc P
Siempre que la torre de control d permiso (Tc = 1) y la

pista est libre (P = 1), independientemente de la climatologa, se podr aterrizar.
En caso de emergencia se podr aterrizar sin el permiso
de la torre de control (Tc = 0), bajo la responsabilidad
del comandante, siempre que la pista est libre (P = 1)
y la climatologa sea adversa (Cc = 0).
1
2
4
Figura VIII. 54
Implementar el circuito lgico con un multiplexor de

ocho a tres lneas, as como con el CI 7400 (cudruple puerta NAND dos entradas). Figura VIII. 54.
Solucin: A = Tc Cc P + Tc Cc P + Tc Cc P
0
1
2
3
4
5
6
7
VIII.14 Mediante dos multiplexores de 8 a 1 y con la ayuda de

puertas, implementar un multiplexor de 16 a 1 lneas.
Solucin: figura VIII. 55
74151
E
CBA
Y
VIII.15 Mediante tres pulsadores C, B y A, se desea controlar el

encendido de una lmpara de acuerdo con las siguientes
condiciones:
a ) Cuando haya un nmero par de interruptores cerrados.
b ) Cuando est cerrado A.
8
9
10
11
12
74151
13
14
15
E
Disea el circuito con un decodificador.
CBA
Solucin: Y = CBA + CA + BA
DC B A
Figura VIII.
Vcc
BI/RBO
VIII.16 Utilizando el decodificador/ convertidor 7447, disear un circuito combinacional tal que sea capaz de encender de un display de 7 segmentos
slo los nmeros impares.
RBI
13
16
12
Solucin:
En este caso y en otros parecidos, lo que
procede es implementar una circuitera lgica
externa que genere un nivel lgico adecuado
a aplicar a la entrada/salida BI/RBO del
decodificador/convertidor para que anule los
casos que no interesen y, por el contrario, no
CONVER3 TIDOR 11
10
7
9
1
15
2
LT
A
B
7447
14
GND
Figura VIII. 56
g
e
c
d
115
anule los casos que interesen. En este ejemplo, al aplicar un nivel bajo a la entrada/salida BI/RBO, sta se
activa y el CI pone sus salidas a nivel alto con lo que no se ilumina ningn segmento del display (que es de
nodo comn) para las combinaciones que a travs del circuito externo le hagan llegar un "cero". Por el
contrario, para todas aquellas combinaciones que le hagan llegar un "uno", la entrada/salida BI/RBO no se
activa y las salidas activarn, a su vez, los segmentos del display correspondientes a las combinaciones que
nos interese visualizar; en este caso los nmeros impares de 1 al 9.
Lo primero que se hace en estos casos es confeccionar la tabla de verdad, simplificar, y realizar el circuito adecuado.
Al lado aparece la tabla de verdad, donde hemos condicionado la salida a "uno"
solo para los minterms impares del "uno" al "nueve".
Despus de simplificar por Karnaugh, nos queda la funcin:
Y = D' A + C'B'A
cuyo circuito, con puertas NOR, es el que aparece externo al decodificador/convertidor. En estas condiciones, enva a la entrada/salida BI/RBO un uno,
siendo estas combinaciones (los nmeros impares) los que se visualizarn en el
display. Para el resto de las combinaciones la salida es "cero" y el decodificador
hace que los nmeros pares, as como todas las combinaciones mayores de 1001
(9), no se visualicen
Como ejercicio se propone realizar la circuitera con puertas NAND.
D C B A
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Y
0
1
0
1
0
1
0
1
0
1
0
0
0
0
0
0
Ejercicios propuestos
VIII.17 Confecciona la tabla de la verdad y disea, con puertas, un semisumador capaz de sumar los
nmeros V y W de un bit cada uno.
VIII.18 Haz la tabla de verdad y disea, con puertas, un circuito sumador completo para sumar los nmeros
B y D de un bit cada uno.
VIII.19 Basndote en la Unidad Sumadora de la figura VIII.7, dibuja el mismo circuito con los datos
A = 1101 y B = 1001, y escribe los bits correspondientes a cada una de las salidas.
VIII.20 Dibuja el circuito de bloque de la figura VIII.8 y escribe a las entradas y salidas los bits
correspondientes al ejercicio anterior.
VIII.21 Al igual que se ha hecho en el ejercicio VIII.2, y basndote en las figuras VIII.11 y VIII.12,
implementa, con puertas, un restador completo.

VIII.22 Disea, con el tipo de puertas que quieras, un circuito codificador con ayuda de la tabla de verdad
de octal a binario.
VIII.23 Disea, con puertas lgicas, un sumador de 2 bits
VIII.24 Siguiendo las pautas del ejercicio VIII. 8, implementa con aquel mismo decodificador la siguiente
funcin: Y = D' C + D' B + DCBA'
VIII.25 Implementar con el decodificador 74138 la funcin Y = C'BA + BA' + C B'
VIII.26 Tres personas, C, B y A, desean constituir su propio parlamento. Disear un automatismo a
partir del decodificador 74138 que les d el resultado de las votaciones, de modo que:
a)
Cuando la mayora de los votos sea S, en el panel indicador se encienda un diodo LED verde, y
cuando sea NO, se encienda uno de color rojo.
b)
Asimismo, cuando la votacin sea S por unanimidad deber encenderse junto con el diodo verde
otro de color amarillo; y, por el contrario, si la votacin es NO por unanimidad, se encender el rojo
y el amarillo. Es decir, que el diodo amarillo indicar UNANIMIDAD.
Para ello, cada uno dispondr de un interruptor que, accionado, representar voto afirmativo (negativo en caso contrario). Los diodos se encendern al serles aplicado un nivel lgico "uno".
VIII.27 Utilizando el decodificador/convertidor 7447, disear un circuito combinacional tal que sea
capaz de encender de un display de 7 segmentos slo los nmeros pares.
VIII.28 Escribe la tabla de la verdad para que en un display de 7 segmentos se visualicen los 16 hexadgitos
del sistema hexadecimal (0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, b, C, d, E y F). Si te animas, disea el circuito
lgico.
VIII.29 Con el decodificador/convertidor 7448, disear un circuito que permita no visualizar en un display
de siete segmentos las combinaciones superiores a 9 (1001 en binario).
VIII.30 Escribe la tabla de verdad para que en un display de siete segmentos se visualicen las letras representadas en la figura VIII. 57
10
11
D iodos encendidos para ciertas letras

Figura VIII. 57
Ayuda: puede servirte de gua la tabla de la figura VIII.36
12 13 14 15
Circuitos secuenciales. Csar Snchez Norato 117
CAPTULO IX
Circuitos Secuenciales
IX. 1 INTRODUCCIN.
Los circuitos secuenciales son aquellos en que el estado lgico de la/s salida/s en cada momento,
es funcin, -adems del o de los estados lgicos de la/s entradas en ese momento- de la historia
anterior de dichas entradas; es decir, de la secuencia a que las entradas estuvieron sometidas anteriormente y que han sido memorizadas.
Constan de una parte puramente combinacional y de otra dedicada a la memoria.
Los circuitos secuenciales se caracterizan por su capacidad de responder de distinta forma a diferentes
secuencias de la entrada, es decir: a diferentes sucesiones en el tiempo de las variables de entrada.
Ahora bien: para que un circuito secuencial pueda discriminar entre una y otra secuencia que, en un instante
dado, puedan presentar idnticos valores de las variables, es necesario que posea unas variables internas
que puedan ser modificadas por las
entradas y que, de alguna manera,
E
guarden informacin sobre la historia
del circuito. Son las memorias.
En funcin del valor de las entradas en
un momento dado, y del valor de las
variables internas, el circuito responde
proporcionando unas salidas y modificando sus variables internas para tomar
en cuenta esa nueva entrada, continuacin de la secuencia.
circuito
com
binacional
de entrada
memoria
circuito
com
binacional
de salida
Figura IX.1. Diagrama de bloques de un circuito secuencial
Un circuito secuencial est constituido (figura IX.1):

por un circuito combinacional de salida (primera ecuacin),
un circuito combinacional de entrada para modificar las variables internas (segunda ecuacin) y
una memoria (biestables) capaz de almacenar dichas variables.
Los circuitos secuenciales pueden ser:
asncronos.
sncronos.
En ellos los cambios en la/s salida/s se producen en cuanto estn presentes las
entradas adecuadas.
Los cambios en la/s salida/s se producen cuando, adems de estar presentes
las entradas adecuadas, se le aplica una cierta seal, compartida por todos los
biestables del sistema, y que sincroniza su funcionamiento. Esta seal se denomina reloj del sistema (clock, en ingls).
La utilizacin de uno u otro tipo depende de la naturaleza del problema a resolver y de la magnitud y
complejidad del sistema. Si ste es grande se puede utilizar el sncrono, aunque suele ser menos econmico
y eficaz que asncrono,
Como ejemplos de circuitos secuenciales tenemos los biestables o flip-flops, los registros de desplazamiento, los contadores y las memorias de gran capacidad.
118
Csar Snchez Norato. Circuitos secuenciales
IX. 2 EL MULTIVIBRADOR BIESTABLE

Llamado tambin Flip-Flop.
En la figura IX. 2 se representa un multivibrador biestable y su smbolo de bloque.
Veamos su funcionamiento. Prescindamos de las entradas A y B. Al
aplicarle la tensin Vcc, y debido a
la asimetra real del circuito (especialmente debido a las tolerancias de
los componentes), supongamos que
conduce T1. Al conducir T1, su
corriente de colector hace que la
Vcc aparezca en los extremos de
Rc1, no habiendo tensin en su
colector, Vc1, (respecto a masa) por
tanto, Q' = 0 voltios (cero lgico).
V cc
R
R c2
c1
R
A
Q
FF
B
T2
T 1
A
Sm bolo
de bloque
Figura IX. 2. El multivibrador biestable
Al ser tensin Vc1 = 0, se anula la

polarizacin de base de T2, por lo que este transistor se bloquea y, por consiguiente, la tensin Vcc aparece
en el colector de T2 . As pues, Vc2 = Vcc (uno lgico). Por ello, Q = Vcc = uno lgico. S hay salida.
En este estado permanecern ambos transistores indefinidamente: T1 saturado y T2 bloqueado.
Para que ambos transistores cambien de estado (T1 se bloquee y T2 conduzca) hay que aplicar a sus bases
unos impulsos de tensin. Estos impulsos, podrn ser positivos o negativos, dependiendo del estado en que
se encuentren los transistores, as como de su naturaleza (PNP o NPN). Al producirse el cambio de estado,
tambin se produce el cambio lgico en las salidas.
Si hemos supuesto que T1 est conduciendo y T2 no, para producirse el cambio de estado se puede aplicar
un impulso negativo en A (a la base de T1) que lo bloquea o un impulso positivo en B (a la base de T2) que
lo desbloquea.
Si los transistores fueran PNP, los impulsos tendran que ser al revs: positivos en A y negativos en B. Por
tanto, lo primero que hay que contemplar es qu tipo de transistores configuran el Flip-Flop.
Conmutando adecuadamente los transistores, las seales de salida sern ondas cuadradas cuyas amplitudes
varan desde cero (estado lgico cero) hasta el valor de Vcc (estado lgico uno) y cuyos periodos
dependen del tiempo que transcurra entre la aplicacin de dos impulsos consecutivos a las bases de los
transistores para producir su basculamiento. Si los tiempos son iguales, las seales de salida son cuadradas
y simtricas. Las salidas Q y Q' son lgicamente complementarias.
IX. 3 BIESTABLES, BSCULAS O FLIP-FLOP:

Tambin llamados basculadores, enganchadores o cerrojos (latchs, en ingls). Son la base de los
circuitos secuenciales, al igual que las puertas lgicas lo son de los circuitos combinacionales.
Un circuito biestable es un circuito que tiene, como su nombre indica, dos estados de salida estables de
modo que para pasar de un estado estable al otro necesita de un impulso exterior, llamado impulso de
disparo o simplemente disparo. Para pasar de nuevo al primer estado, necesita un nuevo impulso.
Tambin podemos definirlo como un circuito elemental capaz de mantener su salida indefinidamente en
uno de los dos posibles estados, alto o bajo, mientras no se le transmita una orden que lo haga cambiar. Esta
propiedad le confiere una facultad de memoria, constituyendo, por consiguiente, la clula elemental de
memoria, base para la implementacin de los circuitos secuenciales.
Podemos compararlo con un interruptor. Si ste est en una posicin, permanecer en ella hasta que se
accione de nuevo, y se mantendr as hasta que se vuelva a accionar nuevamente.
Una bscula, biestable o flip-flop se puede implementar o confeccionar con un multivibrador biestable
como el descrito anteriormente, o bien mediante puertas lgicas, como veremos seguidamente.
IX. 4 ELEMENTO BSICO DE MEMORIA

Se define la memoria como el almacenamiento o recordatorio de una informacin. En Electrnica,
se entiende por memoria, un sistema electrnico capaz o encargado de almacenar una informacin. Esta
informacin almacenada o memorizada lo ser en forma de unos y ceros; es decir en binario.
El elemento bsico de memoria puede considerarse bajo dos puntos de vista:
1
El elemento bsico de memoria formado por un biestable o flip-flop y
2
El elemento bsico de memoria constituido por puertas lgicas.
Analizamos en primer lugar el FF como elemento bsico de memoria. En efecto, si en el multivibrador
biestable de la figura IX. 2 suponemos que T1 est saturado y T2 est al corte, las salidas Q y Q' se
encuentran en nivel alto y bajo respectivamente. En Q s hay tensin -estado lgico uno- y en Q no hay
salida -estado lgico cero; es decir, en esa situacin, la salida Q siempre contendr un uno y la salida
Q' siempre contendr un cero (almacenan esos datos). Estas salidas se conservan o se memorizan
as hasta que se le comunique al FF otra orden que lo haga bascular.
Combinando varios FF podemos memorizar ms datos binarios (harn falta tantos FF como bits queramos
memorizar o almacenar). Aparentemente esto puede parecer una monstruosidad, pero si pensamos en la
integracin, comprenderemos que en un circuito integrado, CI, se pueden integrar muchsimas unidades
FF y, por tanto, almacenar muchsimos bits. Tambin se puede ampliar la capacidad de una memoria
asociando varios CI de memoria.
En cuanto al segundo de los casos, veamos cmo tambin
pueden constituirse memorias bsicas por medio de las
puertas lgicas.
En la figura IX. 3 se muestra un elemento bsico de memoria de capacidad muy limitada construido mediante una
puerta OR, que si bien no es prctica, s nos va a servir para
indicarnos cmo una puerta lgica puede recordar o memorizar un dato.
B
Q
A
Figura IX. 3. Elemento bsico de

memoria con puerta OR
Si A = 0, la salida Q = 0 as como la entrada B de la puerta,

pues se realimenta desde la salida. Si ahora aplicamos en la entrada A un uno la salida Q valdr uno y
tambin la entrada B por realimentacin desde Q.
Si volvemos a aplicar un cero en la entrada A la salida permanecer en uno porque la entrada B sigue
teniendo aplicado un uno procedente de la salida Q.
La salida Q siempre estar indicando o memorizando un uno y para borrarlo habr que desconectar la
realimentacin y volver al estado inicial. Ya hemos dicho que esto no es prctico pero, como se ve, esta
puerta es capaz de memorizar un bit o un nivel lgico.
120
IX. 5 TIPOS DE BIESTABLES O FLIP-FLOP:

Hemos analizado el multivibrador biestable de forma general. Dependiendo de la lgica que se utilice y del tipo de disparo, los FF fundamentales pueden clasificarse en cuatro clases o tipos:
1
2
3
4
Los biestables o FF R-S

Los biestables o FF D
Los biestables o FF J-K
Los biestables o FF T
El disparo de estos biestables puede ser de dos tipos:
Por cambio de nivel,

Por flanco
al alcanzar un cierto nivel de tensin el impulso de disparo, o

(de subida o de bajada) del impulso de tensin de disparo.
En cuanto a la manera de producir el disparo de los FF, ste puede ser tambin de dos formas:
De manera aleatoria o asncrona. Las seales de entrada actan en todo momento. Son
los FF asncronos.
De manera sncrona. El disparo es gobernado o controlado sincronizado normalmente

mediante impulsos generados por un reloj. Las seales de entrada slo actan al aplicarles
la seal de reloj. Son los biestables sncronos
IX. 6 BIESTABLES ASNCRONOS Y SNCRONOS

Ya hemos dicho que los FF o biestables pueden ser asncronos o sncronos.
En los asncronos, las salidas cambian de estado tan pronto como se apliquen los impulsos a las entradas
sin ms; es decir, cuando cambien las entradas.
En los sncronos, por el contrario, las salidas cambian de estado cuando, estando presentes en las entradas
los impulsos necesarios para producir la transicin, se le aplique a una entrada suplementaria, llamada de
control o sincronizacin, una seal de activacin o disparo, procedente generalmente de un reloj, la cual
gobierna el instante en que se produce la transicin entre los estados lgicos de las salidas. En una palabra,
van sincronizados con el reloj.
IX. 7 EL BIESTABLE R-S ASNCRONO

El FF RBS (Reset-Set) es el ms bsico de todos los FF. Las letras R y S provienen de las iniciales
de las palabras inglesas Reset, que quiere decir puesta a cero o reposicin, y Set que quiere decir
puesta a uno o disposicin.
El FF RBS consta de dos entradas R y S y de dos salidas, Q y Q, siendo stas ltimas complementarias tal
como se vio al hablar de los biestables en general.
En la figura IX. 4 se representa el smbolo de bloque y la tabla de verdad de un flip-flop R-S.
Este biestable se caracteriza por:
1
2
3
4
5
Cuando ambas entradas estn en nivel lgico bajo o cero, las salidas no cambian de estado y, por
tanto, conservan los estados inmediatos anteriores.
Cuando a la entrada S -Set o Apuesta a uno- se le aplica un nivel lgico alto o uno, las salidas Q
y Q se ponen a uno y cero respectivamente. As permanecen hasta que se aplique un uno
a la entrada R.
Cuando a la entrada R -Reset o puesta a cero- se le aplica un nivel lgico alto o uno, las salidas
Q y Q cambian de estado: a cero y uno respectivamente. As permanecern hasta que se aplique de nuevo un uno a la entrada S.
Cuando se aplique, de nuevo, un uno a la entrada S, las salidas Q y Q cambian de estado,
ponindose a uno y cero respectivamente, permaneciendo en esta situacin hasta que se vuelva
a aplicar un uno a la entrada R.
Cuando se aplican a las entradas R y S sendos unos, en las salidas se produce una indeterminacin, por lo que no se deben aplicar.
Esta caracterizacin del FF RBS se refleja

en su tabla de verdad (Figura IX. 4).
Un FF o biestable RBS puede implementarse
con dos puertas lgicas iguales aunque, dependiendo del diseo, estas puertas suelen ser
NOR o NAND.
No cambia
FF
Smbolo
de bloque
1
0
Indeterminado
Tabla de verdad
Figura IX.4 Flip-flop R-S asncrono
IX. 7.1 BIESTABLE R-S ASNCRONO CON PUERTAS NOR

En la figura IX. 5 se representa su circuito lgico y su tabla de verdad.
Funcionamiento:
0
0
No cambia
Supongamos que las entradas R
y S estn en cero (nivel lgico
0
1
0
1
bajo). Si tambin suponemos que
1
0
1
0
Q
R
Q = 0, la puerta NOR 1 tendr
1
1
Indeterminado
2
aplicados a su entrada dos ceros por lo que su salida ser
Tabla de verdad
Circuito
uno (Q' = 1), y al realimentar a
Figura IX. 5 Biestable R-S asncrono con puertas NOR
la puerta NOR 2 con un uno,
sta, que presenta en sus entradas un uno y un cero, dar a su salida, Q, un cero.
Si ahora aplicamos un cero en S y otro cero en R (combinacin 0-0) no cambia nada.

Si aplicamos en S un uno, (S =1 y R = 0) la salida de la puerta NOR 1, Q = 0. Con este cero de la
salida Q' se realimenta la puerta NOR 2 que como ya tena en R un cero dar a su salida, Q, un uno.
Este estado se mantendr hasta que se aplique un uno a la entrada R. Si aplicamos de nuevo otro uno
a la entrada S la situacin no cambia: Q = 1 y Q' = 0.
Partiendo de la combinacin S = 0 y R = 0 (las salidas estaban Q = 0 y Q' = 1), apliquemos un "uno" a R
(combinacin S=0, R=1). Ahora la puerta NOR 2 tendr aplicados dos unos con lo que su salida Q = 0, que
al realimentar con un cero a la NOR 1 (que segua con un cero en S), dar a su salida Q' un "uno". Las
salidas en este momento son Q = 0 y Q' = 1. El biestable ha basculado.
Vemos pues, que la salida Q sigue a la entrada S. Vale lo que valga S.
122
Apliquemos ahora a la entrada S un uno (combinacin S = 1 R = 1). La puerta NOR2 tendr aplicados
dos unos, por lo que su salida Q ser Acero; al realimentar con l a la puerta NOR1 dar a su salida
tambin un cero (Q= 0). Las dos salidas quedan ahora a "cero". Este estado no est permitido, por lo que
no se deben aplicar simultneamente dos unos a las entradas S y R, pues ello se contradice con el
concepto de memoria, producindose
una indeterminacin.
1
En esta bscula la transicin de los
estados de las salidas se producen con
el flanco ascendente de los impulsos
aplicados a las entradas S y R, tal
como se puede observar en la figura
IX. 6.
El inconveniente de este biestable es
el estado de indeterminacin que
posee al aplicar a ambas entradas
unos simultneamente, como ya
dijimos antes.
1
R
0
1
Figura IX. 6. Cronograma del FF de la figura IX.5
IX. 7.2 BIESTABLE R-S CON PUERTAS NAND ASNCRONO

En la figura IX. 7 se representa su circuito lgico y su tabla de verdad. Es similar al anterior con
la diferencia que ste se activa o bascula en la transicin del nivel alto al bajo; o sea, con niveles bajos o
ceros, o lo que es lo mismo en los
S
flancos descendentes, como puede
S
R
Q
Q
Q
1
apreciarse en la figura IX. 8. La
0
0
In determ ina do
tabla de verdad difiere de la del
0
1
0
1
implementado con puertas NOR,
1
0
1
0
por lo que para trabajar con niveles
Q
R
1
1
N o cambia
2
altos o unos y su tabla ser igual a
la del anterior, a las entradas R y S
Tabla de verdad
C irc uito
se les aaden sendos inversores. Ver
Figura IX. 7. Biestable R-S asncrono con puertas NAND
figura IX. 9.
Funcionamiento:
Supongamos que las entradas S y R estn
en uno y que la salida Q estaba en cero. En estas condiciones la puerta
NAND2 est recibiendo en sus entradas un
uno por R y un Acero por la realimentacin desde la salida Q, luego dar una
salida Q = 1 que realimenta a la puerta
NAND1 que tiene en sus entradas dos
unos dando en la salida Q un cero. As
permanecer indefinidamente.
0
R
0
1
Q
Figura IX. 8. Cronograma del FF de la figura IX.7

Si ahora aplicamos en S un cero (S=0,
R=1) la puerta NAND1, al recibir un uno
procedente de la realimentacin desde Q y un cero por la entrada S, dar a la salida Q un uno, que al
realimentar a la NAND2 con l, sus entradas valen dos unos y dar a su salida Q un "cero". Este estado
es estable.
Apliquemos ahora en S un uno (combinacin S=1, R=1). La situacin no cambia; pero si aplicamos en
R un cero (combinacin S =1, R=0), la puerta 2 tendr un uno (procedente de la realimentacin de Q)
y un cero (el aplicado en R) por lo que su salida Q valdr uno y Q = 0. As permanecer hasta que se
vuelva a aplicar en S un cero en que vuelva a cambiar de estado. Si se aplican a las dos entradas dos unos,
las salidas no cambian y conservan el estado anterior.
Este biestable tambin posee un estado de
indeterminacin: cuando a ambas entradas
se aplican dos ceros.
Como resumen general sobre el biestable RS asncrono (independientemente de que est
conformando con puertas NOR o NAND,
siempre que este ltimo est provisto en sus
entradas de inversores) lo que interesa saber
es que:
1
2
3
4
5
6
No cambia
0
R
S
0
Indeterminado
Tabla de verdad
Circuito
Figura IX. 9. Biestable R-S asncrono con puertas NAND
Cuando ambas entradas son ceros (nivel lgico bajo), las salidas no cambian de estado y, por tanto,
conservan el estado inmediatamente anterior.
Si a la entrada S se le aplica un uno, la salida Q se pone a uno y la Q a cero.
Para que las salidas cambien de estado o bascule el biestable, hay que aplicar a la entrada R un
uno.
Para volver a bascular necesita un nuevo uno en la entrada S.
Si a ambas entradas se le aplican dos unos, las dos salidas se ponen en uno dando una indeterminacin o estado prohibido del biestable.
Ambos deben responder a la misma tabla de verdad.
Aparte de esto, conviene no olvidar que:

el biestable implementado con puertas NOR se activa, dispara o bascula con unos o niveles lgicos altos en sus entradas (flancos ascendentes); y el constituido con puertas NAND tambin, si sus
entradas llevan inversores; si no los llevan, bascula con niveles bajos (flancos descendentes de dichos impulsos).
IX. 8 EL BIESTABLE R-S SNCRONO

Este biestable slo bascular cuando, estando presentes a las
entradas las seales adecuadas al basculamiento, la seal de reloj Ck
tenga aplicado un uno o nivel alto de tensin. Por tanto, el reloj
gobierna el instante en que se ha de producir la transicin entre
los estados.
Ck
FF
RS
Sncrono
Smbolo de Bloque
Figura IX. 10 R-S sncrono
IX. 8.1 BIESTABLE R-S CON PUERTAS NOR SNCRONO

Este biestable est formado por un flip-flop asncrono como el de la figura IX.5 al que se le han
aadido dos puertas AND como se observa en la figura IX. 11, donde tambin se representa su smbolo de
bloque.
124
Si Ck vale Acero, las salidas S' y

R' valdrn cero, con lo que el biestable no funcionar. Si Ck vale
"uno" y S vale uno, S vale uno
y las salidas Q y Q se ponen a
uno y cero respectivamente.
El cambio de estado se produce al
aplicar un uno en R; en este
momento R= 1 y las salidas cambian de estado.
R'
FF
Ck
S'
FF
RS
Ck
RS
Sncrono
Bloque
Circuito
Figura IX. 11. Biestable R-S sncrono con puertas NOR
El diagrama de seales y la tabla de

verdad aparecen en la figura IX. 12
que, como se puede observar, es
igual que la del asncrono, nada ms
que en este caso est controlado y
sincronizado por medio de la seal
de reloj Ck.
Ck
Ck
S'
1
1
0
0
1
0
0
1
No cambia
R'
Tabla de verdad
Q
Q
Figura IX. 12. Diagrama de las seales del FF R-S sncrono
IX. 8. 2 BIESTABLE RBS CON PUERTAS NAND SNCRONO

Antes de nada hay que resaltar que si el FF asncrono que se quiere sincronizar lleva en sus entradas inversores, como lo es el representado en la figura IX. 9, para que se active con niveles altos o unos,
la sincronizacin o seal de reloj, Ck, se puede aplicar a travs de dos puertas AND al igual que el implementado con puertas NOR; pero si el FF asncrono no lleva en sus entradas los inversores (como el de la
figura IX. 7), la sincronizacin o seal de reloj, Ck, se aplica a travs de puertas NAND como es el que
se ha representado en la figura IX. 13.
Q
FF
S
S'
RS
Sncrono
FF
Ck
Ck
Bloque
RS
R'
Circuito
R QQ
1 1
0 1
Ck S
1
1 0
0 No cambia
Tabla de verdad
Figura IX. 13. Biestable sncrono con puertas NAND
Este ltimo caso tiene la ventaja (si se va a realizar con puertas elementales) de que se puede prescindir
de las dos puertas inversoras aplicadas a las entradas R y S.
Expliquemos este segundo caso:

Slo contemplamos aquellos casos en que la seal de reloj vale uno, ya que cuando sta vale cero el
biestable no bascula. De ah su nombre de sincronizado.
Si, cuando la Ck vale uno, aplicamos en R y S dos unos, las salidas de las dos puertas NAND 1 y 2
(R y S) dan dos ceros y las salidas Q y Q se ponen a uno presentando el caso de indeterminacin.
Si ahora aplicamos en S un "1" y en R un 0, la NAND1 da a su salida cero y la NAND2 da un uno
que ponen las salidas Q y Q a uno y cero respectivamente.
Para cambiar el estado del FF basta con aplicar en R un A1 y en S un 0. Entonces R = 0 y S=1 que
a su vez ponen las salidas Q y Q a 0 y 1 respectivamente.
Por ltimo aplicando a las dos puertas NAND dos ceros, sus salidas R y S dan dos unos y no provocan los cambios de estado en las salidas Q y Q y por tanto el FF no cambia de estado.
Todos estos casos se pueden ver en la tabla de la verdad.
IX. 9 CONSIDERACIONES SOBRE LOS FF R-S SNCRONOS

En los sistemas secuenciales sncronos, las salidas de los biestables pueden ser funcin de sus propias salidas as como de las de otros biestables.
Para que un sistema secuencial actuara correctamente utilizando como solucin para el sincronismo la
expuesta para el biestable R-S con puertas NOR (la entrada de reloj por medio de puertas AND) sera
preciso que el tiempo durante el cual permanece el reloj activo fuera menor que el tiempo de respuesta del
biestable, para as evitar que las nuevas salidas generadas puedan modificar el estado del biestable antes
del momento oportuno.
Esta solucin expuesta no es demasiado satisfactoria, pues exigira impulsos de reloj de duracin suficiente
para disparar el biestable ms lento, pero menor a su vez que el tiempo de retardo que tenga el sistema
en los posibles caminos de realimentacin hacia las entradas de los biestables.
Dos soluciones se utilizan para resolver este problema:
a)
El disparo por flanco (edge triggered), donde los datos son activos y su presentacin en la
salida se realiza coincidiendo con un flanco (de subida o de bajada) de la seal del reloj, y
b)
el modo maestro/esclavo (master-slave). Este modo consiste en implementar el biestable con

dos biestables idnticos en cascada; uno de ellos se activa durante el flanco ascendente de
la seal del reloj y el otro (que es el que dar la salida real) durante el flanco ascendente. Lo
veremos a continuacin.
IX. 10 EL BIESTABLE DISPARADO POR FLANCO

El biestable disparado por flanco (Edge Triggered) consiste en la generacin interna de un impulso
de reloj de muy corta duracin a partir de un flanco (edge) del impulso de reloj. Este impulso es el que abre
o habilita (enable) las entradas del biestable. De ah recibe su nombre: disparado por flanco.
En la figura IX. 14 se representa el esquema para esta solucin as como los impulsos de reloj y el impulso
interno Cki de corta duracin generado a partir de un flanco del impulso de reloj.
126
Funcionamiento:
Estando presentes en las entradas R y S los impulsos o seales necesarias para la transicin del biestable,
el impulso del reloj Ck es el que va a sincronizar el biestable. Cuando el impulso de Ck vale uno, aparece
instantneamente en las entradas 1 y 2 de la puerta A, la cual da a su salida el impulso Cki capaz de
producir el basculamiento.
Pero, por qu aparece la seal de reloj Ck instantneamente en las entradas 1 y 2 de la puerta A si hay un
inversor en la entrada 1?. La respuesta es: sabemos que el inversor necesita un cierto tiempo en producir
su efecto, es decir, la inversin. Por tanto, cuando el inversor realice su funcin, ya en la entrada 1 de la
puerta A aparecer un
cero que bloquear la
puerta y con ello su salida
S'
Q
S
B
ser cero y el biestable
no bascular.
FF
Por consiguiente el impulso de disparo, control
o sincronismo Cki del
biestable slo tendr una
duracin igual al retardo
del inversor, y se produce
como se aprecia en la
misma figura IX.14 a
partir del flanco ascendente del impulso del
reloj Ck.
Ck
C ki
R S
C
R'
A s nc ro n o
Ck
Ck
C ki
Figura IX. 14. Biestable R-S sncrono disparado por flanco

Las soluciones empleadas
en la prctica se derivan
de este esquema de principio. Sin embargo esta solucin exige que el tiempo de subida del impulso de reloj
sea mucho menor que el retardo del inversor para que d a ste tiempo para producir el impulso interno
Cki. Como se puede observar, hay una limitacin en su uso cuando se utilizan relojes con tiempos de
subidas grandes.
IX. 11 EL FF MASTER-SLAVE (MAESTRO-ESCLAVO)

Esta solucin, modo o mtodo, y que no tiene la limitacin, antes indicada, en cuanto a la velocidad
de cambio del reloj, consiste en la utilizacin de
dos biestables en cascada,
Q S
SS
S' M
S
el primero de ellos, el
Q M
master, maestro o princiFF
FF
pal se activa (cuando
Ck
Master RS
estando presentes las
Slave
entradas R y S necesarias
RS
Asncrono
RS
para producir la transicin)
R' M
QS
Asncrono
R
Q M
durante los periodos activos de la seal de reloj,
mientras que el segundo,
el slave, esclavo o secunCk
dario, lo hace durante los
periodos inactivos de la
Figura IX. 15. Biestable R-S sncrono master-slave
seal de reloj.
La salida final es la del biestable esclavo, por lo que dicha salida no cambiar hasta el flanco de bajada del
impulso del reloj y lo har dependiendo del estado del FF master en el instante anterior.
En la figura IX. 15 se representa el montaje correspondiente a esta solucin.
Funcionamiento:
Cuando Ck vale 1 (flanco ascendente del impulso de reloj), el biestable master sigue las entradas R y S
y el slave permanece bloqueado dado que Ck= 0.
Al pasar Ck de uno a cero (flanco descendente), el master se bloquea y se activa el slave, pues ya Ck vale
uno, y se carga con las salidas del master.
Las salidas Q y Q ya no cambian hasta que no se vuelva a activar el FF slave en el siguiente flanco de
bajada de la seal de reloj.
Observacin:
Tanto para el primer caso (edge triggered) como
para el segundo (masterslave) se poda haber
partido del biestable RBS
sncrono, y los circuitos
se simplificaran, quedando tal y como aparecen en la figura IX. 16.
Q
1
Ck
Cki
FF
Ck
FF
RS
Asnc rono
FF
RS
RS
Asncrono
Asncrono
Ck
b) master-sla ve
a) edge triggered
Figura IX. 16 Biestables edge-trigered y master-slave
IX. 12 SEALES DE CLOCK, PRESET Y CLEAR

Antes de seguir adelante con otros tipos de flip-flops, veamos tres tipos de seales y entradas bsicas, comunes a la mayora de ellos:
Seal de reloj (clock, Ck): sirve para sincronizar el funcionamiento del biestable. Ya se han
visto varios casos y cmo se utiliza.
Seal de puesta a uno o predisposicin (Preset, PR). Se utiliza para poner a uno la salida.
Seal de puesta a cero o borrado (Clear, CLR). Se utiliza para poner a cero o limpiar la
salida de los biestables.
Cuando por primera vez se
aplica tensin o alimentacin a
un biestable no se sabe si ste
estar en estado 1 o 0. Las
seales Preset y Clear sirven
para eso precisamente: para
iniciar cada flip-flop con un
estado conocido: bien 1 o bien
0 segn interese.
Esta operacin es similar a la
que se efecta en una calculadora para borrar su contenido antes
de volver a utilizarla en otra
operacin. (Tecla AC -All
Clear).
Preset
S
PR
Ck
Ck
FF
Q
R
CLR
Clear
Circuito
Figura IX. 17 Entradas Clok, Preset y Clear
Smbolo bloque
128
Como ejemplo, en la figura IX. 17 se presenta un FF R-S sncrono con ambas seales as como su smbolo
bloque. Si aplicamos (en la figura anterior, pues pueden ser activadas en valor bajo) a Preset un 1, las
salidas Q y Q quedarn a 1 y 0 respectivamente. Si queremos empezar con Q = 0 y Q= 1 es suficiente con aplicar un 1 a la entrada Clear.
Las entradas Preset y Clear se llaman entradas asncronas, ya que se pueden activar a voluntad y tienen
prioridad sobre las sncronas; por tanto, para que el biestable pueda funcionar, estas entradas deben estar
inactivas.
IX. 13 EL BIESTABLE D
Habamos visto que unos de los inconvenientes que presentaba el biestable R-S era su estado de
indeterminacin cuando ambas entradas valan 1. Otro tanto ocurra cuando ambas valan 0 en que el
biestable no cambiaba las salidas, sino que las dejaba en el estado inmediatamente anterior.
Pues bien, si modificamos un poco sus entradas, podemos eliminar estos inconvenientes. Tal ocurre con
el biestable D. Al biestable D tambin se le llama biestable de retardo (Delay en ingls; de ah su nombre)
o simplemente D. Es, pues, un elemento o dispositivo empleado para retrasar la transferencia de la seal
de entrada a la salida. En efecto, dicha seal de entrada pasa a la salida cuando llega un impulso de reloj
de Ck. Mientras no llegue no hay salida.
Un biestable D puede obtenerse de un biestable tipo R-S sin ms que aadir a la entrada R un inversor y
conectarlo a la entrada S tal como se aprecia en la figura IX. 18.
En dicha figura se observa:
a)
b)
c)
d)
e)
f)
un biestable D asncrono procedente de un biestable RBS asncrono;

un biestable D sncrono procedente de otro R-S sncrono;
Su tabla de verdad;
el smbolo, ya sin inversor externo, de un biestable D sncrono tal como lo veremos en adelante.
un biestable D sncrono con entradas PR y CLR procedente de otro R-S sncrono con entradas PR
y CLR;
Su tabla de verdad para Ck = 1.
Obsrvese que en el smbolo de bloque, a la entrada del reloj, aparece un angulito. Esto significa que
es un dispositivo o elemento de disparo por transicin. En este caso se dispara en la transicin de BAJO
a ALTO del impulso de reloj. En
el disparo por transicin, lo que
D
D
S
Q
Q
S
transfiere los datos es el cambio
D Q
Q'
FF
FF
de reloj de BAJO a ALTO
Ck
RS
Si no existe este angulito indica

que el disparo es por cambio de
nivel (opuesto al de disparo por
transicin), donde el disparo se
produce a un cierto nivel de tensin. Este tipo de disparo es ms
problemtico si la entrada cambia
mientras el impulso de reloj es
ALTO.
En el biestable D, en principio y
sin ms anlisis, podemos obser-
0
Q
RS
Q
c)
a)
b)
PR
FF
Ck
RS
Ck
d)
D Q
f)
Q'
FF
Ck
RS
e)
Figura IX.18. El biestable tipo D
CLR
var que ya no se producirn simultneamente en las dos entradas los dos estados iguales (ceros o unos),
con lo que la indeterminacin que presentaba el FF R-S queda eliminada.
Anlisis del biestable D.

Cualquiera que sea la entrada, en la entrada de datos D, sta se retarda o retrasa un impulso de reloj antes
de llegar a la salida normal Q. Los datos se transfieren a la salida durante la transicin del nivel BAJO al
ALTO del impulso de reloj.
Este biestable, aunque puede implementarse con puertas discretas NOR y NAND, comercialmente se
encuentra en forma de C.I. Tal es el caso del dispositivo TTL denominado por los fabricantes como 7474.
El biestable D se utiliza mucho para el almacenamiento de datos, por lo que tambin se le conoce como
basculador de datos.
IX. 14
EL BIESTABLE J-K
El biestable J-K puede considerarse como el biestable universal. A partir de l pueden elaborarse
otros tipos de biestables. Es el ms usado en general, a la vez que es el ms verstil y sofisticado. No puede
tener una salida indeterminada.
La mayora de las versiones estn controladas por el flanco descendente de la seal de reloj en lugar de
serlo por el ascendente como en el caso del FF R-S o del D.
En la figura IX. 19 se representa el smbolo de bloque y la tabla de verdad de un biestable J-K sncrono.
Como se puede apreciar, tambin va provisto de un angulito, lo que nos quiere decir que es un biestable de disparo por transicin, y adems de un circulito a la entrada Ck de reloj, lo que quiere decir que
la transicin se produce en el flanco descendente o de bajada de la seal de reloj.
Puede llevar las entradas Preset y Clear. Se puede encontrar bajo C.I. como el 7470.
Funcionamiento.
En principio, si la entrada J tiene el nivel lgico
1 y la K 0, las salidas Q y Q' sern puestas
a 1 y a 0 respectivamente por el flanco
descendente de la seal de reloj.
Si ambas entradas valen cero, J = K = 0, con
un nuevo impulso de reloj, Ck, el biestable no
cambia de estado, permaneciendo en el estado
inmediatamente anterior.
J
Ck
FF
Ck
0 No cambia
JK
Q
Bloque
1 0
estado opuesto
Tabla de verdad
Figura IX. 19. El biestable J-K
Si se aplica a J un cero y a K un uno las salidas

Q y Q' se ponen a cero y uno respectivamente; el biestable cambia de estado. Por ltimo, si ambas entradas son altas (J = K = 1), el biestable
cambia el estado de sus salidas.
Con impulsos de reloj repetidos, la salida Q puede pasar a cero a uno, a cero, a uno y as sucesivamente.
Esta forma de trabajo se llama de balanceo o de volquete (toggle) y se basa en que las seales aplicadas las
entradas se almacenan durante el transcurso del impulso de reloj sin cambiar durante este tiempo los estados
del biestable. Al bajar el nivel de la seal de reloj, los datos almacenados hacen bascular el biestable.
Los cambios de estado de este FF se producen durante las transiciones de la seal de reloj segn las
informaciones presentes en las entradas J y K.
130
Obsrvese que las entradas J y K funcionan como S y R respectivamente excepto en la combinacin

J = K = 1 en la que este FF cambia siempre de estado.
El biestable J-K tambin puede trabajar en las formas Edge-Triggered y de Master-Slave. De ambas
versiones se dispone comercialmente.
Por razones tecnolgicas, en los biestables J-K Master-Slave TTL, el circuito lgico equivalente est
diseado de tal forma que si, estando el biestable en un estado determinado de salida, la informacin en las
entradas J-K es tal que se ordene cambiar de estado durante el perodo en que est abierta la entrada a la
seccin Master, el biestable almacena la informacin de cambio, y durante la transicin de la seal de reloj
hace cambiar a su vez al Slave aunque aquella informacin en J-K hubiera desaparecido. Es decir que si
con Ck = 1 se carga el Master, en la transicin negativa de Ck se transfiere la informacin al Slave.
Si se supone la salida Q = 0 y Ck = 1 y se produce un impulso fugaz en J, el Master cambiar de estado y,
en la transicin de Ck desde 1 a 0, el Slave pasar a uno. Del mismo modo, si con Ck=1 y la salida Q = 1
se produce un impulso fugaz en K, el Master cambiar de estado; y en la transicin de Ck, de 1 a 0, el Slave
pasar a cero. Con Ck = 0 el biestable queda bloqueado. No funciona.
Este biestable se puede encontrar en forma de C.I. como el 7473 que es un FF Master-Slave con reloj y
borrado separados. Otro FF es el 7476 que es un FF dual J-K MasterBSlave con entradas separadas de
Reloj, Preset y Clear.
IX. 15
EL BIESTABLE T (TOGGLE)
Se puede considerar como una versin simplificada del J-K. Es parecido porque bascula con todos
los impulsos de reloj, bien en el flanco ascendente, bien en el descendente, segn los detalles especficos
del circuito; por tanto, puede cambiar de estado durante las transiciones de 0 a 1 de 1 a 0 de una nica
seal de entrada llamada T a la que se le aplican los impulsos de reloj.
Puede construirse a partir de un FF R-S como se aprecia en la figura IX. 20.a). No se encuentra en C.I.
El FF T slo tiene el modo volquete de operacin.
Su smbolo de bloque se representa en la figura IX. 20.b).
Su circuito lgico es el mismo que
el J-K Master-Slave pero sin las
entradas J y K.
Tambin se puede implementar a
partir de uno D como se observa
en la figura IX. 20.c). Se le conoce
tambin como el divisor binario, ya
que por cada dos impulsos que
recibe la entrada se obtiene uno solo
en la salida.
Igualmente se puede obtener a partir
de un biestable J-K sin ms que unir
sus dos entradas J y K, como se
observa en la figura IX. 21, donde
se representan asimismo las seales
de reloj y la de la salida Q.
Ck
Ck
FF
Q
T
FF
Ck
b)
a)
FF
Q
e)
Figura IX. 20. El biestable tipo T
Ck
Ck
FF
RS
K
Figura IX. 21. El biestable tipo T
IX. 16 DETALLES COMPLEMENTARIOS SOBRE LOS FF

A pesar de que, como hemos visto, los biestables se pueden implementar mediante puertas lgicas
convencionales, lo habitual es encontrarlos comercializados bajo C.I. en cualquiera de las versiones de
encapsulado, siendo los ms frecuentes los DIL (Dual In Line) "dos filas de patillas".
Como en todos los C.I., ms que saber y comprender el circuito interno en s, lo importante es saber su
comportamiento "de patillas para fuera as como el conexionado de estas patillas y la funcin de cada
una de ellas.
Lo mismo ocurre en los flip-flops en forma de C.I. Lo que en verdad interesa saber es el tipo de FF de
que se trata, el conexionado de los pines o patillas y su tabla de verdad para su uso y aplicacin
correcta.
No obstante, se han analizado los circuitos internos por dos razones:
1
2
su conocimiento nos pondr de manifiesto sus ventajas y limitaciones y,

al haber muchas variantes de cada tipo, stos se pueden reconocer y analizar ms
fcilmente, al conocer una de las versiones.
Otras caractersticas tiles a tener en cuenta son:

a)
Las entradas Preset y Clear se denominan generalmente por las letras S y R respectivamente
y su estado se invierte dentro del circuito del flip-flop. Para activar estas entradas debe ser
aplicado un nivel lgico BAJO cero.
b)
Las entradas Preset y Clear nunca deben ser accionadas al mismo tiempo.
c)
d)
e)
f)
g)
h)
i)
En la familia TTL cualquier entrada que queda sin conectar se considera como flotante
y responder como si tuviese aplicado un nivel lgico ALTO o uno.
Es comn o frecuente en un FF tener mltiples entradas de datos a travs de puertas OR o
AND o alguna otra combinacin de ellas.
La frecuencia mxima de reloj: frecuencia mxima admisible de Ck para la que el fabricante
garantiza un funcionamiento correcto.
Duracin mxima del impulso de reloj: tiempo mnimo que debe durar dicho impluso, tanto
en su parte alta como la baja.
Tiempo de retardo o propagacin: tiempo que transcurre desde el flanco activo de la seal
de reloj, que produce la transicin de las salidas hasta que esta transicin tiene lugar.
Tiempo de mantenimiento: tiempo mnimo posterior al flanco activo del reloj durante el cual
las entradas no deben cambiar.
Tiempo de asentamiento: tiempo mnimo anterior al flanco activo del reloj correspondiente
a la toma de datos durante el cual los niveles (lgicos) de las entradas no deben cambiar.
IX. 17
BSCULAS MONOESTABLES
Se derivan de los multivibradores monoestables y se caracterizan por poseer un estado permanente

estable, hasta que reciban un impulso externo que los hace pasar temporalmente (tiempo de transicin)
al estado opuesto. Este tiempo de transicin depende de los valores de la resistencia y el condensador que
se colocan exteriormente.
Existen bsculas monoestables que pasan al estado de transicin al recibir el flanco ascendente del impulso;
sin embargo, otras lo hacen con el flanco descendente.
132
Para cortos tiempos de transicin se pueden

implementar bsculas monoestables con tan
slo dos puertas NAND como se aprecia en
la figura IX. 22. En este circuito, tanto la
entrada como la salida, se encuentran a nivel
ALTO durante el estado estable. Al recibir
en la entrada un impulso negativo, la salida
Q pasa tambin a nivel lgico BAJO o
cero" durante un determinado tiempo que
depende de la constante de tiempo de R y C.
Impulso
1
R
Figura IX. 22. Bscula monoestable
IX. 18 BIESTABLE LATCH (cerrojo)

El biestable LATCH es aqul
en el cual la salida Q sigue a la entrada D en tanto que una seal de reloj,
Ck, de cierre est activada.
Cuando esta seal Ck pase a inactiva,
el biestable queda enclavado con la
informacin que tuviera en ese instante.
Un circuito de este biestable pudiera
ser el que se representa en la figura
IX. 23.
D
Q
Ck
Q
Figura IX. 23. El biestable Latch
El C.I. SN7475 en tecnologa TTL contiene 4 biestables latchs.
IX. 19 RESUMEN SOBRE LOS BIESTABLES R-S; D; J-K y T

BIESTABLE R-S ASNCRONO
Es un biestable que consta de dos entradas: R (Reset o puesta a cero) y S (Set o puesta a uno) y de
dos salidas: una llamada Q o normal y la otra Q' o complementaria a Q. Su smbolo de bloque y su tabla
de verdad se presentan en la figura IX. 4. De la tabla de verdad se deduce su funcionamiento.
Si S = R = 0, la salida Q permanece en la posicin o estado inmediatamente anterior; es decir, no

cambia de estado.
Si S = 1 y R = 0, la salida Q se pone a uno.
Si ahora se aplica a S un cero y a R un uno, la salida Q se pone a cero. Para que vuelva a
bascular, basta con aplicar de nuevo un uno a la entrada S.
Si S = R = 1 produce un estado de indeterminacin, por lo que no deben aplicarse simultneamente.
Se puede implementar o realizar con puertas NOR o NAND. Los primeros basculan en los flancos ascendentes (cambio de nivel lgico BAJO a ALTO) de los pulsos de las entradas y los segundos lo hacen en los
flancos descendentes (cambio de nivel ALTO a BAJO).
BIESTABLE R-S SNCRONO

Es el mismo que el anterior, nada ms que controlado o sincronizado por una nueva seal de entrada, Ck, llamada seal de reloj, que se aplica al biestable a travs de puertas AND en el implementado con
puertas NOR, y a travs de puertas NAND en el realizado con puertas NAND.
Tiene, por tanto, tres entradas: R, S, y Ck. Su smbolo bloque se muestra en la figura IX. 10.
Para que este FF bascule, la seal de reloj siempre tiene que estar en un nivel lgico ALTO; y el cambio
de estado se hace, estando presentes en las entradas R y S las seales necesarias para producir el cambio,
en la transicin de nivel BAJO al ALTO de la seal de reloj; es decir, en los flancos ascendentes.
Se puede presentar en dos versiones:
la Edge-Triggered o disparado por flanco, que consiste en la generacin de un impulso interno de corta
duracin a partir del flanco ascendente de la seal de reloj y
la Master-Slave; sta consiste en producir el basculamiento de la seccin master durante el nivel ALTO
de Ck y durante el nivel BAJO del mismo pulso, se bloquea el master a nuevas entradas y se produce
el cambio de estado de la seccin slave, necesitando dos tiempos para cambiar las salidas Q y Q'.
El biestable R-S puede llevar otras dos entradas PR (Preset o puesta a 1) y CLR o seal de puesta a cero
o de borrado de salida (Clear, en ingls).
EL BIESTABLE O FLIP-FLOP D
Llamado de retraso o retardo (Delay, en ingls). Est pensado para evitar o eliminar el estado de
indeterminacin de R-S.
Se puede implementar a partir del R-S sin ms que colocar un inversor entre las entradas R y S, tal como
se aprecia en la figura IX. 18, por lo que slo presenta una entrada de datos, D.
Su tabla de verdad est en la misma figura. Puede ser asncrono o sncrono. En este caso, en el smbolo de
bloque lleva la entrada de reloj Ck (el angulito indica que se dispara por transicin de bajo a alto; es decir,
que quien transfiere los datos es el cambio de nivel BAJO al ALTO de la seal de reloj. Tambin se le
conoce como basculador de datos. Comercialmente se encuentra en C.I.
BIESTABLE J-K ASNCRONO

Este biestable puede considerarse como el FF universal. A partir de l pueden elaborarse otros
tipos de biestables. Es el ms usado y verstil.No posee estado de indeterminacin como el R-S.
BIESTABLE J-K SNCRONO

El biestable J-K sncrono se dispara o bascula, como todos los biestables sncronos, por medio de
los impulsos que recibe de un reloj. Su smbolo de bloque y su tabla de verdad se representan en la figura
IX. 19. Si en el smbolo de bloque, a la entrada de la seal de reloj, aparece un angulito", se dispara por
transicin; pero si tambin aparece un circulito significa que el basculamiento se produce en los flancos
descendentes de la seal de reloj: en la transicin de ALTO a BAJO.
Puede tener la entrada PR (Preset) y CLR (Clear) de puesta a uno y de borrado respectivamente. Puede
trabajar en las versiones de Edge-Triggered o de Master-Slave.
134
Comercialmente se encuentra en forma de C.I. como los 7473 y 7476, ambos bajo la versin Master-Slave,
o el 7470 disparado por flanco.
La salida normal Q puede cambiar de estado sin ms que aplicar impulsos de reloj repetidos, forma de
trabajo que se conoce como balanceo o volquete (Toggle, en ingls). Esta manera de operar consiste en
que las seales aplicadas a las entradas se almacenan durante el transcurso del pulso de reloj, y al bajar
este pulso, los datos almacenados hacen bascular el flip-flop.
BIESTABLE T. (Toggle en ingls).

Este tipo de biestable puede considerarse como una versin simplificada del J-K. Su smbolo de
bloque aparece en las figuras IX. 20 y IX. 21. Slo posee una entrada, T, a la que se aplica la seal de reloj,
Ck, que es la que hace lo bascular, bien durante la transicin de 0 a 1 o bien de 1 a 0 de la seal
de reloj, segn diseo.
Trabaja de manera sincronizada. No se encuentra bajo la forma de C.I. Su circuito lgico es el mismo que
el del J-K Master-Slave pero sin las entradas J y K.
Se puede implementar a partir de cualquiera de los tipos anteriores. Se le conoce como divisor binario,
pues por cada dos impulsos de entrada se obtiene uno slo en la salida.
IX. 20
REGISTROS
IX. 20. 1
INTRODUCCIN
Consideremos una calculadora de bolsillo. Ella nos va a ilustrar sobre el desplazamiento y "memoria" de datos. Supongamos que queremos introducir en ella el nmero 137, por ejemplo. Lo primero que
hacemos es pulsar el 1; ste aparece en la pantalla. Seguidamente pulsamos el 3 y en la pantalla leemos
13. El "1" se ha desplazado hacia la izquierda. Si pulsamos, finalmente, el 7, leemos en pantalla 137.
El 1 y el 3 se han desplazado de nuevo hacia la izquierda. Este registro opera como registro de
desplazamiento a la izquierda.
Pero, adems, el registro no slo se caracteriza por el desplazamiento, sino que presenta tambin una
caracterstica de memoria. En efecto, una tecla cualquiera, por ejemplo la del 1, se pulsa y se suelta,
pero el nmero contina en la pantalla. El registro recuerda qu tecla se puls.
De aqu que podamos hablar de dos tipos de registros:
los registros de almacenamiento y
los registros de desplazamiento
IX. 20. 2 DEFINICIN

Un registro es un circuito lgico secuencial de aplicacin general, utilizado ampliamente en aquellos sistemas en los que es necesario desplazar datos hacia la derecha o hacia la izquierda; o en aquellos
donde hay que almacenar temporalmente datos o bien realizar conversiones serie-paralelo o viceversa.
Tambin se puede definir un registro como una serie de clulas de memoria en las cuales la informacin
se puede almacenar y desplazarse paso a paso.
IX. 21 REGISTROS DE DESPLAZAMIENTO: CONSTITUCIN

Un registro de desplazamiento consta, bsicamente, de una serie de biestables conectados entre s
de tal forma que la salida de cada uno de ellos est conectada a la entrada del siguiente y que, cuando se
produce la transicin de la seal de reloj, cada FF cede su informacin al FF siguiente en la cadena y toma
la del que le precede.
Operando de esta forma, un registro de desplazamiento funciona como una lnea de retardo de informaciones binarias de un solo bit. En efecto, la informacin aplicada a la entrada del registro aparecer en la salida
al cabo de un nmero de impulsos de reloj igual al nmero de biestables que componen la cascada.
Los registros de desplazamiento R-D (Shift Registrer, S-R, en ingls) pueden implementarse con los
biestables bsicos estudiados anteriormente, R-S, J-K D, aunque se encuentran comercialmente bajo la
forma de C.I. como son los:
7494
de desplazamiento a la derecha, de 4 bits, construidos con FF R-S del tipo Master-Slave

con entrada serie y salida serie.
7491 de desplazamiento a la derecha, de 8 bits, construidos con FF R-S del tipo Master-Slave
con entrada y salida serie.
7495 de desplazamiento a la izquierda, de 4 bits, construidos con FF R-S del tipo Master-Slave
con entrada y salida serie, o ambas en paralelo.
74194 de desplazamiento universal, de 4 bits, construido con FF R-S del tipo Master-Slave.
IX. 22 CLASIFICACIN DE LOS REG. DE DESPLAZAMIENTO

Los registros de desplazamiento pueden clasificarse de varias formas.
Por el sentido del desplazamiento:

a)
Los datos se van desplazando desde un FF hasta el que

tiene a su derecha en la cascada. A su vez los recibe
del situado a su izquierda.
b)
de desplazamiento a la derecha.
de desplazamiento a la izquierda.
Los datos de un FF, que recibe del FF situado a su derecha, los transmite al que est a su izquierda.
Por la forma de aplicar los datos a la entrada:

a)
b)
c)
d)
asncronos.
Cuando la informacin o los datos se cargan a la entrada de manera

aleatoria sin ms, a travs de una lnea de datos independiente.
sncronos.
Cuando los datos se cargan a la entrada de manera sincronizada mediante las seales de un reloj.
de entrada serie.
Los datos se cargan en serie introducindolos de forma sincronizada
y secuencial a la entrada del primer FF y desplazndose a travs del
registro bien a la derecha o bien a la izquierda. Son lentos.
de entrada paralelo. Los datos se introducen simultneamente en todos los FF y el registro los desplaza hacia la derecha o hacia la izquierda segn el que
el registro sea de desplazamiento a la derecha o a la izquierda respectivamente. Son ms rpidos que los de entrada serie.
136
Por la manera de disponer los datos a la salida:

a)
Slo tienen accesible la salida del ltimo FF. En este caso, para saber
el contenido del registro debe desplazarse secuencialmente hacia la
salida del ltimo FF toda la informacin almacenada en el registro.
De ah su nombre.
b)
de salida serie.
de salida paralelo.
Cuando tienen disponibles las salidas de todos los FF y toda la informacin almacenada en el registro es accesible en cualquier momento.
Universales
son aquellos que permiten todas las combinaciones anteriores. Es

decir, pueden desplazar la informacin a la derecha o a la izquierda;
se pueden cargar asncrona o sncronamente, tanto en serie como en
paralelo; y su salida puede ser tambin en serie o en paralelo. No
cabe duda que son los ms interesantes.
OBSERVACIONES:
1
Los registros pueden ser reversibles; es decir, desplazar los datos a la derecha o a la izquierda, dependiendo del estado una variable de control.
2
Si un registro es cargado en serie (entrada serie) y ledo en paralelo (salida paralelo) se dice
que est funcionando como conversor serie-paralelo; si es cargado en paralelo y ledo en
serie funciona como un conversor paralelo-serie.
3
En un registro de desplazamiento de 4 flip-flops se pueden almacenar 4 bits; con 8 FF se
pueden almacenar 8 bits, ...
4
Si a los bits almacenados se les asigna el cdigo de pesos y se suman stos, podemos almacenar muchos nmeros diferentes; as, para almacenar, por ejemplo, el nmero 13 (1101)
en un registro de desplazamiento, el FF de la izquierda almacenara un 1; el segundo de
la izquierda un 1; el tercero un 0 y el cuarto y ltimo, el de la derecha, almacenara un 1.
Aparecera, pues, la combinacin 1 1 0 1 siguiendo el cdigo BCD natural.
El mximo nmero que se puede almacenar es el 15. Si aadimos un 5 FF, podremos almacenar
hasta el 31. En general, en un registro de n FF se pueden almacenar 2n datos diferentes.
APLICACIONES
Los registros de desplazamiento se utilizan como memorias; para desplazar datos hacia la derecha
o hacia la izquierda y como conversores de datos serie-paralelo y paralelo-serie.
IX. 23 REGISTROS DE DESPL. DE ENTRADA Y SALIDA SERIE

En la figura IX.
24 se representa un
sencillo RD, implementado con biestables
de tipo D, con entrada
en serie, desplazamiento
a la derecha y con la
salida en serie.
entrada
D 1 Q1
Ck
D 2 Q2
Ck
Q
CLR
D 3 Q3
CLR
salida
Ck
Ck
D 4 Q4
CLR
CLR
reloj Ck
CLR
Figura IX. 24, Registro de desplazamiento de entrada serie y salida serie
Los datos se aplican a la entrada D del FF1.

La entrada Ck es para aplicar la seal de reloj.
La entrada CLR es la de borrado o puesta a cero de los cuatro FF, cuando se activa con un nivel ALTO.
FUNCIONAMIENTO:
Si se aplica un "uno" a la entrada CLR, el registro se borra o descarga. todos los FF quedan con salida Q cero. A continuacin ponemos a nivel lgico BAJO la entrada CLR.
Si aplicamos un "uno" a la entrada de D del FF1, al llegar a Ck un impulso de reloj, este "uno" se almacena
en FF1 y aparece en su salida
transcurrido un corto perodo de
1
datos
tiempo (del orden de nanosegun0
dos) despus del flanco ascen1
CLR
dente del impulso de reloj.
0
En el siguiente impulso de reloj,
FF2 recibe el "uno" del FF1;
mientras tanto FF1 puede recibir
en su entrada un nuevo dato y
ambos biestables BFF1 y FF2B
almacenan sendos datos.
En el tercer impulso de reloj,
FF3 recibe el dato de FF2; lo
mismo hace FF2 que lo recibe de
FF1, al tiempo que ste queda
libre para recibir un nuevo dato;
lo recibe y los tres FF almacenan
sendos datos.
reloj
1
0
1
FF1
0
1
FF2
0
1
FF3
0
1
0
FF4
Borrado
Cargado de 0111
Figura IX. 25. Diagrama de tiempos
Al recibir el cuarto impulso de reloj, vuelve a ocurrir el desplazamiento de los datos desde FF1 hasta FF2;
de FF2 a FF3; y de FF3 a FF4, al tiempo que FF1 recibe en su entrada un cuarto dato. Todos los datos se
almacenan en los cuatro FF. Ya est el registro cargado.
Veamos un caso prctico: (Sgase el ejemplo con la figura IX. 25).
Sea que queremos cargar en el registro el nmero 0111 (7 en decimal).
Una vez borrado el registro, con el primer impulso de reloj cargamos el "uno" de menor peso en FF1.
Al siguiente impulso de reloj, cargamos el segundo "uno" de la derecha, en FF1, para lo cual tiene que estar
libre. Lo est, pues el "uno" que contena lo ha transferido al FF2. Ya tenemos los dos "unos" de la derecha
en FF1 y FF2.
Al tercer impulso del reloj, FF3 recibe el "uno" almacenado en FF2; ste hace lo propio con el "uno" del
FF1 y ste a su vez recibe en su entrada el tercer "uno" del nmero 0111 que queremos cargar en el registro.
Al cuarto impulso de reloj ocurre lo mismo: FF4 recibe el "uno" de FF3; ste recibe el "uno" del FF2, quien
a su vez recibe el "uno" del FF1 y finalmente ste recibe el cuarto bit del dato, o sea el "cero". Ya est
introducido el dato en el registro.
Los cuatro FF quedan as:
FF1 contiene el bit de mayor peso, en este caso el "0"
FF2 contiene el segundo bit de la izquierda:
un "1".
FF3 contiene el tercer bit de la izquierda:
un "1".
FF4 contiene el bit de menor peso: en este caso "1"
138
Si aplicamos un quinto impulso de reloj, y no se introduce un nuevo dato a la entrada de FF1, el bit
almacenado en FF4 sale fuera y los contenidos de todos los flip-flops se desplazan a la derecha, quedando
el FF1 vaco.
Aplicando otros cuatro impulsos de reloj ms y, no aplicando nada a la entrada D de FF1, el Registro queda
descargado y todos los flip-flops pasan a contener en sus salidas "ceros".
En el ejercicio prctico anterior, los estados, paso a paso, de los 4 flip-flops son:
Despus del primer impulso:
Despus del segundo impulso:
Despus de tercer impulso:
Despus del cuarto y ltimo:
FF1 = 1
FF1 = 1
FF1 = 1
FF1 = 0
FF2 = 0
FF2 = 1
FF2 = 1
FF2 = 1
FF3 = 0
FF3 = 0
FF3 = 1
FF3 = 1
FF4 = 0
FF4 = 0
FF4 = 0
FF4 = 1
IX. 24 R. D. DE ENTRADA SERIE Y SALIDA EN PARALELO

Es aquel en el que los datos se aplican en serie y los proporciona en paralelo.
En la figura IX. 26 se muestra el circuito de un RD de este tipo para cuatro bit con FF del tipo D de
desplazamiento a la derecha.
Los datos se aplican a la entrada D1. La entrada CLR borra o
pone a cero el Registro al
aplicarle un nivel ALTO de
tensin.
(1) A
entrada
D 1 Q1
Ck
(4) C
(2) B
D 2 Q2
Ck
D 3 Q3
(8) D
D 4 Q4
Ck
Ck
Q
CLR
Funcionamiento:
CLR
CLR
CLR
reloj Ck
CLR
Una vez borrado el registro se

vuelve la entrada CLR a cero.
Figura IX. 26. Registro de desplaz. de entrada serie y salida paralelo
En estas condiciones aplicamos
en la entrada un "1"; al aplicar
un impulso de reloj las salidas sern 1000 (A = 1, B = 0, C = 0, D = 0).
Si aplicamos de nuevo otro "1" a la entrada y otro impulso de reloj, las salidas sern 1100. Con un tercer
impulso, supongamos que aplicamos a la entrada un "0"; las salidas sern 0110 (ABCD). Apliquemos, con
un nuevo impulso de reloj, un "1" a la entrada. La salida ser 1011 (A = 1, B = 0, C = 1, D = 1) y el registro
habr quedado cargado con el dato "13" decimal.
La desventaja de la carga en serie es, como ya hemos comentado, que el registro es lento (tarda en cargarse
tantos impulsos de reloj como FF posea); en este caso 4.
Las salidas son inmediatas y se pueden ver en todo momento; no como en de salida serie que haba que
aplicar otros cuatro impulsos (en aquel ejemplo) para verlas.
IX. 25 R. D. DE ENTRADA PARALELO Y SALIDA SERIE/PARALELO

Un registro de desplazamiento de entrada o carga en paralelo es aquel donde los datos o bits de informacin se cargan inmediata y simultneamente en todos sus flip-flops.
Los datos se cargan a travs de las entradas Preset, PR, de los biestables. Si la salida es en serie, solamente
se dispone de la salida del ltimo flip-flop, Q4 .
Si se quiere la salida en paralelo, debe disponerse de las salidas A,B,C, y D de todos los biestables:
Funcionamiento como salida en serie:

Supongamos que se ha cargado la palabra binaria 1011 (13 en decimal). Mediante sucesivos impulsos de
reloj irn apareciendo en la salida Q4 los bits por este orden: 1011.
Funcionamiento como salida en paralelo:

La carga es igual que antes (los datos quedan aplicados a los FF tan pronto como estn presentes en las
entradas A, B, C y D) y la salida o descarga es inmediata y se pueden ver en todo momento las salidas "Q"
de los distintos FF.
En la figura IX. 27 se representa un registro de desplazamiento bsico con entrada en paralelo y cuya salida
se puede obtener en serie o en paralelo, como ya se ha visto.
D
C
B
A
ENTRADAS
SALIDAS
(1)
PR
D 1 Q1
PR
D 2 Q2
Ck
Ck
(2)
(4)
PR
D 3 Q3
D
(8)
PR
D 4 Q4
Ck
Ck
CLR
CLR
CLR
CLR
reloj Ck
CLR
Figura IX. 27. R.D. de entrada paralelo y salida serie/paralelo
IX. 26 REGISTRO DE DESPLAZAMIENTO UNIVERSAL

Tambin llamado Registro de Desplazamiento reversible o bidireccional. Este tipo de registro
puede realizar todas las combinaciones anteriores: desplazamiento hacia la derecha o hacia la izquierda;
permite introducir las entradas en serie o en paralelo; presentacin de las salidas en serie o en paralelo.
Todo ello dependiendo de distintas seales de control.
En la figura IX. 28 se muestra el diagrama de conexionado de un registro de desplazamiento universal
(reversible o bidireccional); en concreto; el 74194.
140
Leyenda:
A, B, C y D:
QA, QB, QC y QD:
Ck:
CLR:
S0 y S1:
SR:
SL:
entradas en paralelo.
salidas paralelo
seal de reloj.
seal de borrado (en nivel bajo).
seales de control de modo.
entradas serie y desplazamiento a la derecha (de QA hacia QD).
entradas serie y desplazamiento a la izquierda (de QD hacia QA)
Vcc
QA
QB
QC
QD
Ck
S1
S0
16
15
14
13
12
11
10
QA
QB
QC
QD
S1
74194
CLR
S0
SR
SL
CLR
SR
SL
GND
Figura IX. 28. Registro de desplazamiento universal 74194
La carga paralelo sncrona se realiza aplicando los cuatro bits de datos y poniendo las entradas de control
S0 y S1 a nivel alto. Las entradas aparecen a las salidas despus de la transicin a positivo de la seal de
reloj. Durante la carga, las entradas de datos serie quedan inhibidas.
El desplazamiento a la derecha es sincronizado con el flanco ascendente del impulso de reloj cuando las
entradas de control de modo S0 y S1 estn a nivel alto y bajo respectivamente.
Los datos en serie para este modo se entran por la entrada de datos de desplazamiento a la derecha. Cuando
S0 est a nivel bajo y S1 est a nivel alto, los datos se desplazan a la izquierda sncronamente y entran
nuevos datos en la entrada serie de desplazamiento a la izquierda.
La aplicacin de reloj queda inhibida cuando ambas entradas de control de modo se encuentran a nivel bajo.
Los controles de modo deben variarse nicamente mientras la entrada de reloj est a nivel alto.
Otro Registro de Desplazamiento universal (de ocho bits) es el 74195.
IX. 27 CONTADORES
IX. 27.1 INTRODUCCIN
Existen aplicaciones en las que es necesario contar el nmero de veces que sucede un
fenmeno o acontecimiento. Por ejemplo, el nmero de vehculos que pasa por un sitio o lugar
determinados; el nmero de botellas o de objetos de una cadena de produccin; el nmero de
unidades de una magnitud determinada; o, simplemente, el tiempo.Para ello se necesitan los
contadores. Nos ocuparemos aqu de los contadores electrnicos y, dentro de ellos, de los binarios
o digitales.
IX. 27.2 DEFINICIN

Un contador binario o digital es un circuito electrnico lgico secuencial cuya salida representa,
en un cdigo adecuado, el nmero de impulsos que han aparecido en su entrada.
Cada uno de los impulsos de entrada representa, segn los casos enumerados ms arriba, un vehculo, o una
botella, o un elemento de fabricacin, o una unidad, o un tiempo, etc.
IX. 27.3 CONSTITUCIN

Un contador digital est formado por una serie de biestables o FF interconectados entre s de manera que sus salidas cambian de estado cuando se aplican impulsos a una entrada accesible. Las salidas,
generalmente accesibles tambin, representan, en un determinado cdigo de los ya estudiados, el nmero
de impulsos que han llegado al contador.
Los cdigos ms utilizados son el BCD natural y el 8421, aunque se puede usar cualquiera de los dems.
El tipo de biestables utilizados en su realizacin, puede ser cualquiera: R-S; J-K; D; o T, dependiendo del
diseo.
Aparentemente la misin de los contadores es contraria a la de los registros de desplazamiento, pues estos
almacenan la informacin en los FF, y los contadores la "sacan" de los flip-flops en una forma determinada.
IX. 27.4 MDULO DE UN CONTADOR

Se llama mdulo de un contador al mximo nmero de estados diferentes que pueden adoptar los
FF que configuran el contador antes de que se repita la secuencia.
Los mdulos ms sencillos son los que coinciden con las potencias de "dos".
As por ejemplo, un contador de mdulo "2n" que cuenta en binario desde 0000 (0) hasta 1111 (15) puede
llamarse de mdulo 16, pues son 16 el mximo nmero de estados diferentes que pueden adoptar los cuatro
flip-flops que lo configuran. Si el mdulo fuera 6, el contador necesitar 3 FF (8 estados), pero terminar
en el 101, siendo el siguiente estado el 000 (inicio de la secuencia).
142
IX. 28 CLASIFICACIN DE LOS CONTADORES

Los contadores pueden clasificarse de varias formas:
a)
Segn su mdulo: de mdulo 4; de mdulo 6; de mdulo 10; de mdulo 25; etc.
b)
Segn el cdigo utilizado: Pueden ser de cualquiera de ellos: BCD natural; 8421; etc.
c)
Segn el conteo:
Ascendentes o progresivos:
(Up, en ingls) si el contaje se incrementa con la llegada

de impulsos de reloj a su entrada;
Descendentes o regresivos
(Down, en ingls) si el contaje se decrementa o disminuye
con los impulsos de reloj;
Mixtos o ascendentes/descendentes (Up/Down) si pueden realizar ambas funciones.
d)
Segn la forma de conmutacin:

Sncronos o contadores paralelo, sus flip-flops cambian de estado simultneamente. Para
ello hay que aplicar los impulsos de reloj al mismo tiempo a todos sus flip-flops. Tienen elevada frecuencia de
operacin (velocidad de operacin).
Asncronos o contadores serie, cuando sus FF no basculan simultneamente. En estos
contadores, los impulsos a contar se aplican, generalmente, slo al primer biestable. Los dems cambian de
estado a partir de los cambios de los anteriores; el cambio de estado se propaga del primer FF al 21; de ste al
31... La frecuencia o velocidad de operacin es inferior
a la de los asncronos; sin embargo su complejidad es
menor.
e)
Otros contadores:
Contadores BCD decimal
Contadores de mdulo N:
Contadores programables:
Contadores con acarreo:
que slo cuentan hasta 9 (10 estados) reiniciando la secuencia en el 0. Resulta muy til en calculadoras y computadoras de cmputo decimal.
cuando su mdulo es un nmero cualquiera.
Para construir un contador de mdulo N (grande generalmente) se pueden conectar varios contadores en serie.
El mdulo N resulta de multiplicar los mdulos de los
contadores asociados. As, para implementar un contador
de mdulo 1000 por ejemplo, se pueden asociar tres
contadores de mdulo 10 (10x10x10= 1000), o bien tres
contadores de mdulos 5, 10 y 20 (5x10x20 = 1000).
aquellos cuyo mdulo o diagrama de cmputo puede modificarse, en alguna forma, mediante una seal de control, en lugar de efectuando modificaciones en el hardware o circuito. Tambin admite otro tipo de programaciones.
son contadores sncronos, pero con una configuracin peculiar, donde el retardo en la propagacin de un FF a
otro es acumulativo, por lo que disminuye su velociad o
frecuencia. Viene a ser una solucin intermedia entre el
sncrono y el asncrono.
IX. 29 CONTADORES ASNCRONOS O CONTADORES SERIE

Hemos visto que un contador asncrono es aquel que propaga la activacin o conteo de sus flipflops consecutivamente e uno a otro empezando por el primero.
En la figura IX. 29 se
muestra un contador ascendente formado por 4 FF del
tipo J-K as como su diagrama de tiempos.
Es un contador bsico que
cuenta en binario 8421
Funcionamiento:
En principio todos los FF
estn a cero -0000- cero
decimal. Al aplicar el primer impulso en Ck, y en su
flanco descendente, se
activa FF1 y a su salida A
aparece un "1". Los otros
tres quedan a cero. La
salida final es 0001 (DCBA).
(1) A
J1
J2
Ck
Ck
Q1
Ck
K1
entrada
(4) C
(2) B
K2
Q3
J4
J3
Q2
(8) D
K4
Ck
K3
Q4
Ck
Q
Vcc (1)
Ck
Q1 (0)
Q2 (0)
Q3 (0)
Q4 (0)
Figura IX. 29. Contador asncrono ascendente de 4 bits
Al llegar el segundo impulso de reloj, FF1 cambia de estado (Q1 = 0) y transfiere su salida anterior (un
"uno") a FF2, cuya salida ser "uno". Tenemos 0010 (DCBA, dos en decimal).
Con el tercer impulso, FF1 cambia de estado y se pone a "uno" (ya estn a "uno" FF1 y FF2; FF3 y FF4
permanecen en "cero"). El contador indica 0011 (DCBA, tres en decimal). Obsrvese que como la salida
de FF1 estaba a cero no transfiere nada a FF2.
Al cuarto impulso aplicado a Ck, FF1 que tena un "uno" cambia de estado y se pone a "cero", transfiriendo
el "uno" que tena a FF2, el cual a su vez transfiere el "uno" que tena a FF3 que se pone a "uno". El
contador queda en 0100 (DCBA, cuatro en decimal).
As contina el proceso hasta
que todos los flip-flops se
ponen a 1111 (DCBA, quince
en decimal). Se han aplicado
16 impulsos a la entrada de
FF1.
Con el siguiente impulso, FF1
cambia de estado y se pone a
cero a la vez que transfiere su
"1" a FF2 que tambin lo pone
a cero; ste hace lo mismo con
FF3, y ste a su vez hace lo
propio con FF4 de modo que
los cuatro flip-flops quedan a
"0" siendo la salida en ese
momento 0000 (cero en decimal).
(2) B
(1) A
entrada
Ck
J1
Q1
Ck
Ck
K1
K2
Q2
(4) C
J3
Q3
K4
K3
Q4
Ck
Ck
Q
(8) D
J4
Vcc (1)
Ck
Q4 (0)
Q3 (0)
Q2 (0)
Q1 (0)
Figura IX. 30. Contador asncrono descendente de 4 bits
144
A partir de aqu la secuencia con la aplicacin de sucesivos impulsos a FF1.

Para que el mismo contador se convirtiera en contador descendente y, por tanto, decrementara o restara,
sera suficiente con conectar a la entrada Ck de cada flip-flop la salida Q' en lugar de Q.
En la figura IX. 30 se muestra el mismo contador de antes dispuesto para decrementar o restar.
IX. 30 CONTADOR ASNCRONO ASCENDENTE/DESCENDENTE

Los dos tipos de contadores anteriores, el ascendente y el descendente, se pueden combinar en uno
solo, obtenindose as el contador ascendente/descendente (Up/Down, en ingls).
Este contador puede incrementar o decrementar (sumar o restar) segn que la seal de control "U/D" est
a "uno" o "cero".
En el caso que est U/D a "uno" (obsrvese que a travs de las puertas AND 1 y las OR se acoplan las
salidas Q de cada etapa a las entradas de las siguientes Ck) el contador incrementar.
Est configurado como el
de la figura IX.29.
Si U/D est a "cero", las
etapas se acoplan por medio
de las puertas AND 2 y las
OR, y el contador decrementa. Se convierte en el
contador de la figura IX.
30.
(2) B
(1) A
Enable
(4) C
(8) D
Up/Down
Reloj
J2
Ck
K1
J3
Q2
Ck
Ck
K2
CLR
K3
Q4
Ck
K4
CLR
CLR
J4
Q3
CLR
Este contador, en concreto,

3
3
3
lleva adems una entrada,
enable, de habilitacin o
Reset
activacin. Para que el
contador funcione, esta
Figura IX. 31. Contador ascendente/descendente
entrada debe estar a "1".
Tambin sirve para detener
el contador en su ltimo computo cuando se aplica un cero. As mismo dispone de una entrada Reset o de
"puesta a cero" conectada a las entradas Clear.
Observacin:
Segn la clasificacin antes descrita, y pensando en las mltiples posibilidades o combinaciones que se pueden hacer,
cabe pensar en distintos tipos de contadores.
Nosotros solamente hemos analizado un modelo de ellos para exponer la constitucin y el funcionamiento general
de una manera bsica y clara. No obstante, en cada caso habr que estar a las especificaciones del fabricante.
IX. 31 CONTADORES SNCRONOS O CONTADORES PARALELO

Como ya hemos visto, en los contadores sncronos los impulsos de conteo se aplican en las entradas
de reloj de todos los biestables mediante una seal de reloj comn, la cual hace cambiar el estado de todos
los flip-flops sincrnicamente o simultneamente.
En la figura IX. 32 se muestra un contador sncrono bsico y su diagrama de tiempos.
Funcionamiento:
En principio todos los FF estn a cero (0000). Supongamos que las entradas J y K estn a nivel lgico
ALTO o "1". En estas condiciones si aplicamos un uno a la entrada Ck, FF1 se dispara o activa y se
almacena en l un "1" (0001, uno en decimal).
Al segundo impulso FF1
transfiere su "1" al FF2 y
aqul queda con un "cero".
Tenemos el 0010 (dos en
decimal).
Al tercer impulso FF1 se
carga con un "uno"; tenemos el 0011 (tres en decimal).
Al cuarto impulso como
FF1 y FF2 tienen un "uno"
cada uno, la puerta AND 1
da paso a la entrada de FF3
que se carga con "uno". Al
mismo tiempo FF1 y FF2
cambian de estado y se
ponen a cero. El contador
indica 0100 (cuatro en
decimal).
A (1)
B (2)
1
J
J2
Q1
J3
Q2
Q3
J4
Ck
Q
Ck
K3
K4
Q4
Ck
K2
Ck
K1
C (4)
D (8)
Ck
Ck
Q1 (0)
Q2 (0)
Q3 (0)
Q4 (0)
Figura IX. 32. Contador binario de 4 bits
Con sucesivos impulsos, los

flip-flops FF1, FF2 y FF3 van cambiando de estado segn el cdigo BCD hasta llegar al 0111 (7 en
decimal). Al siguiente impulso las salidas de FF1, FF2 y FF3, que son "unos", activan a FF4 a travs de la
puerta AND 2 pasando a indicar el 1000 (8 en decimal). A partir de aqu el proceso contina hasta llegar
al 1111 (15 en decimal).
Con un nuevo impulso, todos los FF cambian de estado y se ponen a cero (0000, cero en decimal) reinicindose la secuencia.
IX. 32 CONTADOR BCD DECIMAL O DE DECENAS.

Este contador est constituido por cuatro flip-flops pero slo cuenta desde 0000 hasta 1001 (de cero
a nueve). Al llegar a esta cuenta pasa de nuevo al 0000 y se reinicia la secuencia.
Un ejemplo de este contador de decenas
(en este caso asncrono) sera el que se
representa en la figura IX. 33.
El conteo es normal desde 0000 hasta
1001. Al siguiente impulso FF1 transfiere su "1" al FF2 que queda cargado
con l, pero en ese mismo instante ese
"uno" queda aplicado a la puerta
NAND que ya tiene otro "1" en la otra
entrada. Su salida es "cero" y pone a
cero a todos los biestables (contador
puesto a cero) reinicindose la secuencia de nuevo.
(1)
(2)
(4)
(8)
1
J1
Ck
Q1
J2
K2
Ck
K1
Q2
Ck
CLR
J3
Q3
J4
K4
Ck
Ck
Q
CLR
K3
Q4
CLR
Reset
Figura IX. 33. Contador de decenas o dcadas
Q
CLR
146
Este contador tambin se conoce con el nombre de Contador de dcadas.

Otro ejemplo, pero con contador sncrono, pudiera ser el mostrado en la figura IX. 34.
El conteo de 0000 hasta 1001 lo
efecta normalmente. Una vez ha
llegado a 1001 (9 en decimal), por
medio de las puertas AND se
resetea, comenzando nuevamente
la secuencia. En efecto, una vez ha
contado hasta 1001, con el siguiente impulso de reloj FF1 pasa
a cero y ataca a la puerta AND1
(que ya tiene aplicado otro "cero"
procedente de la salida Q' del FF4)
dando a su salida un cero que al
ser la entrada de FF2, sta vale
cero; Lo mismo ocurre con las
salidas de las AND2 y AND3, con
lo que el contador se pone a cero.
(1)
(2)
(4)
(8)
Ck
J1
J2
Q1
K1
J3
Q2
K2
Q3
J4
K4
Ck
Ck
Ck
K3
Q4
Ck
Q
+5V
Figura IX. 34. Contador de dcadas
IX. 33 CONTADORES PROGRAMABLES

Ya hemos dicho que son aquellos contadores cuyo mdulo o diagrama de cmputo se puede programar o modificar en alguna forma mediante una seal de control, sin efectuar modificaciones internas
en el contador.
Las seales de control ms usadas son las que realizan un preajuste del contador a un determinado nmero,
con lo que se modifica su mdulo; o las que sirven para detener el contador en un determinado nmero; o
las de ponerlo a cero (Reset) y comenzar de nuevo el cmputo. Se suelen utilizar las entradas de reset y
clear para estos menesteres.
Para modificar algunos de los parmetros del contador, por regla general se recurre a disear la circuitera
combinacional externa adecuada para cada opcin que se desee. Estas modificaciones o condicionantes
externas le confieren al contador una gran versatilidad que lo predispone para resolver una gran variedad
de aplicaciones especficas.
Existen contadores en los que se puede, incluso, realizar ms tipos de programacin; son, por tanto,
contadores ms sofisticados, que habr que estudiar y analizar individualmente y con las especificaciones
tcnicas del fabricante por delante.
No es pretensin entrar en ellos debido a lo amplio de su estudio y dado el carcter limitado o de resumen
de este trabajo.
IX.34 SMBOLO DE BLOQUE Y PATILLAJE DE UN CONTADOR

La gama de contadores comerciales existente en el mercado es tan amplia y variada, que resultara
poco menos que imposible recoger todos los casos. Mxime si unimos a ello las ingentes posibilidades,
combinaciones y aplicaciones especficas, incluidas las distintas nomenclaturas utilizadas por los diferentes
fabricantes y autores.
No es pretensin de este trabajo entrar en

todo el entramado de los contadores. Somos
conscientes de que existen los manuales (de
los fabricantes, o de otros autores) para
consultar los esquemas internos, pormenores
y especificaciones de cada tipo de contador
para cada aplicacin en concreto.
Sin embargo, no queremos dejar de presentar
en la figura IX. 35 un modelo genrico de
contador y la funcin elemental de cada una
de las patillas. Este modelo, que no corresponde a ningn contador determinado, se
aproxima bastante, desde el punto de vista
prctico, al aspecto que suelen adoptar los
contadores comerciales.
A
B
Entrada
de
datos
Reloj
QA
QB
Salidas
de
cuenta
CLK
UP/DOWN
Co
ENABLE
Entradas
LOAD
CLR
auxiliares
Ci
Figura IX.35. Smbolo y patillaje

de un contador genrico
La funcin de los terminales, de forma reducida, es la siguiente:

A, B,...
Entradas de datos
QA, QB,...
Salidas de contador (salidas de cuenta)
CLK
Entrada de reloj para la sincronizacin. Puede activarse en nivel bajo o alto
UP/DOWN
Permite, mediante seleccin que el contador cuente o descuente
ENABLE
Entrada de habilitacin o STROBE. Puede activarse en nivel bajo o alto
LOAD
Permite la carga del contador con el dato que exista en las entradas A, B...
CLR
Permite poner a cero el contador. Tambin se la denomina RESET.
Co
Salida de acarreo. Sirve como entrada del fin de cuenta del contador anterior en caso de
existir varios contadores acoplados en cascada, o como carry de salida en caso de que la
unidad contadora descuente. A veces no existe y los acoplamientos se hacen por las entradas de reloj.
Ci
Entrada de acarreo. Llamada tambin Ripple Carry o salida de propagacin. Esta salida
sirve como enganche o entrada para un nuevo contador en el caso de un cascada. Ver ampliacin de contadores en apartado siguiente.
Otros contadores pueden presentar una salida Mx/Mn con misin parecida a la de acarreo de salida que
genera un pulso al llegar el contador al mximo o mnimo nmero de cuenta y que sirve como entrada a otro
contador para la ampliacin de contadores. Cabe recordar otras salidas en el caso de los contadores
decodificadores, de displays, por ejemplo, pero son casos peculiares.
IX. 35 AMPLIACIN DE CONTADORES

Aunque en el mercado existe gran variedad de contadores, el mdulo siempre est limitado. Por
otra parte, existen aplicaciones en las que el nmero a contar es elevado y puede no ser cubierto por los
contadores comerciales. En este caso se hace necesario recurrir a interconectar varios de los contadores
existentes.
148
Por ejemplo supongamos que disponemos de contadores de decenas o dcadas. Con ellos slo podemos
contar hasta 10 unidades; pero si acoplamos dos de ellos en cascada, podemos ampliar el conteo hasta 100;
si interconectamos 3, el conteo puede llegar hasta 1.000.
El diseo consistir en interconectar varios contadores de
modo que cuando el primero
de ellos llegue al fin de
cuenta genere un impulso que
provoque el comienzo de
conteo del siguiente en la
cascada, y que aquel se resetee de nuevo comenzando la
secuencia. Del mismo modo,
cuando el segundo llegue al
fin de cuenta, active al tercero y as sucesivamente.
U/D
Ck
Ck Co
Ck Co
ENB
Q0
U/D
U/D
Ck Co
ENB
ENB
Q n-1
Qn
Q 2n-1
Q 2n
Q 3n-1
Figura IX. 36. Ampliacin asncrona de contadores
Aunque bsicamente existen

dos formas de ampliar el
mdulo (asncrona: la seal
de reloj no es comn a todos
los contadores, y sncrona:
seal de reloj comn a todos
ellos) las variantes en cada
caso pueden ser mltiples y
variadas.
U/D
Ck
Q0
A modo de ejemplo, la figura

IX. 37 muestra una posible
forma de interconexin asncrona partiendo de tres contadores de dcadas para
ampliar el conteo hasta
1.000.
La forma o mtodo sncrono
se consigue aplicando la
seal de reloj a todos los
contadores en paralelo, y
conectando la salida de conteo o carry de salida a la
entrada de habilitacin del
siguiente contador de la
cascada.
En la figura IX. 38 hemos
dibujado una posible forma
sncrona de la ampliacin del
conteo.
Ck Co
Ck Co
ENB
En la figura IX. 36 se presenta una ampliacin del

conteo bajo la forma o configuracin asncrona.
U/D
U/D
Ck Co
ENB
ENB
Q9
Q 10
Q100 Q 999
Q99
Figura IX. 37. Contador de miles
U/D
Ck
Ck Co
ENB
Q0
U/D
U/D
Ck Co
ENB
ENB
Qn-1
Qn
Ck Co
Q2n-1
Q2n
Q 3n-1
Figura IX. 38 Ampliacin sncrona de contadores
IX. 36 PARMETROS FUNDAMENTALES DE LOS CONTADORES

Algunos de los parmetros o caractersticas a considerar en los contadores son:
Frecuencia mxima de funcionamiento: mxima frecuencia que un contador asncrono puede aceptar.
Frecuencia mxima de reloj: mxima frecuencia que un contador sncrono puede aceptar.
Expansin.
Cuando se desea ampliar el mdulo de un contador conectando varios contadores

en cascada, los contadores deben tener una salida de acarreo para conectarla a la
entrada del siguiente contador.
Terminales accesibles: los terminales disponibles y accesibles para el operador.

Polaridad de entrada: define a qu tipo de flancos (ascendentes o descendentes) responden los biestables
del contador.
Carga de salida:
mxima carga que se puede conectar a la salida de un contador. Se refiere sobre

todo a los contadores excitadores.
Retardo en la propagacin:
suele definirse como el tiempo necesario para obtener la seal vlida en

el primer terminal de salida Q desde que se acopla la seal. Los retardos
totales del contador completo deben calcularse teniendo en cuenta el nmero de etapas y la divisin de frecuencias que realiza.
Anchura de los pulsos de reloj (de entrada, de reloj, de reset...)

Tiempo de establecimiento de la seal U/D: tiempo necesario para cambiar el modo de funcionamiento
entre el contador como ascendente y descendiente y viceversa.
Consumo en reposo: corriente total consumida por el circuito integrado cuando est en reposo.
Disipacin mxima de potencia
150
PRINCIPALES C.I. SECUENCIALES EN TTL (SERIE 74XX)

I.- MULTIVIBRADORES O FLIP-FLOPs.
74121
74122
74123
74221
a) FLIP-FLOPs R-S
74118
74119
74279
d) MULTIVIBRADORES MONOESTABLES
cudruple FF
sxtuple FF
cudruple FF
simple
simple
doble
doble
FF
FF
FF
FF
II.- REGISTROS DE DESPLAZAMIENTO

b) FLIP-FLOPs J-K
7470
7471
7472
7473
7476
7478
74101
74102
74103
74104
74105
74106
74107
74108
74109
74110
74111
74112
74113
74114
74115
74276
74376
simple
simple
simple
doble
doble
doble
simple
simple
doble
simple
simple
doble
doble
doble
doble
simple
doble
doble
doble
doble
doble
cudruple
cudruple
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
Master-Slave
Master-Slave
Edgge-Triggered
Edgge-Triggered
Master-Slave
Master-Slave
Master-Slave
Master-Slave
Master-Slave
III.- CONTADORES
Master-Slave
c) FLIP-FLOPs D
7474
7475
7477
74100
74116
74173
74174
74273
74363
74364
74373
74374
74375
74377
74378
74379
74175
doble
cudruple
cudruple
ctuple
doble
cudruple
sxtuple
ctuple
ctuple
ctuple
ctuple
ctuple
cudruple
ctuple
sxtuple
cudruple
cudruple
7491 RD simple de 8 bits (8 MHz)

7494 RD simple de cuatro bits (25 MHz)
7495 RD simple de 4 bits Dcha/Izqda
7496 RD simple de 5 bits Paralelo/Serie
74164 RD simple de 8 bits salida paralelo
74166 RD simple de 8 bits entrada paralelo
74179 RD simple de 4 bits paralelo
74194 RD simple de 4 bits universal
74198 RD simple de 8 bits
74278 RD simple de 4 bits de prioridad
74295 RD simple de 4 bits salida triestado
74299 RD simple con salida triestado
74323 RD simple de 8 bits con memoria
FF
FF
FF
FF
FF de 4 bits.
FF salida triestado
FF salida push-pull
FF
FF salida triestado
FF salida triestado
FF salida triestado
FF salida triestado
FF
FF
FF
FF
FF salida en push-pull
7490 decimal o de dcadas

7493 binario de 6 bits programable
74142 decimal y convertidor BCD/Decimal
74143 decimal y convertidor BCD/7 segm.
74160 decimal sncrono programable
74168 binario sncrono programable
74176 decimal programable
74177 binario programable de 4 bits
74290 decimal
74291 binario/registro de Desplazam.
74390 Doble contador decimal
Electrnica Digital: ANEXO I Csar Snchez Norato
ANEXOI
PUERTAS MS USUALES EN FORMA DE C. I. (TTL SERIE 74)
7400
7401
7403
7403A
7410
7412
7412A
7420
7422
7426
7430
7437
7438
7440
74133
Cudruple
Cudruple
Cudruple
Cudruple
Triple
Triple
Triple
Doble
Doble
Cudruple
nica
Cudruple
Cudruple
Doble
nica
PUERTAS NAND
puerta NAND
puerta NAND
puerta NAND
puerta NAND
puerta NAND
puerta NAND
puerta NAND
puerta NAND
puerta NAND
puerta NAND
puerta NAND
puerta NAND
puerta NAND
puerta NAND
puerta NAND

7402
7425
7427
7428
7433
74260
Cudruple
Doble
Triple
Cudruple
Cudruple
Doble
PUERTAS NOR
puerta NOR
puerta NOR
puerta NOR
puerta NOR
puerta NOR
puerta NOR
de 2
de 4
de 3
de 2
de 2
de 5

7408
7409
7411
7415
7421
Cudruple
Cudruple
Triple
Triple
Doble
PUERTAS AND
puerta AND
puerta AND
puerta AND
puerta AND
puerta AND
de 2
de 2
de 3
de 3
de 4

7432
Cudruple
PUERTAS OR
puerta OR
7404
7405
7405A
7406
7416
PUERTAS INVERSORAS
Inversor sxtuple con puertas NAND y salida en push-pull
Inversor sxtuple con puertas NAND y salida en colector abierto
74136
74386

Cudruple
puerta XOR
Cudruple
puerta XOR
74266
PUERTA XNOR (NOR EXCLUSIVA)

Cudruple
puerta XNOR
II Csar Snchez Norato Electrnica Digital: ANEXO I
Circuitos Integrados (PUERTAS) en TTL

Vc c
14
13
12
11
10
Vcc
otros
14
10
11
12
otros
7401
7403
7437
7438
7422
7440
7400
1
14
13
12
11
10
7420
NC
Vcc
13
12
11
10
Vcc
14
otros
7430
7428
7433
7402
2
13
12
11
10
Vcc
otros
13
14
13
12
11
10
Vcc
7405
7406
7416
14
7432
7404
1
13
12
11
10
Vcc
14
otros
13
12
11
10
Vcc
14
otros
7409
74136
7408
1
13
12
11
10
Vcc
14
7486
1
13
12
11
10
Vcc
14
otros
7412
74260
1
13
12
11
10
Vcc
otros
14
13
12
11
10
Vcc
14
7415
74266
7411
1
III
PUERTAS MS USUALES EN FORMA DE C. I. (CMOS SERIE 40)
4011
4012
4023
4068
Cudruple
Doble
Triple
nica
PUERTAS NAND
puerta NAND
de 2 entradas
puerta NAND
de 4 entradas
puerta NAND
de 3 entradas
puerta NAND/AND de 8 entradas
4000
4001
4002
4025
4078
Doble
Cudruple
Doble
Triple
nica
PUERTAS NOR
puerta NOR
de 3 entradas ms un inversor
puerta NOR
de 2 entradas
puerta NOR
de 4 entradas
puerta NOR
de 3 entradas
puerta NOR/OR de 8 entradas
4073
4081
4082
Triple
Cudruple
Doble
PUERTAS AND
puerta AND
puerta AND
puerta AND
de 3 entradas
de 2 entradas
de 4 entradas
4071
4072
4075
Cudruple
Doble
Triple
PUERTAS OR
puerta OR
puerta OR
puerta OR
de 2 entradas
de 4 entradas
de 3 entradas
4041
4069
4009
4049
PUERTAS INVERSORAS
Cudruple inversor /buffer
Sxtuple inversor
4030
4070

Cudruple
puerta XOR
de 2 entradas
Cudruple
puerta XOR
de 2 entradas
4077

Cudruple
puerta XNOR
4085
4086
Doble
PUERTAS AND-OR INVERT

puerta 2 AND-OR INVERT (una con inhibidor) (AND-NOR)
puerta 4 AND-OR INVERT de 2 entradas y NOR de 6 entradas e inhibidor
IV Csar Snchez Norato Electrnica Digital: ANEXO I
Circuitos Integrados (PUERTAS) en CMOS

Vcc
14
Vcc
Vcc
13
12
11
10
14
12
13
11
10
14
13
12
11
10
4023
4000
1
4068
13
12
11
10
Vcc
14
13
12
11
10
Vcc
13
12
11
10
Vcc
14
14
4025
4001
1
13
12
11
10
3
3
13
12
11
10
14
14
16
12
11
13
12
11
10
10
15
4072
1
Vcc
13
4030
Vcc
14
Vcc
Vcc
8
4002
1
Vcc
14
4071
13
12
11
10
13
12
11
10
Vcc
14
13
12
11
10
14
4073
4049
4011
1
Vcc
14
14
13
12
11
10
13
12
11
10
16
Vcc
Vcc
15
14
4081
4050
4012
1
PRINCIPALES C.I. COMBINACIONALES EN TTL ESTANDAR. SERIE 7400

a) SUMADORES:
7480
7482
74183
7483-74283
Sumador completo a 4 bits con transporte en paralelo

"
"
a 2 "
Dos sumadores completos de un bit
Sumador completo de 4 bits
b) CODIFICADORES:
74348
74147
74148
c) DECODIFICADORES:
7441
Decodificador
de BCD a decimal driver (5,5V/0,05 mA)
7443
"
de BCD XS3 a decimal
7442-7445 "
de BCD a decimal
7444
"
de BCD XS3-Gray a decimal
74138
"
binario de 3 bits
74139
"
binario de 2 bits
74141
"
de BCD a decimal driver (60v)
74145
"
de BCD a decimal (15v/0,4 mA)
74154
"
binario a 4 bits con salida en push-pull
d) MULTIPLEXORES:
7498
74150
74151-74152
74153
74157-74158
74251
74253
74257-74258
74298
74351
74352
74353
74398-74399
4 multiplexores 2 : 1 con memoria

1
"
16 : 1
1
"
8:1
2
"
4:1
4
"
2:1
1
"
8 : 1 con salida en tres estados
2
"
4:1 " "
" "
"
4
"
2:1 " "
" "
"
4
"
2 : 1 " memoria intermedia
2
"
8 : 1 " salida en tres estados
2
"
4 : 1 " salida en push-pull
2
"
4:1 " "
" colector abierto
4
"
2:1
e) DEMULTIPLEXORES:
74155
74156
74159
demultiplexores de 2 a 4 lneas y salida en push-pull

"
de 2 a 4 " y " en c.a.
demultiplexor de 4 a 16 lneas y salida en colector abierto
e) CONVERTIDORES
DE CDIGO
7446-7447 Convertidor de BCD a 7 segmentos

7448
"
" BCD a 7 "
(5,5v) lgica negativa
7449
"
" BCD a 7 "
74184
"
" BCD a binario y salida en push-pull
74185
"
" Binario a BCD
74246-74247 "
" BCD a 7 segmentos salida en c.a.
74248-74249 "
" BCD a 7 segmentos excitador de display
f) COMPARADORES:
7485
comparador de magnitud de 4 bits
74180-74280 comparador de control de paridad a 9 bits
g) MULTIPLICADORES:
74261
74274
74284-74285
Codificador de prioridad de 8 a 3 bits y salida en tres estados

Codificador de prioridad de 10 a 4 bits
"
"
"
" 10 a 3 bits
2
2
1
Multiplicador de 2 por 4 bits

"
" 4 por 4 bits
"
" 4 por 4 bits con salida en c.a.
h) A.L.U. (Unidad Aritmtica y Lgica): 74181 A.L.U. a 4 bits

74381 Elemento Aritmtico/Lgico de 4 bits.
F9341- 9341PC o la FLH401
VI Csar Snchez Norato Electrnica Digital: ANEXO I
PRINCIPALES C.I. SECUENCIALES EN TTL (SERIE 74XX)

I.- MULTIVIBRADORES O FLIP-FLOPs.
74121
74122
74123
74221
a) FLIP-FLOPs R-S
74118
74119
74279
d) MULTIVIBRADORES MONOESTABLES
cudruple FF
sxtuple FF
cudruple FF
simple
simple
doble
doble
FF
FF
FF
FF
II.- REGISTROS DE DESPLAZAMIENTO

b) FLIP-FLOPs J-K
7470
7471
7472
7473
7476
7478
74101
74102
74103
74104
74105
74106
74107
74108
74109
74110
74111
74112
74113
74114
74115
74276
74376
simple
simple
simple
doble
doble
doble
simple
simple
doble
simple
simple
doble
doble
doble
doble
simple
doble
doble
doble
doble
doble
cudruple
cudruple
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
FF
Master-Slave
Master-Slave
Edgge-Triggered
Edgge-Triggered
Master-Slave
Master-Slave
Master-Slave
Master-Slave
Master-Slave
III.- CONTADORES
Master-Slave
c) FLIP-FLOPs D
7474
7475
7477
74100
74116
74173
74174
74273
74363
74364
74373
74374
74375
74377
74378
74379
74175
7491 RD simple de 8 bits (8 MHz)

7494 RD simple de cuatro bits (25 MHz)
7495 RD simple de 4 bits Dcha/Izqda
74166 RD simple de 8 bits entrada paralelo
74198 RD simple de 8 bits
74278 RD simple de 4 bits de prioridad
74299 RD simple con salida triestado
74323 RD simple de 8 bits con memoria
doble
FF
cudruple FF
cudruple FF
ctuple FF
doble
FF de 4 bits.
cudruple FF salida triestado
sxtuple FF salida push-pull
ctuple FF
ctuple FF salida triestado
cudruple FF
ctuple FF
sxtuple FF
cudruple FF
cudruple FF salida en push-pull
7490 decimal o de dcadas

7493 binario de 6 bits programable
74142 decimal y convertidor BCD/Decimal
74290 decimal
74291 binario/registro de Desplazam.
Electrnica
Digital
y
Entradas de selaccin
E 0 E1 E2
E3
A0
S0
A1
S1
A2
S2
A3
S3
Operandos A y B
B0
B1
B2
B3
Carry de entrada
Entrada de modo
ALU
Resultado
Co
Carry de salida
P
G
A=B
Propagacin de carry
Generacin de carry
Salida igualdad
CI
EM
Csar Snchez Norato

Cdiz 1997
Reedicin de 1986
INTRODUCCIN
Las seales elctricas que se tratan en electrnica son de dos formas: analgicas y digitales.
Una seal analgica se caracteriza por tener muchsimos niveles o valores; o lo que es lo
mismo: va variando sus valores de modo continuo o gradual.
Por el contrario, una seal digital viene determinada por la variacin discreta de sus valores;
de modo que pasa bruscamente de un valor a otro.
Las seales digitales, bajo un punto de vista de tratamiento electrnico, slo presentan dos
valores: valor alto y valor bajo. Estos valores se llaman niveles.
Si al valor alto le asignamos un uno y al bajo un cero, con estas premisas podemos comparar
esta dualidad a los dos bits o estados que conforman el lgebra lgica.
De aqu que tambin se pueda contemplar el fenmeno a la inversa: aplicar el lgebra
binaria o lgebra lgica a la electrnica digital.
Componen esta electrnica digital los sistemas electrnicos digitales, que son circuitos
elctricos capaces de tratar y procesar seales digitales.
Sin embargo, los fenmenos fsico-elctricos varan, generalmente, de manera gradual
(analgica) por lo que para tratarlos elctricamente mediante la electrnica digital ser necesario
convertir estas variaciones analgicas a digitales; cosa que realizan los convertidores
analgicos/digitales. Una vez procesadas en digital es preciso, muchas veces, convertirlas de nuevo
en analgicas. De esto se encargarn los convertidores digitales/analgicos.
La primera utilizacin elctrica prctica de las seales de dos estados las podemos encontrar
en el cdigo Morse donde, mediante duraciones "discretas" de la circulacin de corriente por un
circuito, y, adecuadamente codificadas, es posible la transmisin elctrica de informacin.
Las aplicaciones de la electrnica digital estn, actualmente, presentes en todos los rdenes
de la vida.
Para su estudio hemos preparado estos apuntes.
Son eso, apuntes; donde de forma reducida y simplificada, y pensando en el nivel y objetivos del tipo
de estudios a que van destinados, son suficiente, creemos, para seguir las clases de aprendizaje.
Debido a los medios de reprografa que disponemos tampoco pretendo otra cosa- carecen de
la presentacin y extensin de un libro, ya sea de texto, ya monogrfico, sobre el tema. No obstante,
existe una importante diferencia: su concisin. El resto se aportar en clase por parte del profesor.
Constituyen, as mismo, una importante gua en la explicacin y seguimiento de la materia.
PRESENTACIN
Este modesto trabajo que presentamos, realizado con no pocos esfuerzos y sacrificios, trata
de introducir a los alumnos, de una forma progresiva y concatenada a la electrnica digital.
Para ello se comienza por los sistemas de numeracin, para que los alumnos observen cmo
el sistema binario, base de la electrnica digital, es un caso ms de los infinitos posibles sistemas de
numeracin. Se pasa a analizar las operaciones aritmticas en dicho sistema, para luego pasar a
relacionarlas con las Puertas Lgicas capaces de realizar estas operaciones.
Ensamblando o conectando conveniente y adecuadamente estas puertas conseguiremos entrar
en circuitos ms complejos y prcticos, capaces de realizar cometidos concretos.
Ponemos fin a l, de momento, con los circuitos combinacionales y secuenciales.
Para conseguir estos objetivos se ha diseado en nueve captulos con los siguientes
contenidos:
En el captulo primero se pretende "centrar" los distintos sistemas de numeracin (numricos
y alfanumricos) en el sistema binario como uno ms y el de mayor simpleza de ellos, base, por lo
dems, de la Electrnica Digital.
El captulo segundo est dedicado a la realizacin de las operaciones elementales del lgebra
en el sistema binario.
El captulo tres recoge los cdigos ms usuales de conversin de nmeros y de nmeros y
letras al sistema binario as como los cdigos de deteccin y correccin de errores.
En el siguiente se analiza el lgebra Lgica o lgebra de Boole, para en el captulo 5
relacionarla con las Puertas electrnicas lgicas.
El captulo seis est destinado a la simplificacin de funciones y a los azares. En el siguiente
se exponen las distintas Familias Lgicas, sus caractersticas y encapsulados.
Los principales circuitos electrnicos llamados Circuitos Combinacionales, su anlisis y
aplicaciones son tratados en el captulo octavo.
Los llamados Circuitos Secuenciales son estudiados en el captulo noveno.
Todos los captulos van acompaados de ejercicios, unos resueltos, otros propuestos, y otros
slo con las soluciones, para que los vayan trabajando los alumnos sin o con la ayuda del profesor.
Una ltima observacin: Tanto en la parte de los circuitos combinacionales como los
secuenciales, el tratamiento se ha reducido por dos razones fundamentales: la primera porque esta
materia se encuentra, actualmente, recogida y muy bien, en muchsimos tratados; y la segunda porque
es ms trabajosa de realizar o plasmar en el papel, y en clase se pueden tratar por otros medios.
Nota:
Este breve trabajo no es cerrado, pues siempre ser posible ampliar los contenidos expuestos
as como tratar otros muchos que configuran la electrnica digital.
El autor
II
INDICE GENERAL DE MATERIAS
CAPTULO I.
I.1
I.2
I.3
I.4
I.5
I.6
I.7
I.8
I.9
I.10
I.11
SISTEMAS DE NUMERACIN. SISTEMA BINARIO.

Introduccin...................................................................................................................... 01
Conteo en el sistema decimal............................................................................................ 01
Sistemas de numeracin ................................................................................................... 02
Conteo en algunos sistemas de numeracin ..................................................................... 02
Equivalencias en algunos sistemas ................................................................................... 03
Descomposicin polinmica de un nmero...................................................................... 03
Sistema binario o de base dos........................................................................................... 04
Los nmeros binarios negativos ....................................................................................... 04
Conversin de un nmero de base 10 a base 2 ................................................................. 05
Conversin de binario a decimal ...................................................................................... 06
Conversin de un sistema a otro....................................................................................... 06
Ejercicios de aplicacin .................................................................................................... 07
CAPTULO II
II.1
II.2
II.2.1
II.2.2
II.3
II.4
II.5
OPERACIONES ARITMTICAS EN BINARIO

La suma............................................................................................................................. 08
La resta ............................................................................................................................. 09
Resta como suma por el complemento a "unos"............................................................... 10
Resta como suma por el complemento a "doses" ............................................................. 10
La multiplicacin .............................................................................................................. 11
La divisin ........................................................................................................................ 12
Las potencias .................................................................................................................... 13
CAPTULO III.
III.1
III.2
III.3
III.4
III.5
III.6
III.7
CDIGOS BINARIOS:CDIGOS NUMRICOS Y ALFANUMRICOS
Introduccin...................................................................................................................... 15
Paso de unos cdigos a otros ............................................................................................ 17
Sistemas octal y hexadecimal codificados........................................................................ 20
Cdigo alfanumrico ASCII ............................................................................................. 21
Interpretacin de algunas siglas del cdigo ASCII........................................................... 22
Deteccin y correccin de errores: cdigos...................................................................... 22
Correccin de errores: Los Cdigos de Hamming............................................................ 23
CAPTULO IV.
IV.1
IV.2
IV.3
IV.4
IV.5
IV.6
IV.7
IV.8
IV.9
LGEBRA DE BOOLE O LGEBRA LGICA
Introduccin...................................................................................................................... 28
Conceptos del lgebra Lgica.......................................................................................... 28
Equivalencia o representacin circuital de las operaciones lgicas.................................. 32
Obtencin de minterms y maxterms de una funcin ........................................................ 33
Paso de minterms a maxterms .......................................................................................... 33
Postulados, Axiomas, Teoremas y Leyes de la Lgica..................................................... 34
Teoremas bsicos del lgebra Lgica .............................................................................. 35
Leyes de De Morgan......................................................................................................... 36
Lgica positiva y negativa ................................................................................................ 37
III
CAPTULO V.
V.1
V.2
V.3
V.4
V.5
V.6
V.7
V.8
V.9
V.10
V.11
V.12
V.13
V.14
V.15
PUERTAS LGICAS
Introduccin...................................................................................................................... 40
Puerta OR. La suma lgica ............................................................................................... 40
Puerta AND. El producto lgico....................................................................................... 41
Puerta NOT. La inversin lgica ...................................................................................... 41
Puerta NOR. La suma negada........................................................................................... 42
Puerta NAND. El producto negado .................................................................................. 43
Puerta IGUALDAD.......................................................................................................... 43
Puerta OR-EXCLUSIVA ................................................................................................. 44
Puerta NOR-EXCLUSIVA............................................................................................... 44
Otras puertas ..................................................................................................................... 45
Puertas ms usuales (C.I.) en TTL.................................................................................... 46
Puertas ms usuales (C.I.) en CMOS................................................................................ 47
Conversin de puertas mediante inversores...................................................................... 48
Equivalencias entre NOR y NAND. Otros smbolos........................................................ 48
Operaciones lgicas con puertas NOR y NAND.............................................................. 49
CAPTULO VI.
VI.1
VI.2
VI.3
VI.4
VI.5
VI.6
VI.7
VI.8
VI.9
VI.10
VI.11
VI.12
VI.13
VI.14
VI.15
VI.16
VI.17
VI.18
VI.19
VI.20
VI.21
VI.22
Introduccin...................................................................................................................... 52
El modelo AND-OR ......................................................................................................... 52
El modelo OR-AND ......................................................................................................... 52
Conversin de un modelo al otro y viceversa................................................................... 53
Resolucin de una funcin con puertas NAND................................................................ 54
Resolucin de una funcin con puertas NOR................................................................... 55
Simplificacin o minimizacin de funciones.................................................................... 57
Mapas de Karnaugh para dos variables ............................................................................ 58
Mapas de Karnaugh para tres variables ............................................................................ 59
Mapas de Karnaugh para cuatro variables........................................................................ 59
Mtodo de Karnaugh por medio de los maxterms ............................................................ 60
Mtodo de Karnaugh por la funcin inversa .................................................................... 60
Redundancias o trminos "no importan" .......................................................................... 61
Resumen sobre los mapas de Karnaugh ........................................................................... 62
Mtodo tabular de Quine Mc Cluskey.............................................................................. 63
Resolucin de problemas Lgicos .................................................................................... 64
Azares ............................................................................................................................... 66
Generacin de azares estticos ......................................................................................... 67
Deteccin y eliminacin de azares.................................................................................... 67
Diseo de redes combinatorias libres de azares................................................................ 68
Azares dinmicos.............................................................................................................. 69
Azares esenciales .............................................................................................................. 69
CAPTULO VII.
VII.1
VII.2
VII.3
VII.4
VII.5
VII.6
FAMILIAS LGICAS.
Familias Lgicas.................................................................................................................... 77
Caractersticas de las puertas integradas................................................................................ 79
Otros tipos de circuitos digitales............................................................................................ 83
Encapsulados de los circuitos integrados .............................................................................. 83
Escalas de integracin de los C.I. digitales............................................................................ 85
Nomenclatura de los C.I. digitales......................................................................................... 86
CAPTULO VIII.
VIII.1
VIII.2
RESOLUCIN Y SIMPLIFICACIN DE FUNCIONES.
CIRCUITOS COMBINACIONALES.
Introduccin........................................................................................................................... 88
influencia del tiempo en los circuitos combinacionales ........................................................ 89
IV
VIII.3
VIII.4
VIII.4.1
VIII.4.2
VIII.5
VIII.6
VIII.7
VIII.8
VIII.8.1
VIII.8.2
VIII.8.3
VIII.9
VIII.9.1
VIII.9.2
VIII.10
VIII.11
VIII.12
VIII.13
VIII.14
El semisumador ..................................................................................................................... 90
El sumador completo ............................................................................................................. 91
Sumador paralelo................................................................................................................... 91
Sumador serie ........................................................................................................................ 92
El semirrestador..................................................................................................................... 93
El semirrestador completo ..................................................................................................... 94
El sumador como restador ..................................................................................................... 94
Codificadores y decodificadores ........................................................................................... 95
Introduccin........................................................................................................................... 95
Codificadores......................................................................................................................... 96
Decodificadores ..................................................................................................................... 97
Multiplexores y demultiplexores ........................................................................................... 99
Multiplexores......................................................................................................................... 99
Demultiplexores................................................................................................................... 102
Convertidores de cdigo...................................................................................................... 103
Comparadores...................................................................................................................... 105
La A.L.U. (Unidad Aritmtica y Lgica) ............................................................................ 107
Generadores de paridad ....................................................................................................... 108
Detector de paridad.............................................................................................................. 109
Ejercicios de aplicacin ....................................................................................................... 111
CAPTULO IX.
IX.1
IX.2
IX.3
IX.4
IX.5
IX.6
IX.7
IX.8
IX.9
IX.10
IX.11
IX.12
IX.13
IX.14
IX.15
IX.16
IX.17
IX.18
IX.19
IX.20
IX.21
IX.22
IX.23
IX.24
IX.25
IX26
IX.27
IX.28
IX.29
IX.30
IX.31
IX.32
IX.33
IX.34
IX.35
IX.36
CIRCUITOS SECUENCIALES.
Introduccin......................................................................................................................... 117
El multivibrador biestable.................................................................................................... 118
Biestables, bsculas o Flip-Flops......................................................................................... 118
Elemento bsico de memoria............................................................................................... 119
Tipos de biestables o Flip-Flops .......................................................................................... 120
Biestables asncronos y sncronos ....................................................................................... 120
El biestable R-S asncrono................................................................................................... 120
El biestable R-S sncrono .................................................................................................... 123
Consideraciones sobre los FF R-S sncronos....................................................................... 125
El biestable disparado por flanco......................................................................................... 125
El FF Master-Slave.............................................................................................................. 126
Seales de Clok, Preset y Clear ........................................................................................... 127
El biestable D ...................................................................................................................... 128
El biestable J-K.................................................................................................................... 129
El biestable T (Togle) .......................................................................................................... 130
Detalles complementarios sobre los FF ............................................................................... 131
Bsculas monoestables ........................................................................................................ 131
Biestable Latch (cerrojo) ..................................................................................................... 132
Resumen sobre los biestables R-S; D; J-K y T.................................................................... 132
Registros .............................................................................................................................. 134
Registros de desplazamiento................................................................................................ 135
Clasificacin de los Registros de Desplazamiento .............................................................. 135
Registros de Desplazamiento de entrada serie y salida serie ............................................... 136
Registros de Desplazamiento de entrada serie y salida en paralelo..................................... 138
Registros de Desplazamiento de entrada paralelo y salida serie/paralelo............................ 138
Registro de Desplazamiento universal................................................................................. 139
Contadores........................................................................................................................... 141
Clasificacin de los contadores ........................................................................................... 142
Contadores asncronos o serie ............................................................................................. 143
Contador asncrono ascendente/descendente....................................................................... 144
Contadores sncronos o paralelo.......................................................................................... 144
Contador BCD decimal o de decenas .................................................................................. 145
Contadores programables .................................................................................................... 146
Smbolo bloque y patillaje de un contador .......................................................................... 146
Ampliacin de contadores ................................................................................................... 147
Parmetros fundamentales de los contadores ...................................................................... 149
Principales C.I. secuenciales en TTL (Serie 74XX)............................................................ 150
V

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Sistemas de Numeracin. Sistema binario.

Csar Snchez Norato

I.2. CONTEO EN EL SISTEMA DECIMAL.

Csar Snchez Norato. Sistemas de numeracin. Sistema binario

I.3. SISTEMAS DE NUMERACIN.

I.4. CONTEO EN ALGUNOS SISTEMAS DE NUMERACIN.

Sistemas de Numeracin. Sistema binario. Csar Snchez Norato

I.5. EQUIVALENCIAS EN ALGUNOS SISTEMAS

1 10 11 100 101 110

1000 1001 1010

1011 1100 1101

I.6. DESCOMPOSICIN POLINMICA DE UN NMERO CUALQUIERA.

donde N es el nmero en cuestin

Sistema decimal.- Sea el nmero 2345,76

Sistema hexadecimal.- Sea el nmero A41F,D2 en base 16

Sistema octal (base 8).- Sea el nmero 7.245,31

Sistema base 4.- Sea el nmero 123,02.

Sistema base dos (binario).- Sea el nmero 10110,11

Csar Snchez Norato. Sistemas de numeracin. Sistema binario

I.7. SISTEMA BINARIO O DE BASE DOS.

I.8. LOS NMEROS BINARIOS NEGATIVOS.

En la forma descrita (bit de signo y magnitud verdadera); ejemplo: 1 10110 = -22.

Sistemas de Numeracin. Sistema binario. Csar Snchez Norato

I.9. CONVERSIN DE UN NMERO DE BASE DIEZ A BASE DOS.

Por tanto el nmero 10 en base 10 es igual a

Segundo: El nmero en base 10 es solamente un nmero

Tercero: El nmero en base diez tiene parte entera y

Sea el nmero 5,625 en base 10.

En la figura I.3 se muestra el algoritmo

Por tanto el nmero 5,625 10 = 101.10

Csar Snchez Norato. Sistemas de numeracin. Sistema binario

I.10. CONVERSIN DE BINARIO A DECIMAL.

I.11. CONVERSIN DE UN SISTEMA A OTRO (ambos distintos del decimal).

Pasar de la base dada a base diez (por descomposicin polinmica) y,

Sea el nmero 124, dado en base 5, que se quiere pasar a base 8.

Se pasa el nmero a base diez: 124 5 = 1 x 5 2 + 2 x 5 1 + 4 x 5 0 = 39 10

Se pasa el nmero 39 de base diez a base 8 (dividiendo)

Por tanto 124 5 = 47 8

Sea que se quiere pasar el nmero 716 9 a base 4.

Se pasa el 716 a base diez.

Se pasa el 582 10 a base 4.

luego tenemos que 716 9 = 21012 4

Sistemas de Numeracin. Sistema binario. Csar Snchez Norato

Escribe los 12 primeros nmeros de un sistema de base 8.

Escribe los 12 primeros nmeros de un sistema de base 16.

Escribe los 12 primeros nmeros de un sistema de base 2.

Cuenta los 25 primeros alumnos de la clase en base 12.

Cuenta los 25 primeros alumnos de la clase en base 20.

Cul es tu nmero de lista en base 5?.

Efecta la descomposicin polinmica o factorial del nmero 1.234,56 10

Efecta la descomposicin polinmica del nmero 1.234,56 16

Efecta la descomposicin polinmica del nmero 1.234,52 6

Descompon polinmicamente el nmero 1011.101 2

Convierte el nmero 325,14 8 a base 10.

Expresa el nmero 222 4 en base 5.

Convierte el nmero 8A5E 16 a base 9.

Busca el equivalente al nmero de tu telfono en base 15.

Busca el equivalente al nmero 725 8 en base 6.

Busca el equivalente al nmero 111.011 2 en base 7.

Cul es el equivalente de 24 8 en bases 2, 5, 8, 10 y 16?.

Escribe tu fecha de nacimiento (da, mes y ao) en base 12.

Cmo se escribira la fecha de hoy en base hexadecimal?.

Cul es el equivalente de ABC 16 en base 2?.