Tema2:Introduccinaloslenguajes dedescripcinhardwaredealtonivel

2.1 Introduccin al lenguaje de descripcin hardware VHDL. 2.2 Caracterizacin de seales y retardos. 2.3 Unidades de diseo. 2.4 2 4 Representacin de la informacin. informacin Tipos de objetos. Datos y operadores. 2.5 2 5 Sentencias secuenciales y concurrentes en VHDL.

2.1Introduccinallenguajede descripcinhardwareVHDL
Cmosediseay construyefsicamenteun SISTEMADIGITAL?
Diagramadiseado porV.Rodellar

2.1Introduccinallenguajede descripcinhardwareVHDL
DesarrollodeLenguajespara DescripcindeHardware

DepartamentodelaDefensa delosEEUU. Programa:Very High Speed Integrated Circuits (VHSIC)

1970s IDL/IBM,HDL/TI,ZEUS/GE DesarrolloenreaIndustrial AHPL,DDL,CDL,ISPS DesarrolloenreaAcadmica

1983 VHDLDesarrollo: IBM,TexasInstrumentse Intermetrics

1980s AHDL ABEL, AHDL, ABEL CUPL VHDLyVerilog

1987 VHDL87 EstndarIEEE1076

1993 VHDL93 EstndarIEEE1164

2.1Introduccinallenguajededescripcin hardwareVHDL

Very HighSpeedIntegratedCircuits Hardware Description Language

IEEEestndar DesarrolladoapartirdeADA ModelodesimulacinporEVENTOS NivelesdedescripcindesdeBEHAVIORALalSTRUCTURAL RecomendadoporelDepartamentodeDefensadeUSA

2 2Caracterizacindesealesyretardos 2.2
EVENTO: Una seal tiene un cambio de valor en un tiempo determinado

Transaccin:pareja(valor,tiempo) Propagacin deseales:Lastransacciones/eventos / se colocanenordenascendenteeneltiempo

2.2Caracterizacindesealesyretardos
Un driver es una cola (tabla) de transacciones que almacena la forma de onda de la seal

0 0

25 1

55 0

70 1

110 0

125 1

145 0

tiempo valor

El driver es el elemento que da valores a una seal El l driver d proyecta los l valores l f futuros d la de l seal. l La seal l est planificada para tomar el valor indicado en su correspondiente momento

2.2Caracterizacindesealesyretardos
Retardo es el tiempo que un evento en la entrada tarda en producir un evento en la salida.

S <= NOT S AFTER 5 ns; Los dos circuitos son inversores, realizan la operacin NOT, pero el de 5 ns es ms rpido p p que el de 25 ns. q

2.2Caracterizacindesealesyretardos

Tipos de Retardo:

D lt () output Delta( t t<= < NOTinput; i t Inercial output<=NOTinputAFTER5ns;

Transporte NOSEVERA

2.2Caracterizacindesealesyretardos
Retardo delta: El retardo delta, es el que se asume por defecto cuando no se especifica un retardo para la seal. NS <= NOT S; Es un retardo infinitesimal, siempre es despreciable respecto del tiempo de simulacin.

2.2Caracterizacindesealesyretardos
Retardo inercial: El retardo inercial, modela el comportamiento temporal de la conmutacin de los circuitos. NS <= NOT S AFTER 5 ns;

2.3Unidadesdediseo
Estructuras en VHDL: Entity: Define la vista externa de un modelo. modelo Architecture: Define una posible funcionalidad de un modelo. Library: Contiene un listado de todas las libreras utilizadas en el diseo. Package: Es una forma para almacenar y usar informacin til que describe a un modelo (relacionada con Library).
Sintaxis: LIBRARY<nombredelalibrera>; USE<nombredeunpackage>; Ejemplo:LIBRARYieee; USEieee.std_logic_1164; i d l i 1164

2 3Unidades 2.3 id d d dediseo di

Un diseo en VHDL consiste en una jerarqua de componentes compilados.
o Los componentes estn, implementados por medio de arquitecturas, siguiendo uno de los tres estilos de descripcin:
Comportamiento Flujo de datos Estructural

Cuando el diseo est compilado, se coloca en la biblioteca y se pueden utilizar como componente de otro diseo.

2.3Unidadesdediseo
Los componentes tienen que ser declarados antes de realizar una instancia de ellos desde la biblioteca (LIBRARY). (LIBRARY) Un diseo que contenga componentes requiere establecer una configuracin (CONFIGURATION) que asocie entidades con su arquitectura correspondiente.
LIBRARY ENTITY CONFIGURATION PACKAGE ARCHITECTURE

2.3Unidadesdediseo
El cdigo es escrito en forma de:
Funciones (Functions), (Functions) Procesos (Process), Procedimientos (Procedures) Componentes (Components) y luego

ubicados dentro de Paquetes (Packages) compilados dentro de la Librera destino.

para

ser

2.3UnidadesdeDiseo

COMOES ELDISEO CON VHDL?

ENTITYtelevisorIS ENDtelevisor; ARQUITECTURETV2012oftelevisorIS ENDTV2012;

Unidadesdediseo:ENTITY(Entidad)
Define el nombre de un componente y su interfaz entradasalida. Ejemplo j p con AND de dos
entradas y una salida. o Modelo de caja negra

e0 e1

Seales

o Puede ser muy sencilla o muy compleja o No p puede haber dos ENTITY con el mismo nombre o La funcionalidad de la entidad se define a travs de la arquitectura.
U Una entidad tid d puede d tener t asociada i d mas de d una arquitectura.

Unidadesdediseo:ENTITY
Formato de las entidades
ENTITY nombreEntidad IS [GENERIC (nombre: TIPO DE DATO:= [valor inicial] )]; [PORT (nombre: modo de I/O TIPO DE DATO)]; .. Algunas otras opciones que no se vern END nombre (que se haya dado a la entidad);
En su nombre no se pueden utilizar PALABRAS RESERVADAS Atencin and_2 no es igual a AND

Noest

Laspalabrasreservadasaparecenennegritaymaysculas. Loscorchetesindicansentenciasopcionales.

Unidadesdediseo:ENTITY
PORT Formato (ejemplo AND)
PORT(nombre1, nombre2:MODO I/O TIPO DE DATO; nombre3:MODO I/O TIPO DE DATO); MODO DE I/O IN input OUT output INOUT input/output

Unidadesdediseo:ENTITY
PORT Formato TIPO DE DATO (Package STANDARD, utilizado por defecto): Boolean(true, Boolean(true false), false) character, time, real, ..... BIT ( (01) 0 , 1 ), BIT_VECTOR (0 to 5) OTROS PACKAGES tienen que ser declarados
Utilizar siempre el tipo de datos STD_LOGIC_1164, declarndolo LIBRARYIEEE USEIEEE.STD_LOGIC_1164.ALL;

NOMEZCLARDATOS

Unidadesdediseo:ENTITY
LasI/Oqueutilizantipodedatos:standard Alserlosdatosdetipo p standard noesnecesariodeclarar ningunalibrera ENTITY inverter IS
a Na PORT(a :INBIT; entrada Na: OUTBITsalida ); END inverter; Comentarios

LasI/Oqueutilizantipodedatos:standard logic_1164) Aqu q siq quehay yque q declararlalibrerayelp paquete q delq quese haceuso LIBRARYIEEE;
e0 e1 c sal USEIEEE.STD_LOGIC_1164.ALL; ENTITY mux_2 mux 2IS PORT(e0,e1: INSTD_LOGIC; datos c: INSTD_LOGIC; control sal: OUTSTD_LOGICsalida ); END mux_2;

Unidadesdediseo:ENTITY
PORT Formato

La opcin PORT se incluye en todas las ENTITY excepto en las l ENTITY para testeo de ARCHITECTURE.

Unidadesdediseo:ARCHITECTURE
Define la funcionalidad de la ENTITY Especifica la relacin entre las entradas y salidas de la ENTITY, y puede ser: De comportamiento De flujo de datos Estructural

e0 e1

Una ENTITY puede tener ms de un modelo de ARCHITECTURE

CONFIGURATION

e0 e1

e0 e1 1

Unidadesdediseo:ARCHITECTURE
Especifica la relacin entre las entradas y salidas de la ENTITY, y puede d ser: De comportamiento, comportamiento algortmico o funcional. funcional
No tiene significado hardware

De flujo de datos.
Describe los bloques y el flujo de datos entre ellos. Tiene un cierto significado f d no detallado d ll d de d la l implementacin l hardware.

Estructural o lgico.
Es la descripcin de los bloques con dispositivos lgicos. Implementacin I l t i hardware h d d t ll d detallada

Unidadesdediseo:ARCHITECTURE
Formato ARCHITECTURE nombre_arquitectura OF nombre_entidad IS [parte declarativa] CONSTANTES, SEALES, TIPOS DE DATOS, COMPONENTES.. BEGIN [parte de sentencias] TODAS SON CONCURRENTES END nombre nombre_arquitectura;

H Herramienta: i t V VeriBest iB tVHDL

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ETAPASPREVIASALASIMULACINDEUNDISEO
Modelo d l VHDL Comprobaciones sintcticay semntica Elaboracin (asignacin deespacio enmemoria, , Inicializacin variables, tiempode simulacin a0ns) Modelocorrecto (fichero/stexto)

Fichero ejecutable

Compilacin (conversinen formato ejecutable)

SIMULACIN

Bibliotecas (work)

Almace namiento delas Unidades de diseo

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CREACIN DE UNA CARPETA DE TRABAJO (TRABAJOS o PRACTICAS)

29

1. ARRANCAR EL SIMULADOR 2 Elegir opciones de visualizacin 2.

30

3.CREACINDEUNESPACIODETRABAJONUEVO(Practica_S1)EN LACARPETACREADAANTES(TRABAJOSoPRACTICAS)

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4.CREACINDEFICHEROS:ENTITY,TESTyARCHITECTURE

GuardarFICHEROGENERADOenlacarpetadetrabajo(TRABAJOS)

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5.ADICINDEFICHEROSALWORKSPACECREADO(combinacional1)

AADIRFICHEROGENERADO ALWORKSPACE(Practica_S1) (Practica S1)

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6.COMPILACINDEFICHEROS.Sihayerrores,repararlos,guardarficheroyvolvera compilar. Compilarvarios

APARICINDEERRORENVENTANAINFERIOR (seesperaba;antesdeEND) Unavezarregladoelerror error,guardadoelfichero fichero, eliminadodePractica_S1yvueltoaaadirse compiladenuevoyyanodaerror:

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7.Hacerel FICHERO delaArquitectura deFLUJO: Guardar Aadir A di Compilar

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8.Ficherode testparala SIMULACIN: Crearnuevo Guardar Aadiral WORKSPACE Compilary depurarsies necesario

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9.SIMULACION: Workspace/Settings/Simulate. Workspace/Settings/Simulate IndicandoEntity yArch conTraceOn

38

10.EXECUTESIMULATOR.Aceptarelcuadrodelicencia

39

11.CAMBIARSIESNECESARIOELTIEMPODEEJECUCIN 12.Simulate/RUNoapretarflechaverde 13 ACTIVARVENTANADEONDASYSELECCIONARSEALES 13. 1 4

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14.VERCRONOGRAMADESIMULACIN

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VISUALIZACIN

ComprobacinconelcursordelfuncionamientodelapuertaAND

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INCLUSINDELAARQUITECTURAENELFICHERODELAENTIDAD

ENTITY ARCHITECTURE

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INCLUSINDERETARDO

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Testconsealesperidicas

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