Cdigo VHDL incorporado en LabVIEW FPGA

Xilinx ISE WebPACK

El Mdulo LabVIEW FPGA no requiere el WebPACK ISE. Sin embargo, debe instalar el Xilinx ISE WebPACK si va a utilizar cdigo VHDL con el Mdulo LabVIEW FPGA. El siguiente documento incluye una demostracin de cmo vincular Cdigo VHDL con cdigo de LabVIEW FPGA.

Importar IP Externo a LabVIEW FPGA

Al incorporar IP de terceros en el software NI LabVIEW, usted puede usar una amplia variedad de algoritmos que estn adaptados para arreglos de compuertas programable en campo (FPGAs) Xilinx para alcanzar alto rendimiento y aprovechar la reutilizacin del cdigo. El Mdulo LabVIEW FPGA ofrece dos mtodos para importar IP externo: El Nodo de Propiedad Intelectual a Nivel de Componente (CLIP) El Nodo de Integracin IP.

Este tutorial examina estos dos mtodos.

Introduccin al Nodo CLIP

El Nodo CLIP es una plataforma para importar FPGA IP existente al hardware de LabVIEW FPGA y comunicarse a l a travs del diagrama de LabVIEW FPGA. Una vez importado, el IP se ejecuta de manera independiente y en paralelo con la ejecucin de LabVIEW FPGA. El IP puede estar en forma de VHDL sin procesar o archivos intermedios como netlists de formato de intercambio de diseo electrnico (EDIF). Esta caracterstica brinda a los usuarios algo de experiencia de diseo digital y conocimiento bsico de VHDL, ya que el IP importado generalmente es lenguaje de descripcin de hardware (HDL).
Profesora Lucelly Reyes Notas de clase 18 de abril de 2012

CLIP definido por el usuario Importe cdigo VHDL para comunicar directamente con un VI de FPGA. CLIP calibrado - Importe cdigo VHDL para comunicar directamente con un VI de FPGA y pines de FPGA que no estn expuestos al Mdulo LabVIEW FPGA. Algunos objetivos FPGA delimitan un enchufe CLIP fijo en el FPGA donde puede insertar CLIP calibrado.

Figura 1. El cdigo VHDL importado en los Nodos CLIP definidos por el usuario puede comunicar con un VI de FPGA, mientras que un Nodo CLIP calibrado con el VI de FPGA y pines FPGA disponibles.

Usar CLIP en una Aplicacin FPGA

Los siguientes pasos definen el procedimiento para usar CLIP en una aplicacin: 1. Cree o adquiera el IP. 2. Determine el CLIP y defina la interfaz IP en las Propiedades de un objetivo FPGA. 3. Aada elementos CLIP al proyecto. 4. Use los elementos CLIP en un VI de FPGA.

Crear o Adquirir el IP
Para aadir CLIP a un objetivo FPGA, debe proporcionar IP en la forma del cdigo VHDL para compilar en el objetivo FPGA. Usted puede proporcionar el cdigo VHDL de las siguientes maneras:
o o o

Cree VHDL. Aproveche otros HDLs como Verilog al usar el Xilinx CORE Generator para crear sus propios ncleos compatibles. Compre IP de Xilinx o socios.

Nota: En la paleta CORE Generator en LabVIEW FPGA hay ms de 50 bloques de IP Xilinx que puede incorporar en el flujo de datos de su VI de LabVIEW
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FPGA sin la necesidad de importarlos usando el Nodo de Integracin IP o CLIP. . Una consideracin importante al usar los Nodos CLIP son los tipos de datos soportados en LabVIEW FPGA y cmo se traducen a los tipos de datos VHDL. Si su IP utiliza un vector lgico que no es uno de los tipos de datos enlistados en la Tabla 1, necesita escribir un VHDL wrapper para extender, cortar o dividir los tipos estndares de LabVIEW para ajustar las cantidades de datos del IP. Consulte la informacin de Ayuda del Mdulo LabVIEW FPGA para aprender ms sobre otras consideraciones para su IP incluyendo usar relojes externos, cruzar dominios de reloj, usar registradores de sincronizacin, implementar anulaciones asincrnicas y trabajar con restricciones y jerarquas.
Tipo de Datos del Mdulo FPGA Booleano U8 y I8 U16 y I16 U32 y I32 U64 y I64 Punto Fijo (FXP) Tipo de Datos VHDL std_logic std_logic_vector(7 downto 0) std_logic_vector(15 downto 0) std_logic_vector(31 downto 0) std_logic_vector(63 downto 0)

std_logic_vector(x downto 0) donde x est en el rango [0,63].

Tabla 1. Tipos de datos que son soportados para usarse en la interfaz CLIP.

Determine el CLIP y Defina la Interfaz IP en las Propiedades de un Objetivo FPGA

Nota: El siguiente ejemplo utiliza el archivo compuerta_and.vhd anexado para demostrar cmo importar IP en un Nodo CLIP definido por el usuario. Para mapear las entradas y salidas del IP a la E/S en LabVIEW, use el Asistente de Propiedades del Objetivo FPGA para crear un archivo XML que define las caractersticas necesarias del IP. Siga los siguientes pasos para completar esta tarea.
1. Cree un nuevo proyecto de LabVIEW con un objetivo FPGA.

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2. Haga clic con botn derecho en objetivo FPGA y seleccione Properties.

3. La ventana de dilogo de Properties contiene una seccin llamada

Component-Level IP". Presione el botn Create File para crear el archivo XML
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Figura 2. Haga clic en Create File para comenzar a definir el archivo XML de declaracin. 4. haga clic en el botn Add Synthesis File y busque el archivo VHDL que representa el IP al nivel ms alto del componente, en este caso simple_and.vhd. Para continuar presione Next>.

Figura 3. Despus de aadir su archivo de sntesis del IP, haga clic en Next>.

5. El resto del asistente configura el archivo XML de declaracin. En este ejemplo, navegue por el resto del asistente de las configuraciones al dar clic en Next>, valide la Sintaxis del archivo importado y despus haga clic en los siguientes botones Next>.

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Figura 4. El archivo de declaracin XML generado desde el asistente debe estar enlistado para el bloque IP importado.

Una vez que ha terminado el Asistente de Configuracin CLIP, el nombre de la declaracin CLIP (definido en el archivo CLIP) aparece al lado de la ruta del archivo. En esta ventana de dilogo, puede determinar mltiples Nodos CLIP para los diferentes bloques IP que necesita importar.

Aada el CLIP a un Proyecto LabVIEW

Declarar el CLIP en el FPGA no lo aade al proyecto ya que usted puede ejemplificar mltiples instancias de un CLIP en el mismo FPGA. En el siguiente paso, va a crear una instancia del elemento compuerta_and CLIP anteriormente declarado. 1. Haga clic con botn derecho en el objetivo FPGA y seleccione NewComponent-Level IP.

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2. En la ventana de dilogo CLIP que aparece, seleccione el CLIP deseado, proporcione a esta instancia un nombre nico y seleccione relojes para conectar a cualquier lnea en el CLIP con el tipo de seal Clock. En este ejemplo, las ltimas dos opciones de dejaron como predeterminadas.

Figura 5. Esta ventana de dilogo aparece cuando aade una instancia de un CLIP al proyecto. Seleccione el CLIP; defina un nombre y configure relojes.

3. Una vez que presiona OK en esta ventana de dilogo, este CLIP y todas las entradas y salidas asociadas se muestran en el proyecto en una entrada etiquetada con el nombre de la instancia.

Figura 6. Este es el proyecto despus de aadir el CLIP que muestra todas los puntos de E/S para el IP.

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Pase Datos entre el CLIP y un VI de FPGA En este punto, usted est listo para comunicarse entre el CLIP y el VI de FPGA. Para lograrlo, simplemente arrastre el punto de E/S desde el proyecto al diagrama FPGA. Su IP debe tener documentacin sobre cmo usar el IP. Por ejemplo, varios bloques IP usan algunos tipos de lneas de protocolo de sincronizacin para pasar datos. Estos son generalmente llamados data valid o enable. Use la lgica de LabVIEW para enviar los valores correctos en los tiempos adecuados para ejercer el IP. Puede colocar la E/S CLIP dentro o fuera de un Ciclo Temporizado de un Solo Ciclo (SCTL), pero tome en cuenta que dentro de un SCTL, debe considerar cruces de dominio del reloj y usar registradores de sincronizacin.

Figura 7. Para comunicar con el CLIP desde LabVIEW FPGA, haga clic y arrastre las entradas y salidas de IP desde la ventana del proyecto al diagrama de bloques del VI de FPGA

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Figura 8. El diagrama de bloques completo de LabVIEW FPGA se comunica con IP importado usando el CLIP.

Introduccin al Nodo de Integracin IP

Nota: El ejemplo de Nodo de Integracin IP importa el bloque deI demo_adder.vhd adjunto. 1. Cree un nuevo proyecto de LabVIEW con un objetico FPGA y aada un nuevo VI bajo el objetivo FPGA. 2. En el nuevo VI, arrastre el IP Integration Node desde la paleta Programming en el diagrama de bloques, guarde el VI de FPGA y despus haga doble clic en el nodo para abrir la ventana de dilogo del

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asistente.

Figura 9. Haga doble clic en el Nodo de Integracin IP para iniciar el proceso de importacin usando el asistente de propiedades.

3. Haga clic en Add Synthesis File y navegue en la ventana que se abre y seleccione el archivo demo_adder.vhd. 4. Regrese a la ventana de dilogo del asistente, haga clic en Next> dos veces y conserve las opciones predeterminadas.

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5. En el paso de generacin de archivo, primero verifique la sintaxis del archivo VHDL importado y despus genere los archivos soportados al dar clic en los botones respectivos como se muestra a continuacin.

Figura 10. El asistente le da la habilidad de verificar la sintaxis de su IP VHDL antes de generar los archivos de soporte de LabVIEW necesarios.

6. Una vez que la generacin del IP tiene xito, mantenga las opciones predeterminadas al seleccionar Next> en los siguientes tres pasos restantes. 7. En el ltimo paso del asistente, puede seleccionar los tipos de datos para diferentes terminales. Para este bloque IP la codificacin de punto fijo predeterminada ser suficiente. Haga clic en Finish para completar la generacin. 8. El Nodo de Integracin de IP ahora es configurado exitosamente y listo para que usted lo integre en el resto de su aplicacin de LabVIEW FPGA.

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Figura 11. El Nodo de Integracin IP con IP Asociado

Diferencias del Nodo de Integracin IP y CLIP

Los nodos CLIP y de Integracin IP son dos maneras de importar IP externo a LabVIEW FPGA y debe seleccionar entre estos mtodos de importacin de acuerdo a los siguientes criterios. El Nodo CLIP se ejecuta independientemente y en paralelo con su IP desarrollado en LabVIEW FPGA. Adems, CLIP se puede conectar directamente con los relojes FPGA y pines de E/S. En comparacin, el Nodo de Integracin de IP es insertado en el diagrama de bloques de LabVIEW FPGA y se ejecuta como definido por el flujo de datos del VI de LabVIEW. Como parte de la ejecucin del flujo de datos de LabVIEW, el Nodo de Integracin de IP le da la habilidad de verificar el comportamiento de la aplicacin y la temporizacin usando las herramientas de simulacin precisas para el ciclo.

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