Sistemas Digitales 1: Lógica Combinatoria Modular

Sistemas Sistemas Digitales Digitales 1 1
L
L
GICA COMBINATORIA MODULAR

GICA COMBINATORIA MODULAR
Profesor Jorge Gianotti Hidalgo
Profesor Jorge Gianotti Hidalgo
Departamento de Ingenier
Departamento de Ingenier
a El
a El
ctrica
ctrica
Universidad de Antofagasta
Universidad de Antofagasta
2007
2007
Decodificadores
Decodificadores
Un Un decodificador decodificador

n n a a 2 2
n n

es una red l es una red l gica combinatoria de varias salidas, con gica combinatoria de varias salidas, con n n

l l neas de entrada y neas de entrada y 2 2
n n

se se ales de salida. Para cada posible condici ales de salida. Para cada posible condici n de entrada, n de entrada,
una y s una y s lo una se lo una se al de salida tendr al de salida tendr

el valor l el valor l gico 1. gico 1.
Estructuras
Estructuras

de
de
Circuitos
Circuitos

Decodificadores
Decodificadores

Decodificador
Decodificador

paralelo
paralelo

de dos bits
de dos bits
a) a)

Paralelo (salidas Paralelo (salidas
activas altas) activas altas)
b) b)

Paralelo salidas Paralelo salidas
activas bajas) activas bajas)
c) c)

Estructura alternativa Estructura alternativa
BA m
A B m
A B m
A B m
=
=
=
=
3
2
1
0
Decodificadores
Decodificadores

m
m
s
s

complejos
complejos
a. a.

Decodificador paralelo de Decodificador paralelo de
3 bits. 3 bits.
b. b.

Decodificador de tipo Decodificador de tipo

rbol de 3 bits. rbol de 3 bits.
c. c.

Decodificador de tipo Decodificador de tipo

rbol dual de 4 bits. rbol dual de 4 bits.
Ejemplo Ejemplo: : : :
Implantar Implantar

las las siguientes siguientes

funciones funciones l l gicas gicas

mediante mediante

decodificadores decodificadores

y y compuertas compuertas

l l gicas gicas. .
f(Q,X,P f(Q,X,P) )

= = m m(0,1,4,6,7) = (0,1,4,6,7) = M M(2,3,5) (2,3,5)
a. a.

Mediante un decodificador (con salidas activas altas) con compue Mediante un decodificador (con salidas activas altas) con compuerta OR. rta OR.
f(Q,X,P f(Q,X,P) = m ) = m
0 0

+m +m
1 1

+m +m
4 4

+m +m
6 6

+m +m
7 7
b. b.

Mediante un decodificador (con salidas activas bajas) con compue Mediante un decodificador (con salidas activas bajas) con compuerta NAND. rta NAND.
f(Q,X,P f(Q,X,P) = m ) = m
0 0

*m *m
1 1

*m *m
4 4

*m *m
6 6

*m *m
7 7
c. c.

Mediante decodificador (con salidas activas altas) con compuerta Mediante decodificador (con salidas activas altas) con compuerta

NOR. NOR.
f(Q,X,P f(Q,X,P) = m ) = m
2 2

+ m + m
3 3

+ m + m
5 5
d. d.

Mediante decodificador (con salidas activas bajas) con compuerta Mediante decodificador (con salidas activas bajas) con compuerta

AND. AND.
f(Q,X,P f(Q,X,P) = m ) = m
2 2

* m * m
3 3

* m * m
5 5
Entradas para control de activaci Entradas para control de activaci n n. .- -

Los decodificadores y dem Los decodificadores y dem s m s m dulos dulos
funcionales incluyen con frecuencia una o m funcionales incluyen con frecuencia una o m s entradas de s entradas de activaci activaci n n, que , que
pueden servir para inhibir (desactivar) la funci pueden servir para inhibir (desactivar) la funci n designada o para permitir que se n designada o para permitir que se
realice (activar). realice (activar).
En la figura, cuando En la figura, cuando E=0 E=0, todas las salidas deben ser 0, mientras que cuando , todas las salidas deben ser 0, mientras que cuando E=1 E=1, ,
cada salida cada salida

y y
k k

es igual a es igual a m m
k k

, en general , en general y y
k k

= =m m
k k

E E. .
E m E x x y
0
0 1
0
= =
a. a.

Decodificador de 3 a 8 l Decodificador de 3 a 8 l neas. b.. Decodificador de 4 a 16 l neas. b.. Decodificador de 4 a 16 l neas. neas.
M M dulo decodificador 74138 dulo decodificador 74138
a. a.

Ckto Ckto. L . L gico gico
b. b.

Pines del Pines del ckto ckto. .
c. c.

Tabla Tabla
funcional. funcional.
d. d.

S S mbolo mbolo
l l gico gico
gen gen rico. rico.
e. e.

S S mbolo mbolo
l l gico gico
est est ndar IEEE ndar IEEE
Decodificador de Direcciones (74154) Decodificador de Direcciones (74154)
Se usa en las Se usa en las
memorias de las memorias de las
computadoras y computadoras y
sistemas de sistemas de
entrada entrada- -salida. salida.
M M dulo Decodificador 74154 dulo Decodificador 74154
c. c.

Tabla funcional Tabla funcional
d. d.

S S mbolo gen mbolo gen rico rico
e. e.

S S mbolo l mbolo l gico est gico est ndar IEEE ndar IEEE
Ejemplo Ejemplo

: :
Realizar las siguientes funciones usando un 74154 y compuertas l Realizar las siguientes funciones usando un 74154 y compuertas l gicas: gicas:
f f
1 1

( (W,X,Y,Z W,X,Y,Z) = ) =

m(1,9,12,15) m(1,9,12,15)
f f
2 2

( (W,X,Y,Z W,X,Y,Z) = ) =

m(0,1,2,3,4,5,7,8,10,11,12,13,14,15) m(0,1,2,3,4,5,7,8,10,11,12,13,14,15)
Soluci Soluci n n : :
Utilizando las implantaciones Utilizando las implantaciones b b

y y c c

del ejemplo anterior se tiene: del ejemplo anterior se tiene:
y y
f f
1 1

( (W,X,Y,Z W,X,Y,Z) = (m ) = (m
1 1

m m
9 9

m m
12 12

m m
15 15

) )
f f
2 2

( (W,X,Y,Z W,X,Y,Z) = m ) = m
6 6

m m
9 9

f f
2 2

= = M(6,9) M(6,9)
f f
1 1

= = m(1,9,12,15) m(1,9,12,15)
Decodificadores BCD a decimal Decodificadores BCD a decimal
Se usan convertidores de c Se usan convertidores de c digo para convertir BCD a decimal, exceso 3 a digo para convertir BCD a decimal, exceso 3 a
decimal, binario a exceso 3, etc decimal, binario a exceso 3, etc tera. La siguiente figura ilustra un decodificador tera. La siguiente figura ilustra un decodificador
de BCD a decimal. de BCD a decimal.
Para dise Para dise ar un decodificador BCD a decimal, se traza un mapa ar un decodificador BCD a decimal, se traza un mapa- -K para cada una K para cada una
de las salidas. Cada mapa de las salidas. Cada mapa- -K contiene exactamente un K contiene exactamente un mint mint rmino rmino, ,
correspondiente al n correspondiente al n mero decimal de esa salida y seis t mero decimal de esa salida y seis t rminos prescindibles, 10 rminos prescindibles, 10
al 15. al 15.
Decodificadores BCD a decimal Decodificadores BCD a decimal
La siguiente figura muestra tres de estos mapas La siguiente figura muestra tres de estos mapas- -K, para las salidas 0, 5 y 9. El K, para las salidas 0, 5 y 9. El
conjunto completo de ecuaciones l conjunto completo de ecuaciones l gicas que describe el decodificador BCD es: gicas que describe el decodificador BCD es:
Decimal 0 : D Decimal 0 : D C C B B A A

Decimal 5 : CB Decimal 5 : CB A A
Decimal 1 : D Decimal 1 : D C C B B A A

Decimal 6 : CBA Decimal 6 : CBA
Decimal 2 : C Decimal 2 : C BA BA

Decimal 7 : CBA Decimal 7 : CBA
Decimal 3 : C Decimal 3 : C BA BA

Decimal 8 : DA Decimal 8 : DA
Decimal 4 : CB Decimal 4 : CB A A

Decimal 9 : DA Decimal 9 : DA
Elementos de un display de 7 segmentos Elementos de un display de 7 segmentos
a. a.

Anodo Anodo

Com Com n (MAN 72A) n (MAN 72A)
b. b.

C C todo Com todo Com n (MAN 74A) n (MAN 74A)
D D gitos decimales exhibidos mediante gitos decimales exhibidos mediante
los elementos de un display de siete los elementos de un display de siete
segmentos. segmentos.
Cdigo
Decimal
Cdigo decimal Segmentos del display
D C B A a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 0 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 0 0 1 1
Conversi Conversi n de c n de c digo BCD a c digo BCD a c digo de Siete Segmentos digo de Siete Segmentos
a. a.

Mapa Mapa- -K Segmento K Segmento
a=(B a=(B +D)(A+B+C+D +D)(A+B+C+D ) )
b. b.

Mapa Mapa- -K Segmento K Segmento
b=(B b=(B +C+D +C+D )(B )(B +C +C +D) +D)
Codificadores
Codificadores
Un Un codificador codificador

es un m es un m dulo l dulo l gico combinatorio que asigna un c gico combinatorio que asigna un c digo de salida digo de salida
(un n (un n mero binario) a cada se mero binario) a cada se al de entrada aplicada al dispositivo; como tal, es lo al de entrada aplicada al dispositivo; como tal, es lo
opuesto de un decodificador. Si un m opuesto de un decodificador. Si un m dulo codificador tiene dulo codificador tiene n n

entradas, el n entradas, el n mero mero
de salidas de salidas s s

debe satisfacer la expresi debe satisfacer la expresi n: n:
2 2
s s

n n
o bien o bien
s s

log log
2 2

n n
Estructuras de un circuito codificador Estructuras de un circuito codificador
Codificadores con entradas mutuamente excluyentes Codificadores con entradas mutuamente excluyentes
Se considera primero el caso en que las entradas son mutuamente Se considera primero el caso en que las entradas son mutuamente excluyentes, es excluyentes, es
decir, una y s decir, una y s lo una de las l lo una de las l neas de entrada est neas de entrada est

activa en un instante en activa en un instante en
particular; nunca est particular; nunca est n activas al mismo tiempo dos o m n activas al mismo tiempo dos o m s l s l neas de entrada. En neas de entrada. En
este caso, las combinaciones de entradas que nunca ocurren se pu este caso, las combinaciones de entradas que nunca ocurren se pueden utilizar eden utilizar
como condiciones prescindibles. como condiciones prescindibles.
Ejemplo: Ejemplo:
Dise Dise ar un codificador para cuatro l ar un codificador para cuatro l neas de entrada si una y s neas de entrada si una y s lo una est lo una est

activa activa
en cualquier instante. en cualquier instante.
Soluci Soluci n : n :
Definamos el c Definamos el c digo: digo:
A A
1 1
A A
0 0
X X
0 0
0 0 0 0
X X
1 1
0 0 1 1
X X
2 2
1 1 0 0
X X
3 3
1 1 1 1
Las funciones de salida proporcionan el valor binario del sub Las funciones de salida proporcionan el valor binario del sub ndice de la variable ndice de la variable
de entrada. Las figuras siguientes, letras de entrada. Las figuras siguientes, letras b b

y y c c

muestran la tabla de verdad y los muestran la tabla de verdad y los
mapas mapas- -K para el codificador. K para el codificador.
De los mapas se obtiene que: De los mapas se obtiene que:
A A
1 1

= X = X
3 3

+ X + X
2 2
A A
0 0

= X = X
3 3

+ X + X
1 1
La figura de la letra La figura de la letra d d

muestra el diagrama del circuito l muestra el diagrama del circuito l gico para el codificador. gico para el codificador.
Estructuras de un circuito codificador
Estructuras de un circuito codificador
Codificadores con prioridad Codificadores con prioridad
Este codificador permite que varias l Este codificador permite que varias l neas de entrada est neas de entrada est n activas al mismo n activas al mismo
tiempo y env tiempo y env a el valor binario del sub a el valor binario del sub ndice de la l ndice de la l nea de entrada con mayor nea de entrada con mayor
prioridad. Para que el dise prioridad. Para que el dise o sea m o sea m s sencillo, se asigna la m s sencillo, se asigna la m xima prioridad al xima prioridad al
sub sub ndice m ndice m s alto, la siguiente prioridad al segundo sub s alto, la siguiente prioridad al segundo sub ndice m ndice m s alto, etc s alto, etc tera. tera.
L L s s

l l neas de entrada se codifican como: neas de entrada se codifican como:
A A
1 1
A A
0 0
X X
0 0
0 0 0 0
X X
1 1
0 0 1 1
X X
2 2
1 1 0 0
X X
3 3
1 1 1 1
1. 1.

Si ninguna l Si ninguna l nea de entrada est nea de entrada est

activa, el codificador con prioridad produce activa, el codificador con prioridad produce
(A (A
1 1

A A
0 0

)=(00) )=(00). .
2. 2.

Si s Si s lo est lo est

activa una l activa una l nea, el codificador produce el valor binario del nea, el codificador produce el valor binario del
sub sub ndice de la l ndice de la l nea activa. nea activa.
3. 3.

Si est Si est

activa m activa m s de una entrada, el codificador env s de una entrada, el codificador env a el valor binario del a el valor binario del
m m ximo sub ximo sub ndice de las l ndice de las l neas activas. neas activas.
4. 4.

Observe que las dos l Observe que las dos l neas de salida adicionales indican que : neas de salida adicionales indican que :

Ninguna l Ninguna l nea activa nea activa (EO =1) (EO =1)

Una o mas entradas activas Una o mas entradas activas (GS = 1) (GS = 1)
Las funciones de salida, son independientes de X Las funciones de salida, son independientes de X
0 0

y est y est n representadas por: n representadas por:
A A
1 1

= X = X
2 2

+ X + X
3 3
A A
0 0

= X = X
3 3

+ X + X
1 1

X X
2 2
EO = GS = X EO = GS = X
3 3

+ X + X
2 2

+ X + X
1 1

+ X + X
0 0
Codificador MSI est
Codificador MSI est
ndar (74147)
ndar (74147)
Codificador MSI est
Codificador MSI est
ndar (74148)
ndar (74148)
Multiplexores / Selectores de Datos
Multiplexores / Selectores de Datos
Un Un multiplexor multiplexor

(tambi (tambi n llamado n llamado selector de datos selector de datos) es un dispositivo modular que ) es un dispositivo modular que
selecciona una de varias l selecciona una de varias l neas de entrada de datos para que aparezca en una neas de entrada de datos para que aparezca en una nica nica
l l nea de salida de datos. nea de salida de datos.
Un Un demultiplexor demultiplexor

realiza la operaci realiza la operaci n inversa, acepta una n inversa, acepta una nica l nica l nea de entrada nea de entrada
de datos y la gu de datos y la gu a hacia alguna de varias l a hacia alguna de varias l neas de salida de datos. neas de salida de datos.
Dise
Dise
o de un multiplexor de cuatro a uno

o de un multiplexor de cuatro a uno
La siguiente figura muestra un multiplexor de l La siguiente figura muestra un multiplexor de l nea de 4 a 1, con seleccionadores nea de 4 a 1, con seleccionadores
dado por las l dado por las l neas A y B. Estos neas A y B. Estos ltimos son los encargados de seleccionar la ltimos son los encargados de seleccionar la
entrada de datos que ser entrada de datos que ser n transferidos al terminal de salida. La combinaci n transferidos al terminal de salida. La combinaci n que n que
puedan tomar estas entradas de selecci puedan tomar estas entradas de selecci n determinan entonces la entrada activa. n determinan entonces la entrada activa.
Y= (B Y= (B A A )D )D
0 0

+ (B + (B A)D A)D
1 1

+ (BA + (BA )D )D
2 2

+ (BA)D + (BA)D
3 3
=
=
3
0 i
i i
D m Y
m m
i i

, , mint mint rminos rminos
D D
i i

, l , l nea de datos nea de datos
Multiplexor de 16 a 1 realizado Multiplexor de 16 a 1 realizado
mediante una red de tipo mediante una red de tipo rbol de rbol de
multiplexores 4 a 1 multiplexores 4 a 1
Vcc 5 6 A B
Data select Data inputs
4 7 C
16 15 14 13 12 11 10 9
2 3 1 Y 0 W
7 6 5 4 3 2 1
Strobe
G
8
GND
(a)
Data inputs Outputs
(d)
'151A
0
1
2
3
4
5
6
7
G
A B C
Y
W
74151A
EN
0
2
0
1
2
3
4
5
6
7
G
0
7
(7)
(11)
(10)
(9)
(4)
(3)
(2)
(1)
(15)
(14)
(13)
(12)
(e)
(5)
(6)
Y
W
G
A
B
C
D0
D1
D2
D3
D4
D5
D6
D7
Strobe
Inputs Outputs
Select
C G A B
x
L
L
H
H
L
L
H
H
x
L
H
L
H
L
H
L
H
H
L
L
L
L
L
L
L
L
L
D0
D1
D2
D3
D4
D5
D6
D7
Y W
H
D0
D1
D2
D3
D4
D5
D6
D7
x
L
L
L
L
H
H
H
H
(b)
D4 D5 D6 D7 A B
C
D2 D1 D0 Y W S
D3
Output Y
Output W
G Strobe
enable
C A B A B C
D0
D1
D2
D3
D4
D5
D6
D7
(c)
A
B
C
Multiplexor MSI Multiplexor MSI
est est ndar 74151, ndar 74151,
de 8 a 1. de 8 a 1.
(c)
L
L
L
L
L
L
L
L
H
H
H
H
H
H
H
H
L
L
L
L
H
H
H
H
L
L
L
L
H
H
H
H
L
L
H
H
L
L
H
H
L
L
H
H
L
L
H
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
H
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
D C B A
Inputs
(b)
G W
H
E0
E1
E2
E3
E4
E5
E6
E7
E8
E9
E10
E11
E12
E13
E14
E15
Select Strobe Output
G1
D
C
B
A
Strobe
enable
Output
A A B C
W
E0
E1
E2
E3
E4
E5
E6
E7
E8
E9
E10
E11
E12
E13
E14
E15
D B C D
VCC
24 23 22 21 20 19 18
7 6 5 4 3 2 1 8
Data Inputs
(a)
17 16 15 14 13
12 9 10 11
E8 E9 E10 E11 E12 B
C
E6 E5 E4 E3 E2 D
E7
E13 E14 E15 A
E1 E0 S W
Data select
Data inputs
GND
8 9 10 11 12 13 14 15 A B C
7 6 5 4 3 2 1 0 W
Out-
put
D
Data
select
Strobe
G
Multiplexor MSI Multiplexor MSI
est est ndar 74150, ndar 74150,
de 16 a 1. de 16 a 1.
d. d.

S S mbolo l mbolo l gico gen gico gen rico rico
e. e.

S S mbolo l mbolo l gico est gico est ndar IEEE ndar IEEE
Multiplexor 74153 Multiplexor 74153
dual (2 bits) con dual (2 bits) con
cuatro entradas. cuatro entradas.
1A Select 1B 2A 1C
Output
2B
7 6 5 4 3 2 1
2Y
Output
8
GND
Inputs Inputs
Vcc Strobe 4ZA 4B
Output
4Y 3A 3B
16 15 14 13 12 11 10 9
Inputs Inputs
Output
3Y
G 4A 4B 4Y 3A 3B
3Y
1A 1B 1Y 2A 2B 2Y
S
(a)
Inputs Output
Data Strobe
G
Select
S
H
L
L
L
L
x
L
L
H
H
x
L
H
x
x
L
H
L
L
H
L
H
A B Y
(b)
74157
1A
1B
2A
2B
3A
3B
4A
4B
(2)
(3)
(5)
(6)
(11)
(10)
(14)
(13)
(4)
(7)
(9)
(12)
1Y
2Y
3Y
4Y
(d)
(15)
(1)
A/B
EN
MUX
G1
1
1
G
Strobe G
Select S
(c)
1Y
2Y
3Y
4Y
1A
1B
2A
2B
3A
3B
4A
4B
x
Multiplexor 74157 Multiplexor 74157
cu cu druple 2 a 1. druple 2 a 1.
Multiplexores 74157 de 4 bits y dos entradas Multiplexores 74157 de 4 bits y dos entradas
a. a.

Multiplexor de 8 bits y dos entradas Multiplexor de 8 bits y dos entradas
b. b.

Multiplexor de 4 bits y cuatro entradas Multiplexor de 4 bits y cuatro entradas
Ejemplo
Ejemplo

:
:
Utilizar
Utilizar

un multiplexor 74151A
un multiplexor 74151A
para
para

implantar
implantar

:
:
f(x1,x2,x3)
f(x1,x2,x3)

=
=
m
m
(0,2,3,5)
(0,2,3,5)
Soluci Soluci n n

: los : los mint mint rminos rminos

se env se env an a trav an a trav s de compuertas a la salida Y s de compuertas a la salida Y
haciendo haciendo D D
0 0

=D =D
2 2

=D =D
3 3

=D =D
5 5

= 1 = 1. Las dem . Las dem s l s l neas de datos se env neas de datos se env an a an a
una tierra. una tierra.
Ejemplo Ejemplo : Implantar : Implantar f(a,b,c f(a,b,c) = ) = ab ab

+ b + b c c

mediante el multiplexor 4 a 1. mediante el multiplexor 4 a 1.
Soluci Soluci n n

:Hay tres variables y dos l :Hay tres variables y dos l neas de selecci neas de selecci n. Se debe expresar la funci n. Se debe expresar la funci n n
en la forma SOP can en la forma SOP can nica. nica.
f(a,b,c f(a,b,c) = ) = ab ab

+ b + b c = abc c = abc

+ abc + a + abc + a b b c + ab c + ab c c
Se elijen dos de las variables para conectarlas a las l Se elijen dos de las variables para conectarlas a las l neas de selecci neas de selecci n del n del
multiplexor y sacar por multiplexor y sacar por factorizaci factorizaci n n

estos t estos t rminos de la forma SOP can rminos de la forma SOP can nica. En nica. En
este ejemplo se usar este ejemplo se usar

a a

y y b b. Al factorizar . Al factorizar a a

y y b b

se tiene: se tiene:
f(a,b,c f(a,b,c) = ) = ab ab

+ b + b c = a c = a b b (c) + ab (c) + ab (c) + ab(c (c) + ab(c +c) +c)
Se utiliza esta expresi Se utiliza esta expresi n para evaluar n para evaluar f(a,b,c f(a,b,c) )

para cada combinaci para cada combinaci n de n de a a

y y b b. El . El
resultado se aprecia en la Tabla de Verdad de la figura letra resultado se aprecia en la Tabla de Verdad de la figura letra a a , la cual muestra la , la cual muestra la
expresi expresi n de n de f(a,b,c) f(a,b,c)

para cada combinaci para cada combinaci n de n de a a

y y b b. Se implanta esta tabla de . Se implanta esta tabla de
verdad en la figura letra verdad en la figura letra b b . Observe que cada fila de la tabla de verdad . Observe que cada fila de la tabla de verdad
corresponde a una de las entradas del multiplexor. corresponde a una de las entradas del multiplexor.
La tabla de verdad La tabla de verdad c c

es alternativa y su implantaci es alternativa y su implantaci n en la letra n en la letra d d . .
Ejemplo Ejemplo

: Implantar la funci : Implantar la funci n dada por: n dada por:
) 15 , 14 , 13 , 9 , 4 , 3 , 2 , 1 , 0 ( ) , , , (
4 3 2 1
m X X X X f =
Mediante el uso de un multiplexor 74151A. Mediante el uso de un multiplexor 74151A.
Soluci Soluci n n

: dado que el sistema posee 4 variables, se utilizar : dado que el sistema posee 4 variables, se utilizar

el mecanismo de el mecanismo de
trabajar directamente en la tabla que a continuaci trabajar directamente en la tabla que a continuaci n se indica y se ocupar n se indica y se ocupar

como como
selector de las entradas del multiplexor a las variables X selector de las entradas del multiplexor a las variables X
1 1

,X ,X
2 2

y X y X
3 3

, mientras que , mientras que
X X
4 4

quedar quedar

como la variable de entrada de datos. Cuando se aplica los bits como la variable de entrada de datos. Cuando se aplica los bits

X X
1 1

, X , X
2 2

y X y X
3 3

al c al c digo de selecci digo de selecci n, estos designan una de las ocho filas dobles de la n, estos designan una de las ocho filas dobles de la
Tabla. Cada fila doble podr Tabla. Cada fila doble podr a tener el patr a tener el patr n de bits: n de bits:
0 0
0 0
0 0
1 1
1 1
1 1
Variable X Variable X
4 4
0 0
1 1
Variable Variable X X
4 4
1 1
0 0
X
1
X
2
X
3
X
4
f f Entradas
0 0 0 0 1
1 D0=1
0 0 0 1 1
0 0 1 0 1
1 D1=1
0 0 1 1 1
0 1 0 0 1
X`4 D2=X`4
0 1 0 1 0
0 1 1 0 0
0 D3=0
0 1 1 1 0
1 0 0 0 0
X4 D4=X4
1 0 0 1 1
1 0 1 0 0
0 D5=0
1 0 1 1 0
1 1 0 0 0
X4 D6=X4
1 1 0 1 1
1 1 1 0 1
1 D7=1
1 1 1 1 1
74 x 151
MUX
1
7
11
10
9
4
3
2
15
14
13
12
3
EN
0
2
0
1
2
4
5
6
7
G
0
7
_
5
6
X
4 +5 V C.C.
R
X
1
X
2
X
3
Ejemplo. Ejemplo.- -
Obtener la funci Obtener la funci n S de cuatro variables S = n S de cuatro variables S = m m(2,3,5,6,9,10,13,14,15). (2,3,5,6,9,10,13,14,15).
a) a) Utilizando un multiplexor de 16 entradas. Utilizando un multiplexor de 16 entradas.
b) b) Utilizando un multiplexor de 8 entradas. Utilizando un multiplexor de 8 entradas.
c) c) Utilizando un multiplexor de 4 entradas. Utilizando un multiplexor de 4 entradas.
A A adir en cada caso el m adir en cada caso el m nimo n nimo n mero de puertas l mero de puertas l gicas necesarias. gicas necesarias.
Soluci Soluci n: n:
a. a.- -
b. b.- -
Problema 01. Problema 01.- - Sea un circuito l Sea un circuito l gico con 4 variables de entrada A, B, C, y D para gico con 4 variables de entrada A, B, C, y D para
resolver las funciones l resolver las funciones l gicas F y G. La funci gicas F y G. La funci n F vale '1' siempre que valgan '1' n F vale '1' siempre que valgan '1'
dos o mas se dos o mas se ales de la entrada, en otro caso F='0'. La funci ales de la entrada, en otro caso F='0'. La funci n G vale '1' siempre n G vale '1' siempre
que valgan '1' un n que valgan '1' un n mero par de se mero par de se ales de la entrada, en otro caso G es el ales de la entrada, en otro caso G es el
complemento de F. Se pide dise complemento de F. Se pide dise ar un circuito para las funci ar un circuito para las funci n G que utilice un n G que utilice un
multiplexor 8 multiplexor 8- -1 y el m 1 y el m nimo n nimo n mero de puertas l mero de puertas l gicas necesarias. gicas necesarias.
Problema 02. Problema 02.- - Realizar la siguiente funci Realizar la siguiente funci n n F(A,B,C,D F(A,B,C,D) = ) = m m(4,5,6,7,8,13,14,15), (4,5,6,7,8,13,14,15),
utilizando un multiplexor 4 utilizando un multiplexor 4- -1 y el m 1 y el m nimo n nimo n mero de puertas l mero de puertas l gicas necesarias. gicas necesarias.
Problema 03. Problema 03.- - Se quiere detectar la paridad de un mensaje de tres bits (b2, b1 Se quiere detectar la paridad de un mensaje de tres bits (b2, b1

y y
b0) de tal forma que cuando una l b0) de tal forma que cuando una l nea de control C, est nea de control C, est

a '0' l a '0' l gico, la paridad gico, la paridad
detectada debe ser par y cuando C est detectada debe ser par y cuando C est

a '1' l a '1' l gico la paridad que se detecte gico la paridad que se detecte
debe ser impar. Se pide resolver el circuito utilizando un multi debe ser impar. Se pide resolver el circuito utilizando un multiplexor 4 plexor 4- -1 y el 1 y el
m m nimo n nimo n mero de puertas l mero de puertas l gicas. Considere que cero '1' es paridad par. gicas. Considere que cero '1' es paridad par.
NOTA: NOTA: Utilice C y b2 como entradas de control S1 y S0 respectivamente. Utilice C y b2 como entradas de control S1 y S0 respectivamente.
Soluci Soluci n 02 n 02
Soluci Soluci n 03. n 03.- -
Problema 04. Problema 04.- - Para el circuito de la figura se pide, resolver la misma funci Para el circuito de la figura se pide, resolver la misma funci n n
utilizando un multiplexor 4 utilizando un multiplexor 4- -1. Utilizar las variables A y B como se 1. Utilizar las variables A y B como se ales de control ales de control
S1 y S0 respectivamente. S1 y S0 respectivamente.
Soluci Soluci n 04. n 04.- -
Demultiplexores
Demultiplexores

/ distribuidores de datos
/ distribuidores de datos
Un Un demultiplexor demultiplexor

conecta una sola l conecta una sola l nea de entrada a una de nea de entrada a una de n n l l neas de salida, neas de salida,
seg seg n lo determine un c n lo determine un c digo de selecci digo de selecci n de n de s s bits, donde bits, donde 2 2
s s

n n
La figura letra La figura letra a a

muestra un diagrama funcional para un demultiplexor muestra un diagrama funcional para un demultiplexor 1 1 a a n n. .
Utilizamos el c Utilizamos el c digo de selecci digo de selecci n para generar un mint n para generar un mint rmino de rmino de s s variables; variables;
despu despu s, ese mint s, ese mint rmino env rmino env a el dato de entrada a trav a el dato de entrada a trav s de una compuerta s de una compuerta
hacia la terminal de salida adecuada. hacia la terminal de salida adecuada.
La figura letra La figura letra b b

tiene un ejemplo espec tiene un ejemplo espec fico. Este distribuidor de datos 1 a 4 fico. Este distribuidor de datos 1 a 4
tiene una se tiene una se al de activaci al de activaci n (E) que controla la operaci n (E) que controla la operaci n del circuito. Cuando E n del circuito. Cuando E
es 1, el circuito puede operar. As es 1, el circuito puede operar. As , podemos describir el funcionamiento de este , podemos describir el funcionamiento de este
dispositivo como dispositivo como
Y Y
i i
= ( = (m m
i i
D)E D)E
Donde Donde D D es la se es la se al de entrada que debe distribuirse a las al de entrada que debe distribuirse a las n n l l neas de salida. neas de salida.
Elementos de Aritm Elementos de Aritm tica Binaria tica Binaria
Circuitos sumadores binarios b Circuitos sumadores binarios b sicos sicos
Los circuitos sumadores deben estar acompa Los circuitos sumadores deben estar acompa ados por la red de complementos y ados por la red de complementos y
los registros aritm los registros aritm ticos adecuados. ticos adecuados.
Medio Sumador Medio Sumador
Un medio sumador (HA) es una red l Un medio sumador (HA) es una red l gica combinatoria de varias salidas que gica combinatoria de varias salidas que
suma 2 bits de datos binarios, produciendo se suma 2 bits de datos binarios, produciendo se ales de salida de bit de suma y bit ales de salida de bit de suma y bit
de acarreo. Los bits de entrada de acarreo. Los bits de entrada x x
i i

y y y y
i i

se suman de manera matem se suman de manera matem tica en binario tica en binario. .
s s
i i
= = x x
i i
y y
i i
c c
i i
= = x x
i i
y y
i i

Sumador Completo Sumador Completo
Un sumador completo (FA) es una red l Un sumador completo (FA) es una red l gica combinatoria de varias salidas que gica combinatoria de varias salidas que
suma tres bits binarios (dos de datos y uno de acarreo) suma tres bits binarios (dos de datos y uno de acarreo)
s s
i i

= =x x
i i

y y
i i

c c
i i- -1 1
c c
i i

= = x x
i i

y y
i i

+ + x x
i i

c c
i i- -1 1

+ + y y
i i

c c
i i- -1 1
g g

circuito circuito
alternativo alternativo
Unidad sumadora Unidad sumadora seudoparalela seudoparalela
Esta unidad utiliza n Esta unidad utiliza n- -1 sumadores completos y un medio sumador. Posee un 1 sumadores completos y un medio sumador. Posee un
circuito sumador para cada posici circuito sumador para cada posici n de bit de las dos palabras de datos de entrada. n de bit de las dos palabras de datos de entrada.
La operaci La operaci n por realizar es: n por realizar es:
X X

( (x x
n n- -1 1

x x
n n- -2 2

.x .x
1 1

x x
0 0

) )
2 2
+ +

Y Y

( (y y
n n- -1 1

y y
n n- -2 2

.y .y
1 1

y y
0 0

) )
2 2
Z Z

( (z z
n n

z z
n n- -1 1

z z
n n- -2 2

..z ..z
1 1

z z
0 0

) )
2 2
El acarreo se propaga a trav El acarreo se propaga a trav s de toda la s de toda la
unidad sumadora, se le conoce como unidad sumadora, se le conoce como
sumador con acarreo en cascada sumador con acarreo en cascada
M
M
dulos de sumador binario MSI 7482 de dos bits

dulos de sumador binario MSI 7482 de dos bits
C C
1 1

= = C C
0 0

A A
1 1

+ + C C
0 0

B B
1 1

+ + A A
1 1

B B
1 1

1 1

= = C C
0 0

C C
1 1

+ + A A
1 1

C C
1 1

+ + B B
1 1

C C
1 1

+ + A A
1 1

B B
1 1

C C
0 0
= = C C
1 1

( (C C
0 0

+ + A A
1 1

+ + B B
1 1

) + ) + A A
1 1

B B
1 1

C C
0 0
= ( = (C C
0 0

+ +A A
1 1

)( )(C C
0 0

+ +B B
1 1

)( )(A A
1 1

+ +B B
1 1

) )

( (C C
0 0

+ +A A
1 1

+ +B B
1 1

) + ) +A A
1 1

B B
1 1

C C
0 0
= ( = (C C
0 0

+ + A A
1 1

B B
1 1

)( )(A A
1 1

+ +B B
1 1

) )( (C C
0 0

+ +A A
1 1

+ +B B
1 1

) + ) +A A
1 1

B B
1 1

C C
0 0
= [ = [C C
0 0

( (A A
1 1

+ +B B
1 1

)+ )+ C C
0 0

A A
1 1

B B
1 1

] ]( (A A
1 1

+ +B B
1 1

) )+ +A A
1 1

B B
1 1

C C
0 0
= = C C
0 0

A A
1 1

B B
1 1

+ +C C
0 0

A A
1 1

B B
1 1

+ +C C
0 0

A A
1 1

B B
1 1

+ +A A
1 1

B B
1 1

C C
0 0
= = C C
0 0

A A
1 1

B B
1 1
similarmente similarmente
C C
2 2

= = C C
1 1

A A
2 2

+ + C C
1 1

B B
2 2

+ + A A
2 2

B B
2 2

2 2

= = C C
1 1

A A
2 2

B B
2 2
Ecuaciones Ecuaciones

l l gicas gicas

de un de un sumador sumador

7482 de dos bits. 7482 de dos bits.
M
M
dulos de sumador binario MSI

dulos de sumador binario MSI
El 7482 es un m El 7482 es un m dulo sumador dulo sumador seudoparalelo seudoparalelo

de 2 bits. La se de 2 bits. La se al al C C
0 0

es un acarreo es un acarreo
de entrada y de entrada y C C
2 2

es un acarreo de salida. La se es un acarreo de salida. La se al interna C1 al interna C1

es el acarreo de es el acarreo de FA FA
1 1

a a
FA FA
2 2

. . Sus ecuaciones l Sus ecuaciones l gicas son: gicas son:
Sea Sea t t
gate gate

= el = el retardo retardo

por por

propagaci propagaci n n

a a trav trav s s

de de una una

compuerta compuerta

l l gica gica. .
Retardo Retardo

por por


para para

un semi un semi- -sumador sumador

(HA) (HA)
t t
add add

= 3 = 3 t t
gate gate
t t
carry carry

= 2 = 2 t t
gate gate
Retardo Retardo

por por


para para

un un sumador sumador

completo completo

(FA) (FA)
t t
add add

= 3 = 3 t t
gate gate
t t
carry carry

= 2 = 2 t t
gate gate
Ripple Ripple- -Carry Adder ( Carry Adder (n n- -bits) bits)
t t
add add

= ( = (n n - -

1)2 1)2 t t
gate gate

+ 3 + 3 t t
gate gate
= (2 = (2n n + 1) + 1) t t
gate gate
En cada sumador completo, el acarreo se genera mediante dos nive En cada sumador completo, el acarreo se genera mediante dos niveles de l les de l gica. gica.
Despu Despu s, el acarreo se combina con las se s, el acarreo se combina con las se ales de entrada para generar la suma ales de entrada para generar la suma
con otros dos niveles de l con otros dos niveles de l gica. La propagaci gica. La propagaci n del acarreo solo requiere dos n del acarreo solo requiere dos
niveles de l niveles de l gica en cada sumador completo. gica en cada sumador completo.
Tiempo
Tiempo

total
total
para
para

el
el
sumador
sumador

seudoparalelo
seudoparalelo

7482
7482
Retardo Retardo

por por


del SN7482 del SN7482
t t
1 1

= 5 = 5 t t
gate gate
t t
C1 C1
= 2 = 2 t t
gate gate
t t
2 2

= 6 = 6 t t
gate gate
t t
C2 C2

= 4 = 4 t t
gate gate
SN7482 SN7482- -based ripple based ripple- -carry adder ( carry adder (n n- -bits) bits)
t t
add add

= (2 = (2n n

+ 2) + 2)

t t
gate gate
Ecuaciones Ecuaciones

l l gicas gicas

de un de un sumador sumador

7483 de 7483 de cuatro cuatro

bits. bits.
Otro m Otro m dulo sumador para cuatro bits es el 7483. Para este m dulo sumador para cuatro bits es el 7483. Para este m dulo de 4 bits, dulo de 4 bits, C C
0 0

es el acarreo de entrada y es el acarreo de entrada y C C
4 4

es el es el acrreo acrreo

de salida. Los acarreos internos ( de salida. Los acarreos internos (C C
1 1

, C , C
2 2

, ,
C C
3 3

) no se propagan en forma expl ) no se propagan en forma expl cita; es decir, dentro del m cita; es decir, dentro del m dulo sumador los dulo sumador los
bits de salida ( bits de salida (
1 1

, ,
2 2

, ,
3 3

, ,
4 4

) se forman en paralelo. Seg ) se forman en paralelo. Seg n el diagrama l n el diagrama l gico, gico,
podemos escribir: podemos escribir:
P P
i i

= ( = (B B
i i

A A
i i

) ) ( (A A
i i

+ B + B
i i

) )
= ( = (A A
i i

+ + B B
i i

)( )(A A
i i

+ + B B
i i

) )
= = A A
i i

B B
i i

i i

= P = P
i i

C C
i i- -1 1
= A = A
i i

B B
i i

C C
i i- -1 1
C C
1 1

= [ = [C C
0 0

( (A A
1 1

B B
1 1

) )

+ ( + (A A
1 1

+ + B B
1 1

) ) ] ]
= [ = [C C
0 0

( (A A
1 1

B B
1 1

) ) ] ] ( (A A
1 1

+ + B B
1 1

) )
= ( = (C C
0 0

+( +(A A
1 1

B B
1 1

))( ))(A A
1 1

+ + B B
1 1

) )
= = C C
0 0

A A
1 1

+ + C C
0 0

B B
1 1

+ + A A
1 1

B B
1 1
an an logamente logamente
C C
i i

= = C C
i i- -1 1

A A
i i

+ + C C
i i- -1 1

B B
i i

+ + A A
i i

B B
i i
SN7483 Four-Bit Adder Module
Package Pin Configuration
Tiempo
Tiempo

total
total
para
para

el
el
sumador
sumador

7483
7483
Retardo Retardo

por por


del SN7483 del SN7483
t t
1 1

= 3 = 3 t t
gate gate
t t
2 2

= = t t
3 3

= = t t
4 4

= 4 = 4 t t
gate gate
t t
C1 C1
= = t t
C2 C2

= = t t
C3 C3

= = t t
C4 C4

= 3 = 3 t t
gate gate
SN7483 SN7483- -based Ripple based Ripple- -Carry Adder ( Carry Adder (n n- -bits) bits)
t t
add add

= (3 = (3m m

+ 1) + 1)

t t
gate gate
where where m m

= = n n/4 /4 . .

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Sistemas Sistemas Digitales Digitales 1 1

GICA COMBINATORIA MODULAR

o de un multiplexor de cuatro a uno

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dulos de sumador binario MSI 7482 de dos bits

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