Remerciements

Je remercie vivement Monsieur le professeur Mhammed LAHBABI

responsable du Cycle d'ingnieur yst!mes "lectroni#ues et $lcommunication%
&lus particuli!rement' ma gratitude s(adresse ) mon encadrant )
$Microelectronics Monsieur Abdellatif "L A*+I chef de groupe de maintenance
JI,' #ui tait l)' tou-ours prsent' et pr.t pour me guider et ) me procurer les
moyens ncessaires au travail%
Je prsente mes vifs remerciements ) toute personne responsable de mon
accueil au sein de la socit $Microelectronics ainsi #u(au/ personnes #ui ont eu
la gentillesse de m(aider au suivi de ce travail et #ui ont surement particip ) sa
russite%
i
Table des matires
REMERCIEMENTS...................................................................................................................................... I
TABLE DES MATIRES ............................................................................................................................ 2
INTRODUCTION GNRALE .................................................................................................................. 3
PRSENTATION DE STMICROELECTRONICS........................................................................................ 4
ETUDE DE LEXISTANT ET PROBLMATIQUE ................................................................................... 13
I.1.HANDLER .......................................................................................................................................... 14
I.1.1.Loader (Chargeur) (1)............................................................................................................... 15
I.1.2.Base Unit Handler (2) .............................................................................................................. 15
I.1.3.Contact area (Zone de contact) (3)........................................................................................... 15
I.1.4.Unloader (Dchargeur) (4) ....................................................................................................... 15
I.2.TESTEUR QT200................................................................................................................................ 15
I.2.1.!artie !"L................................................................................................................................ 1#
a)Carte $icro%rocesseur CLZ &' (C(32&B)..................................................................................... 1#
))Carte *L+,- ............................................................................................................................... 1#
c)Carte C", ,- .............................................................................................................................. 1&
d)Carte *!. ,- ............................................................................................................................... 1&
e)Cartes !/ (!o0ers) ..................................................................................................................... 1&
I.2.2.Dou)le $atrice.......................................................................................................................... 2'
I.3.SMART POWER TEST-HEAD (T.H)....................................................................................................... 21
I.3.1.(tructure interne du ,est1Head U1214..................................................................................... 21
I.3.2.Cla$% (44-2 ........................................................................................................................... 22
I.3.3.Co$%arateurs........................................................................................................................... 23
I.3.4.Dri3er (44#2 ............................................................................................................................ 25
I.3.5.Carte $4re (44#4 .................................................................................................................... 25
I.4.AUTOJIG.......................................................................................................................................... 25
I.4.1.Bloc 1 5 ..................................................................................................................................... 2-
UL"2&'3 .................................2#
#4HC6HC,54' ................................................................................................................................. 2#
I.4.2.Bloc 2 5 ..................................................................................................................................... 2&
Le circuit intgr #41-4..................................................................................................................... 22
HC4'42............................................................................................................................................. 22
I.4.3.Bloc 35 ...................................................................................................................................... 3'
II.1 STRUCTURE GNRALE DU PROGRAMME............................................................................................. 31
II.2DCLARATION DES ARIA!LES............................................................................................................. 32
II.3"LU# DU PROGRAMME........................................................................................................................ 32
II.4LES SOURCES LECTRIQUES CONTINUES............................................................................................. 33
II.5ACQUISITION DU OLTAGE ET DU COURANT.......................................................................................... 34
II.$PINS ET !ITS.................................................................................................................................... 35
II.%LES DRIERS..................................................................................................................................... 3$
II.&LES COMPARATEURS.......................................................................................................................... 3%
II.&.1.Le co$%arateur I" 5................................................................................................................. 3#
II.&.2.Le co$%arateur 7U, 5............................................................................................................. 3#
II.&.3.Le $ulti%le8eur......................................................................................................................... 3&
III.1.PRO!LMATIQUE ....................................................................................................................... 3'
III.2.DMARCHE ET MTHODOLOGIE ( ...................................................................................................... 3'
CONCEPTION ET RALISATION DU CHECKER DAUTOJIGS............................................................40
I.1.DMARCHE DE LA CONCEPTION........................................................................................................... 40
2
I.2.CONCEPTION ..................................................................................................................................... 40
CONCLUSION GNRALE..................................................................................................................... 4
Introduction Gnrale
Toute entreprise est oblige sadapter aux progrs technologiques et se doter de
nouvelles mthodes pour quelle reste comptitive sur le march.
Par ailleurs, un arrt de production d une d!aillance imprvue du matriel devient
onreux pour lentreprise, et lincite donc adopter une mthodologie et une stratgie de
maintenance a"ant pour ob#ecti! le maintien du matriel dans un tat assurant la production
voulue au cot optimum.
$e ce !ait, et dans le cadre de sa stratgie de maintenance, le dpartement %anu!acturing
a propos de concevoir et raliser une carte &hec'er pour tester lappareil (uto)ig, su#et qui !era
lob#ecti! de ce travail.
*n e!!et, ltape Test + ,inish du processus de !abrication, les circuits intgrs sont
soumis un test lectrique gr-ce une entit de test comprenant le Testeur, le Test./ead, et
l(uto)ig. &e dernier tant la plupart du temps la cause de d!aillance de tout lensemble, et
dplo"ant un temps norme sa rparation, on a propos de concevoir et raliser une carte qui,
branche l(uto)ig d!aillant, et commande par un programme, permettra da!!icher dans un
$atalog le diagnostique de tous les pannes, pour ainsi !aciliter et guider la tache de rparation.
0e prsent rapport comporte quatre chapitres prsents comme suit 1
Premier chapitre 2 &ontexte gnral de travail 31 prsente une vue gnrale sur la socit et
donne les spci!icits relatives la ligne Po4er55672, ob#et des tudes dans ce pro#et.
8
$euxime chapitre 2 *tude de la problmatique 31 expose le contexte du su#et et explique
ses en#eux ainsi que la dmarche suivie.
Troisime chapitre 2 *tude de lexistant3 1 se consacre ltude de lexistant et traite en
premire partie le /ard4are constitu de lensemble du s"stme test, savoir, le /andler, le
testeur 9T2::, le Test./ead et l(uto)ig, et en deuxime partie le 5o!t4are.
9uatrime chapitre 2 &onception et ralisation 31 propose la solution ainsi que la dmarche
suivie pour sa ralisation.
Chapitre 0 1
Prsentation de STMicroelectronics
Introduction
6n commence par la prsentation de la socit 5T%icroelectronics, suivie dun aper;u
de lenvironnement o< il sest droul, pour ainsi initier le lecteur et le prparer assimiler les
di!!rentes notions qui seront traites par la suite, et on !inira par consacrer un paragraphe la
spci!icit Test + ,inish dans la ligne Po4er55672 qui a !ait lob#et de ltude.
I. Prsentation de STMicroelectronics
I.1. Historique
5T%icroelectronics =souvent appele simplement 5T> est une socit internationale de
droit hollandais mais d?origine !ranco.italienne, qui dveloppe, !abrique et commercialise une
vaste gamme de circuits intgrs et de composants discrets utiliss dans de nombreuses
applications.
0e groupe 5T a t cr en 7@AB la suite du regroupement de Thomson 5emi.
conducteurs =,rance> et 5C5 %icroelecttronica =Dtalie>.
E
*n (vril 7@A@, 5C5. Thomson ren!orce sa position internationale avec lacquisition
dDF%65, socit Gritannique, possdant une gamme de produits %65 de pointe.
*n mai 7@@A, 5C5.Thomson %icroelectronics prend le nom de 5T%icroelectronics H7:I.
I.2. STMicroelectronics en prsence globale
*n matire din!rastructure industrielle, 5T%icroelectronics se positionne un peu partout
dans le monde 1 ,rance, Dtalie, 5ingapour, Dnde, *tats unis et %aroc, totalisant globalement les
chi!!res suivants 1
*nviron J:::: emplo"s.
78 sites de production.
7K centres de Lecherche + $veloppement avance.
8@ centres de conception et dapplications.
(u niveau des sites de production, deux t"pes dusines sont distinguer 1 une division
2 ,ront *nd 3 qui assure le dveloppement et la !abrication de la puce, et une division 2 Gac'
*nd 3 qui se charge de lassemblage des composants lectroniques. 0usine de &asablanca est un
site Gac' *nd H7:I.
I.3. STMicroelectronics Bouskoura (STM.
*n 7@@A, la dcision de construire le nouveau site &asablanca =plus prcisment
Gous'oura> a t prise, avec un investissement de 2J: 8:: millions de dollars. 0a production a
dmarr en aot 2:::. (vec linauguration de cette nouvelle usine, 5T% &asa devint lune des
entreprises les plus importantes du %aroc avec prs de J::: emplo"s au total.

J
,igure D. 7 1 5T%icroelecronics Gous'oura.
0es produits de 5T !abriqus &asablanca sont trs diversi!is, et englobent plusieurs
domaines industriels. *n gnral, ces derniers se divisent aux cinq catgories !igurant dans le
graphe Pie ,igure D.2.
,igure D. 2 1 Craphe Pie des principaux segments de march H@I.
&ommunication =E8M> 1 circuits intgrs destins aux tlphones et in!rastructures
cellulaires, aux rseaux. etc.
Dn!ormatique =77M> 1 circuits intgrs destins aux produits de stoc'age de donnes,
dimprimantes, de 5ouris optiques, dcrans et a!!ichages, etc.
Produits grand public =7EM> 1 circuits pour dcodeurs et TN numriques, lecteurs de $N$,
appareils photo numriques, (udio numrique, etc.
(utomobile =72M> 1 %oteursOscurit, (utoradios, %ultimdias automobiles, etc.
Dndustriel =AM> 1 (limentations, mesures, cartes puce, etc.
K
I.3.1. !rganigra""e de STM.
,igure D. 8 1 6rganigramme de 5T%. Gous'oura H@I.
0e prsent pro#et se droule au sein du dpartement %anu!acturing. Il comprend trois
dpartements : le dpartement production, engineering, et maintenance [10].
Parmi ses missions :
Dnstaller et quali!ier tous les nouveaux pro#ets.
$velopper les habilits techniques et amliorer les per!ormances des s"stmes, des
processus et des quipements.
$plo"er la culture TP% =Total Productivit" %anagement>
Crer lusine de !abrication et les investissements.
$velopper et standardiser les outils des machines et les produits.
B
I.3.2. #$aines de productions de STM. Bouskoura
Dl existe sept chaines de production 5T%. qui sont relatives au t"pe du boitier produit.
0a Table D.7 prsente les di!!rents boitiers 1
Tableau D. 7 1 tableau des circuits intgrs produits 5T% H@I.
II. Processus de %abrication
Pour raliser l?assemblage et le test des composants semi.conducteurs, 5T%. Le;oit la
plaquette de silicium =4a!er> ralise Tours en ,rance et &atane en Dtalie. 0?assemblage et le
test+!inish sont raliss dans une salle blanche o< la concentration particulaire est maPtrise a!in
de minimiser lintroduction, la gnration et la rtention de particules lintrieur.
0e processus de !abrication en Gac'.end se droule sur 8 tapes1 (ssembl"7, (ssembl"2,
Test+!inish, quon va dtailler dans ce qui suit, tout en respectant lordre chronologique des
oprations.
II.1. &sse"blage1 (&sse"bl' 1
0e premier assemblage se constitue de quatre oprations 1
II.1.1. Sa(ing
&ette opration ce compose galement de deux sous oprations H@I 1
&ollage de la plaquette =Qa!er %outing>
0e collage de la plaquette est la premire opration dans le processus d?assemblage. &elle
ci consiste coller la plaquette contenant les puces lectroniques, sur un !ilm adhsi! =scotch
Fitto> pour !aciliter son traitement et garantir son maintien par la suite. Rne !ois colle, le 4a!er
doit subir une stabilisation base d?aSote pendant 2 heures.
A
,igure D. E 1 6pration de collage du Qa!er H@I.
II.1.2. Sciage ()a%er Sa(ing
0a plaquette de silicium passe dans une machine qui la dcoupe l?aide d?une lame en
diamant, tournant une vitesse de J::trOs. Rn arrosage avec de l?eau trs pure permet d?liminer
les rsidus de silicium sans dgrader les caractristiques lectriques de la puce.

2a3 2c3
,igure D. J 1 =a> 6pration de dcoupage du Qa!er, =c> Qa!er dcoup H@I.
@
II.1.3. collage des puces (*ie+&ttac$
0e collage est un processus qui consiste attacher les puces lectroniques sur des grilles
mtalliques nommes ,rames, par lutilisation dune colle =Clue> ou dune p-te souder =5older
Paste>. Rne partie de ce support reprsente le radiateur du produit !inal ,-..

,igure D. K 1 lassemblage de la puce H@I.
II.1./. soudure des %ils ()ire Bonding
0a soudure des !ils est une technique dinterconnexion lectrique entre la $ie et son
support par le soudage ultrason, avec un !in !il dor. &ette opration se !ait laide dune sorte
daiguille nomme 2 &apillaire 3 H@I.
,igure D. B 1 $ie interconnecte avec le support H@I.
II.2. &sse"blage 2 (&sse"bl' 2
0e deuxime assemblage se constitue de cinq oprations 1
II.2.1. Moulage (Molding
&ette opration se !ait une temprature de 7A:T& et sert couvrir la puce dune rsine
isolante pour la protger du milieu extrieur. (vant chaque manipulation, lopratrice met un
lubri!iant pour que la rsine ne colle pas dans le moule.
7:
,igure D. A 1 6pration de moulage H@I.
0e moule est !ait pour envelopper deux !rames en mme temps. 0a ,igure D.A ci.dessous
montre les !rames la sortie de la machine.
,igure D. @ 1 ,rames leur sortie du moule H@I.
II.2.2. %our apr0s "oulage (PM# 1 Post Mold #ure
( cette tape, les pices passent dans un !our daSote pour enlever lhumidit ainsi la
rsine est plus rigide.
II.2.3. 2ba3urage (*e%las$ing
(prs le moulage, on met les !rames dans une machine qui sert liminer les rsidus de
la rsine en propulsant contre les !rames un mlange de poudre abrasi! et dair compress.
II.2./. dcoupage (#ropping
0e dcoupage permet denlever les interconnexions entre les pattes de la pice par une
opration de poin;onnage.
II.2.4. 5or"ing
77
0e ,orming est lopration qui consiste donner une !orme adquate aux connexions de
la pice.
II.3. Test 6 5inis$
0e travail de ce pro#et se !ocalise sur cette tape, Test + ,inish. 0a pice ce stade est
teste, puis identi!ie en cas de validation, par un marquage signalant son nom, son t"pe
commercial, le numro de lot ainsi que le lieu et la date de !abrication. 6r, pour approuver le
!onctionnement du circuit intgr aux di!!rents environnements auxquels peut il tre suomi
prochainement, le test suit un ordre chronologique bien prcis, commen;ant par le Test /ot,
e!!ectu 72JT&, puis le Test &old, . E:T&, et en!in le Test (mbiant la temprature ambiante
2JT&.
,igure D. 7: 1 6rdre chronologique du test lectrique.
0e s"stme de test est constitu dun ensemble de machines pouvant tre diviss en deux
parties, la premire responsable dassurer lenvironnement de test =/ot, &old, ou (mbiant> et
prsenter les pices aux contacts, qui est le /andler, la deuxime constitue de l(uto)ig qui va
de paire avec, le Test /ead et le Testeur. &e dernier est command travers un programme
choisi selon la race teste H@I.
0a chaine de production Po4er556.72 est spcialise la !abrication des &.D. destins au
domaine (utomobile.
#onclusion
(prs avoir amen le su#et, situ le stage dans lespace et donn ses conditions de
ralisation, on passera dans le chapitre. DD exposer et !aire une tude dtaille de la
problmatique.
72
Chapitre 4 1
Etude de lexistant et Problmatique
Introduction
Nu que l(uto)ig va de pair avec dautres entits lors du test, ltude mener doit
comporter tout lensemble. &ela !era lob#et du prsent chapitre. (insi, on distinguera entre deux
parties, la premire concernant le /ard4are, o< on expliquera aussi bien que possible le
!onctionnement de chaque lment, respectivement le /andler, le Testeur, le Test /ead, et
l(uto)ig U et la deuxime !aisant appel la partie 5o!t4are o< on noncera lenvironnement de
programmation et on tudiera le langage. *t !inalement
I. Partie Hard(are
0a partie /ard4are est constitue du /andler, du Test./ead, et de l(uto)ig,
interconnects entre eux comme dans la !igure DD.7 qui suit 1
78
,igure DD. 7 1 &onnexion de l(uto)ig au Test./ead et au Testeur.
I.1. Handler
0e /andler est la partie mcanique dans lensemble de Test. *lle est responsable de !aire
passer les pices paires par paires au contact tout en assurant la temprature de Test 1 trs basse,
trs chaude ou ambiante.
Dl existe plusieurs t"pes de /andler, dont le 2 %ultitest 3 qui est utilis dans la ligne
PQ556.72.
0e %ultitest se compose de plusieurs parties dont celles cits dans les paragraphes qui
suivent.
7E
,igure DD. 2 1 0a machine /andler HJI.
I.1.1. 7oader (#$argeur (1
0e chargeur est un s"stme automatique ddi un seul t"pe de pices. &est l o< on
pose les plateaux =Tra"s> des pices prtes tre testes. Dl est sur le cot suprieur de la
manutention s"stme.
I.1.2. Base 8nit Handler (2
( la sortie du chargeur, la Gase Rnit /andler soccupe de !aire passer les pices une par
une la pince de contact pour pouvoir e!!ectuer le test. &est dans cette partie que la pice est
expose la temprature adquate au t"pe de test.
I.1.3. #ontact area (9one de contact (3
Dl sagit dun mcanisme de deux pinces de contact qui !onctionnent en alternance pour
tenir la pice pendant le test. Dl existe plusieurs t"pes de pinces qui di!!rent selon le nombre de
connexions. =0a !igure DDD.E> montre la photo dune pince destine la chaine de production
Po4er5672, cest pour cela quelle contienne 72 connexions.
,igure DD. 8 1 Pince de contact.
I.1./. 8nloader (*c$argeur (/
&est l o< on obtient les rsultats des tests. 0es pices sont la sortie classes dans des
Tra"s di!!rentes selon leur tat, soit les pices bonnes dans les Tra"s et les re#ets dans les Tra"s.
I.2. Testeur :T2;;
0e testeur est constitu dun ensemble de cartes lectroniques qui #ouent le rVle de
plusieurs instruments de mesure tel quun multimtre, un gnrateur de courant et de !rquences.
7J
Dl constituera dans notre cas la source dalimentation de la carte &hec'er, et sera command
selon le besoin par le programme. 5on tude donc sera traite plus en dtails HKI.
Dl existe quatre t"pes de testeurs, celui utilis dans la ligne Po4er556.72 est le testeur
9T2:: qui !igure dans la prise =,igure DD.E> 1
,igure DD. E 1 Testeur 9T2::.
$ans une con!iguration standard, le 9T2:: est compos dune partie P&, une partie
PF0, une double matrice, des alimentations et biens dautres units qui seront dtailles par la
suite.
,igure DD. J 1 &on!iguration standard du testeur 9T2:: HJI.
7K
0a partie P& contient le processeur du testeur, alors que la partie PF0 rassemble la
ma#orit des ressources du testeur, en plus de la carte microprocesseur pour la communication
avec le P& =Processor slave>.
I.2.1. Partie P<7
0e bloc PF0 comprend par ordre de traitement, la carte microprocesseur, la carte %0(,
0a carte &FT, la carte %PW, et les cartes Po4ers.
a #arte "icroprocesseur #79 =; (#S32=B
*lle #oue le rVle dune inter!ace entre le P& et le testeur. *lle envoie les instructions
donnes via le P& aux cartes &58:K et &5878 qui se chargent de commander les relais pour
relier le Test./ead aux blocs dalimentations 2 po4er 3 correspondant la mesure.
,igure DD. K 1 &arte XA: et &artes &5s HJI.
b #arte M7&T>
0a carte %0(TK est la ligne de mesure qui contient le PQ: pour la mesure, et A lignes
dacquisition =&/: &/B>. Dci on note que le &/: est ddi au PQ:, que les &/ 7,2 et 8
mesurent seulement le voltage et que ces derniers donnent un rsultat de signe invers.
7B
,igure DD. B 1 5chma du %0(HJI.
c #arte #<T T>
0a carte &FT TK est un compteur 7::%/S, deux entres &hannel ( et &hannel G qui
indiquent respectivement, le 5tart et le 5top du comptage.
d #arte MP? T>
0a carte %PW est un multiplexeur de slectionner sortie du &omparateurO 6ut.
e #artes P) (Po(ers
0es Po4ers sont des cartes dalimentations lectriques qui peuvent !orcer ou mesurer une
tension etOou un courant, ces alimentations sont comme suit 1
(limentations T"pe Tension &ourant (pplications
PQ77 $& YO. 72AN B:: m( ne !orce que la tension
PQ72 $& YO. 82 N 7(
Peut !orcer la tension et le
courant
PQ78 + PQ7E 2 W $& YO. 82 N 2J:m( Peut !orcer N et D
PQ7J + PQ7K 2 W $& YO. 82 N 2J:m( Peut !orcer N et D
PQ7B + PQ7A 2 W $&
YO. J: NOYO.
E: N
J::maOE
N
Peut !orcer N et D
PQ7@ + PQ2: 2 W $&
YO. J: NOYO.
E: N
J::maOE
N
Peut !orcer N et D
Tableau DD. 7 1 5pci!ication des di!!rents Po4ers.
7A
0e PQ: !ait partie de la carte 2 mesure line ou %0(3. Dl peut gnrer des signaux trs
!aibles ne dpassant pas JN, il peut aussi lexception des autres PQ =alimentations> !aire la
mesure. 0es autres blocs dalimentations ne !ont qualimenter =!orcer N ou D> et sont tous relis
au PQ: et la masse pour #ouer le rVle des intermdiaires au PQ: quand il sagit de !aire la
mesure.
,igure DD. A1 0iaison entre PQ: et les autres PQs HJI.
Pour plus dexplication on va voir lexemple du Po4er 7B.
,igure DD. @ 1 5chma du Po4er 7B HJI.
$ans le schma de la !igure DDD.@, Dl sagit du po4er7B. 6n d!init le voltage !orc comme
la di!!rence de potentiel entre le 6ut et le Let ,orcing =N7> et le voltage mesur comme la
di!!rence de potentiel entre le 6ut et le Let 5ensing =N2>.
Leste noter que 0e !or;age ou la mesure ne se !ait pas ncessairement par rapport au
CF$, ce qui mne distinguer entre les alimentations !lottantes =dont le Let ,orc et Let 5ens
peuvent avoir une valeur di!!rente de :> et les alimentations non !lottantes =dont le Let ,orc et
Let 5ens sont lis au CF$>.
$aprs les documentations on cite 1
7@
0iste des alimentations non !lottantes 1 PQ78 7K, PQ77, PQ72 et PQ7:.
0iste des alimentations !lottantes 1
PQ: !lottant #usqu? 7::N
PQ7B !lottant #usqu? J:N
PQ27 !lottant #usqu? 7:::N
0es trois relais sont situs dans la carte &58:@. (insi on peut soit les laisser ouverts
quand on nutilise pas le PQ7B et les commander au cas contraire.
Pour !orcer ou mesurer une tension il !aut passer par les pins de la matrice. &ette dernire
qui va tre traite plus en dtails par la suite.
I.2.2. *ouble "atrice
6n rserve lappellation double matrice aux deux connecteurs du testeur, qui le relie un,
ventuellement deux Test./ead. Dl est intressant de connaPtre chaque sortie de ce connecteur
a!in de contrVler la commande qui en est issue.
Toute matrice du testeur est un connecteur 8: PDFs rsum dans le tableau suivant.
Pour plus de dtails =voir tableau DD.7>.
Fom du signal de la matrice 5pci!ication $escription
GDL Z7.. 8:[
GD$ Z7B.. KE[
5ortie ,ournissent des signaux logiques, : ou JN.
PDF Z7 .. 2E[ 5ortie &haque PDF est constitu de deux PDFs 1 PDFx, et
PDFx5, et sont relis aux Po4ers pour permettre le
!or;age et la mesure.
&/(, &/G *ntre 0es deux canaux sont lentre de la carte compteur. 0e
premier indique le 5tart pour dclencher le comptage et
le deuxime le 5top.
GD0 Z7.. 7K[ *ntre &e sont des entres logiques en provenance de la carte
&omparateur
Tableau DD. 2 1 5pci!ications des PDF de la matrice.
$ans le schma de la !igure DD.7: qui suit, on identi!ie le branchement des PDFs aux
Po4ers.
2:
,igure DD. 7: 1 Lelation bloc' PF0 Otesteur via les pins de la matrice HJI.
I.3. S"art Po(er Test+Head (T.H
0e 5PQ T./. est un ensemble de cartes lectroniques interconnectes qui permettent en
principe la mesure des caractristiques du circuit intgr. Dl est reli via la matrice au testeur qui
reprsente sa source dalimentation. $ans notre cas, on est amen passer par les cartes du T./
parce quelle reprsente linter!ace entre l(uto)ig et le testeur.
Dl existe plusieurs t"pes de Test./ead qui change selon le produit utilis. 0a ligne
PQ556 72 vise par ce pro#et utilise le T./ 2 R 7@7E 3 HJI.
,igure DD. 77 1 Test./ead R7@7E.
I.3.1. Structure interne du Test+Head 81-1/
0es cartes constituantes du T./ sont 1 la carte mre, la carte $igitiSer, la carte
&omparateurODF, la carte comparateurO6RT, la carte inter!ace, la carte &lamp et la carte
$river.
27
,igure DD. 72 1 Nue interne du Test./ead.
0es cartes tudies par la suite sont ceux convoqus lors de la programmation de notre
carte &hec'er.
I.3.2. #la"p S//>-
0a carte &lamp contient 7E lignes &lamp divises en deux groupes =XFL et XFP> selon
leurs tensions de seuils maximale et minimale. *lles ont pour !onction de protger les lignes des
surcharges.
0a carte est constitue principalement de diodes comme le montre la !igure DD.78
suivante 1
,igure DD. 78 1 5chma clamp XFP et XFL HJI.
22
I.3.3. #o"parateurs
0e T./ contient 72 circuits pour comparer les 72 lignes provenant du )DCO$RT
=*W5TLZ7.72[> avec un voltage de r!rence programmable.
0es circuits comparateurs sont diviss en trois parties places dans deux di!!rentes cartes 1
&omparatorODF 5EEB:
0a carte &omparatorODF contient 72 convertisseurs $(& 72 bits programmables :.7KN.
0eur rVle est de convertir le signal numrique provenant du P& en signal analogique qui est
ampli!i a!in dtre utilis par la carte &omparateur 6RT.
,igure DD. 7E 1 5chma du comparateur DF HJI.
&omparatorO6RT 5EEB7
0e circuit de cette carte est divis en 2 parties 1 &omparateurs et %ultiplexeurs.
0es comparateurs 6RT permettent de comparer les signaux provenant du &ompODF et la mesure
provenant du $RT =+evice under test>. 0es signaux de sortie sont traits par un %ultiplexeur.
,igure DD. 7J 1 5chma du comparateurO6ut et du multiplexeur HJI.
28
M)!@* A1+12B
%ultiplexer 5EEB7
0e multiplexeur permet de slectionner la destination du rsultat de chaque comparaison.
,igure DD. 7K 1 5chma du %ultiplexer HJI.
0e schma de la ,igure DDD.7B rsume la liaison entre les 8 composants du comparateur,
&omparatorOin, &omparatorOout et %ultiplexer.
,igu
re DD. 7B1 0iaison entre les cartes comparateurs.
$ans notre cas, lors de la programmation, on a slectionn la sortie GD0 a!in de vri!ier le
rsultat de la comparaison. 0es GD0Z7 72[ correspondent respectivement aux sorties logiques
%Q6L$Z7 72[, (insi, si par exemple le comparateurA e!!ectue une comparaison, le rsultat
se dispose comme suit 1
x x x x &A x x x x x x x
GD072 GD077 GD07: GD0@ GD0A GD0B GD0K GD0J GD0E GD08 GD02 GD07
2E
I.3./. *ri3er S//C2
0e Test./ead contient K drivers qui produisent chacun une tension programmable allant
de : 7KN =GNL0/Z7.K[> limit entre 7AN et .:.KN. &ette tension est !ournie par un $(& 72
bits du mme t"pe que celui du comparateur DF.
,igure DD. 7A 1 5chma du driver HJI.
I.3.4. #arte "0re S//C/
Toutes les cartes du T ./ sont relies la carte mre qui sert dinter!ace entre elles et le
testeur.
I./. &8T!DIE
0(uto)ig qui constitue lob#et de ltude, est un adaptateur dinter!a;age lectronique
entre le /andler =pince de test>, le testeur et le Test./ead. Dl assure lacheminement des signaux
dalimentations et des mesures gr-ce des relais, selon les tests exigs par le produit
correspondant.
,igure DD. 7@ 1 Photo de l(uto)ig.
2J
0a carte de l(uto)ig !igurant dans le schma suivant est constitue de plusieurs blocs
lectroniques qui seront traits dans les paragraphes suivants, a!in de maitriser leur commande
lors de la programmation. 0a ,igure DD.2: prsente le montage total de l(uto)ig PQ55672 HAI.
I./.1. Bloc 1 1
0e rVle du premier bloc reprsent dans le schma de la ,igure DDD.2: qui suit est de commander
les relais. Dl est constitu de deux principaux circuits intgrs 1 R0F 2A:8 et BE/&TEJ:.
,igure DD. 2: 1 5chma du bloc7 HEI.
0e 7
er
bloc est constitu de deux principaux circuits intgrs 1 R0F 2A:8 et BE/&TJE:
2K
87<2=;3
,igure DD. 27 1 boitier et schma interne de R0F2:8H7I.
0es circuits R0F2A:8 comportent dans un mme boitier, huit transistors FPF
$arlington. &e t"pe de circuit est idal ds l?instant o< il s?agit de commander un ensemble de
plusieurs relais, car il les sert dampli!icateur de courant.
Dci on note que lR0F2A:8 inverse le niveau logique des signaux appliqus aux entres et
qu?il possde des diodes internes qui permettent de se passer des diodes de protection.
C/H#FH#T4/;
0e BE/&O/&TJE: est un octuple bu!!er =ampli!icateur de courant> inverseur, avec des
sorties trois tats. 0es sorties 8 tats sont contrVles par les entres de validation de sorties 6*7
et 6*2.
2B
,igure DD. 221 boitier et schma interne de BE/&TJE: H7I.
Tableau DD. 8 1 $escription des broches BE/&TJE: H7I.
0es rsistances de 2.2\ servent consommer un petit courant, moins de :.7m( pour
liminer les e!!ets indsirables.
I./.2. Bloc 2 1
0e 2
eme
bloc est galement utilis pour la commande des relais, mais cette !ois.ci via une
inter!ace parallle qui se mani!este dans le &.D /&7KE command par le driver K.
2A
,igure DD. 281 5chma du bloc 2 HEI.
7e circuit intgr C/1>/
0e circuit intgr BE7KE est un registre dcalage deux entres sries et huit sorties
parallles, a"ant une entre dhorloge =&\> et une entre as"nchrone de remise Sro prioritaire
=&0L>. 5a table de vrit est reprsente dans le Tableau DD.E 1
Tableau DD. E 1 Table de vrit du circuit intgr BE2KE H7I.
$ans notre deuxime bloc, le signal dhorloge est le driver K.
0e signal dcal reste insu!!isant pour commander des relais pour cette raison on !ait
appel a lampli!icateur R02A:8.
H#/;/-
0e circuit intgr /&E:E@ possde une sortie collecteur ouvert. 5oit 1
0orsque la logique interne place un niveau haut en entre, le transistor interne est satur,
2@
/&E:E
@
Ns ] :.
0orsque la logique interne place un niveau bas en entre, le transistor est bloqu, et Ns ^ X
=haute impdance>. &ela quivaut au montage sans la sortie.
Rne rsistance de tirage est utilise pour !ixer l?tat logique haut impdance Ns ^ X 7.
0e !iltre L& cr par cette rsistance et la capacit parasite de la porte logique =!iltre passe.bas>
ne perturbe pas le signal utile.
0a sortie collecteur ouvert est utilise pour raliser la conversion de tension 1 un signal
logique :.7.AN peut tre converti en signal logique :.JN l?aide d?une rsistance de pull.up
relie au JN, sous la condition que le transistor de sortie supporte la tension de JN lorsqu?il est
bloqu. &ette caractristique permet galement de sparer les alimentations de la logique interne
et du priphrique command.
I./.3. Bloc 31
,igure DD. 2E1 5chma du Gloc 8 HEI.
0e bloc 8 est constitu dun condensateur &
7
et une rsistance L
@
. 0a tension de sortie
tant gale la tension d?entre, il ne peut tre utilis comme !iltre qu?aliment par une source de
courant.
0es intensits dans les deux dipVles sont 1

8:
Gloc
Gloc
.
0e courant dans le condensateur est dphas de @:T par rapport au courant d?entre =et de
la rsistance>. 5oumis un chelon de tension, il se charge rapidement et peut tre considr
comme un circuit ouvert, le circuit se comportant ds lors comme une simple rsistance.
II. Partie So%t(are
0es signaux du testeur son pilots par un programme crit en langage T0W, qui est traduit
par le compilateur 0e compilateur 5T2T0W au langage machine.
$ans ce qui suit, on donnera un aper;u de ce langage qui va de pair avec les di!!rentes
notions vus auparavant sur le testeur HBI.
II.1 Structure gnrale du progra""e
$ans lenvironnement de dveloppement. Rn programme est pli la structure suivante 1
PL6CL(% ?nn 5TLDFC?U "nt.te du programme
$claration des variables
&(0DGL(TD6F nn U Calibration
T*5T U Initialiser le compilateur au test
Programme
5T6P U 5inir le test et continuer avec les routines
*F$ U 5in du programme
PL6CL(% _nn 5TLDFC _ U
&ette instruction est lentte de chaque programme.
&(0DGL(TD6F nn U
(vant le test, il !aut procder avec la calibration des composants. 0e nombre entier positi!
nn prsente le rapport entre le nombre dexcutions du programme test et une excution de
calibration. 0e compilateur assume nn ^7:: par d!aut.
T*5T U
&ette instruction initialise le compilateur la section test.
87
5T6P U
5top la partie Test et continue avec les routines.
*F$ U
,in du programme test.
II.2 *claration des 3ariables
&omme les variables, les constantes en T0W peuvent avoir 8 t"pes 1 *ntier, rel ou
logique. 0a dclaration respecte la !orme suivante 1
Pour les constantes
&6F5T(FT 5TLDFC name^ssss U
&6F5T(FT DFT*C*L name^value U
&6F5T(FT L*(0 name^value U
&6F5T(FT 06CD&(0 name^value U
0e compilateur accepte aussi des constantes magnitude lectrique ou temporelle *WP 1
%N %illivolt
F( Fanoampere
R5 %icroseconds
Pour les variables
DFT*C*L nameU
L*(0 nameU
06CD&(0 nameU
5TLDFC nameHnnI^ssssU
0assignation des valeurs des variables se !ait travers les instructions1 $(T(, 0*T,
DFPRT, L*0* U
*xemple 1 0*T #^7 U
II.3 5luG du progra""e
Pour ordonner lexcution des instructions et constituer ainsi un !lux bien organis, il "a
un tas dinstructions utiliser, savoir 1 L6RTDF*, &(00, C6T6
Loutine
Rne routine a le mme concept quun sous programme ou procdure. 5on appel se !ait
travers les instructions C6T6, )5L ou &6FTDFR*.
Noici un exemple simple qui reprend toutes les notions vues #usqu maintenant 1
82
PL6CL(% ?22 5R%?U
L*(0 (,G,5R%U +finition des variables
&(0DGL(TD6FU
&6FTDFR*U
T*5TU +but du test
0*T (^.7::.:U
0*T G^J.7U
&(00 7:U Appel de la routine 06
0*T (^.7::.:U
0*T G^.J:.:U
&(00 7:U Loutine call
5T6PU 5in logi#ue du programme
`
`
7: L6RTDF*U +but de la routine
0*T 5R%^(YGU
PLDFT 2, 5R%U
L*TRLFU *etour au programme principal
`
*F$U 5in physi#ue du programme
(.F 1 Dl est convenable et utile darranger les routines en !in de programme entre le 5T6P et
l*F$.
II./ 7es sources lectriques continues
(vant de passer aux instructions, on rappelle que les Po4ers sont des sources
dalimentations et il "en a 77 qui di!!rent selon leur caractristiques. 0e PQ: est le seul qui
peut !orcer et mesurer, soit un courant soit un voltage. 0es autres blocs dalimentations ne !ont
qualimenter et sont tous relis au PQ: et la masse pour #ouer le rVle des intermdiaires au
PQ: quand il sagit de !aire la mesure.
Fanmoins, la di!!rence entre ces Po4ers se note non seulement au niveau /ard4are
mais encore au niveau 5o!t4are, o< quelques instructions ne servent de commande qu des
sources prcises. &i.dessous on trouve quelques exemples 1
5*T PQ:, !ixed value =(>, Nmax valueU
5*T PQ:, !ixed value =N>, Dmax valueU
5et PQ77, !ixed value, measureU
5et PQ78, !ixed value =(>, Nmax value, &0(%P valueU
N%(W value 1
Rtilise quand un voltage doit tre mesur =&ourant !orc>.
88
D%(W value 1
Rtilise quand un courant doit tre mesur =Noltage !orc>
Dl !aut noter que la valeur maximale mesure doit tre spci!ie mme si le po4er est
utilis #uste pour !orcer. &ela parce que le terme Nmax est utilis par le compilateur T0*% pour
indiquer que le po4er doit !orcer un courant et mesurer un voltage et vice versa pour Dmax.
%*(5RL* 1
&omme le Po4er 77 ne !orce que le courant, la valeur mesure est par d!aut la tension. 0a
commande measure envoie cette valeur via les channels de la ligne de mesure.
&0(%P value 1
&ette commande est en relation avec Dmax et Nmax. *n mode NO, =voltage !orcing>, la valeur
&lamp est la valeur maximale permise du courant et *F mode DO, cest la valeur maximale
permise de tension.
0a valeur &lamp doit tre tou#ours suprieure la valeur DmaxONmax.
II.4 &cquisition du 3oltage et du courant
0a mesure de tension et de courant se !ait soit travers le 5ens du mme PDF de !or;age,
soit travers le 5ens dun autre PDF. $ans tous les cas, la commande de mesure a la !orme
suivante 1
measure $&, channel :, average nn , period nn U
&/(FF*0 n 1
&est le channel via lequel se!!ectue la mesure.
(N*L(C* nn 1
*xcute la mo"enne de nn mesures.
P*LD6$ xx 1
&est la valeur entre une mesure et autre. *lle est exprime en secondes et accepte BJus comme
valeur minimale.
Pour lacquisition des mesures, linstruction suivante est utilise 1
Q(DT ,6L %*(5RL* $& 1
8E
&ette commande place la valeur mesure dans la variable _N(0R. 0e compilateur ne passe
control linstruction suivante quune !ois la mesure ait t d# e!!ectue.
II.> PI<s et BITs
Rn Po4er est reli 2 PDFs au moins =2 lignes de !or;age et 2 lignes de mesure>, cest
pourquoi il !aut prciser la ligne de commande avant. (utrement dit, il !aut connecter le PDF
utilis. &i.dessous on trouve une image accompagne des di!!rentes instructions de commande
de ces PDFs HBI.
,igure DD. 2J1 %anipulation des PDFs de la matrice HJI.
&6FF*&T, 6P*F (00U 7uvre tous les relais de la matrice.
&6FF*&T, 6P*F, PDF nU +connecte le &I8 n%
&6FF*&T, 6P*F %*(5RL*, PDF nU +connecte le &I8 n s(il est
connect ) la ligne de mesure' soit lors#ue le &o9er correspondant effectue la
mesure via ce &I8%
&6FF*&T, %*(5RL*, PDF nU Indi#ue la ligne de mesure #ui est le &I8 n%
&6FF*&T, P6Q*L, PDF nU 5erme les relais de la matrice #ui sont en
relation avec le &I8 n%
*tant donn quun voltage est la di!!rence de deux potentiels, il !aut !ixer le potentiel de
r!rence du Po4er dabord. (ussi, on connecte le CF$ ,orce et le CF$ 5ens au potentiel
choisi et cela selon les commandes suivantes.
6P*F n U
8J
&065* n U
,igure DD.2K1 %anipulation des GDTs HJI.
&omme les GDTs, 0es GDLs et les GD$s sont des relais commandables avec les
instructions 6P*FO&065*. 0a di!!rence cest que ces derniers sont des sorties logiques qui
prennent ltat bas quand le relais est !erm et ltat haut quand le relais est ouvert HBI.
II.C 7es *ri3ers
&omme mentionn avant, le T./ contient K $rivers programmables qui !ournissent
chacun une tension comprise entre : et 7KN HJI. 0e schma est comme suit 1
,igure DD.2B 1 %anipulation des $rivers HJI.
0es tapes suivre pour programmer un $river sont les suivantes :
8K
PL*5*T /*($, $L*DN*L value U Mettre le +AC au voltage correct
&6FF*&T /*($, $LDN*L 6F PDF 7..K U 5ermer le relais pour connecter la
sortie de l(amplificateur a une des si/ lignes B:*LH;0 %%<=%
&6FF*&T /*($, 5*TRP, PDF 7 .. KU Connecter la sortie du +AC )
l(entre de l(amplificateur
(ttendre le temps de test
&6FF*&T /*($, L*%6N*, PDF 7 .. K U +sactiver le +river
II.= 7es co"parateurs
0utilisation dun comparateur suppose lutilisation des 8 blocs qui le constituent, cest
pourquoi la programmation doit passer par les trois, premirement le comparateur DF, puis le
comparateur 6RT et en!in le multiplexeur HBI.
II.=.1. 7e co"parateur I< 1
&e bloc !ournit la premire valeur comparer L,&%P selon le schma suivant 1
,igure DD. 2A1 %anipulation du comparateur ODF HJI.
PL*5*T /*($, &6%P(L(T6L 7..72, value U 5orce la valeur du +AC )
>value(%
II.=.2. 7e co"parateur !8T 1
&e bloc e!!ectue la comparaison entre la sortie du comparateur DF et une des lignes
*W5TZ7..72[ pour donner un rsultat %Q6L$Z7..72[ HJI.
8B
,igure DD. 2@ 1 %anipulation du comparateur 6RT HJI.
&6FF*&T /*($, &6%P(L(T6L 6F, PDF 7 .. 72 U Connecte "?$;0 %% 04=
au comparateur ;0 %% 04=%
0a sortie du comparateur 6RT est ensuite traite par le troisime bloc qui est le
multiplexeur.
II.=.3. 7e "ultipleGeur
$ans notre cas, on a utilis la sortie GD0 du multiplexeur. 0e rsultat de comparaison est
donc transmis aux GD0 et sa lecture se !ait travers la commande suivante 1
%*(5RL* Q6L$, F U Cette instruction permet de lire l(tat logi#ue des 0< BIL
et de placer le rsultat dans la variable de type entier 8 @
III. Probl"atique et d"arc$e
(prs avoir t !amiliaris avec lenvironnement de travail, qui se droule dans la ligne
PQ55672, ltape Test + ,inish, on pourra procder lexposition de la problmatique, et
ventuellement prsentation du cahier des charges.
8A
III.1. Probl"atique
(u niveau du test lectrique, lorsque le nombre de re#ets des pices !abriques dpasse
un seuil logique, lopratrice est amene arrter le s"stme. $s lors, le technicien de
maintenance intervient pour dceler la source danomalie, savoir, la pice, le /andler, le
Testeur, le Test /ead=T./> ou l(uto)ig. 6r, A:M des problmes sont dus aux (uto)igs,et B:M
des problmes de l?(uto#igs sont caus par les relais et en absence dune procdure danal"se et
!ace un manque doutil de test de ce dernier, la rparation se tard et le test se voit perturb.
*n e!!et, a!in de cerner llment d!ectueux dans l(uto)ig, le technicien doit passer
par le test de toutes ses constituantes, et cela manuellement, laide dun multimtre. (ussi, le
temps de rparation savre important et peut entrainer des !ois larrt du s"stme de test en cas
dindisponibilit des (uto)igs en bon tat.
III.2. *"arc$e et Mt$odologie 1
(!in de bien atteindre lob#ecti! du pro#et, on a choisi dadopter la dmarche suivante 1
$abord, commencer par collecter les in!ormations et exploiter les supports techniques
=documents du constructeur, schmas lectriques, et documents de lensemble des machines
du test> pour se !amiliariser avec lenvironnement de test U
*nsuite, procder la conception et la ralisation dun &hec'er qui va !aciliter la tache de la
maintenance et la rparation des (uto)igs U
,inalement, appliquer sur le &hec'er plusieurs tests dans le but dapprouver son
!onctionnement U
8@
Chapitre A 1
Conception et ralisation du Checker
dAutoJigs
Introduction
&e chapitre prsente la conception en totalit de la carte &hec'er, tape par tape, en
suivant un ordre logique #usqu obtention du produit !inal.
I. #onception de #$ecker
I.1. *"arc$e de la conception
0a dmarche adopte pour concevoir notre appareil est la suivante 1
*tude de lensemble des blocs de l(uto)ig U
$composition du montage en sous blocs programmables U
$veloppement de lalgorithme de chaque bloc U
$istinction entre les blocs selon lalgorithme de test U
Test et !inition du programme.
I.2. #onception
(vant de se lancer dans le test des di!!rents blocs constituants l(uto)ig, on commence
par initialiser les di!!rents composants au mo"en de calibrage, et par dconnecter le &hec'er de
toute ressource susceptible da#outer dventuelles perturbations.
I.2.1. Test du bloc ?
5chma de test du bloc W
E:
5chma de test du bloc K
,igure DDD. 7 1 5chma de test du bloc K.
,igure DDD.21 &ommande des relais du bloc W.
Programme de test du bloc W
0a procdure de programmation est la commande des relais qui passe par le &.D /&7KE.
&omme ce dernier est un registre dcalage, on contrVle les relais par une horloge !ournie par le
driver K. $ans ce cas, le relai \7 sera command au premier !ront montant de lhorloge
E7
program '77 CK relays';
CALIBRATION 1;
TEST;
PRINT 2,'';
PRINT 2,' *************************************';
PRINT 2,' * WELCOME IN ..... * ';
PRINT 2,' * * ';
PRINT 2,' * Relays CHECKER * ';
PRINT 2,' *************************************';

DISCONNECT HEAD;
OPEN ALL;
CONNECT, OPEN ALL;
CLOSE 4;
CLOSE 70;
CONNECT, POWER, PIN 5;
CONNECT HEAD, DRIVER ON, PIN 6;

PRESET HEAD, DRIVER 6 5.0V;
SET PW 14, 5V, IMAX 249MA, FIELD 32;
WAIT 12MS;
SETUP;
WAIT 5MS;
WAIT 500US;
CONNECT HEAD, SETUP, PIN 6;==>1 CYCLE
WAIT 500US;
CONNECT HEAD, REMOVE, PIN 6;
WAIT 500US;
PRINT 2, '***********K1 =>ok=1 nnok=0*************';
INPUT ,T;
LET VALU= T;
IF(VALU=1) CLASSIFY 8, VALU ,'K1 STATUS ==> OK';
CONNECT HEAD, SETUP, PIN 6;==>2 CYCLE
WAIT 500US;
CONNECT HEAD, REMOVE, PIN 6;
WAIT 500US;
PRINT 2, '***********K2 =>ok=1 nnok=0*************';
INPUT ,T;
LET VALU= T;
IF(VALU=1)THEN;
CLASSIFY 8, T ,'K2 STATUS ==> OK';
ELSE;
CLASSIFY 8,T, 'K2 STATUS ==> NNOK';
ENDIF;
CONNECT HEAD, SETUP, PIN 6;==>3 CYCLE
WAIT 500US;
CONNECT HEAD, REMOVE, PIN 6;
WAIT 500US;
PRINT 2, '***********K3 =>ok=1 nnok=0*************';
INPUT ,T;
IF(T=1)THEN;
CLASSIFY 8,T,'K3 STATUS ==> OK';
ELSE;
CLASSIFY 8,T, 'K3 STATUS ==> NNOK';
ENDIF;
CONNECT HEAD, SETUP, PIN 6;==>4 CYCLE
WAIT 500US;
CONNECT HEAD, REMOVE, PIN 6;
WAIT 500US;
PRINT 2, '***********K4 =>ok=1 nnok=0*************';
INPUT ,T;
IF(T=1)THEN;
CLASSIFY 8, T ,'K4 STATUS ==> OK';
ELSE;
CLASSIFY 8,T, 'K4 STATUS ==> NNOK';
ENDIF;
CONNECT HEAD, SETUP, PIN 6;==>5 CYCLE
E2
WAIT 500US;
CONNECT HEAD, REMOVE, PIN 6;
WAIT 500US;
PRINT 2, '***********K5 =>ok=1 nnok=0*************';
INPUT ,T;
IF(T=1)THEN;
CLASSIFY 8, T,'K5 STATUS ==> OK';
ELSE;
CLASSIFY 8,T, 'K5 STATUS ==> NNOK';
ENDIF;
REMOVE;
OPEN ALL;
CONNECT, OPEN ALL;
DISCONNECT HEAD;
STOP;
END;
I.2.1. Test des autre relais.
PROGRAM '77 CK relays';
CALIBRATION;
TEST;
$relay k24 21
OPEN ALL;
CONNECT, OPEN ALL;
CLOSE 1 ;
CONNECT, MEASURE, PIN 14 ;
CONNECT,GROUND , PIN 4 ;
SET PW 0, 5.0V, IMAX 1.0UA;
WAIT 1MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) > 50NA) CLASSIFY 1, VALU,'RELAY K24 OPEN ';
CLOSE 94;
SET PW 0, 5.0V, IMAX 3MA;
WAIT 3MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
LET VALU = 5/VALU;
IF ( VALU< 3.85KOHM ! VALU> 3.95KOHM) CLASSIFY 1, VALU, 'RELAY K24 CLOSE';
OPEN ALL;
CONNECT, OPEN ALL;
$RELAY K24 11
CLOSE 1 ;
CONNECT, MEASURE, PIN 7 ; $ AS6 J1 WITH AS3 J1
CONNECT,GROUND , PIN 1 ; $ AS1 J1 WITH AS5 J1
SET PW 0, 5.0V, IMAX 1.0UA;
WAIT 1MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) > 50NA) CLASSIFY 1, VALU,'RELAY K24 OPEN ';
CLOSE 94;
SET PW 0, 5.0V, IMAX 3MA;
WAIT 3MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
LET VALU = 5/VALU;
IF ( VALU< 3.85KOHM ! VALU> 3.95KOHM) CLASSIFY 1, VALU, 'RELAY K24 CLOSE';
OPEN ALL;
CONNECT, OPEN ALL;
E8
$y
$RELAY K11 21

CLOSE 1 ;
CONNECT, MEASURE, PIN 6 ; $ AF7 J1 WITH AF4 J1
CONNECT,GROUND , PIN 9 ; $ ATABF1 J1 WITH ATABS J1

SET PW 0, 5.0V, IMAX 1.0UA;
WAIT 1MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
LET VALU = 5/VALU;
IF ( VALU< 3.85KOHM ! VALU> 3.95KOHM) CLASSIFY 1, VALU, 'RELAY K11 OPEN';

CLOSE 32;
SET PW 0, 5.0V, IMAX 3MA;
WAIT 3MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) > 50NA) CLASSIFY 1, VALU,'RELAY K11 CLOSE ';

CONNECT, OPEN ALL;
OPEN ALL;

CLOSE 1 ;
CONNECT, MEASURE, PIN 17 ;
CONNECT,GROUND , PIN 9 ; $ ATABF1 J1 WITH ATABS J1

SET PW 0, 5.0V, IMAX 1.0UA;
WAIT 1MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) > 50NA) CLASSIFY 1, VALU,'RELAY K11 OPEN ';

CLOSE 32;
SET PW 0, 5.0V, IMAX 3MA;
WAIT 3MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
LET VALU = 5/VALU;
IF ( VALU< 3.85KOHM ! VALU> 3.95KOHM) CLASSIFY 1, VALU, 'RELAY K11 CLOSE';
CONNECT, OPEN ALL;
OPEN ALL;

$RELAY K11 11

CLOSE 1 ;

CONNECT, MEASURE, PIN 1 ; AS7 WITH AS3
CONNECT,GROUND , PIN 9 ; $ ATABF1 J1 WITH ATABS J1
SET PW 0, 5.0V, IMAX 1.0UA;
WAIT 1MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
LET VALU = 5/VALU;
IF ( VALU< 3.85KOHM ! VALU> 3.95KOHM) CLASSIFY 1, VALU, 'RELAY K11 OPEN';

CLOSE 32;
EE
SET PW 0, 5.0V, IMAX 3MA;
WAIT 3MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) > 50NA) CLASSIFY 1, VALU,'RELAY K11 CLOSE ';

CONNECT, OPEN ALL;
OPEN ALL;

CLOSE 1 ;
CONNECT, MEASURE, PIN 3 ; $ AS1 J1 WITH AS5 J1
CONNECT,GROUND , PIN 9 ; $ ATABF1 J1 WITH ATABS J1
SET PW 0, 5.0V, IMAX 1.0UA;
WAIT 1MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) > 50NA) CLASSIFY 1, VALU,'RELAY K11 OPEN ';

CLOSE 32;
SET PW 0, 5.0V, IMAX 3MA;
WAIT 3MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
LET VALU = 5/VALU;
IF ( VALU< 3.85KOHM ! VALU> 3.95KOHM) CLASSIFY 1, VALU, 'RELAY K11 CLOSE';
CONNECT, OPEN ALL;
OPEN ALL;
$RELAY K19 21
CLOSE 1, 83 ;

CONNECT, MEASURE, PIN 17;
SET PW 0, 5.0V, IMAX 1.0UA;
WAIT 1MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) > 50NA) CLASSIFY 1, VALU,'RELAY K19 OPEN ';

CLOSE 85;
SET PW 0, 5.0V, IMAX 3MA;
WAIT 3MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
LET VALU = 5/VALU;
IF ( VALU< 3.85KOHM ! VALU> 3.95KOHM) CLASSIFY 1, VALU, 'RELAY K10 CLOSE';
CONNECT, OPEN ALL;
OPEN ALL;

$RELAY K19 11

CLOSE 1, 83 ;

CONNECT, MEASURE, PIN 3; AF1 WITH AF5
SET PW 0, 5.0V, IMAX 1.0UA;
WAIT 1MS;
SETUP;
WAIT 5MS;
EJ
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) > 50NA) CLASSIFY 1, VALU,'RELAY K19 OPEN ';

CLOSE 85;
SET PW 0, 5.0V, IMAX 3MA;
WAIT 3MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
LET VALU = 5/VALU;
IF ( VALU< 3.85KOHM ! VALU> 3.95KOHM) CLASSIFY 1, VALU, 'RELAY K19 CLOSE';


CONNECT, OPEN ALL;
OPEN ALL;
$RELAY K18 21
CLOSE 1, 82 ;

CONNECT, MEASURE, PIN 1; AF9 WITH AS3
SET PW 0, 5.0V, IMAX 1.0UA;
WAIT 1MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) > 50NA) CLASSIFY 1, VALU,'RELAY K18 OPEN ';

CLOSE 66;
SET PW 0, 5.0V, IMAX 3MA;
WAIT 3MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
LET VALU = 5/VALU;
IF ( VALU< 3.85KOHM ! VALU> 3.95KOHM) CLASSIFY 1, VALU, 'RELAY K18 CLOSE';
CONNECT, OPEN ALL;
OPEN ALL;

$RELAY K18 11

CLOSE 1, 82 ;

CONNECT, MEASURE, PIN 3; AS9 WITH AF5
SET PW 0, 5.0V, IMAX 1.0UA;
WAIT 1MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) > 50NA) CLASSIFY 1, VALU,'RELAY K19 OPEN ';

CLOSE 66;
SET PW 0, 5.0V, IMAX 3MA;
WAIT 3MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
LET VALU = 5/VALU;
IF ( VALU< 3.85KOHM ! VALU> 3.95KOHM) CLASSIFY 1, VALU, 'RELAY K18 CLOSE';


CONNECT, OPEN ALL;
OPEN ALL;
EK
$RELAY K17 21
CLOSE 1, 82 ;

CONNECT, MEASURE, PIN 16;
SET PW 0, 5.0V, IMAX 1.0UA;
WAIT 1MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) > 50NA) CLASSIFY 1, VALU,'RELAY K18 OPEN ';

CLOSE 67;
WAIT 3MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) < 1.0UA) CLASSIFY 3,VALU, 'RELAY K18 CLOSE';
CONNECT, OPEN ALL;
OPEN ALL;

$RELAY K17 11

CLOSE 1, 82 ;

CONNECT, MEASURE, PIN 2; AF8 WITH AF4
SET PW 0, 5.0V, IMAX 1.0UA;
WAIT 1MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) > 50NA) CLASSIFY 1, VALU,'RELAY K19 OPEN ';

CLOSE 67;
SET PW 0, 5.0V, IMAX 3MA;
WAIT 3MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
LET VALU = 5/VALU;
IF ( VALU< 3.85KOHM ! VALU> 3.95KOHM) CLASSIFY 1, VALU, 'RELAY K17 CLOSE';


CONNECT, OPEN ALL;
OPEN ALL;
$RELAY K21 (21 11)
CLOSE 1, 83 ;

CONNECT, MEASURE, PIN 20;
SET PW 0, 5.0V, IMAX 1.0UA;
WAIT 1MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) > 50NA) CLASSIFY 1, VALU,'RELAY K18 OPEN ';

CLOSE 80;
WAIT 3MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) < 1.0UA) CLASSIFY 3,VALU, 'RELAY K18 CLOSE';
EB
CONNECT, OPEN ALL;
OPEN ALL;
$RELAY K100 11

CLOSE 1 ;

CONNECT, MEASURE, PIN 21;
SET PW 0, 5.0V, IMAX 1.0UA;
WAIT 1MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
IF (ABS(VALU) > 50NA) CLASSIFY 1, VALU,'RELAY K19 OPEN ';

CLOSE 88;
SET PW 0, 5.0V, IMAX 3MA;
WAIT 3MS;
SETUP;
WAIT 5MS;
MEASURE DC, CHANNEL 0, AVERAGE 40, PERIOD 0.5MS;
REMOVE;
LET VALU = 5/VALU;
IF ( VALU< 18.15KOHM ! VALU> 18.25KOHM) CLASSIFY 1, VALU, 'RELAY K18 CLOSE';


CONNECT, OPEN ALL;
OPEN ALL;
CONNECT, OPEN ALL;
OPEN ALL;
DISCONNECT HEAD ;
STOP;
END;
Conclusion gnrale
&e stage a t e!!ectu la multinational 5T%icroelectronics, au sein du dpartement
%anu!acturing.
(u niveau du test lectrique, lorsque le nombre de re#ets des pices !abriques dpasse un
seuil logique, l6prateur est amen arrter le s"stme. $s lors, le technicien de maintenance
intervient pour dceler la source danomalie, savoir, la pice, le /andler, le Testeur, le Test
/ead=T./> ou l(uto)ig. 6r, A:M des problmes sont d aux (uto)igs, et en absence dune
EA
procdure danal"se et !ace un manque doutil de test de ce dernier, la rparation se tard et le
test se voit perturb.
*n e!!et, a!in de cerner llment d!ectueux dans l(uto)ig, le technicien doit passer par
le test de touts ses constituants, et cela manuellement, laide dun multimtre. (ussi, le temps
de rparation savre important et peut entrainer des !ois larrt du s"stme de test en cas
dindisponibilit des (uto)igs en bon tat.
,ace ce problme, les responsables du dpartement 2 %anu!acturing3 ont propos de
concevoir et de raliser un outil qui a pour ob#ecti!, la diminution du temps dintervention.
0e but vis est de diminuer le temps de rparation de l(uto)ig, et assurer sa
disponibilit. Pour se !aire, une carte &hec'er pilote par un programme a t con;ue et ralise
permettant le diagnostique des d!aillances dans deux secondes, alors quavant le technicien de
la maintenance tait oblig de parcourir la carte avec le multimtre pendant en mo"enne trois
heures, mais aprs la mise en place du &hec'er le diagnostique des d!aillances se !ait dans 2
secondes, ce qui !acilite la tache du technicien et rduit le temps de rparation 2: minutes.
0e prsent pro#et prsente plusieurs aspects, savoir laspect technique qui reste le plus
signi!iant, et qui se mani!este en 1 0a diminution du temps dintervention des (uto)igs, et
laspect conomique rsultant de lin!luence directe du pro#et sur laspect technique, tant que le
test ne prsente plus un cas darrt d lindisponibilit de l(uto)ig, ce qui reprsente un grand
gain pour la socit en terme de production.
Parmi les problmes rencontrs durant la ralisation des erreurs s"stmatique dans e
programme destimation des dlais des instructions qui altrent laptitude du &hec'er
accomplir sa tache.
Parmi les perspectives de ce pro#et, on compte !aire la conception et la ralisation des
&hec'ers pour les )igs des autres lignes, et aussi par!aire la carcasse externe du &hec'er pour
plus de scurit et !aciliter son utilisation.
E@