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n
i
c
o
s
MUX-TDM
PCM
Sincronismo
Analgica PAM
Codificacin Cuantificacin Muestreo
FPB
La seal as multiplexada, compone una estructura protocolar llamada Trama que esta
compuesta por una determinada cantidad de intervalos de tiempo (IT), en un periodo de
125 s, a fin de recomenzar el enhebrado de muestras. De este modo para una trama de
32 IT le corresponden a cada uno aproximadamente 3,9 s, y la duracin de cada bit es
de 488 ns. La velocidad de transmisin en este primer caso de multiplexacin es de
2.048 Kb/s.
Otro tipo de normas establece una formacin que consta de 24 canales telefnicos de 64
Kb/s y una velocidad de transmisin de 1.544 Kb/s.
Jerarqua Digital Plesicrona.
Como se vio anteriormente la velocidad bsica usada en las redes est estandarizada a
64 Kb/s, pero a fin de agrupar una mayor cantidad de canales mediante el uso de la
multiplexacin es que se necesitan velocidades superiores, determinando diferentes
rdenes de multiplexacin, divididos en tres jerarquas.
La jerarqua Europea, utilizada tambin en Latinoamrica, agrupa 32 canales para
obtener 2.048 KB/s, luego por multiplexado de 4 tributarios sucesivamente, se obtienen
velocidades de 8.448 Kb/s; 34.368 Kb/s y 139.264 Kb/s.
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La jerarqua Norteamericana, agrupa de 24 canales a 1.544 Kb/s; luego agrupa 4
tributarios a 6.312 Kb/s y a 44.736 Kb/s (x7).
La jerarqua Japonesa parte del orden de 6.312 Kb/s, pero obtiene los rdenes de 32.064
Kb/s (x5) y 97.728 Kb/s (x3).
Las velocidades de cada orden son levemente superiores al producto de la velocidad
anterior dado el nmero d e tributarios de entrada, debido al agregado de informacin
adicional.
A la jerarqua mencionadas se la denomina Jerarqua Digital Plesicronas (PDH
Plesiochronous Digital Hierarchy) porque la referencia de reloj utilizada en cada nivel
de multiplexacin es independiente de los niveles superior o inferior.
En cada nivel no existe un nico reloj, sino que cada equipo posee un VCXO, que se
sincroniza con los dems mediante la conformacin de un bucle cerrado a travs de la
transmisin y la recepcin, como se observa en la grfica.
Transmisor - Receptor MUX - DEMUX VCO a Cristal
Fig.7.11 Esquema de Primero Orden Digital Plesicrono
Primer Orden Digital Plesicrono
El primer orden de PDH corresponde a las tramas con velocidad de 1.544 Kb/s y
2.048Kb/s, descriptas anteriormente, la primera (T1) con la ley m y la otra (E1) con la
ley A de codificacin.
Estas jerarquas no solo se diferencian en la codificacin, sino en la trama, ya que la T1
tiene una estructura de facto, ideada por la Bell Labs para mantener la compatibilidad
con el sistema de 24 canales FDM. Este a su vez tiene su razn por el uso de un tubo de
vaco con un ancho de banda de 96 KHz (24 x 4 KHz). En su lugar Europa, algunos
aos ms tarde cambi su codificacin e incorpor la velocidad de 2048, para hacerla
mltiplo de una potencia de 2.
La organizacin temporal de los canales digitales se realiza mediante una Multitrama
(MTR) consistente en la repeticin de un determinado nmero de tramas, a los efectos
de poder alinear los equipos de origen y destino, y enviar la sealizacin de los canales
de voz, lo que se analizar en detalle en un captulo posterior.
En la figura siguiente se observa la estructura de ambas tramas.
La estructura de multitrama, a los efectos de facilitar su estudio, se esquematiza en
forma de matriz, donde cada fila representa una trama individual y cada columna un
intervalo de tiempo, siendo en la realidad una secuencia serial de bits en el tiempo. De
esta manera tendremos una estructura de 24 columnas (+ 1 bit) x 12 filas para el primer
orden americano (T1) y de 32 x 16 para el europeo (E1), donde cada intervalo lleva un
octeto o byte correspondiente a un canal de 64 Kb/s.
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A continuacin vamos a estudiar en detalle la estructura E1, por ser la de uso local la
estructura de la trama T1 se ver en un apartado posterior.
Dado que las tramas E1 tienen una duracin de 125 s, resulta que cada intervalo de
tiempo ocupa 3,9 s para ser transmitido, y cada bit 488 ns. De esta manera una MTR
requiere de 2 ms para poder completarse. Cada trama esta compuesta de 256 bits (32 x
8) y la MTR a su vez, por 4.096 bits.
IT
TR
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
TR
IT 0 IT 16
0
C
1
0 0 1 1 0 1 1 0 0 0 0 N A N N
1
0 1 A N N N N N Ch
1
Ch
1
0 1 Ch
17
Ch
17
0 1
2
C
2
0 0 1 1 0 1 1 Ch
2
Ch
2
0 1 Ch
18
Ch
18
0 1
3
0 1 A N N N N N Ch
3
Ch
3
0 1 Ch
19
Ch
19
0 1
4
C
3
0 0 1 1 0 1 1 Ch
4
Ch
4
0 1 Ch
20
Ch
20
0 1
5
0 1 A N N N N N Ch
5
Ch
5
0 1 Ch
21
Ch
21
0 1
6
C
4
0 0 1 1 0 1 1 Ch
6
Ch
6
0 1 Ch
22
Ch
22
0 1
7
0 1 A N N N N N Ch
7
Ch
7
0 1 Ch
23
Ch
23
0 1
8
C
1
0 0 1 1 0 1 1 Ch
8
Ch
8
0 1 Ch
24
Ch
24
0 1
9
0 1 A N N N N N Ch
9
Ch
9
0 1 Ch
25
Ch
25
0 1
10
C
2
0 0 1 1 0 1 1 Ch
10
Ch
10
0 1 Ch
26
Ch
26
0 1
11
0 1 A N N N N N Ch
11
Ch
11
0 1 Ch
27
Ch
27
0 1
12
C
3
0 0 1 1 0 1 1 Ch
12
Ch
12
0 1 Ch
28
Ch
28
0 1
13
E 1 A N N N N N Ch
13
Ch
13
0 1 Ch
29
Ch
29
0 1
14
C
4
0 0 1 1 0 1 1 Ch
14
Ch
14
0 1 Ch
30
Ch
30
0 1
15
E 1 A N N N N N Ch
15
Ch
15
0 1 Ch
31
Ch
31
0 1
Alineamiento y Supervisin
TR par C 0 0 1 1 0 1 1 C: Uso Internacional o CRC
TR impar C 1 A N N N N N N: Uso Nacional
A: Alarma
Seal de bucle de 2MB E: Alarma de BER
11: Off Ch
x
: Sealizacin de canal
00: On
Fig 7.12 Multitrama PDH E1
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De los 32 IT, dos se reservan para uso de alineamiento, supervisin y sealizacin, con
lo que se dispone de 30 canales de voz reales. Y por lo tanto una velocidad de
transmisin menor. El primer intervalo de tiempo de cada trama (IT 0), se utiliza para
enviar la palabra de alineamiento de trama (Frame Alignement Signal - FAS) , una
bandera que indica el comienzo de la misma, e informacin de supervisin del vnculo.
El intervalo de tiempo 16, se usa como canal de sealizacin para el criterio de
Sealizacin por Canal Asociado.
De esta forma los IT 1 al 15 y 17 al 31, llevan los canales de telefona a 64 Kb/s cada
uno.
Alineamiento de trama y CRC
En la misma figura anterior se observa la informacin contenida en el IT 0. En l se
alternan dos tipos de palabra de alineamiento denominadas A y B.
Palabra A: C001 1011
Palabra B: C1AN NNNN
La palabra A contiene la secuencia de bit de palabra de alineamiento de trama
(PAT), y est insertada en las tramas pares incluyendo la primera trama (TR 0). Los
bits N se encuentran reservados para uso nacional o de la prestadora del servicio para
envo de informaciones y corresponde a una velocidad de 4Kb/s cada uno. El bit A se lo
utiliza para enviar la alarma de Falta de Alineamiento de Trama (FAT) hacia el
terminal opuesto o remoto. Los bits C constituyen una seal de 8 Kb/s que lleva
informacin de deteccin de errores.
Suponga partir de el estado de no alineamiento. Para alinearse el receptor debe recibir y
reconocer consecutivamente las palabras A-B-A, luego de esta ltima palabra A
comienza el estado de alineamiento de trama.
Para perder alineamiento, el receptor debe recibir con error la secuencia A-A-A o la
secuencia B-B-B, en forma consecutiva. La palabra A esta constituida por la secuencia
[. 001 1001] y la palabra B por [. 1 . . . . . . ] ya que los restantes bit tienen otras
aplicaciones.
Durante el periodo de alineamiento el receptor observa solo el estado de los bits del IT 0
cada 125 s. Mientras que ante la falta de alineamiento (FAT), se deben estudiar la
totalidad de los bits recibidos para reconocer la palabra A. Adems se reemplazan los
intervalos de tiempo que llevan informacin de canal por una Seal de Indicacin de
Alarma (AIS). Consistente en una secuencia continua de bits1, a fin de no confundir
el reconocimiento.
Por otro lado el receptor induce al transmisor a colocar en bit A = 1, en la palabra B
de alineamiento. Este bit oficia como alarma remota de falta de alineamiento del
terminal.
El bit C se utiliza para enviar una trama de deteccin de errores, utilizando el mtodo
de Control de Redundancia Cclica CRC-4. La secuencia que se coloca en el bit C es:
C
1
0 C
2
0 C
3
1 C
4
0 C
1
1 C
2
1 C
3
E C
4
E
Envindose un bit por trama hasta completar los 16 en una MTR. La secuencia 001011
acta como palabra de alineamiento de CRC. Los bits E actan como alarma remota
de Tasa de Error (BER).
El polinomio generador de paridad es: X
4
+X+1.
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Se emite la alarma de tasa de error cuando se supera el umbral de 914 comparaciones
errneas lo que equivale a un BER de 5.10
4
.
El tipo de Sealizacin de Canal Asociado (CAS) consiste en asignar el IT 16 para el
envo de la sealizacin, se trata de un canal de 64 Kb/s cuya organizacin interna
contiene una palabra de alineacin de multitrama (PAT) de 8 bits (0000 NANN) en
la TR 0 y quince octetos de informacin.
La falta de alineamiento de multitrama se obtiene con dos lecturas consecutivas de
error. La recuperacin de alineamiento ocurre a la primera lectura correcta.
Los bits N estn reservados nacional o de la Operadora y el bit A se utiliza para el
envo al terminal remoto una alarma que indica falta de alineamiento de multitrama
local.
Los datos de sealizacin de los treinta canales de voz se ubican en 15 octetos
asignando 4 bits a cada canal, Para impedir la simulacin de la PAT, se colocan valores
fijos en los ltimos dos bits (a b 0 1).
Variedad de equipos multiplexores
En base a la primera jerarqua digital se han diseado diversas variantes de equipos
multiplexores. Alguno de ellos son los que se mencionan a continuacin.
Los MUX de 2.048 Kb/s vienen en dos versiones: central y abonado. La versin
central es la vista anteriormente y une distintos centros de conmutacin. En las
centrales de conmutacin digitales, la operacin de multiplexacin se encuentra
integrada a la de conmutacin temporal y por ello no se distingue el multiplexor en
forma individual.
El multiplexor de abonado une un centro de conmutacin con un grupo de abonados.
En este caso es necesario suministrar una serie de servicios adicionales mediante el
canal de sealizacin. Las facilidades son denominadas BORSCHT, por la
mnemotecnia de: alimentacin de batera (Battery feed), proteccin contra
sobretensiones (Overvoltage protection), corriente de llamada (Ringing), supervisin
(Supervision), codificacin / decodificacin (Codec), circuito hbrido (Hibrid) y acceso
a pruebas (Test access).
Los Transmultiplexores se utilizan para aprovechar los multiplexores analgicos
existentes. Convierte un Grupo Bsico Secundario de 60 canales multiplexados en
FDM en la banda de 312 a 552 KHz en dos tramas de 2.048 Kb/s.
Una variedad de multiplexores estadsticos trabajan sobre la base de la velocidad de
2.048 Kb/s pero asignan velocidades menores a 64 Kb/s por canal. Desde 32 Kb/s
normalizado por el ITU-T G.721, hasta 16 y 8 Kb/s. Mediante el uso de la Codificacin
PCM Diferencial Adaptativa (ADPCM) y la Interpolacin de Palabra, eliminando
los tiempos de silencio se logra una multiplicacin del nmero de canales haste de 5
veces. Se usan especialmente para circuitos de enlaces digitales satelitales IDR o IBS.
Jerarquas Superiores
El primer orden jerrquico se multiplexa sucesivamente para obtener nuevas
velocidades y ampliacin de la capacidad de transmisin. Cada jerarqua se multiplexa
tomando de a 4 tributarios del nivel anterior por vez, para obtener la jerarqua del nivel
superior. Si bien el nmero de canales se multiplica por cuatro, la velocidad es
levemente superior al cudruple de los tributarios por el agregado de seales
adicionales.
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Trama digital de 8.448 Kb/s
Al multiplexor de segundo orden ingresan 4 tributarios de 2.048 Kb/s cada uno con una
tolerancia en su velocidad de +50 ppm, lo que equivale a +102,4 b/s.
La trama consiste en 848 bit /trama y se encuentra dividida en cuatro subtramas de 212
bits. Al inicio de la trama se tiene un encabezado (overhead) con informacin de
alineamiento de trama, bits de justificacin positiva y bits de control de justificacin.
La justificacin positiva permite entrelazar cuatro tramas con distintas velocidades,
siempre dentro de la tolerancia de 50 ppm.
La palabra de alineamiento de trama consiste en una cadena de 12 bits (1111 0100
00AN) y permite el sincronismo del receptor. La prdida de alineamiento de trama se
produce cuando se detectan con error cuatro palabras de alineamiento consecutivas.
Pala la recuperacin del alineamiento se deben leer correctamente 3 palabras
consecutivas.
En tanto dura la prdida de alineamiento, la seal de los tributarios se reemplaza por una
seal de indicacin de alarma (AIS), consistente en una secuencia de bits 1. El bit
N de la palabra de alineamiento se reserva para uso nacional o de la operadora del
sistema, si no se utiliza se coloca en 1. El bit A oficia de alarma distante del
terminal remoto y se coloca a 1 durante el tiempo de prdida de alineamiento de
trama.
Los datos provenientes de los tributarios se entrelazan bit a bit en la zona denominada
carga til de la trama. El proceso de multiplexacin es transparente a la organizacin
de la trama de orden jerrquico inferior, es decir, la informacin del tributario de
entrada debe cumplir solo con los requisitos de velocidad, nivel y cdigo, sin importar
la organizacin interna de los datos.
Debido a la tolerancia en la velocidad de entrada de los tributarios, el entrelazado de los
cuatro afluentes puede tener distinta velocidad (funcionamiento plesicrono), lo que
requiere de la aplicacin del proceso de justificacin. El mismo consiste en asignar a
cada afluente una capacidad levemente superior a la real y rellenar este exceso con bits
de justificacin (stuffing), los que son quitados en la demultiplexacin como se explica
adelante.
SUBTRAMA I SUBTRAMA II SUBTRAMA III SUBTRMA IV
212 bits
848 bits
Fig. 7.14 Divisin de trama de 8Mb/s
Los intervalos de tiempo del 1 al 154 y del 156 al 206 son los de carga til y contienen
los bits de cada tributario entrelazados, los intervalos C1 a C3 son los de control de
justificacin, los cuales se leen tomando el primer bit de cada intervalo para el control
de justificacin del primer tributario, los segundos bits para el segundo tributario y as
sucesivamente, formando palabras de tres bits. Las mismas se interpretan como la
existencia de justificacin positiva cuando los tres estn a 1 (111) y como no
justificado (contienen informacin del tributario) cuando estn a 0 (000).
En el intervalo 155 se encuentra la posicin reservada para los bits de justificacin.
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FAS A N IT 01 IT 02 IT 03 49 IT 50
t
1
t
2
t
3
t
4
C1 IT 51 IT 52 IT 53 IT54 IT 55 101 IT 102
I II III IV
C2 IT 103 IT 104 IT 105 IT 106 IT107 153 IT 154
I II III IV
C3 IT 155 IT 156 IT 157 IT 158 IT159 205 IT 206
I II III IV
j
1
j
2
j
3
j
4
Fig. 7.14 Estructura de trama de 8Mb/s
Proceso de justificacin
El nombre de justificacin o stuffing (relleno) proviene de la industria impresora y es el
proceso usado para igualar la longitud de los renglones mediante el agregado de
espacios entre las palabras. La justificacin permite interrelacionar seales generadas
por relojes distintos (plesicronos).
En la trama se identifican tres grupos de cuatro bits denominados control de
justificacin C
j
y un grupo de cuatro bits denominado oportunidad de justificacin j
i
.
Cada bit de cada grupo pertenece a cada uno de los tributarios, esto es, el primer bit de
cada grupo pertenece al primer tributario, etc.
Cada trama tiene 848 bits, la palabra de lineamiento ocupa 12 bits y el control de
justificacin otros 12, con lo que cada tributario dispone de 206 bits por trama, con lo
que se llega a un valor de 2.052 Kb/s.
La capacidad reservada para cada tributario en la trama es superior a la requerida, por lo
tanto se rellenan peridicamente los espacios de justificacin con bits 1, para
equilibrar las velocidades.
Si todos los espacios j
i
son justificados, la velocidad resultante de cada tributario es de
205 bits por trama lo que equivale a 2.042 Kb/s, inferior a la velocidad requerida. Para
acomodar los 2.048 Kb/s, aproximadamente 6 de cada 10 bits j
i
llevan informacin del
tributario y cuatro son rellenados (justificados).
Para que el receptor determine cuales de los bits j
i
llevan un relleno, se envan los bits
de control C
j
correspondiente a cada tributario con 1. En cambio si se transmite
informacin los bits C
j
corresponden a 0.
Los bits C
j
se repiten tres veces a fin de corregir posibles errores, determinando la
validez por mayora de 0 o 1. Si se comente un error en el receptor se produce un
deslizamiento de la seal del tributario, o sea se elimina un bit de informacin o se
toma como dato vlido uno de relleno. En ambos casos el nivel jerrquico pierde el
alineamiento de trama.
Para poder producir esta variacin se utiliza una memoria de buffer denominada
memoria elstica.
Esta se compone de dos registros conectados sucesivamente en serie, con cada estado de
memoria en paralelo.
Los datos se escriben en forma continua en el registro de entrada mediante un reloj de
escritura CK
E
coherente con los mismos datos, en cambio la lectura se efecta mediante
un reloj distinto CK
L
. El reloj de escritura tiene una velocidad nominal de 2.048 Kb/s,
mientras que el de lectura de 2.052 Kb/s. Se trata entonces de inhibir al reloj de lectura
en los instantes j tantas veces como sea necesario y rellenar dicho espacio en la trama
con un bit de justificacin.
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Para efectuar esta operacin la memoria elstica trabaja con un reloj en oposicin de
fase, es decir, se trata de una memoria de 8 estados y si se escribe un dato en el estado 1
se debe leer en el estado 5.
Por ser la memora cclica los relojes tienen una diferencia de fase de 180. Mediante un
comparador de fase se determina el estado del prximo bit j. Si denominamos F al
ngulo CK
E
-CK
L
podemos decir que:
F<180 CK
E
<CK
L
j = relleno (1) C
j
= 111
F>180 CK
E
>CK
L
j = dato (0/1) C
j
= 000
Escritura continua Lectura no continua 2Mb/s
BUFFER
(Memoria
elstica)
T
r
i
b
u
t
a
r
i
o
Recuperacin
de reloj
Deshabilitador
de reloj
Reloj
Reloj de lectura
2048 b/s
Reloj de escritura
2112 b/s
8Mb/s
Comparador
de fase
CONTROL
Posicin de
relleno
BUFFER DE ENTRADA
Escritura no continua
Lectura continua
BUFFER
(Memoria
elstica)
2Mb/s
8Mb/s
Deshabilitador
de reloj
Reloj de escritura
2112 b/s
Reloj de lectura
2048 b/s
Comparador
de fase
PLL
VCO
BUFFER DE SALIDA
Figura 7.15 Memoria elstica
Ordenes jerrquicos superiores
Por encima de los 8.448 Kb/s se encuentran el tercer y cuarto orden jerrquico. El
quinto orden se ha determinado para aplicaciones en fibra ptica. La organizacin de las
tramas es similar, como se observa en la figura.
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SUBTRAMA I SUBTRAMA II SUBTRAMA III SUBTRMA IV
384 bits
T 01
1 t2 t3 t4
I I 95 I I 1 IT
III
IT IT I IT IT 2 IT
III
IT IT I IT 2 3 IT
III 1 j2 j3 4
Figu 7 6 struct e t m Mb
SUBTRAMA I SUBTRAMA II SUBTRAMA III SUBTRAMA IV SUBTRAMA V SUBTRAMA VI
ra .1 E ura d ra a de 34 /s
1536 bits
FAS A N I IT 02 IT 03 92 IT 93
t
C1 T 94 T IT 96 T97 T 98 87 188
I II IV
C2 189 190 T 191 192 193 82 283
I II IV
C3 284 285 T 286 287 IT 88 77 378
I II IV j j
488 bits
292 b 8 its
IT 0
IT 124 238 239
IT 245 359 360
IT 366 480 481
IT 487 601 602
IT 608 722 723
2 3
Figura 7.17 Estruc ra d trama de 4 Mb
tu e 1 0 /s
FAS A P N IT 01 2 IT 03 IT 117 IT 118
C1 IT 119 IT 120 121 IT 122 IT 123 IT IT IT
C2 IT 240 IT 241 242 IT 243 IT 244 IT IT IT
C3 IT 361 IT 362 363 IT 364 IT 365 IT IT IT
C4 IT 482 IT 483 484 IT 485 IT 486 IT IT IT
C5 IT 603 IT 604 605 IT 606 IT 607 IT IT IT
1 4
Los mismos son 34.368 Kb/s; 139.264 Kb/s y 565 Mb/s.
Los cdigos utilizados en la intrerfaz elctrica son HDB3 (High Density Bipolar 3) y
CMI (Codec Mark Inversion).
El cdigo HDB3 permite una alta densidad de pulsos para mantener la temporizacin de
lnea, se utiliza de 2 a 34 Mb/s. Las reglas de codificacin son:
Los bits 1 se alternan en polaridad y su duracin se reduce al 50 % (RZ =
Return to Zero); en otras palabras se transmite un ciclo de reloj con polaridad
alternada.
Una secuencia de 0000 se reemplaza con 000V o R000, donde V = 1 es
un pulso de violacin y r = 1 es de relleno.
Las violaciones se encuentran alternadas entre si.
Si existe un R lleva la misma polaridad que V.
Luego de una violacin el prximo pulso lleva la polaridad contraria.
Se coloca 000V cuando el pulso anterior al V tiene igual polaridad que V;
en caso contrario se coloca R000. En otras palabras, si entre violaciones
consecutivas el nmero de bits 1 es impar se coloca 000V, de lo contrario, si
es par, se coloca R000.
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1
1
1
1
1
0
1
0
0
0
0
1
1
1
0
0
0
0
0
V
1
0
0
0
1
0
0
0
0
0
0
1
1
1
0
0
0
1
0
1
1
0
0
0
V
1
0
0
0
1
0
0
1
1
0
R
1
1
1
0
0
1
1
0
0
1
0
0
V
1
0
0
1
1
0
0
1
0
R
0
0
1
1
1
0
C
d
i
g
o
N
R
Z
C
d
i
g
o
H
D
B
3
0
C
d
i
g
o
N
R
Z
0
C
d
i
g
o
C
M
I
Figura 7.18 Codificacin para interfaz de lnea
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Estas reglas aseguran:
Equiprobabilidad de smbolos y por lo tanto ausencia de la componente de
continua, indispensable para la transmisin en pares balanceados o coaxiales.
Un mximo de 3 ceros consecutivos lo que permite mantener la temporizacin
en el receptor.
Transmisin de datos y de reloj por el mismo par. Lo cual queda asegurado
por el reemplazo de un bit 1 por un ciclo de reloj.
Decodificacin muy simple, ya que solo existen dos posibilidades de pulsos
con igual polaridad 10001 y 1001; la primera corresponde a 1000V y la
segunda a R00V.
El cdigo CMI se utiliza para 140 Mb/s, siendo las reglas de codificacin:
Los bits 1 se reemplazan por la secuencia 11 y 00 en forma alternada.
Los bits 0 se reemplazan solo por 01 (ciclo de reloj).
Se trata de un cdigo bipolar que mantiene la equiprobabilidad de la polaridad, es decir
no tiene componente de corriente continua. Nuevamente se tiene una alta densidad de
cambios de estado para asegurar la extraccin del reloj.
Alarmstica
Se pueden determinar las siguientes alarmas generales:
Prdida de seal (LOS = Loss Of Signal)
Prdida de alineamiento de trama (LOA = Loss Of Alignement)
Seal de indicacin de alarma (AIS = Alarm Indication Signal)
La prdida de sincronismo (LOF) puede declararse mediante la lgica de deteccin de
palabra de alineamiento.
Cuando un canal se encuentra cortado, la informacin se reemplaza por la seal de
indicacin de alarma, que consiste en una secuencia continua de bits 1 y permite tener
continuidad de reloj, como la sealizacin de corte.
La AIS se coloca en transmisin cuando se carece de datos del tributario, y en recepcin
cuando el enlace est cortado, por lo que la AIS se propaga desde el punto con falla
hacia delante, hasta el final de la red indicando que en algn punto de la misma se ha
producido una falla.
Para reconocer la seal de AIS se colocan umbral de exceso. Por ejemplo: para un
sistema de 8Mb/s la cantidad de bits 1 en la trama, cuya longitud es de 848 bits, debe
ser superior a 844; debido a que la palabra de alineamiento de la trama tiene 5 bits
asignados a 0.
Otras estructuras jerrquicas
Una estructura distinta es el denominado Sistema Americano cuya normalizacin de
facto data de 1.962 por la Bell Labs. El canal telefnico se digitaliza mediante la ley m,
con una frecuencia de muestreo de 8 KHz y una codificacin de 8 bits por muestra. La
ley m dispone de 15 segmentos: 8 para tramos de cada polaridad y uno comn; y 8 bits:
1 de signo, tres de segmento y cuatro de amplitud.
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La trama consiste en 24 intervalos de tiempo de 8 bits ms 1 bit por trama para el
alineamiento de trama y Multitrama. La velocidad es de 193 bit / trama y 1.544 Kb/s.
Una Multitrama ocupa 12 tramas, Las palabras de alineamiento se transmiten
entrelazadas (alineamiento de trama 101010 y de Multitrama 001110). La sealizacin
se enva en el octavo bit (LSB) de las tramas 6 y 12, correspondientes a la va A y B de
la sealizacin E&M respectivamente. Es decir se aplica el denominado robo de bit,
transmitiendo una muestra de 7 bits con un bit de sealizacin cada 6 tramas.
IT
TR 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
1 1 *
2 0
3 0
4 0
5 1
6 1 **
7 0
8 1
9 1
10 1
11 0
12 0
Alineamiento de Trama FRT (tramas impares) 1 0 1 0 1 0
Alineamiento de Multirama MFRT (tramas pares) 0 0 1 1 1 0
* **
Signo Segmento Amplitud Signo Segmento Amplitud Sealizacin
Codificacin ley Sealizacin por robo de bit
Figura 7.19 Estructura trama T1
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