INTRODUCCION

En este proyecto pondremos en prctica la variedad de circuitos integrados que estudiamos durante el curso
junto con las tcnicas para resolver circuitos elctricos y as poder observar el resultado deseado. El siguiente
circuito que se analiza consiste en una pantalla LCD que muestra el siguiente mensaje: Hola soy UPP. Para
poder hacer esto posible utilizamos circuitos integrados tales como el NE555, multiplexores y flip-flop JK de
los cuales se explicara su funcionamiento con mayor detenimiento en el desarrollo de la prctica.
Al comenzar con este proyecto se realizaron pruebas y simulaciones en el programa PROTEUS donde fue
posible tener una idea ms clara de lo que tenamos que realizar y as gracias al diagrama creado en este
software fue posible la realizacin del circuito.
Usamos la tcnica del remanente para configurar nuestros multiplexores de 8 a 16 entradas y tener un mejor
aprovechamiento tanto de los multiplexores como del NE555.
Para la configuracin de la pantalla LCD tenemos dos etapas, la primera es la etapa de inicializacin, para esto
se utilizaron 8 bits ya que es ms sencillo que trabajar con una inicializacin de 4 bits. La segunda etapa
consiste en la escritura sobre la pantalla segn la tabla de caracteres con su respectivo cdigo. Al trmino de
la escritura se borrara la pantalla (clear screen) y se comenzara con una nueva escritura.
Es as como llegamos a la realizacin de dicho circuito, en las siguientes secciones se muestra con mayor
detalle las etapas de la construccin y diseo del mismo, asi como su funcionamiento.










MARCO REFERENCIAL
INTRODUCCIN

Los circuitos lgicos combinacionales son aquellos cuyas salidas en cualquier instante son dependientes de los
niveles presentes en las entradas en ese instante. Cualquier condicin anterior en relacin con los niveles de
entrada no tienen efecto alguno sobre las salidas actuales, ya que los circuitos lgicos combi nacionales no
tienen memoria. La mayora de los sistemas digitales conciten tanto de circuitos combinacionales como de
elementos de memoria.

La figura 2-1 muestra un diagrama de bloques de un sistema digital general que combina las compuertas
lgicas combinacionales con los dispositivos de memoria. La porcin combi nacional acepta las seales lgicas
de las entradas externas y de las salidas de los elementos de memoria. El circuito combi nacional opera sobre
estas entradas para producir varias salidas, algunas de las cuales se utilizan para determinar los valores
binarios que se van a almacenar en los elementos de memoria.



A su vez, las salidas de algunos de los elementos de memoria van a las entradas de las compuertas lgicas en
los circuitos combi nacionales. Este proceso indica que las salidas externas de un sistema digitan son
funciones tanto de sus entradas externas como de la informacin almacenada en sus elementos de memoria.

El elemento de memoria ms importante es el flip-flop, el cual est formado por un conjunto de compuertas
lgicas. Una compuerta lgica por s sola no tienen capacidad de almacenamiento, sin embargo, varias de ellas
pueden interconectarse de cierta forma logrando que permitan almacenar informacin para producir estos
flip-flop (que se abrevian FF) se utilizan varios arreglos distintos de compuertas.

La figura 5-2 (a) es el tipo general de smbolo que se utiliza para un flip-flop, ah se muestran dos salidas
identificadas como Q y Q(negada), que son el inverso una de otra. q/Q(negada) son las designaciones ms
comunes que se utilizan para las salidas de un FF.

La salida Q es la salida normal del FF y Q(negada) es la salida invertida del FF. Cada vez que nos referimos al
estado de un FF, estamos haciendo referencia al estado de su salida normal (Q); se sobreentiende que su salida
invertida (Q(negada)) est en estado opuesto, por ejemplo, si decimos que un FF se encuentra en el estado
ALTO (1), significa que Q=1; si decimos que un FF se encuentra en el estado BAJO (0), significa que Q=0.
Desde luego que el estado de Q(negada) siempre ser el inverso de Q.

La figura 5-2(b) sintetiza los dos estados de operacin posibles para un FF. Observe que al estado ALTO o 1
(Q=1/Q(negada)=0) tambin se le conoce como SET (Establecer). Cada vez que las entradas a un FF provocan
que cambie al estado Q=1, le llamamos establecer el FF; es decir el FF ha sido establecido. De manera similar, el
estado BAJO o 0 (Q=0/Q(negada)=1) tambin se le conoce como CLEAR (Borrar) o RESET (Restablecer). Cada
vez que las entradas de un FF hace un cambio al estado Q=0, le llamamos borrar o restablecer el FF; es decir, el
FF ha sido borrado (restablecido). Como vemos, muchos FFs tienen una entrada SET y/o una entrada CLEAR o
RESET, la cual se utiliza para excitar el FF y llevar a un estado de salida especifico.

Al flip-flop se le conoce tambin con otros nombres, incluyendo latch y multivibrador biestable.



5-1 LATCH DE COMPUERTA NAND

El circuito de FF ms bsico puede crearse a partir de dos compuertas NADN o de dos compuertas NOR. En la
figura 5-3(a) se muestra la versin con compuertas NAND, a la cual se le conoce como latch de compuerta
NAND o simplemente latch. Las dos compuertas NAND estn retroalimentadas en horma transversal, de
manera que la salida de la compuerta NAND-1 est conectada a una de las entradas de la compuerta NAND-
2 y viceversa. Las salidas de las compuertas, identificadas como Q y Q(negada) respectivamente, son las
salidas del latch bajo condiciones normales, una salida siempre ser el inverso de la otra. Existen dos entradas
para el latch: la entrada SET es la que establece Q en el estado 1; la entrada RESET es la que restablece q al
estado 0.

Por lo general, las entradas SET y RESET permanecen en el estado ALTO y una de ellas cambiara a BAJO
mediante un pulso cada vez que se requiera cambiar el estado de las salidas del latch. Comenzaremos nuestro
anlisis mostrando que hay dos estados de salida con la misma probabilidad cuando SET=RESET=1. La figura
5-3(a) muestra una de esas probabilidades, en donde tenemos que Q=0 y Q(negada)=1. Cuando Q=0, las
entradas para la compuerta NAND-2 son 0 y 1, o cual produce Q(negada)=1. El 1 de Q hace que la compuerta
NAND-1 tenga un 1 en ambas entradas para producir una salida de 0 en Q(negada. En efecto, lo que tenemos
es el nivel BAJO en la salida de la compuerta NAND-1 que produce un nivel ALTO en la salida de la
compuerta NAND-2, lo cual a su vez mantiene la salida de la compuerta NAND-1 en BAJO.

La segunda posibilidad se muestra en la figura 5-3(b), en donde Q=1 y Q(negada)=0. El nivel ALTO de la
compuerta NAND-1 produce un nivel (BAJO en la salida de la compuerta NAND-2, el cual a su vez mantiene
la salida de la compuerta NAND-1 en ALTO. D esta forma, hay dos posibles estados de salida cuando
SET=RESET=1; como veremos ms adelante, lo que se de en un momento dado, depender de lo que haya
ocurrido antes den las entradas.




COMO ESTABLECE EL LATCH (FF)

Ahora vamos a investigar que ocurre cuando se aplica un pulso a la entrada SET para mantenerla unos
momento en nivel BAJO mientras que RESET se mantiene en ALTO. La figura 5-4(a) muestra lo que ocurre
cuando Q=0 antes de que s produzca el pulso. A medida que se aplica un pulso a SET para que cambie a nivel
BAJO en el tiempo t0 q cambiara a ALTO y este nivel ALTO obligara a Q(negada) a cambiar a BAJO, de
manera que la compuerta NAND-1 ahora tiene dos entradas en BAJO. Por lo tanto, cuando SET regresa al
estado 1 en t1, la salida de la compuerta NAND-1 permanecer en ALTO, lo cual a su vez mantendr la salida
de la compuerta NAND-2 en BAJO.





La figura 5-4(b) muestra lo que ocurre cuando Q=1 y Q(negada)=0 antes de la aplicacin del pulso en SET.
Como Q(negada)=0 ya esta manteniendo la salida de la compuerta NAND-1 en ALTO, el pulso BAJO en SET no
cambiara nada. As cuando SET regrese a ALTO, las salidas del latch seguirn en el estado Q=1, Q(negada)=0.
Para sintetizar la figura 5-4 diremos que un pulso bajo en la entrada SET siempre har que el latch termine el
estado Q=1. A esta operacin se le conoce como establecer el latch o FF.


CMO RESTABLECER EL LATCH (FF)

Ahora consideremos lo que ocurre cuando se aplica un pulso a la entrada RESTE para que cambie a nivel
BAJO mientras que set se mantiene en ALTO. La figura 5-5(a) muestra lo que ocurre cuando Q=0 y
Q(negada=1, antes de aplicar el pulso. Como q=0 ya esta manteniendo la salida de la compuerta NAND-2 en
ALTO, el pulso BAJO en RESET no tendr ningn efecto. Cuando RESET regrese a ALTO, las salidas del latch
seguirn en el estado Q=0 y Q(negada)=1.

La figura 5-5(b) muestra la situacin en donde Q=1 antes de la ocurrencia del pulso en RESTABLECER. A
medida que se aplica un pulso en dicha terminal, para que cambie a BAJO en t0, Q(negada) cambiara a ALTO
y este nivel ALTO obligara a Q a cambiar a BAJO, de manera que la compuerta NAND-2 ahora tiene dos
entradas en BAJO. As, cuando RESET regrese a ALTO en t1, la salida de la compuerta NAND-2 permanecer
en ALTO, lo cual a su vez mantendr la salida de la compuerta NAND-1 en BAJO.

Para sintetizar la figura 5-5 diremos que un pulso BAJO en la entrada RESET siempre har que el latch
termine en el estado Q=0 a esta operacin se le conoce como borrar o restablecer el latch.



ESTABLECER Y RESTABLECER EN FORMA SIMULTANEA

El ltimo caso a considerar es cuando se aplica un pulso simultneo a las entradas SET y RESET para que
cambien a BAJO. Esto producir niveles en ALTO en ambas salidas de las compuertas NADN, de manera que
Q=Q(negada)=1. Es evidente que esta es una condicin indeseable, ya que se supone que las dos salidas deben
ser el inverso una de la otra. Adems, cuando las entradas SET y RESET regresan al nivel alto, el estado de
salida resultante depender de cual sea la entrada que regrese a ALTO primero. Las transiciones simultneas
al estado 1 producirn resultados impredecibles. Por estas razones, no es comn utilizar la condicin
SET=RESET=0 en el latch NAND.

RESUMEN DEL LATCH NAND

La operacin antes descrita puede colocarse de manera conveniente en una tabla de funciones (figura 5-6) y
se sintetiza de la siguiente manera:

SET=RESET=1. Esta condicin es el estado normal de reposo, y no tiene efecto sobre el estado de la salida. Las
salidas Q y Q(negada) permanecern en el estado en el que se hayan encontrado antes de esta condicin de
entrada.

SET=0, RESET=1. Esta condicin siempre provocara que la salida cambie al estado Q=1, en donde permanecer
aun despus de que SET regrese a ALTO. A esto se le conoce como establecer el latch.

SET=1, RESET=0. Esta condicin siempre producir el estado Q=0, en donde permanecer la salida aun despus
de que RESET regrese a ALTO. A esto se le conoce como borrar o restablecer el latch.

SET=RESET=0. Esta condicin trata de establecer y borrar el latch al mismo tiempo, y produce Q=Q(negada)=1.
Si las entradas se regresan a 1 en forma simultnea, el estado resultante ser impredecible. Esta condicin de
entrada no debe utilizarse.




ESTADO DE UN FLIP-FLP AL MOMENTO DE APLICARLE ENERGA

Cuando se aplica energa a un circuito no es posible predecir el estado inicial de la salida de un flip-flop si sus
entradas SET y RESET se encuentran en su estado inactivo (por ejemplo, S=R1 para un lathc NAND). Se tienen
la misma probabilidad de que el estado inicial sea Q=0 que Q=1. Esto depender de ciertos factores tales como
los tiempos de propagacin internos, la capacitancia parasita y la carga externa. Si un latch o FF debe empezar
en cierto estado especfico para asegurar la operacin apropiada de un circuito, entonces debe colocarse en
ese estado mediante la activacin momentnea de la entrada SET o RESET al principio del circuito. A menudo,
esto se logra aplicando un pulso en la entrada apropiada.
5-4 PULSOS DIGITALES

Como se puede ver de nuestra disertacin sobre los latches SR, hay situaciones en los sistemas digitales en las
que una seal cambia de un estado normal inactivo al estado opuesto (activo), provocando que ocurra algo en
el circuito. Despus, la seal regresa a su estado inactivo mientras que el efecto de la seal que se activ
recientemente permanece en el sistema. A estas seales se les conoce como pulsos y es muy importante
comprender la terminologa asociada con los pulsos y las formas de onda de los mismos. A un pulso que
realiza su adecuada funcin cuando cambia a ALTO se le conoce como pulso positivo, y a un pulso que realiza
su debida funcin cuando cambia a bajo, se le conoce como pulso negativo. En los circuitos reales, a una
forma d onda de pulso le toma tiempo en cambiar de un nivel a otro. A estos tiempos de transicin se les
conoce como tiempo de subida (tr) y tiempo de cada (tf), y se les define como el tiempo que tarda el voltaje en
cambiar entre el 10 y el 90% del voltaje de nivel ALTO, como se muestra en el pulso positivo de la figura 5-
14(a). A la transicin al principio del pulso se le conoce como flanco positivo (de subida) y a la transicin al
final del pulso se le conoce como flanco negativo (de cada). La duracin (ancho) del pulso (tw) se le define
como el tiempo entre los puntos cuando los flancos de subida y de cada se encuentran al 50% del nivel de
voltaje ALTO. La figura 5-14(b) muestra un pulso activo en BAJO o negativo.




5-5SEALES DE RELOJ Y FLIP-FLOPS SINCRONIZADOS POR RELOJ

Los sistemas digitales pueden operar en forma asncrona o sncrona. En los sistemas asncronos, las salidas de
los circuitos lgicos pueden cambiar de estado en cualquier momento en el que una o ms de ellas entradas
cambien. Un sistema asncrono es, por lo general, ms difcil de disear que un sistema sncrono; de igual
forma el proceso de diagnstico de fallas es ms sencillo para sistemas sncronos.

En los sistemas sncronos, los tiempos exactos en los que cualquier entrada puede cambiar de estados se
determinan con base en una seal que se conoce comnmente como reloj. Por lo comn, esta seal de reloj es
un tren de pulsos rectangulares o una onda cuadrada, como se muestra en la figura 5-16. La seal de reloj se
distribuye en todas las partes del sistema, y la mayora (si no es que todas) de las salidas del sistema puedan
cambiar de estado solo cuando el reloj hace una transicin. La figura 5-16 muestra las transiciones (tambin
llamadas flancos). Cuando el reloj cambia de un 0 a un 1 se le llama transicin de pendiente positiva (PGT);
cuando el reloj cambia de 1 a 0 se le llama transicin de pendiente negativa (NGT).

La mayora de los sistemas digitales son principalmente sncronos (aunque siempre hay algunas partes
asncronas), ya que es ms fcil disear y diagnosticar fallas en los circuitos sncronos. El diagnostico de fallas
se facilita debido a que las salidas del circuito solo pueden cambiar en instantes especficos. En otras palabras
casi todo se sincroniza con ms transiciones de la seal de reloj.

La accin de sincronizacin de las seales del reloj se logra a travs del uso de flip-flip sincronizados por
reloj, los cuales estn diseados para cambiar de estado en una de las dos transiciones del reloj.



La velocidad a la que opera un sistema digital sncrono depende de la frecuencia con la que ocurren los ciclos
del reloj. Un ciclo de reloj se mide desde una PGT hasta la siguiente PGT, o desde una NGT hasta la siguiente
NGT. Al tiempo que se requiere para completar un ciclo (segundos/ciclo) se le conoce como periodo (T), como
se muestra en la figura 5-16 (b). Por lo general, se hace referencia a la velocidad de un sistema digital con
base en el numero de ciclos de reloj ocurren en 1 s (ciclo/segundos), a lo cual se le conoce como frecuencia (F)
del reloj. La unidad estndar para la frecuencia son los Hertz. Un Hertz (1Hz)= 1 ciclo/segundo.


FLIP-FLOP SINCRONIZADOS POR RELOJ

Varios tipos de FFs sincronizados por reloj se utilizan en una amplia variedad de aplicaciones, pero antes de
comenzar nuestro estudio al respecto, describiremos las ideas principales que son comunes para todos ellos
1. Los FFs sincronizados por reloj tienen una entrada de reloj que, por lo general, se identifica como CLK,
CK o CP. Aqu utilizaremos CLK, como muestra la figura 5-17. En la mayora de los FFs sincronizados
por reloj la entrada CLK es disparada por flanco, lo cual significa que se activa mediante una
transicin de seal; esto se indica por la presencia de un pequeo triangulo en la entrada CLK, lo cual
contrata con lo latches, que se disparan por nivel.
La figura 5-17(a) es un FF con un pequeo triangulo en su entrada CLK para indicar que esta entrada
se activa solo cuando ocurre una transicin de pendiente positiva (PGT); ninguna otra parte del pulso
de entrada tendr efecto sobre la entrada CLK. En la figura 5-17(b) el smbolo FF tiene una burbuja, as
como un tringulo en su entrada CLK. Esto significa que la entrada CLK se activa solo cuando ocurre
una transicin de pendiente negativa; ninguna otra parte del pulso de entrada tendr efecto sobre la
entrada CLK.

2.- Los FFs sincronizados por reloj tienen una o ms entradas de control que pueden tener varios
nombres, dependiendo de su operacin. Las entradas de control no tendrn efecto sobre Q sino hasta
que ocurra la transicin activa del reloj. En otras palabras, su efecto esta sincronizado con la seal que
se aplica a CLK. Por esta razn se les conoce como entradas de control sncronas.
Por ejemplo, las entradas de control del FF de la figura 5-17(a) no tendrn efecto sobre Q sino hasta
que ocurra la PGT de la seal del reloj. De igual forma, las entradas de control en la figura 5-17(b) no
tendrn efecto sino hasta que ocurra NGT de la seal de reloj.

3.-En resumen podemos decir que las entradas de control preparan a las salidas de F para cambiar,
mientras que la transicin activa en la entrada CLK dispara el cambio. Las entradas de control
controlan el QUE (es decir, a que estado cambiara la salida); la entrada CLK determina el CUANDO.




5-7 FLIP-FLOP SINCRONIZADO POR RELOJ EN J-K

La figura 5-23 (a) muestra un flip-flop sincronizado por reloj en J-k, el cual se dispara pro el flanco de
pendiente positiva de la seal de reloj. Las entradas J y K controlan el estado del FF de la misma forma que las
entradas S y R controlan el flip-flop S-R, solo por una gran diferencia: la condicin J=K=1 no produce una
salida ambigua. Para esta condicin de 1, 1, el FF siempre cambiara a su estado opuesto al momento en que
ocurra la transicin positiva de la seal de reloj. A este modo de operacin se le conoce como el modo de
conmutacin. En este modo, si tanto J como K se dejan en ALTO, el FF cambiara de estado (conmutara) para
cada PGT del reloj.

La tabla de funciones de la figura 5-23(a) sintetiza la forma en que el flip-flop J-K responde a la PGT para
cada combinacin de J y de K. Observe que la tabla de funciones es la misma que para el flip-flop
sincronizado por reloj en S-R (figura 5-19), excepto por la condicin J=K=1. Esta condicin produce
Q=Q(negada)0, lo cual significa que el nuevo valor de Q ser el inverso del valor que tenia antes de la PGT;
esta es la operacin de conmutacin.

La operacin de este FF se ilustra en la figura 5-23(b) mediante las formas de onda. Una vez ms, suponemos
que se han cumplido los requerimientos para el tiempo de estabilizacin y el de retencin.

1.- Al principio todas las entradas son 0 y se asume que la salida Q es 1; es, Q0=1

2.-Cuando ocurre el flanco de pendiente positiva del primer pulso de reloj (punto a), existe la
condicin J=0, k=1. Por ende, el FF se restablece para quedar en el estado Q=0.

3.-El segundo pulso de reloj encuentra que J=K=1 cuando realiza su transicin positiva (punto c). Esto
hace que el F conmute a su estado opuesto, Q=1.

4.- En el punto e en la forma de onda del reloj, J y K son ambos 0 por lo que el FF no cambia de estado
en esta transicin.

5.-En el punto g, J=1 y K=0. sta es la condicin que establece Q para quedar en el estado 1. No
obstante, ya se encuentra en 1 por lo que permanecer ah.

6.-En el punto i, J=K=! Por lo que l FF conmuta a su estado opuesto. Lo mismo ocurre en el punto k.




De estas formas de onda podemos observar que el FF no se ve afectado por el flanco de pendiente negativa de
los pulsos de reloj. Adems, los niveles de las entradas J y K no tiene efecto, excepto cuando ocurre la PGT de la
seal del reloj. Las entradas J y K por si solas no pueden hacer que el FF cambie de estado.
La figura 5-24 muestra el smbolo para un flip-flop sincronizado por reloj en J-K que se dispara con las
transiciones de pendiente negativa de la seal del reloj. El pequeo crculo en la entrada CLK indica que este
FF se dispara cuando la entrada CLK cambie a 1 o 0. Este FF opera de la misma forma que el FF de flanco
positivo de la figura 5-23, excepto que la salida puede cambiar de estado solo en las transiciones de pendiente
negativa de la seal del reloj (puntos b, d, f, h y j). Ambas polaridades de los flip-flops J-K disparados por
flancos son de uso comn.

La condicin J=K=1, que produce la operacin de conmutacin, tiene un uso extenso en todos los tipos de
contadores binarios. En esencia, el flip-flop J-K puede hacer cualquier cosa que hace el flip-flop S-R, adems
de operar en el modo conmutacin.





CIRCUITOS INTERNOS DEL FLIP-FLOP J-K DISPARADO POR FLANCO

En la figura 5-25 se muestra una versin simplificada de los circuitos internos de un flip-flop J-K disparado
por flanco. Contiene las mismas tres secciones que el flip-flop S-R disparado por flanco (figura 5-21). De
hecho, la nica diferencia entre los dos circuitos es que las salidas Q y Q(negada) se alimentan de vuelta a las
compuertas NAND de conduccin de pulso. Esta conexin de retroalimentacin es la que proporciona al flip-
flop J-K su operacin de conmutacin para la condicin J=K=1.



Examinemos ahora esta condicin de conmutacin ms de cerca, asumiendo que J=K! Y que Q permanece en
el estado BAJO cuando ocurre un pulso en CLK. Con Q=0 y Q(negada)=1, la compuerta NAND 1 dirigir a
CLK* (invertida) hacia la entrada SET(negada) del latch NAND para producir Q=1. Si asumimos que Q esta en
ALTO cuando ocurre un pulso en CL, la compuerta NAND 2 dirigir a CLK* (invertida) hacia la entrada RESET
(negada) del latch para producir Q=0. Por ende Q siempre terminara en el estado opuesto.

Para que la operacin de conmutacin funcione como se describi antes, el pulso en CLK* debe de ser muy
estrecho. Debe regresar a 0 antes de que las salidas Q y Q(negada) conmute a sus nuevos valores; de no ser
as, los nuevos valores de Q y Q(negada) harn que el pulso CLK* conmute de nuevo las salidas del latch.


5-10 ENTRADAS ASNCRONAS

Para los flip-flops sincronizados por reloj que hemos estudiado, las entradas S, R, J, K y D se han designado
como entradas de control. A estas entradas tambin se les conoce como entradas sncronas, ya que su efecto
sobre la salida del FF esta sincronizado con la entrada CLK. Como hemos visto, las entradas de control
sncronas deben usarse en conjunto con una seal de reloj para disparar el FF.

La mayora de los FFs sincronizados por reloj tienen tambin una o ms entradas asncronas que operan de
manera independiente a las entradas sncronas y a la entrada del reloj. Estas entradas asncronas pueden
usarse para establecer el FF al estado 1 o borrar (RESET) el FF al estado 0 en cualquier momento, sin importar
las condiciones en las entradas. Dicho de otra forma, las entradas asncronas son entradas predominantes, las
cuales pueden usarse para ignorar todas las dems entradas y colocar el FF en un estado u otro.

La figura 5-31 muestra un flip-flop J-K con dos entradas asncronas designadas como PRESET (negado) y
CLEAR (negado), que son entradas activas en BAJO, como lo indican las burbujas en el smbolo del FF. La tabla
de funciones que se muestra sintetiza la manera en que afectan a la salida del FF. Vamos a examinar los
diversos casos.

PRESET(negado)=CLEAR(negado)=1. Las entradas asncronas estn inactivas y el FF es libre de
responder a las entradas J, K y CLK; en otras palabras, puede llevarse a cabo la operacin con
sincronizacin por reloj.
PRESET(negado)=0; CLEAR(negado)=1. La seal PRESET(negado) est activa y Q se establece en
forma inmediata en 1, sin importar que condiciones estn presentes en las entradas J, K y CLK.
La entrada CLK no puede afectar al FF mientras que PRESET(negado)=0.
PRESET(negado)=1; CLEAR(negado)=0. La seal CLEAR(negado) sea activa y Q se borra de
inmediato para quedar en 0, sin importar las condiciones en las entradas J, K o CLK. La entrada
CLK no tiene efecto mientras CLEAR(negado)=0.
PRESET(negado)=CLEAR(negado)=0. Esta condicin no debe utilizarse, ya que puede producir
una respuesta ambigua.

Es importante tener en cuenta que estas entradas asncronas responden a los niveles de corriente directa. Esto
significa que si se mantiene en 0 constante en la entrada PRESET(negado), el FF permanecer en el estado Q=1
sin importar lo que ocurra en las otras entradas. De manera similar, un BAJO constante en la entrada
CLEAR(negada) mantendr al FF en el estado Q=0. Por ende, las entradas asncronas pueden utilizarse para
mantener el FF en un estado especfico durante cualquier intervalo de tiempo deseado. No obstante, es ms
comn utilizar las entras asncronas para establecer o borrar el FF para que quede en el estado desead,
mediante la aplicacin de un pulso momentneo.

Muchos FFs sincronizados por reloj que estn disponibles, como CIs tendr ambas entradas asncronas; otros
solo tendrn la entrada CLEAR(negada). Alguno sFFs tendrn entradas asncronas que sean activas en ALTO,
en lugar de ser activas en BAJO. Para estos FFs, el smbolo del FF no tendr una burbuja en las entradas
asncronas.




TEMPORIZADOR 555 UTILIZADO COMO MULTIVIBRADOR ASTABLE



El CI temporizador 555 es un dispositivo compatible con TTL que puede operar en varios modos. La figura 5-
56 muestra cmo pueden conectarse componente externos a un %%% de manera que opera como un
oscilador de funcionamiento libre. Su salida es una forma de onda rectangular repetitiva que alterna entre dos
niveles lgicos en donde los espacios de tienen cada nivel lgico se determina con base en los valores de R y de
C.

El corazn del temporizador 555 est compuesto de dos comparadores de voltaje y un latch SR, como se
muestra en la figura 5-56. Los comparadores de voltaje son dispositivos que producen una salida en ALTO
cada vez que el voltaje en la entrada + es mayor que el voltaje en la entrada -. El capacitor externo (C) se
carga hasta que su voltaje excede de 2/3 x Vcc, segn lo determinado por el comparador de voltaje superior
que monitorea a VT+. Cuando la salida de este comparador camba a ALTO, restablece el latch SR, provocando
que la terminal de salida (3) cambie a BAJO. Al mismo tiempo, Q(negada) cambia a ALTO y cierra el
interruptor de descarga, haciendo que el capacitor comience a descargarse a travs de RB. Continuara
descargndose hasta que su voltaje caiga por debajo de 1/3 x Vcc, segn lo determinado por el comparador de
voltaje inferior que monitorea a VT-. Cuando la salida de este comparador cambia a ALTO establece el latch
SR; haciendo que la terminal de salida cambie a ALTO y se abre el interruptor de descarga, con lo cual el
capacitor puede empezar a cargarse otra vez, a medida que se repita el ciclo.

Las frmulas para estos intervalos (tL y tH) y para el periodo total de las oscilaciones (T) se proporcionan en la
figura. Desde luego que la frecuencia de las oscilaciones es el reciproco de T. Como indican las formulas en el
diagrama, los intervalos tL y tH no pueden ser iguales a menos que RA se haga cero. Esto no puede hacerse sin
producir corriente en exceso a travs del dispositivo. Esto significa que con este circuito es imposible
reproducir una salida de onda cuadrada perfecta con un ciclo de trabajo del 50 por ciento. No obstante, es
posible llegar muy cerca del 50 por ciento del ciclo de trabajo si hacemos que RB>>RA (mientras RA se
mantenga mayor que 1k), de manera que tL=tH.


MULTIPLEXORES

Los multiplexores son circuitos combinacionales que tienen varias entradas, una sola salida y varias lneas de
seleccin. Su funcionamiento podra asemejarse a un conmutador de varias posiciones que simularan las
entradas y el terminal comn, la salida; la conmutacin se realizara por medio de la lnea de seleccin, de tal
modo que las seales presentes en las entradas aparecern en la salida en el orden indicado por la lnea de
seleccin; es decir, un multiplexor permite el envo por una sola lnea de los datos presentes en varias lneas.

Se pueden hallar multiplexores de 2 a 1 lneas, de 4 a 1, de 8 a 1,etc.
MULTIPLEXOR de 2 a 1 lneas: circuito integrado TTL 74157, contiene cuatro multiplexores con sus dos
entradas de datos y su salida cada uno. Tiene una entrada de inhibicin (STROBE G) activa a nivel bajo (0V) y
una entrada de seleccin (SELECT), comunes a los cuatro multiplexores.
Cuando STROBE est a nivel bajo, si la entrada SELECT est a nivel bajo, en la salida aparece el valor del dato
A; y si la SELECT est a nivel alto aparece el dato B.

TABLA DE FUNCIONAMIENTO DE UNO DE LOS MULTIPLEXORES

El esquema de este componente en Microsim DesignLab es el siguiente:

La simulacin de este circuito nos da el cronograma que puede compararse con su tabla de verdad moviendo
el rectngulo rojo de la tabla con MOVER TABLA o moviendo la lnea roja del cronograma con MOVER
CURSOR. Al pulsar el botn izquierdo del ratn el rectngulo y el cursor rojo se paran en la posicin deseada.
Para volver a moverlos pulsar MOVER TABLA o MOVER CURSOR.

MULTIPLEXOR de 4 a 1 lneas: circuito integrado TTL 74153, contiene dos multiplexores con sus cuatro
entradas de datos y su salida cada uno. Tiene dos entradas de inhibicin (STROBE 1G y 2G) activas a nivel bajo
(0V) para cada multiplexor y dos entradas de seleccin (SELECT A y B) comunes a los cuatro multiplexores.

TABLA DE FUNCIONAMIENTO DE UNO DE LOS MULTIPLEXORES


Cuando STROBE (G) est a nivel bajo, las entradas SELECT A y B seleccionan el canal cuyo dato aparecer en
la salida.


El esquema de este componente en Microsim DesignLab es el siguiente:


La simulacin de este circuito nos da el cronograma que puede compararse con su tabla de verdad moviendo
el rectngulo rojo de la tabla con MOVER TABLA o moviendo la lnea roja del cronograma con MOVER
CURSOR. Al pulsar el botn izquierdo del ratn el rectngulo y el cursor rojo se paran en la posicin deseada.
Para volver a moverlos pulsar MOVER TABLA o MOVER CURSOR.

MULTIPLEXOR de 8 a 1 lneas: circuito integrado TTL 74151, contiene un multiplexor con ocho entradas de
datos y una salida . Tiene una entrada de inhibicin (STROBE G) activa a nivel bajo (0V) y tres entradas de
seleccin (SELECT A, B y C).
TABLA DE FUNCIONAMIENTO

Cuando STROBE (G) est a nivel bajo, las entradas SELECT A , B y C seleccionan el canal cuyo dato aparecer
en la salida. El esquema de este componente en Microsim DesignLab es el siguiente:

La simulacin de este circuito nos da el cronograma que puede compararse con su tabla de verdad moviendo
el rectngulo rojo de la tabla con MOVER TABLA o moviendo la lnea roja del cronograma con MOVER
CURSOR. Al pulsar el botn izquierdo del ratn el rectngulo y el cursor rojo se paran en la posicin deseada.
Para volver a moverlos pulsar MOVER TABLA o MOVER CURSOR.





MULTIPLEXOR DE ENTRADA REMANENTE

Implementa la siguiente funcin con un multiplexor:
F(A, B, C,D)= (0 , 3, 4 8, 9, 15)
Para resolver estos problemas necesitamos realizar los siguientes pasos:

Expresar la funcin en su forma de suma de minitrminos. Si la secuencia ordenada de n variables de A, B, C,
D,., etc. Donde A es la variable ms a la izquierda en la secuencia ordenada de las n variables y B, C, D,.,
etc. Son las n-1 remanentes. Se conectan las n-1 variables a las lneas de seleccin del multiplexor, con B
conectada a la lnea de seleccin de orden ms alto, C a la siguiente lnea de seleccin mas bajo y as
sucesivamente.

Considere la variable A., la cual se complementara con Minitrminos 0 a (2/2)-1. Los cuales comprenden la
primera mitad den la lista de Minitrminos. La segunda mitad de los Minitrmnos tendr su variable A sin
complementar. Para hacer lo anterior se listan las entradas del multiplexor y bajo ellas se listan todos los
Minitrminos en dos renglones. En el primer rengln de los Minitrmios con A sin complementar. Se encierra
dentro un circulo todos los Minitrminos de la funcin y se inspecciona por separado cada columna.
Si los dos Minitrminos en una columna no estn dentro del crculo, aplquese 0 a la entrada
correspondiente del multiplexor.

Si los dos Minitrminos estn dentro de un circulo, se aplica 1 a la entrada correspondiente del multiplexor.
Si el Minitrmino inferior est dentro de un circulo y el superior no lo esta se aplica A, a la entrada
correspondiente del multiplexor. De esta forma la solucin al problema es:


Captulo 13

LCD

En muchos proyectos es necesario visualizar informacin a travs de una pantalla d e bajo coste. La forma ms
utilizada es mediante un display LCD tal como se explica en este captulo.

13.1 VISUALIZADOR LCD

Las pantallas de cristal lquido o display LCD para mensajes (Liquid Crystal Display) tienen la capacidad de
mostrar cualquier carcter alfanumrico, permitiendo representar la informacin que genera cualquier
equipo electrnico de una forma fcil y econmica (figura 13-1). La pantalla consta de una matriz de
caracteres (normalmente de 5x7 puntos) distribuidos en una, dos, tres o cuatro lneas de 16 hasta 40
caracteres cada lnea. El proceso de visualizacin es gobernado por un micro controlador incorporado a la
pantalla, siendo el Hitachi 44780 el modelo ms utilizado.



Distintos fabricantes ofrecen multitud de versiones de visualizadores de cristal lquido. El modelo utilizado en
este libro es el LM016L, que es un mdulo LCD de dos lneas de 16 caracteres cada una. Su fcil manejo lo
hace ideal para dispositivos que necesitan una capacidad de visualizacin pequea o media. Las
caractersticas generales de un mdulo LM016L son:

Consumo muy reducido, del orden de 7.5 mW.
Pantalla de caracteres ASCII, adems de los caracteres japoneses Kanji, caracteres griegos y smbolos
matemticos.
Desplazamiento de los caracteres hacia la izquierda o a la derecha.
Memoria de 40 caracteres por lnea de pantalla, visualizndose 16 caracteres por lnea.
Movimiento del cursor y cambio de su aspecto.
Permite que el usuario pueda programar ocho caracteres.
Pueden ser gobernados de dos formas principales:
o Conexin con bus de 4 bits.
o Conexin con bus d 8 bits.

Lo que a continuacin se explica se refiere al modelo LM160L y con pequeas variaciones es tambin valido
para cualquier otro.

13.2 PATILLAJE

El mdulo LM60L tiene 14 pines descritos en la figura 13-2 y tabla 13-1. Se conectan fcilmente a cualquier
sistema micro controlador, tal como se muestra en la figura 13-5. Las lneas del bus datos son triestados y
pasan a estado de alta impedancia cuando el LCD no est habilitado.


La alimentacin es de +5V. La regulacin de contraste se realiza mediante el voltaje obtenido al dividir los 5 V
con una resistencia ajustable de 10 k y aplicrselo al pin VLC como describe la figura 13-5. En algunos
proyectos se elimina la resistencia ajustable y conecta VLC a masa fijando el mximo contraste
permanentemente.


SEAL DEFINICIN PINES FUNCIN
DB0..DB7 Data Bus 7.14 Bus de Datos.
E Enable 6 E=0, LCD no
habilitado.
E=1, LCD
habilitado.
R/W Read/write 5 R/W=0, escribe en
LCD.
R/W=1, lee del
LCD.
RS Register Select 4 R/S=0, Modo
Comando.
R/S=1, Modo
Carcter.
VLC Liquid Crystal
driving Voltaje
3 Tensin para
ajustar el
contraste.
VDD Power Supply
Voltaje
2 Tensin de
alimentacin, +5V
VSS Ground 1 Masa.
Tabla 13-1 Funcin de los pines en un LM016L


13.1 DDRAM

El LM016L posee una zona de memoria RAM llamada DDRAM (Data Display RAM) donde se almacenan los
caracteres que se pueden representar. Tiene una capacidad de 80 bytes, 40 por cada lnea, de los cuales slo
32 pueden visualizar a la vez (16 bytes por lnea), figura 13-3. La DDram almacena los cdigos ASCII de los
caracteres que aparecern en pantalla y existe una correspondencia entre las filas de la pantalla y las
posiciones consecutivas de memoria.





De las 80 posibles, las dos direcciones ms importantes de la DDRAM son:
Direccin 00h, que es el comienzo de la primera lnea.
Direccin 40h, que es el comienzo de la segunda lnea.


Cada vez que se escribe un dato en la DDRAM automticamente se apunta a la siguiente posicin, donde se
realizara la escritura del prximo carcter.



13.4 CARACTERES DEFINIDOS EN LA CGROM

El mdulo LM016 posee una zona de memoria interna no voltil llamada CGROM donde se almacena una
tabla con los 192 caracteres que pueden ser visualizados (figura 13-4). Cada uno de los caracteres tiene su
representacin binaria de ocho bits. Para visualizar un carcter debe recibir por el bus de datos el cdigo
correspondiente. Por ejemplo, para visualizar el carcter A el LCD debe recibir por su bus de datos el cdigo
b01000001`.

Tambin permite definir ocho nuevos caracteres de usuario, no incluidos en su tabla interna. Estos caracteres
se guardan en una zona de RAM denominada CGRAM (Character Generator RAM)

13.5 MODOS DE FUNCIONAMIENTO

El LM016L, tiene tres modos de funcionamiento principales:

Modo comando: Cuando por el bus de datos el LCD recibe instrucciones como Borrar Display, Mover
Cursor, Desplazar a izquierda, ect. Para trabajar en modo comando, el pin RS debe estar a 0. El pin R/W
tambin debe ser 0 para indicar que se esta realizando una operacin de escritura. Una operacin en este
modo tarda un mximo de 164 ms.

Modo Carcter o Dato: Cuando por el bus de datos el visualizador LCD recibe un carcter a escribir en la
DDRAM. Es decir, cuando se enva al LCD el carcter ACII a visualizar. Para trabajar en este modo el RS debe
estar a 1. El pin R/W debe ser 0 para indicar que esta realizando una operacin de escritura. Tambin se le
puede llamar modo carcter o modo registro. Una operacin en este modo tarda un mximo de 40us.

Modo lectura del Busy Flag o LCD Ocupado. En el bit 7 del bus de dato el LCD informa al micro controlador
de que est ocupado, (este bit es denominado Busy Flag). Para ello se lee el bus de dato con RS=0 y R/W=1, si el
bit / del bus de datos es 1 indica que la pantalla LCD esta ocupada realizando operaciones internas y que no
puede aceptar nuevas instrucciones ni datos. Hay que esperar a que el Busy Flag valga 0 para enviarle la
siguiente instruccin o carcter.

El modo de operacin de lectura del Busy Flag se ha ideado para evitar posibles problemas de tiempo, de
manera que no se realiza ninguna operacin con el LCD hasta comprobar que no est ocupado. El pin R/W
permite leer el registro de estado en el modo Busy Flag que slo sirve para comprobar si el controlador ha
terminado de realizar la instruccin que se le ha enviado y as poder enviar ms.

Para un control sencillo, se pueden realizar pausas despus de cada instruccin o envi de datos para no tener
que leer el registro de estado, con ello se evita el modo de lectura de Busy Flag. La principal ventaja de esto es
que se logra ahorrar un pin del micro controlador porque la lnea R/W no es necesaria y se puede conectar
directamente a masa, tal como se ilustra en la figura 13-5. La deteccin del Busy Flag se sustituye encontr
por un pequeo retardo antes de realizar cualquier nueva operacin con el display LCD. Este retardo debe ser
mayor de 1,64 ms si trabaja en modo comando y mayor de 40us si trabaja en modo dato.






13.6 COMANDOS DE CONTROL

Los comandos que admite el mdulo LM016L se resumen en la tabla 13-2.


COMANDO RS R/W DB7 DB6 DB5 DB4 BD3 DB2 DB1 DB0
Clear
Display
0 0 0 0 0 0 0 0 0 1
Return
Home
0 0 0 0 0 0 0 0 1 *
Entry
Mode Set
0 0 0 0 0 0 0 1 I/D S
Display
Contro
0 0 0 0 0 0 1 D C B
Cursor
and
display
Shift
0 0 0 0 0 1 S/C R/L * *
Function
Set
0 0 0 0 1 DL N F * *
Set
CGRAM
Address
0 0 0 1 CGRAM Address
Set
DDRAN
Address
0 0 1 DDRAM Address
Read Busy
Flag
0 1 BF DDRAM Address
Write RAM 1 0 Write Data
Read RAM 1 1 Read Data
Tabla 13-2 Comandos del visualizador LCD LM016L


Los comandos se envan a travs del bus de datos. Para que el LCD los reconozca hay que poner la seal RS a
nivel bajo. A continuacin se detallan los comandos y smbolos de esta tabla:

Clear Display (0 0 0 0 0 0 0 1). Borra pantalla y devuelve el cursor a la posicin inicial (direccin 0 de
la DDRAM)
Return Home (0 0 0 0 0 0 1 x). Cursor a direccin origen. Devuelve el cursor la posicin original de la
DDRAM (direccin 00h) quedando intacto su contenido.
Entry Mode Set (0 0 0 0 0 1 I/D S). Modo entrada. Establece las caractersticas de escritura de los datos
Shift e Increment/Decrement:
o S=0. La informacin visualizada en pantalla no se desplaza al escribir un nuevo carcter.
o S=1. La informacin visualizada se desplaza al escribir un nuevo carcter. La pantalla se desplaza
en el sentido indicado por el bit I/D cuando el cursor llega al filo de la pantalla.
o I/D=1. Incremento automtico de la posicin del cursor. La posicin de la DDRAM se incrementa
automticamente tras cada lectura o escritura a la misma.
o I/D=0. Decremento de la posicin del cursor. Se decremento el puntero de la DDRAM.
Display Control (0 0 0 0 1 D C B). Control de la pantalla:
o B=0 Blink OFF, no hay efecto de parpadeo del cursor.
o B=1 Blink ON, efecto de parpadeo con un cursor rectangular.
o C=0 Cursor OFF, el cursor no se visualiza.
o C=1 Cursor ON, el cursor no se visualiza
o D=0 Display OFF, el display se apaga.
o D=1 Display ON, el display se enciende.
Cursor and Display Shift (0 0 0 1 S/C R/L x x). Control de los desplazamientos del cursor y de la
pantalla:
o R/L=0. Left. A la izquierda.
o R/L=1. Right. A la derecha.
o S/C=0. El efecto de desplazamiento se aplica slo sobre el cursor sin alterar el contenido de la
DDRAM.
o S/C=1. El efecto de desplazamiento se aplica sobre todo al display.
Function Set (0 0 1 DL N F x x). Cuarteticas de control hardware:
o F=0. Font. Caracteres de 5 x 7 puntos.
o F=1. Font. Caracteres de 5 x 10 puntos.
o N=0. Number Line. Pantalla de 1 lnea.
o N=1. Number Line. Pantalla de 2 lneas
o DL=0. Data Length. Comunicacin con 4 bits. Indica al display LCD que solamente se van a utilizar
las lineas DB7, DB6, DB5, DB4 para enviarle los datos y que se har enviando primero el nibble
alto, y a continuacin el nibble bajo del dato.
o DL=1. Data Lengh. Comunicacin con 8 bits.
Set CGRAM Address. Se va a escribir sobre la direccin CGRAM sealada.
Set DDRAM Address (1 d d d d d d d). Esta instruccin se utiliza para modificar el puntero a la
DDRAM. As por ejemplo, si la direccin es la 08h se escribir en el centro de la primera lnea.
Read Busy Flag. Lee el BF indicando si hay una operacin interna en curso y lee, adems, el contenido
de la direccin DDRAM apuntada.



13.11 CONEXIN DE LCD MEDIANTE 8 BITS

El mdulo visualizador LCD tambin puede ser conectado a un puerto de 8 bits y tratarlo como un perifrico
ms, tal como se indica en la figura 13-7. En este ejemplo tambin se utiliza el modo Busy Flag, por ello se
conecta el pin R/W del LCD a la lnea RA1 del micro controlador, aunque se poda haber sustituido por un
retardo de 2 ms 50 us, tal como se hizo en el control 4 bits.

La ventaja fundamental del control mediante 8 bit respecto de 4 bit, es una mayor rapidez al enviar los bits
por el puerto de una vez, en lugar de empaquetados en bloque de 4 bits. Adems el software del control es
algo mas sencillo.

Como inconveniente importante destaca el aumento de las lneas ocupadas del micro controlador. Esto es muy
importante en el caso del PIC16F84 que es un micro contralor al que precisamente no le sobran lneas de
entrada/salida.

Hay que observar que la librera LCD_4BIT.INC tambin funciona para el esquema de la figura anterior.
Evidentemente, aunque la disposicin de las patillas es de conexin a 8 bits, funcionara como si solo
estuviesen conectadas 4 lneas.


13.12 VISUALIZACIN DE MENSAJES FIJOS

Muchos proyectos requieren visualizar mensajes ms o menos largos en la pantalla de un LCD. La siguiente
librera LCD_MENS.INC describe dos subrutinas para realizar tarea de forma sencilla:

Subrutina LCD_Mensaje, que visualiza mensajes fijos.
Subrutina LCD_Movimiento, que visualiza mensajes en movimiento.















METODOLOGA DEL DISEO DEL CIRCUITO

Necesitamos disear un circuito, que nos muestre las palabras HOLA SOY UPP; conforme se escriban una
palabra completa se borre pantalla e inicie la siguiente palabra. Al termino de mostrar todas las palabras que
se apague el circuito. Todo esto se realizara mediante electrnica combinacional y secuencial.

Primer problema: En que dispositivo mostraremos las palabras antes mencionadas. Encontramos dos
visualizadores que nos podran ayudar a resolver nuestro problema uno de ellos es una matriz de led con la
cual se podra crear un cdigo binario y mostrar las palabras, el inconveniente con este tipo de visualizador
fue que solo mostraramos una letra por vez y no la palabra completa, que en principio es lo que nosotros
buscbamos, adems que sera un cdigo muy extenso para poder crear una letra.

La segunda opcin fue utilizar un visualizador LM016L de dos lneas por 16 caracteres tambin conocido
como LCD, este se acomoda ms a nuestras necesidades, porque podramos escribir las palabras completas,
borrar pantalla tras escribir cada palabra y los cdigos binarios son fciles de implementar.
Los cdigos necesarios para lograr que el circuito funcione no los proporciona el fabricante del LCD, como
por ejemplo las 27 palabras del alfabeto, los nmeros, signos de puntuacin y funciones como CLEAR
SCREEN, escribir en pantalla, mover cursor y la inicializacin de la pantalla de cristal lquido.

A continuacin mostraremos las caractersticas principales del LCD.
Pantalla de caracteres ASCII.
Movimiento del cursor y cambio de aspecto.
Pueden ser gobernados de dos formas principales.
Conexin con bus de 4 bits.
Conexin con bus de ocho bits.
El usuario puede grabar 8 caracteres en la memoria del LCD.

Nosotros elegimos una conexin de bus de 8 bits porque es ms compacta, ms rpida de visualizar y en la
implementacin del cdigo no necesitamos tantas combinaciones, porque para al escribir las palabras en LCD
en bus de 4 bits se necesitaran dos posiciones en nuestra tabla de verdad por letra en cambio s ocupamos el
de 8 bits solo se necesita una sola posicin en la tabla de verdad por cada letra que ingresemos al LCD, y as
reduciramos considerablemente el tamao del circuito.

DISEO DE LA TABLA DE VERDAD DE NUESTRO CIRCUITO.

En la siguiente tabla mostramos los cdigos antes mencionados, los cuales son necesarios para poder escribir
la pantalla de cristal lquido.

La tabla se divide en tres partes:

La primera parte es la inicializacin del LCD, este cdigo abarca los tres primeros estados de la tabla, y
estos son necesarios para que la pantalla est lista y despus mandemos los cdigos para las letras que
conformaran las palabras que nos piden, en este caso RS se encuentra en estado bajo .
La segunda parte es cuando mandamos los cdigos de cada letra, ntese que RS est en estado alto
cuando escribimos letra por letra.
La tercera parte consiste en que despus de escribir una palabra completa la pantalla se borrara
completamente y as poder escribir la palabra siguiente, a este proceso se llama CLEAR SCREEN RS se
encontrara en estado bajo.
RS significa REGISTER SELECTER cuando est en estado bajo esta en modo comando, cuando est en estado
alto significa modo carcter.
Para poder ingresar cada cdigo binario en la pantalla LCD se necesita poner la entrada enable en estado
alto

A B C D RS D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 0 1 1 1 1 1 1
Inicializacin del LCD 1 0 0 0 1 0 0 0 0 0 0 1 1 0
2 0 0 1 0 0 0 0 0 0 1 1 1 1
3 0 0 1 1 1 0 1 0 0 1 0 0 0 H
4 0 1 0 0 1 0 1 1 0 1 1 1 1 O
5 0 1 0 1 1 0 1 1 0 1 1 0 0 L
6 0 1 1 0 1 0 1 1 0 0 0 0 1 A
7 0 1 1 1 0 0 0 0 0 0 0 0 1 Clear Screen
8 1 0 0 0 1 0 1 0 1 0 0 1 1 S
9 1 0 0 1 1 0 1 1 0 1 1 1 1 O
10 1 0 1 0 1 0 1 1 1 1 0 0 1 Y
11 1 0 1 1 0 0 0 0 0 0 0 0 1 Clear Screen
12 1 1 0 0 1 0 1 0 1 0 1 0 1 U
13 1 1 0 1 1 0 1 1 1 0 0 0 0 P
14 1 1 1 0 1 0 1 1 1 0 0 0 0 P
15 1 1 1 1 0 0 0 0 0 0 0 0 1 Clear Screen





RESOLVIENDO POR MAPAS DE KARNAUGH A CADA UNA DE LAS SALIDAS.

Para RS y D6:
Si nos damos cuenta las salidas RS y D6 son exactamente las mismas, por lo tanto la solucin ser la misma
para ambas.

Para D7
En D7 todo los estados son ceros por lo tanto se conectara directamente a tierra o GND.

Para D5

Para D4

Para D3

Para D2

Para D1

Para D0

Segundo problema: Si nosotros implementramos el circuito a travs de los resultados de los mapas de
karnaugh el circuito quedara muy extenso. Entonces para resolver este inconveniente utilizaremos
multiplexores porque ellos nos daran directamente el mini termino en la combinacin necesaria, pero en la
tabla de verdad nos marcan cuatro entradas selectoras y el multiplexor solo admite 3 entradas selectoras, para
resolver esto utilizamos la entrada remanente y la fijamos en la entrada A porque es la que sufre menos
cambios.









Las entradas remanentes necesarias son las siguientes.

0 0 0 1 1 1 1 0
A 1 1 1 0 1 1 1 0
A A A

1 1 1 0

1 0 0 0 1 1 1 0
A 0 1 1 0 0 1 1 0

A A 0

1 1 0

1 0 0 0 0 0 0 0
A 1 0 1 0 1 1 1 0
1 0 A 0 A A A 0

1 0 1 1 1 1 0 0
A 0 1 1 0 0 0 0 0

A 1

0 0

1 1 1 0 1 1 0 0
A 0 1 0 0 1 0 0 0

0 1

0 0

1 1 1 0 1 0 0 0
A 1 1 0 0 0 0 0 0
1 1

0 0 0

1 0 1 0 1 0 1 1
A 1 1 1 1 1 0 0 1
1 A 1 A 1 0

1
Tercer problema: Crear la secuencia para que el recorrido, de cada estado en la tabla se haga de manera
automtica, para esto usaremos un NE 555 que nos dar un pulso constante aproximadamente de un cuarto
de segundo para que la escritura de las palabras no sea muy lenta.

Para lograr esto calculamos los tiempos con las ecuaciones del NE 555 para tiempo uno y tiempo dos. Que son
las siguientes:
1. Para el tiempo uno

()

2. Para el tiempo dos

Los valores antes calculados nos sirve para que los flip flops funcionen automticamente generando una onda
de seal cuadrada, cada flip flop lo conectaremos en configuracin T que esto nos genera una divisin de
frecuencia que proporciona el NE 555 conectaremos la salida Q del primer flip flop a la entrada CLK del
segundo flip flop, y as sucesivamente conectaremos cuatro, cada flip flop nos representara una variable de
entrada en nuestra tabla de estados. Y as lograr q los saltos de estado no los den automticamente.



Onda cuadrada del NE 555
















Cuarto problema: Despus de crear la tabla de verdad y tener los cdigos binarios que entraran al LCD
necesitamos cargarlos, para esto se necesita que despus de crear el cdigo con los multiplexores, la entrada
enable pase de estado bajo a estado alto esto lo logramos conectando una compuerta NOT directamente a la
salida del NE 555 porque cuando este se active por disparo de flanco alto se creara el cdigo y cuando este
pase a estado bajo la salida enable pasara directamente a estado alto y cargara el cdigo antes creado por el
NE 555




Onda cuadrada del NE 555
Onda negada del NE 555 para activar
la entrada enable
A
B
C
D
Entrada Remanente


IMPLEMENTACIN

Despus de la metodologa lo simulamos en software de circuitos elctricos llamado PROTEUS haciendo
todas las conexiones necesarias para su funcionamiento y monitoreando que todo lo diseado anteriormente
funcione perfectamente.






























Despus de lo simulacin y verificando que todo estuviera correctamente conectado lo hicimos tangiblemente
Los materiales utilizados fueron
7 multiplexores 74ls151
LCD LM016L
5 Flip flop jk 4027
NE 555
1 NOT 74ls04
Potencimetro de 10k
Capacitor 22f
Capacitor 470f
Un relay de 5volts
2 push botn
1bc548
1 diodo 1n4007
2 resistencias 470
1 resistencia de 5k
1 resistencia de 10 k



























CONCLUSIN


Con esta prctica aprendimos como utilizar correctamente cada uno de los elementos utilizados en ste
circuito, as como las tcnicas para su buen desarrollo y aprender a diferenciar de una forma ms sencilla los
errores o fallas para poder corregirlos, as como reducir los circuitos y tener un mejor aprovechamiento de
stos; de esta forma, utilizar los conocimientos adquiridos en diferentes prcticas en el futuro y tambin en
distintas materias que lo requieran. Por ende tenemos la certeza de que con esta prctica hemos adquirido los
conocimientos necesarios propios de la materia satisfactoriamente.


































BIBLIOGRAFA


Referencias
Lpez Ulloa, S. (18 de agosto de 2014). Slideshare. Obtenido de
hhtp://es.slideshare.net/sergiolopezulloa/problemariodigital3-bcd
Palacios Municio, E., Remiro Domnguez, F., & Lpez Prez, L. J. (2004). MICROCONTROLADOR PIC16F84.
Mxico: Alfaomega RA-MA.
Ronald, T. J., & Neal, W. S. (2003). SISTEMAS DIGITALES PRINCIPIOS Y APLICACIONES. Mxico: Pearson.
UNED. (18 de agosto de 2014). Obtenido de
http://meteo.ieec.uned.es/www_Usumeteog/comp_comb_multiplexores.html