Sie sind auf Seite 1von 3

9 de Septiembre del 2014 Dra.

Yazmin Maldonado Robles


TECNOLGICO NACIONAL DE MXICO
Instituto Tecnolgico de Tijuana



PRACTICA No. 1
Estructuras de programacin en VHDL

I._ OBJETIVO: Conocer, describir y utilizar las herramientas de edicin, compilacin y
simulacin para programar en VHDL seleccionando las diferentes arquitecturas.


II._ PROCEDIMIENTO Y METODOLOGIA EXPERIMENTAL:

Esta prctica est dividida en tres partes principales, cada una corresponde a una
estructura de programacin, a continuacin se describe cada una de ellas.

1ra Parte: Arquitectura Funcional

Escriba en su pantalla de edicin el siguiente cdigo.
Recuerde que el software no hace distincin entre maysculas o
minsculas; como algo adicional las funciones de salida f0 y f1
se relacionan con la tabla de verdad mostrada a
continuacin.





Revise si existen errores en la compilacin del cdigo, si existen
corrjalos. El siguiente paso es la simulacin, en la siguiente figura se
muestra la simulacin para todos los valores de entrada de las variables a

9 de Septiembre del 2014 Dra. Yazmin Maldonado Robles
TECNOLGICO NACIONAL DE MXICO
Instituto Tecnolgico de Tijuana



y b, dibuje el diagrama de seales que se obtuvo de la simulacin


Ahora el siguiente paso es la implementacin del algoritmo en la tarjeta
Spartan 3AN, documente los resultados obtenidos.


2da Parte: Arquitectura Flujo de Datos

En esta parte se pretende conocer la estructura when-else y la sintaxis para su
uso. Inicie con la edicin del programa correspondiente a la tabla de verdad
expuesta a continuacin. Considere los siguientes aspectos:
No utilice libreras ni paquetes
Utilice entradas y salidas tipo bit
Obtenga las ecuaciones de F0 hasta F7 utilizando la
estructura when-else



Al terminar con la edicin del programa, proceda con la compilacin y bsqueda
de errores
Si su programa no contiene errores, simule este algoritmo, obtenga el archivo de
reporte y asigne los pines correspondientes

9 de Septiembre del 2014 Dra. Yazmin Maldonado Robles
TECNOLGICO NACIONAL DE MXICO
Instituto Tecnolgico de Tijuana



Implemente el cdigo VHDL en la tarjeta Spartan 3AN


3ra Parte: Incorporacin de Seales de Reloj

En esta seccin se incorporaran a las entidades seales de reloj en su
funcionamiento, presentando una estructura de programacin funcional y el
manejo de la sentencia if-then-else, se describir la metodologa de
simulacin utilizada para describir una seal de reloj y se introducir el
paquete std_arith
Realice la edicin, compilacin y simulacin de un cdigo en VHDL que
resuelva Q <= Q+1;
Q debe tomar los valores de 0-15
Identifique el modo que debe tener la variable Q
Utilice la instruccin event
Cul es la principal diferencia entre el modo inout y el modo buffer
Describe el concepto de la instruccin if-then-else y proporciona un ejemplo


Cuestionario:

1. Defina el concepto de entidad
2. Defina el concepto de arquitectura
3. Cules son los tipos de datos ms utilizados?
4. Cules son los diferentes modos de entrada a una
entidad?
5. Cul es el significado de utilizar una comilla o
dos comillas en la siguiente declaracin?
5.1 F0<='1'
5.2 F0<="1101"


De lo anterior elaborar un reporte donde se explique a detalle la estructura
del cdigo, as como un tutorial con imgenes, cdigos, resultados de simulacin,
entre otros. Agregar resultados, conclusiones, fuentes bibliogrficas, etc.