UNIVERSIDAD NACIONAL DE INGENIERIA

FACULTAD DE INGENIERIA ELECTRICA Y

ELECTRONICA















MICROELECTRNICA
INFORME PREVIO N 1
DISEO DE UN INVERSOR CMOS ESTATICO Y OTROS CIRCUITOS
CON LOGICA DINAMICA

PROFESOR: ING. ALARCON
ESTUDIANTE:
FLORES ALBINO, CARLOS E
CODIGO: 19930074J
FECHA DE ENVO: 20-SET-20114

2014-2


INFORME DE LABORATORIO N1
DISEO DE UN INVERSOR USANDO LOGICA ESTTICA Y DE
UN CIRCUITO USANDO LOGICA DINAMICA

Fundamento terico.-

Lgica CMOS esttica
Se entiende por lgica esttica aquella en la que cualquier informacin lgica se representa en
un nodo circuito mediante una conexin de baja impedancia de dicho nodo a la alimentacin
(1 lgico) o a GND (0 lgico). En las lgicas dinmicas no es as, pudiendo ser
representado un valor lgico mediante la tensin asociada a la carga almacenada en un nodo
que se encuentre en situacin de alta impedancia.

Lgica CMOS esttica convencional
No es objetivo de este apartado realizar una presentacin en profundidad de la lgica CMOS
convencional, de la cual se suponen conocidas sus bases. Nos limitaremos por tanto a realizar
un breve recordatorio sobre dicha lgica, haciendo nfasis en sus prestaciones, ventajas e
inconvenientes. Un anlisis detallado puede obtenerse de [3].
Se entiende por lgica CMOS esttica convencional aquella en la que los valores lgicos altos
se realizan mediante la conexin del nodo a travs de una red (denominada de pull-up) de
transistores PMOS, y los valores lgicos bajos mediante la conexin a GND a travs de una
red (denominada de pull-down) de transistores
NMOS. En la siguiente figura se presenta la estructura genrica de una puerta lgica CMOS
convencional, as como la realizacin de valores lgicos altos y bajos.

a) Estructura genrica de una puerta lgica CMOS. b) Realizacin de niveles lgicos altos y bajos

Lgica dinmica
5.4.1 Bases de la lgica dinmica
Se entiende por dinmica toda lgica en la que se pueda representar un valor lgico, no
mediante una conexin de baja impedancia a una de las alimentaciones, sino mediante la
tensin asociada a la carga almacenada en un nodo, el cual se encuentra en situacin de alta
impedancia. Para ello se utiliza la propiedad del MOS de que la impedancia de entrada del
terminal de puerta es fundamentalmente capacitiva, y es en esta capacidad donde se
Almacena la carga que representa el valor lgico. En figura siguiente se muestra un ejemplo
de circuito lgico dinmico: un transistor de paso NMOS que controla un inversor. La
capacidad asociada al nodo de interconexin entre ambos elementos (CM) es donde se
almacena la carga en cuestin (capacidad que corresponde a la suma de las capacidades de
puerta de los transistores N y PMOS del inversor, juntamente con la capacidad de
conexionado y la de la difusin n+ del drenador/surtidor del NMOS de paso). Cuando el
transistor de paso esta activo (=1), dicho nodo se carga a 0 V si la entrada es un 0, y a
VDD-Vt si es un 1. Cuando el transistor pasa a corte (=0), la carga que se encuentra
almacenada en el nodo queda aislada de las alimentaciones, memorizando el valor lgico
que se ley de la entrada. Idealmente, la carga almacenada en el nodo permanece en el de
forma indefinida, ya que no hay un camino conductivo por el que se pueda modificar su valor.
En realidad esto no es as: considerndolas perdidas que ocurren en el transistor de paso, la
carga almacenada va variando a lo largo del tiempo, por lo que el valor lgico que representa
tiene validez durante un tiempo fi nito. Las prdidas de dicha capacidad son debidas a la
corriente subumbral del transistor de paso y a la corriente inversa de saturacin a travs de la
unin pn que forman el drenador/surtidor de dicho transistor (n+) con el substrato (p). Estos
dos efectos limitan el tiempo mximo que un valor lgico puede estar almacenado en un nodo
dinmico.

Estructura de una puerta dinmica bsica



















Imgenes de un P-MOS (puerta de paso)



Vdrain




Vgate









Circuito Layout


Simulacin del layout


Se observa que no genera bien el cero pero si el uno. Tambin se observa retardos que se van
sumando

Circuito de un inversor usando la lgica esttica usando los rboles N-MOS y P-MOS:





Diseo de un inversor

















Mscara del inversor



































Layout:


Simulacin de las seales se observa un error de 33ps










Corte longitudinal:


Corte en 3D: