Arquitetura de

Computadores
Willian Rampazzo
Faculdade Anhanguera de Indaiatuba

Aula 09
Paralelismo no nvel de instrues
e processadores superescalares

Superescalar
Viso geral

Termo usado originalmente

em 1987

Refere-se a mquinas
projetadas para melhorar o
desempenho da execues
de instrues escalares

Na maioria das aplicaes,

o maior volume de
operaes sobre
grandezas escalares

Representa o prximo
passo na evoluo de
processadores de propsito
geral de alto desempenho

A essncia a habilidade
de executar instrues
independentemente, em
diferentes pipelines

Conceito pode ser

explorado permitindo que
instrues sejam executadas
em ordem diferente da
ordem original

Organizao
Superescalar
(a)

Organizao Escalar

comparada a
oraganizao
Escalar
ordinria

(b)

Organizao Superescalar

Melhorias de desempenho relatadas para

mquinas do tipo superescalar

Comparao entre
abordagens
Superescalar e
Superpipeline

Restries
Paralelismo no nvel de instrues
Diz respeito ao nvel no qual as instrues de um programa
podem ser executadas em paralelo
Para maximizar o paralelismo no nvel de instrues, pode ser
usada uma combinao de otimizao baseada em compilador
e tcnicas de hardware
Limitaes:
Dependncia de dados verdadeira
Dependncia de desvio
Conflito de recurso
Dependncia de sada
Antidependncia

Efeito das
dependncias

Questes de projeto
Paralelismo no nvel de instruo
e paralelismo no nvel de mquina

Paralelismo no nvel de instruo

Instrues em sequncia so independentes

Podem ser executadas em paralelo, por sobreposio

Governado pelos dados e pelas dependncias processuais

Paralelismo de mquina

Medida de capacidade do processador em aproveitar o paralelismo no nvel

de instruo

Governado pelo nmero de pipelines que podem executar em paralelo

Poltica de iniciao de instrues

Iniciao de instrues
Refere-se ao processo de iniciar a execuo de instrues
nas unidades funcionais do processador
Poltica de iniciao de instrues
Refere-se ao protocolo usado para iniciar a execuo de
instrues
A iniciao de instrues ocorre quando a instruo move
do estgio de decodificao do pipeline para o primeiro
estgio de execuo do pipeline

Poltica de iniciao de instrues

Trs tipos de ordenao so importantes:
A ordem em que as instrues so buscadas
A ordem em que as instrues so executadas
A ordem em que as instrues atualizam o contedo de
registradores e posies da memria
Polticas de iniciao de instrues em mquinas
superescalares podem ser agrupadas nas seguintes
categorias:
Iniciao em ordem, com terminao em ordem
Iniciao em ordem, com terminao fora de ordem
Iniciao fora de ordem, com terminao fora de ordem

Polticas de
iniciao e
terminao de
instrues de
mquinas
superescalares

Renomeao de registradores
Dependncias de sada e antidependncias surgem
porque os valores contidos nos registradores podem
no mais refletir a sequncia de valores ditada pelo
fluxo do programa

Podem causar suspenso de um estgio da pipeline

Registradores so alocados dinamicamente

Aumentos de velocidade de execuo obtidos

em vrias organizaes de mquina, sem
dependncia de desvios

Previso de desvio
Qualquer mquina de alto desempenho que faz uso de pipeline tem de tratar a
questo de lidar com desvios
O processador Intel 80486 trata este problema buscando tanto a instruo
seguinte instruo de desvio quanto a instruo-alvo do desvio
Mquinas RISC:
Exploram a estratgia de atraso de desvio
O processador sempre executa a instruo que segue imediatamente o
desvio
Mantm a pipeline cheia enquanto o processador busca um novo fluxo de
instruo
Mquinas superescalares:
Estratgia de atraso de desvio tem apelo menor
Retornam s tcnicas de desvio usadas antes das mquinas RISC

Representao conceitual de processamento

superescalar

Implementao Superescalar
Elementos bsico:
Estratgias de busca de instruo, que buscam mltiplas instrues
simultaneamente
Lgica para determinar dependncia de dados verdadeiras
envolvendo os valores armazenados em registradores, e mecanismos
para transferir esses valores para os pontos onde so necessrios
durante a execuo
Mecanismos para iniciar mltiplas instrues em paralelo
Recursos para execuo paralela de mltiplas instrues, incluindo
mltiplas unidades funcionais paralelas e hierarquia de memria
capaz de servir simultaneamente mltiplas referncias memria
Mecanismos para confirmar resultados do processamento na ordem
correta

Resumo
Aula 09

Paralelismo em nvel de
instruo e
processadores
superescalares

Superescalar versus Superpipeline

Questes de projeto

Paralelismo em nvel de instruo

Paralelismo de mquina

Poltica de iniciao de instruo

Renomeao de registradores

Predio de desvio

Execuo superescalar

Implementao superescalar