Universidad de Morn

Facultad de Ingeniera
Ingeniera Electrnica

Arquitectura de Computadoras

Memoria Computadora
PDP11/20
Profesor:
Fernando I. Szklanny.
Alumnos:
Cristian Faroppa.
Pablo D. Origlia.
2014
V1.0

ndice
Introduccin.....................................................................................................................................3
Descripcin General....................................................................................................................3
Descripcin Funcional.....................................................................................................................6
Mdulo de Control G110............................................................................................................6
Mdulo de Control G231............................................................................................................6
Mdulo de pila H214..................................................................................................................9
Operaciones bsicas de Memoria................................................................................................9
Descripcin Detallada....................................................................................................................10
Matriz de Ncleos.....................................................................................................................10
Operacin de la Memoria..........................................................................................................11
Bibliografa....................................................................................................................................14

Figuras
Figura 1: Lado de los componentes del mdulo de control G110...................................................4
Figura 2: Lado de los componentes del mdulo de control G231...................................................4
Figura 3: Lado de los componentes del mdulo de la pila H214....................................................5
Figura 4: Diagrama en bloques de las distintas clases de memoria.................................................5

Tablas
Tabla I: Configuraciones de memorias............................................................................................4
Tabla II: Especificaciones memoria MM11-L.................................................................................8

Introduccin
Los sistemas de memorias de ncleo MM11-S, MF11-L y MF11-LP son sistemas de corriente
coincidente, acceso aleatorio y ncleo magntico diseadas para utilizarse con la familia de
computadores PDP-11. Estos tres sistemas son bsicamente la misma memoria de 16 bits y 8K
de capacidad que utiliza distintos mdulos comunes entre s.
Las diferencias en el back plane o el agregado de un controlador de paridad determina el
modelo. El back plane de la MM11-S limita el tamao de la memoria a 8K. El back plane de la
MF11-L tiene conectores adicionales para permitir la expandir su capacidad a 24K con
incrementos de 8K. El sistema MF11-LP es un sistema MF11-L al cual se le agrego la opcin de
un control de paridad.

Descripcin General
Los mdulos MM11-S, MF11-L y MF11-LP proporcionan 8192 (8K) palabras de 16 bits. Los
mdulos MM11-S y MF11-L requieren tres mdulos; dos son 6U de altura y el otro es de 4U de
altura. Un mdulo de 6U de altura (G110) contiene la lgica de control, controladores de
inhibicin, los amplificadores de deteccin y el registro de datos de 16 bits. El otro mdulo de
6U de altura (G231) contiene la lgica de seleccin de direccin, los generadores de corriente,
los interruptores y los controles. El mdulo de 4U de altura (H214) contiene la pila de memoria
de 8K. Estos tres mdulos conforman una memoria MM11-L. Dos memorias MM11-L
adicionales pueden agregarse directamente en el mdulo MF11-L para ampliar su capacidad a
24K.
El mdulo MF11-LP utiliza tres mdulos similares a los de la memoria MM11-L. Un mdulo de
control G109 se utiliza en lugar de un G110, y un mdulo de pila H215 se utiliza en lugar de la
H214. Estos mdulos realizan funciones idnticas a los de la memoria MM11-L, con la
excepcin de los circuitos adicionales que se utiliza para el control de paridad. Dos bits
adicionales, los bits 17 y 16, se utilizan para almacenar la paridad del byte alto y la paridad del
byte bajo, respectivamente. Un cuarto mdulo, el M7259, se utiliza para el controlador de
paridad. El M7259 es un mdulo de 2U de altura, y es capaz de controlar la paridad de hasta
24K palabras. Por lo tanto, si un MF11-LP se expande a su capacidad opcional mxima de 24K
palabras, requiere solamente un M7259.
Las Figuras 1, 2, y 3 muestran los lados de los componentes de los mdulos que constituyen la
memoria MM11-L. La Tabla I contiene una lista de las diferencias bsicas entre los modelos de
los sistemas de memoria que se describen aqu. La Figura 4 muestra los diagramas en bloques
simplificados de los tres sistemas de memoria.
Puesto que la memoria MM11-L es comn a ambos sistemas de memoria, el MM11-S y el
MF11-L, la descripcin que se realiza es aplicable tanto a los sistemas de memoria MM11-S y
MF11-L.

Figura 1: Lado de los componentes del mdulo de control G110

(extrado de MM11-S, MF11-L, and MF11-LP core memory system, DEC, 1973)

Figura 2: Lado de los componentes del mdulo de control G231

(extrado de MM11-S, MF11-L, and MF11-LP core memory system, DEC, 1973)

La siguiente tabla (I) contiene una lista de las diferencias bsicas entre los modelos de los
sistemas de memoria que se describen aqu.
Tabla I:
memorias

Designacin
MM11-S
MF11-L
MF11-LP

Configuraciones de

Descripcin
Constituida por la memoria MM11-L, 8k de capacidad. Unidad de
sistema nico (4 x 6).
Constituida por la memoria MM11-L, 8k de capacidad. Unidad de
sistema doble (9 x 6). Admite una expansin a 24k de capacidad
agregando dos memorias adicionales MM11-L.
Constituida por la memoria MM11-LP con control de paridad, 8k de
capacidad. Unidad de sistema doble (9 x 6). Admite una expansin a
24k de capacidad agregando dos memorias adicionales MM11-L.

Figura 3: Lado de los componentes del mdulo de la pila H214

(extrado de MM11-S, MF11-L, and MF11-LP core memory system, DEC, 1973)

Figura 4: Diagrama en bloques de las distintas clases de memoria

(extrado de MM11-S, MF11-L, and MF11-LP core memory system, DEC, 1973)

Descripcin Funcional
Mdulo de Control G110
El mdulo de control G110 contiene los circuitos de control de la memoria, controlador de
inhibicin, amplificadores de deteccin, registro de datos, el selector de dispositivos, circuitos
de umbral, y la alimentacin de -5V.

Circuitos de control de memoria: Los circuitos de control proporcionan el

reconocimiento de la peticin del dispositivo maestro. Determina que operaciones
bsicas se va a realizar; y establecen el momento y la lgica de control adecuada para
realizar la lectura o escritura deseada. Si se ha seleccionado una operacin de byte,
lnea de direccin A00 L determina el byte que desea seleccionar. El funcionamiento de
lectura o escritura se selecciona mediante las lneas de control (C00 y C01). La lgica
de control de memoria tambin transfiere datos hacia y desde el Unibus.

Controlador de inhibicin: Cada matriz de bits contiene una nica lnea de

lectura/inhibicin que pasa a travs de todos los ncleos de la matriz. Para escribir un 0
en un bit seleccionado, una corriente de inhibicin pasa a travs de la lnea de
lectura/inhibicin que cancela la corriente de escritura en la lnea Y. El ncleo no cambia
por lo que permanece en el estado 0. Sin corriente de inhibicin, las corrientes en las
lneas X e Y cambian el ncleo al estado 1.

Amplificadores de lectura: Durante una operacin de lectura, el amplificador lectura

toma una tensin inducida en el arrollamiento de lectura/inhibicin cuando un ncleo
cambia de estado 1 al 0. Esta seal es detectada y amplificada por el amplificador de
lectura cuya salida se captura con un flip-flop de registro de datos para almacenar un 1.
En efecto, lo que se lee es un uno pero el ncleo se conmuta al estado 0. Los ncleos
que estaban previamente en 0 no se ven afectados.

Registro de datos: El registro de datos es un registro de 16 bits compuesto por flipflops utilizado para almacenar el contenido de una palabra despus de que se lee de la
memoria destructivamente. La palabra leda se puede escribir nuevamente en la
memoria (restaurado) cuando est en el modo de DATI. El registro tambin se utiliza
para recibir datos de las lneas UNIBUS para almacenar los datos entrantes en la
memoria de ncleo durante los ciclos de Dato o DATOB.

Selector de dispositivo: La direccin del dispositivo se decodifica en el selector del

dispositivo para determinar la direccin del banco de memoria que se utiliza. Las lneas
de direccin del UNIBUS A<17:14> L se utilizan para la seleccin de dispositivos.

Circuito de Umbral y Alimentacin de -5 V: El circuito de umbral proporciona una

tensin de umbral de referencia para los amplificadores de deteccin. Durante una
operacin de lectura, si se supera la tensin de umbral (120 mV), el amplificador de
deteccin produce una salida. El suministro -5V proporciona un voltaje negativo para los
amplificadores lectura.

Mdulo de Control G231

El mdulo de control G231 contiene la lgica de seleccin, de direccin, conmutadora y
controladora, generadora de corriente, circuitos de descarga de pila, y la proteccin de circuitos
para baja tensin de alimentacin.

Lgica de seleccin de direccin: La memoria de ncleo recibe una direccin de 18

bits del dispositivo maestro. La direccin es almacenada y decodificada para determinar
si la memoria es el dispositivo seleccionado y para determinar la ubicacin del ncleo
especficamente direccionado. Si la operacin es una operacin de byte, la lnea de bus
A00L indica el byte a utilizar. La parte X e Y de la direccin se decodifica a travs de
conmutadores de seleccin y una matriz de diodos para permitir el pasaje de una
corriente de lectura/escritura a travs de los controladores de la memoria de las lneas X
e Y seleccionadas. La coincidencia de estas corrientes ubica al ncleo especfico de la
memoria de 16 bits deseada.

Interruptores y Controladores: Los interruptores y los controladores dirigen el flujo de

corriente a travs de los ncleos magnticos para asegurar la polaridad adecuada para
la funcin deseada. Esta accin es necesaria porque se utiliza una nica lnea de
lectura/escritura, y la corriente para una operacin de escritura es de sentido contrario a
la corriente necesaria para una operacin de lectura. Hay interruptores y controladores
separados para los circuitos de lectura y escritura en la matriz de seleccin.

Generadores de corriente: Generadores de corriente X e Y proporcionan la corriente

necesaria para cambiar el estado de los ncleos magnticos. El tiempo de subida lineal
y la amplitud de la forma de onda de la corriente de salida se seleccion para
proporcionar conmutacin ptima de los estados de los ncleos y la mxima relacin
seal-ruido para un amplio rango de temperaturas.

Circuito de descarga de Pila: El circuito de descarga pila mantiene la tensin de carga

de la pila adecuada durante la operacin: aproximadamente 0V durante una operacin
de lectura y aproximadamente 14V durante una operacin de escritura.

Circuito de Proteccin por baja tensin (DC LO): Si la tensin de CC est fuera de
tolerancia, la lnea DC LO se activa en el Unibus. Se lee por medio del circuito de
proteccin por baja tensin que inhibe la operacin de la memoria mediante la apertura
de la lnea de -15 V de la fuente de corriente. Esto evita el funcionamiento espurio de la
memoria.

En la siguiente tabla se muestran las especificaciones generales de la memoria MM11-L.

Tabla II: Especificaciones memoria MM11-L

Clase
Ncleo magntico, lectura/escritura, corriente coincidente, acceso aleatorio
Organizacin
Planar, 3D, 3 cables
Capacidad
8K (8192 palabras)
Tiempos de accesos
Modo de Bus
DATI
DATIP
DATO-DATOB (PAUSA L)

Tiempo de acceso
400 nS
400 nS
200 nS

DATO-DATOB (PAUSA H)

200 nS

Tiempos de ciclos
Modo de Bus
DATI
DATIP
DATO-DATOB (PAUSA L)

Tiempo de ciclo
Intercalado
No Intercalado
650 nS
900 nS
450 nS
450 nS
650 nS
900 nS

DATO-DATOB (PAUSA H)

450 nS

450 nS

Mrgenes de corriente X-Y

6% a 0C, 7% a 25C, 6% a 50C
Requerimientos de alimentacin
+5V 5%, con menos que 0,05 de ripple
-15V 5%, con menos que 0,05 de ripple
Requerimientos promedios de corriente
En reposo
+5V 1,7A
-15V 0,5A
En uso
+5V 3,4A
-15V 6,0A
Disipacin de Potencia
Mdulo G110 60W
Mdulo G231 40W
Mdulo H214 20W
Ambiente
Temperatura
ambiente:

0C a 50C.

Humedad relativa:

0% a 90% (sin condensacin).

Mdulo de pila H214

El mdulo de pila H214 contiene la matriz de ncleo de ferrita y las matrices de diodos XY. La
matriz ncleo se compone de 16 capas, cada una cableada en una matriz de 128 x 64. La pila
tambin contiene la combinacin de resistencia-termistor para controlar la compensacin de
temperatura del generador de corriente XY.

Operaciones bsicas de Memoria

La memoria de ncleo tiene cuatro modos bsicos de operacin. La funcin principal de la
memoria es simplemente leer o escribir datos. Las cuatro operaciones bsicas de memoria
son:

Lectura/restitucin (DATI)
Lectura y Pausa (DATIP)
Escritura (DATO)
Escritura de byte (DATOB)

Estos cuatro modos se discuten brevemente en los siguientes prrafos, todas las operaciones
se refieren al maestro (controlador) del dispositivo. Por ejemplo, el trmino datos de salida
indica que los datos fluyen fuera del maestro hacia la memoria.

Ciclo de Dato de entrada (DATI): El ciclo de DATI es un ciclo de lectura/restauracin

de la memoria. Durante esta operacin, la memoria lee la informacin del ncleo
seleccionado, lo transfiere al Unibus, y luego escribe la informacin de nuevo en la
posicin de memoria. Este ltimo paso es necesario porque la memoria de magntica
es un dispositivo de lectura destructiva.
Durante la primera parte del ciclo, la memoria carga los datos en un registro; al mismo
tiempo, la memoria transfiere los datos a la Unibus. Luego, durante la segunda parte del
ciclo, la memoria toma los datos del registro y lo escribe de nuevo en la ubicacin de
memoria direccionada.

Ciclo de Datos de entrada y Pausa (DATIP): Normalmente, en la lectura de la

memoria, la informacin se destruye en la direccin determinada y los datos deben ser
restaurados. Sin embargo, a veces no es realmente necesario restaurar la informacin
despus de leer porque en esa ubicacin se escribirn nuevos datos. En este caso,
eliminando la operacin de restauracin se disminuye el tiempo de ciclo de memoria en
aproximadamente un 50%. La operacin de DATIP se utiliza para este propsito. Los
datos se leen de la memoria y el ciclo de restauracin se inhibe. Debido a que no se
utiliza ningn ciclo de restauracin, un DATIP siempre debe seguirse de un ciclo de
escritura (ya sea DATO o DATOB) en esa misma direccin o los datos en ambas
direcciones sern destruidos y el controlador de memoria colgar el Unibus.

Ciclo de Salida de Datos (DATO): El ciclo DATO es un ciclo de escritura en memoria

utilizado por el dispositivo maestro para transferir datos a la memoria principal. Para
garantizar que los datos se almacenan adecuadamente, la unidad de memoria en
primer lugar se debe borrar mediante la lectura de los ncleos (estableciendo as todos
ellos a cero) antes de escribir los nuevos datos. Durante un ciclo DATO normal, la
memoria realiza primero la operacin de lectura para borrar los ncleos y luego realiza
un ciclo de escritura para transferir los datos desde el Unibus a la ubicacin ncleo

seleccionado. Si a continuacin de un ciclo DATO sigue un ciclo DATIP (en lugar de un

DATI), la secuencia no es la misma. El DATIP limpia el ncleo y genera una seal de
pausa; el DATO omite el ciclo de lectura y de inmediato comienza el ciclo de escritura.
Este proceso reduce el tiempo de ciclo de DATO en aproximadamente 50%.

Ciclo de Salida de datos, Byte (DATOB): El ciclo DATOB es similar en funcin al ciclo
DATO, excepto que durante DATOB, los datos se transfieren a la memoria de ncleo
desde el bus en forma de bytes en vez de una palabra completa. En realidad, se carga
una palabra completa en la posicin de memoria seleccionada: el byte seleccionado el
cual es el nuevo datos del bus y el byte no seleccionado, que se restauran los datos de
la palabra almacenada previamente en esa ubicacin de memoria. Durante el ciclo de
lectura, el byte no seleccionada se guarda mediante la lectura del registro de datos,
mientras que el byte seleccionado se transfiere en el registro desde el Unibus. Durante
el ciclo de escritura, slo la parte de byte de la palabra seleccionada se carga en la
ubicacin de memoria del bus. Al mismo tiempo, el byte no seleccionado se restaura a
partir del registro de datos en la ubicacin de memoria. En efecto, la memoria se borra
primero y luego realiza simultneamente un ciclo de restauracin para el byte no
seleccionado y un ciclo de escritura para el byte seleccionado. Este modo puede seguir
un DATIP como se describi anteriormente.

Descripcin Detallada
A continuacin se dar una descripcin detallada de la memoria MM11-L. La descripcin
detallada cubre la matriz de ncleo, la seleccin del dispositivo y de la palabra, los interruptores
y los controladores, la generacin de corriente, el circuito de descarga de la pila, el circuito de
DC, el circuito de lectura/inhibicin, el control y la lgica de temporizacin y los ciclos de
funcionamiento de la memoria.

Matriz de Ncleos
La memoria de ncleo de ferrita consta de 16 capas de memoria dispuestas en una
configuracin plana. Cada capa contiene 8192 ncleos de ferrita dispuestos en una matriz de
128 x 64. Cada ncleo representa una nica posicin de bit de una palabra. Esta configuracin
plana ofrece un total de 8192 direcciones de palabras de 16 bits. Cada ncleo de ferrita puede
asumir un estado magntico estable correspondiente a un 1 binario o un 0 binario. Incluso si se
desconecta la alimentacin, el ncleo conserva su estado hasta que se cambie por medio de
las seales de control apropiadas. El dimetro exterior de cada ncleo es de 0,46 mm; el
dimetro interior es de aproximadamente 0,28 mm. Cada ncleo es de 0,11 de espesor.
Las selecciones y conmutaciones de los ncleos se secuencian por tres cables que atraviesan
cada ncleo en una tcnica especial de seleccin. Un arrollamiento de lectura/escritura del eje
X pasa por todos los ncleos en cada fila horizontal de las 16 capas. Un arrollamiento de
lectura/escritura del eje Y pasa por todos los ncleos en cada fila vertical de los 16 capas.
Mediante el uso de los circuitos de seleccin que controlan la corriente aplicada a los
devanados XY especficos, cualquiera de las 8192 ubicaciones de palabra puede ser
seleccionada para la escritura de datos en la memoria o de lectura de la memoria. Una tercera
lnea pasa a travs de cada ncleo en una capa para proporcionar las funciones de
lectura/inhibicin Existe una lnea de lectura/inhibicin por capa. Esta nica lnea de
lectura/inhibicin, as como los circuitos de seleccin, se discuten en los siguientes prrafos.

10

Operacin de la Memoria
La figura 5 ilustra una parte tpica de la memoria de ncleo. Un devanado X y un devanado Y
pasa a travs de cada ncleo. La corriente que pasa a travs de cualquier devanado es tal que
ningn devanado produce un campo magntico lo suficientemente fuerte como para causar el
cambio de estado magntico en otro ncleo. Slo el campo magntico reforzado causado por
la coincidencia de las corrientes de ambos (X e Y) devanados pueden provocar que el ncleo
situado en el punto de interseccin cambie de estado. Este es el principio que permite la
distribucin de los devanados relativamente simple para seleccionar uno y slo un ncleo de la
memoria de los 8192 posibles en cada capa. La corriente que pasa a travs de cada devanado
X o Y se conoce como la media corriente de seleccin.
Una media corriente que pasa a travs del devanado X3 (Figura 5) de izquierda a derecha
produce un campo magntico que tiende a cambiar todos los ncleos en esa fila horizontal del
estado 0 al 1. El flujo producido por la media corriente es, insuficiente para completar la
transicin de estado en cualquier ncleo. Al pasar simultneamente una media corriente de
seleccin a travs del devanado Y2 de arriba a abajo produce el mismo efecto en todos los
ncleos de la fila vertical determinada.
Sin embargo ambas corrientes pasan a travs de un solo ncleo que se encuentra en la
interseccin de los devanados X3 y Y2. Este es el ncleo seleccionado y los valores actuales
combinados son suficientes para cambiar el estado del ncleo. Las flechas en la figura 5
muestran la direccin actual para el ciclo de escritura.
Todos los devanados X e Y estn dispuestos de tal manera que cada vez que una media
corriente de seleccin pasa a travs de cada uno, los campos magnticos resultantes se
combinan en el ncleo en el punto de interseccin. Esto, combinado en una corriente de
seleccin completa asegura que el ncleo seleccionado se almacene el estado binario 1. Las
corrientes que se utilizan para seleccionar el ncleo se denominan corrientes de escritura. Un
ciclo de histresis tpico de un ncleo se muestra en la Figura 6.
En el ncleo de memoria MM11-L, los devanados X3 en todas las 16 capas estn conectados
en serie como los devanados Y1. Por lo tanto, cada vez que una seleccin completa la
corriente fluye a travs de un ncleo seleccionado en una capa, tambin fluye a travs de un
ncleo idntico en las otras 15 capas. Los ncleos X3-Y2 sobre las capas cambian a un 1
binario, haciendo que cada uno de los 16 ncleos se convertira en un bit de una celda de
almacenamiento de 16-bit.
Debido a la naturaleza serie de los devanados XY, se debe emplear un mtodo para establecer
ciertos ncleos para los dos estados, de lo contrario, cada palabra de 16 bits seleccionada
sera todos 1s. El mtodo utilizado en la memoria Core MM11-L es poner a 0 todos los ncleos
al leer. Durante la operacin de escritura, los ncleos en las capas particulares son inhibidos
por el devanado de inhibicin. Los ncleos permanecen inhibidos incluso cuando los ncleos
idnticos en otras capas estn en estado 1.
La corriente media de seleccin para las lneas de inhibicin se aplica desde un controlador de
corriente de inhibicin, que es un interruptor y una resistencia entre la lnea de inhibicin y -15
V. La corriente en la lnea de inhibicin fluye en la direccin opuesta a la corriente de escritura
en todas las lneas Y y anula la corriente de escritura en cualquier lnea Y. Hay un controlador
de inhibicin por separado para cada capa de memoria, y cada capa representa una posicin
de bit de una palabra; por lo tanto, los bits seleccionados pueden ser inhibidos para producir
cualquier combinacin de 1s y 0s binarios deseados en la palabra de 16 bits. La funcin de
inhibicin est activa slo durante el tiempo de escritura.

11

Las lneas de lectura/inhibicin tambin se utilizan para leer la informacin en una celda de
memoria de 16 bits seleccionada. El ncleo especfico se selecciona en el tiempo de lectura de
la misma manera que durante el ciclo de escritura, con una notable excepcin: X e Y son
corrientes en la direccin opuesta. Estas medias corrientes de seleccin opuestas causan que
todos los ncleos previamente establecidos a 1 cambien a 0; los ncleos previamente
establecidos a 0 no se ven afectados. Siempre que los cambios en los ncleos sean de 1 a 0,
el cambio de flujo induce una corriente en el sentido de devanado de dicha capa. Esta corriente
es detectada y amplificada por un amplificador de lectura. La salida del amplificador es
capturada en el registro de datos para la transferencia eventual al Unibus.
El funcionamiento del mdulo de memoria MM11-L es el mismo excepto que tiene 128 lneas X,
y 64 lneas Y y 16 capas de ncleo. El bobinado del ncleo es idntico, y los sentidos de los
devanados se encadenan a travs de los 8192 ncleos con el intercambio entre X63 y X64, en
lugar de entre X1 y X2.

Figura 5: Configuracin memoria de tres cables

(extrado de MM11-S, MF11-L, and MF11-LP core memory system, DEC, 1973)

12

Figura 6: Ciclo de histresis de un ncleo de ferrita

(extrado de MM11-S, MF11-L, and MF11-LP core memory system, DEC, 1973)

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Bibliografa

Digital Equipment Corporation. MM11-S, MF11-L, and MF11-LP core memory system,
1973.

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