Study of design methods and CAD tools for analog

integrated circuits
F. Chaahoub

To cite this version:

F. Chaahoub. Study of design methods and CAD tools for analog integrated circuits. Micro
and nanotechnologies/Microelectronics. Institut National Polytechnique de Grenoble - INPG,
1999. French. <tel-00163766>

HAL Id: tel-00163766

https://tel.archives-ouvertes.fr/tel-00163766
Submitted on 18 Jul 2007

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INSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE

ISBN 2-913329-37-3 (broch)
ISBN 2-913329-38-1 (lectr)

N attribu par la bibliothque

/_/_/_/_/_/_/_/_/_/_/

THESE
pour obtenir le grade de

DOCTEUR de LINSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE

Discipline: Microlectronique

prsente et soutenue publiquement

par

Faouzi CHAAHOUB

Le 29 Septembre 1999

Titre :
=== == === == == = = = = = = = = = = = = = = = = = = = = = = = = =

ETUDE DES METHODES DE CONCEPTION ET DES

OUTILS DE C.A.O. POUR LA SYNTHESE DES CIRCUITS
INTEGRES ANALOGIQUES
-1-

=== == === == == = = = = = = = = = = = = = = = = = = = = = = = = =

Directeur de thse: M. Alain GUYOT

JURY :
Prsident:

Pr. Guy MAZARE (ENSIMAG - INPG)

Rapporteur:

Pr. Daniel AUVERGNE (LIRMM Montpellier)

Pr. Michel DECLERCQ (EPFL Lausanne)

Examinateur:

M. Louis-Olivier DONZELLE (CNET)

M. Christian CORBEX (CNET)
M. Alain GUYOT (TIMA - INPG)

Invit:

M. Bernd WUPPERMANN (Rockwell-Nice)

Thse prpare au CNET Grenoble en collaboration avec le laboratoire TIMA/INPG

-2-

Remerciements

Le travail prsent dans cette thse a t effectu au Centre National dEtudes des
Tlcommunications (CNET) Grenoble, et plus prcisment au sein du dpartement Mthodes,
Modlisation, Outils et Support (MOS) qui est rattach au groupement Circuits Intgrs pour les
Tlcommunication (CIT). A cet gard, je remercie Messieurs Patrice SENN et Jacques
LECOURVOISIER de mavoir accept dans leur dpartement respectifs.
Tous mes remerciements Monsieur le Professeur Guy MAZARE Directeur de
lENSIMAG en tant que prsident du jury, ainsi qu Monsieur Daniel AUVERGNE,
Professeur de luniversit de Montpellier (LIRMM) qui fut mon professeur, et Monsieur Michel
DECLERCQ, Professeur de luniversit de Lausanne (EPFL), pour lintrt quils portent
mon travail, et pour avoir bien voulu accept dtre les rapporteurs de cette thse.
Je tiens exprimer ma reconnaissance Monsieur Alain GUYOT, matre de confrences
lENSIMAG et responsable de lquipe Conception de Systmes Intgrs au laboratoire
TIMA/INPG davoir accept dtre mon directeur de thse universitaire. Son exprience de la
recherche, ses conseils et ces encouragements sont toujours trs prcieux.
Je voudrais galement remercier Monsieur le Professeur Pierre Gentil, Responsable de la
Formation Doctoral lINPG de ces encouragements qui mon permis de persister et de mener
bien cette thse.
Je tiens tout particulirement exprimer ma profonde gratitude et mes remerciements les
plus sincre Louis-Olivier DONZELLE, ingnieur au CNET et Chef du projet CHIRVAN, qui
a encadr ce travail, ainsi qu toute lquipe CHIRVAN; Anne GERODOLLE et Christian
CORBEX, leur participation dans le projet, leurs encouragements et leur disponibilit tout au
long de ces annes de recherche ont jou un rle dterminant dans lobtention des rsultats
prsents ici. Quils trouvent ici lexpression de ma profonde reconnaissance et de mon amiti.
Je tiens galement remercier toute lquipe de conception avec laquelle jai galement
travaill, tout particulirement Messieurs Patrice SENN, Bernard HENNION, Freddy
BALESTRO, Andr ABRIAL... Leurs disponibilits et conseils tout au long de ces annes de
recherches ont aussi jou un rle dterminant dans lobtention des rsultats prsents dans cette
thse. Quils trouvent ici lexpression de ma profonde reconnaissance.

-3-

PREMIERE PARTIE

Conception des Circuits Intgrs

Analogiques Basse Tension d'Alimentation
et Faible Consommation

-4-

Introduction Gnrale

-5-

INTRODUCTION GENERALE

Le domaine de la micro-lectronique a connu un dveloppement technologique sans pareil

ces dernires annes. Ainsi sont aujourdhui intgrs sur une seule puce des systmes
lectroniques raliss auparavant sous forme de cartes. Cette tendance lintgration et la
miniaturisation des circuits est porte par le dveloppement explosif des applications
multimdia, de tlcommunications et automobiles. De tels systmes comportent un nombre
toujours croissant de modules pouvant appartenir des domaines diffrents: des fonction
numriques, prdominantes, qui sont fondes sur des microprocesseurs ou micro-contrleurs,
des mmoires et des blocs DSP de traitement de signal (Digital Signal Processing), mais aussi
des fonctions analogiques damplification et de filtrage qui se trouvent en particulier dans les
circuits de conversion analogique/numrique (CAN) en entre, et numrique/analogique (CNA)
en sortie.
Durant ces dernires annes, beaucoup defforts ont t consacrs la rduction de la
tension dalimentation et la rduction de la consommation des systmes CMOS mixtes
analogiques/numriques. Cela est d principalement la croissance de lutilisation des systmes
portables aliments par des batteries, mais provient aussi de la rduction de la taille des circuits
intgrs. Les consquences de ces rductions sont diffrentes selon la nature des circuits.
Dun ct, les circuits intgrs numriques basse tension dalimentation et faible
consommation, peuvent facilement atteindre des qualits excellentes du point de vue
fonctionnement (par exemple une trs grande rsolution et un bon rapport signal sur bruit [1]).
De plus, la taille de la partie numrique est rduite radicalement avec la minimisation des tailles
des blocs fonctionnelles.
Dun autre ct, les circuits intgrs analogiques basse tension dalimentation et faible
consommation avec de bonnes fonctionnalits sont trs difficiles raliser. Par exemple, la
dynamique de sortie dun amplificateur oprationnel diminue substantiellement en rduisant la
tension dalimentation. Par ailleurs, les circuits intgrs analogiques ne peuvent pas tres
conus en utilisant des tailles minimales des transistors, pour des raisons de gain de
lamplificateur, offset, bruit, etc. La surface de la partie analogique ne peut donc pas tre rduite
radicalement avec la minimisation des tailles des fonctions raliser.
Bien que plusieurs parties analogiques puissent tre remplaces par des parties numriques,
la ncessit des circuits analogiques reste assez importante. Le monde rel tant analogique, il y
aura en effet toujours besoin de convertisseurs pour convertir les donnes numriques des
dispositifs lectroniques en signal analogique (ex: signal audio) perceptible par lhomme.
Dautre part, les circuits intgrs analogiques peuvent raliser des fonctions haute frquence
(Radio Frquence) contrairement aux circuits numriques. Les senseurs, les transmetteurs, les
rcepteurs sont ainsi souvent des composants analogiques. Par consquent, les circuits

-6-

analogiques qui ne peuvent pas tre remplacs par des circuits numriques, posent un problme
majeur pour la conception des systmes basse tension dalimentation et faible
consommation.
Lobjectif de cette thse est tout dabord de synthtiser les travaux effectus afin dtablir
un bilan des acquits dans ce domaine, puis, partir de cette synthse, de dgager les limitations
de la ralisation des circuits analogiques tant au niveau de la conception des circuits intgrs
analogiques basse tension dalimentation et faible consommation, quau niveau de
lautomatisation du dessin des masques des cellules analogiques (layout), et de proposer de
nouvelles solutions.
Depuis dix ans, la conception des fonctions numriques a t fortement automatise par le
dveloppement doutils de conception assiste par ordinateur (CAO) trs avancs. Citons par
exemple, lapparition de logiciels de synthse qui permettent de gnrer le layout dun circuit
intgr constitu de portes logiques partir dune simple description de sa fonction. Or, la
conception de circuits intgrs mixtes o les blocs analogiques et numriques ne peuvent pas
tre dissocis pour une tude prcise du fonctionnement, reste particulirement difficile,
essentiellement du fait dun manque doutils semblables du ct analogique. Une transposition
vers lanalogique des outils et des mthodologies qui ont fait le succs du numrique doit donc
tre effectu. En particulier, un des points cls rsoudre concerne lautomatisation de la phase
du dessin du masque, le layout (Gnration, Placement, Routage et Compaction).
La conception de cellules analogiques performantes est une tche importante dans la
ralisation des circuits et des systmes de Tlcommunications. Ces cellules (amplificateurs
oprationnels, comparateurs, rfrences de tension) constituent en effet les parties essentielles
des convertisseurs analogiques/numriques ou numriques/analogiques, ainsi que des filtres
capacits commutes. Leur mise au point demeure un travail dlicat, tant par le nombre
important de spcifications prendre en compte, que par la multitude de degrs de libert
lectriques (largeurs et longueurs de grille de chaque transistor en particulier) ou physiques
(implmentation des transistors, trace des interconnexions). Les paramtres de la technologie
utilise, ainsi que leur variation possible, interviennent galement de manire beaucoup plus
subtile quen conception de circuits numriques, pour garantir le fonctionnement attendu.
La conception assiste par ordinateur (CAO) des circuits VLSI tait jusqu prsent
consacre au domaine des circuits numriques, pour des raisons conomiques videntes. Les
analogiciens ne disposent encore souvent que de simulateurs lectriques (Hspice puis Eldo ou
Saber, Spectre...) pour vrifier le comportement dun circuit, et dditeurs de masques
permettant de manipuler des rectangles lmentaires. La fin des annes 80 et le dbut des annes
90 a concid avec lapparition de nouveaux besoins en circuits analogiques, li entre autres
lintroduction ou lexprimentation de nouveaux systmes de transmission du son et de
limage (RNIS, GSM, CDMA, TVHD...). Ce phnomne, alli lintroduction de technologies

-7-

et dispositifs permettant de raliser des systmes mixtes numriques/analogiques sur un seul

circuit, a entran le besoin de nouveaux outils de CAO pour permettre une raction plus rapide
des normes et des technologies encore souvent en volution. Si certains vendeurs de logiciels
(Cadence et Mentor-Graphic) annoncent des produits encore venir dans ce domaine, force est
de constater quactuellement lessentiel des dveloppements connus et reconnus est conduit par
des universitaires (Berkeley, Carnegie Mellon, CSEM, Leuven, EPFL) ou de manire captive
par des industriels (ATT, Philips, Rockwell...).
Cette thse est divise en deux parties. La premire partie dbute par un rappel des notions
de base et par les considrations prendre en compte lors de la conception des circuits intgrs
analogiques basse tension dalimentation et faible consommation (chapitre 1). Puis, elle se
consacre la conception des circuits intgrs analogiques, et plus prcisment ltude de
nouvelles techniques (mthodes ou structures) de conception des circuits intgrs analogiques
basse tension dalimentation et faible consommation (chapitre 2).
La deuxime partie sintresse lautomatisation de toute la phase de layout des cellules
analogiques et mixtes: Chirvan. Ltude qui a conduit la ralisation de Chirvan, a commenc
la fin de lanne 1988. Il sagissait de raliser un logiciel permettant dautomatiser ou du moins
dacclrer le dessin des masques dune cellule analogique. Nous prsentons dans ce rapport
notre contribution lautomatisation du dessin des masques, c'est--dire ltude des contraintes
analogiques respecter lors de la phase du dessin de masques (chapitre 3), et ltude de
limplmentation dune nouvelle mthode (algorithme) pour lautomatisation du placement qui
respecte ces contraintes analogiques (chapitre 5). Enfin nous prsentons lenvironnement
dautomatisation du dessin des masques qui a t dvelopp au CNET Grenoble. Cet
environnement est compos doutils qui permettent dautomatiser la phase de layout des cellules
analogiques et mixtes (Gnrateur, Routeur et Compacteur), et qui prennent en compte toutes
les contraintes analogiques (chapitre 4).

-8-

Chapitre I

-9-

Chapitre 1
Considrations sur la Conception
des Circuits Intgrs Analogiques
Basse Tension dAlimentation et
Faible Consommation
1.1. INTRODUCTION
La contrainte de conception faible consommation de puissance est reste pendant
longtemps une contrainte mineure dans la conception des circuits intgrs, contrairement
dautres performances comme la vitesse dexcution ou la dynamique de sortie (DR dynamic
range), considrs comme les buts primordiaux atteindre dans la conception des circuits
intgrs.
Cependant, durant ces dernires annes, laugmentation du nombre des quipements
portables utilisant des batteries, dans le domaine des ordinateurs comme dans celui des
systmes de communication, et laugmentation du nombre des blocs fonctionnels raliss sur le
mme circuit intgr, ont forc rduire la consommation de puissance.
Dans la technologie moderne des circuits VLSI, la rduction de la consommation est
souvent acquise par la rduction des tensions dalimentation [2][20]. La rduction des tensions
dalimentation ne permet pourtant pas ncessairement la rduction de puissance de
consommation dans le cas des circuits intgrs analogiques. Nanmoins, cest en gnral vrai
pour les circuits intgrs mixtes, o la majorit du circuit est numrique. La rduction de
laugmentation de la densit de puissance et la rduction du nombre des batteries employes
incitent galement utiliser des tensions dalimentation basses.
Dans les circuits intgrs analogiques, la rduction des tensions dalimentation induit
dimportantes modifications dans la topologie de ces circuits. Car la plupart des paramtres de

- 10 -

performance des circuits intgrs analogiques, comme la dynamique de sortie, la linarit, le

gain et la vitesse dexcution, sont fortement influencs par la rduction de la tension
dalimentation dans un sens non-dsirable.
Durant ces dernires annes, de nombreuses recherches [2][12][16][21][20][22][23][24]
[34][35] ont t consacrs rsoudre les problmes gnrs par des tensions dalimentations
basses, tant au niveau systmes qu'au niveau des techniques de conception des circuits ou de la
modlisation des composants.
Ce chapitre prsentera dabord les justifications de la ralisation des circuits intgrs dans
les conditions de basses tensions dalimentations et de faible consommation. Nous examinerons
ensuite limpact de ces conditions sur la conception des circuits mixtes numriquesanalogiques
et nous ferons tat des limitations possibles, fondamentales ou pratiques. Pour comprendre
leffet de la rduction des tensions dalimentations sur les composants de base (MOS,...), nous
prsenterons brivement le modle de transistor MOS, ses lments parasites, ses diffrentes
rgions dopration et ses caractristiques lectriques dans chaque rgion. Nos conclusions
seront exposes au paragraphe 1.10.

1.2. JUSTIFICATION DE LA CONCEPTION DES C IRCUITS I NTEGRES

CMOS A B ASSE T ENSION DA LIMENTATION ET A F AIBLE
CONSOMMATION
Pourquoi est-il ncessaire de concevoir des circuits intgrs pour un fonctionnement
basse tension, et comment cette exigence est lie la dissipation de puissance? les motivations
rsident en des facteurs lis lapplication de ces circuits ou concernant la demande du march.
tant donn que la technologie se dirige vers des tailles de caractristiques en sousmicroniques, lpaisseur de loxyde des composants MOS dcrot en consquence. Pour viter
des ruptures de jonctions p-n, lintensit du champ lectrique doit tre rduite. Comme la
longueur du canal est rduite des dimensions sous-microniques et que lpaisseur grille-oxide
nest plus que de quelques nanomtres, la tension dalimentation doit tre rduite pour assurer la
fiabilit des composants. Par exemple, un processus standard 0.8m peut rsister une
tension dalimentation maximum subie de environ 5volts, mais les composants conus laide
dune mthode CMOS 0.5m ne peuvent tolrer quenviron 3.5volts. (ils peuvent cependant
rsister des transitions de tensions plus importantes). Il est possible de dvelopper un procd
de tailles caractristiques de 0.5m ou moins qui rsistera une alimentation de 5V, en
accroissant le dopage du substrat. On obtient ainsi des rgions de dpltion plus minces autour
des diffusions du drain et de la source, et le risque de pincement du canal est tempr. Si en

- 11 -

restreinte ensuite la taille caractristique, la rupture de la jonction devient dominante et la tension

dalimentation doit tre rduite. Cet aspect du problme apparat clairement travers le besoin de
concevoir des systmes capables doprer des tensions dalimentations plus basses que la
tension typique de 5V. Il est anticip dans un futur proche des dimensions trs faibles (0.35 m
; 0.25 m ; 0.18 m), et la tension dalimentation maximale se rduira de ce qui est aujourdhui
5V, 3V et probablement au-dessous de cette tension dalimentation, jusqu 1.8V et mme 1.5
V [3][4].
En ralit, cette rduction de la tension dalimentation est non seulement ncessaire mais
aussi dsirable. En conception de circuits numriques avec un niveau de commutation lev, la
puissance dissipe est essentiellement une puissance dynamique; Elle est associe la charge ou
dcharge des capacits. Cette expression de la dissipation de puissance dynamique prend la
forme gnrale suivante:
P = p.C.V 2 . fs

(1.1)

o p est le facteur dactivit (dpendant des traitements du signal) et fs est la frquence de

commutation. Dans la plupart des circuits numriques, les tensions reprsentant les tats haut
et bas concident avec les rails dalimentation de puissance, cest--dire, VDD et la masse. Par
consquent, le facteur V est gal VDD. tant donn que la puissance est proportionnelle au
carr de facteur de tension V, abaisser ce facteur de 5V 3V induit une rduction de la
dissipation de puissance par un facteur de 2.8 environ. Ce rsultat est important, non seulement
en terme de baisse de la dissipation de puissance total, mais aussi en terme de densit de la
dissipation de puissance qui, comme processus sous-micronique permet lintgration dun
nombre important de fonctions. Pour des raisons de fiabilit, la densit thermale doit tre garde
faible. Lun des effets positifs de cette utilisation de tailles caractristiques plus petites est que,
les capacits parasites commutes contribuant C sont plus petites, et par consquent la
dissipation de puissance lest aussi.
Il pourrait sembler que la dissipation de puissance puisse tre rduite des valeurs
tolrables, en rduisant simplement la tension dalimentation. En pratique, des facteurs varis
empchent ce phnomne, ou au moins compliquent les changes. Par exemple, une valeur
abaisse de la tension dalimentation a un impact sur le dlai des cellules et par consquent,
rduit la vitesse de lopration. Cette perte en vitesse peut tre compens si les tensions seuils
sont aussi restreintes, ou si des architectures parallles ou tuyautes sont utilises [5][6].
Lquation (1.1) suggre cependant que la puissance totale peut tre minimis par dautres
moyens, par exemple en minimisant lactivit et les capacits parasites commutes. On peut
rduire lactivit en divisant les algorithmes (ce qui requiert plusieurs cycles de calcul), et en

- 12 -

utilisant des blocs conducteurs dvnements, dsactivs quand ils ne sont pas employs [7][8].
On peut rduire la capacit en rendant les lments du processus numrique (architecture,
cellules logiques, dessin de layout) aussi simples et petits que possible [5], et en utilisant la
logique base sur les branches [9][10]. Nanmoins, abaisser la valeur de la tension
dalimentation est encore le moyen le plus efficace de rduire la dissipation de la puissance dans
les circuits numriques.
La question de loptimisation de la puissance dissipe dans les circuits numriques dpasse
le cadre de ce travail. Elle fournit cependant un clairage nouveau sur lune des motivations les
plus importantes pour concevoir les circuits intgrs basses tensions dalimentation et faible
consommation. Que devient alors la dissipation des circuits analogiques ? Nous tenterons de
rpondre cette question dans le paragraphe 1.4.
Laugmentation de la densit des composants sur la puce justifie aussi la conception des
circuits intgrs basse tension dalimentation et faible consommation. La puce de silicium ne
peut dissiper quune quantit limite de puissance par unit de surface. Puisque laugmentation
de la densit des composants permet limplantation de plus de fonctions lectroniques par unit
de surface, la puissance consomme par fonction lectronique doit se rduire pour viter des
problmes de surchauffe.
La dernire raison est lie au fonctionnement des batteries dalimentation des systmes
portables des quipements. Si lon veut obtenir une frquence dopration acceptable pour une
batterie, la tension dalimentation et la puissance dalimentation doivent tre rduites.

1.3. IMPACT DE LA REDUCTION DE LA TENSION DALIMENTATION

SUR LA CONCEPTION DES CIRCUITS INTEGRES MIXTE :
Rduire la tension dalimentation exige une philosophie de conception diffrente et une
connaissance de limitation de la technologie assez profonde. Les implications sont
particulirement remarquables dans la conception des circuits intgrs analogiques, o une
varit des contraintes pourrait aboutir un compromis plutt qua un objectif voulu.
En rduisant les tensions dalimentation, les tensions de rfrences internes se rduisent.
Lamplitude maximale du signal dentre est donc limite. Pour maintenir un rapport signal-surbruit (SNR) lev ou une dynamique de sortie (DR dynamic range) large, le bruit total doit aussi
tre restreint. Ceci est souvent achev au dtriment de la surface totale du silicium (larges
capacits, composants surface trs large, et ncessit ventuelle dajout de circuits
supplmentaires), ce qui ne mne pas forcment une rduction de consommation de la
puissance. La basse tension dalimentation se traduit aussi directement par une rduction de la
marge de variation du signal; les gains peuvent tres caills pour limiter lexcursion du signal
dans la rgion o le gain des amplificateurs est lev.

- 13 -

Nous allons donc analyser en dtail toutes les consquences de la rduction des tensions
dalimentation dans les circuits et les systmes mixtes, pour faire tat des limitations
fondamentales et pratiques.

1.4. LES LIMITATIONS DE LA CONCEPTION DES CIRCUITS INTEGRES

ANALOGIQUES A BASSE TENSION DALIMENTATION ET A
FAIBLE CONSOMMATION

1.4.1

Limite

fondamentale

Dans les circuits intgrs analogiques, pour pouvoir obtenir un rapport signal-sur-bruit
(SNR) acceptable, lnergie du signal doit tre suprieure lnergie thermique (bruit
thermique), et fixe ainsi une limite absolue.
Cette condition peut tre exprime par la consommation de puissance ncessaire pour
raliser un systme 1 pole [12] [13]. Cette limite est dfinie par lexpression suivante:
Pmin = 8.f .k.T.SNR

(1.2)

o f est la frquence dopration (la bande passant requise) du signal, SNR est le rapport
signal sur bruit, k dsigne la constante de Boltzmann (k=1.381 10-23 J/K) et T dsigne la
temprature de la rsistance en K.
Cette limite ne dpend pas de la technologie. Elle est atteinte dans le cas dun simple filtre
passif RC, tandis que le meilleur filtre actif existant est encore deux fois dordre de magnitude
au-dessus. Dans les circuits intgrs analogiques, la consommation de puissance est
proportionnelle la frquence et au rapport signal-sur-bruit (SNR).
La consommation de puissance minimale est aussi proportionnelle au rapport de la tension
dalimentation et lamplitude du signal. Les circuits analogiques efficaces en terme de
consommation doivent donc tre conus pour maximiser la dynamique de sortie. Lamplitude
du signal en tension doit pouvoir osciller dune extrmit de la tension dalimentation lautre
(rail-to-rail) [14][15][16].

1.4.2 Les limites

analogiques

dimplmentation
et

relle

des circuits

intgrs

mixtes

Dans la pratique, dautres limitations rentre en jeu. Ces limitations peuvent tre des
limitations technologiques, des limitations dues au choix de la tension dalimentation des
circuits, ou encore aux concepteurs eux-mmes. Leur mthodologie de conception peut en effet

- 14 -

sappuyer sur lutilisation de cellules classiques (amplificateurs, comparateurs,...) inadaptes

aux basses tensions et la faible consommation. La liste suivante prsente quelques exemples
de ces lments limitant, mais elle nest pas exhaustive [13].
La premire limitation pratique des circuits intgrs analogiques et la prsence des
capacits, En gnral, les capacits augmentent la consommation de la puissance ncessaire
pour atteindre la bande passante requise. Le besoin de prcision mne souvent lutilisation de
dimension large pour les composants, et aboutit une augmentation des capacits parasites
(comme nous montrerons dans le paragraphe 1.6), et donc une augmentation consommation de
la puissance. Ces capacits sont acceptables seulement si leur prsence font rduire la puissance
de bruit par la mme quantit.
Quand les capacits de charges sont imposes (par exemple par les capacits parasites), le
courant I ncessaire pour obtenir une bande passante donne est inversement proportionnel au
rapport de la transconductance sur le courant (gm/I) du composant actif. Pour des valeurs petites
du rapport (gm/I) le transistor MOS oprant dans la rgion forte inversion peut donc produire
une augmentation en consommation de puissance.
Il est vident que les tensions de grille-source et de saturation dun transistor MOS, et par
consquent la tension dalimentation minimum dun circuit, dpendent de paramtres
spcifiques de conception, tels que les tensions de seuil et les niveaux de polarisation. Pour
obtenir la tension dalimentation la plus basse possible, on doit polariser les transistors MOS en
rgime de faible inversion, tant donn que ceci induit la plus petite tension de grille-source
possible pour un transistor donn. Cependant, des frquences relativement leves ou des
applications haute vitesse de balayage (slew-rate) requirent des transistors polariss en forte
inversion plutt quen faible inversion. Ceci augmente la tension de grille-source du composant,
et donc la tension dalimentation minimum.
La prsence dautre source de bruit implique une augmentation dans la consommation de
puissance. Ceci inclue le bruit en frquence (1|f) (paragraphe 1.6.3.2) dans les composants et le
bruit venant des alimentations ou gnr sur la puce par dautres blocs de ce circuit.
La puissance consomme dans les circuits dalimentation (circuit de gnration des tensions
ou des courants de rfrence) est en gnral considre comme une perte de puissance, elle doit
tre en principe minimis. Cependant des montages de gnration de rfrence inadapts
peuvent augmenter le bruit et donc ncessitent une augmentation proportionnelle en puissance.
Par exemple, le courant de rfrence est plus bruyant sil est obtenu en multipliant un faible
courant.
Les moyens pour rduire les effets de toutes ces limitations peuvent tre trouvs tous les
niveaux de la conception des circuits analogiques, du composant au systme en passant par la
ncessit de trouver dautres techniques de conception plus intelligentes qui permettent de
prendre en compte les contraintes de basses tensions dalimentation et faible consommation.

- 15 -

1.5. CLASSIFICATION DES CIRCUITS CMOS A BASSE TENSION

DALIMENTATION
Dans les systmes de conception daujourdhui, le terme basse tension est utilis pour les
circuits qui sont capables de fonctionner des tensions dalimentation comprises entre 1 et 5
volts. Ces basses tensions dalimentation induisent le nombre maximum de tension grille-source
et de tension de saturation qui peuvent tres assembls en srie. Cependant, la tension
dalimentation en elle-mme ninduit aucune information sur la topologie du circuit requise. Par
exemple, la conception dun amplificateur 3 volts dans un procd de tension-seuil denviron
1 volt, permet la mise en srie denviron deux tensions de grille-source, alors que celle dun
amplificateur 3 volts utilisant un procd ayant une faible tension-seuil de 0,5 volts permet de
mettre en srie environ cinq tensions grille-source. Par consquent, afin de pouvoir cataloguer
les topologies des diffrents circuits, on doit faire une classification des basses tensions en
termes de tension grille-source et de tension de saturation.
Dans le but de permettre au concepteur de prdire la faisabilit dune application dun circuit
donn, ce travail donne la relation qui existe entre la basse tension dalimentation et le nombre
de tensions de grille-source et de tensions de saturation mises en srie. Ici, le terme basse
tension est utilis pour des circuits capables doprer avec une tension dalimentation gale la
mise en srie de deux tensions grille-source et de deux tensions de saturation. Ds lors, on a la
relation suivante:
va lim,min = 2(vgs + vdsat )

(1.3)

o Vgs et Vdsat sont, respectivement, la tension de grille-source et la tension de saturation

dun transistor MOS.
Les circuits ne ncessitant quun minimum de tension dalimentation, cest dire une
tension gale la somme dune tension de grille-source et dune tension de saturation, seront
considrs comme circuits extrmement basse tension. Ce qui peut sexprimer ainsi:
va lim,min = vgs + vdsat

(1.4)

Il est important de remarquer que les circuits extrmement basse tension requirent une
tension dalimentation minimum qui soit environ gale la moiti de la tension dalimentation
ncessaire pour les circuits basse tension.

- 16 -

1.6. PROPRIETES ELECTRIQUES DES TRANSISTORS MOS

Une des proprits les plus importantes que possde le transistor MOS, quand il sagit de
concevoir un amplificateur basse tension, est la tension grille-source, car elle dtermine la
tension dalimentation minimum laquelle lamplificateur est capable doprer. La
transconductance est associe cette tension grille-source. tant donn que le transistor MOS
est un composant dpendant de la tension, la transconductance ncessaire dtermine la tension
grille-source du transistor. Dans ce paragraphe, nous traiterons de la tension grille-source et de
la transconductance dun transistor MOS. Par la suite, nous passerons en revue les proprits
dun composant oprant en forte et faible inversion.

1.6.1.

Notations

utilises

Cox : capacit d'oxyde par unit de surface

id : courant drain-source du transistor MOS
L : longueur du transistor MOS
: paramtre de modulation de la longueur du canal
qui peut tre considr comme l inverse de la tension d Early
(par analogie au transistor bipolaire)

o : mobilit des porteurs

p : constante caractristique du substrat

Vg, Vs, Vd, Vb : Potentiels de grille, de source, de drain, de substrat

Vgs : diffrence de potentiel entre grille et source
Vds : diffrence de potentiel entre drain et source
Vbs : diffrence de potentiel entre substrat et source
Vtn, Vtp : tension de seuil du transistor NMOS, PMOS
W : largeur du transistor MOS

1.6.2. Modle petits signaux

Pour dfinir le modle petits signaux du transistor MOS, on utilise une linarisation des
quations du transistor autour de son point de polarisation. Le modle dgag dans ce
paragraphe concerne la zone dite de saturation du transistor, plus frquemment utilise. Les
composants petits signaux peuvent s'exprimer ainsi :

- 17 -

id = g m v gs + g ds v ds + g mb v sb

(1.5)

Id
1
Id
Id
, g ds =
o g m =
, g mb =

Vds rds
Vsb
Vgs

En drivant l'expression du courant id, on trouve :

g m = 2 k' (1 + Vds ) I d 2 k' I d
g m / 2
2 p + VSB

g mb =
g ds =

(1.6)
(1.7)

I D I D
1 + VDS

(1.8)

Le paramtre k' est donn par l'expression suivante :

k' =

n Cox W
2
L

(1.9)

est un paramtre du composant donn par la relation : =

2 s qN imp
C ox

L'autre partie importante du schma en petits signaux concerne les capacits parasites. La
figure 1.1 permet de localiser et de comprendre chacunes des capacits parasites du transistor.
Cgsov

C'gs

Lov

C'sb
Csbpn

Cgd
Cdb

Fig. 1.1 : Capacits parasites du transistor MOS.

On distingue les capacits intrinsques du transistor qui dpendent des dimensions du
transistor (capacits de jonction,...) et les capacits extrinsques qui dpendent du dessin du
transistor (capacits de recouvrement,...). Les capacits les plus importantes sont les suivantes :
Cgd: capacit grille-drain : due au recouvrement du drain par la grille, elle est donc constante.
Cgs : capacit grille-source: elle comporte deux composantes et peut tre considre constante:
- Cgsov : capacit de recouvrement de la source par la grille,
- C'gs : capacit grille-canal. Elle vaut environ 2/3Cox.

- 18 -

Csb : capacit source-substrat : elle comporte deux composantes et varie comme une jonction
pn:
- Csbpn : capacit de jonction entre la diffusion de source et le substrat,
- C'sb : 2/3 de la capacit de la rgion dplte sous le canal.
Cdb : capacit drain-substrat : capacit de jonction variable.
Cgb : capacit grille-substrat : gnralement faible en saturation = 0.1 Cox.
Le circuit quivalent petits signaux est donn la figure 1.2.
Cgd

G
gmbvbs

rds

Cgs gmvgs
Cgb

Cdb

Csb
B

Fig. 1.2 : Modle petits signaux du transistor MOS.

1.6.3. Le Bruit dans les transistors MOS

On distingue diffrentes sources de bruit dans un transistor MOS [17].

1.6.3.1.

Bruit

thermique

Le bruit thermique des rsistances est le rsultat du mouvement brownien des lectrons
dans un conducteur. Celui-ci produit aux bornes d'une rsistance R une tension erratique v(t)
dont la distribution d'amplitude est gaussienne, de moyenne nulle, et dont la valeur quadratique
2

moyenne <v (t)> (ou variance) mesure dans une bande df est gale :
< v 2 >= 4kTRdf

(1.10)

o k dsigne la constante de Boltzmann (k=1.381 10-23 J/K),

et T dsigne la temprature de la rsistance en K.
On peut tablir en outre que ce rsultat est indpendant de la frquence (tant que celle-ci
reste infrieure une dizaine de GHz). On en conclut que le bruit thermique est un bruit blanc
dont la densit spectrale bilatrale est uniforme et gale 2kTR (V2/Hz).
Dans le cas du canal du transistor en conduction, le bruit thermique peut tre reprsent par
une source de tension connecte la grille d'un transistor sans bruit. Si le composant est en

- 19 -

saturation, l'approximation R=2/(3*gm) peut tre utilis pour calculer la tension de bruit du
gnrateur qui devient:
v nT =
2

8
kTg .df
m
3

(1.11)

1.6.3.2. Bruit en 1/f

Le bruit en 1/f (flicker noise) est un bruit dont la densit spectrale de puissance varie
comme f-v o v est proche de 1. C'est donc un bruit trs gnant dans les applications basses
frquences. Il est attribu des inhomognits, des disparits de l'interface Si/SiO2, mais son
origine est encore mal cerne. La valeur moyenne de ce bruit est galement nulle.
Comme pour le bruit thermique, une modlisation possible de ce phnomne peut se faire
par l'intermdiaire d'une source de tension connecte la grille dont l'amplitude est donne par
la formule approximative suivante :
K
df
C WL f
ox
O K est un paramtre qui dpend de la temprature et du processus de fabrication.
v nT =
2

1.6.3.3.

Bruit

de

(1.12)

grenaille

Le bruit dit "de grenaille" (shot noise) est d la nature discrte du flux d'lectrons. A
tout courant continu I se superpose des charges individuelles de propagation alatoire. W.
Schottky a montr que la variance du bruit de grenaille est directement proportionnelle la
valeur moyenne du courant I. Cependant, lorsque le nombre de porteurs est lev et que leur
vitesse est faible, les interactions qui existent entre les charges ont tendance rduire le caractre
alatoire de la propagation, et donc l'amplitude de ce bruit.
Dans le canal d'un transistor MOS, la densit de charge est gnralement leve et le champ
lectrique faible. Le bruit induit par le dplacement alatoire de porteurs est donc mieux dcrit
par l'expression du bruit thermique.

- 20 -

1.6.4.

Rgions

dopration

caractristiques

du

transistor

Courant-Tension

MOS

et

ces

[16]

Le transistor MOS peu fonctionner en trois rgions bien distinctes selon les valeurs de ces
tensions de rfrence qui sont la tension grille-source Vgs , la tension de seuil VT et la tension
drain-source Vds . Ces rgions dopration sont:
1- rgion forte inversion ou de saturation
2- rgion faible inversion
3- rgion intermdiaire

1.6.4.1

Rgion

Forte

Inversion

(saturation)

Le transistor MOS est dit oprant en rgion forte inversion si sa tension grille-source est
plus grande que sa tension seuil. Dans cette rgion, le transistor est satur quand:
v ds > v gs v T

(1.13)

o Vds et VT sont, respectivement, la tension grille-source et la tension seuil. La tension

grille-source pour laquelle le transistor commence saturer est dite tension de saturation, Vdsat.
Dans la pratique de conception damplificateur oprationnel, presque tous les transistors sont
polariss dans la rgion de saturation, car ceci fournit le plus grand gain en tension pour un
courant drain-source donn et pour des gomtries de composant donnes.
Pour dterminer la tension grille-source totale dun transistor MOS, on peut la diviser en
deux parties, la tension seuil et la tension grille-source effective qui traverse le transistor. Ds
lors, on a la relation suivante:
v gs = v T + v gs,eff

(1.14)

Pour les circuits analogiques basse tension, la plupart des transistors oprent la limite de
la rgion de saturation. Dans ce cas, la relation entre le courant drain-source, I ds, et la tension
grille-source, Vgs, sexprime de la faon suivante:
Ids =

W
1
Cox V 2 gs, eff
L
2

- 21 -

(1.15)

o est la mobilit des porteurs de charge, Cox est la capacit doxyde par unit de surface,
Vgs est la tension grille-source et VT est la tension seuil du composant. W et L sont,
respectivement, la largeur et la longueur.
La transconductance est un paramtre cl du transistor MOS petit signal. On peut la
dterminer en calculant la drive partielle du courant drain-source du transistor par rapport la
tension grille-source. Si on utilise lquation (1.15), on obtient:

gm =

Ids
W
W
= Cox Vgs, eff = 2 Cox Ids
Vgs
L
L

(1.16)

La transconductance gm dun transistor oprant en rgion forte inversion peut galement

scrire de la manire suivante :
gm =

2 Ids
Vgs, eff

(1.17)

ce qui est immdiatement dduit de lquation (1.16).

Lquation (1.16) montre que la transconductance dun transistor MOS est dtermine par
sa tension grille-source effective. Plus la tension grille-source effective est leve, plus la
transconductance est leve. Cependant, si certains transistors ncessitent une transconductance
gm plus grande, il est possible que la tension grille-source effective ne puisse pas tre leve.
Finalement, augmenter la tension grille-source revient lever la tension dalimentation. Dans
ce cas-l, la transconductance gm dun transistor peut tre lev en augmentant le rapport W/L et
le courant drain par le mme facteur n. De cette faon, la transconductance croit avec le facteur
n, alors que la tension grille-source reste constante.

1.6.5.2 Rgion Faible Inversion

Le transistor MOS opre en rgion de faible inversion, ou sous-seuil, quand sa tension
grille-source est au-dessous de sa tension seuil:
vds < vgs vT

(1.18)

Dans cette rgion, le transistor sature quand:

Vds > 3 4 Vth

- 22 -

(1.19)

o Vth est la tension thermique kT/q, qui est environ gale 25mV la temprature
ambiante. En gnral, la tension de saturation dun transistor MOS oprant en faible inversion
est plus basse que celle dun composant oprant en forte inversion.
En rgion de saturation, la relation entre le courant drain et la tension grille-source dun
transistor MOS oprant en faible inversion sexprime de la faon suivante [11] :
Vgs VT

Ids = Is e

nVth

(1.20)

o n est le facteur de la pente en faible inversion et Is est le courant spcifique, donn par
lquation suivante:
I s = 2 nCox V 2 th

W
L

(1.21)

Les valeurs typiques de Is stale entre 2nA et 200nA [11].

Le remaniement de lquation (1.20) implique une tension grille-source effective exprime
par la formule suivante:
Vgs, eff = nVth ln

Ids
Is

(1.22)

Cette tension grille-source effective a une valeur ngative, car le courant drain-source est
plus petit que le courant spcifique. Ceci induit que la tension grille-source dun transistor
oprant en faible inversion est plus petite que la tension grille-source dun composant oprant en
forte inversion. Par consquent, un transistor polaris sous un rgime de faible inversion est
plus adapt pour une opration basse tension [18].
La transconductance dun transistor MOS oprant en faible inversion est donne par
lquation suivante:
gm =

Ids
nVth

(1.23)

On peut dduire de cette formule que le gm dun transistor MOS oprant en faible inversion
ne dpend que du courant drain-source. Si le transistor ncessite une transconductance plus
large, par exemple pour accomplir certaines performances haute frquence, le courant drain du
transistor doit tre augment. Cependant, si le courant drain-source est trop lev, le transistor
finit en rgime de forte inversion. Bien que le transistor puisse tre maintenu en faible inversion
en accroissant son rapport W sur L, cela nest pas toujours possible - la raison la plus frquente

- 23 -

est la bande-passante - car laugmentation de la taille du transistor implique laugmentation des

capacits parasites du composant.

1.6.6.3

Rgion

Inversion

Modre

La discussion ci-dessus peut suggrer quil y a une transition abrupte entre inversion faible
et forte. Cependant, en pratique, la transition se fait doucement dune rgion lautre, ce quon
appelle une transition modre. Par approximation, la rgion en inversion modre tend les
courants drain-source entre [18][19]:
1
Is < Ids < 8 Is
8

(1.24)

Pour cette rgion dopration, les quations analytiques simples ne sont pas valides.
Cependant, il est conseill dutiliser des simulations par ordinateur, quand le transistor
fonctionne dans cette rgion.

1.10. CONCLUSION
Nous avons pu montrer dans ce chapitre la ncessit de la conception de circuits intgrs
basse tension dalimentation et faible consommation ainsi que la manire dont cette contrainte se
traduit dans la conception des circuits intgrs numriques et dans la conception des circuits
intgrs analogiques. Nous avons aussi prsent limpact et les limitations de cette rduction de
tension dalimentation.
Lanalyse, en premier ordre, montre que la consommation minimum de la puissance
requise pour les circuits intgrs analogiques est quasiment indpendante de la rduction de la
tension dalimentation, contrairement aux circuits numriques, o la consommation de
puissance dynamique dcrot en fonction du carr de la tension dalimentation.
Ceci sexplique par le fait que la consommation de puissance des circuits intgrs
analogiques temprature donne est fixe par le rapport signal-sur-bruit SNR et la frquence
dopration (ou bande passante requise).
Dautres analyses plus dtailles montrent que la consommation minimum de la puissance
des circuits intgrs analogiques est proportionnelle au rapport entre la tension dalimentation et
lexcursion de lamplitude de la tension du signal dune extrmit lautre (rail-to-rail).
Donc, des circuits analogiques efficaces en terme de puissance de consommation doivent
tre conus de telle sorte que lexcursion du signal soit la plus large possible, de prfrence
dune extrmit de lalimentation lautre(rail-to-rail),

- 24 -

La baisse de la tension dalimentation a un impact norme sur les capacits des circuits
intgrs analogiques manier le signal. La dynamique de sortie dcrot dramatiquement, non
seulement cause de la baisse de tension du signal permis, mais aussi cause de lexistence de
tensions de bruits assez leves, provoques par de faibles courants. Si on veut avoir une
dynamique de sortie maximale, le signal doit tre aussi grand que possible. Ltage de sortie de
lamplificateur par exemple, doit possder alors ncessairement une amplitude de la tension de
sortie oscillante dune extrmit de la tension dalimentation lautre (rail-to-rail).
Un moyen possible de maintenir une dynamique de sortie suffisante quand on rduit la
tension dalimentation sans dgrader la consommation de puissance des circuits intgrs
analogiques, est dutiliser la technique des circuits composites [34][35], qui sera tudie dans le
chapitre suivant.

- 25 -

Chapitre II

- 26 -

Chapitre 2
Etude et Ralisation des Circuits
Intgrs Analogiques Basse Tension
dAlimentation

2.1. INTRODUCTION
La rduction de la tension dalimentation a sans doute men minimiser la consommation
de puissance des cellules numriques, car la consommation moyenne de courant des circuits
numriques CMOS est proportionnelle au carr de la tension dalimentation [25][26]. La
puissance dissipe par la circuiterie analogique ne diminue pourtant pas ncessairement quand
on baisse la tension dalimentation. Comme lempilement traditionnel des transistors a t
remplac par les techniques folding, la valeur du courant dalimentation circulant au travers des
transistors a invitablement t augmente.
Dsormais, pour diminuer la puissance dissipe dans les circuits analogiques basse
tension dalimentation, le circuit doit rester aussi simple que possible, tout en maintenant les
bonnes spcifications du circuit.
La rduction de la tension dalimentation a un impact norme sur la dynamique dun
amplificateur: du ct le plus haut de la tension, la dynamique est rduite cause de la
diminution damplitude du signal dentre; du ct le plus bas de la tension, elle est rduite du
fait du bruit lev de la tension d un faible courant dalimentation.
Pour maximiser la dynamique de sortie, lamplificateur basse tension dalimentation doit
fonctionner avec un signal de tension ayant une amplitude tendue dune extrmit de la tension
dalimentation lautre. Ceci mne rflchir dautres structures damplificateur. Les circuits
classiques doivent tre remplacs par de nouvelles configurations, plus adaptes aux basses
tensions dalimentation.

- 27 -

Lunit de gain en frquence dun amplificateur oprationnel est aussi grandement affecte
par les conditions de basse tension dalimentation et de faible consommation. Le faible courant
dalimentation va rduire dramatiquement la marge de phase lorsque la capacit de charge ne
peut pas tre rduite.
De plus, pour obtenir un gain basse frquence suffisant, lamplificateur faible tension
dalimentation ncessite souvent un tage de gain cascode, ce qui implique plus de structure de
compensation en frquence complexe. Dans un environnement basse tension dalimentation et
faible consommation, ces structures de compensation en frquences doivent tre efficaces du
point de vue de la consommation de puissance.
Ce chapitre prsente une nouvelle structure damplificateur oprationnel CMOS, adapte
aux basses tensions d'alimentation et aux faibles consommations. Cette structure est base sur
la nouvelle technique des transistors composites.
Ce travail rentre dans le cadre de la ralisation dun convertisseur analogique-numrique
(CAN 8 bits) basse tension dalimentation (3 volts) pour une application vido (TVHD) en
technologie 0.5 m (MASTAR). Dans un premier temps, nous prsenterons le systme dans
lequel cette tude a t ralise. Puis, dans un deuxime temps, nous montrerons les limitations
intrinsques des structures CMOS traditionnelles, et nous dcrirons les nouvelles techniques
proposes pour rsoudre le problme pos par la conception basse tension d'alimentation ainsi
que leur implmentation. Finalement, nous prsenterons la nouvelle structure damplificateur
oprationnel CMOS, adapte aux basses tensions d'alimentation, que nous avons ralise, et
nous donnerons les rsultats de ses performances.

2.2 PRINCIPE DE LA CONVERSION

Lorsque lon parle de conversion analogique-numrique, une seule tape nous vient
souvent lesprit : la quantification. En effet, cest cette transformation qui caractrise le mieux
le passage dun univers continu (ou plutt qui nous semble continu) vers un univers discret.
Cependant cette transformation a bien dautres exigences que la quantification. Et cest ainsi que
les convertisseurs analogiques-numriques sont constitus dune vritable chane de conversion
dont la composition gnrale est donne figure 2.1 [27].

Echantillonnage

Encodage

DSP
0

Filtrage anti-repliement

Quantification

- 28 -

Traitement des donnes

Fig. 2.1: Chane de Conversion Analogique-Numrique.

La premire tape se compose dun filtre passe bas qui permet de limiter la bande passante
du signal dentre. Ceci permettra dviter les repliements de spectre lors de lchantillonnage.
Le rle du bloc suivant est dchantillonner le signal une frquence donne puis de
maintenir constant le niveau de sortie pour permettre le traitement de linformation.
Le quantificateur dispose, lui, dun ensemble de niveaux discrets. En fonction de
lchantillon que lui transmet le bloqueur, il lui associe le niveau discret le plus proche.
On trouve ensuite un encodeur dont la tche essentielle est de coder le flot dinformations
issues du quantificateur, dans un langage qui soit comprhensible par les circuits numriques.
La dernire tape est constitue dun Digital Signal Processing : circuits numriques de
mise en forme du signal avec diffrents algorithmes, suivant le type de quantificateur utilis.

2.3. DESCRIPTION GENERALE DU SYSTEME

Le but de ce circuit est la mise en forme dun signal vido analogique avant traitement
numrique.
Avant dtre trait numriquement, le signal vido doit subir un certain nombre de
modifications, rsumes la figure 2.2:

Signal
vido

VM
Echantillonneur
Bloqueur

CAN
8 bits

Signal numris

Gnrateur
de tension

PM
Recalage
de niveau et
amplification

VP

Fig. 2.2 : Synoptique.

La forme vido est reprsente la figure 2.3; sa bande passante est comprise dans
lintervalle [0 - 5 MHz].

- 29 -

VE

0.815 V

Signal de
synchronisation

Niveau du blanc

qques s
Niveau du noir
64 s

Temps

Signal
dalignement

Temps
Fig. 2.3 : Signal vido.
Dtaillons de manire plus approfondie les diffrents blocs.
Circuit dalignement de niveau et damplification (Clamping circuit):
Le bloc dessin la figure 2.4 a deux fonctions :
- une fonction dalignement de niveau : il sagit de recaler le niveau du noir du signal vido
un niveau de tension not VCLAMP. Pour VCLAMP = 1.843 V, le signal vido est centr sur la
plage dentre du convertisseur [1.5 V; 3 V] dont le niveau moyen est 2.25 V (Fig. 2.5).
Le circuit se compose de :
* un pont rsistif qui fixe la tension VCLAMP partir dune alimentation externe,
* un interrupteur ralis par un transistor MOS en commutation et pilot par un signal
externe synchronis sur limpulsion de ligne du signal vido (Fig. 2.3),
* un condensateur en entre (100 pF) qui filtre la composante continue du signal vido,
* un condensateur de charge (1 pF) qui impose la nouvelle tension de noir VCLAMP.

- 30 -

Tension appele VCLAMP

6.03K

14.23K
V DD

Signal d'alignement
synchronis sur le
signal vido
V1
V2

100pF
Signal
vido

CP

1pF
VE

PM
4.94k

Signal vido
recal et amplifi

4.2k

Fig. 2.4 : Circuit dalignement de niveau et damplification.

V1 (Volt)
32.6582.5-

VPM

2.2521.843-

VCLAMP

1.5-

1-

Temps
Fig. 2.5 : Recalage du signal vido.
- une fonction damplification : une fois le signal vido recal par rapport la tension
VCLAMP, il sagit damplifier le signal vido pour quil corresponde la dynamique totale du
convertisseur en entre. Lamplitude du signal vido (initialement gale 0.815 V) doit tre de
1, 5
1.8 (Fig. 2.6).
0.815
Le circuit est compos dun amplificateur oprationnel utilis dans un montage amplificateur
1.5 V : le gain de lamplificateur oprationnel est donn par le rapport

sans inversion.

- 31 -

V 2 (Volt)
3

2.5 2.25
2-

1.5

1-

Temps
Fig. 2.6 : Amplificateur du signal vido.

Echantionneur-bloqueur ou circuit dchantillonnage (Sampler-and-hold circuit):

V3

SH3
V2

SH2

Signal vido
chantillonn

SH1
1pF

Signal vido
recal et amplifi

PB

Horloge de
frquence F e

Fig. 2.7 : Echantionneur-bloqueur.

Un chantillonneur-bloqueur est un circuit dont la fonction est dacqurir une information
analogique et de la mmoriser pendant un intervalle de temps donn (Fig. 2.8).
Les deux lments centraux de lchantillonneur-bloqueur sont constitus par:
- un interrupteur command par une horloge externe dont la frquence est
appele frquence dchantillonnage (Fe = 12.5 MHz),
- un condensateur dont la capacit-mmoire est de 1 pF.

- 32 -

En amont de ces deux lments, on trouve un amplificateur oprationnel (SH1) utilis en

montage suiveur ; il joue le rle dadaptateur dimpdance. Le signal analogique est prsent en
permanence lentre de ce montage.
En aval de ces deux lments, on trouve deux amplificateurs oprationnels (SH2 et SH3)
utiliss en montage suiveur qui fournissent en sortie le signal chantillonn sous faible
impdance. Ladjonction de lamplificateur oprationnel SH2 permet de diminuer le couplage
parasite entre la sortie de lamplificateur oprationnel SH3 et la capacit mmoire.
Lamplificateur oprationnel SH3 du deuxime montage contient un tage de sortie permettant
de commander une importante capacit de charge (25 pF).

V2
V3

Echantillonnage
Maintien

Clck
Te
Priode d'chantillonnage

Fig. 2.8 : Echantillonnage dun signal en rampe.

Principe de fonctionnement : lorsque linterrupteur est ferm, la capacitmmoire est charge une valeur de la tension analogique cet instant ; lorsque linterrupteur
repasse en position ouverte, la charge lectrique contenue dans le condensateur constitue
lchantillon de tension prlev.
Rappelons pour mmoire, la condition sur la frquence dchantillonnage impose par le
thorme de SHANNON:
Fe 2 Fmax

- 33 -

(2.1)

o Fmax : frquence maximale du signal vido ( Fe 10 MHZ) .

Cette condition permet dviter une perte dinformation due au recouvrement des spectres.
Gnrateur de tension:
Le circuit gnrateur de tension a pour but de fournir des tensions continues stabilises en
temprature ; elles sont gnres partir dune tension dalimentation externe VDD et dune
source de tension stabilise en temprature, ralises laide de transistors bipolaires parasites
de la structure CMOS.
Trois tensions continues sont gnres : V P, VM et PM :
VP = 3V

* VM = 1.5V

sont les tensions dalimentation du CAN,

VP + VM
= 2.25V est le point milieu de la dynamique dentre du CAN.
2
Cette tension est utilise dans le circuit dalignement de niveau pour recaler le signal
vido par rapport la dynamique du CAN ; elle correspond aussi au point milieu de
la dynamique du circuit dchantillonnage.
* PM =

La tension PM est cre laide dun pont diviseur rsistif et dun montage suiveur ; ce
dernier utilisant lamplificateur oprationnel GEN1, joue le rle dadaptateur dimpdance.
A partir de la tension stabilise en temprature VREF, nous gnrons les tensions VP et VM.
La tension dentre du montage suiveur utilisant lamplificateur oprationnel GEN2 est gale
VREF ; ce montage suiveur joue le rle dadaptateur dimpdance. VP est gnre partir dun
montage amplificateur avec (GEN3), tandis que VM est gnre laide dun pont rsistif et
dun montage suiveur (GEN4) adaptateur dimpdance.
GEN3 et GEN4 sont suivis chacun dun transistor jouant le rle de source suiveuse afin de
pouvoir dlivrer du courant.

- 34 -

V DD

23.83K

VP

39.72K

7.89K

GEN1

PM

GEN3

Vstab

10.8K

Source de
tension
stabilite

6.47K

PM

GEN2
7.19K

VREF

GEN4
VM

avec VDD = 5 V ; VREF = 1.3 V ; VP = 3 V

PM = 2.25 V ; Vstab = 1.2 V ; VM = 1.5 V
Fig. 2.9 : Gnrateur de tension.
Convertisseur analogique-numrique not CAN (Analog-Digital Converter ADC) [28]:
Le CAN 8 bits est une variante de CAN parallle (flash ADC) appele CAN semiparallle ; ces types de convertisseur ont pour principal avantage une grande rapidit de
conversion.
Le principe dun CAN parallle n bits est le suivant: la tension convertir est compare au
mme instant avec (2n-1) tensions talon ralises avec un rseau de rsistances. A partir des
signaux fournis par les comparateurs, une logique de codage fournit la valeur de la tension sous
forme binaire. Comme cette technique est trs coteuse en surface et en consommation (elle
ncessite (2n-1) comparateurs), des techniques drives sont apparues: le CAN semi-parallle
utilise 2.(2n-1) comparateurs.
Les comparateurs utiliss dans le CAN 8 bits sont des comparateurs logiques auto-zro ;
ils sont au nombre de

8
2
2.(2

1) = 30 .

La figure 2.10 montre larchitecture dun convertisseur flash ADC 3 bits donn comme
exemple explicatif.
Quand la valeur du signal continue, arrive sur lentre de lchantillonneur-bloqueur (S/H),
elle est chantillonne et garde constante durant une priode de temps. Les comparateurs
comparent le signal chantillonn avec la tension de rfrence gnre par la mise en srie des
rsistances, et le code mtrique rsultant de la sortie du comparateur, est cod en reprsentation
binaire numrique.

- 35 -

Ainsi, le circuit chantillonneur-bloqueur (S/H), chantillonne une nouvelle valeur de la

tension dentre, et toute la procdure de conversion est rpte encore une fois pour ce nouvel
chantillon.
Trois fonctions cls sont ralises durant ce processus: lchantillonnage, la quantification,
et la gnration de tension de rfrence.

Instant
d'chantillonage

Sampled & held input

Vin

0.140mV

S/H

Sorties des
Comparateurs

Vref+ = 0.5V

0
0.375V
0
0.250V

0.125V
Tension de
rfrence
Analogique

0.000V

-0.125V

-0.250V

Code Binaire

111

110

101

100

011

010

001
000

-0.375V
Comparateur

Vref- = -0.5V

Fig. 2.10 : Architecture dun convertisseur Flash ADC 3 bits.

Le schma damplificateur oprationnel utilis pour CP, SH1 et SH2 est donn la figure
2.11.

- 36 -

Sortie
Numrique

Fig. 2.11 : Amplificateur oprationnel FOLDED_OTA.

Le schma damplificateur oprationnel utilis pour SH3,

tage de sortie de

lchantillonneur bloqueur est donn la figure 2.12.

M1
A

M15
M10

M11
S1
E

M2 M3

M8

M17

M9
D

M6

M14
S

M7

M13

CC

S2

M16

CL

M12
M4

M5

Fig. 2.12 : Amplificateur oprationnel CMOS Classe AB.

Le schma damplificateur oprationnel utilis pour GEN2, GEN3 et GEN4 est donn la
figure 2.13.

- 37 -

Fig. 2.13 : Amplificateur oprationnel CMOS MIRROR_OTA.

2.4. JUSTIFICATION DES PERFORMANCES DEMANDEES

Pour les amplificateurs oprationnels CMOS (SH1, SH2, et SH3) utiliss dans le circuit
dchantillonnage, nous allons montrer le lien entre les caractristiques nominales exiges pour
ces amplificateurs et les contraintes imposes par le contexte.
Gain minimal requis:
Le CAN 8 bits pour une dynamique de rfrence de 1.5 V possde une rsolution q gale
:
q=

1.5
6 mV
28

(2.2)

La rsolution q se dfinit comme la plus petite variation de tension que le convertisseur peut
coder ; elle est aussi appele niveau lmentaire de quantification ou quantum.
Rappelons quelques caractristiques du montage suiveur (figure 2.14).
La relation entre le signal de sortie et le signal dentre sexprime de la faon suivante:
VS
AVD
1
=
=
VE 1 + AVD 1 + 1 A
VD

- 38 -

(2.3)

o VE : tension du signal dentre,

VS : tension du signal de sortie,
AVD : gain diffrentiel statique (f = 0) en boucle ouverte de lamplificateur oprationnel
(AVD = cte).

S
VS
VE

Fig. 2.14 : Montage suiveur.

Dans le cas rel, il apparat que le gain AVD nest pas constant sur toute la dynamique de
sortie ; il prsente en effet des erreurs de non-linarit qui engendrent une dpendance de AVD en
fonction de VDIFF.
Vs Volt
VDD

VSAT+
GVD idal
Dynamique
de sortie

GVD rel

VSATVDIFF mVolt

VSS
-3

-2

-1

1mV

Fig. 2.15 : Courbe de transfert en boucle ouverte.

Ds lors, on a la relation suivante:
VS
1
=
VE 1 + 1 A V
VD .( DIFF )

- 39 -

(2.4)

Afin de minimiser ces non-linarits en montage suiveur, il faut avoir un AVD thorique le
plus lev possible (lidal tant un gain infini, puisque dans ces conditions le rapport

VS
1
VE

ne dpend plus de VDIFF). Comme un gain infini est impossible raliser, le gain minimal requis
est dtermin daprs la rsolution du CAN 8 bits:
AVD > 341
1
1
< q
AVD 2
AVD > 50.7db

(2.5)

1
q = 3 mV dsigne le demi-quantum ou le demi bit du poids le plus faible (half LSB)
2
du CAN 8 bits.
Temps dtablissement maximal requis:
La limite de cette caractristique est impose par la frquence dchantillonnage Fe de
lchantillonneur-bloqueur:
Echantillonnage

Maintien
37ns
74 ns
Priode dchantillonnage

Fig. 2.16 : Dcomposition de la priode dchantillonnage.

Le signal en sortie des montages suiveurs doit pouvoir stablir dans un intervalle de temps
qui est infrieur une demi-priode dchantillonnage; on en dduit le temps dtablissement
maximal:
Te < 37 ns pour un chelon en sortie de 1.5 V

(2.6)

La tolrance maximale admise (Fig. 2.16 ) est choisie partir de la rsolution du CAN ; on
la choisit gale un quantum:
Tol. = 6 mV

- 40 -

(2.7)

Par dfinition, le temps dtablissement est partag entre le temps damortissement et le

temps de monte (Fig. 2.16) . Nous donnons ici un ordre de grandeur pour lun et lautre.
Pour un systme classique du deuxime ordre (fonction de transfert avec un ple dominant
et un pole non dominant), le temps damortissement optimal est assur pour une marge de
phase comprise entre 60 et 70 ; de plus la pseudo-priode T des oscillations amorties
(caractrisant le temps damortissement) est relie la frquence de transition par la relation
suivante:
T

1
1

t pnd
2 ft f pnd

(2.8)

o ft: frquence de transition,

fpnd: frquence du ple non-dominant.
Pour avoir un temps damortissement (donc un temps dtablissement) le plus court
possible, la pseudo-priode T doit tre minimise et la frquence de transition ft doit tre
maximise.
Nous rappelons que le temps de monte est inversement proportionnel la vitesse de
balayage limite de lamplificateur oprationnel.
On prend gnralement lapproximation suivante:
Temps de mont e Temps d' amortissement

Temps d' tablissement

18ns
2

(2.9)

On en dduit la vitesse de balayage limite:

SR =

Amplitude de l' chelon 1.5V

83 V s
Temps de monte
18ns

(2.10)

Dautre part, il faut prendre la prcaution suivante pour lamplificateur oprationnel SH1
qui est amen transmettre un signal analogique sinusodal dans la bande de frquence 0-5
MHz ; afin dviter une limitation non linaire en rgime harmonique grand signal, la vitesse de
balayage limite doit vrifier lingalit :
SR > 2.f.V

- 41 -

(2.11)

f : frquence maximale du signal,

v : dynamique maximale (crte crte) du signal.
Pour f = 5 MHz et v = 1.5V, on obtient:
SR > 47.V/s

(2.12)

On peut raisonnablement fixer ft et f pnd , respectivement 50 MHz et 200 MHz, ce qui

donne daprs la formule (2.8) une pseudo-priode T= 2 ns ; cela satisfait largement, aprs
simulation, la contrainte dun temps damortissement 18 ns.
Les performances lectriques demandes sont rsumes ci-dessous:
AVD 51 dB ; Ft 50 MHz ; SR 83 V
s

Te 37 ns pour un chelon de 1.5 V

(2.13)

Pour VDD = 5 V et VSS = 0 V .

Aprs avoir pass en revue la description gnrale du systme et le contexte de la

conception de ce circuit, nous prsenterons les diffrents problmes rencontrs lors de
l'implmentation du circuit, ainsi que les limitations des structures habituelles. Nous conclurons
ce chapitre par la prsentation de la mthode rsolvant le problme de la conception des circuits
basses tensions d'alimentation et faible consommation. Nous appliquerons cette mthode
l'amplificateur oprationnel CMOS (SH3), amplificateur qui posait un problme au niveau de la
conception du convertisseur 8 bits basses tensions d'alimentation (3 Volts). Cette conclusion
constitue l'aboutissement de nos recherches sur la conception des circuits basses tensions
d'alimentation et faible consommation.

2.5. LIMITATION DES STRUCTURES CMOS

TRADITIONNELLES

2.5.1. Etage de gain simple:

Considrons l'tage de gain CMOS "classique" reprsent la figure 2.17 :

- 42 -

VDD

VDD

I1

POL

iO

vI

vO

M2
iO

vI

CL

VSS

M1

vO

CL

VSS
Fig. 2.17 : Etage de gain CMOS.

Dtaillons les caractristiques principales en rgime de petits signaux.

Les transistors M1 et M2 tant dans la rgion de saturation, les paramtres de petit signal
peuvent sexprimer de la faon suivante:

g m = 2 Cox

W
ID
L

g ds = I D

(2.14)
(2.15)

Pour tout transistor MOS, on peut crire lquation suivante:

id = g m v gs + g o v ds

(2.16)

Dans ce circuit (Fig. 2.17), la source de courant est connecte au drain du transistor
MOS, donc id = 0 et lquation (2.16) devient:
0 = g m v gs + g o v ds

(2.17)

En substituant aux tensions vgs et vds les tensions vi et vo (vi = vgs et vo = vds), on obtient :

- 43 -

g
vo
= Ao = m = g m rout
go
vi

(2.18)

avec:
rout =
o

1
go

(2.19)

g m : transconductance du transistor d'entre M1,

rout = ( rds )M1 / / ( rds )M2 : rsistance de sortie de l'tage de gain.

Le gain-dc Ao est donc le produit de la transconductance avec limpdance de sortie du

circuit, ce qui explique que la ralisation de la fonction de transfert du signal se fait en deux
tapes: tout dabord, la tension dentre est transforme en courant via la transconductance gm,
puis le courant est transform en tension de sortie via limpdance de sortie rout de ltage.
Le gain-dc Ao peut sexprimer aussi en fonction du courant de drain ID et du rapport W/L.

Ao =

g m1
=
g ds1 + g ds 2

W
2 1 Cox
L 1

ID n + p

(2.20)

On en dduit que le gain-dc est inversement proportionnel la racine carr du courant drain,
car la transconductance du transistor dpend de la racine carr du courant drain (Eq.(2.14)), et
la conductance de sortie dpend du courant drain (Eq.(1.15)).
Analyse du circuit en haute frquence.
En haute frquence, on doit prendre en compte les effets des diffrentes capacits
prsentes dans le circuit, comme le montre le schma quivalent du circuit (fig. 2.18).

Cgd

in
Cgs

gmvin

rout

out
Cout

Fig. 2.18 : Schma quivalent de ltage de gain avec la capacit de charge.

- 44 -

La rponse en frquence d'un tage de gain CMOS classique est calcule daprs le circuit
quivalent (figure 2.18) .
Cgs reprsente la capacit totale existant entre la grille et la source, C gd la capacit totale
existant entre la grille et le drain et Cout la capacit totale connecte au noeud de sortie. C out =
Cds + Cload o Cds est la capacit drain source et Cload la capacit de charge .
Ds lors, la fonction de transfert, est caractrise par 1 ple et 1 zro:
sC
1 gd g
vo
m
= g m rout
1 + s(Cout _ C gd )rout
vi
(2.21)
Le diagramme de bode de cette fonction de transfert est donn la figure 2.19

gain
Ao

zero
BW

freq.

GBW

Fig. 2.19 : Diagramme de bode de la fonction de transfert de ltage de gain.

La bande passante du circuit est donc:
BW =

1
rout Ctot

(2.22)

o: Ctot = Cout + Cgd .

Un paramtre trs important de petit signal est la frquence de transition fT (Unity gain
frequency), appele aussi produit gain-band (gain-bandwidth product). Cest la frquence
pour laquelle le gain sannule (0 dB). Ce paramtre peut sexprimer de la manire suivante:

- 45 -

GBW = Ao BW =

gm
Ctot

(2.23)

Les limites fondamentales dun tage de gain simple sont la bande passante et le gain-dc.
Il est souvent dsirable de concevoir un circuit qui a en mme temps un gain-dc lev et un
produit gain-bande aussi assez grand. Il est possible damliorer le gain sans dgrader la bande
passante.
La technique trs simple qui consiste cascader des tages de gain pour augmenter le gain
total de l'amplificateur est trs nocive pour le produit gain-bande, car elle introduit
systmatiquement chaque tage de nouveaux ples secondaires (proches les uns des autres)
dans la fonction de transfert ; en effet, on est oblig en boucle ferme d'utiliser des techniques
de compensation en frquence (sparation des ples) qui ont pour consquence de diminuer la
frquence de transition pour une marge de phase donne.
On a les relations de proportionnalit suivantes [29] :

Ao
1

I DS

et

GBW

I DS

(2.24)

Le gain-dc est donc proportionnel la longueur du canal L et inversement proportionnel au

courant drain ID, tandis que le produit gain-bande, GBW, est proportionnel au courant drain ID
et inversement proportionnel L. Si on augmente leffet de la tension grille-source en rduisant
en mme temps la longueur du canal L, on augmente le produit gain-bande GBW, tout en
rduisant le gain-dc Ao par le mme facteur. Ce qui signifie que, pour une approximation de
premire ordre, le produit gain par gain-bande, AoGBW, est une valeur indpendante du
courant drain ID et de la longueur du canal L.
AoGBW = Constant

(2.25)

Le produit constant AoGBW, ne dpend que de certains paramtres de la technologie

utilise.
Ds lors, on se rend compte qu'il est difficile d'augmenter le gain Ao sans diminuer le
produit gain-bande GBW; la figure 2.20 illustre ce problme.

- 46 -

Ao

dB
processus linaire
a

pente = - 1/2

b
c
d

Ao.GBW

FHz

Fig. 2.20 : Rponse en frquence d'un tage de gain CMOS classique (processus linaire et
ligne quivalente pour l'tage simple).

Remarque : Un autre inconvnient de l'tage de gain de la figure 2.17 provient de sa

capacit Miller c M (capacit grille-drain c gd1 du transistor M1, ramene en entre par " Effet
Miller") leve ; en effet, le drain du transistor M1 est un nud fort gain :
g r

c M = (1 + Ao ) c gd1 c M 1 + m ds c gd1

2
(2.26)

2.5.2. Etage de gain de circuit cascode:

Une amlioration de ce problme est propose en utilisant un circuit cascode (Fig. 2.21).
Ce qui permet d'augmenter le gain sans diminuer le produit gain-bande, par la mise en srie de
deux transistors. On obtient un tage de gain cascod qui possde une transconductance
effective gmeff similaire la transconductance gm de l'tage de gain classique. La figure 2.21
explique ce phnomne.

- 47 -

V DD
POL3

M4

POL2

M3
i O vO

POL1

M2
CL

vI

M1

V SS
Fig. 2.21 : Etage de gain cascod CMOS.
Nous allons montrer que le gain-dc peut sexprimer en fonction de la transconductance
effective, gmeff, et de limpdance de sortie, Rout. Nous allons aussi montrer que pour les basses
frquences, la structure du circuit cascode a pour effet daugmenter limpdance de sortie avec
peu deffet sur la transconductance. Pour les hautes frquences, leffet de ltage cascode est
presque ngligeable.
La transconductance effective est donne par lquation suivante:
r
g m 2 r01 + 01 r
I
02
= g m1
= g meff
r
Vi
g m 2 r01 + 01 r + 1

(2.27)

02

Le gain intrinsque de cet tage est alors :

Ao = gmeff . Rout

(2.28)

Limpdance de sortie peut donc tre calcule facilement. Elle est fortement augmente en
comparaison avec celle dun tage de gain simple :
Rout = (gm2r02 +1)r01 + r02
Le gain-dc est par consquent gale :

- 48 -

(2.29)

Ao = gm1ro1(gm2r02 +1)

(2.30)

Cette expression montre que le gain dun tage cascode est approximativement gal au carr
du gain dun tage simple:
Aocascode gm1ro1gm2r02 A2osimple

(2.31)

Le transistor cascode M2 ne perturbe pas le produit gain-bande :

GBW =

g meff
Cload

(2.32)

On obtient un tage de gain cascod (Fig. 2.21) qui possde une transconductance effective
g m,eff similaire la transconductance g m de l'tage de gain classique, ce qui donne:
GBWcascode GBWsimple

(2.33)

La mise en cascode de deux transistors permet daugmenter le gain-dc sans sacrifier la

vitesse (i.e. mme produit gain-bande GBW). Comme le montre la figure 2.22, la courbe du
processus linaire pour un tage cascode est de pente gale -2/3, tandis que celle dun tage
simple est gale -1/2 . Pour une mme valeur de produit gain-bande , on a un gain-dc
suprieur a celui dun tage de gain simple. La courbe (d) reprsentant la fonction de transfert
du montage cascode illustre bien ce phnomne; le gain-dc est gal au double de celui dun tage
de gain simple.
Nous avons montr quil est possible daugmenter le gain en gardant le produit gain-bande
assez lev. Ceci est vrifi jusqu une certaine limite. Cette limite est dtermine par lquation
suivante [29]:
Aocascode GBWcascode = constant

(2.34)

Dans lidal, on voudrait que le gain de lamplificateur oprationnel soit le plus lev
possible, ce qui correspond la courbe de pente gale -1. Il est impossible datteindre cet
objectif simplement par la mise en cascode de transistors.

- 49 -

Ao
dB

pente = - 1

c
pente = - 1/2

pente = - 2/3

d
a

processus linaire

Ao.GBW

FHz

Fig. 2.22 : Processus linaire et ligne quivalente pour l'tage cascode.

En conclusion, ce nouvel tage de gain permet d'lever la puissance 2 le gain intrinsque

sans perturber le produit gain-bande (les ples dus aux transistors cascodes M2 et M3, tant trs
loigns du ple principal). Cependant, ces amliorations se font au prix d'une dgradation
significative de la dynamique de sortie (4 transistors polariser en zone sature).
De nouvelles structures sont analyses dans le paragraphe suivant ; elles permettent
d'augmenter encore le gain intrinsque de l'tage pour la mme dynamique de sortie (voir circuit
composite).

- 50 -

2.6. NOUVELLES STRUCTURES

2.6.1. Circuit Cascode Rgul [30][31][32]

2.6.1.1.

Principe

gnral

VDD

I1

iO

vO

D
VT + V

VT + 2 V

M2
M3
vI

VT + V

iI

M1

S
V SS

V SS
Fig. 2.23 : Circuit cascode rgul.

Le circuit cascode rgul est compos de deux branches (Fig. 2.23) :

- la branche principale constitue de deux transistors ( un circuit cascode). M1 est
le transistor d'entre et M2 est le transistor cascode ;
- la branche de contre-raction constitue du transistor M3 et de la source de
courant I1 ; elle ralise un tage d'amplification.
Etudions le principe de fonctionnement du circuit cascode rgul:
Le transistor d'entre M1 convertit une tension vI en un courant iO ; pour garantir une
rsistance de sortie trs leve, la tension drain-source du transistor M1 est garde constante,

- 51 -

grce une boucle de contre-raction constitue par l'tage de gain (transistor M3 + source de
courant) et le transistor cascode M2.
Etudions l'effet d'une petite variation de tension positive sur la grille du transistor d'entre :
v I :
( v D )M1 = ( v G )M3

( vD )M3 = ( vG )M2 ,

( vS )M2 = ( vD )M1 ,

v I = VI + v i : composante continue + composante variable,

( vD )M1 : petite variation de tension sur le drain du transistor M1,

( vG )M3 : petite variation de tension sur la grille du transistor M3,

etc...
On s'aperoit que la tension de drain du transistor M1, ( v D )M1, est maintenue constante.
On peut aussi raisonner en disant que la transconductance du transistor cascode M2

(gm ) est multiplie par le gain de contre-raction (M3, I1) (Eq. 2.41 ).
2

Remarque : Dans le but de se rapprocher d'un transconducteur parfait ( i O = f(v I ), au

lieu de i O = f(v I , vO ) ), on cherche avoir une rsistance de sortie infinie ; ceci est ralis
lorsque la tension de drain du transistor d'entre est garde constante quelles que soient les
variations imposes sur la grille du transistor d'entre (posons v I = cte, si l'on fait varier la
tension de sortie vO , le courant de sortie i O reste inchang car la tension de drain du transistor
d'entre est constante).
Par rapport au circuit cascode "classique" (Fig. 2.18), le circuit cascode rgul prsente
l'avantage d'assurer une tension de drain plus stable (grce une augmentation de la
transconductance du transistor cascode M2). Le circuit cascode constituait dj, en lui-mme,
une amlioration par rapport un transistor d'entre unique en "protgeant" le drain du
transistor d'entre (en effet, le transistor cascode permet de diminuer les variations de tension
sur le drain du transistor dentre).
Dtaillons quelques caractristiques du circuit cascode rgul.

- 52 -

Dynamique de sortie (en rgime statique) (Fig. 2.22):

On se placera dans l'hypothse o tous les transistors du circuit cascode rgul
fonctionnent en zone sature avec un rgime de forte inversion ; ce qui implique des conditions
minimales sur les tensions VGS et VDS pour un transistor MOS canal N:
VGS = VT + V

V = V
DSsat = VGS VT = V
DS

(2.35)

o VT est la tension de seuil. Les ordres de grandeur sont : VT = 0.7 V et V = 0.2 V .

On dsigne par VOmin l'excursion de tension minimale en sortie qui est ncessaire pour que
tous les transistors soient saturs.
Or, la tension de sortie VO est gale :
VO = (VDS ) M1 + (VDS ) M 2

(2.36)

Une contrainte supplmentaire est applique sur la tension (VDS)M1 puisque (VDS)M1 doit
tre gale (VGS)M3 ; do :
VO = (VGS ) M 3 + (VDS ) M 2

(2.37)

En appliquant les conditions de conduction et de saturation (Eq. (5.11)), on obtient :

VOmin = VT + 2V
(2.38)
Remarque : Dans le cas dun circuit cascode, VOmin = 2V ; cependant, le circuit cascode
rgul prsente lavantage de pouvoir fonctionner mme lorsque certains de ses transistors ne
sont plus saturs ; dans ces conditions, on arrive une tension VOmin plus faible (comparable
un circuit cascode) au dtriment de la rsistance de sortie (qui diminue fortement mais reste
comparable celle dun circuit cascode).

Rsistance de sortie (en rgime de petits signaux):

- 53 -

En supposant le courant de sortie constant, la rsistance de sortie basse frquence est

donne par la formule :

rout =

gm2 gm3

gds1 gds2 gds3 + gdsi

)
(2.39)

rout =

ou encore

gm 2
gds1 gds2
(2.40)

o g m 2 : transconductance du transistor M2,

gm 2 = g m 2

gm3

g ds3 + g ds i

: transconductance quivalente ramene sur le transistor M2,

g ds 2 : conductance drain-source du transistor M2,

g ds i : conductance drain-source de la source de courant,
etc....
On obtient la formule approximative suivante :

rout

3
2
gm ) (rds )
(

(2.41)

g ds3 + g ds i 2 g ds

Capacit Miller (Miller capacitance) (en rgime de petits signaux) :

Par rapport au circuit cascode, le circuit cascode rgul diminue la capacit Miller ; en effet,
le gain sur le drain du transistor M1 est divis par le gain de la branche de contre-raction
(I1,M3) :

gm gds3 + gdsi
cM = (1 + Ao ) cgd1 cM 1 + 1

gm2 gm3

) c

gd1

(2.42)

- 54 -

On obtient la formule approximative suivante :

g
cM 1 + 2 ds cgd1
gm

(2.43)

Nous allons maintenant dcrire deux applications possibles du circuit cascode rgul.

2.6.1.2. Etage de gain cascode rgul

VDD

VDD

V DD
M1

POL

M1

POL

M3
G add
+

M2
REF2

I1

iO

vO

iO
+
G add
-

REF1

M3

V SS

vO

I1
M2

vI

M2

M2

CL

CL

iI

vI

M1

iI

M1
V SS

V SS
Fig. 2.23 : Etage de gain cascode rgul.

- 55 -

Cet tage de gain cascode rgul possde une transconductance g m,eff qui est presque
gale la transconductance g m de l'tage de gain classique (Fig. 2.17). Par contre, la rsistance
de sortie est bien suprieure :
3
2
gm ) (rds )
(

rout

(2.44)

Le gain intrinsque de cet tage est donc :

Ao = gm, eff rout

3
gm rds )
(

(2.45)

On peut aussi exprimer Ao de la manire suivante :

Ao

Aadd =

2
gm rds )
(
=
A

(g

gm3

ds 3

+ gdsi

(2.46)

add

gm3 rds

(2.47)

La fonction de transfert peut tre approximativement donne, en ngligeant les ples

secondaires, par la formule :

Av

3
gm rds )
(
=

1
1+ j

f
f pd
(2.48)

o fp d

(gds )3
2
4( g m ) C L

: frquence du ple dominant.

Le produit gain-bande reste inchang :

GBW =

gm, eff
2 CL

gm
2 CL
(2.49)

- 56 -

Ce nouvel tage possde un gain quivalent 3 tages de gain classiques cascads, sans
en avoir les inconvnients en rgime variable ; en effet, il se comporte en haute frquence
comme un tage de gain classique avec un seul ple (les ples secondaires introduits sont
suffisamment loigns du ple principal pour ne pas perturber la frquence de transition).

2.6.1.3.
cascode

Miroir

current

de

courant

cascode

rgul

(regulated

mirror)

vI

V DD

VDD

I1

I1

iI

vO

iO

M2

M2
M3

M3

M1

M1

V SS

V SS

V SS

V SS

Fig. 2.24 : Miroir de courant cascode rgul.

Ce miroir de courant utilisant des circuits cascode rgul a pour principal avantage par
rapport aux structures classiques (miroir simple, miroir de Wilson, miroir cascode ....[33])
davoir une rsistance de sortie en petits signaux trs levs :

rout

3
2
gm ) (rds )
(

- 57 -

(2.50)

Remarque : Le circuit de la figure 2.24 est aussi une source de courant cascode rgul, si
i I = cte ; M1 , M 2 et M 3 peuvent tre remplacs par un transistor unique (grille-drain runi)
ou mme par une tension de polarisation externe.

2.6.2.

Circuit Composite

(Mthode

des

transistors

composites)

[34][35]

V DD

V DD

I1

I1

VDD

iO

VDD

M5

vO

iO

M6

POL

VT + V

M2

vI G

vI

M1

M4

M3

iI

iI

M1

S
V SS

2 V

M2

M4

M3

vO

V SS

V SS

V SS

Fig. 2.25 : Circuit Composite.

Cette nouvelle structure trs proche du circuit cascode rgul contient en plus une
troisime branche qui sinsre entre ltage de gain (transistors M3 et M5) et le circuit cascode
(transistors M1 et M2).
Cette branche intermdiaire est constitue de :
- une source de courant ralise l'aide du transistor M6,
- un transistor M4 polaris en diode (grille et drain runis).

- 58 -

Elle ralise un dcaleur de niveau : le courant circulant dans la branche est constant et gal
I1 . Dans ces conditions, la tension v GS = v DS du transistor M4 doit rester constante quelles
que soient les variations imposes sur sa source :

( vD )M1 = ( vS )M4

( vG )M4 tel que ( vGS )M4 = cte

Le circuit composite a pour principal avantage, par rapport au circuit cascode rgul (Eq.
2.38), d'avoir une dynamique de sortie bien meilleure ; en reprenant les mmes conventions
(Eq. 2.35) que prcdemment, on a, pour le circuit composite (Fig. 2.25) :
VO = ( VDS )M1 + ( VDS )M2

VO min = 2V

(2.51)

Comme pour le circuit cascode rgul, un fonctionnement avec certains transistors non
saturs permet dobtenir une valeur de VOmin encore plus faible, mais au dtriment de la
rsistance de sortie (en petits signaux). De plus, ce nouveau circuit conserve les proprits du
circuit cascode rgul nonces prcdemment.
Lide principale de cette mthode, est que pour la conception des circuits basse tension
dalimentation o les structures sont limites, au niveau du gain ou au niveau de la dynamique
de sortie de lamplificateur, on peut remplacer un transistor ou un couple de transistors de cette
structure monts en cascode par un ensemble de transistors en structure composite [34][35]
(Fig.2.26, Fig. 2.27 ), ce qui permet daugmenter le gain de lamplificateur et qui surtout,
donne une excursion de sortie trs large, aidant ainsi rduire la tension dalimentation, sans
perdre de lefficacit du circuit. On note que ces transistors composites sont en gnral de
petites tailles (W et L). Lapplication de cette technique est assez dlicate dans le sens o il faut
bien savoir dans quel cas son application peut tre profitable et efficace, sans gnrer une
consommation de puissance importante.

- 59 -

VDDA = 3V

M5

VB

ID

M6

ID

V
D 0.2

M2

M4

M3

M2

1V

M1

M1

VSSA

S
S

S 0V

Fig. 2.26 : Circuit Composite NMOS.

VDDA

S
G

M1
M3

M1

M4
M2

VB

M5

M6
D

M2
D
ID

VSSA

Fig. 2.27 : Circuit Composite PMOS.

Remarque : Une variante trs proche du circuit composite a t dveloppe
[35][36][37][38]. Elle prsente l'avantage d'tre auto-polarise (pas de polarisation
supplmentaire).

2.7. APPLICATION DE LA METHODE DES TRANSISTORS

COMPOSITES

La technique des transistors composites a t applique un cas trs concret

d'amplificateur oprationnel CMOS pour lequel l'utilisation d'une nouvelle technologie ne

- 60 -

permettait plus de satisfaire le cahier des charges initial, surtout en ce qui concernait la contrainte
de la dynamique de sortie de l'amplificateur. La figure 2.28 reprsente le schma de
lamplificateur oprationnel SH3 qui a t utilis dans le montage chantillonneur-bloqueur
(Fig. 2.8).
Ce schma SH3 appartient la famille FOLDED_OTA, avec une paire diffrentielle
d'entre transistors PMOS ( une tension de bruit plus faible). Le miroir de courant simple a
t remplac par un miroir de courant de Wilson amlior, transistors (M8-M9-M10-M11). De
plus, un tage de sortie (tage de puissance) de type classe AB a t rajout ; cela permet davoir
une faible impdance de sortie et donc de pouvoir commander une capacit de charge
relativement leve (25pF). Enfin, deux tages suiveurs, I_3-I_4 et I_6-I_7, sont utiliss en
translateur de tension pour polariser les grilles des transistors de sortie I_2 et I_5, de faon
faire passer un courant de repos minimal en classe A dans la branche de sortie.

Etage diffrentiel

Etage de puissance

Fig. 2.28 : Schma initial SH3, amplificateur oprationnel classe AB.

Initialement, ce schma a t conu et optimis pour la technologie Cns1t (longueur de
canal L min = 1 m et VDD = 5 V (cf. annexe A4), pour une capacit de charge C L = 25 pF
et en fonction du cahier des charges suivant :

- 61 -

 Avd 51 dB
F 50 MHz
t
M 55 deg

DYNin 1.5 V

DYNout 1.5 V
SR 83 V / s

Tset 25 ns pour un chelon de 1.5 V

PDC 20 mW
SURF = min

(2.52)

Rappelons que l'amplificateur oprationnel SH3 est utilis dans son contexte, en boucle
ferme, et sert d'interface entre un chantillonneur-bloqueur et un CAN (8 bits) de capacit
d'entre 25 pF et de dynamique d'entre 1.5 V ; dans ces conditions, l'amplificateur SH3 doit
pouvoir transmettre un signal d'amplitude 1.5 V (ce qui explique les valeurs de DYN in et
DYN out du cahier des charges). Les valeurs demandes pour Tset , SR, Ft et G vd ont t
explicites dans la description gnrale du systme. Ce convertisseur analogique-numrique est
utilis dans un circuit dacquisition vido mixte analogique-numrique pour une application
visiophonie [39], qui a t prsente en dtail prcdemment dans le paragraphe de description
du systme.
La premire version du circuit ralise sous une tension dalimentation de 5 volts et en
technologie 1m a obtenu les succs attendus.
Lors de la ralisation du mme circuit, mais dans les conditions de basse tension
dalimentation (3 Volts), beaucoup de problmes sont apparus, au niveau de loptimisation du
schma laide de loptimiseur Opart [40]. L'amplificateur oprationnel SH3 a atteint
difficilement une dynamique de sortie suprieur 0.8 Volts avec la structure habituelle CMOS
FOLDED_OTA classe AB. Le tableau 2.1 prsente les rsultats de mesure et de simulation du
mme amplificateur SH3 dans les deux diffrents cas de tension dalimentation ( 5 V et 3 V).
Rsultats de mesures de circuits dans les conditions suivantes:
Cload = 25 pF ,

Temp = 27 C

Tensions dalimentation

5 Volts

3 Volts

Gain-dc

55.38 db

61.43 db

Dynamique de sortie

2.1 V

0.8 V

Frquence de transition

46 MHz

81 MHz

Marge de Phase

77.47 deg

62.2 deg

- 62 -

Slew-Rate

0.105 V/ns

0.1 V/ns

Courant totale consomm

2.1 mA

4.67 mA

CMRR

87.9 db

89.5 db

Tableau 2.1 : Tableau comparatif des rsultats de lamplificateur deux valeurs diffrentes
de tension dalimentation.
La dynamique de sortie de l'amplificateur oprationnel SH3 (Fig. 2.28) au condition
suivante (longueur de canal Lmin = 0.5 m et VDD = 3 V) est :
DYNout max = 0.8 V

(2.53)

Une analyse statique permet de comprendre ce rsultat :

DYNout = (VDD VSS ) (VDS ) M16 + (VDS ) M17

(2.54)

Or les grilles des transistors I_2 et I_5 dpendent chacune de la branche prcdente.
Prenons comme exemple le transistor I_2 ; si on pose V, la tension drain-source minimale
ncessaire pour saturer le transistor I_6, on a (VG )I _ 2 = VDD V . Pour que le transistor I_2
conduise, on doit avoir (VGS )I _ 2

min

= VT + V ; on en dduit la tension de polarisation

maximale pour la source du transistor I_2 :

(VS )I _ 2 = VDD (VT + 2V )

(2.55)
En raisonnant de la mme manire, on trouve :

(VS )I _ 5 = VT + 2V + VSS
(2.56)
On en dduit la dynamique de sortie maximale :
DYNout max = (VDD VSS ) (2VT + 4V )
Pour VDD VSS = 3V ,

(2.57)

VT = 0.7 V et V = 0.2V , on retrouve les rsultats de

l'optimisation (2.40).

- 63 -

Pour rsoudre ce problme, un nouveau schma d'amplificateur oprationnel CMOS a t

conu (Fig. 2.31); il contient plusieurs circuits composites :
- Premirement, on a enlev ltage de puissance puisque cest un des facteurs de
limitation de la dynamique de sortie de l'amplificateur oprationnel.

- Deuximement, les deux circuits cascodes replis M4-M6 et M5-M7 (Fig. 2.28), ont
t modifis ; ils ont t transforms en structure de transistors composites NMOS (Fig.
2.26) en rajoutant les deux autres tages: ltage de gain, form des transistors MCP1 et
MCN1, et ltage de dcaleur de niveau, form des transistors MCP2 et MCN2.
- Troisimement, les deux circuits cascodes replis M8-M10 et M9-M11 (Fig. 2.28),
ont t modifis ; ils ont t complts et transforms en structure de transistors composites
PMOS (Fig. 2.27) en rajoutant les deux autres tages: ltage de gain, form des transistors
MCP1 et MCN1, et ltage de dcaleur de niveau, form des transistors MCP2 et MCN2.
Le schma de l'amplificateur oprationnel CMOS FOLDED_OTA Classe AB de la figure
2.29, montre que SH3 a finalement t compltement transform en une nouvelle structure
d'amplificateur oprationnel CMOS Composite (Fig. 2.31), plus adapte aux conditions de
basse tension dalimentation et de faible consommation. Cette nouvelle structure est purement
diffrentielle; elle est constitue dun tage d'entre (paire diffrentielle PMOS), et de deux
tages de sortie symtriques en structure de transistors composites.

- 64 -

Etage diffrentiel

Etage de puissance

Fig. 2.30 : Schma initial SH3, Amplificateur Oprationnel Classe AB.

Fig. 2.31 : Schma de l'amplificateur oprationnel Transistors Composite final.

- 65 -

Aprs optimisation de ce nouveau schma, on obtient des performances qui satisfont

entirement au cahier des charges initial. La plus grande amlioration obtenue concerne la
dynamique de sortie :
DYNout max = 2.12 V
(2.58)
alors qu'initialement, la dynamique tait limite 0.8 V.
Une analyse statique permet de comprendre ce rsultat :

DYNout = (VDD VSS ) (VDS ) M 5 + (VDS ) M 7 + (VDS ) M 9 + (VDS ) M11 (2.59)

DYNout = (VDD VSS ) 4V
(2.60)
Pour VDD VSS = 3 V et V = 0.3 V , on retrouve les rsultats de l'optimisation.
En ce qui concerne les cibles transitoires (vitesse de balayage et temps d'tablissement),
l'utilisation de circuits composites permet d'viter l'emploi d'un tage de sortie classe AB.
Analysons ce rsultat :

le gain Avd

1
et la vitesse de balayage SR I DS (M5,M11)
I DS ( M1))

I DS (M1) : courant circulant dans la paire diffrentielle d'entre,

I DS ( M5,M11) : courant circulant dans la branche de sortie.

Dans

ce

type

d'amplificateur,

on

peut

faire

l'approximation

suivant

I DS ( M1) I DS ( M5,M11) ; on s'aperoit ainsi qu'une augmentation de la vitesse de balayage

entrane automatiquement une diminution du gain.
Pour le schma de la figure 2.30 sans tage de sortie classe AB, son gain intrinsque
Avd ( gm rds ) n'tait pas assez lev ; en effet, satisfaire au cahier des charges pour la vitesse
2

de balayage et le temps d'tablissement, sous-entendait une diminution de la valeur du gain qui

ne satisfaisait plus son tour au cahier des charges ( savoir 51 dB) ; cela a ncessit
l'utilisation d'un tage de sortie classe AB.

- 66 -

Avec le schma de la figure 2.31, l'utilisation des circuits composites permet d'obtenir un
gain intrinsque plus lev Avd ( gm rds ) ; il est donc possible de diminuer le gain tout en
3

satisfaisant au cahier des charges pour les cibles transitoires.

L'utilisation de circuits composites a dgrad, sans consquence, deux caractristiques :
- La marge de phase : M = 65.3 au lieu des 77.47 gnrs par la structure SH3
(Fig. 2.30) sous une tension dalimentation de 5 volts. Nanmoins, elle reste toujours
suprieure ce qui est demand dans le cahier des charges (Eq. 2.52). En effet, le circuit
composite gnre des ples secondaires supplmentaires que nous avons volontairement
ngligs dans l'laboration des formules mais qui influencent pourtant la marge de phase.
- La dissipation de puissance : PDC = 15.93mW au lieu de 10.5 mW (pour la
structure SH3, Fig. 2.30 sous 5 volts), ou mme 14 mW (pour la structure SH3, Fig. 2.30
sous 3volts). Nanmoins, elle reste toujours infrieure ce qui est demand dans le cahier
des charges (Eq. 2.52). En effet, chaque circuit composite introduit 4 transistors
supplmentaires par rapport la structure classique, ce qui naturellement augmente la
dissipation de puissance. Mais les dimensions des transistors supplmentaires sont trs
faibles, ce qui permet de ne pas gnrer une consommation de puissance trop importante.
On a donc pu respecter la marge donne par le cahier des charges initial.
Le tableau 2.2 permet de comparer les performances lectriques des schmas de la figure
2.30 et de la figure 2.31, obtenus aprs optimisation, en rponse au cahier des charges (Eq.
(2.39)) et pour la technologie Cc05 ( Lmin = 0.5 m et VDD = 3 V ). Ces rsultats ont t
obtenus l'aide de l'optimiseur Opart.
Rsultats de mesures de circuits dans les conditions suivantes:
Vsupply = 3 Volts , Cload = 25 pF , Temp = 27 C
Amplificateurs
Oprationnels

Class-AB

Amp-Op Transistors
Composites

Gain-dc

61.43 db

67.3 db

Dynamique de sortie

0.8 V

2.12 V

Frquence de transition

81 MHz

116 MHz

Marge de Phase

62.2 deg

65.3 deg

Slew-Rate

0.1 V/ns

0.16 V/ns

Courant total consomm

4,67 mA

5.31 mA

Temps dtablissement

25 ns

25 ns

- 67 -

Distortion (10 kHz)

-50 db

-80 db

Surface totale

45158 m2

34026 m2

Tableau 2.2 : Tableau comparatif des performances des deux schmas damplificateur
soumis aux mmes conditions de conception.
Le tableau 2.2 ne permet pas de conclure sur l'apport du circuit composite pour la
frquence de transition ; en effet, les deux valeurs de la frquence de transition sont donnes
pour une marge de phase diffrente.

2.8. CONCLUSION
Les rsultats obtenus en insrant des circuits composites dans le schma traditionnel de la
figure 2.30 sont extrmement intressants: en augmentant de manire importante le gain
intrinsque de l'tage d'amplification, les circuits composites permettent de s'affranchir d'un
tage de sortie classe AB en source suiveuse, tage qui tait responsable d'une faible dynamique
de sortie. Faisons une synthse des rsultats obtenus :
Schma traditionnel (Fig. 2.30)
(sans tage de sortie)
Avd ( gm rds ) (d'aprs Eq. 2.32)
2

Schma amlior (Fig. 2. 31)

(circuit composite)

et

Puisque Avd

(gm rds )2

1
I DS

1/ 2

Avd ( gm rds ) (d'aprs Eq. 2.45).

3

1
, on a:
I DS

et

(gm rds )2

1
I DS1 / 3

o I DS : le courant dans la branche de sortie.

On constate que, pour le schma amlior, le gain diminue moins lorsque le courant
augmente. A gain quivalent, le courant dans la branche de sortie est plus lev pour le
schma de la figure 2.31 que pour le schma de la figure 2.30 (sans tage de sortie).
Pour avoir une vitesse de balayage quivalente ( SR I DS ), on doit rajouter un tage
de sortie classe AB en source suiveuse (Fig. 2.30).

- 68 -

Dans ce chapitre, nous avons prsent les raisons qui ont conduit la conception
lectrique du nouveau schma (Fig. 2.31), puis nous avons interprt les rsultats de simulation
obtenus. Bien que l'ide d'augmenter le gain intrinsque d'un tage d'amplification ne soit pas
nouvelle [30], il semble que ses applications deviennent de plus en plus ncessaires
aujourd'hui, avec l'arrive de nouvelles technologies utilisant des tensions d'alimentation
infrieures 5 Volts. Cette tude a permis de gnrer une mthode de conception de nouvelle
structure, plus adaptes aux basses tensions d'alimentation et aux faibles consommations. Cette
mthode a eu un intrt assez important dans le monde de la conception des circuits intgrs
analogiques, puisque, suite sa prsentation la confrence ESSCIRC95 [34], elle a reu le
prix de la meilleure publication de la confrence.
Le circuit composite peut aussi tre utilis comme gnrateur de courant d'une paire
diffrentielle d'entre ; le gnrateur de courant ainsi ralis possde une rsistance bien
suprieure un gnrateur de courant classique utilisant un transistor unique. Dans le cas d'un
amplificateur oprationnel, ceci permet d'amliorer le rapport de rjection en mode commun
(CMRR).
Il apparat cependant que l'utilisation de circuit composite soit limite vers les hautes
frquences ; en effet, le circuit composite introduit des noeuds supplmentaires donc des ples
secondaires que l'on a pu ngliger dans notre application. Par contre, pour des frquences
suprieures, la marge de phase risque de ne plus tre suffisante pour assurer la stabilit du
montage.

- 69 -

DEUXIEME PARTIE

Mthodologie d'Automatisation du Dessin

des Masques des Circuits Intgrs
Analogiques et Mixtes: CHIRVAN

- 70 -

Chapitre III

- 71 -

Chapitre 3
Contraintes de Conception des
Circuits Intgrs Analogiques

3.1. INTRODUCTION

L'automatisation du dessin des masques des circuits intgrs analogiques s'est

considrablement amliore ces dernires annes, en dpit de la complexit croissante des
circuits analogiques et mixtes (analogiques/numriques).
Durant les annes 80 et le dbut des annes 90, de nombreuses recherches ont t
consacres au dveloppement des outils de gnration automatique (ou assiste) du layout des
circuits intgrs analogiques laide dalgorithmes et de logiciels appropris. Ces recherches
ont t conduites essentiellement par des universitaires. Citons par exemple les outils (KOAN et
ANAGRAM) [43][48][53][63][96] dvelopps par luniversit de Carnegie Mellon, loutil
(SALIM,...) [42][92][93] [94][95] dvelopp par lEPFL, les logiciels et technique de
placement et de routage dvelopps par luniversit de Berkeley [45][60][70], ceux dvelopps
par luniversit de Leuven [85][86][87][88], et finalement les outils (ELDO, OPART,
CHIRVAN) [40][46][47][55] [56][57][56][73] dvelopps par le CNET. Toutes ces travaux
reprsentent ltat de lart en la matire. Ces tudes ont essay de faire intervenir la plupart des
contraintes analogiques pour raliser des circuits intgrs analogiques de bonnes qualits.
Nanmoins, les contraintes analogiques ne sont pas toutes connues en dtail par les
dveloppeurs de logiciel, et souvent difficilement grable par les algorithmes proposs. Ceci
explique en partie labsence de leur utilisation par les industriels ainsi que labsence de

- 72 -

commercialisation par les vendeurs des logiciels de C.A.O comme Cadence ou MentorGraphic...
Ltude faite en premire partie nous a permis de mieux comprendre les contraintes
analogiques et leur effet sur les performances des circuits intgrs analogiques. Ce chapitre va
donc se consacrer bien dfinir ces contraintes.
Le comportement lectrique des circuits intgrs analogiques est fortement influenc par
divers phnomnes parasites. Il est impossible de fournir une liste complte de tous les effets
parasites entrant en ligne de compte. Car d'une part, ces effets dpendent du circuit raliser, et
d'autre part, ils sont de natures diverses (effets parasites internes un transistor, dus la
proximit d'lments bruyants, dus des phnomnes lectrothermiques...). Nanmoins, nous
allons donner une liste des phnomnes parasites les plus rpandus, ceux susceptibles d'tre les
plus souvent rencontrs. Cet inventaire nous permettra ensuite de dduire les contraintes
prendre en compte lors de la phase du dessin des masques, et tout particulirement lors des
tapes de placement, de routage et de compaction.

3.2. PRINCIPAUX PHENOMENES PARASITES RENCONTRES DANS UN

CIRCUIT INTEGRE ANALOGIQUE

3.2.1.

Capacits

parasites

On trouve des capacits parasites divers niveaux du layout. Tout d'abord, il existe des
capacits parasites internes aux cellules lmentaires. Par exemple, si l'on observe le layout des
transistors prsents la figure 3.1, on constate que certaines pistes de mtal, appartenant au
drain ou la source, croisent les pistes de polysilicium de grille. Etant spares par un oxyde,
ces deux couches technologiques, l'une en mtal et l'autre en polysilicium, introduisent de
faibles capacits parasites entre les noeuds du drain ou de la source, et le noeud de la grille.
De mme, pour une technologie deux ou plusieurs niveaux de mtallisation, le croisement
de deux pistes mtalliques, elles aussi spares par un oxyde, entrane un couplage capacitif des
noeuds impliqus. Le phnomne a lieu de la mme faon pour deux pistes d'une mme couche
technologique qui se suivent en tant proches.
Enfin, il existe des capacits parasites de jonctions classiques (transistors bipolaires) et des
capacits situes entre les pistes de routage (en mtal ou en polysilicium) et le substrat (exemple
: la capacit dite de grille pour le transistor MOS). Le modle de transistors MOS reprsent la
figure 3.2, montre ces capacits parasites gnres par le transistor lui mme, et reprsentes
par le modle de SCHICHMAN et HODEGS.

- 73 -

diffusion
polysilicon
mtal1
mtal2
mtal3

Fig. 3.1 : Layout du transistor MOS

D
RD

C BD

CGD

S
W

D
P

C GS

N+

C BS

L
P

RS

N+
Substrat

C GB

S
MODELE DE SCHICHMAN et HODEGS

TRANSISTOR

MOS

Fig. 3.2 : Reprsentation des diffrents lments parasites internes du MOS.

3.2.2.

Rsistances

parasites

Comme dans le cas des capacits, on trouve des rsistances parasites internes aux
composants eux-mmes. Ce sont d'une part les rsistances d'accs la base, l'metteur ou au
collecteur (transistor bipolaire), d'autre part, les rsistances d'accs la grille, au drain ou la
source (transistor MOS). De plus, le mtal et le polysilicium (parfois utiliss comme piste de
routage) ont une rsistivit non ngligeable, qui se traduit, si les pistes sont longues (exemple :
les pistes d'alimentations), par des rsistances dont il faut tenir compte dans le schma
lectrique final.

- 74 -

3.2.3.

Inductances

parasites

Les pistes de mtallisation internes aux transistors ou utilises pour le routage conduisent
des inductances parasites. Ce phnomne est gnralement ngligeable mais il peut prendre de
l'importance, notamment pour les circuits intgrs travaillant haute frquence (en technologie
CMOS-analogique, de l'ordre de 50 60 MHz; en technologie Bipolaire ou BICMOS, de
l'ordre de 1 2 GHz, pour les circuits des GSM par exemple) et (ou) travaillant dans un
environnement lectromagntique fortement perturb.

3.2.4.

Composants

parasites

actifs

Dans tout transistor MOS intgr, on rencontre des transistors bipolaires parasites. Ils sont
l'origine des phnomnes de "latch up", comme le montre la figure 3.3 [49]. De mme, dans
une technologie bipolaire, la prsence de pistes mtalliques et de diffusions de mme type,
spares par l'oxyde de champ, engendre une structure MOS parasite. Dans un layout de circuit
intgr analogique complet, ces lments parasites actifs se connectent entre eux par
l'intermdiaire des lments parasites passifs prsents prcdemment, en particulier par le
substrat. On met ainsi en vidence des rseaux parasites qui, sous certaines conditions de
polarisation, se mettent en conduction et perturbent fortement le fonctionnement du circuit
[49][50].

-V SS

P+

N+

IN

OUT

V DD

N+

P+

P+

-V SS

N+

N-WELL
P-

N+

P+

LT1

Substrat

RS 1

Coupe transversal d'un inverseur

en technologie N-well CMOS

N+

IN

OUT

V DD

P+

P+

N+

LT2
RS 2

RS 3

RS 4

Substrat

Portion des transistors bipolaires parasites

de l'inverseur N-well CMOS

Fig. 3.3 : Reprsentation des phnomnes de "latch up" des transistors MOS.

3.2.5.

Appairage

de

composants

(Matching)

Lune des contraintes les plus importantes considrer dans la conception des circuits
analogiques, est l'appairage des composants.

- 75 -

Les circuits lectriques analogiques sont souvent bass sur la connexion de rseaux devant
tre parfaitement symtriques. L'exemple classique est celui dun circuit diffrentiel.
L'obtention d'un appairage parfait entre les branches du circuit est lune des principales
difficults rencontres lors du layout.
L'appairage, c'est l'uniformit du dopage des transistors pendant la phase de fabrication (
la fonderie). Il est difficile de l'obtenir pour toute la plaque de silicium. C'est pourquoi on
accorde une attention particulire aux composants qui ncessitent cette uniformit (les paires
diffrentielles, les transistors de charges d'un amplificateur diffrentiel...) .
Cette contrainte analogique du layout concerne les composants et l'appairage des parasites.
Les variations invitables, prsentes dans tous les processus mens jusqu'ici, viennent du faible
non-appairage des caractristiques lectriques de deux composants identiques. Si ce nonappairage est assez grand, il peut avoir un effet sur les performances des circuits en introduisant
des problmes lectriques comme l'offset.
Les trois facteurs majeurs du layout qui peuvent effectuer un bon appairage (matching) des
composants identiques sont : la Forme, l'Orientation et la Sparation.
La cration des composants utilisant des gomtries identiques amliore l'appairage et
assure que les mmes objets soient sujet la mme distorsion gomtrique.

3.2.6.

Interactions

lectrothermiques

Les caractristiques lectriques des composants intgrs sont fortement influences par la
temprature. Si la puissance dissipe par certains circuits intgrs est relativement faible, elle est
forte dans les circuits intgrs en technologie Bipolaires et BICMOS, en raison de forts
gradients thermiques apparaissant en surface de la puce de silicium, et surtout basse tension (3
Volts). Ainsi pour minimiser les interactions lectrothermiques, les composants doivent tre
placs judicieusement. On dispose par exemple, les composants vulnrables l'effet de la
temprature (les paires diffrentielles, les transistors de charges,...) loin des composants qui
dissipent une forte temprature (les sources de courants,...). Certains circuits intgrs haute
densit d'intgration subissent eux aussi des effets de temprature, mais de faible intensit. Le
nombre lev de ces derniers entrane une puissance moyenne dissipe par les circuits intgrs
non ngligeable.

3.2.7. Incertitude sur les paramtres de la technologie

Le processus technologique n'est jamais parfaitement stable. Ceci se traduit par une
incertitude, parfois non ngligeable, sur la valeur des caractristiques lectriques des
composants intgrs, et par des diffrences de comportement entre deux lments identiques se

- 76 -

trouvant sur la mme puce. C'est particulirement gnant lors de l'appairage de composants et
de sous-circuits. Nous ne sommes malheureusement pas matre de ce phnomne parasite au
niveau layout. Il ne peut tre pris en compte que de manire statistique.
Le changement de technologie a aussi un effet fcheux, puisqu'il nous pousse toujours
crer de nouveaux gnrateurs (transistors MOS, paires diffrentielles, rsistances,
capacits...). Les anciens gnrateurs ne sont plus adapts ces nouvelles technologies, ce qui
est trs lourd grer.

3.3. CONTRAINTES A APPLIQUER LORS DE LA CONCEPTION D'U N

CIRCUIT INTEGRE ANALOGIQUE

3.3.1.

Contraintes
intgr

sur les

performances

attendues

du c i r c u i t

analogique

Les contraintes de performances sont toujours donnes par les concepteurs eux-mmes suivant
un cahier des charges bien dfini. Ces contraintes sont obtenues grce la simulation et
l'optimisation des circuits lectriques (schmas lectriques) choisis par les concepteurs pour remplir
une fonction donne. Exemple de fonctions : "transmission de signal, conversion
(analogique/numrique, numrique/analogique), convertisseur delta-sygma, amplification,
chantillonnage..."
Ces contraintes de performances sont primordiales. Elles sont le but de la ralisation d'un circuit
intgr, et sont prises comme base de conception. Il faut donc que les logiciels de conception gardent
toujours en vue ces objectifs, pendant toutes les phases de la conception et du dessin du masque,
(placement, routage, et compaction). Les performances du circuit ne doivent, aucunes de ces
phases, subir des pertes ou tre influences. Dans le cas contraire la fonctionnalit du circuit sera
remise en cause.
Un bon outil d'automatisation de dessin du layout respecte toujours ces contraintes de
performances. Cet outil doit prendre en compte les contraintes de conception des circuits intgrs
analogiques, numres prcdemment.
Chaque circuit analogique a des contraintes de performances spcifiques sa fonctionnalit.
Sachant que les amplificateurs sont les lments de base des circuits analogiques, nous donnons,
titre d'exemple, les contraintes de performances qui leur sont lies et dont nous avons donn les
dtails dans lannexe A1:
- le gain de l'amplificateur,
- la marge de phase (dphasage entre le signal de sortie et le signal d'entre),

- 77 -

- la frquence de transition (bande passante),

- les dynamiques d'entre et de sortie de l'amplificateur,
- le rapport de rjection d'alimentation (power supply rejection ratio not PSRR)
- le rapport de rjection en mode commun (common-mode rjection ratio, CMRR)
- la distorsion du signal.

3.3.2. Contraintes sur le circuit final

La minimisation des phnomnes parasites rencontrs dans les circuits intgrs analogiques
exige le respect des contraintes lors de la phase du dessin des masques. Les principales contraintes,
celles prises en compte dans notre tude, sont ici prsentes.

3.3.2.1.

Symtrie

La symtrie est une contrainte trs importante en ce qui concerne les circuits intgrs
analogiques. Elle est d'autant plus ncessaire pour les circuits diffrentiels, que ces circuits doivent
tre compltement symtriques, et que le flux de courant circulant dans chacune de leurs branches est
identique, celles-ci tant symtriques. Exemple: l'amplificateur diffrentiel miroir OTA, figure 3.4.

Fig. 3.4 : Amplificateur diffrentiel miroir OTA.

Les techniques des circuits diffrentiels sont souvent utilises sur les circuits analogiques VLSI,
pour amliorer la prcision du rapport de rjection d'alimentation (PSRR, power supply rejection
ratio), et la dynamique du signal. L'ensemble des performances potentielles de ces circuits ne
peuvent tre ralises moins qu'une attention particulire ne soit prise pour appairer (matcher) les
parasites du layout dans les deux moitis des branches diffrentielles.

- 78 -

Finalement, si tous les circuits diffrentiels taient compltement symtriques, c'est--dire, si

chaque composant avait son symtrique, le problme de layout serait beaucoup plus simple. Dans ce
cas, il suffirait de dessiner seulement la moiti du circuit diffrentiel. L'autre moiti pourrait tre
forme en pliant la premire moiti du layout par rapport l'axe de symtrie global du circuit.
Malheureusement, dans la plupart des circuits analogiques, si une partie est symtrique, l'autre
est compltement asymtrique, (exemple: l'amplificateur folded-cascod-OTA, figure 3.5). Cette
asymtrie entrane l'impossibilit d'appliquer le raisonnement prcdemment dvelopp.

Fig. 3.5 : Amplificateur folded-cascod-OTA.

3.3.2.2.

Minimisation

de

la

longueur

des

interconnexions

Sur le layout, un noeud du schma lectrique se traduit par une piste, soit en mtal, soit en
polysilicium, connectant tous les equipotentielles "pins" des cellules lmentaires contenant le
noeud. Plus la longueur de la piste est longue, plus sa rsistance et sa capacit parasite sont
leves. La minimisation des interconnexions est donc une contrainte considrer.
Un des procds pour minimiser les longueurs d'interconnexions, consiste fusionner tous
les transistors qui peuvent l'tre, c'est--dire les transistors possdant un noeud commun et une
diffusion semblable. Ceci permet de rduire la fois les capacits parasites gnres par les fils de
connexions entre les transistors, et la surface totale du circuit.

3.3.2.2. Minimisation de la surface totale du circuit

Une des contraintes classiques de tous circuits intgrs, qu'il s'agisse de circuits intgrs
analogiques ou numriques, est la minimisation de la surface totale du circuit. Cette contrainte
est davantage lie des problmes conomiques (cot de fabrication), plutt qu' des problmes
lectriques ou fonctionnels. Il est donc important pour tout logiciel de conception de prendre en

- 79 -

compte cette contrainte sans pour autant entraver celles caractres fonctionnelles ou
lectriques, c'est dire les plus importantes.

3.3.2.3.

Mise

hors-service

des

rseaux

parasites

Eviter la mise en conduction des rseaux parasites dus la connexion, gnralement par le
substrat, des composants parasites actifs et passifs, demande parfois la mise en place d'isolement
bass sur la polarisation en inverse de la jonction PN. D'autre part, une bonne polarisation de
substrat, grce la prsence de contacts de "bulk" rgulirement rpartis, est requise. Il s'agit donc
de mettre en place des prises d'alimentation du substrat.

3.3.3.

Contraintes

3.3.3.1.

de

Placement

Symtrie

La premire et la plus importante des contraintes analogiques est bien sr la contrainte de

symtrie. Quand un concepteur ralise un circuit analogique diffrentiel, il suppose que le layout va
introduire des effets parasites identiques dans les deux moitis du circuit, celles-ci tant symtriques.
Rappelons que chaque composant et chaque fil d'interconnexion gnrent des rsistances et des
capacits parasites. L'absence de placement symtrique et de bon appairage de ces effets parasites,
peut induire une augmentation de la tension d'offset, ainsi qu'une dgradation du rapport de
rjection d'alimentation (power supply rejection ratio not PSRR) [51].
Un placement et un routage symtriques par rapport un axe de symtrie globale sont la
meilleure faon d'quilibrer ces effets parasites. Un placement symtrique rduit aussi la
sensibilit des circuits analogiques au gradient de la temprature. Ceci est particulirement
intressant pour les circuits bipolaires et BICMOS, trs vulnrables l'effet de la temprature.

3.3.3.2.

L'appairage

(Matching)

L'appairage de composants ou de branches d'un circuit intgr analogique est difficile

obtenir pour deux raisons. La premire vient de l'incertitude sur les paramtres de la
technologie. Le concepteur n'a aucun pouvoir sur ce phnomne parasite si ce n'est de
positionner les composants appairer aussi proche que possible les uns des autres en esprant
que l'uniformit des dopages sur la surface considre sera bonne. La deuxime raison provient
du dessin des masques qui doit tre identique pour tous les lments appairer. Elle est
matrisable par le concepteur condition qu'il prenne certaines prcautions. D'une part, les
layouts des cellules lmentaires appairer doivent avoir la mme forme, et tre orientes selon

- 80 -

la mme direction lors du placement. D'autre part, les lments d'environnement qui
conditionnent les phnomnes parasites pouvant influencer le comportement lectrique du circuit
doivent tre limins ou identiques d'une cellule l'autre. Ceci se traduit au niveau du
placement par des bruits important. Enfin, au niveau du routage, l'appairage se manifeste par
une attention toute particulire accorde l'quilibrage des lments parasites (capacits et
rsistances) prsents sur chaque noeud des branches du circuit considr. Par exemple, si pour
un noeud n1, la piste mtallique P1 le matrialisant croise N fois une autre piste P, la piste P2
matrialisant n2, noeud symtrie de n1 dans le schma lectrique, devra croiser, elle aussi N
fois la piste P pour quilibrer les capacits parasites. Enfin les longueurs de P1, P2 devront tre
aussi proches que possible pour quilibrer les rsistance parasites.

3.3.3.3.

Influence

lectrothermique

L'influence lectrothermique sur les circuits analogiques est une contrainte qui reste plus ou
moins rserve des circuits raliss en technologie Bipolaire ou BICMOS. En effet, les transistors
bipolaires sont particulirement sensible l'effet de la temprature. Si deux transistors sont placs
dans un gradient de temprature non appropri, la diffrence de temprature peut produire un effet de
non-appairage. Donc dfaut d'une adquation thermale dans un circuit diffrentiel, cela peut
introduire des oscillations de signal [52]. Un placement symtrique, peut rduire la sensibilit de ces
circuits analogiques au gradient de la temprature.

3.3.3.4. Elargissement de la surface de routage

Un placement automatique doit toujours prendre en compte la phase de routage qui va suivre.
Autrement dit, le placeur doit laisser un espace assez grand entre les composants, pour que les fils de
routage puissent passer pour connecter les transistors entre eux sans difficult. Cet espace est plus
ou moins grand, selon le logiciel de routage qui va suivre. Pour le routeur de canal, l'espace de
routage entre les composants est moins contraignant que pour le routeur de labyrinthe, car celui-l
peut compacter ou dcompacter le canal aprs routage de chaque canal. Le routeur de labyrinthe
route sans dplacer les transistors, c'est pour cela qu'il a davantage besoin de place de routage pour
pouvoir respecter les autres contraintes comme par exemple, la mise en place des fils symtriques
d'un ct et de l'autre de l'axe de symtrie, pour les circuits qui ont une structure symtrique (amplis
diffrentielles). Par contre le grand avantage qu'il a sur le routeur de canal, c'est que les fils de
routage peuvent passer sur les transistors, si le concepteur le permet. Cet espace peut tre aussi trs
important si un compacteur rduit ensuite la surface du circuit (en respectant toujours les contraintes
analogiques prises en compte par le routeur).

- 81 -

3.3.3.5.

Eloignement

des

sorties

diffrentielles

Pour les circuits diffrentiels possdant aussi des sorties diffrentielles, il faut toujours loigner
le plus possible les sorties les unes de autres. Ceci pour viter un couplage capacitif possible qui
peut avoir une incidence sur les tensions de sortie, principalement lorsque ces tensions sont en
opposition de phase, causant ainsi un offset indsirable.
Topologiquement il faut loigner les sorties diffrentielles d' peu prs une dizaine de
micromtres les unes des autres, et ceci quel que soit le niveau de mtal utilis pour le routage.

3.3.4. Contraintes de Routage

3.3.4.1.

Symtrie

Cette contrainte est aussi trs importante pendant la phase de routage, pour les mmes raisons
que celles que nous avons dcrites dans le paragraphe de symtrie pour le placement ( 3.3.3.1).
Dans le chapitre 4, nous expliquerons, comment le routeur tient compte de cette contrainte mme
si parfois le circuit n'est pas compltement symtrique.

3.3.4.2.

Minimisation

de

la

longueur

des

interconnexions

Sachant que chaque fil de routage gnre des rsistances et des capacits parasites, plus au
moins importantes en fonction de sa rsistivit et de sa longueur, la contrainte de la minimisation de
la longueur d'interconnexion est ncessaire pour rduire les effets capacitifs et rsistifs gnrs par
les fils, et ceci pendant la phase de routage comme pendant la phase de compaction. Il faut galement
router avec des fils moins rsistifs (comme mtal1, mtal2...), plustt qu'avec des fils plus rsistifs
(comme le polysilicium).

3.3.4.2.

Dcouplage

des

noeuds

sensibles

Un noeud bruyant (exemple : la piste d'alimentation d'un circuit intgr utilis en

commutation, la piste de l'horloge d'un sous-ensemble logique, une piste de sortie branche sur
une charge inductive...) ne doit en aucun cas se retrouver coupl un noeud sensible (exemple :
l'entre d'un amplificateur). Il est donc essentiel que les pistes concernes ne se croisent ni, si
possible, se ctoient. De mme, les composants lmentaires impliqus doivent tre loigns les
uns des autres.

- 82 -

3.3.4.3. Contrainte sur la largeur

des fils (fils fort flux d e

courants)
Les largeurs des fils minimales sont donnes automatiquement par les rgles de dessin, et ceci
pour chaque technologie. Mais il y a des fils qui ncessitent des largeurs suprieures celles
donnes par les rgles de dessin, ceci pour des raisons qui leurs sont propres, ce que nous
expliquerons dans ce paragraphe.
Les fils d'alimentations (VDD, VSS) du circuit engendrent un flux de courant continu trs lev.
Il est donc indispensable d'utiliser des largeurs de fils assez importantes.
D'autres branches de circuit font galement l'objet d'un flux de courant relativement important,
mais ce dernier n'est pas toujours continu. Il faudrait nanmoins largir moyennement ces fils de
routage, pour viter l'effet de "fusible"(coupure des fils) qui peut survenir aprs un long
fonctionnement. Les noeuds qui subissent un flux de courant lev sont, par exemple, les noeuds de
sortie d'amplificateur ayant une capacit de charge trs leve.

3.3.4.4.

Minimisation

des

capacits

parasites

(Cross-talk,

Cross-over)
Le layout peut aussi introduire un couplage de signal inattendu, ou cross-talk, dans un circuit
qui pourrait injecter un bruit lectrique indsirable ou ventuellement une distorsion de la stabilit
travers une branche de contre raction (feed-back). Ce couplage pourrait tre introduit par une
combinaison d'effet capacitif, rsistif ou thermique [53].
Deux conducteurs peuvent avoir un couplage capacitif dans les deux cas suivant: si les deux
conducteurs sont sur des fils diffrents et se croisent (cross-over), ou si les deux conducteurs ont le
mme niveau de mtal ou un niveau diffrent, mais restent proches l'un de l'autre (cross-talk). Ces
deux cas sont illustrs sur la figure 3.8 (a).
Dans le cas du croisement, le couplage capacitif est proportionnel la surface de croisement des
fils; tandis que dans le cas des fils adjacents, la capacit est proportionnelle la longueur des
surfaces qui se font face. Cependant, ces couplages peuvent tre rduits par minimisation des
croisements ou par minimisation des longueurs des fils parallles signaux incompatibles.
Si la mise en parallle de deux fils signaux incompatibles est invitable, un fil neutre (par
exemple, un fil de masse ou une ligne de rfrence) peut tre plac entre eux comme un couplage de
protection. La figure 3.8 (b) illustre ce type de protection.

- 83 -

masse de
protection

Ccroisement

Cfil

Cfil

Ccouplage

Sensible

Bruyant

(a)
(b)
Fig. 3.8 : Layout de l'effet de couplage. (a) couplage capacitife entre les fils de routage.
(b) rduction du couplage capacitif par utilisation d'un fil de masse de protection.

3.3.5. Contraintes de Compaction

En ce qui concerne le logiciel de compaction, le problme des contraintes est davantage li au
respect des contraintes prises en compte par les diffrents outils de dessin de masques travaillant en
amont (comme le placeur et le routeur), qu' de nouvelles contraintes. Nanmoins, il y a des
contraintes spcifiques au compacteur, qui lui donne son originalit, en particulier la minimisation de
la surface totale du circuit, et la rduction des longueurs des fils d'interconnexions.

3.3.5.1. Minimisation de la surface totale du circuit

La principale contrainte du compacteur est bien sr la rduction de la surface totale du circuit.
Ceci est ncessaire comme nous l'avons dit plus haut, pour diminuer le cot de fabrication, plutt
que pour rsoudre des problmes de fonctionnalit des circuits intgrs analogiques.
La compaction est surtout ncessaire aprs un routage avec le routeur de labyrinthe, puisque ce
routeur trace les interconnexion entre les transistors et les autres composants, sans les dplacer.
On sait que chaque composant dans le layout est un objet compos (transistors MOS, paires
diffrentielles, rsistances, capacits...), gnr par un outil automatique de gnration des
composants spcifiques chaque technologie et respectant les rgles de dessin par construction. Il
est donc inutile de prendre en compte les rgles de dessin l'intrieur des composants. La
minimisation de la surface du circuit, se rduit la minimisation de l'espace extrieur des
composants, et la minimisation des fils d'interconnexions.
Cette contrainte de minimisation de la surface totale du circuit doit se faire tout en respectant les
autres contraintes prises en compte auparavant, savoir: la symtrie, l'appairage, la minimisation
des capacits parasites (Cross-talk, Cross-over), etc...

- 84 -

3.4.

Conclusion

Nous venons de prsenter une liste exhaustive des principaux phnomnes parasites et leur
traduction en terme de contraintes. La liste de ces contraintes n'est pas exhaustive car selon le
circuit intgr concevoir, d'autres effets trs particuliers peuvent tre rencontrs.
Les contraintes sont lies soit au dessin des cellules lmentaire, soit au placement, soit au
routage. Nous avons principalement mis l'accent sur les contraintes de l'tape de placement, et
les tapes de routage et de compaction. Car ces contraintes nous ont permis par la suite de
raliser un outil de dessin de masque automatique (Gnration, Placement, Routage,
Compaction) bas sur ces contraintes analogiques: CHIRVAN.
Ces contraintes seront encore davantage dveloppes dans les chapitre 4 et 5, et les dtails
de leur implmentation dans les outils automatiques de placement, routage et compaction y
seront prsents.
Aux contraintes de minimisation des phnomnes parasites s'ajoutent la contrainte classique
de minimisation de la surface totale de silicium occupe, contrainte directement lie au cot de
fabrication. Ces contraintes sont les mmes pour tous circuits intgrs, qu'ils soient digitaux ou
analogiques.

- 85 -

Chapitre IV

- 86 -

Chapitre 4
Environnement de Dessin des
Masques (layout) des Circuits
Intgrs Mixtes
Analogiques/Numriques
CHIRVAN
4.1. INTRODUCTION
Ltape de dessin des masques, si elle est ralise manuellement, est sans doute la phase la
plus longue et la plus fastidieuse de la conception des circuits intgrs. Il sagit en effet de
raliser tous les motifs des masques qui seront utiliss lors de la fabrication du circuit. Or, pour
assurer le bon fonctionnement de celui-ci, un certain nombre de rgles technologiques
(typiquement une quarantaine) concernant les dimensions et les espacements de ces motifs
doivent tre respectes. Pour corser le tout, le concepteur doit de plus sassurer que les parasites
introduits par son dessin ne dgradent pas trop les performances du circuit. Enfin, pour des
raisons de cot, il doit aussi faire en sorte que le circuit ralis soit le plus compact possible de
faon conomiser au maximum la quantit de silicium requise. Une tape de vrification aprs
coup reste malgr tout ncessaire pour sassurer que toutes les rgles de dessin ont bien t
respectes et que les parasites introduits nauront pas dinfluence critique sur le fonctionnement.
Sachant que le dessin dun amplificateur oprationnel comportant 50 transistors ncessite
environ deux semaines de travail, on imagine le temps quil faut pour dessiner les circuits
logiques comportant plusieurs milliers de transistors. Do lintrt dautomatiser cette phase de
la conception. En effet, outre un gain de temps considrable lors du dessin du circuit, cela
permet aussi de supprimer ltape de vrification et les multiples allers-retours qui taient
jusqualors ncessaires avant dobtenir un layout correct. Tout ceci entranant, bien sr, un
norme gain de productivit.

- 87 -

Comme nous lavons dit prcdemment, la plus grande part des outils de layout
automatique existant concerne les circuits intgrs numriques. Llectronique numrique est en
effet le seul domaine pour lequel la recherche a dbouch sur des logiciels utilise dans
lindustrie. Le dveloppement de ces logiciels a t facilit par lintroduction dune certaine
standardisation dans les circuits logiques. Cette standardisation consiste rutiliser au
maximum, au sein dun mme circuit, un certain nombre de structures prdfinies. Elle permet
donc de simplifier la tche du concepteur en limitant ses degrs de libert. Cette simplification se
fait au dtriment de la taille du circuit et de ses performances. Un compromis doit donc tre
trouv entre la diminution du temps de conception du circuit et laugmentation de sa taille.
Diffrents degrs de standardisation sont donc possibles, chacun correspondant un style de
layout diffrent. Sur les six style existant en numrique [54], seuls quatre permettent une
gnration automatique du layout.
En ce qui concerne lanalogique, une telle standardisation nest pas envisageable. En effet,
les tailles des transistors utiliss au sein dun mme circuit varient beaucoup plus et il est
quasiment impossible de raliser des librairies de blocs fonctionnels: en effet, mme sils
ralisent la mme fonctionnalit, ceux-ci doivent tre redimensionns chaque fois, voire mme
compltement reconus, pour satisfaire aux spcifications du circuit (par exemple, larchitecture
dune source de courant ainsi que les dimensions de ses transistors changent en fonction du
courant quelle doit dlivrer et de la rsistance de sortie quelle doit avoir). Il est donc
particulirement difficile de trouver des simplifications dans la manire de procder pour raliser
le dessin des masques dun circuit intgr analogique.
Celui-ci comporte en gnral trois tapes: la cration des layout de toutes les cellules
lmentaires du circuit, le placement de ces cellules les unes par rapport aux autres de manire
optimise, et enfin la ralisation des interconnexions. Cette mthodologie serait proche de
certains types de dessin des masques en numrique si les phases doptimisation ne faisaient pas
intervenir les contraintes dappairage des composants et la prise en compte des phnomnes de
bruits ou des capacits parasites de routage, indispensables au bon fonctionnement final du
circuit. Le principal problme devient alors non pas darriver connecter entre elles toutes les
cellules du circuit (il ny en a heureusement que quelques centaines au maximum), mais bien
dassurer que celui-ci fonctionnera correctement la fin, mme si cela doit entraner une petite
perte de place. Nous sommes passs dun problme dordre plutt quantitatif un problme
plus qualitatif, quil est dautant plus difficile de traiter de manire informatique. Cest
pourquoi, notre connaissance, il nexiste actuellement que peu de systmes dautomatisation
du layout en analogique.
Dans ce chapitre, nous allons donc prsenter loutil Chirvan qui a t dvelopp au CNETGrenoble pour rsoudre le problme de lautomatisation du layout des circuits analogiques.

- 88 -

4.2. METHODOLOGIE DE CONCEPTION DES CIRCUITS INTEGRES

ANALOGIQUES AU CNET GRENOBLE
La conception des circuits analogiques dbute par la saisie du schma lectrique du circuit
que le concepteur a choisi pour raliser les fonctions ncessaires pour rpondre aux
spcifications du cahier des charges.
Une fois le schma saisi, un utilitaire permet de produire automatiquement le fichier de
simulation correspondant (netlist), qui peut tre exploit par un simulateur lectrique ELDO,
ainsi que son optimiseur OPART. Le but de cette simulation est de vrifier que la cellule que
l'on va implanter respecte bien les spcifications attendues. Il faut associer cette netlist
dautres fichiers ncessaires au bon fonctionnement de Eldo/Opart, savoir le fichier contenant
les paramtres technologiques et le fichier des spcifications du cahier des charges. Cette phase
de synthse lectrique (Fig. 4.1), permet doptimiser les dimensions des transistors du schma
lectrique ainsi que le circuit, de telle faon que les fonctions demandes soient ralises, en
respectant les spcifications. A la fin de cette phase, le schma lectrique ainsi obtenu peut
servir pour limplantation physique.

Choix de schmas
lectrique

Simulation ELDO
Optimisation OPART

Verification
DRC, LVS, ERC, ...

Synthse physique

Gnration du dessin
dimplantation
CHIRVAN

Paramtres
technologiques

Synthse lectrique

Spcifications du
cahier des charges

Dessin dimplantation
(format GDS II)

Fig. 4.1 : Description de la chane de conception des circuits intgrs au CNET-Grenoble

- 89 -

ELDO [55][56] est un simulateur lectrique dvelopp au CNET-Grenoble. Il est bas sur
des simulations numriques itratives. Eldo est actuellement un outil connu mondialement par
les concepteur analogiciens, commercialis par la socit Mentor Graphic.
OPART [40][57] est loptimiseur dEldo. Il optimise automatiquement les dimensions des
paramtres variables du schma lectrique choisi, en fonction du cahier des charges et des
paramtres technologiques dfinis initialement. Son principe est de raliser, entre chaque
simulation, une mesure des performances lectriques et d'en dduire l'aide de mthodes
mathmatiques d'optimisation, de nouvelles valeurs pour les paramtres variables du schma.
La phase de synthse physique (Fig. 4.1) consiste en limplmentation du layout du circuit
intgr. Lenvironnement utilis est loutil CHIRVAN ( 4.3), dvelopp au CNET par notre
quipe, et contient plusieurs tapes (Fig. 4.2): gnration automatique du layout des
composants lmentaires (transistors, capacits, rsistances.....) et de certains blocs de base
(paire diffrentielle, source de courant....); placement de ces composants; routage et
compaction automatique.

Fichier
technologique

Netlist

Fichier (.INP) de
Reconnaissance
des structures

Gnration
des composants

Placement

Routage

Compaction
Fig. 4.2 : Chane dimplmentation du Layout des circuits intgrs au CNET-Grenoble
CHIRVAN.
Le layout de la cellule tant achev, il sagit de vrifier les rgles de dessin DRC (Design
Rule Checking) selon diffrents critres (ex: vrification physique LVS (Layout Versus
Schematic), ERC, ESD....). Puis, une extraction et une nouvelle simulation du circuit sont
ralises afin de vrifier que le layout final permet toujours la ralisation des fonctions
demandes, en respectant les spcifications du cahier.

- 90 -

Stratgie

de Conception

Hirarchique

des

Circuits

Intgrs

Mixtes
La conception des systmes mixtes analogiques/numriques est simplifie par la
mthodologie de conception hirarchique, qui permet de rduire la complexit du systme en
sous-blocs, leur tour diviss en plusieurs cellules, etc. Une hirarchie constitue de plusieurs
niveaux de conception est ainsi obtenue. Les diffrents niveaux ainsi forms sont prsents la
figure 4.3 : niveau systme ou niveau modules (CAN, CNA, PLL...), niveau circuits
(comparateur, amplificateur oprationnel, gnrateur de tension ou de courant, switch...), et
niveau composants (transistors, capacits, rsistances...). Chaque fonction hirarchise peut
tre ralise par diffrents types architecturaux ou topologiques. Cependant, une telle hirarchie
nenlve rien la difficult de ralisation dun outil de synthse automatique de circuits
analogiques (par exemple, loutil Synopsis pour la synthse des circuits numriques), tant
donn quune mme fonction (le gain par exemple) peut tre obtenue par des lments de
niveaux hirarchiques diffrents (un transistor, un tage, un amplificateur oprationnel...) et
que les interactions entre ces diffrents niveaux influent trs fortement sur les caractristiques
globales du circuit (bruit, bande passante, gain...)

S ous -S yst m e
M ixte A/ N

CAN

R fe re nc e

C NA

S w itch

P LL

Ampli Op

FE T

BJT

C omp ara te ur

Fig. 4.3 : Les niveaux hirarchiques de la conception des circuits mixtes A/N.

4.3. LE LOGICIEL CHIRVAN.

- 91 -

N iv ea u
M o dul e

N iv ea u
C ircu it

N ive au
C omposa n

Le logiciel CHIRVAN dvelopp au CNET Grenoble est destin acclrer le processus

de synthse du layout des circuits intgrs analogiques ou mixtes. Il est organis en plusieurs
modules:
diteur de schmas lectriques.
diteur de dessin de masque (layout)
Gnrateur automatique du layout des composant
Placement interactif des composants
Routeur automatique des cellules analogiques (routeur de Labyrinthe)
Routeur automatique entre blocs analogiques (routeur de Canal)
Compacteur automatique.
Tous ces modules sont intgrs dans un seul environnement que nous avons appel
CHIRVAN (Fig. 4.4).
Chirvan possde deux fonctions principales : la saisie de schmas lectriques et le dessin
des masques. A chacune de ces fonctions correspond une fentre ayant ses caractristiques
propres: menus, modes de fonctionnement et mthodes d'affichage. Ces deux interfaces sont
orientes objet. C'est--dire que toutes les entits graphiques qu'elles contiennent ragissent aux
"clics souris" selon leur nature. Cela permet un apprentissage plus rapide des commandes et une
conomie de menus.
La premire application permet au concepteur d'introduire le schma lectrique de son
circuit sous forme graphique. Elle est adapte des circuits d'environ une quarantaine de
composants. Les interconnexions sont ralises explicitement par le concepteur en dessinant les
fils reliant les composants. Un certain nombre d'oprations est offert pour dessiner le circuit
sous un aspect agrable : rotation, symtrie, alignement de plusieurs composants.

- 92 -

Netlist Spice

Simulateur Eldo

Saisie de schma
Environnement de dessin
Gnration
des
composants

Placement

Routage de fils

Compaction du circuit

GDS2
Fig. 4.4 : Structure des tches dans CHIRVAN
Les masques sont ensuite conus de faon constructive partir du schma ainsi valid.
Le dessin des composants est ralis automatiquement par des gnrateurs. Un gnrateur est
un programme capable de dessiner, de manire optimale, les masques d'un composant donn,
en tenant compte de ses paramtres lectriques, des rgles de dessin de la technologie et de la
surface occuper.
Le placement des composants reste encore interactif. Celui-ci, bas sur une analyse de
contraintes lectriques et topologiques respecter. Il dpend compltement de lexpertise des
concepteurs.
Le routage des composants entre eux est ralis soit d'une faon manuelle, soit par le
routeur automatique le routeur de labyrinthe (cf. 4.4) qui permet de router automatiquement
les cellules analogiques en tenant compte de toutes les contraintes analogiques.
Le routage des blocs entre eux (routage top level) est ralis par un routeur de canal
(Chirvan routeur).
Etant donn que nous utilisons un routeur de surface pour le routage interne la cellule
(le routeur de labyrinthe) le placement des composants est ralis de telle faon que lespace de
routage soit suffisamment large. Do la ncessit dexploiter un compacteur pour rduire la

- 93 -

surface totale du circuit. Nous avons donc ralis un compacteur qui est en cohrence avec le
routeur, cest dire, qui respecte les contraintes analogiques et gomtriques dj prises en
compte par le routeur.
En rsum, Chirvan est un outil complet de synthse du layout des circuits intgrs
analogiques et mixtes. Il permet en outre, de rduire considrablement le temps pass dessiner
les layout de ces circuits. Il est aussi un outil indpendant de la technologie employe car celle-ci
est un paramtre d'entre pour loutil.
Les interfaces graphiques du logiciel CHIRVAN ont t construites sur une bibliothque
d'objets graphiques, que nous avons dveloppe en commun avec l'ENST. Cette bibliothque,
crite en langage Le-Lisp, a t transfre la socit ILOG qui la commercialise sous la marque
Aida-2D [58]. Il nous semble important, pour comprendre certains dtails d'implmentation de
CHIRVAN (Fig. 4.5), d'voquer les principes gnraux et les bonnes proprits d'extensibilit
d'Aida-2D. Celles-ci proviennent essentiellement de l'approche oriente objet qui a t retenue
dans son implmentation. Pour une description plus dtaille d'Aida-2D, nous suggrons la
lecture de lannexe A2.

CHIRVAN

Mada-2D
Ada-2D

Le-Lisp

Structure du logiciel CHIRVAN.

Fig. 4.5 : Structure du logiciel CHIRVAN, environnement de programmation.

4.4. GENERATION DES COMPOSANTS

La premire tape de lautomatisation du layout des circuits intgrs analogiques est la

gnration automatique des composants. Cette tape consiste gnrer les masques des

- 94 -

composants (transistor, rsistance, capacit, ...) partir de leur reprsentation au niveau

du schma lectrique et de la netlist. Le gnrateur de Chirvan dispose dune liste assez
complte de gnrateurs (NMOS, PMOS, MOS de charge, paire diffrentielle, source de
courant, miroir de courant, BJT, rsistance, capacit, prises caissons et substrats, ...).

4.4.1. Le MOS
Il existe un gnrateur de MOS repli (Fig. 4.6a). Les paramtres d'entre sont le
type du transistor, sa longueur et largeur de grille et le facteur de repliement (ou nombre
de transistors lmentaires interconnecter). Les trois premires donnes sont recherches
automatiquement dans la netlist du schma et ne peuvent tre modifies. Une valeur est
suggre pour le facteur de repliement, mais peut tre corrige interactivement dans le
formulaire propos l'utilisateur.
Selon le type du transistor (N ou P) (Fig. 4.6b), la nature de la diffusion est
automatiquement dtermine, ainsi que l'existence du caisson.
Le gnrateur calcule automatiquement les diffrents masques composites en
respectant les rgles de dessin minimales de la technologie:
- Le caisson spar si le transistor est de type P ;
- La diffusion ;
- Les grilles en poly ainsi que leur interconnexion par une barre de poly
perpendiculaire ;
- Les connexions entre les drains lmentaires ainsi qu'entre les sources lmentaires,
qui correspondent aux niveaux mtal1 et contact ;
- La surgravure est prise en compte dans le calcul de la diffusion en fonction du
nombre de repliements.
Chaque rectangle de poly ou de mtal connat l'quipotentielle laquelle il est attach
dans le schma lectrique. Drain et source sont considrs comme tant symtriques.

diffusion
polysilicon
mtal1
mtal2
mtal3

Fig. 4.6a : Layout dun transistor MOS.

- 95 -

Transistor NMOS

Transistor PMOS

Fig. 4.6b : Layout des transistors NMOS et PMOS.

4.4.2. Le MOS de Charge

Il s'agit d'une variante du prcdent o la grille du transistor est connecte une des
deux diffusions. Le gnrateur vrifie que cette connexion est effectivement prsente dans
la netlist avant de la gnrer.
La surgravure est prise en compte dans le calcul de la diffusion en fonction du
nombre de repliements.

4.4.3. La Paire Diffrentielle

Il existe diffrents types de gnrateurs de paire diffrentielle. Par exemple, celui o

les deux MOS sont replis de manire identique et sont placs cte cte, ou celui o les
deux MOS sont interdigits.
Les paramtres d'entre sont le type des transistors, la longueur et la largeur de grille
communes et le facteur de repliement. Les trois premires donnes sont recherches
automatiquement dans la netlist du schma et ne peuvent tre modifies. Une valeur pour
le facteur de repliement est propose mais peut tre corrige interactivement dans le
formulaire. Le gnrateur vrifie galement qu'il s'agit bien d'une paire diffrentielle
(transistors identiques et connectique correspondante).
Selon le type des transistors (N ou P), la nature de la diffusion est automatiquement
dtermine, ainsi que l'existence du caisson.
Chaque rectangle de poly ou de mtal connat l'quipotentielle laquelle il est attach
dans le schma lectrique. Les deux transistors sont considrs comme tant symtriques.

- 96 -

4.4.4. Le Miroir de Courant

Il n'existe qu'un seul gnrateur de miroir de courant: les deux MOS ont les grilles
places dans le prolongement l'une de l'autre. Il est galement possible de raliser un
miroir o les transistors sont cte cte, par fusion (voir paragraphe suivant) d'un
transistor normal et d'un MOS de charge.
Les paramtres d'entre sont le type des transistors, les longueurs et la largeur
commune de grille et les 2 facteurs de repliement. Une valeur pour les facteurs de
repliement est propose mais peut tre corrige interactivement dans le formulaire. Le
gnrateur vrifie galement qu'il s'agit bien d'un miroir de courant (mme type et
connectique correspondante).
Selon le type des transistors (N ou P), la nature de la diffusion est automatiquement
dtermine, ainsi que l'existence du caisson.
Chaque rectangle de poly ou de mtal1 connat l'quipotentielle laquelle il est attach
dans le schma lectrique. Etant donn le schma lectrique correspondant, il n'y a aucune
symtrie.

4.4.5. La Fusion de deux Transistors ou Groupes de Transistors

Il n'existe qu'un seul type de fusion, celui des diffusions (Fig. 4.7). La fusion des
grilles est remplace par leur connexion manuelle en Poly. La fusion est une opration
rcursive.
Les paramtres d'entre sont les transistors slectionns, ainsi que leur position
relative au moment de l'opration. La fusion calcule automatiquement la position finale
des deux MOS en tenant compte des rgles de dessin minimums. Cette position est
obtenue par une translation perpendiculaire l'axe commun des grilles des transistors.
Avant de raliser cette opration, le programme vrifie qu'elle est licite: mme type de
transistors, mme orientation des grilles, connexion effectivement prsente dans le
schma.
Aprs fusion, les ventuelles ambiguts (symtries) qui peuvent tre leves le sont.
N.B. : La fusion est rcursive. On peut galement dtruire une fusion (il s'agit alors
d'une fission), dans ce cas les symtries ou ambiguts sont restaures.

- 97 -

Fig. 4.7 : Fusion de deux transistors.

4.4.6. Les Prises Caissons et Substrats

Les prises sont gnres la demande partir d'un menu particulier. En fonction du
type de prise choisi, l'unique paramtre d'entre fournir est la longueur de prise
raliser. La largeur de la prise gnre est minimale. Il est possible de fusionner des prises
pour en obtenir de plus larges.
Le gnrateur calcule automatiquement les diffrents masques composites en
respectant les rgles de dessin minimales de la technologie:
- Le caisson s'il s'agit d'une prise caisson ;
- La diffusion du bon type ;
- Une couche de mtal1 connecte la diffusion par des contacts ;
- Une couche de mtal2 connecte au mtal1 par des vias intercals entre les contacts.

4.4.6. La Rsistance

Il n'existe qu'un seul gnrateur de rsistance, correspondant la topologie en

serpentin qui est gnralement utilise.
Les paramtres d'entre sont la valeur de la rsistance qui est automatiquement
recherche dans la netlist, ainsi qu'un certain nombre de paramtres spcifis par
l'utilisateur travers le formulaire qui lui est propos :

- 98 -

- Le niveau de poly choisi ;

- La largeur utilise (on vrifie automatiquement que celle-ci est compatible avec la
rgle de dessin correspondante) ;
- Le nombre de coudes dans le serpentin.
Le gnrateur calcule automatiquement les diffrents masques composites en
respectant les rgles de dessin de la technologie :
- Le serpentin dans le niveau de poly choisi ;
- Le contact chacune des deux extrmits ainsi que le mtal1 entourant ce contact ;
- La surgravure des polys est prise en compte.

4.4.7. Les Capacits

Il existe deux gnrateurs de capacits: les capacits apparaissant dans le schma,
dites capacits fines, ayant une valeur bien dtermine, et les capacits de dcouplage,
dites capacits gaufres, qui sadaptent davantage la surface disponible. Les capacits
sont ralises par superposition de deux plateaux en poly1 et poly2.
a. Capacit fine
Les capacits dtermines dans le schma sont gnres comme pour une rsistance
ou un transistor. Le formulaire qui apparat comporte les paramtres suivants:
- Nom et valeur de la capacit ;
- Largeur (w) et hauteur (h) de la capacit ;
- Slection du mode avec ou sans contacts (Fig. 4.8 et 4.9).
Le principe de gnration est le suivant: puisque la valeur est fixe, seule lune des
deux dimensions sera libre (ou les deux), lautre tant calcule. Si les deux valeurs sont
libres, la capacit sera carre. Laisser libre une dimension consiste lui donner une valeur
nulle. Les dimensions correspondent celles des deux plaques de poly et ne concernent
pas lencombrement total de la capacit. Dans le mode sans contacts, seuls les deux
plateaux de poly sont gnrs.
On prend en compte les rgles de dbordement poly1/poly2, poly/contact,
mtal1/contact. La surgravure entre aussi dans le calcul des dimensions mais non la
capacit primtrique.

- 99 -

Poly 1

Poly 2

Fig. 4.8 : Capacit fine sans contacts.

W

Poly 1 h

Poly 2

Mtal 1

Fig. 4.9 : Capacit fine avec contacts.

b. La Capacit Gaufre
Les capacits de couplage sont dtermines par leur encombrement, la valeur de la capacit
tant estime partir des dimensions. Les paramtres de gnration sont les deux dimensions w
et h de la capacit. La capacit est ralise par la mise en parallle de plusieurs capacits
lmentaires dune longueur minimale (environ 30, interconnexions comprises). Ces capacits
sont interconnectes par des rails en mtal1. Le calcul de la capacit est actuellement trs
approximatif.

4.5. ROUTAGE

4.5.1

Mthodologie

Deux mthodes diffrentes sont gnralement proposes pour rsoudre le problme de

routage (le routeur de canal et le routeur de labyrinthe) [59].
Le routage de canal est efficace du point de vue du temps de routage; il est aussi bien adapt
au routage de circuits denses, puisquil permet un routage de plusieurs noeuds simultanment
dans le mme canal. De plus, une compaction ou dcompaction locale, peut tre excute aprs
le routage de chaque canal. La phase de compaction globale nest donc pas ncessaire.

- 100 -

Cependant, la mthode de routage de canal ncessite que la surface de routage soit divise
sous forme de canaux de routage, ce qui implique une arborescence de rectangles ou pseudorectangles, qui peut tre difficile crer dans le cas des gomtries complexes; par exemple,
dans la conception des circuits analogiques, les tailles et les formes des composants des cellules
varient considrablement. La compaction du canal peut savrer difficile achever dans ces
gomtries et ventuellement une compaction globale deviendrait ncessaire.
Ces considrations, ajoutes au fait que le nombre des quipotentielles des cellules
analogiques est assez rduit, conduit choisir le routeur de surface [60] pour le routage des
cellules analogiques.
tant donn quun routeur de labyrinthe ne dplace pas les composants, une tape de
compaction est ncessaire. Le dveloppement des deux outils doit tre cohrent, cest dire
quune contrainte respecte par le routeur doit galement tre respecte par le compacteur. Par
consquent, la description de la contrainte ne doit tre faite quune fois pour les deux outils.
Pour cela, les contraintes de performances sont dabord traduites en contraintes gomtriques:
minimisation de la longueur de la piste mtallique (spcialement pour des couches de mtal
rsistives comme le polysilicium), minimisation du nombre de vias, absence de superposition
entre les noeuds, distance entre les noeuds, symtries.
Le layout physique peut alors se scinder en quatre tapes principales:
Un placement initial suffisamment large (automatique ou manuel) est excut pour prvoir
de lespace pour le routage.
Le routeur minimise la longueur de la piste mtallique et le nombre de vias, prenant en
compte le non-recouvrement des noeuds et les symtries. Le routage sur les transistors peut tre
permis ou interdit.
Les pistes mtalliques sont alors largies, soit localement soit globalement, dans le but
dabaisser la rsistance des noeuds.
Finalement, les compacteurs minimisent la surface de la cellule et les longueurs des pistes
mtalliques, tout en respectant les contraintes du routeur. Le nombre de vias reste inchang
durant cette tape.
La minimisation de la longueur des pistes mtalliques et du nombre de vias, sexcute selon
une fonction de cot de la forme:

c i li + v j n j
o

ci
li

est le cot linaire de la couche mtallique i,

la longueur totale de la piste mtallique de la couche i,

vj
nj

le cot dun via de type j,

le nombre de vias de type j.

- 101 -

(4.1)

Les ci ne sont pas tous identiques (par exemple, le ci est plus lev pour le polysilicium que
pour le mtal). Une piste de routage entre deux zones de polysilicium peut alors tre route en
mtal, si la distance est assez longue; cest dire, plus longue que:

2.vmtal-poly /(cpoly - cmtal)

4.5.2.

Description

des

Contraintes

(4.2)

Gomtriques

Les contraintes gomtriques sont utilises par le routeur et le compacteur, et rsulte dune
analyse des contraintes de performances qui peut tre tablie sommairement comme suit:
- liste des largeurs des fils de routage (noeud, largueur);
- paramtres (ci, vj) de la fonction de cot correspondant chaque fil de routage et chaque
type de vias;
- listes des couples (noeud1, noeud2) qui doivent respecter les contraintes de nonrecouvrement;
- liste des distances minimums (noeud1, noeud2, dist) respecter entre les noeuds pour
viter une capacit de couplage excessive.
- liste des symtries (pour lappairage des parasites); chaque symtrie est dcrite comme
une liste de couples de composants symtriques, une liste de couples de noeuds
symtriques et lorientation de leur axe de symtrie (vertical ou horizontal).
Notons que les deux outils utilisent la fonction de cot mais pour diffrents propos. La
fonction de cot du routeur est utilise pour guider loutil dans une recherche partiellement
discrte despace. Certaines contraintes analogiques rsultent de choix topologiques discrets
(par exemple, les fils un seul niveau de routage ou plusieurs niveaux), dautres sont
continus (la longueur de la piste mtallique). En changeant les coefficients ci et vj mentionns cidessus, le type de comportement dsir peut tre induit. Par contraste, une fois que le circuit a
t rout, tous les choix topologiques sont tablis et doivent tre respects par le compacteur. La
fonction de cot du compacteur est simplement utilise pour minimiser la rsistivit relle de
la piste mtallique.

4.5.3. Algorithme de Routage

Les mthodes bases sur des grilles sont mal adaptes aux cas de gomtries complexes.
Plusieurs mthodes ont ts proposes pour le routage des circuits analogiques [61][62][63]
[64][94][95]. La mthode dcrite ici drive du routeur dexpansion de tuiles (tile-expansion
router). Cependant, cette technique a t adapte pour permettre le routage un seul ou

- 102 -

plusieurs niveaux de mtal. Les trois tapes de lalgorithme de routage dcrites ci-dessous, sont
la construction des structures de corner-stitching[65], lordonnancement des noeuds et le
routage des fils individuellement, incluant la mise jour des structures de corner-stitching.

4.5.3.1

Construction

de

la

reprsentation

du

Corner-

Stitching
Dans une reprsentation de layout standard, seule la surface occupe par les composants ou
les pistes mtalliques est reprsente. Dans notre systme, nous utilisons une librairie graphique
deux dimensions (2D) et une structure darbre quatre voisinages (quad-tree).
Cependant, pour le routage, une bonne reprsentation de la surface vide est requise. Pour cela,
une structure de corner-stitching correspondant la surface de routage est attribue chaque fil
de routage (gnralement du polysilicium ou du mtal). La surface de routage correspond soit
la surface totale de la cellule soit une partie rectangulaire de la cellule. Une structure de cornerstitching (que nous noterons C-S) est un ensemble de rectangles -ou de tuiles- respectant le nonrecouvrement, relis entre eux; chaque tuile consiste en une origine (x,y), quatre pointeurs vers
des tuiles voisines particulires (Fig. 4.10), et une liste dattributs. Lusage des pointeurs et la
non-redondance dinformation font la mise jour de la structure (en insrant ou supprimant un
rectangle, en fusionnant deux tuiles...) trs rapidement. Cette structure permet galement une
recherche assez rapide (o(N) o N est le nombre de tuiles) des tuiles contenant un point, ou de
la liste de tuiles croisant un rectangle donn [66].

s tarting
tuile

Fig. 4.10 : Une reprsentation de corner-stitching est un ensemble de tuiles rectangulaires

relies entre elles.

- 103 -

Une liste dattributs est donne pour chaque tuile. Ces attributs fournissent une information
utile pour le routeur telle que le(s) composant(s) et/ou le(s) piste(s) mtallique(s) auxquels le
rectangle original appartient. Une liste vide signifie que le rectangle pour tre utilis pour le
routage.
La construction de la C-S commence avec une structure initiale de cinq tuiles (Fig. 4.11)
correspondant une surface de routage vide. Les rectangles basiques du layout, largis de la
moiti de la distance minimum sont alors insrs, et les tuiles rsultantes reoivent un attribut
daprs la nature du rectangle du layout. Si deux rectangles se chevauchent (Fig. 4.12),
lattribut de lintersection rsultante est lunion des deux ensembles dattributs. Notons que les
rectangles dune couche de mtal donn peuvent reprsenter des tuiles du C-S de couches
diffrentes si une rgle existe entre les deux couches; par exemple, une tuile correspondant un
rectangle de diffusion peut tre insre lintrieur dune surface de polysilicium C-S.

Fig. 4.11 : Le corner-stitching initial, reprsentant une surface vide. Les quatre tuiles
environnantes ne correspondent pas la surface de routage, mais permettent aux algorithmes de
recherche de bien fonctionner la frontire du circuit (ou des blocs).

Fig. 4.12 : Insertion dun nouveau rectangle dans la structure de corner-stitching. Le

nouveau rectangle a les mmes attributs (reprsents en gris) quune tuile existant dj. Les
attributs des nouvelles tuiles sont lunion des nouveaux attributs (rsultant de linsertion du
rectangle) avec les attributs des anciennes tuiles. Les rectangles qui ont les mmes attributs
peuvent fusionner.
Cette approche consiste insrer chaque rectangle dun composant donn plutt qu
insrer un rectangle unique du composant. Bien que davantage de mmoire soit consomme,
ceci offre deux avantages majeurs: premirement, les composants non-rectangulaires peuvent
tre traits correctement (Fig. 4.13); deuximement, les zones mtalliques dun composant

- 104 -

peuvent tre considres comme des fils ordinaires, ce qui rduit le nombre de traitements
spcifiques.

diffusion
polysilicon
metal1
metal2
metal3

Fig. 4.13 : Une structure de layout consistant en un transistor NMOS et un contact du

Well, et les tuiles correspondantes (de droite gauche, dans le polysilicium de C-S, le mtal1,
le mtal2).

4.5.3.2.

Classement

des

Noeuds

Une fois que la surface de routage a t construite, les noeuds (ou equipotentielles) sont
routs un un. La dtermination du prochain noeud router saccomplit de la faon suivante:
Avant le dessin des fils de routage, la source et le drain des transistors peuvent, en
gnral, tre changs, exception faite pour les transistors dj fusionns avec une prise (bodytie) ou un autre composant. Un noeud qui ne contient que des zones ambigus (avec
source/drain non encore distingues) ne peut pas tre rout en premier;
De tous les noeuds routables, il faut dabord router ceux qui ont le plus grand nombre de
contraintes de non-recouvrement;
Des prcdents, il faut dabord router celui qui a le meilleur rang dans la liste de priorit
dfinie par lutilisateur;
Sils ne reste que des noeuds ambigus (ce qui nest gnralement pas le cas, tant donn
que les ambiguts sont progressivement rsolues durant le routage des premiers noeuds), il faut
assigner arbitrairement des zones de lun des transistors ambigus et procder comme dcrit
prcdemment. Ceci est rarement le cas dans le routage dun circuit complet, tant donn quau
moins les terminaux dentre et de sortie (I/O) pin du circuit ont un noeud non-ambigu, mais
cela peut apparatre dans le routage local.

4.5.3.3.

Routage

des

noeuds

Le routage de chaque noeud est driv de lalgorithme de Lee-Moore [67][68] avec A*

amliorant [69], et de lalgorithme dexpansion de tuiles [62][63]. Chaque connexion se fait
donc en deux phases: expansion dun noeud (appel source) jusqu ce quun des noeuds cible
soit atteint; puis, trac rtrograde de la cible jusqu la source. Un noeud est une collection de

- 105 -

rectangles connects, appartenant soit un composant soit un fil dj dessin. Par contraste
avec lalgorithme initial, il ny a pas de graphe de routage explicitement prioritaire. A la place, la
description de la surface de routage est mise jour de faon dynamique durant la phase
dexpansion, en vue dviter de trop petits rectangles qui ne peuvent pas tre utiliss pour le
routage.
a. Expansion
Le principe dexpansion A* est bas sur le calcul pour chaque noeud, de deux cots: le cot
rel correspondant au calcul de la fonction de cot le long du chemin rel de la source au noeud,
et le cot estim du chemin optimis ignorant les obstacles du noeud la cible. La fonction de
cot estime entre le noeud et un lment de la cible est calcule laide de la formule suivante:
mini (ci.D + vj.nj)

(4.3)

D
est la distance,
i
est un des fils de routage;
nj
est le nombre de via de type j ncessaire pour router le fil i.
Par exemple, pour connecter un noeud de polysilicium un noeud de mtal1, en utilisant
du mtal2, nous avons besoin dun via de poly/mtal1 et de deux vias de mtal1/mtal2. Ce cot
estim relativement compliqu est rendu ncessaire par le choix dune fonction de cot
htrogne. Par la suite, le cot total reprsente la somme des cots rels et estims.
Lexpansion cre des objets du type noeud, qui sont placs lintrieur de deux
collections, respectivement appeles A (atteinte) et E (tendue). Le type noeud est dfini par
les critres suivants:
tuile: la tuile sur laquelle le noeud est bas (un rectangle dans une couche donne);
cot-r: le cot rel, dont la dfinition est donne ci-dessus;
cot-e: le cot estim (pour atteindre la cible);
entre: la zone o le fil doit pntrer la tuile: il sagit soit dun segment si la tuile et son
parent appartiennent la mme couche, soit dun rectangle (lintersection de la tuile et de son
parent) sils appartiennent diffrentes couches. A ceci, il faut ajouter le point dentre (le
point dentre le plus proche du point dentre parent) qui est utilis pour calculer les distances
dans lvaluation du cot.
parent: le noeud parent (description de larbre dexpansion); le parent peut tre dans la
mme couche ou dans une couche diffrente.
Une fois que le noeud router a t dtermin, lexpansion commence avec le noeud nonambigu. Un ensemble de noeuds initiaux est form par les tuiles de noeud source. Ces noeuds

- 106 -

ont tous un cot rel nul, et forment la liste initiale A. Lalgorithme dexpansion est alors dfini
comme suit:
il faut choisir dans A le noeud qui a le cot total minimum;
si le noeud est un noeud cible, alors procder au trac (rtrograde) ou final;
sinon, il faut placer le noeud dans E, en le dplaant de A;
ltendre dans une troisime direction: par exemple, pour chaque couche connectable la
couche courante, crer les tuiles vides les plus larges dans chaque direction et crer le noeud
correspondant (Fig. 4.14) si la jonction est assez large selon la largeur minimum de la couche;
mettre ces noeuds dans R;
continuer jusqu ce que la cible soit atteinte ou que lexpansion ne soit pas possible (cible
inaccessible).
b. Trac retour (Backtracing)
Une fois que la cible a t atteinte, le fil est trac. Pour chaque noeud, lentre est
prcisment dtermine, les vias sont placs de telle faon que la longueur du chemin soit
minimise dans la couche la plus rsistive et que le nombre de jogs soit aussi minimis.
Paralllement, le fil rel est trac dans la fentre dditeur de layout.

Fig. 4.14 : La phase dexpansion modifie le C-S dans le but dviter les tuiles superficiels
qui ne peuvent pas tre utilises pour le routage. Le C-S correspondant au mtal1 peut tre
observ. La surface noire reprsente le noeud source, la surface hache les obstacles, la surface
blanche les tuiles vides, et la surface grise les tuiles correspondant au noeud.

4.5.3.4.
couche

Routage un seul niveau

et plusieurs

niveaux

de

mtallique

La figure 4.15 illustre linfluence de la fonction cot sur le choix entre un routage un seul
niveau ou plusieurs niveaux de couche de mtal. Deux transistors sont spars par un obstacle
de mtal1. Ils doivent tre connects ensemble via la grille et la source. A la figure 15(b), les
cots de vias sont bas, et le routage suit le chemin le plus court travers lobstacle utilisant le

- 107 -

mtal2; la figure 15(c), les cot de vias ont ts augments, et le routage contourne lobstacle,
utilisant du mtal1. Cependant, les grilles sont connectes laide du mtal1, cause du cot
lev du polysilicium.

(a) Placement initial.

(b) Routage utilisant une fonction

(c) Routage avec cot de via

de cot standard.
lev.
Fig. 4.15 : Routage un seul niveau et plusieurs niveaux de couches mtalliques.

4.5.3.5.

Attribution

de

noeud

Ambigu

Quand un noeud est rout, une attention particulire doit tre porte ce que lambigut
soit bien rsolue: dans certains transistors replis folded transistors, une des zones du drain et
de la source peut tre plus difficile connecter que dautres. Lalgorithme simple dcrit cidessus peut conduire un rsultat non-optimal (Fig. 4.16).
Le problme peut tre rsolu en ajoutant un cot daccs la zone externe au drain et la
source. Ce cot permet au routeur de favoriser la zone interne. Le cot daccs est pos comme
le produit du cot linaire du mtal1 avec la hauteur du transistor. Une fois lambigut rsolue,
le cot daccs est remis zro.
net a or b

net a

net b or c

4.16a. Placement initial

4.16b

4.16c

Fig. 4.16 : La longueur minimum du noeud (a) conduit un routage non-optimal du noeud
(b) (4.16b). Si nous prenons en compte le cot daccs, cela conduit un
meilleur rsultat (4.16c). Dans les deux cas, le noeud (a) est rout le premier.

- 108 -

4.5.3.6.

Non-recouvrement

Avant le routage du noeud, des tuiles virtuelles sont temporairement insres dans chaque
couche de mtal, au-dessus ou au-dessous de toutes les tuiles appartenant un noeud ayant des
contraintes de non-recouvrement avec le noeud rout. Les obstacles sont alors enlevs avant le
routage du prochain noeud.
Dautre part, les noeuds ayant des contraintes de non-recouvrement sont routs en premier,
dans le but de limiter les congestions.

4.5.3.7.

Symtries

Le routeur peut manipuler des symtries, mme imparfaites (Fig. 4.17). Si laxe de
symtrie est spcifi, une liste des correspondances (noeud 1, noeud 2) est extraite de la netlist
et du placement du composant; cest une liste de noeuds quasi-symtriques, cest dire
partiellement symtriques (sur une partie du circuit). Dans ce cas, le routage se droule en deux
phases:
Dans la premire phase, des obstacles virtuels symtriques aux obstacles rels (composant,
fil de routage...) sont crs durant la description de la surface de routage. Chaque noeud est
rout comme dcrit ci-dessus dans la surface de routage rduite. Cependant, quand un fil est
dessin, un fil symtrique est dessin si ncessaire et, dans tous les cas, un obstacle symtrique
virtuel est cr, pour permettre lespace de routage de rester symtrique durant le routage.
Lorsque les noeuds symtriques sont dessins, des valeurs de proprits spciales sont
attaches des paires de segments symtriques dans le but dinformer en dtails le compacteur
sur les symtries qui doivent tre maintenues. Si tous les noeuds nont pas t routs lors de la
premire phase, les objets virtuels sont enlevs, et le routage de tous les noeuds est complt,
ignorant les symtries.
Notons que la description de loccupation de la surface en termes dattributs de tuiles
facilite le placement et lenlvement des masques: lenlvement dun masque consiste en la
suppression de lattribut correspondant de toutes les tuiles qui le possdent.

(a) Placement initial.

(b) Routage sans obstacle virtuel.

- 109 -

(c) Routage avec obstacle virtuel.

Fig. 4.17 : Routage de gomtrie quasi-symtrique. Dans la situation initiale (a), un
obstacle non-symtrique spare les composants de gauche. Le routage minimum amne
un rsultat asymtrique (b); la prsence de lobstacle virtuel permet un routage symtrique
(c).

4.6. COMPACTION

4.6.1. But

Le but du compacteur est de minimiser la taille du circuit (silicium) et de minimiser la

longueur des pistes mtalliques, en produisant un layout le plus compact possible et en prenant
en compte les contraintes analogiques. En ce qui concerne la prise en compte des contraintes,
nous supposons que les effets parasites inacceptables sur les performances du circuit sont
vits.
Minimiser la taille du circuit aussi bien que la longueur des fils est clairement un problme
doptimisation qui peut tre rsolu par des algorithmes classiques tant quils peuvent tre traduit
en une minimisation dune fonction de cot significative. Une telle fonction de cot est
gnralement la somme pondre de la taille du circuit et des longueurs des diffrentes branches
de fils, cest dire:
minimiser (.taille du circuit + . i . (longueur des segments)i )
sous contrainte de lensemble des rgles de dessin et des contraintes analogiques
et tant les poids utiliss pour la taille et les longueurs, respectivement.

i tant la rsistivit linaire du segment de fil i .

- 110 -

Les contraintes du problme de minimisation rsultent de la traduction des rgles de dessin

et des contraintes gomtriques dcrites ci-dessus. Ces contraintes sont dgalits et dingalits
linaires entre les coordonnes des objets.

4.6.2.

Mthodologie

a. Compaction mono-dimensionnelle
Pour maintenir la complexit du problme un niveau acceptable, la compaction est
accomplie en alternant les tapes de compaction une seule dimension. A chaque tape qui
compacte le circuit le long de la direction X ou Y, le graphe de contrainte est construit, partir
des relations de voisinage entre les couples dobjets qui peuvent tre dplacs. La fonction de
cot associe est alors minimise amenant de nouvelles positions des objets. Cette tape se
rpte alors le long de la direction orthogonale (Fig. 4.18).

aprs compaction en Y

aprs compaction en X

point de dpart

aprs compaction en X

aprs compaction en Y

Fig. 4.18 : Diffrents rsultats des compactions XY et YX.

Etant donn que le problme de compaction tend tre trs contraint, les rgles diagonales
peuvent tre ignores temporairement pour permettre plus de flexibilit dans une direction de
compaction. Dans un tel cas, les rgles de diagonales sont prises en compte dans lautre
direction (Fig. 4.19).

- 111 -

visibilit en X

mtal1

mtal1

mtal1

mal1

mtal1

aprs compaction
en X sans rgle
de diagonale

mtal1

aprs compaction
en Y

mtal1-mtal1 mi-distance
normallement utilis
en compaction X

Fig. 4.19 : Relaxation des rgles de diagonales.

b. Compaction Partielle
Comme le souhaitent souvent les concepteurs, le compacteur permet une compaction
partielle de deux faons: il est possible soit de demander au compacteur de travailler sur une
surface prdfinie du circuit, soit de prendre en compte seulement les fils de routage pour la
compaction. Dans le premier cas, tous les objets lintrieur de la surface choisie peuvent se
dplacer en maintenant leurs connections avec les objets traversant la limite de la surface. Dans
le second cas, les composants sont maintenus des positions fixes et seule la minimisation des
longueurs de fils est ralise.

4.6.3. Description dObjet

Chaque composant (transistors MOS, paires diffrentielles, rsistances...) est gnr par
un programme gnrateur de composant qui prend en compte la technologie utilise; donc les
rgles de dessin sont respectes par construction. La forme gomtrique du composant ne
change pas durant la compaction et il est par consquent inutile de prendre en compte ces rgles
de dessin internes durant cette tape. Nanmoins, son contenu nest pas reprsent par la
bote de limitation (bounding box) de chaque couche, mais il est plutt la combinaison de tous
les masques dont il est compos. De cette faon, il est possible de traiter des formes
irrgulires, produites quand les composants fusionnent (ex.: transistors m10, m1 et m11 la
figure 4.27).
Les segments de fils mtalliques sont reprsents par les coordonnes de leur centre.
Jusqu maintenant, seuls les segments horizontaux et verticaux ont ts considrs. Pour une
compaction une dimension, une catgorie de segments peut tre dplace (ex.: les rectangles
verticaux pour une compaction le long de la direction horizontale), et les autres doivent

- 112 -

sadapter aux nouvelles positions des positions prcdentes en adaptant leur position et leur
longueur, en prtant particulirement attention aux inversions et disparitions de segments.

4.6.4. Contraintes de Descriptions

La liste des diffrents types de contraintes est donne ci-dessous.

Rgles de Dessin: toutes les rgles de dessin sont prises en compte, exceptes celles
dfinissant les dtails internes des composants. Elles expriment soit une distance minimum entre
deux objets de deux couches donnes, soit une distance maximum entre deux objets tels quun
transistor et une body-tie appliquant une polarisation du Well.
Contraintes de Couplage de noeuds: certaines rgles de distance minimum peuvent aussi
tre imposes (par le routeur par exemple) entre un couple de noeuds mme si ces derniers sont
routs avec diffrentes couches mtalliques. Ces contraintes sont dingalits linaires.
Rgles de Fusion: les rgles fixant les positions relatives de certains objets. Elles
consistent, par exemple, en la fusion de plusieurs transistors par leur zone de diffusion dans le
but de minimiser certaine capacit de source/drain. Quand la direction de compaction est
parallle la grille, les rgles de fusion des diffusions sont traduites en rgles de glissement
(bornes suprieure et infrieure) pour maintenir la surface de recouvrement maximum des
rgions de diffusion. Quand la direction nest pas parallle, les rgles de fusion sont dgalits
simples linaires. Les rgles de groupement dobjets (ex.: sous-bloc) sont aussi des galits.
Contraintes de Non-recouvrement: pendant le routage, lutilisateur peut exiger que
certaines couches de routage ne recouvrent pas les composants. Ces contraintes sont prises en
compte dans le processus de compaction, de la faon suivante: pour chaque couche interdite, un
rectangle de protection virtuel est cr dans chaque composant; ces rectangles sont alors traits
comme des masques ordinaires.
Rgles de Symtries: elles sont traduites en galits linaires entre les coordonnes dun
objet physique et les coordonnes dun pseudo-objet reprsentant laxe de symtrie (Fig. 4.20).

- 113 -

12

6
3

contraintes de symtries avec un axe de symtrie vertical

y1 =y2
y3 = y4
y10 = y11

7
8

10

x1 + x2 = x3 + x4 = 2.x12 = x6 + x7 = x8 + x9
x5 =x12

11

Fig. 4.20 : Exemple de contraintes de symtrie.

Contraintes Discrtes: les contraintes de non-croisement de noeuds et de sparation de
rgion quipotentielle mritent un traitement spcial. Le routeur est capable de minimiser le
nombre de croisements entre deux noeuds mais ceci nassure pas une situation de noncroisement. Si nous utilisons les contraintes pour le couplage de noeuds dcrites ci-dessus, le
compacteur najoute jamais de croisements: ce qui assure que la situation nempire pas.
Les rgles de sparation entre des rgions quipotentielles (en particulier entre les well) sont
normalement ignores car elles ne peuvent pas tre traduites en quations linaires (littralement
parlant, une rgle telle que la distance doit tre nulle ou plus grande que x micromtres devrait
tre traduite en logique ou en prdicat). Nanmoins, lutilisateur peut demander quelles soient
mises en vigueur, cest dire que la distance despace minimum entre les rgions
quipotentielles de non-recouvrement soit respecte (avec un risque dexpansion de la taille du
circuit).

4.6.5. Construction des Contraintes

Le graphe des contraintes est construit en trois tapes. Premirement, les contraintes de
connectivit sont introduites: elles sont traduites en contraintes de limites suprieures ou
infrieures. Puis les objets (composants, segments de fils, plots dentre et de sortie) sont
clats en une structure quad-tree. Les fonctions de recherche de larbre quad-tree sont
utilises pour scanner les couples de rectangles individuels pour lesquels des rgles despace
minimum sont appliques. Ceci mne un graphe plutt dense o les redondants sont enlevs
par la suite. Finalement, les contraintes gomtriques analogiques (groupement dobjets,
symtries, non-croisement de noeud, etc...) sont ajoutes.
Concernant les segments de fils, il est important de savoir si les segments de dplacement
quipotentiels ont la permission ou non de se croiser entre eux. La rponse dpend de
lalgorithme doptimisation utilis (voir ci-dessous). Il ny a pas dinsertion de jog automatique:
ceci doit tre accomplit manuellement.

- 114 -

Les connections de segments avec des composants ou des contacts, rsultent de la mme
sorte de rgles de glissement, comme les rgles de fusion dcrites prcdemment. Ces rgles
peuvent tre plus ou moins strictes (Fig. 4.21) selon les souhaits de lutilisateur.

centered

slack

around-the-corner

Fig. 4.21 : Diffrents choix de connections de contact dans le sens X.

4.6.6.

Algorithmes

dOptimisation

Deux algorithmes doptimisation sont utiliss, les deux tant capables de manipuler les
contraintes exprimes comme des ingalits ou des galits linaires.
La taille une dimension du circuit est une fonction linaire de la position de lobjet le plus
loign. La rsistance globale dun fil peut tre reprsente comme une fonction linaire des
coordonnes seulement si les segments qui se suivent sur une quipotentielle nont pas la
permission de sentrecroiser; dans ce cas la valeur absolue pondr de la diffrence entre les
coordonnes peut tre remplace par la diffrence pondr elle-mme, en supposant quune
contrainte supplmentaire interdit que cette diffrence soit ngative (Fig. 4.22). La fonction de
cot est alors linaire. Ceci produit un problme sur-contraint compte tenu des besoins du
concepteur, mais dun autre ct, cela conduit rsoudre un Programme Linaire (fonction de
cot linaire et contraintes linaires) qui peut, par exemple, tre accompli de faon efficace par
lalgorithme du Simplex.

Minimisation de la longeur de fil dans la direction X

min ( abs (x2 - x1))
1

traduit en:
2

min (x2 -x1)

(cot linaire)
largeur minimal x2 x1 (contrainte additionnelle)

Fig. 4.22 : Minimisation de la longueur de fil utilisant un programme linaire.

- 115 -

A linverse, si nous avons besoin daccomplir une compaction maximum, nous ne pouvons
plus maintenir une telle fonction de cot linaire. Il est possible de calculer cette fonction comme
la somme de la taille du circuit et des carrs pondrs des diffrences des coordonnes. Ceci est
un problme moins contraignant, qui peut tre rsolu par la technique du Gradient Projet
propose par Rosen en 1960. Le cot, cependant, nest dsormais plus une longueur (nous
tudierons les consquences que cela entrane plus tard).
Dans les deux cas, lalgorithme doit commencer partir dune solution faisable, cest dire
dune solution respectant toutes les contraintes. Si le layout initial ne correspond pas une telle
situation, les coordonnes de lobjet ne peuvent pas tre utilises comme point de dpart et de
nouvelles coordonnes de dpart sont calcules. Ceci consomme du temps mais ne fait pas une
diffrence significative entre les deux algorithmes et peut tre vit dans de nombreux cas
(spcialement lorsquune compaction successive en boucle est excute).
Les coordonnes calcules par de tels algorithmes peuvent tre nimporte quel nombre rel
et par consquent ne sont pas des multiples du cadrant de grille. Il a t dmontr dans [70] que
la solution finale respectant ces arrondis de coordonnes peut tre simplement drive de la
solution optimise sans quaucune contrainte ne soit viole. Nous donnons ci-dessous les
dtails de ce processus.
Deux Algorithmes dOptimisation Complmentaires:
Lalgorithme du Simplex
Cet algorithme est lalgorithme de rsolution des programmes linaires le plus rpendu. A
partir dune solution ralisable, loptimum est recherch le long du chemin longeant les limites
du domaine faisable (ce qui revient suivre des sous-espaces dfinis par lintersection des
contraintes) (Fig. 4.23). Cette mthode est base sur le fait que la fonction de cot tant linaire,
loptimum est localis sur un arte du polydre dfinissant le domaine faisable.
Le dsavantage principal de cet algorithme est que la fonction de cot naturelle (une somme
de valeurs absolues) doit tre considrablement transforme pour obtenir une fonction de cot
linaire compatible.

- 116 -

3
2

4
2

isovalue curves of cost function

constraints

Fig. 4.23 : Comparaison de chemins doptimisation pour Simplex ( gauche) et pour des
algorithmes de Gradient Projet ( droite).

Un autre dsavantage concerne le fait que trs souvent la valeur optimale de notre fonction
de cot peut tre atteinte via plusieurs solutions diffrentes qui sont essentiellement
quivalentes. En pratique, les solutions obtenues utilisant notre version du Simplex ne
contiennent pas de dcrochement des fils (cette caractristique peut tre utilise pour nettoyer
la solution faisable) (Fig. 4.24).

Position de dpart

Gradient Projet

Simplex

Fig. 4.24 : Comparaison de deux algorithmes appliqus une structure simplifie.

Des rsultats thoriques obtenus dans les annes 80 montrent que dans la pluspart des cas
concrets le temps de rsolution est acceptable (quelques minutes pour une station de travail de
puissance moyenne) jusqu plusieurs milliers de contraintes et plusieurs centaines de variables.

- 117 -

Lalgorithme de Gradient Projet

Cet algorithme est plus ou moins un mlange de lalgorithme de gradient (classe de
descente la plus raide) et de lide du chemin de Simplex: la mthode de descente raide est
utilise, et quand il atteint une ou plusieurs contraintes, le chemin est oblig de suivre les limites
du domaine. Ce choix est impos par la fonction de cot non-linaire qui peut avoir un optimum
lintrieur du domaine (ce qui est rarement le cas en pratique). Dplacer la solution le long des
limites est difficile tant donn que cela implique le calcul des projections du gradient sur
lintersection de plusieurs hyperplans. Cependant, des procdures danalyse numrique
efficaces ont ts proposes en littrature pour rsoudre ce problme [71]. Cet algorithme visant
a rsoudre des problmes plus compliqus, il est davantage consommateur de temps que le
Simplex.
Finalement, il apparat que lalgorithme de Gradient Projet produit une solution optimum
unique mais qui nest pas la plus propre (cest dire minimisant le nombre de dcrochement).
Par contre, le problme est sur-contraint pour lalgorithme du Simplex. Notre exprience
pragmatiques montre que rsoudre le problme premirement par lalgorithme de Gradient
Projet, permet le maximum de mouvements des lments dans le bloc, et ensuite on peut
appliquer lalgorithme du Simplex sur les fils uniquement pour nettoyer les dcrochements
inutiles.

4.6.7. Traitement du layout

Le travail doptimisation produit une liste de coordonnes associes aux nouvelles positions
des objets dplacs. La procdure suivante, pour obtenir le nouveau layout, est un appel
automatique des fonctions interactives de loutil, et chaque objet est dplac de sa position
initiale sa nouvelle position, en accomplissant tous les aboutements ncessaires et les arrondis
de coordonnes. Rutiliser cette part interactive pour notre propos a permis de concentrer le
dveloppement du compacteur sur les contraintes de construction et sur loptimisation
numrique, et assure une cohrence de ces rsultats avec des rsultats manuels. Les fonctions
de dplacements interactives accomplissent dj la plupart des travaux de nettoyage dcrits en
[72] et sont simplement rutilises.

4.7. RESULTATS E XPERIMENTAUX

Le tableau 1 prsente la taille des problmes sur des exemples rels (Fig. 4.25). Les temps
CPU incluent trois compactions une dimension (deux utilisant lalgorithme PG et une utilisant
lalgorithme Simplex) partir dune solution non-faisable.

- 118 -

Dpart
Arrive
Fig. 4.25 : Compaction de lamplificateur oprationnel Folded cascode symtrie partielle.

Circuit
Cascoden (Fig. 4.25)
Op-amp cascodiffn
Op-amp (Fig. 4.27)

Nombre de
variables
X
Y
79
77
127 105
196 168

Nombre de
contraints
X
Y
419 339
604 566
1056 855

Temps de CPU
(SUN sparc 20)
86 s
214 s
20 min

Tableau 1 : Tableau comparatif.

Pour satisfaire aux requtes de lutilisateur en termes de flexibilit, il est possible de ne
router quune partie des noeuds, ou une partie du circuit: une surface de routage peut tre
spcifie graphiquement par un rectangle dlimitant la surface de routage. La compaction peut
aussi tre accomplie localement; la minimisation de la longueur de fil peut tre acheve sans
dplacer les composants.
La fonction de cot peut tre aisment modifie, de mme que les priorits de noeuds et
lalgorithme de compaction. Ces installations sont aujourdhui largement utilises par notre
compagnie pour le dessin des cellules analogiques [73].

Utilisation
automatique

de
dun

CHIRVAN
circuit

dans

rel

- 119 -

la

ralisation

du

layout

Fig. 4.26 : Schma de l'amplificateur oprationnel transistors composites.

Les figures suivantes (Fig. 4.27) illustre lutilisation de loutil dans un cas rel. Le circuit
est un amplificateur oprationnel diffrentiel transcomposite que nous avons conu pour intgrer
un convertisseur analogique/numrique CAN basse tension dalimentation et faible
consommation (chapitre 2). La structure de lamplificateur a t construite laide dune
technique de transistors Composites (Fig. 4.26). Tout dabord, un placement est excut
grossirement par lutilisateur, avec suffisamment despace pour faciliter le travail du routeur.
Le routage est alors complt et finalement, la compaction est mise excution dans la direction
Y puis dans la direction X, en respectant les contraintes diagonales. Le layout de cette cellule a
t ralis automatiquement sur Chirvan; le processus de sa cration a dur environ 60 min au
lieu de six jours, dans le cas de layout manuel. Ce circuit est totalement symtrique (fully
differentiel); il est donc trs sensible aux contraintes de symtrie et dappairage. De ce point de
vue, Chirvan a atteint les objectifs recherchs puisquil respecte ces contraintes analogiques,
comme le montre le layout de la cellule. Le routage et la compaction des fils sont en effet
symtriques. Le circuit a t fabriqu en technologie CMOS 0,5 m 3 volt [34]. Dautres
circuits ont t aussi raliss au CNET Grenoble grce cet outil.

- 120 -

4.27a placement initial

4.27b aprs routage

2.27c aprs compaction Y

4.27d aprs compaction X

Fig. 4.27 : Processus automatique du layout de lamplificateur oprationnel transistors

composites.

4.8. CONCLUSION
Une approche pragmatique du problme du dessin du layout de circuit analogique a t
prsente. En considrant le fait que nombre de circuits sont encore aujourdhui dessins
manuellement, et que toutes les contraintes ne sont pas explicitement statues, un outil interactif
a dabord t cr. Cet outil a volu vers une plus grande automatisation, mais en mme temps
a assur que les installations interactives ne soient pas perdues. Nous considrons cela comme
le seul moyen pour que cette tendance vers une plus grande automatisation soit accepte par
lutilisateur final.

- 121 -

Pour obtenir une harmonieuse cohabitation des dessins manuel et automatique, loutil
Chirvan et ses diffrentes composantes (le Gnrateur, le Placeur, le Routeur et le Compacteur)
ont t crs de telle faon qu nimporte quelle tape du processus de dessin du masque,
lutilisateur soit matre de la situation. Il a le choix dutiliser ces outils automatiquement, ou
dintervenir manuellement pour changer partiellement le placement ou le routage, loutil se
chargeant de la partie restante du circuit. Il peut aussi arrter loutil et rajouter dautres
contraintes, et laisser loutil automatique continuer son travail, partir de cette intervention.
Lexpertise de lutilisateur reste toujours dominante. Loutil est capable de trouver une solution
correcte et accepte par lutilisateur. La flexibilit de pouvoir intervenir ou guider loutil vers
une solution optimale est un des points forts de Chirvan.
La cohrence entre ces outils est assure par trois points: premirement, ces outils doivent
partager la mme description des contraintes respecter ; deuximement, le routeur doit tre
capable de traiter avec les rsultats du placeur, et le compacteur doit aussi tre capable de traiter
avec les rsultats du routeur; et finalement, le compacteur ne doit pas dfaire ce que le routeur a
fait.
Ce travail sinscrit dans la tendance automatiser progressivement les fonctions rptitives
et ennuyeuses, et offre un nombre croissant dinstallations automatiques, tout en maintenant la
possibilit dinteraction directe avec lutilisateur nimporte quelle tape du processus de
dessin. Nous avons donc prsent dans ce chapitre, les diffrents outils dautomatisation du
layout qui composent loutil Chirvan lexception de loutil du placement automatique qui fera
lobjet du chapitre 5, et loutil de routage des blocs entre eux (top level) (Chirvan routeur).

- 122 -

Chapitre V

- 123 -

Chapitre 5
Automatisation du Placement des
Circuits Intgrs Analogiques

5.1. INTRODUCTION
Ce chapitre traite du problme de lautomatisation du placement des circuits intgrs
analogiques haute performance. Le placement est une phase cruciale pour viter la dgradation
des performances du layout des circuits analogiques. En effet, elle influence directement tous
les phnomnes parasites du layout exposs au chapitre 3. Cest pendant ltape de placement
que la distance entre les composants appairs ainsi que leur degr dappairage sont dtermins.
Le placement dtermine aussi le profil thermique du circuit. De plus, la phase de placement
influence largement les valeurs des interconnexions parasites, mme si leurs valeurs finales sont
dtermines durant la phase de routage, car leurs valeurs minimales effectives sont fixes par la
configuration du composant, elle-mme dtermine durant la phase de placement. Un
algorithme de placement bas sur les contraintes de performance doit, par consquent, prendre
simultanment en compte tous ces effets de dgradation des performances.
Nous prsenterons tout dabord les problmes rencontrs lors du placement ainsi que les
diverses contraintes analogiques que cette tape doit respecter afin datteindre les spcifications
du cahier des charges ( 5.2). Puis, nous donnerons un aperu gnral de loutil de placement
( 5.3). Afin de pouvoir choisir la mthode de placement qui sera la plus adapte la diversit
des contraintes analogiques, nous prsenterons brivement les diffrentes techniques de
placement et nous les comparerons entre-elles ( 5.4).
A partir de ces comparaisons, nous slectionnerons le meilleur algorithme doptimisation
du placement des cellules analogiques, et son implmentation sera discute au paragraphe 5.5.
Les paragraphes 5.7 et 5.8 sintresseront plus particulirement certains points importants
concernant limplmentation du placement, le modle de placement, la manipulation des
contraintes analogiques, le dplacement des lments et la fonction de cot. Enfin, nous
prsenterons nos conclusions au paragraphe 5.11.

- 124 -

5.2. FORMULATION DU PROBLEME

Le placement de composants doit tre bas sur une analyse des contraintes lectriques et
topologiques respecter, afin de minimiser la fois, la surface de silicium occupe et la valeur
des lments parasites et donc, de fournir en un temps minimum une solution finale optimale.
Les contraintes de performances sont toujours donnes par les concepteurs eux-mmes suivant
un cahier des charges bien dfini. Ces contraintes sont obtenues grce la simulation et
l'optimisation des circuits lectriques (schmas lectriques) choisis par les concepteurs pour
remplir une fonction donne. Le problme peut donc tre dcrit de la faon suivante: aprs avoir
saisi le schma dun circuit dfini comme un ensemble dune quarantaine de composants
(transistors, capacits et rsistances), (exemple: amplificateur oprationnel, comparateur), et
aprs avoir produit le fichier de simulation correspondant (netlist) des terminaux
dinterconnexion fixs sur le bord des composants et sur la priphrie du circuit lui-mme, il
sagit de slectionner pour chaque composant une forme gomtrique optimale, et de gnrer un
programme capable de dessiner, de manire optimale, cette forme, en tenant compte des rgles
de dessin de la technologie et de la contrainte de minimisation de la surface totale de silicium
occupe, afin de pouvoir router le circuit ultrieurement. Il faut ajouter cette dfinition de base
les contraintes et les objectifs suivants:

Contraintes de Symtrie
Dans les circuits analogiques haute performance, il est donc souvent exig que des
groupes de composants soient placs de faon symtrique, en respectant un ou plusieurs axes
de symtrie. Un placement symtrique permet un routage symtrique et entrane un appairage
des parasites. On peut formuler les contraintes de symtrie en termes de couples, composants
auto-symtriques et groupes symtriques. Deux composants placs symtriquement par rapport
laxe de symtrie forment un couple. Un composant auto-symtrique est un composant plac
sur laxe de symtrie. Un groupe symtrique est un ensemble de couples et de composants autosymtriques qui partagent le mme axe de symtrie. Le groupe symtrique prsent la figure
5.1 est constitu des couples (M1, M2) et (M3, M4), et du composant auto-symtrique M5. On
peut dfinir plusieurs groupes symtriques pour un mme circuit. Ces diffrentes dfinitions se
traduisent au niveau du placement par les dmarches suivantes:

- 125 -

VDD

M3

couple 2

inm

M3

M4

B
M1

couple 1

M2

M4

M1

M2

inp

C
M5

auto-symtrique Vb

M5

VSS
Fig. 5.1 : Fragment dun circuit et son layout correspondant, illustrant les contraintes de
symtrie.
Deux composants dfinis comme un couple doivent tre placs symtriquement par rapport
leur axe de symtrie et doivent possder des formes identiques et des orientations en
miroir.
Un composant spcifi comme tant auto-symtrique doit tre plac sur laxe de symtrie.
Les couples et les composants auto-symtriques appartenant au mme groupe de symtrie
doivent partager le mme axe de symtrie.

Contraintes dappairage (Matching)

Les circuits intgrs analogiques sont souvent bass sur la connexion de rseaux devant
tre parfaitement symtriques. On peut spcifier les contraintes dappairage en dfinissant un
groupe dappairage. Un groupe dappairage est un ensemble de deux ou plusieurs composants
pour lesquels un rapport appropri des caractristiques des composants est requis. Le cas le
plus simple et le plus commun de groupe dappairage correspond une paire de composants
identiques. Un cas plus complexe de groupe dappairage est prsent la figure 5.2. On peut
dfinir un nombre quelconque de groupes dappairage dans un circuit analogique. Au niveau du
placement, la dfinition dun groupe dappairage entrane comme consquences:

- 126 -

VDD
M2

M1

M1

M3

M3
M2

Fig. 5.2: Fragment dun circuit et son layout correspondant, illustrant les contraintes
dappairage.
Tous les composants qui appartiennent au mme groupe dappairage doivent tre
orients selon la mme direction.
Si tous les composants dun groupe dappairage sont identiques (rapport 1 pour 1), ils
doivent tre implments avec des dessins de masque identiques (formes identiques).
Sils ont un autre rapport, ils doivent tre constitus de cellules lmentaires identiques,
conformment ce rapport.
Loutil de placement doit dterminer les positions et, par consquent, il doit aussi
dterminer la distance entre les composants appairs de telle faon que les contraintes de
performance du circuit soient obtenues. Etant donn quil nest pas toujours possible
pour le layout de circuit analogique de satisfaire en mme temps toutes les conditions
de symtrie, de placer directement les composants apparairs les uns ct des autres et
dobtenir un layout compact acceptable, le degr dappairage dune paire de composants
doit tre slectionn en vue de son influence sur la performance du circuit.

Contraintes de dgradation des Performances

Comme nous lavons montr au chapitre 3, les performances du circuit sont influences par
les effets parasites du layout, dont voici les trois principaux:
les parasites dinterconnexion
Un algorithme de placement bas sur les performances, doit crer un placement qui
permette au routeur deffectuer les interconnexions en respectant les contraintes de

- 127 -

performances. Bien que les valeurs relles des capacits et des rsistances
dinterconnexion soient dtermines durant la phase de routage, leurs valeurs minimums
effectives sont fixes durant le placement. Il est par consquent capital de prendre en
compte pendant le placement lestimation de la dgradation de performance induite par
les parasites dinterconnexion.
non-appairage des composants
La distance entre les composants appairer doit tre choisie en fonction de son influence
sur les performances du circuit.
les effets thermiques
La prsence de composant dissipant de la puissance dans un circuit induit une
distribution de la temprature travers le placement. Etant donn que les caractristiques
lectriques des composants sont influences par la temprature locale, les composants
appairs doivent tre placs de telle faon que la dgradation de performance provoque
par leurs diffrences de temprature, reste dans les limites des spcifications. Il sagit
donc de placer les composants sur la mme ligne isotherme, de manire respecter une
symtrie axiale par rapport la source de chaleur. Toutefois, il nest pas toujours
possible de placer les composants appairs exactement en milieu isotherme, tout en
satisfaisant dans le mme temps aux autres contraintes.

Contraintes gomtriques
Les blocs gnrs par un outil gnrateur de layout au niveau du circuit font souvent partie
dun systme trs large. Pour minimiser la dgradation de performance au niveau du systme,
un outil de floorplanning (outil de reprsentation et de manipulation du plan directeur) o le
concepteur lui mme prdtermine un rapport de cadrage tel que les hauteurs et/ou les positions
des terminaux soient fixes. Ces contraintes gomtriques supplmentaires doivent galement
tre prises en compte durant la phase de placement.

5.3. VUE GENERALE DE LOUTIL DE P LACEMENT

Larchitecture du programme de placement est illustre la figure 5.3. Les donnes
dentre de loutil sont la netlist du circuit aprs calibrage ainsi que la liste des spcifications des
performances du circuit que celui-ci doit obtenir (ex: marge de phase > 60), et le fichier des
paramtres de la technologie utilise.
La premire tape dexcution du programme de placement consiste en un certain nombre
de simulations numriques ralis par le simulateur Eldo et son optimiseur Opart. Ces deux
outils gnrent des fichiers de sortie, dont deux sont les plus importants pour les outils de
layout automatique. Ces fichiers sont le fichier (.OPZ) qui contient les informations concernant

- 128 -

les performances du circuit (gain, marge de phase, dynamique de sortie, temps dtablissement,
...), et le fichier (.INP) qui contient les informations concernant la structure du circuit (branche
de courant, paire diffrentielle, source de courant, branches symtriques,...) (cf. annexe A5).
Ces informations, ainsi que la netlist du circuit, sont alors utilises comme donnes dentre
pour un ensemble de gnrateurs de modules qui construit une liste de formes gomtriques
pour chaque composant et pour le placeur automatique.

S pcifications

N etl is t

Technologie

Analy se
du
circuit

Initiali sation

I
Gnration
des
compos ants

Placement

Gnration
du
layo ut

Placement

Fig. 5.3 : Mthodologie de placement automatique du layout analogique.

Nous verrons plus tard comment lalgorithme de recuit simul peut gnrer le placement
rel, en prenant en compte toutes les contraintes et objectifs identifis au paragraphe prcdent.
Aprs loptimisation, les gnrateurs de modules interviennent une fois de plus (cette foisci en mode layout) pour crer un nouveau layout des formes gomtriques slectionns, ce qui
achve le layout final. La sortie du programme est alors le placement final du layout, ainsi que
les informations concernant la dgradation des performances dans ce layout final.

- 129 -

5.4. PRESENTATION DES DIFFERENTS ALGORITHMES UTILISES POUR

RESOUDRE LE PROBLEME DE PLACEMENT
Le nombre des contraintes identifies aux paragraphes prcdents ainsi que leur diversit
explique la complexit du problme de placement en analogique. Le problme majeur, savoir
la disposition dun ensemble de blocs connects sur une surface de dessin, a t tudi de faon
intensive dans le contexte de placement relatifs aux circuits VLSI ou pour rsoudre des
problmes de mise en forme (floorplanning). Ces problmes de placement sont connus pour
tre NP-complets[74]. A cause de cette complexit, il est ncessaire pour les rsoudre, dutiliser
les algorithmes heuristiques. Il serait trop long de prsenter ici tous les algorithmes de
placement utiliss dans le pass. Le lecteur pourra se rfrer aux travaux effectus dans [75][76]
et aux indications quon y trouve. Dans ce chapitre, nous donnerons un aperu des classes
principales dalgorithmes, comprenant une rapide description de leur principe de
fonctionnement et une prsentation de leurs principales caractristiques. Cette vue densemble
nous permettra de justifier notre choix du recuit simul comme algorithme de base pour le
placement bas sur les performances analogiques.
Remarque
Un problme est dit de complexit P sil existe un algorithme polynomial (demandant un
nombre doprations de lordre de n o n est la taille du problme et un entier) pour le
rsoudre. A dfaut de connatre un tel algorithme, il se peut que lon puisse vrifier en un temps
polynomial quune solution donne par un tiers fournit la rponse au problme. Ce dernier est
alors qualifi de NP (non-deterninistic polynomial). Le problme doptimisation classique du
voyageur de commerce est de classe NP. Notons que tout problme polynomial est aussi un
problme NP. Savoir si la rciproque est vraie ou fausse est encore ltat de recherche. Enfin,
parmi les problmes de classe NP, on distingue ceux qui sont complexes en ce sens que si lon
dcouvre un algorithme permettant den rsoudre un en un temps polynomial, on sera mme
de rsoudre tous les autres en un temps lui aussi polynomial. On qualifie de tels problmes, de
NP-complets. En pratique, un problme de complexit NP demande un temps de rsolution
augmentant exponentiellement avec la taille du problme.

5.4.1.

Placement

Constructif

Cette mthode vise construire progressivement le plan directeur du circuit laide de

linformation de connectivit [77]. Il sagit au dpart de choisir un module et de le placer sur la
surface de dessin. A chaque tape suivante, un nouveau module est choisi et plac au meilleur
emplacement disponible, cest dire en respectant certaines contraintes et en recherchant une

- 130 -

surface minimale du layout. Lvolution du systme est dirige soit par des rgles dexperts soit
par le concepteur lui-mme, qui doit alors mettre en oeuvre ses connaissances dans le domaine.
Cette technique nest pas trs performante si lespace des possibilits est grand et si on exige de
cette approche des oprations complexes.

5.4.2. Placement Dirig par les Forces

Les algorithmes de placement dirig par la force sont riches en diversit et diffrent
fortement en ce qui concerne les dtails dimplmentation [77]. En gnral, ils traitent le
problme de placement comme un problme de mcanique classique de systme et de corps
attachs des ressorts. Les blocs connects entre eux par des noeuds exercent des forces
attractives les uns sur les autres. Lamplitude de ces forces est directement proportionnelle la
distance entre les blocs. La configuration idale du placement des blocs est celle pour laquelle le
systme atteint lquilibre. En utilisant cette analogie, nous pouvons donc considrer le
problme de placement comme un problme de mcanique classique et les diffrentes mthodes
utilises en mcanique classique peuvent lui tre appliques. Certaines de ces mthodes sont
constructives, dautres sont bases sur lamlioration itrative.

5.4.3. Placement par Partition

Lalgorithme de placement bas sur la dcomposition (partition) gnre un placement en
subdivisant le circuit plusieurs reprises de telle faon que le nombre de noeuds coups par la
partition soit minimis. Simultanment, la surface de dessin disponible est dcompose
alternativement dans les sens horizontal et vertical et chaque sous-circuit est assign une
division de surface du dessin. Ce processus est rpt jusqu ce que chaque sous-circuit ne soit
plus constitu que de cellules de bases et quil ait une place unique sur la surface de dessin. La
plupart des mthodes de placement bases sur les partitions (min-cut algorithms) utilisent des
formes modifies des heuristiques de partition de Kernighan-lin [78] ou de Fiduccia-Mattheyses
[79] .

5.4.4.

Optimisation

Quadratique

Les techniques doptimisation quadratiques gnrent un placement ayant une longueur de

noeuds minimum en rsolvant le problme de la minimisation quadratique. Les modules sont
reprsents par des points qui doivent tre placs sur la surface de dessin. Pour modliser un
noeud, on utilise des modles de graphe-complet. Si la norme de distance euclidienne
(quadratique) est utilise pour modliser la longueur de noeud, le problme de la minimisation

- 131 -

de la longueur totale de noeud peut tre rsolu comme un problme de minimisation

quadratique.

5.4.5.

Placement

Gntique

La technique du placement gntique utilise une mthode itrative permettant de sortir des
minimums locaux de la fonction de cot, qui imite les lois de la slection naturelle rencontre en
biologie gntique, en tant quelle progresse vers une solution de placement optimale. Un
groupe initial de configurations de placement est tout dabord gnr alatoirement. Ce groupe
initial constitue la population de dpart. Cette population samliore itrativement en utilisant
une procdure qui imite le processus naturel de lvolution. Le cot de chaque placement tant
calcul, les individus de mauvaise qualit (cot trop lev) sont limins puis remplacs par
de nouveaux placements construits partir de parents de bonne qualit choisis parmi les
individus non pralablement limins. Plus la qualit dun individu est leve, plus la
probabilit quil soit slectionn comme parent est grande. Par souci de simplicit, la population
est garde constante. Le processus itratif est ensuite rpt jusqu mutation. En effet, pour
viter de senfermer dans un minimum local, certains individus de mauvaise qualit sont
accepts, ou des dfauts sont introduits parmi divers individus en appliquant aux parents un
certain nombre doprateurs gntiques (crossover, mutation et inversion) pour crer de
nouveaux individus que nous appelons les offspring. Les offspring sont ensuite valus et on
forme une nouvelle gnration en slectionnant certains des parents et des offsprings sur leurs
critres de qualit. Lindividu de la population finale qui possde la plus grande qualit
reprsente la meilleure solution de placement.

5.4.6. Recuit Simul

Le problme du placement est par nature un problme doptimisation combinatoire, et de
surcrot de complexit NP. La recherche de la combinaison optimum se fait par la recherche du
minimum dune fonction de cot (ou nergie) modlisant la qualit du placement. La mthode
du recuit simul permet de sapprocher trs fortement de cette mthode en un temps qui peut tre
polynomial. Le problme doptimisation combinatoire est prsent par Van Laarhoven dans [80]
comme une paire (R, C) o R est le groupe de configurations (encore appel espace de
configuration) fini (ou infini mais dnombrable), et C une fonction de cot, C : R , qui
attribue un nombre rel chaque configuration. Nous supposons, sans perte de caractres
gnraux, que C est dfinie de telle faon qu sa valeur la plus basse corresponde la meilleure
configuration correspondante (en termes de critres doptimisation). Rsoudre un problme

- 132 -

doptimisation combinatoire revient trouver une configuration pour laquelle C a une valeur
minimale, cest dire une configuration i0 tel que:
Copt = C(io ) = min i RC(i )

(5.1)

o Copt dsigne le cot optimum (minimum).

La mthode du recuit simul repose sur lanalogie existant entre les problmes
doptimisation combinatoire et la mcanique statistique rgissant la physique des matires
condenses. Elle peut tre dcrite en utilisant le parallle physique avec le processus de
refroidissement des mtaux lors de leur traitement thermique. Ce processus se prsente de la
faon suivante: si la temprature initiale est suffisamment leve pour permettre lexploration
dun grand nombre de configurations sans senfermer, ds le dpart, dans un minimum local, et
si le refroidissement seffectue assez lentement pour ne pas figer le placement dans une
configuration dsordonne(trempe) et pour ne pas demander trop ditrations chaque palier
pour atteindre lquilibre thermodynamique, les particules sarrangent entre elles ltat
cristallin dsir. Lnergie du systme datomes est alors minimale. La thorie de Boltzmann
montre quun solide est ltat dquilibre thermodynamique si la probabilit de sa distribution
dnergie (tats possibles) est gale :
P{energie = E} =

E
1
exp(
)
Z (T )
kBT

(5.2)
o Z(T) est un facteur de normalisation dpendant de la temprature T et kB la constante de
Boltzmann. On peut dduire de lquation (5.2) que la probabilit davoir un tat nergtique
bas augmente lorsque la temprature diminue.
Mtropolis et ses confrres proposent dans [81] un algorithme qui simule lvolution vers
lquilibre thermique dun solide pour une valeur de T fixe. Ltat solide, caractris par la
disposition de ses particules, est modifi plusieurs reprises par lapplication dun petit
dplacement alatoire sur une particule choisie alatoirement. Si la diffrence dnergie E entre
lancien tat et le nouvel tat est ngative, le mouvement est immdiatement accept car il a
conduit une amlioration de la qualit du placement. Le processus se poursuit avec le nouvel
tat. Si la diffrence dnergie E est positive ou gale zro, la probabilit pour que le
mouvement soit accept est gale : exp (-E kBT) . On appelle cette rgle dacceptation le
critre de Mtropolis. Si ce critre est appliqu, aprs un nombre important de perturbations, le
systme volue vers un tat dquilibre thermique caractris par une rpartition de lnergie
donne par lquation (5.2). Lalgorithme de Mtropolis peut donc tre utilis pour simuler

- 133 -

lvolution dun solide vers lquilibre thermique. En appliquant cet algorithme des valeurs de
tempratures de plus en plus basses, on peut simuler le processus de recuit dun solide.
Il existe une analogie entre lalgorithme du recuit simul et le processus de refroidissement
des mtaux lors de leurs traitement thermiques, dvelopp prcdemment. Ltat du solide
reprsente les configurations du problme doptimisation. Le paramtre de contrle de
lalgorithme peut tre assimil une temprature tandis que sa fonction de cot C, associe
une configuration particulire, prend le rle de lnergie E qui doit diminuer au fur et mesure
que la temprature dcrot. Un paramtre de contrle T est introduit pour jouer le rle de la
temprature. Lalgorithme peut maintenant tre dcrit de la faon suivante: tout dabord, on
donne au paramtre de contrle T une valeur leve et on gnre une squence de configuration
laide de lalgorithme de Mtropolis. A partir de la configuration courante i, on choisit une
nouvelle configuration j laide dun mcanisme de gnration, cest dire dune prescription
qui gnre une transition dune gnration une autre par une petite perturbation. Soit Cij la
diffrence de cot entre les deux configurations correspondant C(i) - C(j), la nouvelle
configuration est accepte avec une probabilit de 1 si C ij 0, et avec la probabilit exp(-Cij
T) si Cij > 0. Le processus se poursuit jusqu ce que lquilibre soit atteint, cest dire
jusqu ce que la distribution de probabilit des configurations approche la distribution de
Boltzmann, alors donne par lquation suivante:
P{configuration = i} =

C (i )
1
exp(
)
Q(T )
T

(5.3)

o Q (T) est une constante de normalisation dpendant du paramtre de contrle T.

Le paramtre de contrle est alors abaiss par paliers, de telle faon qu chaque palier, la
systme approche lquilibre thermodynamique, cest dire que la distribution de probabilit
des configurations soit quasiment stable, comme dcrit prcdemment. Le placement a atteint
une configuration stable lorsque son cot moyen <E> ne varie pas dun palier un autre. Le
placement est alors arrt (en gnral aprs trois paliers conscutifs sans changement de qualit)
et on considre la configuration gele comme la solution du problme doptimisation.

5.4.7.

Discussion

A partir de la description du problme donne au paragraphe 5.2, nous pouvons dgager

les caractristiques souhaites pour lalgorithme de placement analogique:

- 134 -

 1. La plupart des composants des circuits intgrs analogiques peuvent tre dessins de
diffrentes faons. Cependant, lalgorithme doit tre capable de slectionner simultanment la
position, lorientation et la forme.
2. Les composants analogiques peuvent avoir des formes rectilignes arbitraires. Chaque
terminal du composant peut aussi avoir une forme rectiligne arbitraire. Cependant, les terminaux
des composants ne peuvent pas tre rduits des points en layout analogique.
3. La plupart des circuits analogiques sont de tailles modres. La complexit moyenne
du problme de placement pour un circuit analogique est de 20 30 composants. Il est
important de souligner que lefficacit de lalgorithme nest pas aussi capitale quelle lest pour
des problmes de placement de circuits numriques haute densit.
4. La taille des composants rencontrs en circuits analogiques varie en fonction de lordre
de magnitude. Par consquent, lalgorithme doit pouvoir sadapter des blocs de tailles trs
varies.
5. Les diffrentes contraintes de symtrie et dappairage frquemment rencontrs en
circuits analogiques, requirent un contrle appropri sur les positions des composants et leurs
orientations. De plus, le fait de manipuler des formes gomtriques complexes, dformables et
ayant des rapports de taille importants, impose un grand nombre de contraintes gomtriques
sur lensemble du layout (ex: hauteur de bloc fixe au pralable, rapport de forme du layout
prdtermin, plots dentre et de sortie fixs lavance). Il est alors ncessaire dutiliser une
technique doptimisation de placement flexible, qui permette de contraindre arbitrairement
chaque aspect du problme de placement.
6. Lobjectif le plus important du placement est de garantir que la dgradation de
performance induite par le layout reste dans les limites des spcifications du circuit. Par
consquent, les dcisions concernant le placement doivent tre bases sur une valuation prcise
de la dgradation de performance, ce qui demande une connaissance dtaille des positions et
orientations de tous les composants, simultanment et tout moment. Les algorithmes
constructifs et les algorithmes bass sur les partitions travaillent de faon squentielle, partir
dune information incomplte et sont donc mal adapts aux problmes de placement analogique,
dautant quils nont pas la possibilit de manier un grand nombre de contraintes.
Si nous considrons ces diffrents critres pour slectionner un algorithme de placement
analogique, les algorithmes doptimisation itrative (lalgorithme de recuit simul, not ici RS et

- 135 -

lalgorithme de placement gntique, not PG) apparaissent comme les mthodes les plus
prometteuses. Ces deux algorithmes offrent la possibilit de soumettre des contraintes
arbitrairement sur la gnration des nouvelles solutions de placement. Dans le cas de RS, cela
peut se faire en effectuant avec prcaution un dessin de lensemble des mouvements; dans celui
de PG, en utilisant des oprateurs de crossover, de mutation ou dinversion. Ces deux
algorithmes sont bass sur une fonction de cot. La fonction de cot qui se traduit par la qualit
(ajustement) des solutions de placements intermdiaires, peut tre utilise pour implmenter les
contraintes de performances analogiques et les contraintes gomtriques. RS et PG oprent
simultanment sur la solution entire, ce qui est essentiel pour une valuation prcise des
lments parasites. Toutes ces caractristiques nous amne conclure que RS et PG constituent
les algorithmes les plus habilits rsoudre les problmes de placement des circuits
analogiques.
Lune des caractristiques que nous pouvons utiliser pour diffrencier lalgorithme de recuit
simul du placement gntique est leur contrle respectif sur linteractivit. PG opre sur un
groupe de solutions simultanment. Ce qui offre la possibilit lutilisateur dinsrer (de
suggrer) des solutions candidates dans ce groupe. Mme si la solution suggre nest pas
accepte comme la solution optimale, elle continuera exister dans le groupe pour quelques
gnrations et les meilleurs aspects de la solution influenceront la solution finale travers le
mcanisme du chevauchement (crossover). Cela fait de PG un algorithme idal pour les
problmes de placement lorsque lintervention de lutilisateur est largement requise (ex: les
algorithmes de floorplanning).
Notre outil de placement analogique est destin oprer dans un environnement de
synthse physique de dessin du layout automatique, CHIRVAN. Par consquent, lavantage
principal de PG est secondaire pour notre problme. A cela, il faut ajouter que RS,
contrairement PG, a fait lobjet de recherches intensives. La plupart de ces recherches peuvent
tre rutilises pour notre problme de placement analogique. Ceci nous permet de nous
concentrer davantage sur les aspects spcifiquement analogiques du problme, tels que
limplmentation des diffrentes contraintes et lvaluation de la dgradation des performances
induite par le layout. Nous avons donc slectionn RS comme tant lalgorithme doptimisation
le plus adapt notre outil de placement. Le reste de ce chapitre se consacrera lexplication des
diffrents aspects de limplmentation de RS pour le placement au niveau dun circuit
analogique.

- 136 -

5.5. IMPLEMENTATION DE LA M ETHODE DU R ECUIT S IMULE POUR LE

PLACEMENT DES CELLULES ANALOGIQUES
La mthode du recuit simul, prsente par un organigramme la figure 5.4, se droule de
la faon suivante: tout dabord, les entits sont places alatoirement dans une fentre
correspondant la surface maximum admise par le layout, puis la temprature initiale T0 est
calcule. Loutil slectionne alatoirement un mouvement, et lapplique aux objets concerns.
Le cot du nouveau placement obtenu (Ccourant) et lcart (C = Ccourant - Cprcdent) par rapport au
cot du placement prcdent sont alors calculs. Si le cot baisse (C < 0), le mouvement est
immdiatement accept car il a conduit une amlioration de la qualit du placement. Au
contraire, si le cot augmente (C >= 0), lordinateur gnre alatoirement un nombre P dans
[0, 1] reprsentant la probabilit pour que le mouvement soit accept. Daprs la thorie de
Boltzman, la probabilit pour que le systme se trouve dans ltat actuel est gale exp(-C/T).
Notons que par construction, la temprature T du recuit a la mme dimension que le cot C.
Ainsi, si P <= exp(-C/T), le systme est effectivement dans la configuration courante, et le
mouvement est accept. A linverse, si P > exp(-C/T), le mouvement est refus, et le systme
est replac dans son tat prcdent. Ce processus est reconduit jusqu obtention de lquilibre
thermodynamique, quilibre pour lequel la probabilit de trouver le placement dans sa
configuration optimale est assez basse. Le gel est atteint et le cot du placement courant a une
trs forte chance dtre proche dun des minimums de la fonction dnergie. Ce processus est
dcrit la figure 5.4. Pour pouvoir appliquer lalgorithme du recuit simul au problme du
placement bas sur les performances analogiques, nous devons dfinir les diffrentes
configurations du problme, le mcanisme de gnration des mouvements et la fonction de cot.
Dfinir la configuration du problme revient trouver une reprsentation convenable de
lvolution du placement et de tous les objets qui ont une relation avec le problme du
placement. Le paragraphe 5.5.1. se consacrera cette discussion. Le mcanisme de gnration
est implment par un ensemble de mouvements destins perturber le systme, ce qui sera
prsent au paragraphe 5.7. Enfin, la fonction de cot qui traduit la qualit de la solution de
placement fera lobjet du paragraphe 5.8.

- 137 -

Placement initial alatoire

Calcul de la temprature initial du recuit T o

Calcul du cot initiale

Slection alatoire d'un mouvement

Application du mouvement aux cellules impliques

Calcul du cot Ccourant

C = C courant - C prcdent

C < 0 ?

O
Gnration alatoire de P dans [0, 1]

P <= exp (- C/ T) ?
N

Mouvement accept

Critre d'quilibre atteint ?

Mouvement refus
Retour la configuration de
placement prcdente

O
N

Calcul de la nouvelle
temprature de recuit T

Critre de gel atteint ?

O
FIN

O = Oui
N = Non

Fig. 5.4 : Algorithme du Recuit Simul.

5.5.1.

Reprsentation

du

Placement

On peut aborder de deux faons diffrentes la reprsentation des solutions de placement

gnr par la mthode du recuit simul: le style Plat (Flat style) ou le style en Tranches

- 138 -

(Slicing style). Le choix dun style particulier de placement a des implications sur lensemble
des mouvements et sur la fonction de cot de lalgorithme de placement.

5.5.1.3.

Reprsentation

en

Style

Plat

La reprsentation dun placement en style Plat, aussi appel style de Gellat-Jepsen [82], est
dtermine par les coordonnes absolues de tous les composants. Un outil de recuit manipule le
placement en changeant les coordonnes des composants. Etant donn quil ny a pas de
restrictions concernant les positions des composants, les superpositions sont permises facilitant
ainsi le passage dune configuration une autre. En fin de placement, ce recouvrement illgal
doit tre rduit zro en insrant un terme de pnalit de recouvrement dans la fonction de cot.

5.5.1.2.

Reprsentation

en

Style

en

Tranches

La structure dun placement en style en tranches [83], est dtermine par la position relative
de tous ses composants de telle faon quils se respectent entre eux. Son tablissement est
obtenu grce lutilisation dune structure en Tranches (Slicing structure). Une telle
reprsentation est obtenue en dcomposant plusieurs reprises la surface du layout en tranches
verticales et/ou horizontales, comme le montre la figure 5.5(a). La surface du layout est
dcompose en autant de partitions quils y a de composants dans le circuit, et chaque
composant est assign une partition. Cette structure en tranches peut commodment tre
reprsente par une structure arborescente (Slicing tree) (Fig. 5.5(b)). Dans cet arbre, les
signes (*) et (+) sont deux oprateurs doprandes, symbolisant respectivement une coupure
verticale et une coupure horizontale. Un outil de recuit peut amliorer les mouvements dun
objet en oprant directement sur larbre, par exemple en inversant deux oprandes ou oprateurs
voisins.

- 139 -

B
D
C

(a)

(b)

Fig. 5.5 : Reprsentation du placement en style en Tranches.

5.5.1.3.

Discussion

Les deux types de placements dont nous venons de parler ont leurs avantages et leurs
inconvnients.
Comme nous lavons soulign au paragraphe 5.2, le placement symtrique est trs
important pour le layout de circuit analogique haute performance. Lutilisation dune
reprsentation de placement plat permet loutil de recuit doprer directement sur les
coordonnes relles des composants. Ce qui permet dimplmenter les contraintes importantes
de symtrie et dauto-symtrie directement sur lensemble des mouvements comme nous le
montrerons au paragraphe 5.7. Les outils de placement en style en tranches doivent implmenter
les contraintes de symtrie globales dans la fonction de cot travers lutilisation daxes de
symtrie virtuels [84], ce qui est une solution moins efficace.
La connaissance des coordonnes relles des composants est galement ncessaire pour
estimer prcisment la valeur des parasites du layout et pour calculer la dgradation de
performance rsultante. Ces coordonnes relles sont disponibles immdiatement lorsquun
style de placement plat est utilis. Si on utilise une reprsentation en style en tranches, la
position relle des composants doit tre trace en coordonnes relles avant que la dgradation
de performances ne puisse tre calcule. Ce qui implique encore une perte de temps CPU, sans
compter quil sagit dune solution moins lgante.
Lavantage principale dun outil de placement en style en tranches devient vident quand il
sagit de lutiliser au sein dun systme de layout numrique qui utilise le principe de routage
par canaux (channel routing). Dans ce cas, la structure arborescente (slicing tree) dtermine
lordre dans lequel positionner les canaux de routage, et vite ainsi les conflits. De plus, il ne
peut pas y avoir de problmes despace pour les fils de routage, puisque les canaux de routage
peuvent tre ajusts (compacts ou carts) facilement pour sadapter la quantit requise
despace routeur. Cependant, ces caractristiques offrent peu davantages quand elles sont

- 140 -

utilises dans un contexte de layout analogique. Comme nous lavons vu au chapitre 4, le

routeur de canaux est un mauvais choix pour le layout analogique. En consquence, un routeur
de surface doit tre utilis et les avantages principaux du style en tranches sur le style plat sont
perdus.
Le dsavantage de la reprsentation de placement plat est que les composants peuvent se
chevaucher en solutions intermdiaires et que le placeur doit rduire ce recouvrement illgal
zro en fin de recuit. Les placeurs en style en tranches vitent les problmes de recouvrement,
do une plus grande efficacit. Cependant, ce dsavantage peut tre tourn en avantage sil est
utilis pour explorer les possibilits bnfiques de fusionnement (daboutement) de certains
composants.
Le dernier dsavantage dun placeur en style en tranches est quil restreint lensemble des
topologies du layout accessibles. Lutilisation dune reprsentation de placement plat permet
dexplorer toutes les configurations de placement, et non seulement celles reprsentes par des
structures en tranches, ce qui induit un layout plus dense, spcialement pour les placements de
composants de tailles trs varies.
Tous ces facteurs combins nous permettent de dsigner les reprsentations de placement
plat comme le type de structure le plus adapt au placement analogique.

5.6. MANIPULER LES CONTRAINTES ANALOGIQUES EN RECUIT

SIMULE
Jusqu maintenant, nous avons parl des lments fondamentaux du placement par recuit
simul. Au point o nous en sommes, une question importante se pose: comment et o
implmenter les diffrentes contraintes analogiques identifies au paragraphe 5.2 ? Ces
contraintes ont pour effet de crer un sous-ensemble illgal lintrieur de lensemble complet
des possibilits de placement. Par exemple, un placement o la dgradation de performances
induite par leffet combin de tous les parasites dinterconnexion excde une ou plusieurs
spcifications de performances, viole une contrainte de performance et constitue donc une
solution illgale. Un autre exemple consiste en un placement o deux composants appairs ont
des orientations diffrentes. On peut viter ces solutions illgales par deux approches
diffrentes.
La premire approche consiste dessiner lensemble des mouvements de telle faon
quaucun placement inacceptable ne puisse tre obtenu. Dans le cas de deux transistors appairs
par exemple, il sagit de les orienter selon la mme direction dans la solution initiale et de
dplacer ces orientations simultanment, de telle faon que les orientations soient unidirectionnelles tout moment durant le processus de recuit et par consquent aussi dans la
solution finale. Lavantage de cette dmarche est quil ny a pas de temps CPU perdu valuer

- 141 -

le placement et considr comme inacceptable. De plus, nous pouvons garantir que ces
contraintes soient obtenues par construction. La difficult de cette premire approche rside
dans le fait que lensemble des mouvements est plus compliqu.
La seconde approche consiste imposer une pnalit sur les violations de contraintes dans
la fonction de cot. Pour que la contrainte soit atteinte, ce terme de pnalit doit tre rduit
zro par le mcanisme de recuit. Dans le cas de deux transistors appairs, si les orientations des
transistors ont la mme direction, le terme de pnalit est gal zro, sinon il est diffrent de
zro. Une consquence importante de cette approche est quelle ne garantit plus que la contrainte
soit obtenue par construction. Le mcanisme de recuit simul tente de minimiser la valeur totale
de la fonction de cot, ce qui ne signifie pas ncessairement que chaque terme individuel sera
rduit zro. Implmenter une contrainte dans la fonction de cot implique que cette contrainte
soit change contre dautres contraintes comptitives et que ces contraintes ne soient rduites
zro seulement si le rsultat final est alors le meilleur qui puisse tre obtenu.
La conclusion qui ressort de la discussion prcdente est que les contraintes obligatoires,
cest dire les contraintes qui doivent absolument tre obtenues, sont implmentes de faon
plus satisfaisantes si elles sont considres comme des restrictions de lensemble des
mouvements. Malheureusement, certaines contraintes obligatoires sont difficiles maintenir par
construction. Si cest le cas, elles doivent tre implmentes comme termes de pnalit dans la
fonction de cot et il faudra veiller tout particulirement ce que ces contraintes soient rduites
zro dans le rsultat final (par exemple en leur donnant un poids important). Les diffrentes
contraintes seront implmentes de la faon suivante dans loutil de placement de Chirvan:
Contraintes de Symtrie
La symtrie est considre comme une contrainte obligatoire. Si lutilisateur dsigne un
certain nombre de composants comme tant symtriques et/ou auto - symtriques, les
composants doivent tre symtriques dans le placement rsultant. Par consquent, les
contraintes de symtrie sont manipules comme des restrictions dans lensemble des
mouvements. Les groupes de composants symtriques sont dplacs simultanment de telle
faon que leur symtrie soit prserve tout moment durant loptimisation ainsi que dans le
rsultat final.
Contraintes dAppairage
Si lutilisateur dsigne un groupe de composants comme tant un groupe dappairage, cela
aura deux consquences: premirement, les orientations et formes seront identiques dans le
rsultat final; deuximement, la distance entre les composants sera optimise en vue de son
influence sur les performances du circuit. La premire spcification est implmente comme une
contrainte dorientation identique/ forme identique sur lensemble des mouvements. La seconde
est obtenue en incluant la distance entre les composants dans le groupe des effets parasites pour

- 142 -

lesquels la dgradation des caractristiques de performances est calcule et inclue dans la

fonction de cot du placement.
De cette faon, lutilisateur peut dsigner une paire de composants comme tant appairs
sans spcifier le degr dappairage. Les composants appairs sont toujours gnrs avec des
formes et des orientations identiques mais cest loutil de placement de dterminer les
positions et donc les distances entre les composants appairs de telle faon que les contraintes
de performances soient obtenues. Etant donn quil nest pas toujours possible dans un layout
de circuit analogique dobtenir en mme temps toutes les spcifications de symtrie, de disposer
tous les composants appairs directement les uns ct des autres et dobtenir un layout
compact acceptable, le degr dappairage est slectionn en vue de son influence sur la
performance du circuit.
Contraintes de Performances
La spcification la plus importante dun outil de placement bas sur les performances
analogiques, est dassurer que la dgradation de performances induite par les effets des
diffrents parasites du layout soit contenue lintrieur des spcifications du circuit. Cependant,
les contraintes de performances ne peuvent pas tre simplement traduites en restrictions sur les
coordonnes et/ou sur les orientations des composants. Elles doivent tre values partir dune
solution de placement intermdiaire. Par consquent, il est impossible de maintenir les
contraintes de performances par construction, et ces contraintes doivent tre implmentes par
des termes de pnalit dans la fonction de cot. Une attention particulire doit tre porte
garantir que les violations de contraintes de performances soient rduites zro dans le rsultat
final. Ce que nous dvelopperons au paragraphe 5.8.
Contraintes Gomtriques
Les contraintes gomtriques peuvent tre considres comme contraintes obligatoires ou
comme contraintes facultatives. Cest lutilisateur de le dcider. Par exemple, si la hauteur
dun placement doit tre plus petite quune certaine valeur pour pouvoir tre insrer lintrieur
dun placement au niveau du systme, la contrainte de hauteur minimum est une contrainte
obligatoire et elle est implmente dans lensemble des mouvements. Une autre situation o les
contraintes gomtriques obligatoires simposent, concerne le placement rsultant quand il est
utilis dans un systme dassemblage de cellules de layout standards: la hauteur et les positions
des terminaux des tensions dalimentation sont fixes, et donc obliges. Dans le cas o les
contraintes gomtriques sont spcifies comme des cibles doptimisation, elles sont
implmentes dans la fonction de cot. Un exemple de ce type est le rapport de forme cibl qui
peut tre dtermin pour un placement.
Contrainte de Superposition

- 143 -

La contrainte de superposition est une contrainte obligatoire: si le placement final contient

des superpositions illgales, il est rejet. Cependant, cette contrainte nest pas implmente
comme une restriction dans lensemble des mouvements. Implmenter des contraintes de
recouvrement dans lensemble des mouvements impliquerait que les placements comportant des
modules de recouvrement ne soient jamais considrs. Une telle restriction rendrait impossible
la dtection de situations o le recouvrement est bnfique, pour des raisons de densit ou de
performances. Par consquent, chaque situation de recouvrement doit tre considre
individuellement et le recouvrement se gre mieux dans la fonction de cot.
Il apparat donc, aprs examen des diffrentes stratgies exposes ci-dessus, que la
fonction de cot du recuit contient des termes de pnalit qui doivent tre rduits zro pour
obtenir un rsultat utilisable. Pour sassurer que ces termes de pnalit soient effectivement
rduits zro, nous devons utiliser des techniques spciales, comme nous lexpliquerons au
paragraphe 5.8.

5.7. FONCTION DE COUT

La recherche dun placement optimum est conduite par la fonction de cot de lalgorithme
du recuit simul. La fonction de cot est conue pour minimiser la superficie du placement final,
pour rduire le recouvrement illgal entre les composants zro et pour faire respecter le rapport
de forme et les contraintes de performances. La fonction de cot C est calcule pour chaque
rsultat de placement intermdiaire et rsulte de la somme de quatre termes:
C = CSurface + CRapport de Forme + CRe couvrement + CDeg. de Perf

(5.4)

o :
C Surface est le Cot de Surface:
Ce terme est conu pour minimiser la surface du layout ; il est gal la surface du rectangle
englobant (bounding box) du placement intermdiaire. Ce terme est inclut dans la fonction de
cot pour viter un placement trop large.
C Rapport

de Forme

est le Cot de Rapport de Forme:

Ce terme est utilis pour amener le rapport de forme du placement final la valeur spcifie
par lutilisateur. Sa valeur est donne par lcart entre le rapport de forme du placement
intermdiaire et le rapport de forme spcifi par lutilisateur:

- 144 -

C Rapport de Forme =Rapport de Forme - Rapport de Forme Dsir

(5.5)

C Recouvrement est le Cot de Recouvrement:

Etant donn que nous utilisons une reprsentation de placement plat (flat placement), les
composants sont autoriss se superposer au cours de lalgorithme de recuit simul. Le terme
de recouvrement dans la fonction de cot est utilis pour rduire zro le recouvrement des
composants entre eux dans le rsultat final. Le terme est obtenu en additionnant la totalit des
recouvrements illgaux prsents dans le placement intermdiaire:

Crecouvrement =

i =1

j = i +1

(surface de recouvrement)

ij

(5.6)

o n est le nombre de composants dans le circuit, et la surface de recouvrement est la

surface de recouvrement entre les composants i et j.
C Deg de Perf est le Cot de Performances:
Ce terme est utilis pour garder la dgradation de performance induite par les effets des
diffrents parasites du layout lintrieur des limites spcifies par lutilisateur. Sa valeur est
nulle si toutes les caractristiques de performances sont dans les marges des spcifications, et
proportionnelle au montant des violations si elles ne le sont pas. Le calcul de ce terme de cot de
performances est important pour lapproche du placement bas sur les performances. Il serait
trop long de prsenter ici les diffrentes mthodes de calcul de ce terme. Le lecteur pourra se
rfrer aux travaux excellents effectus dans [85][86][87][88].
Les coefficients de pondration , , et , sont utiliss pour ajuster dynamiquement
limportance de chaque terme pendant la phase doptimisation du placement. Au dbut de ltape
doptimisation, quand la configuration gnrale du placement est dtermine, les termes du
rapport de forme et de performances dominent la fonction cot. Vers la fin de loptimisation,
quand les positions finales des composants sont optimises sans changement majeur de la
configuration, le poids du terme de recouvrement doit augmenter pour assurer quaucun
recouvrement illgal nest prsent dans la solution finale. Pour accomplir cette optimisation, les
coefficients de pondration varient entre une valeur minimum et une valeur maximum. Aprs
chaque boucle, les poids relatifs des termes de rapport de forme et de performances diminuent
linairement de leur valeur maximum vers leur valeur minimum, tandis que le poids du terme de
recouvrement augmente de sa valeur minimum vers sa valeur maximum.

- 145 -

5.8. CONCLUSION
Ltape de placement est trs importante pour le layout de circuit analogique. Tous les
parasites du layout qui dgradent la performance dun circuit (les parasites dinterconnexion, les
composants appairs et les effets thermiques...) sont, soit fixs, soit largement influencs par le
placement du circuit. Pour garder la dgradation de performances induite par le layout
lintrieur des marges fixes par lutilisateur, un algorithme de placement automatique doit
prendre en compte simultanment tous ces effets. Par ailleurs, un certain nombre de contraintes
topologiques, comme la contrainte de symtrie ou les contraintes du rapport de cadrage (aspect
ratio), doivent tre mises en vigueur. Lintrt de ce chapitre est davoir prsent un algorithme
de placement bas sur les performances qui prend en compte tous les effets parasites du layout.
Aprs avoir numr les aspects caractristiques des diffrents algorithmes de placement
possibles, nous avons explicit les raisons de notre choix de lalgorithme de recuit simul
comme le meilleur algorithme doptimisation de placement automatique. Puis, nous avons
montr comment lalgorithme de recuit simul prend en compte toutes les contraintes
analogiques ncessaires pour la phase de placement, tout en gardant la dgradation de
performance induite par le layout dans les limites des spcifications.
Cet algorithme na pas pu tre implment exprimentalement dans Chirvan pour des
raisons de discontinuit de programme de recherche Chirvan par France Telecom et puis de mon
dpart dans lindustrie chez Motorola puis Rockwell. Nanmoins nos recherches dans ce
domaine ne se sont pas arrtes l; elle ont trouv une prolongation au sein dune quipe de
recherche Rockwell Semiconductor system aux Etats-Unis. Les rsultats de ces recherches et
limplmentation de cet algorithme de placement ont t trs encourageant mme sils restent
ltat de dveloppement (non encore utiliss par les concepteurs).

- 146 -

Conclusion Gnrale

- 147 -

CONCLUSION GENERALE

La place des circuits intgrs analogiques hautes performances a pris une importance
croissante ces derniers annes dans la conception des systmes mixtes analogiques/numriques.
La ralisation de tels circuits souffre de difficults principalement dues la rduction de la
tension dalimentation et la rduction de la consommation, qui sont conduites par la
prolifration des systmes portables aliments par des batteries, mais ptit aussi du manque
doutils de C.A.O permettant dautomatiser la phase de layout qui est assez laborieuse et prend
beaucoup de temps.
Nous avons donc orient nos recherches vers ces deux aspects du problme de la
conception des circuits intgrs analogiques.
Un des blocs analogiques les plus importants est lamplificateur oprationnel. Il a trouv
son chemin dans de nombreuses applications, comme les filtres capacit commut (switched
capacitor filter), amplificateur de signal, filtres, amplificateurs de charges, buffeur dentre ou
de sortie (input or output buffer), et dans beaucoup dautres applications. Dans le but de
garder une comptitivit comparable celle de la conception des circuits numriques, la
ralisation damplificateur oprationnel haute performance, compact, basse tension
dalimentation et faible consommation, est un des trs grands dfis relever aujourdhui, dans
le domaine de la conception des circuits intgrs analogiques.
La rduction progressive des tensions dalimentation, lie aux nouvelles technologies
(aujourdhui de 5 3 volts, demain 1 volt), risque de rvolutionner la conception des circuits
intgrs analogiques. La norme Vdd=5V, qui existe depuis plus de vingt ans, sera
progressivement remplace. Dans ce nouveau contexte, un certain nombre de schmas
(structures) traditionnels ne sont plus utilisables pour une tension dalimentation infrieure ou
gale 3V. Les recherches sorientent donc vers la conception de nouvelles structures plus
adaptes aux faibles tensions dalimentation et qui sinsrent lintrieur dun schma classique
damplificateur oprationnel. La premire partie de notre thse sest oriente vers ltude et
lapplication dune nouvelle structure CMOS adapte aux faibles tensions dalimentation (i.e., le
circuit composite) qui a donn des rsultats trs prometteurs pour Vdd=3V. En introduisant
plusieurs circuits composites dans un schma traditionnel, nous avons fortement augment le
gain intrinsque du montage initial. Ceci a permis, aussi, de satisfaire la dynamique de sortie et
les cibles transitoires du cahier des charges, qui constituaient une limitation pour des tensions
dalimentation faibles.
Dans la deuxime partie de cette thse nous nous sommes intresss au problme
dautomatisation du flot de conception du layout des circuits intgrs analogiques et mixtes en
tenant compte de leur particularit. Sachant que les performances des circuits intgrs

- 148 -

analogiques dpendent fondamentalement des phnomnes parasites gnrs par leur layout, la
manire de dessiner les masques de ces circuits devrait respecter les contraintes analogiques que
nous avons tudies et listes en dtail dans le chapitre 3. Nous avons aussi expliqu comment
intgrer ces diffrentes contraintes dans tous les outils dautomatisation du dessin des masques
(Gnrateur, Placeur, Routeur, Compacteur).
Nous avons prsent dans le chapitre 4 les travaux qui ont t raliss par notre quipe au
CNET Grenoble, pour lautomatisation de ce flot: la gnration automatique du layout des
composants, le routage automatique de ces composant entre eux grce au routeur de labyrinthe
qui intgre toutes les contraintes analogiques, le routage des cellules entre elles grce au routeur
de canal (routage top level), et enfin le compacteur qui est ncessaire pour le routeur de
labyrinthe et qui lui aussi respecte les contraintes analogiques. Nous avons expliqu comment
ces diffrents modules intgrent les contraintes analogiques.
Enfin nous avons tent de rsoudre le problme du placement des circuits intgrs
analogiques, qui est lune des tapes les plus difficiles automatiser puisque cest pendant cette
phase que la majorit des parasites sont dfinis. Le placement des composants influence
largement les valeurs des interconnexions parasites, mme si leurs valeurs finales sont
dtermines durant la phase de routage, car leurs valeurs minimales effectives sont fixes par la
configuration du composant, elle-mme dtermine durant la phase de placement. Cette tape
ncessite encore lexpertise des concepteurs. Nous avons tudi les diffrents algorithmes de
placement possibles, et nous avons choisi lalgorithme de recuit simul comme lalgorithme le
plus fiable pour loptimisation du placement des cellules analogiques. Nous avons montr
comment il intgre les contraintes analogiques. Cet algorithme na pu tre implment
exprimentalement dans Chirvan pour les raisons que nous avons mentionnes au chapitre 5.
Nanmoins nos efforts dans ce domaine ne se sont pas arrts l. Nous avons continuer ces
recherches au sein dune quipe de Rockwell aux Etats-Unis. Les rsultats de nos recherches et
limplmentation de cet algorithme de placement ont t trs encourageants mme sils restent
ltat de dveloppement (non encore utiliss par les concepteurs).
Laboutissement de cette thse est, premirement, la cration dune nouvelle mthode de
conception des circuits intgrs analogiques, plus prcisment la gnration dune technique de
conception de nouvelle structure, plus adapte aux basses tensions dalimentation et aux faible
consommations, deuximement, notre contribution lautomatisation de la phase du layout des
circuits intgrs analogiques, savoir ltude dtaille des contraintes analogiques prendre en
compte dans tout outil dautomatisation du layout (gnrateur, placeur, routeur, compacteur),
ainsi que notre participation au dveloppement de Chirvan en aidant sa mise au point, en
lutilisant, en proposant des amliorations, et surtout en consacrant tous nos efforts ltape de
placement.

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- 157 -

Annexes

- 158 -

A NNEXE 1
A.1. OUTILS DE DEVELOPPEMENT

La structure du logiciel CHIRVAN est modlise sur la figure suivante :

CHIRVAN

Mada-2D
Ada-2D

Le-Lisp

Structure du logiciel CHIRVAN.

Ce sont alors ces outils : Le-Lisp, Ada2D et Mada2D que nous allons utiliser.
Le langage utilis dans CHIRVAN est constitu de trois niveaux. Le Le-Lisp est le
langage de base, qui a t tendu par l'ajout de Ada, qui rgit toutes les fonctionnalits de
l'environnement X.Windows utilis (clic-souris ...), puis Mada-2D, pour tout ce qui est objet
graphique.
Mada-2D repose sur le bitmap virtuel de Le-Lisp et ses fonctions de dessin lmentaire.
Elle utilise de manire intensive la programmation oriente objet, sous forme vectorielle.

A1.2. LE L I S P

- 159 -

Une approche objet

A l'heure actuelle, la majorit des langages dits volus offrent des possibilits
intressantes par la dfinition et l'utilisation de fonctions et de procdures. Ce sont typiquement
Fortran, Pascal et C.
Il est aussi possible d'oprer, sur n'importe quelle variable de n'importe quel type, une
transformation quelconque. Mais cette grande libert cache des inconvnients inhrents leur
dfinition.
Considrons donc, titre d'exemple, deux lments graphiques : une porte et un tiroir.
En supposant qu'une procdure Ouvre() a t dfinie et qu'elle puisse indiffremment
s'appliquer la porte et au tiroir, on constate que la transformation appliquer chacun des
deux objets est profondment diffrente, puisque dans un cas il s'agit d'une rotation, et dans
l'autre d'une translation.
Dans les langages dits volus il est donc ncessaire de prvoir tous les cas que peut
rencontrer la procdure Ouvre() et de les inclure dans son code source. Le programme ainsi fait
devient rapidement illisible et d'une maintenance difficile.
Une solution ce problme est de dfinir une procdure Ouvre() pour la porte et une
autre pour le tiroir. Mais pour peu que le nombre d'objets que l'on peut potentiellement ouvrir
soit grand, on se trouve submerg par des procdures aux noms quasiment identiques.
Il est donc ncessaire de crer une nouvelle structure de donnes plus performante qui
pallie ce problme: ce sont les objets.
Les langages orients objets ont donc fait le choix d'autoriser un nom unique pour
chaque procdure, mais avec la subtile diffrence que la procdure Ouvre() d'un objet n'est
accessible que par lui et qu'elle lui soit propre. Il existe autant de procdures Ouvre() qu'il n'y a
d'objets.
Un objet est une structure de donnes qui rassemble des variables et des mthodes (nom
donn toutes les fonctions et procdures de l'objet), les mthodes n'ayant accs qu'aux
variables internes de l'objet. L'utilisation d'un objet se fait en gnral travers les mthodes
car, le plus souvent, elles seules sont accessibles depuis le reste du programme (sous entendu
l'extrieur de l'objet). Ce phnomne consistant masquer une partie des donnes se nomme
encapsulation.
Les objets ont galement une proprit intressante: l'hritage. Cette notion a t
dfinie par analogie avec l'hritage de caractres gntiques entre individus. Il en est peu prs
de mme entre objets.

- 160 -

La relation de filiation se fait au moment de la dfinition de l'objet fils, qui peut ainsi
hriter de plusieurs objets en mme temps: c'est l'hritage multiple. Ainsi un objet C peut hriter
d'un objet A et d'un objet B, et un objet F de C et de E.

F
Exemple d' hritage entre objets.

La figure prcdente propose un schma type d'hritage entre objets. Au moment de

l'hritage l'objet fils acquiert les proprits (donnes ou mthodes) que son pre objet veut bien
lui lguer (ceci dpend videmment de l'encapsulation des donnes du pre).
Ainsi, deux concepts sont importants dans les langages orients objet: classe et
hritage.
Une classe modlise un ensemble d'objets ayant une mme structure et un mme
comportement. Plutt que d'appliquer une mthode un objet, on dit qu'on lui envoie le
message correspondant. Ceci consiste rechercher la fonction appliquer partir de la classe de
l'objet manipuler.
Il est possible d'envoyer un message unique une liste d'objets htrognes, le langage
se chargeant de retrouver la partie de code excuter pour chaque lment.
L'hritage conduit la factorisation naturelle du code de diverses classes diffrentes.
On applique ce type de langage en CAO VLSI car :
-- les objets ont un certain nombre de fonctionnalits semblables.
-- Il existe de grands types d'objets graphiques qui ont des multitudes de sous-types.
-- les ractions d'un objet graphique aux actions de l'utilisateur dpendent souvent de
son type.

- 161 -

Approche

pratique

Le Le-Lisp est une version du langage LISP ralise par l'INRIA, nous avons t
amens utiliser la version 15.25. Le langage est en principe interprt, ce qui permet un
dveloppement confortable du logiciel. Cependant, il est aussi possible de compiler le code. De
cette faon, nous obtiendrons du code performant.
Ce langage permet la programmation oriente objets. La structure hirarchique des types
dans Le-Lisp est utilise pour encoder les objets, les mthodes d'accs sont des fonctions Lisp
attaches aux objets. L'hritage existe, donc les sous-objets hritent des champs et mthodes de
l'objet pre. Un objet sera dfini de la faon suivante :
(defclass <nouveau-objet> ({objet-pre})
champ1
champ2
...
)
et une mthode sera dfinie :
(defmethod ({objet} nom-methode (champs-ent) (champs-sort)) (<paramtres>)
... code de la mthode ...
)
champs-ent est une liste des champs de l'objet qui seront utiliss dans la mthode, une
copie locale de ces champs sera effectue. Champs-sor est la liste des champs antrieurs de
l'objet qui garderont leurs valeurs en sortant de la mthode.
Supposons inst1 une instance de l'objet de type type1, nous pouvons appeler ses
mthodes de deux faons :
({type1}:nom-methode inst1 <paramtres>)
ou bien on peut envoyer un message, ce qui permettra de remonter l'arbre d'hritage,
(send 'nom-methode inst1 <paramtres>)
Les champs d'un objet sont accessibles au moyen des mthodes. Les noms des
mthodes sont ceux des champs.

- 162 -

Exemples

-- La dclaration d'une classe s'effectue par la fonction defclass

(defclass 2points ()
(x 0)
(y 0)
)
(defclass 3points ({2points})
(z 0)
)
-- La dfinition d'une mthode
(defmethod ({2points} surface (x y)) ()
(* x y)
)
(defmethod ({3points} volume (x y z)) ()
(* x y z)
)
-- Il existe deux primitives de cration d'instances : new et omakeq
(new '{2points})
( omakeq {2poins})
(let ((classe '{3points}))
(new classe)
)
-- L'envoi de message un objet
(let ((points (new '{2point})))
(send 'x points 10)
(send 'y points 20)
(send 'surface points)
)

- 163 -

A1.3. ADA - 2D

Un diteur de masque de circuits intgrs VLSI est un logiciel de dessin en deux

dimensions "2D" comme par exemple le Macdraw pour Macintosh, mais la finesse des objets
manipuler en font un outil beaucoup plus sophistiqu.
Contrairement une simple interface graphique, un outil de dessin complexe ne peut
reposer directement sur le systme des coordonnes de l'cran. La manipulation d'objets
impose ceux-ci d'tre dcrit dans un espace de type affine, puis projets l'cran en fonction
du facteur d'chelle. L'approche oriente objet a pour but de structurer plus clairement les
concepts dj utiliss.
Le but final de la CAO est de reprsenter des objets rels avec une dimension relle.
Toute grandeur doit donc tre exprime dans l'unit de la base d'objets, elle mme modifiable
par l'utilisateur.
Ada permet de construire des interfaces graphiques. C'est un langage de programmation
fonctionnelle et objet permettant de programmer et de manipuler des objets graphiques.
Il comprend une bibliothque de plus de 100 classes de composants graphiques pr
dfinis simples (boutons poussoirs, compteurs) ou complexes (diteurs de graphes, de courbes
...).
Tout composant graphique est nomm application. Les applications sont cres au
moyen des fonctions Ada-2D. Diverses applications peuvent tre groupes pour crer des
applications plus complexes.
La vocation des composants Ada-2D est avant tout de dcrire des panneaux d'interface
et de fournir des moyens d'interaction entre une application et un utilisateur. En consquence,
les mcanismes proposs par Ada-2D pour raliser le r affichage et la slection d'objets
graphiques sont trs satisfaisant pour des quantits d'objets restant en de de quelques milliers.
La dfinition de comportements complexes (diteur de texte, jauge graphique, diteur
spcialiss, ...) est trs simplement ralisable. Par contre, les oprations de zoom graphique sur
des images n'existe pas en standard.
Au-del de quelques milliers d'objets, le r affichage d'une partie de ces composants
comme la slection d'un objet dans un de ces composants risquent de devenir un peu lent. Il
faudra alors leur prfrer des composants Mada-2D.

- 164 -

A1.4. MADA - 2D

C'est un ensemble de primitives graphiques 2 dimensions crites en langage objet LeLisp.

On utilisera principalement Mada-2D quand les fonctionnalits suivantes sont
ncessaires :
-- zoom graphique
-- affichage de grand nombre d'objets
-- affichage multivues
-- masquage frquent de certains objets.
L'utilisation de Mada-2D se fait au travers d'Ada-2D : on utilisera en effet Ada-2D
pour dcrire l'ensemble de l'interface de l'application. Il est ainsi possible de considrer Mada2D comme afficheur de l'diteur de graphe.
Tout graphique dans Mada-2D est un ensemble d'lments gomtriques. Les lments
du graphique sont quant eux rangs en mmoire dans des donnes de structure particulires
pour pouvoir les manipuler d'une faon optimale.
Tout graphique manipul par Mada-2D est reprsent par une cellule de la classe {cell}
qui dcrit la fois la structure d'image du graphique et qui gre la structure de donnes qui lui
est associe.
Une instance de la classe {cell} reprsente donc un graphique qui est caractrise par son
nom, ses dispositifs d'affichage, ses segments et ses lments.
Les sous-ensembles d'une cellule sont appels des segments.. Ce sont des instances de
la classe {segment}.
Par dfaut, il existe les deux segments suivants dans une cellule:
-- Le segment Drawing qui contient tous les lments de la cellule.
-- Le segment Slection qui contient les lments slectionns.
Mada-2D fournit un ensemble de fonctions qui permettent de manipuler cette structure
de donnes. Elle permettent entre autres d'ajouter et d'enlever un lment; d'accder rapidement
aux lments se trouvant sous un point donn ou encore inclus dans une rgion.
Les lments gomtriques constitutifs de tout graphique sont des instances de la classe
{lego}. Il en existe deux catgories :

- 165 -

-- les legos simples: par exemple des instances de la classe {rec} et qui sont des
rectangles
-- les instances de cellule: ce sont des legos qui "contiennent" eux-mmes d'autres
legos. Une mme cellule peut tre instancie plusieurs fois. Le processus est
rcursif, autrement dit une cellule contenant des instances peut elle-mme tre
instancie.

- 166 -

A NNEXE A 2

Cette annexe contient plusieurs fichiers de simulation utiliss ou gnrs lors de la

conception du convertisseur analogiques/numriques. plus particulirement la simulation et
loptimisation de lamplificateur oprationnel transistors composites Fig. A3.1.

Fig. A3.1 : Schma de l'amplificateur oprationnel Transistors Composite final.

Nous allons list ci-dessous les differents fichiers ncessaire pour le simulateur Eldo ou
gnr par loptimiseur Opart:
1) Fichier dentre : transcomposite.cir

Le fichier dentre au simulateur ELDO est le fichier (transcomposit.cir), il est composer

de la netlist de dpart(description lectrique du schma initial dimensionn), les commande de
simulation est les spcifications cibler.

---------------------------------------------------------------------------------Feb 2 14:39 1995 /user/ss30-3/chaahoub/CC05/eldo/transcomposite.cir

- 167 -

Transcomposit.cir(schematic)
*
* Main Circuit Netlist:
* Block : Transcomposit
* Library: LibDemo
* Last Time Saved: Jan 5 11:49:10 1995
*
Model parameter
***************
*
.INLUDE /user/ss1001/gdt/techno/cc05.dir/cc05.typ
*
*
CC1 S VSSA 25p
MCN4 N O VSSA N3MAS W=51.8u L=0.5u
MCN1 VSSA H G VSSA N3MAS W=51.8u L=0.5u
MCN2 H H B VSSA N3MAS W=914.8u L=0.5u
MCN3 C O O VSSA N3MAS W=914.8u L=0.5u
MCN5 J VB2 VSSA VSSA N3MAS W=1.4u L=0.5u
MCN3 C O O VSSA N3MAS W=914.8u L=0.5u
M7 C N S VSSA N3MAS W=59.2u L=0.5u
M6 D G B VSSA N3MAS W=59.2u L=0.5u
MCN8 M VB2 VSSA VSSA N3MAS W=1.4u L=0.5u
MCN7 L VB2 VSSA VSSA N3MAS W=71.3u L=0.5u
MCN6 K VB2 VSSA VSSA N3MAS W=71.3u L=0.5u
M5 C VB2 VSSA VSSA N3MAS W=721.1u L=0.5u
M4 B VB2 VSSA VSSA N3MAS W=721.1u L=0.5u
M8 D K I VDDA P3MAS W=457u L=0.55u
M9 F L S VDDA P3MAS W=457u L=0.55u
MCP5 I J J VDDA P3MAS W=3.6u L=0.5u
MCP8 M M F VDDA P3MAS W=3.6u L=0.5u
MCP6 K J VDDA VDDA P3MAS W=48.75u L=0.5u
MCP7 VDDA M L VDDA P3MAS W=48.75u L=0.5u
MCP1 G VB1 VDDA VDDA P3MAS W=27.9u L=0.5u
MCP4 O VB1 VDDA VDDA P3MAS W=27.9u L=0.5u
MCP2 H VB1 VDDA VDDA P3MAS W=0.8u L=0.5u
MCP3 N VB1 VDDA VDDA P3MAS W=0.8u L=0.5u
M11 F D VDDA VDDA P3MAS W=294.35u L=0.7u
M10 VDDA D I VDDA P3MAS W=294.35u L=0.7u
M3 A INN C VDDA P3MAS W=1987.8u L=0.5u
M2 B INP A VDDA P3MAS W=1987.8u L=0.5u
M1 A VB1 VDDA VDDA P3MAS W=235.55u L=0.65u
Bias Definition
*************
*
VDDA VDDA 0 3.000000
VSSA VSSA 0 0.000000
VB1 VB1 0 1.679441
VB2 VB2 0 0.738579
*
*Simulation Commands
*******************
.lfix m_i_2 m_i_3 m_i_4 m_i_5 m_i_6 m_i_7
. lfix mcp1 mcp2 mcp3 mcp4 mcn1 mcn2 mcn3 mcn4
. lfix mcp5 mcp6 mcp7 mcp8 mcn5 mcn6 mcn7 mcn8
.fix vb1 vb2 m1 m2 m3 m4 m5 m6 m7 m8 m9 m10 m11
.fix mcn1 mcn2 mcn3 mcn4 mcn5 mcn6 mcn7 mcn8
.fix mcp1 mcp2 mcp3 mcp4 mcp5 mcp6 mcp7 mcp8
. OPTIONS EPS=1E-7 datasheet
. AC DEC 10 1 1E9

- 168 -

 VEP INP 0 1.5 AC pwl ( 0 1 100n 1 101n 2 280n 2 281n 1 480n 1 )

VEM INN 0 1.5
VEP INP 0 1.5 AC pwl ( 0 1 100n 1 101n 1.8 280n 1.8 281n 1 480n 1 )
VEM INN 0 1.5
.PLOT AC VDB(S) VP (S)
.optimize ac
surface
+ftcible=50e6
+gaincible=50
+ mpcible=50
+ puicible=20m
+ wmax=2000u
+v(s)=1.5
+dynout=1.5
+ acout=s
+slewate=0.15e9
.loop INN s
.tran 10n 480n
.plot tran v(INP) v(s)
optimize tran
+slewrate(v(s) , vth=1.4)>0.15g
+yval(v(s) ) , 280n) > 1.798
+yval(v(s) ) , 280n) <1.802
+yval(v(s) ) , 480n) <1.002
+ val_when(time, fabs(v(out)-yval(v(out) , 280n) )>0.003, 280n, 100n)- 100n < 25n
+ val_when(time, fabs(v(s)-yval(v(s) , 280n) )>0.002, 280n, 100n)- 100n < 25n
+ val_when(time, fabs(v(out)-yval(v(out) , 480n) )>0.003, 480n, 280n)- 280n < 25n
+ val_when(time, fabs(v(s)-yval(v(s) , 480n) )>0.002, 480n, 280n)- 280n < 25n
----------------------------------------------------------------------------------

2) Fichier de sortie : transcomposite.opz

Apers la simulation et loptimization de lamplificateur operationnel, le resultat est donne

dans le fichier (transcomposite.opz) :
---------------------------------------------------------------------------------Feb 2 14:39 1995 /user/ss30-3/chaahoub/CC05/eldo/transcomposite.opz
M1 A VB1 VDDA VDDA MPA W=2.355500E+02U L=5.000000E-01U
M2 B INP A VDDA MPA W=1.987800E+03U L=5.000000E-01U
M3 C INN A VDDA MPA W=1.987800E+03U L=5.000000E-01U
M4 B VB2 VSSA VSSA MNA W=7.211000E+02U L=5.000000E-01U
M5 C VB2 VSSA VSSA MNA W=7.211000E+02U L=5.000000E-01U
M6 D G B VSSA MNA W=5.920000E+01U L=5.000000E-01U
M7 OUT N C VSSA MNA W=5.920000E+01U L=5.000000E-01U
M8 D K I VDDA MPA W=4.570000E+02U L=5.500000E-01U
M9 OUT L F VDDA MPA W=4.570000E+02U L=5.500000E-01U
M10 I D VDDA VDDA MPA W=2.943500E+02U L=7.000000E-01U
M11 F D VDDA VDDA MPA W=2.943500E+02U L=7.000000E-01U
MCN1 G H VSSA VSSA MNA W=5.180000E+01U L=5.000000E-01U
MCN2 H H B VSSA MNA W=9.148000E+02U L=5.000000E-01U

- 169 -

MCP1 G VB1 VDDA VDDA MPA W=2.790000E+01U L=5.000000E-01U

MCP2 H VB1 VDDA VDDA MPA W=8.000000E-01U L=5.000000E-01U
MCN4 N O VSSA VSSA MNA W=5.180000E+01U L=5.000000E-01U
MCN3 O O C VSSA MNA W=9.148000E+02U L=5.000000E-01U
MCP4 N VB1 VDDA VDDA MPA W=2.790000E+01U L=5.000000E-01U
MCP3 O VB1 VDDA VDDA MPA W=8.000000E-01U L=5.000000E-01U
MCN5 J VB2 VSSA VSSA MNA W=1.400000E+00U L=5.000000E-01U
MCN6 K VB2 VSSA VSSA MNA W=7.130000E+01U L=5.000000E-01U
MCP5 J J I VDDA MPA W=3.600000E+00U L=5.000000E-01U
MCP6 K J VDDA VDDA MPA W=4.875000E+01U L=5.000000E-01U
MCN8 M VB2 VSSA VSSA MNA W=1.400000E+00U L=5.000000E-01U
MCN7 L VB2 VSSA VSSA MNA W=7.130000E+01U L=5.000000E-01U
MCP8 M M F VDDA MPA W=3.600000E+00U L=5.000000E-01U
MCP7 L M VDDA VDDA MPA W=4.875000E+01U L=5.000000E-01U
VDDA VDDA 0 3.000000
VSSA VSSA 0 0.000000
VB1 VB1 0 1.678789
VB2 VB2 0 0.739059
CL OUT VSSA 2.500000E+01P
C_CC S VSSA 2.500000E+01P
AREA = 3.402682E+04 microns( (2
POWER = 15.930585 mW
target < 20.00000 mW
V(S) = 1.442775 Volts
YVAL(V(S) , 280N) = 2.246020
YVAL(V(S) , 280N) = 2.246020
YVAL(V(S) , 480N) = 0.750600

VAL_WHEN (TIME , FABS (YVAL(V(S) , 280N) ) > 0.002 , 280N , 100N) - 100N =
2.413024E-08
VAL_WHEN (TIME , FABS (YVAL(V(S) , 480N) ) > 0.002 , 480N , 280N) - 280N =
2.508433E-08

GAIN IN LOW FREQUENCY

= 67.310291 dB
target > 50.00000 dB
TRANSITION FREQUENCY
= 1.159998E+08 Hz target > 5.00000E+07 Hz
PHASE MARGIN
= 65.307569 deg
target > 50.00000 deg
GAIN MARGIN
= 13.961592 dB
target > 1.00000 dB
INPUT DYNAMIC
= 2.101325 V
target > 1.80000 V
CMG = 2.127818E+00 dB
CMRR = 6.343811E+01 dB
OUTPUT DYNAMIC
= 2.1217033 V
target > 1.500000 V
CLOSED-LOOP DISTORTION
= -8.102903E+01 dB
GAIN+ = 6.045649E+01 dB
GAINMI = 6.131029E+01 dB
GAIN- = 6.054849E+01 dB
SLEWRATE ON OUTPUT
= 0.164524 V/ns V
target > 0.15 V/ns
---------------------------------------------------------------------------------3) Fichier de sortie : transcomposite.imp.
Avant loptimisation proprement dite, OPART gnre un fichier de sortie .IMP contenant de
nombreuses information propres au schma au schma lectrique. Ces informations sont exploiter
par loptimiseur Opart lui mme et par le placeur de Chirvan.
( ALIMENTATIONS ( ( VDD VDDA ) ( VSS VSSA ) ) )
( CHEMINS_DE_COURANT ( ( ( VDDA A B VSSA ) ( M_M1 M_M2 M_M4 ) )
( ( ( VDDA A C VSSA ) ( M_M1 M_M3 M_M5 ) )
( ( ( VDDA G VSSA ) ( M_MCP1 M_MCN1 ) )
( ( ( VDDA H B VSSA ) ( M_MCP2 M_MCN2 M_M4 ) )
( ( ( VDDA I D B VSSA ) ( M_M10 M_M8 M_M6 M_M4 ) )
( ( ( VDDA I J VSSA ) ( M_M10 M_MCP5 M_MCN5 ) )

- 170 -

( ( ( VDDA
( ( ( VDDA
( ( ( VDDA
( ( ( VDDA
( ( ( VDDA
( ( ( VDDA

K
L
F
F
O
N

VSSA ) ( M_MCP6 M_MCN6 ) )

VSSA ) ( M_MCP7 M_MCN7 ) )
M VSSA ) ( M_M11 M_MCP8 M_MCN8 ) )
S C VSSA ) ( M_M11 M_M9 M_M7 M_M5 ) )
C VSSA ) ( M_MCP4 M_MCN3 M_M5 ) )
VSSA ) ( M_MCP3 M_MCN4 ) )

)
))
( PAIRE_DIFFERENTIELLE ( M_M2 M_3 ) )
( NOEUDS_DE_SORTIES ( S ) )
( ( PAIRES_SYMETRIQUES ( SYMMETRIC_OBJECTS ( M_M1 M_M2 M_M4 ) ( M_M1 M_M3
M_M5 ) )
(( M_MCP1 M_MCN1 ) ( M_MCP3 M_MCN4 ) )
( ( M_MCP2 M_MCN2 M_M4) ( M_MCP4 M_MCN3 M_M5 ) )
( ( M_M10 M_M8 M_M6 M_M4 ) ( M_M11 M_M9 M_M7 M_M5 ) )
( ( M_M10 M_MCP5 M_MCN5 ) ( M_M11 M_MCP8 M_MCN8 ) )
( ( M_MCP6 M_MCN6 ) ( M_MCP7 M_MCN7 ) )
))
( NOEUDS_SYMMETRIQUES ( ( VDDA VDDA ) ( C B ) ( A A ) ( G N ) ( K L ) ( H O ) ( F I )
( J M ) ( VSSA VSSA ) )
)
( NOEUDS_A_FORT_GAIN ( S ) )
( NOEUDS_A_PLUS_FORT_GAIN S )

- 171 -

Table de Matieres
Introduction GENERALE ________________________________________________ 6
1.1. Introduction_____________________________________________________ 10
1.2. Justification de la conception des Circuits Intgrs CMOS Basse Tension
dAlimentation et Faible consommation __________________________________ 11
1.3. Impact de la rduction de la tension dalimentation sur la conception des
circuits intgrs mixte: __________________________________________________ 13
1.4. Les limitations de la conception des circuits intgrs analogiques basse
tension dalimentation et faible consommation ____________________________ 14
1.4.1 Limite fondamentale__________________________________________________________ 14
1.4.2 Les limites dimplmentation relle des circuits intgrs analogiques et mixtes ___________14

1.5. Classification des circuits CMOS basse tension dalimentation _______ 16

1.6. Proprits lectriques des transistors MOS __________________________ 17
1.6.1. Notations utilises___________________________________________________________17
1.6.2. Modle petits signaux________________________________________________________17
1.6.3. Le Bruit dans les transistors MOS ______________________________________________19
1.6.4. Rgions dopration du transistor MOS et ces caractristiques Courant-Tension [16] ______ 21

1.10. Conclusion ____________________________________________________ 24

2.1. Introduction_____________________________________________________ 27
2.2 Principe de la conversion __________________________________________ 28
2.3. Description gnrale du systme ___________________________________ 29
2.4. Justification des performances demandes___________________________ 38
2.5. LIMITATION DES STRUCTURES CMOS TRADITIONNELLES ___________ 42
2.5.1. Etage de gain simple: ________________________________________________________ 42
2.5.2. Etage de gain de circuit cascode:________________________________________________47

2.6. NOUVELLES STRUCTURES________________________________________ 51

2.6.1. Circuit Cascode Rgul [30][31][32] ____________________________________________ 51
2.6.2. Circuit Composite (Mthode des transistors composites) [34][35] _____________________ 58

2.7. APPLICATION DE LA METHODE DES TRANSISTORS COMPOSITES ____ 60

2.8. Conclusion _____________________________________________________ 68
3.1. Introduction_____________________________________________________ 72

- 172 -

3.2. Principaux phnomnes parasites rencontrs dans un circuit intgr

analogique_____________________________________________________________ 73
3.2.1. Capacits parasites___________________________________________________________73
3.2.2. Rsistances parasites _________________________________________________________ 74
3.2.3. Inductances parasites _________________________________________________________ 75
3.2.4. Composants parasites actifs____________________________________________________ 75
3.2.5. Appairage de composants (Matching)____________________________________________ 75
3.2.6. Interactions lectrothermiques__________________________________________________ 76
3.2.7. Incertitude sur les paramtres de la technologie ____________________________________ 76

3.3. Contraintes appliquer lors de la conception d'un circuit intgr

analogique_____________________________________________________________ 77
3.3.1. Contraintes sur les performances attendues du circuit intgr analogique ________________77
3.3.2. Contraintes sur le circuit final __________________________________________________ 78
3.3.3. Contraintes de Placement _____________________________________________________ 80
3.3.4. Contraintes de Routage_______________________________________________________ 82
3.3.5. Contraintes de Compaction____________________________________________________ 84
3.4. Conclusion __________________________________________________________________ 85

4.1. Introduction_____________________________________________________ 87
4.2. Mthodologie de conception des circuits intgrs analogiques au CNET
Grenoble ______________________________________________________________ 89
4.3. Le logiciel CHIRVAN. ____________________________________________ 91
4.4. Gnration des composants________________________________________ 94
4.4.1. Le MOS___________________________________________________________________95
4.4.2. Le MOS de Charge __________________________________________________________ 96
4.4.3. La Paire Diffrentielle ________________________________________________________ 96
4.4.4. Le Miroir de Courant ________________________________________________________ 97
4.4.5. La Fusion de deux Transistors ou Groupes de Transistors ___________________________ 97
4.4.6. Les Prises Caissons et Substrats________________________________________________98
4.4.6. La Rsistance_______________________________________________________________ 98
4.4.7. Les Capacits_______________________________________________________________ 99

4.5. Routage _______________________________________________________ 100

4.5.1 Mthodologie ______________________________________________________________ 100
4.5.2. Description des Contraintes Gomtriques _______________________________________ 102
4.5.3. Algorithme de Routage ______________________________________________________102

4.6. Compaction ____________________________________________________ 110

4.6.1. But______________________________________________________________________ 110
4.6.2. Mthodologie _____________________________________________________________111
4.6.3. Description dObjet_________________________________________________________ 112

- 173 -

4.6.4. Contraintes de Descriptions __________________________________________________ 113

4.6.5. Construction des Contraintes _________________________________________________114
4.6.6. Algorithmes dOptimisation__________________________________________________115
4.6.7. Traitement du layout________________________________________________________ 118

4.7. Resultats Experimentaux_________________________________________ 118

4.8. Conclusion ____________________________________________________ 121
5.1. Introduction____________________________________________________ 124
5.2. Formulation du problme ________________________________________ 125
5.3. Vue gnrale de loutil de Placement ______________________________ 128
5.4. Prsentation des diffrents algorithmes utilises pour rsoudre le problme
de placement __________________________________________________________ 130
5.4.1. Placement Constructif _______________________________________________________ 130
5.4.2. Placement Dirig par les Forces _______________________________________________ 131
5.4.3. Placement par Partition ______________________________________________________131
5.4.4. Optimisation Quadratique ____________________________________________________ 131
5.4.5. Placement Gntique________________________________________________________ 132
5.4.6. Recuit Simul _____________________________________________________________132
5.4.7. Discussion________________________________________________________________134

5.5. Implementation de la Mthode du Recuit Simul pour le placement des

cellules analogiques____________________________________________________ 137
5.5.1. Reprsentation du Placement _________________________________________________ 138

5.6. Manipuler les contraintes analogiques en recuit simul ______________ 141

5.7. Fonction de cot ________________________________________________ 144
5.8. Conclusion ____________________________________________________ 146

Conclusion GENERALE _______________________________________________ 148

Rfrences ________________________________________________________ 151
Annexe 1__________________________________________________________ 159
A.1. OUTILS DE DEVELOPPEMENT ____________________________________ 159
A1.2. Le Lisp_______________________________________________________ 159
Une approche objet_______________________________________________________________160
Approche pratique _______________________________________________________________162
Exemples ______________________________________________________________________163

A1.3. Ada - 2D _____________________________________________________ 164

A1.4. Mada - 2D____________________________________________________ 165

- 174 -

Annexe A2 ________________________________________________________ 167

- 175 -