Señales PWM

Programa de Postgrados en
Ingeniera Elctrica y Electrnica
Arquitectura de
Procesos Industriales
Unidad 5
Mdulos de PWM.
Conversin AD e Interfaz de Comunicacin.
Autor
Profesor Eval Bladimir Bacca Corts
Ing. Electrnico
Mg. En Automtica
Programa de Postgrados en Ingeniera Elctrica y Electrnica
Escuela de Ingeniera Elctrica y Electrnica
Direccin de Nuevas Tecnologas y Educacin Virtual
Vicerrectora Acadmica
Universidad del Valle
2007
Ficha Tcnica
Coordinador de Programa Acadmico
Humberto Loaiza Correa
Diseo Grfico
Edinson Largo Hoyos
Montaje e Ilustracin
Karol Johanna Romero Villota
Programacin
Sandra Lorena Mayorga Muriel
Asesora Metodolgica
Oscar Trejos Sinisterra
Pacfico Abella Milln
Coordinacin Programacin
Henry A. Taquez Quengun
Coordinacin Diseo Grfico
Karen Ramrez Gonzlez
Diagramacin Versin Imprimible
John Jairo Toro Londoo / Sadua Vanessa Aristizabal
Escuela de Ingeniera Elctrica y Electrnica
Direccin de Nuevas Tecnologas y Educacin Virtual
Vicerrectora Acadmica
2007
Tabla de Contenido
Introduccin
Objetivos
Contenido
Tema 1. Puertos Binarios E/S
Tema
Tema
Tema
Tema
2.
3.
4.
5.
Temporizadores y Contadores
Mdulos de Entrada y Captura
Mdulo de Salida y Comporacin
Relojes de Tiempo Real y Watchdog
Resumen
Actividades de Aprendizaje
Lecturas Complementarias
Bibliografa
5
5
5
17
26
32
37
43
43
44
44

Especializacin en Informtica Industrial Arquitectura de Procesos Industriales
Unidad 5:
Mdulos de PWM. Conversin AD e Interfaz de Comunicacin.

Introduccin
sta gua tratar los conceptos fundamentales sobre mdulos PWM, los cuales
dependen de la estructura de temporizadores discutida anteriormente, pero
que se convierte en una herramienta muy importante para fines de control
de dispositivos de potencia, fundamentales en el campo de la interfaz con el mundo
externo.
Luego, se tocar el tema de los conversores anlogo a digital disponibles en las plataformas
basadas en un microcontrolador, su relacin con la CPU, sistema de interrupciones,
configuracin y modo de operacin. En caso de no encontrar un dispositivo como estos
en un microcontrolador, se darn las pautas necesarias bsicas para implementar una
interfaz digital con un dispositivo como estos pero mapeado en memoria.
Finalmente se discutirn los sistemas de comunicacin, entre ellos los asncronos y los
sncronos. Los primeros son los ms comunes en las familias de microcontroladores,
permitiendo de esta manera establecer un enlace de comunicacin con otros dispositivos
similares o con un sistema servidor central.
De igual forma que en las otras guas, primero se discutirn los fundamentos y luego
se enfocar la atencin a cada dispositivo de las familias que en este curso se tienen
disponibles.
Objetivos
Conocer los conceptos bsicos y el funcionamiento de los mdulos de PWM.
Conocer los conceptos bsicos y el funcionamiento de los mdulos de conversin
analgica a digital.
Conocer los conceptos bsicos y el funcionamiento de las interfaces de
comunicacin.
Contenidos
Tema 1. Mdulos de PWM
Subtema 1.1 Conceptos Bsicos
PWM o modulacin por ancho de pulso es una estrategia que es usada tanto para
comunicar informacin como para actuar sobre dispositivos anlogos que requieran
una entrada de voltaje variable para operar, concretamente este tipo de modulacin es
usada para controlar la velocidad de motores de DC. Sin embargo, tambin se puede
Unidad 5:

comunicar informacin de tal manera que la variacin del ancho del pulso informa la
aparicin de un dato nuevo.
Figura 5.1 Formas de onda de la modulacin por ancho de pulso.
La Figura 5.1 muestra la forma de onda de este tipo de modulacin, debe observarse
que existen dos parmetros bsicos:
Perodo, tiempo base sobre el cual se realiza la modulacin.
Tiempo de Encendido, tiempo en el cual la seal mantiene en su mximo valor
de voltaje, de tal manera que el tiempo de apagado sera la resta entre el Periodo y el
Tiempo de Encendido.
Ahora es claro que este tipo de modulacin puede ser empleado para comunicar
informacin entre dos dispositivos electrnicos, sin embargo, es ms usado para
manejar actuadores como motores de DC, de forma que la variacin del pulso hace
que el voltaje efectivo (lnea punteada en la Figura 5.1) se eleve o disminuya segn el
tiempo de encendido de la seal. Desde el punto de vista de los microcontroladores, una
unidad de PWM es un hardware independiente de la CPU pero atada a los mdulos de
temporizacin y que poseen las siguientes caractersticas generales:
Una seal de reloj que incrementa el contador principal del sistema.
Un registro contador de rueda libre de N bits, dependiendo del tipo de resolucin
que se maneje.
Un registro comparador de N bits que es usado para activar / desactivar una
patilla del microcontrolador en el momento en que su valor coincida con el registro
contador.
Un conjunto de registros de control para configurar propiedades como:

Unidad 5:

Polaridad de la seal PWM.

Alineacin de la seal de PWM (izquierda, derecha o central).
Divisin del rango de conteo.
Como veremos, unos microcontroladores no poseen un mdulo de PWM, sin embargo
esto no significa que no se pueda implementar. Por lo anterior, a continuacin se
esbozan unas estrategias sencillas generales para implementar este tipo de sistemas:
Uso de Dos Temporizadores
1. Uno de ellos debe implementarse para generar la base de tiempo. En el
momento en que se rebose se debe cargar el valor de sobre flujo del segundo
temporizador y se debe ubicar un 1 lgico en la patilla usada para generar la
seal de PWM.
2. El segundo temporizador determinar el tiempo de encendido, de manera que
en el momento de su rebose se debe deshabilitar y ubicar un 0 lgico en la patilla
usada para generar la seal de PWM.
Uso de Un Temporizador
1. En este caso la frecuencia del PWM es menor, ya que el temporizador se
programar para la generacin de una base de tiempo fija (TICKS) al cabo de la
cual genera una interrupcin, cuyo cdigo determinar la activacin o no de la
patilla dedicada a la seal de PWM.
2. En la rutina de interrupcin se tiene informacin sobre el nmero de TICKS
que conforman un perodo y el nmero de TICKS que equivalen al tiempo de
encendido.
3. Una vez se cumple con el perodo se ubica un 1 lgico en la patilla usada
para generar la seal de PWM y una vez se cumplen los TICKS del tiempo de
encendido se ubica un 0 lgico en esta patilla.
4. Notemos que existe un costo de tiempo que demora el software en tomar
las decisiones, este tiempo hace que la seal de PWM no sea estable, pero
dependiendo de los niveles de precisin sto puede ser tolerado.
Hardware Externo y un Temporizador
1. Se conecta un hardware externo a una patilla de interrupcin externa, tal que
la rata de interrupcin determina el periodo de la seal de PWM.
2. Se usa un temporizador interno el cual es inicializado con el tiempo de
encendido en el momento de atender la interrupcin externa.
3. El rebose del temporizador es usado como interrupcin para ubicar un 0
lgico en la patilla que maneja la seal de PWM. Esto se complementa con la
ubicacin de un 1 lgico sobre esta misma patilla en el momento de atender la
interrupcin externa.
Unidad 5:

Subtema 1.2 Casos de Estudio

Familia MCS51
Figura 5.2 Esquema general de un sistema PWM para la familia MCS5X.
La Figura 5.2 muestra el diagrama general para la implementacin de una de las

soluciones expuestas anteriormente sobre una plataforma MCS5X. Se tiene una base
de tiempo la cual puede ser:
Un oscilador independiente tipo 555, el cual puede ser ajustado a travs de un
potencimetro.
Un perifrico tipo 8354 que posee hasta 3 temporizadores de 16bits, el cual har
parte del mapa de memoria del microcontrolador a travs de un decodificador de
memoria previamente diseado.
Cualquiera que sea el mtodo se tendr una seal elctrica que entrar a la patilla de
interrupcin externa del microcontrolador, que generar una rata de interrupcin que
ser equivalente a la frecuencia de la seal de PWM, la cual ser generada usando una
patilla de los puertos de E/S binarios que posee el microcontrolador. En el diagrama no
se describe la operacin interna que debe realizar el temporizador T0, T1 o T2 con el fin
de proporcionar el tiempo de encendido de la seal de PWM.
Familia DS80C390
En esta familia de microcontroladores tampoco se tiene disponible una unidad de PWM,
aunque su estructura es compatible con la de la familia MCS5X se puede implementar
el esquema que se describi en la Figura 5.2; sin embargo, aprovechando el sistema de
desarrollo que posee esta familia se indicar una estrategia software para la generacin
de seales PWM.
El sistema de desarrollo TINI que implementa un microcontrolador de esta familia
es programado en JAVA. La API de JAVA para el sistema TINI es compatible con todas
las herramientas del estndar original de JAVA, por lo tanto se pueden implementar lo
que se llama Hilos de ejecucin. Estos Hilos son como pequeos procesos que pueden
correr en paralelo con otros programas que se carguen en el sistema.
Cuando se implementa un generador de PWM usando Hilos se deben tener en cuenta
los siguientes aspectos:
Unidad 5:

Una variable de clase que determine el perodo de la seal de PWM.

Una variable de clase que determine el tiempo de encendido de la seal de
PWM.
En el interior del mtodo run(), propio de los Hilos en JAVA, ubicar un 1 lgico en
un puerto de E/S y luego parar la ejecucin del Hilo durante el tiempo de encendido
especificado.
En el interior del mtodo run(), propio de los Hilos en JAVA, ubicar un 0 lgico
en un puerto de E/S y luego parar la ejecucin del Hilo durante el tiempo de apagado
especificado (periodo tiempo de encendido).
Finalmente un par de mtodos como mnimo con el fin de modificar las variables
de clase relacionadas con el perodo y el tiempo de encendido.
Familia RC3000
Para la familia RCM3200 el mdulo de PWM es compuesto de un contador en rueda
libre de 10bits y cuatro registros adicionales de 10bits tambin para cada canal PWM;
el reloj del sistema est dado por la salida del temporizador A9. El mdulo de PWM
puede activar o no la funcin de Separacin la cual divide el rango total de conteo
(1024 cuentas) en cuatro rangos de 256 cuentas, de manera que la cantidad de cuentas
en que el canal PWM mantiene en alto es igual al nmero almacenado en el byte ms
significativo del registro asociado a cada canal.
Figura 5.3 Formas de onda PWM para la familia RCM3200.
La Figura 5.3 muestra las formas de onda que se pueden obtener al usar esta funcin
del mdulo de PWM, lo cual posee la ventaja de reducir los requerimientos de filtrado
de la seal de salida. En este modo de operacin los bits menos significativos de cada
registro de PWM poseen las siguientes funciones:
Unidad 5:

Bit0, si es 0 activa el mdulo de PWM en modo de bloque, o sea 1024 cuentas; si

no, activa la funcin de Separacin.
Bits1:5, son ignorados.
Bits6:7, corresponden a los 2 bits menos significativos del registro de PWM.
Familia 68HC12
El mdulo de PWM para esta familia posee las siguientes caractersticas importantes:
Puede ser configurado para operar como 4 canales de PWM de 8bits
independientes.
Puede ser configurado para operar como 2 canales de PWM de 16bits independientes.
Puede ser configurado para operar como 3 canales de PWM, uno de 16bits y dos
de 8bits independientes.
Es capaz de ajustar la polaridad de la seal de salida, es decir, activa alta o activa
baja.
Las salidas de los canales pueden ser ajustadas con alineacin a la izquierda o al
centro.
Los registros que mantienen el ciclo efectivo de la seal poseen doble buffer, tal
que slo se actualizarn cuando se inicie el siguiente perodo evitando la aparicin
de ruido en la salida.
Posee un sistema de reloj que puede ser dividido en varias frecuencias dependientes
del reloj de la CPU.
Figura 5.4 Sistema de reloj del mdulo de PWM para la familia HC12
10
Unidad 5:

La Figura 5.4 muestra el sistema de reloj del mdulo de PWM para la familia HC12,
donde primero que todo se debe tener en cuenta el conjunto de registros asociados:
PWCLK, el cual determina:
La concatenacin de los registros de PWM 2 y 3.
La concatenacin de los registros de PWM 0 y 1.
La divisin de frecuencia para el reloj A, 8 posibilidades.
La divisin de frecuencia para el reloj B, 8 posibilidades.
PWPOL, el cual determina:
La seleccin de la fuente de reloj A o S0 y la fuente de reloj B o S1, ver Figura
5.4.
La seleccin de la polarizacin de las salidas de PWM para cada canal.
PWSCALX y PWSCNTX, donde X es 0 o 1 y permiten, segn la Figura 5.4, adicionar
una divisin de frecuencia de reloj adicional a la introducida con el registro PWCLK,
de forma que se tiene un registro contador PWSCNTX el cual en el momento del
rebose carga el valor del registro PWSCALX dividiendo la frecuencia de entrada al
mdulo por 256, ya que son registros de 8bits, y luego, por 2.
Figura 5.5 Alineacin a la izquierda de la forma de onda de salida PWM
Unidad 5:
11

Figura 5.6 Alineacin al centro de la forma de onda de PWM
La Figura 5.5 y la Figura 5.6 muestran las formas de onda y la estructura del mdulo de
PWM cuando se configura para obtener una alineacin centrada o a la izquierda. Para
este fin se deben identificar la funcin de los siguientes registros:
PWEN, habilita o no la funcin de PWM sobre cada canal independientemente.
Esto est relacionado con la direccin de las patillas de E/S, que en caso de usar el
mdulo de PWM son obligatoriamente de salida.
PWCONTX, donde X es: 0, 1, 2 o 3; este registro es un contador de rueda libre
asociado a cada canal.
PWDTYX, donde X es: 0, 1, 2 o 3; este registro almacena el valor relacionado con
el ciclo efectivo de trabajo que, dependiendo del bit de polaridad ser un 0 o 1.
PWPERX, donde X es: 0, 1, 2 o 3; este registro almacena un nmero de 8bits del
cual depende el perodo de la seal de PWM, es decir, dado un perodo de la seal de
reloj de entrada al mdulo, ste se multiplica por el contenido de este registro para
obtener el periodo de la seal de PWM de salida.
Tema 2. Conversin A/D

En esta seccin revisaremos ciertos conceptos bsicos de los conversores anlogo a
digital ya que el estudiante conoce previamente estos dispositivos desde su curso de
instrumentacin electrnica. Idealmente, un conversor anlogo a digital debe poseer la
caracterstica mostrada en la Figura 5.7
12
Unidad 5:

Figura 5.7 Caracterstica de un conversor AD.
Donde existe una relacin lineal entre el voltaje de entrada y el voltaje de salida
representado por la palabra digital del conversor.
Sin embargo, los conversores A/D reales poseen problemas que definen sus caractersticas
principales, como son:
Resolucin
La cual se define como la ms pequea variacin del voltaje de entrada que hace
que exista un cambio en la salida, es decir (donde N es el nmero de bits del
conversor):
+
V= VrefN - Vref
2 -1
Error de linealidad
Este tipo de error verifica que tan lineal es la respuesta del conversor, tomando
la diferencia entre los voltajes de transicin de la curva de salida del conversor
A/D.
Error de offset
Prcticamente es el valor medio de la primera transicin del voltaje de salida.
Tiempo de conversin
Es el tiempo transcurrido entre la seal de inicio de conversin y la salida de una
lectura vlida.
Rata de conversin
Es la rata mxima a la cual se pueden obtener conversiones sucesivas.
Sensibilidad a la fuente de alimentacin
Es el porcentaje de cambio en los voltajes de transicin respecto a un cambio de
un 1 por ciento en el voltaje de alimentacin.
Error de precisin absoluta
Es la diferencia entre los voltajes de transicin de entrada y sus valores ideales
antes de ajustar el cero y la ganancia.
Unidad 5:
13

Para poder obtener una expresin digital de un voltaje anlogo existen varios caminos,
los ms importantes se muestran a continuacin:
Conversor A/D por integracin,
La idea de esta tcnica radica en almacenar el voltaje de entrada en un condensador
por una cantidad determinada de tiempo, luego, este es descargado a una rata
conocida, justo en el momento de iniciar la descarga se inicia un conteo el cual
es acumulado en un contador y justo cuando el valor es cero un comparador
desconecta el reloj del contador de tal manera que la cuenta posee la expresin
digital del voltaje en la entrada del conversor, como se muestra en la Figura 5.8.
Esta tcnica posee la gran desventaja que este tipo de conversores es lento, sin
embargo, posee una buena linealidad y precisin.
Figura 5.8 Conversor por integracin
Conversor A/D de seguimiento,

En este caso el conversor compara su entrada con la salida de un conversor D/A,
si esta salida es ms grande que la entrada se incrementa un contador Up/Down
de tal manera que ajuste su cuenta para igualar al voltaje de entrada.
Las salidas del contador son la alimentacin del conversor D/A. Este tipo de
conversores son lentos, en el peor de los casos si estamos hablando de 8 bits, se
tienen que cumplir 256 cuentas para llegar a una escala completa.
Figura 5.9 Conversor de seguimiento

14
Unidad 5:

Figura 5.10 Algoritmo para un conversor de aproximaciones sucesivas.
Conversor A/D de aproximaciones sucesivas

Este tipo de conversores son rpidos y econmicos, su tcnica se basa en dividir
consecutivamente el rango de conversin de tal manera que el voltaje de entrada
se compara continuamente, luego, si este es mayor, se toma la parte superior del
rango de cuenta, luego, este nuevo rango se vuelve a dividir dependiendo de si el
voltaje est en la mitad superior o en la inferior.
Figura 5.11 Conversor de aproximaciones sucesivas.
Este tipo de conversores solo necesitan un nmero de cuentas equivalente al

nmero de bits de la conversin en el peor de los casos.
Conversor A/D tipo FLASH
En este caso el conversor consta de 2N-1 comparadores, los cuales determinan
simultneamente todos los N bits de la salida digital.
Esto es, cada uno de los comparadores toma la entrada y la compara con su
voltaje de referencia tomado de una serie de resistencias conectadas entre Vref+
Unidad 5:
15

y Vref-; estas salidas son alimentadas a un conjunto de compuertas XOR las cuales
alimentan el codificador para tomar las N salidas digitales, como se demuestra
en la Figura 5.12.
Figura 5.12 Conversor tipo FLASH.
La gran desventaja es que es muy costosa su implementacin ya que se

necesitaran 2N-1 comparadores para poder obtener una conversin de N bits,
sin embargo, debido a que su conversin se realiza en paralelo su velocidad es
elevada.
Conversor A/D tipo FLASH con sub-rango
Este tipo de conversor trata de resolver el gran inconveniente del anterior, su costo.
Su propuesta es la de tomar un conversor FLASH para los bits ms significativos,
su respuesta es alimentada a un conversor D/A el cual arroja un voltaje que es
alimentado a un amplificador diferencial de tal manera que otro conversor FLASH
se encarga de los bits menos significativos tomando la diferencia de voltajes entre
la entrada y el arrojado por el conversor D/A. Si se tiene una conversin de 8 bits,
se tendra solamente 30 comparadores para realizar la conversin, en lugar de
los 255 requeridos cuando se emplea la estrategia de los conversores FLASH.
16
Unidad 5:

Figura 5.13 Conversor tipo FLASH con subrango.

Microcontroladores sin ADC integrado
Existen en el mercado muchas familias de microcontroladores que no poseen un ADC
integrado, sin embargo, esto no quiere decir que no sea posible implementar un sistema
de adquisicin de datos analgica. Para este fin existen tres aproximaciones bsicas:
1. Puertos de E/S, la Figura 5.14 muestra esta estrategia, la cual consiste en disponer
de un puerto de datos, mnimo 8bits, y un puerto de control, el cual vara dependiendo
del tipo de ADC que se conecte.
Figura 5.14 Esquema general de conexin usando puertos de E/S binarios de un

microcontrolador
Los siguientes aspectos deben ser tenidos en cuenta al implementar este esquema:
Fcil de implementar desde el punto de vista hardware y software.
Desperdicio de puertos binarios de E/S.
Difcil actualizacin, esto es en caso de necesitar ms perifricos para el
sistema.
2. Puerto de E/S en Memoria, esta estrategia es mostrada en la Figura 5.15, donde
el requerimiento fundamental es que el microcontrolador soporte accesos a memoria
Unidad 5:
17

externa, tal que se disponga de un bus de datos, direcciones y control con los cuales
se implementa un decodificador que activar o no al ADC permitiendo: Configurar
parmetros del ADC, Consulta del estado del ADC y Lectura / escritura de datos en
general.
Figura 5.15 Esquema general de conexin usando un puerto de E/S en memoria.
Para este esquema es debe tener en cuenta los siguientes aspectos:

Interfaz de bus externa por parte del microcontrolador.
Habilidades para el diseo e implementacin de puertos de E/S ubicados en
memoria.
Como est ubicado en memoria, este esquema puede ser aprovechado para la
implementacin de ms perifricos.
Requiere ms integrados de interfaz, esto es, incrementa los costos.
Propenso a fallos en la etapa de desarrollo.
Difcil concepcin para diseadores no experimentados.
3. Bus de Comunicaciones
Figura 5.16 Esquema general de conexin usando un bus de comunicaciones.
La Figura 5.16 muestra el tercer esquema de conexin tpico donde se usa un bus de
comunicaciones para tener acceso al ADC. Este bus de comunicaciones por lo general
es un estndar de intercambio de datos tipo serie como: SPI, SCI (RS232) o I2C. Los
aspectos a tener en cuenta en este esquema son:
Soporte por parte del microcontrolador y del ADC de algn estndar de
comunicacin serial citado anteriormente.
Si el microcontrolador debe poseer comunicacin con otro sistema, se debe
buscar la posibilidad de multiplexar el bus de comunicacin serial o implementarlo
a partir de puertos binarios de E/S.
Fcil implementacin en hardware.
18
Unidad 5:

Dependiendo de la rata de conversin, la complejidad del software podra

aumentar.
Orientndonos a las familias que se tienen disponibles, es decir: MCS51, RCM3200 y
DS80C390; y tomando el esquema de conexin a travs de un puerto de E/S en memoria
se debe hacer referencia a lo explicado en la seccin 3.3 (Interfaz de E/S Mapeada en
Memoria) de la Unidad No. 4.
Si se usa el esquema de bus de comunicacin y con la restriccin de mantener un enlace
de intercambio de datos con el exterior, para la familia MCS51 se debe implementar el
estndar seleccionado a travs de software y usando 2 o 3 patillas de un puerto de E/S
binario; para la familia RCM3200 no hay problema ya que se cuenta con 6 puertos tipo
serie independientes; y para la familia DS80C390 se tienen dos puertos seriales, uno de
ellos se podra usar para la comunicacin con perifricos.
Familia 68HC12
Figura 5.17 Diagrama de bloques del conversor AD de la familia HC12.

Unidad 5:
19

La Figura 5.17 muestra el diagrama de bloques del conversor AD de la familia HC12,

el cual es un ADC de aproximaciones sucesivas de 8bits o 10bits de resolucin con 8
canales multiplexados y una precisin de +/-2LSB. Posee un sistema de muestreo
y retencin interno y 16 registros de 16bits para el control del mdulo. El conjunto
de registros de control permite la configuracin del mdulo para diferentes modos de
operacin tal que automticamente se pueden solicitar conversiones sucesivas en uno
o varios canales.
Con el fin de operar el ADC existen una serie de registros que se deben configurar
previamente, los cuales se muestran en secuencia a continuacin:
ATDCTL2, donde se puede: habilitar el ADC, habilitar la generacin de interrupcin
del ADC y consultar la bandera de secuencia de conversin completa.
Figura 5.18 Ratas de muestreo que pueden ser configuradas en la familia HC12.
Figura 5.19 Divisores de frecuencia configurables para el ADC en la familia HC12.
ATDCTL4, el cual habilita la conversin de 8bits o 10bits, selecciona el tiempo

de muestreo y conversin entre 4 valores posibles como lo muestra la Figura 5.18 y
la seleccin del divisor de frecuencia para el mdulo entre 8 valores posibles como
lo muestra la Figura 5.19, notemos que existen valores invlidos que no deben ser
usados.
ATDCTL5, donde se configuran los modos de conversin como: habilitacin para
una secuencia de 4 o 8 conversiones, habilitacin de una secuencia permanente de
20
Unidad 5:

conversiones o slo de una, habilitacin de las conversiones a realizar en un solo

canal o en un conjunto de ellas. Esta ltima labor se realiza en conjuncin con una
serie de bits cuya combinacin permitida se muestra en la Figura 5.20 donde se
puede observar que existen unos cdigos especficos para determinados modos de
operacin, desde la conversin en un solo canal, conversin en 4 canales diferentes
y hasta en 8.
Figura 5.20 Seleccin de canales y modos de conversin para la familia HC12.
ATDSTAT, se compone de una parte alta y otra baja donde se puede consultar
si existe o no una secuencia de conversin en proceso, el canal que est siendo
procesado en un determinado momento y banderas asociadas a cada canal que
reflejan si la conversin ha sido o no realizada sobre ellos.
ATDRX, donde la X toma un valor entre 0 y 7, haciendo referencia a cada canal
anlogo. En estos registros se guarda el resultado de la conversin el cual es alineado
a la izquierda.
Unidad 5:
21

Tema 3. Interfaz de Comunicacin

Las comunicaciones seriales se emplean ampliamente en todos los servicios de datos que
hoy en da se prestan, como: telfonos celulares, comunicaciones satelitales, Ethernet,
Internet, etc. En toda comunicacin serie se transmiten bits y se reciben los mismos
en el mismo orden de transmisin, de tal manera que para transmitir bytes, palabras,
dobles palabras y nmeros flotantes se debern realizar muchas transmisiones de bits.
Los puertos serie por lo general son registros de desplazamiento conectados a puertos
E/S dedicados y diseados de acuerdo al medio fsico de transmisin.
Existen diferentes estndares de comunicacin serial que pueden ser implementados
en un microcontrolador, pero bsicamente se dividen en:
Sincrnicos
SPI o Serial Peripheral Interface, promovido por MOTOROLA y utiliza 3 lneas
o ms para comunicar uno o ms perifricos a travs de dos lneas seriales, una
para recepcin y otra para transmisin, adicionalmente se tienen una lnea de
reloj que define la velocidad de comunicacin de la interfaz.
I2C o Inter. IC Bus, promovido por PHILIPS, es un protocolo half duplex y de
slo dos hilos de conexin, uno para el reloj del sistema y otro para los datos ya
sea de entrada o salida.
Asincrnicos
SCI o Serial Computer Interface, este tipo de comunicacin es la ms usada
tanto en microcontroladores como en un PC y es ms conocido como RS232 y
sus derivados.
ETHERNET, este tipo de protocolo es asincrnico desde el punto de vista de
no tener una lnea de reloj dedicada para este fin pero, emplea un sistema de
codificacin de los datos a transmitir o recibir a partir de la cual es fcil extraer
la seal de reloj. Este tipo de protocolo es familiar por la gran cantidad de gente
que actualmente accede a Internet.
Este tipo de protocolos se describirn con ms profundidad en las siguientes sub
secciones y en las prximas secciones se ver como programar este tipo de interfaz de
comunicacin en las diferentes plataformas.
SCI
Un puerto serie que tpicamente se encuentra en los sistemas electrnicos programables
maneja una comunicacin asincrnica tipo RS-232, sin embargo, esta no es el nico
tipo de comunicacin que podra soportar una interfaz serial; los microcontroladores
22
Unidad 5:

soportan un tipo de comunicacin sincrnica, obviamente con unas prestaciones

mucho ms altas que la comunicacin asincrnica. Por lo tanto, cuando hablemos
de un puerto serie nos referiremos por defecto a un protocolo RS-232, a menos que
se especifique lo contrario. En el protocolo RS-232 existen los siguientes parmetros a
controlar y/o programar, como se muestra en la Figura 5.21:
Figura 5.21 Trama de datos en RS232.
Velocidad de transmisin / recepcin.

Paridad.
Tamao de la trama de datos.
Cuantos bits de Stop se necesitan.
Las operaciones de inters ms importantes que se deben realizar son las siguientes:
Configuracin del puerto.
Escritura y lectura en/de el puerto de un dato deseado.
Lectura del estado del puerto serie.
Cada una de estas funciones bsicas tiene asociados registros de datos, los cuales deben
ser consultados y/o escritos. El nmero de registros y el formato de los datos que
estos llevan dependen de la plataforma de desarrollo. En la Figura 5.22 se muestran las
conexiones tpicas para conectores DB9 o DB25 que hacen parte del estndar RS-232,
aunque se presentan las conexiones para solo transmitir datos, sin tener en cuenta
seales de hardware como DTR, DSR, CD, RTS y CTS que son orientadas a realizar un
control de flujo por hardware no por software. La conexin mostrada en la Figura 5.22
es muy til para probar que tanto los algoritmos de transmisin como de recepcin
funcionan sin necesidad de tener dos sistemas comunicados.
Figura 5.22 Esquemas de conexin para NULL MODEM y de LOOPBACK.

Unidad 5:
23

SPI
SPI es un bus serial estndar introducido por Motorola el cual posee las siguientes
caractersticas:
Es un enlace serie sincrnico.
Operacin Full Duplex.
Opera bajo un esquema de maestro a esclavo.
Altas velocidades de transferencia de informacin.
El estndar SPI establece como mnimo 4 seales:
SCLK, seal de reloj emitida por el maestro del bus.
MOSI, seal de salida del maestro y entrada de los esclavos.
MISO, seal de salida de los esclavos y entrada del maestro.
/SS, seal de seleccin del maestro, una por cada esclavo.
La Figura 5.23 muestra la conexin y direccin de cada una de las seales descritas
anteriormente.
Figura 5.23 Esquema de conexin para el bus SPI.
El bus SPI funciona de la siguiente manera, el dispositivo que hace de maestro inicia
cualquier transferencia en el bus, esto se lleva a cabo seleccionando un esclavo especfico;
una vez se ha seleccionado el dispositivo esclavo, ste debe esperar la generacin de la
seal de reloj la cual determinar el momento en el cual el dispositivo esclavo escribir
o leer los datos presentes en la lneas MOSI o MISO. Un esquema de implementacin
tpico se muestra en la Figura 5.24.
Figura 5.24 Esquema de conexin en SPI.

24
Unidad 5:

Las siguientes son caractersticas de SPI a tener en cuenta en el momento de disear un

sistema que se base en este bus de comunicacin:
SPI no ofrece un mecanismo de reconocimiento de los datos transferidos.
SPI no especifica un mecanismo de acceso a travs de direcciones de los
dispositivos esclavos.
SPI no especifica un mecanismo de control de flujo, desde el punto de vista del
esclavo.
Aunque normalmente se necesitan tantas lneas de seleccin de esclavos como
esclavos existan en el bus, un protocolo de comunicacin a alto nivel puede ser
implementado con el fin de solo usar una sola lnea.
Es necesaria la implementacin de un protocolo de alto nivel que permita el
establecimiento de una conexin hacia un esclavo determinado, la determinacin de
la direccin de transferencia de informacin y el control de flujo.
SPI solo ofrece la interfaz sincrnica de comunicacin serie, las caractersticas
adicionales deben ser implementadas por software y son responsabilidad del
programador.
I2C
Otro bus de comunicacin serie que es comnmente implementado en los
microcontroladores es el I2C el cual fue desarrollado inicialmente por Philips, este bus
de comunicacin posee las siguientes caractersticas:
Es un enlace serie sincrnico.
Operacin Half Duplex.
Opera bajo un esquema de maestro a esclavo.
Velocidades de transferencia de informacin de hasta 400Kbps.
Posee un esquema de acceso a dispositivos esclavos a travs de direcciones de
7bits de ancho.
Diseado para conectar diversos dispositivos localmente en un mismo sistema
electrnico programable.
I2C es un bus serie que necesita slamente dos cables para ser implementado, a
diferencia de SPI que necesitaba en el mejor de los casos 3, las seales que usa son las
siguientes:
Unidad 5:
25

SDA, seal para transportar los datos tipo serie, tambin se hace cargo de las
direcciones las cuales son emitidas previamente a cualquier transferencia.
SCL, seal para el reloj del bus, solo el dispositivo maestro la genera.
Figura 5.25 Esquema de conexin bsico para I2C
La Figura 5.25 muestra una conexin tpica del bus, donde cada esclavo est pendiente
del flujo de informacin en el bus tal que pueda establecer una conexin de lectura
o escritura de datos cuando el dispositivo sea seleccionado. Normalmente, cada
dispositivo esclavo posee direcciones que pueden ser programadas individualmente, sin
embargo esta labor debe ser realizada por separado en cada dispositivo y actualizadas
en el dispositivo maestro.
La Figura 5.26 muestra el esquema de comunicacin usado para este bus, donde varias
etapas son mostradas:
Condicin de inicio, una comunicacin siempre la inicia el maestro del bus.
Emisin de la direccin, el maestro emite la direccin del esclavo sobre el cual desea
realizar una operacin, la direccin se emite desde el MSB al LSB. La direccin posee
7bits y el LSB del byte determina el tipo de transferencia (0 para escribir sobre el esclavo
y 1 para leer del esclavo).
Un reconocimiento, el cual es emitido por el receptor del mensaje.
El transmisor del mensaje de 8 bits posee el control del bus y emite sus datos hacia el
receptor, el cual debe reconocer cada uno de ellos.
Figura 5.26 Comunicacin entre el maestro y el esclavo en I2C.
26
Unidad 5:

IRDA
IRDA es un estndar de comunicacin inalmbrica punto / punto punto / multipunto
en un rango de un metro, donde el transmisor posee una apertura de hasta 30 grados y
el receptor mayor o igual a 15 grados, como se observa en la Figura 5.27.
Figura 5.27 Rangos de apertura del transmisor y receptor.
Inicialmente el estndar especificaba velocidades de comunicacin entre 2400 a

115.2Kbps, luego fue expandido hasta 4Mbps.
Los principales objetivos del estndar son:
Bajo costo en la capa fsica.

Fcil implementacin.
Estndar industrial.
Compacto y de baja disipacin de potencia.
Fcil de usar
Sin causar interferencias.
Capacidad de comunicacin de mltiples pares de dispositivos.
La Figura 5.28 muestra la arquitectura de comunicacin del estndar IRDA compuesta

por:
Capa fsica, inicialmente basada en una
UART hasta 115.2Kbps, una comunicacin
Half Duplex y un protocolo HDLC para
acceso al medio.
Una capa de enlace, IRLAP, la cual se
encarga de establecer una comunicacin,
direccionamiento y transferencia de
la informacin teniendo en cuenta
consideraciones de control de flujo.
Una capa de aplicacin, donde se tiene
un servicio de registro de dispositivos y un
pequeo protocolo de transporte para la
particin y re ensamble de paquetes.
Figura 5.28 Arquitectura de IRDA.
Unidad 5:
27

La capa fsica de IRDA soporta velocidades de comunicacin entre 2400 a 4Mbps, sin
embargo, la etapa de reconocimiento y negociacin se establece a una velocidad de
9600bps.
Figura 5.29 Esquema bsico de un IRDA.
La Figura 5.29 muestra el esquema bsico de un sistema de comunicaciones IRDA,

donde se usa una UART conectada a un codificador / decodificador de datos y finalmente
el dispositivo fsico de acceso al medio, tpicamente un HP-SIR fabricado por HP.
El codificador / decodificador transforma el flujo de bits de la UART a un cdigo RZ
(Retorno a Cero) como se muestra en la Figura 5.30.
Figura 5.30 Codificacin hasta 115.2Kbps
Para velocidades hasta 115.2Kbps el esquema de la Figura 5.29 es el comnmente usado,

adicionando dentro de la informacin un clculo de CRC para cada trama enviada /
recibida.
Sin embargo, este clculo para velocidades hasta 1.152Mbps es bastante costoso en tiempo
de procesamiento, por lo tanto la Figura 5.31 muestra la modificacin realizada para
este escenario; en este caso se ha remplazado la UART con un Fragmentador de Paquetes
que realiza por Hardware la labor de chequear la integridad de la informacin.
La Figura 5.32 muestra el esquema para velocidades hasta 4Mbps, el cual es similar al
planteado en la Figura 5.31 pero posee un PLL con el fin de recuperar adecuadamente
la seal de sincrona y poder capturar adecuadamente los datos.
Figura 5.31
28
Esquema hasta 1.152Mps
Unidad 5:

Figura 5.32
Esquema hasta 4Mbsp.
La Figura 5.33 muestra cual es el tipo de codificacin empleada para transmisiones

superiores a 1.152Mbps hasta 4Mbps. Se llama 4PPM o modulacin por posicin de
pulso, en este caso se transmite la informacin dependiendo de la posicin del pulso (o
llamado chip) dentro del tiempo de una celda. El nmero 4 especifica que solo existen
4 posiciones posibles.
Figura 5.33 Codificacin hasta 4Mbps.
La pregunta inmediata es Cmo se reconoce el inicio de una celda?, entonces, para

responder esto se debe observar cual es el formato de los paquetes transmitidos en
IRDA, este formato especifica el orden en el cual se deben generar las seales para que
la carga til de informacin llegue a su destino:
Un prembulo de 64 celdas de duracin con el fin de lograr un sincronizacin y
se puedan identificar las celdas como tal y la posicin relativa de los pulsos.
Limitador de inicio de trama con una duracin de 8 celdas.
Carga til de informacin mayor a 2bytes y menor de 2050bytes.
Unidad 5:
29

CRC de 32bits aplicado a la carga til.

Limitador de fin de trama con una duracin de 8 celdas.
Los lmites entre cada uno de estos campos son identificados con violaciones de cdigo,
es decir, de acuerdo al prembulo se espera una generacin de pulso en un tiempo
definido, si esto no pasa y se est en medio de la transmisin de una informacin, este
evento se interpreta como el lmite entre uno de los campos del paquete.
La capa IRLAP o de establecimiento y control del enlace identifica tres fases principales:
Inicializacin, modo no operacional y modo operacional.
En la Inicializacin se escoge un direccin de dispositivo de 32bits de forma aleatoria
y se accede al medio publicando esta direccin con el fin de identificar el nmero de
dispositivos que est alrededor del dispositivo.
En el Modo No Operacional se realiza el descubrimiento de dispositivos y la resolucin
de direcciones, modo que es controlado por el dispositivo iniciador del enlace y tiene
como misin dividir el acceso al medio en intervalos de tiempo marcados en su inicio,
tal que se espera que otros dispositivos escojan algn intervalo para establecer su
comunicacin enviar su identificacin.
La Figura 5.34 muestra el establecimiento de la conexin de tres dispositivos, uno
de ellos marca los intervalos de tiempo con cdigos especiales XID (intercambio
de identificaciones) y espera que los otros dispositivos respondan en un intervalo
definido.
Figura 5.34 Establecimiento de conexin
La velocidad de comunicacin siempre es de 9600bps para poder establecer la conexin

30
Unidad 5:

y negociar los parmetros del enlace, esto es: velocidad de transmisin, mximo tiempo
de espera, tamao de la carga til, tamao de la ventana de reconocimientos, nmero
de smbolos de inicio y fin, tiempo mnimo de espera, entre otros.
Figura 5.35 Intercambio de informacin y finalizacin de conexin.
La Figura 5.35 muestra las diferentes fases de transmisin de datos, la primera slo
a 9600bps donde se negocian los parmetros de la conexin, luego el intercambio de
informacin donde el dispositivo primario siempre pregunta primero al secundario a
travs de un sistema de testigos con el fin de no tener colisiones en el medio.
El dispositivo transmisor posee el testigo hasta que termina de transmitir sus datos
o demora ms tiempo en ocupar el medio de acuerdo al mximo tiempo de espera
programado y negociado con anterioridad.
Finalmente, la etapa de desconexin donde cualquiera de los dos lo puede realizar, si
el dispositivo primario lo hace enva un comando de desconexin y el secundario lo
acepta, entrando el modo no operacional donde todos los parmetros por defecto son
aplicados, incluyendo un enlace de 9600bps. Si el secundario desea desconectarse,
ste enva una solicitud al primario el cual acepta o no la desconexin con el respectivo
comando.
ETHERNET TCP/IP
Con el fin de comprender la filosofa de este medio y protocolo de comunicacin se debe
realizar un repaso muy general del contexto en el cual se aplica, esto es Internet y el
modelo OSI de intercambio de informacin.
La Figura 5.36 muestra el modelo OSI de comunicacin con el cual se han estructurado
la mayora de los protocolos de interconexin en red como es el caso de Internet. El
modelo mostrado en la Figura 5.36 est basado en la arquitectura por capas, donde
cada una de ellas posee un trabajo bien definido y un par de interfaces de entrada y
salida con especificaciones de formato y cantidad de informacin intercambiadas.
Unidad 5:
31

Figura 5.36 Modelo OSI de comunicaciones.
El modelo se compone de 7 capas principales:

1. Capa Fsica
Se encarga de las especificaciones elctricas y mecnicas que aseguran la transmisin
de la informacin binaria sin distorsin desde un punto inicial a uno final, que un 1
se entienda como un 1 y un 0 como un 0.
2. Capa de Enlace
Con el fin de dar una adecuada interpretacin a la informacin que circula por el
canal de comunicacin, la capa de enlace asegura a la capa de red un medio de
transmisin sin errores tocando temas como identificacin de tramas, control de
flujo, dao y prdida de tramas, entre otros.
3. Capa de Red
Su objetivo es de resolver el problema de cmo encaminar un paquete de informacin
entre un punto y otro, resolver la congestin de informacin y la interconexin entre
redes de diferentes tipos.
4. Capa de Transporte
Su funcin consiste en fragmentar la informacin, si es necesario, y enviarla en
paquetes hacia otro punto de la red para que de esta manera se asle tecnolgicamente
a la capa de sesin.
5. Capa de Sesin
32
Unidad 5:

En esta capa los usuarios y la aplicacin pueden gestionar los flujos de informacin
y sobre todo la sincronizacin de informacin en el momento de presentarse una
cada de la red o uno de los equipos conectados.
6. Capa de Presentacin
En este caso se ocupa de la semntica y sintaxis de la informacin transmitida ms
que en el movimiento fiable de bits entre dos puntos. Esto es, tratar problemas
como representaciones numricas, alfa numricas, flotantes, entre otras en dos
puntos de la red que manejan formatos distintos.
Capa de Aplicacin, como su nombre lo indica es la capa en la cual se ejecutan programas
de funcin especfica que usan un recurso llamado red para comunicarse.
La Figura 5.37 muestra cual es el proceso de ensamblado de informacin que se lleva
a cabo cuando se quiere transmitir por una red de comunicacin un paquete de datos.
Este nombre datos es completamente relativo a que nivel se est refiriendo, pero
independiente de eso en cada capa se agregan datos adicionales llamadas cabeceras
que permitirn la identificacin de este paquete de datos con su capa homloga al
otro lado de la red. Finalmente, a nivel de la ltima capa, la capa fsica, se tiene una
secuencia de unos y ceros que ser enviada por el canal de comunicaciones. Notemos
que observando las Figura 5.36 y 5.37 los protocolos que se manejan en cada capa
poseen su equivalente en el destino, excepto por los primeros tres: Fsico, Enlace y Red
que solo ven a su vecino inmediato.
Figura 5.37 Ensamblado de informacin en una arquitectura por capas.
Unidad 5:
33

La Figura 5.38 muestra como est estructurada la interfaz entre cada capa, se puede
observar que su concepcin es totalmente modular. Toda interfaz posee un punto de
acceso o SAP, a travs del cual se intercambian datos o IDU, el cual posee los datos como
tales y una informacin de control asociada, esta ltima es de mutuo acuerdo entre
las capas con el fin de poder hablar el mismo idioma en el momento de intercambiar
informacin.
Figura 5.38 Estructura de la interfaz entre capas
La Figura 5.39 muestra el tipo de codificacin que se emplea en ETHERNET con el fin
de trasmitir datos binarios en un canal de comunicaciones (cableado). La codificacin
Manchester diferencial es aplicada a ETHERNET con el fin de transmitir tanto los datos
como la seal de reloj o sincrona.
Figura 5.39 Codificacin de informacin en ETHERNET.
En la capa fsica se encuentra un hardware dedicado a transmitir y recibir adecuadamente

niveles lgicos usando una codificacin determinada; luego, en la capa de enlace actan
una serie de protocolos que pueden ser implementados en hardware como el protocolo
de acceso al medio y en software como el control de enlace como tal, tipo SDLC, HDLC,
LDAP, etc; en la capa de red el muy conocido IP y en la capa de transporte el TCP. Estos
dos ltimos en el sistema de desarrollo RCM3200 son implementados por software y
asumiendo una conexin que se muestra en la Figura 5.40
34
Unidad 5:

Figura 5.40 Estructura de conexin del RCM3200 en red.
La Figura 5.40 determina que la conexin en red del mdulo RCM3200 puede ser directa
con un cable cruzado o a travs de un concentrador o switche, esta ltima opcin es
la ms indicada por supuesto en el momento de necesitar un sistema embebido con
acceso a Internet.
Familia MCS51
La Figura 5.41 muestra la estructura bsica interna de la interfaz de comunicacin
serial de la familia MCS51, donde se puede notar que se compone de un registro de
desplazamiento atado a cada terminal, ya sea de transmisin o recepcin. Cada registro
posee una lgica de control independiente, ntese que el registro que almacena el dato
posee un mismo nombre, sin embargo, se diferencian en las operaciones de lectura o
escritura que se realizan sobre l.
Otro de los principales cuidados que se debe tener en cuenta es la habilitacin de
recepcin, que por defecto no est habilitada. En la Figura 5.41 tambin se debe
observar que la generacin de interrupcin por el mdulo de comunicacin serial es
realizada tanto para la recepcin como para la transmisin, sin embargo, cada unidad
de control posee una bandera que indica si se ha recibido completamente 1byte por
el puerto serie (RI) o se ha transmitido completamente 1byte por el puerto serie, de
manera que en el momento de generarse la interrupcin, la ISR puede identificar que
operacin realmente a finalizado.
La Figura 5.42 muestra los modos de operacin en los cuales el puerto serial puede
operar: el ms usado para establecer una comunicacin con el computador, por
ejemplo, es el modo 1 o una UART de 8bits con velocidad variable; el modo 0 es una
comunicacin sincrnica donde los datos entran y salen por la patilla RXD, pero la
patilla TXD genera la seal de reloj para leer adecuadamente los datos a una frecuencia
de un ciclo de mquina; el modo 2 es parecido al 1 pero configura el perifrico como
Unidad 5:
35

una UART de 9bits, donde el noveno bit puede ser programable o ser la paridad de los
datos transmitidos a una frecuencia determinada por la Figura 5.42; y el modo 3 es un
protocolo especial de comunicacin entre microcontroladores, donde el noveno bit se
programa en 1 o 0 dependiendo si el que enva el mensaje es el maestro o una serie de
esclavos que comparten el canal serial.
Figura 5.41 Estructura del puerto serie de la familia MCS51.
SM0
SM1
Mode
Description
Baud Rate
SHIFT REGISTER
Fosc./12
8-Bit UART
Variable
9-Bit UART
Fosc./64 OR
9-Bit UART
Fosc./32
Variable
Figura 5.42 Modos de operacin del puerto serie.
La Figura 5.43 muestra que si no se est hablando de un MCS52, el canal de comunicacin

serial posee la menor prioridad posible desde el punto de vista de la CPU, compartiendo
36
Unidad 5:

como se dijo anteriormente la interrupcin de recepcin y transmisin en un mismo

vector de interrupcin.
Interrupt Source
Vector Address
IE0
0003H
TF0
000BH
IE1
0013H
TF1
001BH
RI & TI
0023H
TF2 & EXF2
002BH
Figura 5.43 Vectores de interrupcin, ver RI y TI.
En la familia MCS51 original se debe usar obligatoriamente el temporizador nmero

1 con el fin de generar la rata de baudios, la Figura 5.44 muestra una tabla donde se
observa el modo de operacin de 8bits con auto recarga que es usado para poder
configurar la velocidad de comunicacin en los modos 1 y 3.
Figura 5.44 Modos de operacin de los temporizadorespara el puerto serie.
Para los modos 1 y 3 se tiene una expresin para calcular el valor que debe contener
TL1 y TH1:
Donde Frecuencia-Oscilador es la frecuencia del cristal que se conecta al dispositivo, S

es el valor del bit ms significativo del registro PCON y Baudios es la rata de transmisin
deseada. El valor resultante debe ser lo ms prximo al valor entero ms cercano,
de lo contrario las derivas temporales harn que no sea posible establecer una
comunicacin.
Unidad 5:
37

Familia DS80C390
Como se ha dicho antes la familia DS80C390 es basada en la familia MCS51, por lo tanto
existirn leves diferencias y/o mejoras en cada uno de los perifricos, el puerto serial es
uno de ellos.
Figura 5.45 Estructura general de los puertos de comunicacin, familia DS390
La Figura 5.45 muestra la estructura general de los puertos seriales, que en esta familia
son 2 completamente independientes, sin embargo su velocidad de comunicacin puede
ser configurada en comn o por separado, esto es: el puerto serial 0 toma la rata de
baudios de los temporizadores 1 o 2 y el puerto serial 1 solamente del temporizador 1.
Segn la Figura 5.45 se tiene una sola unidad de control tanto para los registros de
desplazamiento de recepcin como transmisin.
Figura 5.46 Modos de operacin de los puertos seriales en la familia DS390
La Figura 5.46 muestra los modos de operacin soportados para cada puerto serial, se
puede observar que son idnticos a los de la familia MCS51, sin embargo debido a que
se puede usar el temporizador 1 o 2 para la rata de baudios en el puerto serial 0, la
38
Unidad 5:

expresin anterior sigue siendo vlida si se usa el temporizador 1, pero si se usa el 2 la

expresin que determina el valor a almacenar en el registro RCAP2 es:
RCAP2=
(32*65539*Baudios) - Frecuencia Oscilador

32*Baudios
La Figura 5.47 muestra la tabla de vectores de interrupcin organizados en orden

prioridad, se puede observar que el canal serial 0 es de ms alta prioridad que el 1
y que el vector de interrupcin se comparte tanto para la transmisin como para la
recepcin.
Figura 5.47 Ubicacin relativa del vector de interrupcin para las comunicaciones
Familia RC3000
En esta plataforma se cuenta con 6 puertos seriales (A F) todos estn en capacidad
de realizar comunicaciones asncronas, sin embargo, los puertos A, B, E y F soportan
comunicaciones sincrnicas; adems, los puertos E y F son capaces de establecer
comunicaciones tipo HDLC / SDLC y el puerto A tambin puede ser usado con
comunicaciones tipo IrDA.
La Figura 5.48 muestra la relacin entre cada uno de los puertos seriales y el conjunto
de temporizadores de los cuales depende con el fin de generar la rata de baudios
adecuada. Adems, la fuente de reloj de los temporizadores es seleccionada ya sea
del reloj de perifricos, el reloj de perifricos dividida entre dos y con el rebose del
temporizador A1.
La Figura 5.49 muestra el esquema bsico de registros para los puertos seriales,
donde se observa que para la lnea de recepcin una vez el dato est en el registro de
desplazamiento ste puede ser ledo por la aplicacin principal, si se usan los puertos E
y F se tiene una cola de datos de 4bytes de profundidad. El esquema de la transmisin
es el mismo, sin embargo se adiciona un bit tal que su significado depender de las
opciones seleccionadas en los registros de configuracin (paridad, marcacin de
Unidad 5:
39

direccin, etc.). Debe observarse que el esquema de transmisin de cualquier dato es

desde el LSB hasta el MSB, es decir lo primero que se enva es el LSB del dato.
Figura 5.48 Relacin entre los temporizadores y los puertos seriales.
40
Unidad 5:

Figura 5.49 Diagrama de bloques bsico de la estructura de los puertos seriales.
Todos los puertos seriales poseen los siguientes tipos de registros para poder configurar
sus caractersticas, donde X se remplaza por A, B, C, D, E o F:
Registro de Datos (SXDR), permite leer un dato que ha llegado por el canal serial
o escribir un dato que se desee transmitir.
Registro de Direccin (SXAR), al escribir sobre l permite determinar un byte de
direccin (Direccin de bit 0) que es usado en comunicaciones sincrnicas y SDLC/
HDLC.
Registro de Parada (SXLR), al igual que el anterior se usa para determinar un byte
de direccin (Direccin de bit 1) usado en comunicaciones sincrnicas y SDLC/HDLC.
Registro de Estado (SXSR), registro de estado donde se pueden chequear los
siguientes eventos:
Registro de recepcin vaco.
Registro de recepcin lleno.
Error de sobre escritura.
Registro de transmisin vaco.
Transmisor ocupado o desocupado.
Para los puertos E y F: error de trama por chequeo de CRC, recepcin o no de un
carcter de terminacin abrupta, transmisin finalizada de un CRC, de un carcter
de terminacin abrupta o de una bandera de terminacin normal.
Registro de Control (SXCR), donde se configuran las propiedades de los puertos
seriales como:
Habilitacin o no de la recepcin y/o transmisin de informacin.

Habilitacin o no de las funciones alternas de los puertos de E/S.
Tamao de datos de 8 o 7bits.
Fuente de reloj externa para los puertos A y B en modo sincrnico.
Habilitacin de generacin de interrupciones.
Unidad 5:
41

Habilitacin de multiplicadores de frecuencia.

Registro Extendido (SXER), caractersticas adicionales de los puertos seriales:
Habilitacin o no de la operacin de comunicaciones sincronizada con
temporizadores B1 o B2.
Forma de la seal de reloj en comunicaciones sincrnicas, es decir, polaridad
positiva o negativa.
Terminacin abrupta de la transmisin o recepcin de una comunicacin
sincrnica.
Habilitacin de codificacin NRZ o NRZI para comunicaciones HDLC.
Habilitacin de codificacin Manchester (en tres modalidades distintas) para
comunicaciones HDLC.
Figura 5.50 Generacin de interrupciones
La Figura 5.50 muestra la estructura bsica de solicitud de interrupcin para cada

puerto serial, se observa que el vector de interrupcin es compartido entre la recepcin
y transmisin. La peticin de interrupcin a la CPU se limpia una vez se lee el registro
de envo o se escribe otro dato a enviar. El orden original de prioridad que poseen los
puertos seriales desde la ms alta a la ms baja es el siguiente: E, F, A, B, C y D. Sin
embargo en el registro de control de cada uno se encuentran unos bits que determinan
la prioridad de la interrupcin respecto a la CPU, la cual posee prioridad 0, entonces, la
prioridad de cada uno de los puertos seriales puede ser modificada entre 0 y 3.
La Figura 5.51 muestra las formas de onda para la transferencia de informacin
sincrnica usando los puertos seriales de la familia RC3200, obsrvese que dependiendo
de los requerimientos de la lnea de comunicacin el estado inactivo de sta puede ser
un 0 o un 1 lgicos, definido esto la polaridad de la seal de reloj puede ser positiva
o negativa, es decir, se captura el dato recibido o transmitido con un flanco positivo o
negativo de reloj.
42
Unidad 5:

Figura 5.51 Seales de reloj para comunicaciones sincrnicas.
Teniendo en cuenta la conexin mostrada en la Figura 5.40, las libreras de comunicacin

TCP/IP del mdulo RC3200 y la configuracin de red mostrada en la Figura 5.52 es
posible establecer una conexin ETHERNET con otros dispositivos en la red, de manera
que el mdulo RC3200 puede llegar a ser un servidor HTTP con valiosa informacin de
instrumentacin y control.
Figura 5.52 Ejemplo de configuracin IP del mdulo RC3200.
El mdulo de comunicaciones seriales de esta familia se divide en dos grandes sub

mdulos, el primero es conocido como SCI y hace referencia a las comunicaciones
asncronas, compatible con RS232; y el segundo llamado SPI que hace referencia alas
comunicaciones sincrnicas.
Figura 5.53 Diagrama de bloques de la interfaz de comunicacin
Unidad 5:
43

La Figura 5.53 muestra la relacin de los puertos de E/S, concretamente el puerto D,

con las seales del mdulo de comunicaciones.
Para cada uno de estos mdulos se tiene:
1. SCI,
RXD seal para la recepcin de datos.
TXD, seal para la transmisin de datos.
2. SPI,
MISO / SISO, seal para la entrada de datos sincrnicos ya sea como maestro o
como esclavo.
MOSI / MOMI, seal para la salida de datos sincrnicos ya sea como maestro o
como esclavo.
SCK, seal de reloj generada por el dispositivo maestro en el bus SPI.
CS / SS, seal de habilitacin del esclavo generada por el maestro para que pueda
ocupar el bus SPI.
Figura 5.54 Interfaz SCI
44
Unidad 5:

La Figura 5.54 muestra la estructura interna de la interfaz SCI o de comunicacin

asincrnica que posee la familia 68HC12. Donde se puede observar que se compone
de dos grandes bloques, uno transmisor y otro receptor compuestos a su vez por
registros de desplazamiento coordinados por un generador de reloj o baudios propio e
independiente de la unidad de temporizadores del microcontrolador. Adems, se tiene
a disposicin un hardware capaz de generar automticamente un bit de paridad (par o
impar), un bit de inicio y un bit de parada necesarios para transmitir una carga til de
8bits (la paridad es opcional).
La Figura 5.55 muestra una tabla que relaciona un valor del registro BR con la frecuencia
de oscilacin del reloj de la CPU, esto es, cargando el valor respectivo a una frecuencia
de reloj definida se tiene la rata de baudios que se muestra en la Figura 5.55.
Figura 5.55 Rata de baudios para la interfaz SCI
La Figura 5.56 muestra la interfaz SPI o de comunicacin sincrnica de la familia

68HC12, donde se observa que se compone de un registro de desplazamiento atado
por ambos extremos al mundo exterior (un conjunto de esclavos o maestro), en el
momento de establecer una comunicacin entre dos dispositivos se tendra un registro
de 16bits distribuido. Sus sistema de reloj est basado en un divisor de frecuencia con
ratas de transferencia de hasta 4Mbps.
La Figura 5.57 muestra el diagrama de tiempos de las ondas de datos en un esquema
SPI, la seal de reloj puede tener polaridad positiva o negativa, es decir, en que flanco se
realiza la captura del dato que va en las seales MOSI o MISO, adems, esta transferencia
es solamente vlida si la seal SS est activa.
La Figura 5.58 muestra una capacidad ms del mdulo SPI, manejar comunicaciones
sincrnicas bidireccionales, donde una de las patillas MOSI o MISO se convierte en
MIMO o SISO dependiendo si el dispositivo est trabajando en modo maestro o esclavo.
Esto implica que solo una de las patillas se emplea para la comunicacin, la otra queda
disponible para ser usada como entrada y salida genrica.
Unidad 5:
45

Figura 5.56 Interfaz SPI
Figura 5.57 Formato de las seales digitales en SPI
46
Unidad 5:

Figura 5.58 Modos de operacin en SPI.
El conjunto de registros relacionados con la interfaz SCI y SPI ms importantes son los
siguientes:
SCI
SC0BD, registro donde se carga el valor que determina la rata de baudios de la
comunicacin.
SC0CR1, registro de control donde se configura: habilitacin de recepcin,
habilitacin de colector abierto, seleccin del formato de la trama, habilitacin de
la capacidad de DESPERTAR al microcontrolador con la llegada de un dato definido,
habilitacin de paridad y seleccin de paridad.
SC0CR2, registro para de control para la habilitacin de interrupcin de
transmisin, recepcin, habilitacin de transmisin y habilitacin de generacin
automtica de cdigos BREAK.
SC0SR1, registro de estado con el fin de comunicar si: el registro de transmisin
est libre, la transmisin fue completada, el registro de entrada est lleno, deteccin
de lnea de recepcin activa, error de sobre escritura, error de ruido, error de
trama y error de paridad.
Resumen
n este ltimo documento estudiaremos los mdulos de PWM, los cuales son
muy usados para controlar motores y en caso de ser necesario conversores
digital a analgico. Los microcontroladores son usados para disear sistemas
de adquisicin de datos orientados a aplicaciones especficas como lo son el control de
variables, por tanto, la conversin de analgico a digital es un mdulo muy comn en
las familias de microcontroladores.
Finalmente, la instrumentacin inteligente posee una caracterstica importante: la
comunicacin. Esta comunicacin puede ser local o remota, esto con el fin de enviar
los datos que el microcontrolador est procesando o recibir comandos o sentencias de
Unidad 5:
47

control. Comnmente se encuentran interfaces RS-232, RS485, ETHERNET, I2C o SPI,

estos esquemas de comunicacin son estudiados en este documento.
Actividades de Aprendizaje
Prctica de laboratorio No. 4.
Control de Temperatura :
ArPI_CPU08
ArPI_RCM3200
ArPI_TINI
ArPI_HC12
Seleccione y descargue una de estas prcticas de laboratorio en versin PDF, que se
encuentra en la pgina 1 de las Actividades de Aprendizaje, de la unidad 5 en el campus
virtual. Tenga en cuenta seleccionar un sistema de desarrollo distinto en cada prctica.
Lecturas Complementarias
L. MILLAR, M. BEALE, B. DONOGHUE, K. LINDSTORN, S. WILLIAMS, The IrDA
Standars for High Speed Infrared Communications, Hewlett-Packard Journal.
POULIN Shannon , Interfacing the 68HC11 to Microchip SPI Serial EEPROMS,
Microchip Technology Ing Application Note.
L. MILLAR, S. WILLIAMS, The IrDA Platform, HP Laboratories, Bristol.
STMicroelectronics, L298 Dual Full Bridge Driver, hoja tcnica.
Power Transmission Design ,Types of Motors,
http://www.emerson-ept.com/eptroot/public/schools/motors.pdf
Industrial Data Communications RS-232/RS-485, archivo RS232-RS485.pdf
DEVINE Alan, Motorola Semiconductor, Local Interconnect Network (LIN)
Demostration, archivo AN2103.pdf.
Atmel Semiconductor, C51 ADC Program Examples,
http://www.atmel.com/dyn/resources/prod_documents/doc4361.pdf
Atmel Semicoductor, PC-Interfaced Data Acquisitions System with the Atmel
AT89C2051 Microcontroller,
http://www.atmel.com/dyn/resources/prod_documents/doc1489.pdf
48
Unidad 5:

Bibliografa
Motorola, M68HC12B Family, Technical Data, Rev. 4 2002.
Motorola, CPU12, Reference Manual, Rev. 3 2002.
Motorola, M68EVB912b32 Evaluation Board, Rev. 1 1999.
Dallas Semiconductor, High-Speed Microcontroller Users Guide: DS80C390
Supplement, Reference 070102.
Dallas Semiconductor, DS80C390 Dual CAN High-Speed Microprocessor,
Reference 110199.
iButton, TINI board: URL http://www.ibutton.com.
Intel, MCS 51 Microcontroller Family Users Manual, February 1994.
GONZLES VSQUEZ, Adolfo, Introduccin a los Microcontroladores, Editorial
McGrawHill, 1991.
Microchip, PICmicro Mid-Range MCU Family Reference Manual, December
1997.
Microchip, PICSTART PLUS Users Guide, 2001.
Rabbit Semiconductor, Rabbit 3000 Microprocessor Users Manual, 2002.
Rabbit Semiconductor, RabbitCore RCM3200 C-Programmable Module With
Ethernet Users Manual, 2002.
Unidad 5:
49

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Figura 5.1 Formas de onda de la modulacin por ancho de pulso.

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Polaridad de la seal PWM.

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Subtema 1.2 Casos de Estudio

Figura 5.2 Esquema general de un sistema PWM para la familia MCS5X.

La Figura 5.2 muestra el diagrama general para la implementacin de una de las

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Una variable de clase que determine el perodo de la seal de PWM.

Figura 5.3 Formas de onda PWM para la familia RCM3200.

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Bit0, si es 0 activa el mdulo de PWM en modo de bloque, o sea 1024 cuentas; si

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Figura 5.5 Alineacin a la izquierda de la forma de onda de salida PWM

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Figura 5.6 Alineacin al centro de la forma de onda de PWM

Tema 2. Conversin A/D

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Figura 5.7 Caracterstica de un conversor AD.

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Figura 5.8 Conversor por integracin

Conversor A/D de seguimiento,

Figura 5.9 Conversor de seguimiento

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Figura 5.10 Algoritmo para un conversor de aproximaciones sucesivas.

Conversor A/D de aproximaciones sucesivas

Figura 5.11 Conversor de aproximaciones sucesivas.

Este tipo de conversores solo necesitan un nmero de cuentas equivalente al

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Figura 5.12 Conversor tipo FLASH.

La gran desventaja es que es muy costosa su implementacin ya que se

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Figura 5.13 Conversor tipo FLASH con subrango.

Subtema 2.2 Casos de Estudio

Figura 5.14 Esquema general de conexin usando puertos de E/S binarios de un

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Figura 5.15 Esquema general de conexin usando un puerto de E/S en memoria.

Para este esquema es debe tener en cuenta los siguientes aspectos:

Figura 5.16 Esquema general de conexin usando un bus de comunicaciones.

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Dependiendo de la rata de conversin, la complejidad del software podra

Figura 5.17 Diagrama de bloques del conversor AD de la familia HC12.

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