Universidad Nacional de Ingeniera

Facultad de Ingeniera Elctrica y Electrnica

Laboratorio 1
Microelectrnica

Arnold Moya Lavado - 20101016D

28 de enero de 2015

1.

Presentar el layout del inversor considerando la Fig A y B dado en la gua.

El layout diseado para el inversor CMOS esttico es el mostrado en la Figura 1. Se verific que no existan conflictos con
las reglas del diseo.

Figura 1: Layout del inversor

2.

Responder a las interrogantes presentadas en la gua.

1. Formacin de capas (process view in 3D)

Con la herramienta process view 3D se puede registrar el proceso de fabricacin del inversor. En el substrato inicial
inicial se forma la difusin N , luego se forma un xido fino, se deposita el polisicilio, se implantan las zonas n+ y p+,
se crean los contactos y se deposita el metal. La Figura procesos muestra el resultado de estos procesos. EL transitor
nMOS se identifica por el implante n+ (a la izquierda, en verde claro) y el pMOS por el implante p+ (a la derecha, en
crema).

Figura 2: Proceso en 3D

2. Procesos en 2D
Con la herramienta process view 2D se puede tener una vista de un plano perpendicualar al substrato, permitiendonos
observar las diferentes capas.
Al hacer un corte que pase por las ambos transistores y por las uniones metal/p+ y metal/n+. La Figura 3 nos muestra
el corte transversal con el transistor nMos a la derecha y el pMOs a la izquierda.

Figura 3: Proceso en 2D
3. Simulacin
Efectuamos la simulacin. La Figura 4 valida el funcionamiento del inversos CMOS y muestra el retardo en el flanco
de subida y bajada.

Figura 4: Simulacin voltaje vs tiempo

La Figura 5 muestra la corriente entre cada flanco y el consumo de potencia del inversor CMOS.

Figura 5: Simulacin voltaje vs tiempo

La Figura 6 muestra la grfica salida-entrada.

Figura 6: Simulacin entrada-salida

4. Frecuencia mxima de operacin
De la Figura 4 se encuentra el retrazo mximo en el tiempo de subida, esto es tpmax = 75ps, de donde la frecuencia
mxima de operacin es:
1
fmax =
= 13,3GHz
(1)
tpmax

3.

Extraiga el archivo CIR y CIF del inversor, describa sus contenidos y sus
reglas de sintaxis.

1. Archivo CIR
Los documentos CIR estan asociados con PSpice Circuit File (Cadence Design Systems Inc). Podemos extraer el
archivo .cir en File/Make Spice File, la Figura 7 muestra el archivo generado. Se concluye que el inversor se modela en
PSPICE con un transistor nMOS, otro transitor pMOS y 4 capacidades, que podemos advertir que son producto de la
capacitancias parsitas entre la entrada (C6), la salida(C3) y VDD (C2 y C4) con tierra, influidos por la distribucin
de los elementos en el layout.

Figura 7: Archivo CIR

2. Archivo CIF
Caltech Intermedio Form (CIF) es un formato de archivo para la descripcin de los circuitos integrados. CIF proporciona
un conjunto limitado de primitivas grficas que son tiles para describir las formas de dos dimensiones en las diferentes
capas de un chip. El formato permite descripcin jerrquica, lo que hace la representacin concisa. Podemos extraer el
archivo .cif en File/Make CIF File, la Figura 8 muestra el archivo generado.

Figura 8: Archivo CIF

4.

Halle la funcin lgica de la Figuras 1,2,3 del la gua de laboratorio, mostrar

el layout

1. Figura 1
Cuando s = 1, F es In1 y cuando s = 0, F es In2 , es decir:
F = In1 s + In2 s
El layout se muestra en la Figura 9, la Figura 10 muestra la simulacin para verificar el correcto funcionamiento.

Figura 9: Layout de la Fig 1 de la gua

Figura 10: Simulacin conincidiendo con la Ecuacin 2

(2)

2. Figura 2
El circuito de la Figura 11 muestra el circuito a implementar.

Figura 11: Fig 2 de la gua

El circuito tiene retroalimentacin por lo que resulta ser secuencial. Analizamos la dinmica del circuito a travs de las
Figura 12, 13, 14 y 15

Figura 12: Caso a=0, b=0

Figura 13: Caso a=0, b=1

Figura 14: Caso a=1, b=0

Figura 15: Caso a=1, b=1

Sea q el valor actual en el que esta la salida cuando cambian las entradas, el nuevo valor cumplir con la Tabla de
estados en el Cuadro 1.
a
0
0
1
1

b
0
1
0
1

qnuevo
0
q
q
1

Cuadro 1: Tabla de estados de la Fig. 2 de la gua

La Figura 16 es la minimizacin por Karnaugh (a/bq). De donde resulta que:

Figura 16: Minimizacin

qnuevo = b q + a q + a b
La Figura 17 muestra el layout. La Figura 18 valida el layout.

Figura 17: Layout de la Figura 2 de la gua

10

(3)

Figura 18: Simulacin de la Figura 2

11

3. Figura 3
Si a = 0: s2 = 0 solamente si c = d = 1.
Si a = 1: s2 = 1 solamente si c = d = 0.
Si b = 0: s1 = 0 solamente si c = d = 1.
Si b = 1: s1 = 1 solamente si c = d = 0.
De donde:
s2 = a
cd+ac+d
s1 = b c d + b c + d
Reduciendo:
s1 = bd + cd + b
c

(4)

s2 = a
d + cd + a
c

(5)

Las figuras siguientes muestran el layout y la simulacin.

Figura 19: Layout Fig3

Figura 20: Simulacin Fig3

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