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Julio 2012
Escuela de Ingeniera de Antioquia, Medelln (Colombia)
RESUMEN
En este artculo se realiza el anlisis, diseo y simulacin de un amplificador rail to rail R-R (riel a riel) a la
entrada y a la salida utilizando una fuente sencilla de 3,3 V. La tecnologa usada fue CMOS TSMC de 0,18 m, de
bajo costo relativo para uso acadmico. El proceso de implementacin se hizo con herramientas industrial Synopsys. En el artculo se detalla la etapa de entrada R-R complementaria, se describen el circuito sumador y la etapa
de salida R-R clase AB. Finalmente, se muestran el layout definitivo y los resultados de la evaluacin del diseo.
PALABRAS CLAVE: VLSI; amplificador carril a carril; CMOS; layout.
Ingeniero Electrnico, Pontificia Universidad Javeriana. Ingeniero de Proyectos, Diebold Colombia S. A. Bogot,
Colombia. hernandezdf@javeriana.edu.co
2 Ingeniero Electrnico, Pontificia Universidad Javeriana. Enterprise Services Sales Specialist, IBM Colombia. Bogot,
Colombia. jantolinez@javeriana.edu.co
3 Ingeniero Electrnico, Pontificia Universidad Javeriana. Field Engineer I, Wireline Field Systems, Cased Hole Baker
Hughes Inc. Bogot, Colombia. epineda@javeriana.edu.co
4 Ingeniero Electrnico y Magster en Electrnica, Pontificia Universidad Javeriana. Profesor Asociado y Director Grupo
de investigacin en Telecomunicaciones (SISCOM), Departamento de Electrnica, Pontificia Universidad Javeriana.
Bogot, Colombia. gyamhure@javeriana.edu.co
5 Ingeniero Electrnico, Pontificia Universidad Javeriana; Especialista en Docencia e Investigacin Universitaria,
Universidad Sergio Arboleda; Magster en Elctrica, Universidad de los Andes, Bogot. Docente e Investigador del
Departamento de Electrnica, Pontificia Universidad Javeriana. Bogot, Colombia. paez.carlos@javeriana.edu.co
1.
INTRODUCCIN
El diseo de circuitos analgicos con tecnologas de integracin a gran escala (VLSI) requiere
la aplicacin especfica de todos los conceptos de la
ingeniera electrnica para poder analizar los complejos fenmenos fsicos presentes. Debido a esta
particularidad, el diseo de este tipo de hardware ha
avanzado de modo considerable gracias a las cada
vez ms complejas herramientas EDA (electronic
design automation) encontradas en la industria y al
sofisticado desarrollo de modelos de los dispositivos
electrnicos.
Los circuitos integrados (IC) modernos son
elementos que emplean fuentes de tensin cada vez
menores, debido a su proyeccin a la portabilidad
y al bajo consumo. Por ejemplo, es usual encontrar
aplicaciones modernas en donde se utilizan 1,3 V
como fuente de tensin. Uno de los mayores retos
relacionados con el diseo de este tipo de apli-
168
2.
AMPLIFICADOR OPERACIONAL
R-R EN ENTRADA Y SALIDA
169
est en saturacin de corriente y el NMOS est apagado. Para un voltaje de entrada en modo comn
alto (cercano a fuente), el par diferencial NMOS
est en saturacin y el par PMOS est apagado. Por
lo tanto, el efecto total del par diferencial complementario es que siempre estn operando dentro
del rango de VCMR requerido (VDD-GND). Para un
VCMR intermedio, ambos pares diferenciales estn
en saturacin, lo cual tiene un efecto significativo en
la transconductancia total del amplificador.
Para la etapa de entrada complementaria,
debido a que se sumarn las corrientes de los dos
diferenciales, el gm total denotado gmtot, es la suma
de las transconductancias de los pares diferenciales
NMOS y PMOS por separado. Entonces el gm contra
el voltaje de entrada modo comn del par diferencial
complementario es el mostrado en la figura 3, con
los pares diferenciales P y N, debidamente dimensionados para obtener una transconductancia igual
en cada regin de operacin.
El valor de gm total del par diferencial complementario es casi constante para valores altos y bajos
de entrada en modo comn. Esto ocurre nicamente
170
(3)
Vz
Iz
MPZ22
(4)
MPZ21
Los valores de K se hacen iguales con tcnicas de matching (Cheng et al., 1996) entre los
transistores del par diferencial complementario,
concluyendo que las dimensiones de los transistores
(W/L) son diferentes, debido a las diferencias en la
movilidad () de los portadores (electrones y huecos), en donde n>p. La transconductancia total de
la etapa de entrada es:
(5)
Figura 4. Par diferencial con diodo Zener (Danchiv, Bodea y Dan, 2008)
Escuela de Ingeniera de Antioquia
171
(7)
(8)
De la ecuacin anterior, la corriente a la salida
es (9).
(9)
Figura 6. Transconductancia de entrada (gm(M1), gm(M3) y gm,tot) con eje vertical en A/V
172
(10)
(12)
(13)
Con el objeto de aumentar ro, disminuyendo
as la modulacin del canal, se eligieron valores de
varias veces L mnimo. Para el caso L=2 m para
todos los transistores NMOS y PMOS del circuito
sumador, lo que adems mantiene constante el
coeficiente de modulacin de canal . De esta
forma los transistores M9 y M10 son iguales entre
ellos y 7,2 veces ms grandes que M7 y M8. Los
transistores M11 y M12 son iguales y son 1,2 veces
mayores que M13 y M14. Con base en los criterios
de Hogervorst, Tero y Huijsing (1996) aplicados a la
tecnologa CMOS de 0,18 m, se determinaron las
173
174
175
L(m)
M
1
MNZ22
4,5
5
1,4
1,4
M13 y M14
10
M11 y M12
12
M5
30
MPOL1, MPOL2,
MPOL3 MPOL4,
MPOL9, MPOL10
30
MD1, MD2
15
MOUTN
10
MAB1
10
MAB3
Transistores NMOS
M2 y M3
80 m
W (m)
L(m)
M1, M4
25,5
1,4
1,4
10
MPZ21
22
M7, M8
M9, M10
13
10
MPOL0
30
MD3
15,5
1,4
MD4,MD5,MD6
25
1,4
MAB2
12,5
MAB4
30
MOUTP
3.
CELDA O CIRCUITO
INTEGRADO R-R
176
80 m
177
Resultado
layout
Resultado
esquemtico
Unidad
Fuente de alimentacin
3,3 sencilla
3,3 sencilla
Potencia polarizacin
1,7947
1,85
mW
Slew rate
7,76
7,75
v/s
GBW*
18,1
18,2
MHz
Corriente bias
80
80
<18
<18
139,6
140
dB
12,9
12,9
dB
CMRR
117,4
127
dB
43,2
42,3
grados
520
535
0-3,3
0-3,3
150 m a 3,15 V
150 m a 3,15 V
0,0344
N/A
mm2
Manejo a la entrada
Manejo a la salida en malla abierta
rea del circuito
*Limitado por C1 y C2
4.
178
179
5.
RESULTADOS FINALES
180
6.
CONCLUSIONES
AGRADECIMIENTOS
Los autores agradecen a la Pontificia Universidad Javeriana y a su Departamento de Electrnica,
por facilitar los recursos necesarios de software y
personal para llevar a cabo la presente investigacin.
Se agradece tambin a la compaa Intel la donacin
de los servidores de alto desempeo donde se ejecutaron las herramientas profesionales y a la empresa
Synopsys Inc. por facilitar tarifas preferenciales para
el uso acadmico de su software.
REFERENCIAS
Cheng, Yuhua; Chan, Mansun; Hui, Kelvin; Jeng, Min-chie;
Liu, Zhihong; Huang, Jianhui; Chen, Kai; Chen, James;
Tu, Robert; Ko, Ping K. and Hu, Chenming (1996).
BSIMv3 Manual. Department of Electrical Engineering and Computer Sciences, University of California,
Berkeley, CA.
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