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INDICE
1. Sistemas Numricos y Cdigos

1.1. Sistemas Numricos y Cdigos
... 2
1.2. Sistema Binario
4
1.3. Sistemas Octal y Hexadecimal
... 8
1.4. Claves y Cdigos ... 12
2. Compuertas Lgicas
2.1 Compuertas Lgicas 20
2.2 Tipos de Compuertas .. 20
2.3 Caractersticas Generales . 27
3 . lgebra de Boole
3.1. lgebra de Boole 31
3.2. Simplificacin de Funciones .. 35
3.3. Implementacin de Circuitos Lgicos Combinacionales . 45
4. Circuitos Integrados
4.1 Familias Lgicas ..
4.2 Caractersticas de las Familias ..
4.3 Tipos de Circuitos de Salida ..
4.4 Dispositivos Especiales ..
50
50
53
59
5. Sistemas Lgicos Combinatorios

5.1 Sistemas Lgicos Combinatorios 64
5.2 Codificadores y Decodificadores . 68
5.3 Dispositivos Lgicos Programables .. 73
Prcticas Recomendadas 86
1. Sistemas Numricos y
Cdigos
1.1 Sistemas Numricos y Cdigos

Un sistema numrico es aquel que nos permite representar cantidades abstractas
denominadas nmeros. En general se pueden dividir en posicionales y no posicionales. Los
posicionales son aquellos en donde dependiendo del lugar que ocupa el dgito en el nmero,
tiene un valor o peso definido; el dgito que se encuentra en el extremo derecho en esta
clase de sistemas, es el de menor peso, mientras que el que se encuentre en el extremo
izquierdo es el de mayor peso.
El sistema numrico decimal es posicional por ejemplo, en el nmero 265 se representan
centenas, decenas y unidades respectivamente:
2 6 5
Unidades
Decenas
Centenas
La base de un sistema numrico se refiere al nmero de smbolos bsicos usados, los ms
usuales son base diez, dos, ocho y diecisis:
El sistema Decimal corresponde al sistema base diez, ya que est compuesto por
diez dgitos: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9.
El sistema Binario corresponde al sistema base dos, y est compuesto por los
dgitos: 0, 1; estos dgitos son llamados bits; el bit de menor peso es llamado bit
menos significativo LSB (less significative bit), mientras que el de mayor peso es
conocido como bit ms significativo MSB (most significative bit).
El sistema Octal corresponde al sistema base ocho, y est compuesto por los dgitos:
0, 1, 2, 3, 4, 5, 6, 7.
El sistema Hexadecimal corresponde al sistema base diecisis, y est compuesto

por los dgitos: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F; las letras de la A a la F,
equivalen a los nmeros 10, 11, 12, 13, 14 y 15 respectivamente.
En general, se identifica la base del nmero, porque ste ltimo posee un subndice con la
inicial del nombre del sistema o el nmero de la base a la que pertenece; debido a que el
sistema que comnmente se maneja es el decimal, se puede omitir el uso del subndice por
ejemplo:
986110
10102
76058
23C416
O
O
O
O
9861D o
9861 .. Decimal
1010B ................................................ Binario
7605O . Octal
23C4H . Hexadecimal
Para poder hacer una asociacin entre los diferentes sistemas numricos, es necesario poder
convertir de cualquier base a la base decimal y viceversa.
3
Conversin de base N a base Diez.

di...d3 d2 d1 d0 base => d0 x base 0 + d1 x base1 + d2 x base 2 + d3 x base 3 ++ di x base i
= Numero10
La frmula se describe como sigue: se inicia con el digito de menor peso (d 0) y se
multiplica por la base elevada a la potencia cero, este resultado se suma con la
multiplicacin del siguiente digito por la base elevada a la potencia uno y as sucesivamente
hasta llegar al digito de mayor peso (di).
Ejemplos:
10102
=>
76058
=>
23C4H
=>
0 x 2 0 + 1 x 21 + 0 x 2 2 + 1 x 2 3 = 0 x 1+ 1 x 2 + 0 x 4+ 1x 8
= 0 + 2 + 0 + 8 = 10 10
5 x 8 0 + 0 x 81 + 6 x 8 2 + 7 x 8 3 = 5 x 1+ 0 x 8 + 6 x 64 + 7x 512
= 5+ 0+ 384+ 3584 = 3973 10
4 x 16 0 + 12 x 161 + 3x 16 2 + 2 x 16 3 = 4 x1+ 12x 16 + 3 x 256+ 2x 4096
= 4+192+ 768+ 8192 = 9156 10
Conversin de base Diez a base N.

Num 10
=>
Num n
Num 10 n
dividendo1
divisor
Cociente1= dividendo2
.
.
.
.
.
.
Cociente_i > n = dividendoi
residuo1
residuo2
residuo3
.
.
.
residuo_i
Nm n = cociente_i residuo_i residuo3 residuo2 residuo1

El procedimiento se describe como sigue: se inicia con la divisin del nmero decimal entre
la base(divisor) a la que queremos convertir, el cociente se escribe en el lado izquierdo y el
residuo en el derecho; despus, se toma este primer cociente como dividendo y se divide
entre la base, el cociente se escribe en el lado izquierdo y el residuo en el derecho y as
sucesivamente mientras que el dividendo siga siendo mayor o igual que la base n;
finalmente el nmero ya convertido, se conforma del ltimo cociente (dgito de mayor
4
peso)seguido por todos los residuos obtenidos, siendo el primer residuo el que corresponde
al digito de menor peso.
Ejemplos:
6
=>
base 2
6 2
(1 < 2)
3 0
1 1
(3 2)
Nm 2 = 1 1 0 2
10 => Binario
10 2
5
2
1
0
1
0
1010 => 10102
3973 => Octal
9156 => Hexadecimal
3973 8
9156 16
496
62
7
5
0
6
3973 => 76058
572
35
2
4
C
3
9156 => 23C416
1.2 Sistema Binario.

El sistema binario es el ms utilizado en los circuitos electrnicos digitales, por lo
que se estudia las operaciones aritmticas de suma, resta y multiplicacin binaria.
Suma.
Para realizar las operaciones, es necesario tener siempre en cuenta la base con la que
estamos trabajando, por ejemplo:
1
11
5 610
7 8 910
+ 5 110
+ 5 410
1 0 710
8 4 310
La operacin en base diez, la hacemos de forma automtica 6+1 = 7, 5 +5 = 0 y
llevamos 1, lo anterior porque al completarse la base 10, se genera un acarreo en este
caso de 1 y no hay sobrantes; luego, 9+4 = 3, y llevamos 1, 8 +5 + acarreo 1=4 y llevamos
1, 7 + acarreo 1 = 8. El mismo procedimiento se aplica en el sistema binario:
11
1011 12
+
11 02
5
1110 12
1+ 0=1
1 + 1 = 0 (semejante a un 5+5 = 0, se completa la
base) y llevamos 1
1 + 1 = 0 (se lleva acarreo 1) + 1 (acarreo anterior) = 1
Acarreo 1+ 0 = 1
1
11 1 1
1 0 0 12
+ 1 1 1 12
1100 02
1 + 1 = 0 (semejante a un 9+1= 0, se completa la base) y
llevamos 1
Acarreo 1 + 1 = 0 y llevamos 1
Acarreo 1 + 1 = 0 y llevamos 1
Acarreo 1 + 1 = 1 y llevamos 1 (semejante a un 2+9=11)
Acarreo 1
Resta.
Recordando como se lleva a cabo la resta decimal de 945- 63, entonces 53 = 2, 46 no se puede, por
lo tanto el 4 le pide prestado al 9 y este le presta 10 (el valor de la base) por lo que el 4 se convierte en 14
y el 9 al hacer el prstamo en 8, resultando 882:
8 14
9 4 510
- 6 310
8 8 210
En Binario, para restar 1010- 110, se tiene que 0 0= 0, 1 1=0, 0 1 no se puede, por lo
tanto el 0 le pide prestado al 1 y ste le presta 2 (el valor de la base) por lo que el 0 se
convierte en 2 (2 + 0) y 1 al hacer el prstamo en 0, resultando 0100:
0 2
1 0 1 02
1 1 02
0 1 0 02
En el caso de la resta de los nmeros binarios se utiliza tambin un mtodo conocido como
complemento a dos, que consiste en los siguientes pasos:
1.- IGUALAR LAS LONGITUDES. Las longitudes del minuendo y sustraendo deben ser
iguales (para evitar errores en el mtodo), de no ser as, se agregan ceros a la izquierda de la
cantidad de menor longitud hasta igualar las longitudes, ejemplo:
10102 => 00102
6
1102
=> - 01102
2.- COMPLEMENTAR EL SUSTRAENDO. Cada dgito del sustraendo se complementa es

decir, los unos se convierten en ceros y los ceros en unos.
1 0 1 02
0 1 1 02 => 1 0 0 12
3.- SUMAR UNO AL SUSTRAENDO COMPLEMENTADO. A la cantidad resultante del

complemento se le suma uno.
1
1 0 0 12
+
12
1 0 1 02
4.- AGREGAR BITS DE SIGNO. Tanto a la suma obtenida como al minuendo, se le
agrega un bit al lado izquierdo que representa el signo del nmero, 0 si el nmero es
positivo y 1 si es negativo.
Minuendo 1 0 1 02 => 0 1010
Sustraendo 1 0 1 02 => 1 1010
5.- SUMAR. Finalmente, las cantidades anteriores se suman, y la suma es el resultado de la
resta en complemento a dos (CA-2).
1
0 1 0 1 02
+ 1 1 0 1 02
1 0 0 1 0 02
Resultado
Bit de signo 0 (representa un
valor positivo).
Bit de rebasamiento (despreciable).
Para comprobar, tomamos los valores iniciales del minuendo y el sustraendo, el resultado
de la sumatoria y hacemos la conversin de estos a decimal:
10102
- 1102
0 01002
=> 0x20 + 1x21 + 0x22 +1x23 = 0+2+0+8= 10 => + 10

=> 0x20 + 1x21 + 1x22 = 0+2+4 = 6
=>
- 6
0
1
2
3
=> 0x2 + 0x2 + 1x2 +0x2 =0+0+4+0= 4 => + 4
Cuando el sustraendo es mayor que el minuendo en cualquier resta, generalmente el

minuendo se convierte en sustraendo, y el sustraendo en minuendo, y al efectuarse la
resta, se le agrega el signo negativo al valor resultante; en el caso de la resta binaria en
Complemento a dos (siguiendo los pasos del mtodo), el valor resultante ser de signo
negativo (1):
0112 =>
000112 (1- igualar longitudes)
- 110002 => - 110002
001112 (2- complementar el sustraendo)
+
12
010002 (3- sumar uno )
0 000112 (4- agregar bits de signo)
+ 1 010002 (5- sumar)
1 010112
Resultado preliminar
Bit de signo 1 (representa un valor negativo).
Convirtiendo los valores iniciales del minuendo y el sustraendo, el resultado de la
sumatoria a decimal tenemos:
-
0112 =>
110002 =>
1 010112 =>
+ 3
- 24
- 11
Como se puede apreciar, el valor resultante de la sumatoria no es real, para obtenerlo se

complementa el nmero (excluyendo el bit de signo, que se agregar al final) y se le suma
uno:
1 010112 =>
101002
+
12
1 101012
=> - 21 => Resultado real
Multiplicacin.
La operacin de multiplicacin binaria es muy sencilla, ya que como resultante solo
tendremos un uno o un cero; posteriormente se realiza la sumatoria.
8
111102
x
102
000002
+ 111102
1111002
10102
x 1012
10102
00002
+ 10102____
1100102
1.3 Sistemas Octal y Hexadecimal.

La principal ventaja de los sistemas Hexadecimal y Octal radica en la facilidad que
ofrecen para representar de forma reducida los nmeros binarios como se muestra en la
tabla 1.1:
DECIMAL BINARIO HEXADECIMAL OCTAL
0
00002
016
08
00012
116
18
00102
216
28
00112
316
38
01002
416
48
01012
516
58
01102
616
68
01112
716
78
10002
816
108
10012
916
118
10
10102
A16
128
11
10112
B16
138
12
11002
C16
148
13
11012
D16
158
14
11102
E16
168
15
11112
F16
178
Tabla 1.1 Equivalencias entre los sistemas decimal, binario, hexadecimal y octal.
Conversin de base Dos a base Ocho y Diecisis.

Para la conversin de un nmero en sistema Binario a Octal o Hexadecimal se hacen
agrupaciones de bits, tres para Octal y cuatro para Hexadecimal, que es la cantidad de bits
necesaria para poder representar el dgito mayor de estas bases; la agrupacin se hace de
derecha a izquierda.
101100112 => Octal
*010 110 0112
d28 d18 d08
Equivalente en octal del nmero binario 011 => 3
101100112 => 2638
* es conveniente agregar un 0 a la izquierda para completar la cantidad de bits (3).
1011 00112 => Hexadecimal
d116 d016
Equivalente en Hexadecimal del nmero binario 0011 => 3
Equivalente en Hexadecimal del nmero binario 1011 => B
101100112 => 3B16
Para la conversin de Hexadecimal y Octal a Binario, el procedimiento es a la inversa, es
decir cada digito se representa con el nmero binario correspondiente:
3B16 => Binario
3 B16
0011 10112
2638 => Binario

2 6 38
10
= 010 110 011
Como se puede apreciar, es de suma importancia aprender los nmeros binarios (por lo
menos del 0 al 15) para las conversiones Hexadecimal y Octal.
Ejercicio 1.1 1. La forma ms recomendable de aprender las cosas es hacerlas por uno
mismo, as que antes de continuar con el siguiente tema, realice las siguientes conversiones:
100D => BINARIO
6110 => BINARIO
11110B => DECIMAL
10000012 => DECIMAL
65O => HEXADECIMAL
2108 => HEXADECIMAL
5AH => OCTAL
7116 => OCTAL
10001B => OCTAL
1010111B => HEXADECIMAL
Suma y Resta.
Para las operaciones de suma y resta en los sistemas Octal y Hexadecimal se
utiliza el mismo mtodo que para el sistema binario antes visto, ejemplo:
1
1
23 5 78
+ 7 4 0 18
1176 08
7 + 1 = 0 (semejante a un 9+1= 0, se completa la base) y
llevamos 1
Acarreo 1 + 5 = 6
3+4=7
2 + 7 = 1 y llevamos 1 (semejante a un 2+9 = 11 )
1
1
5 8 A 7 16
+ E 4 0 1 16
1 3 CA 8 16
7 + 1=8
A+ 0 = A
8 +4=C
5 + E = 3 y llevamos 1 (semejante a un 5+8 =13)
1
Las respuestas de los ejercicios las encontrar al final de cada unidad correspondiente.
11
Una segunda opcin, consiste en seguir realizando los clculos en base diez, pero
teniendo como referencia la base en la que trabajamos, por ejemplo:
1
5 8 16
+ E 4 16
1 3 C16
8+4 =12 en Hexadecimal corresponde a la letra C, 5+E = 5+14=19, se lleva 1(se

completa la base 16) y sobran 3.
Para la operacin de resta y tomando como referencia la resta decimal, basta recordar que
en vez de prestar diez, se presta diecisis u ocho (segn sea el caso), pero la operacin es
muy similar , por ejemplo:
6 14
7 6 58
7 38
6 7 28
En octal, 5 3= 2, 6 7 no se puede, por lo tanto el 6 le pide prestado al 7 y este le

presta 8 (el valor de la base) por lo que el 6 se convierte en 14 (6 + 8) y el 7 al hacer el
prstamo en 6.
E 24
F 8 416
+ E 9 116
0 F 316
En Hexadecimal, 4 1= 3, 8 9 no se puede, por lo tanto el 8 le pide prestado a la F y
este le presta 16 (el valor de la base) por lo que el 8 se convierte en 24 (16 + 8) y la F al
hacer el prstamo en E.
Ejercicio 1.2. Realice las siguientes operaciones aritmticas.
11001002 + 1111002
111001102 + 10010002
208 + 578
638 + 168
5C16 + BF16
A016 + 1616
100002 - 10012 (CA-2)
100102 - 110002 (CA-2)
718 558
528 268
78916 - FF16
3816 - 2E16
11102 x 1102
101012 x 1012
1.4 Claves y Cdigos
12
Cdigos binarios continuos y cclicos

Si definimos el trmino cdigo como un sistema de equivalencias, entonces un cdigo binario
establece equivalencias entre el sistema binario y otros cdigos. Un cdigo binario es continuo si las
combinaciones correspondientes a nmeros decimales consecutivos son adyacentes, y adems se considera
tambin cclico si la ltima combinacin es adyacente a la primera. El cdigo Gray es un ejemplo de un
cdigo binario continuo y cclico.
Cdigo Gray 2
Dgito Decimal Cdigo Gray
0
000
1
001
2
011
3
010
4
110
5
111
6
101
7
100
El cdigo Gray es un cdigo basado en un sistema Binario y su principal caracterstica es que solo
hay un cambio de BIT cada vez que se pasa de una combinacin a la siguiente (tabla 1.2). Este cdigo
tambin se denomina reflex porque se obtiene reflejando las combinaciones como si fueran vistas con un
espejo (lneas de trazos) por ejemplo, para una sola seal las combinaciones son 0 y 1, una vez reflejado se
aadir una nueva columna a la izquierda en la que la mitad superior sern ceros y la inferior unos;
continuando con este proceso se llegar al nmero de seales que sean necesarias como se muestra en la
figura 1.1.
Tabla 1.2 Equivalencia del cdigo Decimal y cdigo Gray

0
1
0
1
00
01
1
0
11
10
00
01
11
10
000
001
011
010
0
1
2
3
10 cmo
110se puede
4 traducir un valor decimal (6 en el ejemplo)
En la figura anterior tambin se indica
11
111delsecdigo
5
directamente a cdigo
FiguraGray
1.1 Generacin
(resultado
101):
comienza
Gray.
pasando a binario el valor decimal sin olvidar que
hace falta al menos un cero a 01
la izquierda,
dos enBinario
dos y si las dos cifras son iguales
101 luego
6 se agrupan de0110
corresponde un cero en cdigo 00
Gray y si100
son distintas
corresponde
a
un
uno.
7
Cdigo Decimal Codificado en Binario (BCD)
2
101 Gray
Fuente http://es.geocities.com/jeeesusmeeerino/sistnum/otros/otros.html
13
En el cdigo Decimal Codificado en Binario (Binary Code Decimal), cada cifra

decimal se codifica directamente en un su equivalente en binario (tabla 1.3):
DECIMAL BINARIO
0
00002
00012
00102
00112
01002
01012
01102
01112
10002
10012
Tabla 1.3 Cdigo BCD

Cdigo estadounidense estndar para el intercambio de informacin (ASCII)
El cdigo ASCII (American Standard Code for Information Interchange), es un
cdigo de caracteres basado en el alfabeto latino tal como se usa en ingls moderno y otras
lenguas occidentales; define 128 cdigos posibles, y su principal ventaja, aparte de
constituir un estndar, consiste en la ordenacin alfabtica de los cdigos como se muestra
en la tabla 1.4 y 1.5 :
Nombre
14
D
e
c
H
e
x
C
a
r
i
m
a
l
a
d
e
c
i
m
a
l
c
t
e
r
Nulo
0
0
Inicio de
cabecera
0
1
Inicio de texto
0
2
Fin de texto
0
3
Fin de
transmisin
0
4
enquiry
0
5
acknowledge
0
6
Campanilla
(beep)
0
7
backspace
Tabulador
horizontal
Salto de lnea
Escape lnea
de datos
1
0
1
1
1
2
1
3
1
4
1
5
1
6
0
8
0
9
0
A
0
B
0
C
0
D
0
E
0
F
1
0
Control disposi
tivo 1
1
7
1
1
Control disposi
tivo 2
1
8
1
2
Control disposi
tivo 3
1
9
1
3
Control disposi
tivo 4
2
0
1
4
neg acknowled
N
U
L
S
O
H
S
T
X
E
T
X
E
O
T
E
N
Q
A
C
K
B
E
L
B
S
H
T
L
F
V
T
F
F
C
R
S
O
S
I
D
L
E
D
C
1
D
C
2
D
C
3
D
C
4
N
Tabulador
vertical
Salto de
pgina
Retorno de
carro
Shift fuera
Shift dentro
15
ge
Sincronismo
2
2
1
6
Fin bloque
transmitido
2
3
1
7
Cancelar
2
4
1
8
Fin medio
2
5
2
6
1
9
1
A
Escape
2
7
1
B
Separador
archivos
Separador
grupos
Separador
registros
Separador
unidades
2
8
2
9
3
0
3
1
1
C
1
D
1
E
1
F
Sustituto
A
K
S
Y
N
E
T
B
C
A
N
E
M
S
U
B
E
S
C
F
S
G
S
R
S
U
S
Tabla 1.4 Caracteres no imprimibles del Cdigo ASCII
Decimal
Hex.
Carcter
Decimal
Hex.
Hex.
Carcter
32
20
Espacio
64
40
96
60
33
21
65
41
97
61
34
22
"
66
42
98
62
35
23
67
43
99
63
36
24
68
44
100
64
37
25
69
45
101
65
38
26
&
70
46
102
66
39
27
'
71
47
103
67
40
28
72
48
104
68
41
29
73
49
105
69
42
2A
74
4A
106
6A
43
2B
75
4B
107
6B
16
Carcter Decimal
44
2C
76
4C
108
6C
45
2D
77
4D
109
6D
46
2E
78
4E
110
6E
47
2F
79
4F
111
6F
48
30
80
50
112
70
49
31
81
51
113
71
50
32
82
52
114
72
51
33
83
53
115
73
52
34
84
54
116
74
53
35
85
55
117
75
54
36
86
56
118
76
55
37
87
57
119
77
56
38
88
58
120
78
57
39
89
59
121
79
58
3A
90
5A
122
7A
59
3B
91
5B
123
7B
60
3C
<
92
5C
124
7C
61
3D
93
5D
125
7D
62
3E
>
94
5E
126
7E
63
3F
95
5F
127
7F
DEL
Tabla 1.5 Caracteres imprimibles del Cdigo ASCII
Cdigos detectores de errores.

En la transmisin de una informacin binaria, es posible que se produzcan errores
debido a la presencia de ruido en el proceso o por avera de alguno de los componentes.
Uno de los mtodos ms sencillos para detectar si se produjo algn error en la transmisin,
consiste en agregar al dato binario, un bit conocido como bit de paridad.
El bit de paridad se aade al dato como bit MSB; si el cdigo que se desea obtener es de
paridad par, dicho bit ser tal que el nmero de unos en cada combinacin del nuevo cdigo
sea par, si por el contrario se desea un cdigo de paridad impar, el bit aadido a cada
combinacin ha de ser tal que la combinacin resultante tenga un nmero impar de unos,
por ejemplo:
17
Dato
1010
0
1111
0
0101
01
1100
11
Paridad Cdigo resultante Bit de paridad

par
0 10100
0
Cantidad final de 1s
2 (par)
impar
1 10010
3 (impar)
par
1 010101
4 (par)
impar
1 110011
5 (impar)
Tabla 1.6 Ejemplo de nmeros con BIT de paridad

La deteccin de errores en estos cdigos consiste en comprobar al recibir la informacin, si
el nmero de unos de cada combinacin es par (cdigos de paridad par) o impar (cdigos
de paridad impar).
Ejercicio 1.3
Responda:
El equivalente en Cdigo Gray del valor BCD 0110 es: __________________

El equivalente en BCD del cdigo GRAY 0011 es: _________________
El equivalente en BCD del cdigo GRAY 0100 es:_________________
El ___________ es el cdigo alfanumrico ms comnmente utilizado.
Cual de los siguientes cdigos posee paridad par ?
10011000
11111111
01111001
11010101
11111000
Cual de los siguientes cdigos posee paridad impar ?
10011000
11111100
01111000
11010100
11111001
Un sistema de valor posicional, es aquel en el que el valor de un digito depende de su ____.
Las siglas LSB significan ________ significative bit.
El sistema _______________ proporciona grandes ventajas prcticas para el
almacenamiento y procesamiento de datos en sistemas digitales, ya que emplea solo dos
smbolos.
El mayor valor que se puede representar en decimal con ocho bits es: ______________.
Para su equivalencia numrica en sistema ___________, se agrupan 3 dgitos binarios.
18
Para su equivalencia numrica en sistema ___________, se agrupan 4 dgitos binarios.
El equivalente en binario del resultado de la resta decimal de 20 - 2 en complemento a 2

es: ____________________.
El equivalente en binario del resultado de la resta decimal de 3 - 16 en complemento a 2
es: ____________________.
Hoja de Respuestas
Ejercicio 1.1
100D => 11001002
6110 => 1111012
11110B =>30 10
10000012 => 65 10
65O => 3516
2108 => 8816
5AH => 1328
7116 => 1618
10001B => 218
19
Unidad I
1010111B => 5716

Ejercicio 1.2
11001002 + 1111002 = 101000002

111001102 + 10010002 = 1001011102
208 + 578 = 778
638 + 168 = 1018
5C16 + BF16 = 11B16
A016 + 1616 = B616
100002 - 10012 (CA-2) = 001012
100102 - 110002 (CA-2) = 1 01102
718 558 = 148
528 268 = 248
78916 - FF16 = 68A16
3816 - 2E16 = A16
11102 x 1102 = 10101002
101012 x 1012 = 11010012
Ejercicio 1.3
Gray 0101
BCD 0010
BCD 0111
ASCII
11111111
10011000
Ejercicio 1.4
Posicin
Less
Binario
255
Octal
Hexadecimal
010010
101101
20
Compuertas Lgicas
2.1 Compuertas Lgicas

Una compuerta lgica es un circuito digital que en base a los niveles lgicos presentes en sus
entradas produce una salida lgica.
Niveles lgicos.
Los niveles lgicos se refieren a los bits 0 y 1 que representan el estado de una variable de voltaje;
estos niveles se pueden generalizar como:
0 0.8v Intervalo de voltaje que representa un 0 lgico o nivel bajo
2 5v
Intervalo de voltaje que representa un 1 lgico o nivel alto.
Estos niveles lgicos tambin se pueden representar como valores de tensin o no tensin, conectado o noconectado, abierto o cerrado, encendido o apagado, 1 o 0 respectivamente.
Al trabajo de los circuitos electrnicos digitales en base a los unos o niveles alto, se le conoce como lgica
positiva; en cambio, al trabajo de circuitos electrnicos digitales
en base a los ceros o niveles bajo, se le
conoce como lgica negativa.
Tabla de verdad.
Una tabla de verdad, es un medio para describir cmo, la salida lgica de un circuito depende de los
niveles lgicos presentes en las entradas del circuito, ejemplo:
A
0
1
A
0
0
1
1
B
0
1
0
1
Tabla 2.1 Ejemplos de tablas de verdad para una y dos variables

A y B corresponden al nombre de las variables de entrada, con todas las posibles
combinaciones para uno y dos bits; X corresponde a la salida del circuito.
El total de combinaciones posibles en la tabla de verdad se define por 2n, siendo n el
nmero de entradas al circuito.
2.2 Tipos de Compuertas Lgicas
22
Las compuertas lgicas, llevan a cabo las operaciones lgicas de: suma
(OR), multiplicacin (AND) y negacin o complementacin (NOT), entre otras; se
representan mediante smbolos y su comportamiento se muestra en una tabla de
verdad como a continuacin:
Figura 2.1 Tabla de verdad y smbolo para la compuerta de suma lgica: OR

La operacin de suma lgica es semejante a un razonamiento lgico o, en donde el
resultado ser verdadero si alguno de los elementos A o B es verdadero:
A
F
F
V
V
B
F
V
F
V
X
F
V
V
V
Tabla 2.2 Razonamiento lgico: O
Figura 2.2 Tabla de verdad y smbolo para la compuerta de multiplicacin lgica AND
23
La operacin de multiplicacin lgica se puede escribir de la forma AB o AB y es

semejante a un razonamiento lgico y, en donde el resultado ser verdadero solo si los
dos elementos A y B son verdaderos:
A
F
F
V
V
B
F
V
F
V
X
F
F
F
V
Tabla 2.3 Razonamiento lgico: Y
Figura 2.3 Tabla de verdad y smbolo para la compuerta de negacin lgica NOT
La operacin de negacin lgica se escribe de la forma /A, y consiste en invertir la entrada,
es decir si la entrada es verdadera entonces el resultado ser falso, de la misma forma, si la
entrada es falso entonces la salida ser verdadera:
A
F
V
X
V
F
Tabla 2.4 Razonamiento lgico de la operacin de complemento

A partir de las compuertas bsicas, surgen las compuertas compuestas como son suma negada (NOR),
multiplicacin negada (NAND), suma exclusiva (XOR) y suma exclusiva negada (XNOR).
A
0
0
24
1
1
Figura 2.4 Tabla de verdad y smbolo para la compuerta de suma lgica negada: NOR
La operacin de suma lgica negada, complementa o niega la operacin de suma lgica es
decir, para los estados o entradas en las que la salida era uno o verdadero, ahora ser cero o
falso, de la misma forma, para los estados o entradas en las que la salida era cero o falso,
ahora ser uno o verdadero, como se muestra en la tabla 2.5; el agregar al smbolo de la
compuerta un crculo, es equivalente a agregarle un inversor para complementar la
salida(Fig. 2.5) .
A
0
0
1
1
B
0
1
0
1
X (OR)
0
1
1
1
X (NOR)
1
0
0
0
Tabla 2.5 Tabla de verdad que muestra las salidas de las compuertas OR y NOR
Figura. 2.5 Equivalencia de una compuerta NOR.

La operacin de multiplicacin lgica negada, complementa o niega la operacin de
multiplicacin lgica es decir, para los estados o entradas en las que la salida era uno o
verdadero, ahora ser cero o falso, de la misma forma, para los estados o entradas en las
que la salida era cero o falso, ahora ser uno o verdadero, como se muestra en la figura 2.6.
TABLA DE VERDAD
ABX001011101110
25
Figura 2.6 Tabla de verdad y smbolo para la compuerta lgica: NAND
La operacin de suma exclusiva, se describira de forma lgica mediante el enunciado

uno u otro pero no ambos es decir, cuando las entradas son diferentes para los estados o
entradas en las que la salida era uno o verdadero, ahora ser cero o falso, de la misma
forma, para los estados o entradas en las que la salida era cero o falso, ahora ser uno o
verdadero.
TABLA DE VERDAD
ABX000011101110
Figura 2.7 Tabla de verdad y smbolo para la compuerta de suma exclusiva: XOR
La operacin de suma exclusiva negada, complementa o niega la operacin de suma
exclusiva es decir, para los estados o entradas en las que la salida era uno o verdadero,
ahora ser cero o falso, de la misma forma, para los estados o entradas en las que la salida
era cero o falso, ahora ser uno o verdadero.
TABLA DE VERDAD
ABX001010100111
Figura 2.8 Tabla de verdad y smbolo para la compuerta XNOR

Ejercicio 2.1. Llene los espacios en blanco:
1.
SMBOLO
OPERACIN LGICA
NOMBRE
NOT
26
NAND
/AB + A/B
XNOR
A+ B
2. Si A = 0 y B =1, entonces el valor de X es: _____

A
B

A
X
B
A
X
B
A
X
27
Simbologa IEEE/ANSI
Existe una simbologa que se utiliza para representar los dispositivos y las funciones
lgicas que se ajustan a las normas IEEE/ANSI (El Instituto de Ingenieros Elctricos y
Electrnicos, y El Instituto Nacional Estadounidense de Estndares); esta simbologa se
presenta a continuacin:
NOT
A
B
&
A
B
AND
A
B
28
=1
XOR
NAND
A
B
OR
&
NOR
A
B
=1
XNOR
Figura. 2.9 Simbologa IEEE/ANSI de las compuertas lgicas
2.3 Caractersticas generales.

Fan-in y Fan-out.
3
Cuando se tienen dos compuertas interconectadas de forma tal que la salida de una se
conecta a la entrada de otra, por ejemplo, la salida de la compuerta 1 se encuentra
conectada la entrada de la compuerta 2, se dice entonces que la compuerta 1 maneja a la
compuerta 2 (fan- out) y que la compuerta 2 carga a la compuerta 1(fan -in).
Salida - Entrada
Compuerta 1
Compuerta 2
Figura 2.10 Ejemplo de Fan-in y Fan-out

En otro caso, considrese que la salida de una compuerta va a la entrada de otras 3
compuertas, estas compuertas cargan a la primera y esta maneja a las 3 posteriores.
El Fan-out es el nmero mximo de compuertas que pueden conectarse a la salida de una
compuerta. El nmero mximo de salidas que una entrada puede cargar confiablemente se
conoce como Fan-in.
Tiempo de retardo de propagacin (Tpd).
Fuente http://www.iec.uia.mx/acad/wcervantes/ldd/familias.pdf
29
Definimos como tiempo de retardo de propagacin a el tiempo transcurrido desde

que la seal de entrada pasa por un determinado valor hasta que la salida reacciona a dicho
valor; se tienen dos tiempos de propagacin:
Tphl = tiempo de paso de nivel alto a bajo.
Tplh = tiempo de paso de nivel bajo a alto.
Como norma se suele emplear el tiempo medio de propagacin, que se calcula como:
Tpd = (Tphl + Tplh)/2
Inmunidad al ruido
La inmunidad al ruido se refiere a la capacidad de una compuerta para mantener su
funcionamiento en presencia de ruido. El ruido puede ser producido por una gran cantidad
de mecanismos en el medio ambiente o dentro del circuito, desde la radiacin atmosfrica o
los 60 Hz. de la lnea elctrica hasta el ruido trmico en los circuitos integrados. Cuando las
seales deseadas son acompaadas por ruido, las seales deseadas son alteradas.
Al momento de hacer un diseo debe considerarse que el circuito debera de funcionar
correctamente an con la presencia de ruido previsto hasta cierto nivel. Esto es, el sistema
debera de presentar inmunidad al ruido. Una medida de la cantidad de ruido que un
dispositivo puede tolerar antes de presentar un comportamiento errneo se conoce como
margen de ruido. Es importante considerar que mientras los voltajes de entrada y salida se
mantengan dentro del margen de ruido, el sistema debe de funcionar correctamente.
Fuente http://www.cienciasmisticas.com.ar/electronica/teoria/digital/index.php
30
31
Hoja de Respuestas
Unidad II
1.
SMBOLO
OPERACIN LGICA
NOMBRE
/A
NOT
/(A+B)
NOR
/(AB)
NAND
/AB + A/B
XOR
AB
AND
/(A B )
XNOR
A+B
OR
2. Si A = 0 y B =1, entonces el valor de X es:
5. Si A = 1 y B =0, entonces el valor de X es: 1
lgebra de Boole
3.1 lgebra de Boole

La lgica binaria fue desarrollada a principios del siglo XIX por el
matemtico George Boole para investigar las leyes fundamentales en que se basa el
razonamiento humano y tiene una caracterstica especial, sus variables solo pueden
adoptar dos valores, tradicionalmente denominados cierto y falso, representados con
1 y 0 respectivamente; a partir de la lgica binaria surge el lgebra de Boole o
Booleana.
Funciones Booleanas
Una funcin booleana es un conjunto de variables relacionadas entre s mediante los

tres operadores lgicos; generalmente se obtiene a partir de una tabla de verdad, y se
reduce utilizando los teoremas de Boole o los mapas de Karnaugh que veremos
posteriormente; las combinaciones uno y cero en una tabla de verdad; tambin se pueden
representar por medio de las variables, solo que estas aparecen negadas cuando el valor es
cero por ejemplo, las tablas en la figura 3.1 son equivalentes:
A
/A
/B
/A
/B
1
1
0
A
Tabla 3.1 Tabla de verdad con bits y con variables
Existen dos formas especiales de expresar las funciones booleanas: suma de productos y producto de sumas;
Si las funciones se encuentran en su forma cannica, es decir que no son expresiones mnimas, la suma de
productos se conoce como suma de mintrminos y el producto de sumas como producto de maxtrminos.
Mintrminos.
En una funcin de n variables, un mintrmino es un producto que contiene las n

variables, pudiendo stas estar o no complementadas; para el caso de dos variables, los
mintrminos son: /A/B, /AB, A/B, AB. Puede comprobarse que para tres variables, el
nmero de mintrminos es 8, y para n variables se tendrn 2n mintrminos. Debe notarse
que cada rengln de una tabla de verdad est asociado a un y slo un mintrmino.
Para definir una ecuacin en suma de mintrminos se ubican las salidas altas de la tabla, luego el
primer termino (primer uno) resulta de la multiplicacin de las entradas correspondientes, la variable de
entrada se niega si el valor es cero, sino pasa directo, y este termino se suma con el obtenido por el siguiente
uno en la tabla y as sucesivamente hasta concluir con los unos, ejemplos:
A
0
0
B
0
1
X
0
1
X= /A B +A /B
1
1
0
1
1
0
Figura 3.1 Tabla de verdad y ecuacin expresada en suma de mintrminos para 2 variables
Sustituyendo valores en la ecuacin, para las diferentes combinaciones de entrada tenemos
que:
A = 0 y B = 0 entonces X = /00 + 0/0 = 10 + 01 = 0 + 0 = 0
A = 0 y B = 1 entonces X = /01 + 0/1 = 11 + 00 = 1 + 0 = 1
A = 1 y B = 0 entonces X = /10 + 1/0 = 00 + 11 = 0 + 1 = 1
A = 1 y B = 1 entonces X = /11 + 1/1 = 01 + 10 = 0 + 0 = 0
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
X
1
0
1
0
1
0
1
0
X= /A/B/C + /AB/C + A/B/C + AB/C
Figura 3.2 Tabla de verdad y ecuacin expresada en suma de mintrminos para 3 variables
Maxtrminos.
Un maxtrmino es una suma lgica que contiene todas las variables, pudiendo stas estar o
no complementadas. Para definir una ecuacin en producto de maxtrminos se ubican las
salidas bajas de la tabla de verdad y las combinaciones de entrada se escriben de manera
inversa en la ecuacin es decir, si es cero, se escribe la variable sin negar, y si es uno se
niega la entrada; el primer termino de la ecuacin corresponde a la suma de las variables
donde se ubica el primer cero, multiplicado por el termino obtenido con el siguiente cero en
la tabla y as sucesivamente hasta concluir con los ceros, ejemplo:
A
0
0
1
B
0
1
0
X
0
1
1
X= ( A + B) (/A + /B)
Figura 3.3 Tabla de verdad y ecuacin expresada en producto de maxtrminos

Sustituyendo valores en la ecuacin, para las diferentes combinaciones de entrada tenemos:
Cuando A = 0 y B = 0 entonces X = 0 + 0 /0 + /0 = 0 + 0 1+1 = 0 1 = 0
A= 0 y B = 1
X = 0 + 1 /0 + /1 = 1 + 0 1+0 = 1 1 = 1
A= 1 y B = 0
X = 1 + 0 /1 + /0 = 1 + 0 0+1 = 1 1 = 1
A= 1 y B = 1
X = 1 + 1 /1 + /1 = 1 + 1 0+0 = 1 0 = 0
Ntese que independientemente de la manera en que se exprese la ecuacin el resultado
debe de ser el mismo, al igual que en la figura 3.1, la ecuacin solo resulta uno cuando
A = 0 y B = 1 o A = 1 y B = 0.
El Teorema de DMorgan
Este teorema expresa que existe otra forma de escribir una ecuacin lgica sin
cambiar su resultado, de este modo se puede ampliar o reducir el nmero de compuertas
lgicas para implementar un circuito; los pasos para obtener la ecuacin equivalente se
pueden resumir en los siguientes:
1. Complementar cada variable de los trminos en la ecuacin (recuerde que //X = X)
2. Sustituir los smbolos de suma por multiplicacin y los de multiplicacin por suma.
3. Negar toda la ecuacin.
Ejemplo 3.1 Cambiar las siguientes ecuaciones de suma de productos a productos de suma:
A)
X SUMA DE PRODUCTOS = (A B) + (/B C)

Paso 1: Complementar
(/A /B) + (//B /C) => (/A /B) + (B /C)
Paso 2: Sustituir + => y
=> +
(/A + /B) ( B + /C)
Paso 3: Negar toda la ecuacin:
X PRODUCTO DE SUMAS =
(/A + /B) (B + /C)
(/A + /B) (B + /C)
B) X SUMA DE PRODUCTOS = A B
1. /A /B
=>
2. /A + /B
=> 3. /A + /B = /A + /B
X PRODUCTO DE SUMAS = /A + /B
Ejemplo 3.2 Cambiar las siguientes ecuaciones de productos de suma a suma de productos:
A) X PRODUCTO DE SUMAS = (/A + /B) (B + /C)
(//A + //B) (/B + //C) => (A B) + (/B C) => (A B) + (/B C) = (A B) + (/B C)
X SUMA DE PRODUCTOS = AB + /BC
B) X SUMA DE PRODUCTOS = /A + /B
/A + /B => //A + //B => A B = A B
X PRODUCTO DE SUMAS = A B
Lo anterior se puede comprobar utilizando una tabla de verdad para las ecuaciones en las
distintas formas:
A B C (A B) + (/B C)
/( (/A + /B) (B + /C))
*
0 Tabla
0 0de verdad de equivalencia
0
0 expresada en suma de
Tabla 3.2
para una ecuacin
0
0
1
1
1
productos y producto de sumas.
0
1 0
0
0
0
1
1
0
Hay que hacer notar que la expresin de la multiplicacin lgica0 se puede escribir (al igual
1
0 0
0
0
que en el lgebra) con el smbolo o simplemente con las variables continuas, ejemplo:
1
0 1
1
1
1
1 0
1
1
A B =1 AB
1
1 1
1
3.2 Simplificacin de Funciones
Circuitos Lgicos Combinatorios.
Un circuito lgico combinatorio, es un circuito formado por compuertas lgicas, y diseado para dar
solucin a un problema planteado en una funcin lgica en su forma ms reducida, para lograr esto se utilizan
dos mtodos de reduccin:
Teoremas de lgebra de Boole

Mapas de Karnaugh
Postulados y teoremas del lgebra de Boole.
Los postulados de las tres operaciones bsicas, para deducir cualquier relacin
Booleana son:
De lo anterior, se puede decir que

Cualquier variable por cero es cero.
Teoremas:
1.- Regla del cero y la unidad
X+0=X
X 0 =0
X+1=1
X 1 =X
2.- Potencias iguales

X+X=X
XX=X
3.- Complementacin
X + /X = 1
X /X = 0
4.- Involucin (doble negacin)
//X = X
5.- Conmutatividad
X+Y=Y+ X
XY =YX
6.- Asociatividad
X + (Y + Z) = (X +Y ) + Z
X (YZ) = (X Y ) Z
7.- Distributividad
X + (Y Z) = (X +Y ) (X + Z)
X (Y + Z) = (X Y ) + (X Z)
cualquier variable mas uno es uno, asimismo
8.- De variables mltiples

X (X + Y) = X
X (/X + Y) = X Y
/X (X + Y) = /XY
(X + Y) (X + /Y) = X
X+ X Y=X
X + /X Y = X +Y
/X + X Y = /X +Y
X Y + X /Y = X
Ejemplo 3.3 Reducir las siguientes ecuaciones aplicando los teoremas del lgebra de Boole
A) /abc + a/bc + a/b/c + abc = bc + a/b
bc (/a + a) + a/b (c + /c)
bc (1) + a/b (1)
bc + a/b
B) (/a b) ( /a +b) + ab/c + ab = b
/a/ab+ /abb + ab/c + ab
/ab + /ab + ab/c + ab
/ab + ab/c + ab
b(/a+a)+ ab/c
b (1) + ab/c
b + ab/c
b (1 + a/c)
b (1)
b
C) /ab/cd + /ab/c/d + /abcd + /a/bcd = /a (b/c + cd)
/ab/c ( d+/d ) + /acd ( b + /b)
/ab/c ( 1 ) + /acd ( 1 )
/ab/c + /acd
/a (b/c + cd)
D) a (ab + a/b + abc + ab/c + /a) = a
aab + aa/b+ aabc+ aab/c + a/a
ab+ a/b+ abc+ ab/c+ 0
a (b + /b) + ab (c + /c)
a + ab
a (1 + b)
a
E) /a/bc + /ab/c + /abc + ab/c + abc = b + /ac
/a (/bc+b/c+ bc) + ab(/c + c)
/a (c (/b+b) + b/c) + ab(1)
/a (c (1) + b/c) + ab
/a (c + b/c) + ab
/a (b+c) + ab
/ab + /ac + ab
b (/a+a) + /ac
b(1)+/ac
b + /ac
F) /a/b/c/d + /a/b/c/d+ /ab/c/d + /ab/c/d + /abc/d + /abcd = /a (/c/d + bc)
/a/b/c/d + /ab/c/d + /abc(/d + d )
/a/c/d (/b+b) + /abc ( 1)
/a/c/d (1 ) + /abc
/a/c/d + /abc
/a (/c/d + bc)
G) abcd + abc/d +ab/cd + ab/c+ ab/d = ab
abc (d + /d) + ab/cd + ab/c + ab/d
abc (1) + ab/cd + ab/c + ab/d
ab(c + /c) + ab/cd + ab/d
ab(1) + ab/cd + ab/d
ab + ab/cd + ab/d
ab(1+/cd +/d)
ab(1)
ab
Ejercicio 3.1 Subraye la respuesta que considere correcta
Es un teorema del lgebra de Boole utilizado para reduccin de ecuaciones:
1) A A = 1
A A = 0
A /A = 1
/(A A) = 0
A A =A
2) A A = 1
A A= 0
A /A = 0
A A= 0
A A=A
3) A 1 = 1
A 1 = 0
A /A = A
A A= 0
A 1 = A
4) A 1 = 1
A 1 = 0
A /A = A
A 0 = 0
A 1 = /A
5) A + 1 = 1
A + /1 = 0
A +/A = A
/(A +A) = 0
A+ 1 =A
6) A + 0 = 1
A +/1 = 0
A +/A = 1
/(A +A) = 0
A+ 1 =A
7) A + A = A
A + /1 = 0
A +/A = A
/(A +A) = 0
A+ 1 =A
8) A + 0 = A
A+ 1 = 0
A +/A = 0
/(A +A) = 1
A+ 1 =A
9) La expresin reducida de A (A + ABC) es:
1
0
A
ABC
A + AB
10) La expresin reducida de (A + B) ( A + B) es:
B
A+ B
A
A B
A + AB
Mtodo de Karnaugh
Es un mtodo grfico para representar la informacin contenida en tablas de verdad

y se usa para simplificar una expresin de forma sistemtica, mediante un mapa; el mtodo
consiste en vaciar la tabla de verdad en un mapa de 2n combinaciones, siendo n el nmero
de variables de entrada, por ejemplo:
A
A B 0
0
1
22 = 4 celdas
/B
/A
A
Figura 3.4 Tabla de verdad y su mapa de Karnaugh

Los bits 0 y 1 fuera del mapa en filas y columnas, representan los posibles cambios de la
variables de entrada B y A respectivamente; los valores dentro de las celdas del mapa
corresponden a la salida X, para cada una de las combinaciones de A y B.
La primer celda del mapa muestra cuando A =0, B =0 entonces X =1; en la misma fila, en
la siguiente celda A =0 Y B =1 entonces X =0; la segunda fila del mapa muestra cuando
A=1 y B =0 entonces X =1, de la misma forma si A =B =0 entonces X =0 en la celda
continua (figura 3.5).
A
A B 0
0 1
1 1
1
0
0
Figura 3.5 Ejemplo de llenado de un mapa de Karnaugh

Una vez llenado el mapa, para deducir la ecuacin se deben realizar agrupaciones de unos
adyacentes (vertical u horizontalmente) en potencias de dos (1, 2, 4 u 8 unos por ejemplo)
hasta agrupar todos los bits uno del mapa, para el ejemplo anterior:
A B 0
0 1
1 1
1
0
0
A B 0 1
0 1
0
a)
b)
1 1
0
Figura 3.6 a) Agrupacin de unos los mapas b) Deduccin de ecuacin para la salida X=/B
Cambio
de variable
Los valores de la entrada A, se representan en columna, mientras que los de B en fila; para
deducir la ecuacin de X, se toma la posicin en donde se ubica la agrupacin y se elimina
la variable que cambie (figura 3.6), ntese que para la agrupacin, la entrada A es 0 y luego
1, mientras que B permanece en 0 por lo que se elimina la variable A y la ecuacin se
reduce a X = /B.
Lo mismo se hubiera obtenido, aplicando los teoremas del lgebra de Boole:
X= /A/B + A/B => /B ( /A + A) => /B ( 1)
Mapa de Karnaugh para ms de dos variables.
X= /B
Para escribir las combinaciones de las filas y columnas en los mapas de Karnaugh
de ms de dos variables, solo debe existir un cambio de variable a la vez como se muestra
en la figura 3.7:
Cambio de variable de
celda a celda
A
BC
A
0
1
00
01
BC
A /B/C /BC
/A
11 10
Figura 3.7 Mapa de Karnaugh para tres variables
BC
B/C
El llenado del mapa se realiza de la misma forma, vaciando el contenido de la tabla de

verdad en el mapa, en las posiciones que corresponden:
A B
BC
A /B/C /BC
/A
1 0
A
BC
B/C
0
0
1
1
Figura 3.8 Llenado de Mapa

Existe otra caracterstica de los mapas de Karnaugh (adems del cambio de variables), y
consiste en que los extremos del mapa tienen adyacencia, la primera fila es adyacente a la
ltima, y lo mismo sucede con las columnas:
BC
/B/C /BC BC
/A
BC
/B/C /BC BC
/A
B/C
B/C
A
a.)
b)
Figura 3.9 Adyacencia en un mapa de Karnaugh

De tal manera que para el ejemplo anterior, la agrupacin de unos correspondera a la
primera y ltima columna (figura 3.10a); las variables A y B se eliminan por sus cambios
vertical y horizontal respectivamente (figura 3.10 b), quedando nicamente /C:
BC
A /B/C /BC
/A
1 0
A
a)
BC
B/C
0
0
1
1
BC
A /B/C /BC
/A
1 0
b)
X = /C
Figura 3.10 Ejemplo de agrupaciones de unos en un mapa de Karnaugh
BC
B/C
0
0
1
1
Hay que hacer notar que entre mayor cantidad de unos se agrupen, mayor ser la reduccin;
no importa que se repita la agrupacin de un mismo uno en varios conjuntos, siempre que
esto sea para reducir ms la ecuacin de salida, por ejemplo:
A
/A/B
/A B
CD
AB /C/D /CD CD C/D
A B
A /B
Queda BC
Queda D
X= D + BC
Figura 3.11 Tabla de verdad, Mapa de Karnaugh y ecuacin resultante.

Si se agrupa un par de unos, se elimina una variable; si se agrupan cuatro unos, se eliminan
dos variables y as sucesivamente, en resumen:
Agrupacin de 1s
1
2
4
8
16
Nmero de variables que se eliminan
.
.
.
.
.
0
1
2
3
4
Ejemplo 3.4 Obtenga la ecuacin ms reducida de los siguientes mapas de Karnaugh, en

forma de suma de productos y producto de sumas.
CD
AB /C/D /CD CD C/D
/A/B
/A B
A B
A /B
a)
X= /B/C/D + BD + BC = /B/C/D + B (C+D)
CD
AB
/C/D /CD CD C/D
/A/B
/A B
A B
A /B
CD
/C/D /CD CD C/D
AB
/A/B
/A B
A B
A /B
b)
X= (/B+C+D) (B+/D) (B+/C )

CD
/C/D /CD CD C/D
AB
/A/B
/A B
A B
A /B
X= (/B+D) (B+/D)
c)
d)
Figura 3.12 Ejemplos resueltos de mapas de Karnaugh
X= /B/D + BD
Ejercicio 3.2 Obtenga la ecuacin en suma de productos y producto de sumas, utilizando

mapas de Karnaugh, de la siguiente tabla de verdad:
A
0
0
0
0
0
0
0
0
1
B
0
0
0
0
1
1
1
1
0
C
0
0
1
1
0
0
1
1
0
D
0
1
0
1
0
1
0
1
0
X
1
1
1
0
0
1
0
0
1
1 0 0 1 0
1 0 1 0 1
1 0 1 1 1
1 1 0 0 0
1 1 0 1 0
1 1 1 0 1
1 1 1 1 0
3.3 Implementacin de Circuitos Lgicos Combinacionales.
Hasta este momento hemos visto tanto la simbologa de las compuertas lgicas,
como la deduccin y reduccin de ecuaciones o funciones lgicas, finalmente
continuaremos con la implementacin de los circuitos lgicos a partir de las ecuaciones, por
ejemplo:
A B
X
0
0
0
0
1
1
1
0
1
1
1
0
X = /AB + A/B
Figura 3.13 Tabla /A

de verdad y ecuacin lgica
A
//AB
A
Para el diseo del diagrama del circuito lgicoB de una ecuacin, se inicia
/AB con la
combinacin
de compuertas de cada expresin, por ejemplo: /AB
B
a.
b.
Figura 3.14 a y b. Circuitos lgicos equivalentes de la expresin / AB

A
A/B
Ntese que en la figura b, el inversor se suprime con un ovalo a la entrada que indica la
B
inversin o negacin,
/B continuamos con A/B,
Figura
3.15 Circuitos
lgico
A/B
A
/A
/AB equivalentes de la expresin
A
X = /AB+A/B
B
B
/AB
X = /AB+ A/B
A/B
a.
/B
A/B
b.
Y finalmente la suma de las dos expresiones anteriores:
Figura 3.16 a y b Circuitos lgicos equivalentes de la expresin /AB + A/B

Ejemplo 3.5
Dibujar el diagrama del circuito lgico de las siguientes ecuaciones:
A) X= /( ( ( B+C ) ( D+E) ) + /A )
Iniciando con los trminos entre parntesis (del centro a los extremos) de la ecuacin:
B
C
B+C
D
E
D+E
B
C
( B+C ) ( D+E)
D
E
a.
b.
X= /( ( ( B +C ) ( D +E) ) + /A )
A
B
C
D
E
c.
Figura 3.17 a, b y c Circuitos lgicos para la ecuacin /( ( ( B +C ) ( D +E) ) + /A )
B) X = /( (/A (B +C) ) ( (DE) (B +C) ))
1.
A
B
C
B
D
C
E
(/A (B +C))
((DE) (B +C) )
2. La expresin B+C es comn para las dos compuertas XOR, por lo tanto podemos
utilizar el mismo nodo.
A
B
C
/( (/A (B +C) ) ( (DE) (B +C) ))
D
E
Figura 3.18 Circuitos lgicos para la ecuacin /( (/A (B +C) ) ( (DE) (B +C) ))
3.
Ejercicio 3.3 Dibujar el diagrama del circuito lgico de la ecuacin:

X = ((/((AB) (CD))) + /D) + A
Hoja de Respuestas
Unidad III
Ejercicio 3.1
1. A A = 0
2. A /A = 0
3. A 1= A
4.
A 0 = 0
5.
A+ 1 = 1
6.
A + /A = 1
7.
A+ A= A
8.
A+ 0 =A
9.
A
10. B
Ejercicio 3.2
X SUMA DE PRODUCTOS= /B/D + AC/D + A/BC+/A/CD
XPRODUCTO DE SUMAS= (/B+C+D) ( /A+C+/D) (A+/C+/D ) (A+/B+/C) o
XPRODUCTO DE SUMAS= ( /B+C+D) ( /A+C+/D) (A+/C+/D ) (/B+/C+/D)
Ejercicio 3.
X
A
B
C
D
Circuitos Integrados
53
4.1 Familias Lgicas

Una familia lgica, es un grupo de dispositivos digitales que comparten una
tecnologa comn de fabricacin y son compatibles entre s, se tienen dos grandes familias:
TTL y CMOS.
4.2 Caractersticas de las Familias Lgicas
En la familia TTL (lgica transistor-transistor TTL), las seales de entrada se aplican
directamente a las terminales de transistores como se muestra en la figura 4.1.
Figura 4.1 Circuito con lgica TTL
El transistor de salida Q2 est controlado por la tensin en el terminal de colector del

transistor Ql. Cuando se conecta a masa el terminal de entrada (esto es, el emisor de Q1),
circula suficiente corriente de base IB para mantener saturado a este transistor. Su tensin
de colector es VCE(SAT) por encima del nivel de masa. Normalmente, V CE (SAT) es igual a 0.2V,
este voltaje no es suficiente para llevar a Q2 al estado de conduccin. Por lo tanto, cuando
la tensin de entrada tiene nivel bajo, Q2 no conduce y el nivel de salida es alto.
Si se aplica una tensin positiva al terminal de entrada, Ql contina en estado de saturacin
(IB tiene todava suficiente valor) y la tensin de colector de Ql va hacia Vi + V CE (SAT).
Segn sea el nivel real de la tensin de entrada, puede suministrarse suficiente corriente de
base a Q2 para llevarlo al estado de saturacin.
Si se sustituye el transistor Ql por diodos (que representan las junturas base-emisor y
colector-base) se tiene un circuito con lgica diodo-transistor (lgica DTL). En la figura 4.2
puede observarse que la tensin de entrada podra fcilmente hacerse suficientemente
elevada para polarizar inversamente la juntura base-emisor. Cuando ocurra esto, la juntura
colector-base permanece polarizada en sentido directo, y circula corriente de base para
saturar al transistor de salida.
54
Figura 4.2 Se sustituye Q1 por dos diodos que equivalen a las junturas del
transistor.
Tanto la figura 4.1 como la 4.2 equivalen a una compuerta inversora, si el voltaje a la
entrada es bajo, el nivel de salida es alto y si el voltaje a la entrada es alto, el nivel de salida
es bajo. Esta descripcin del funcionamiento de la lgica TTL nos ayudar a entender las
de configuraciones de salida que posee esta familia.
5
La tecnologa utilizada en la familia TTL (Transistor, Transistor Logic), condiciona

los parmetros que se describen en sus hojas de caractersticas segn el fabricante (aunque
es estndar), se resumir en slo las siguientes:
Su tensin de alimentacin caracterstica est comprendida entre los 4.75V y los 5.25V,
como se observa es un rango muy estrecho por lo tanto, los niveles lgicos vienen
definidos por el rango de tensin comprendida entre 0.2V y 0.8V para el estado bajo y
2.4 V y Vcc para el estado alto.
La velocidad de transmisin entre los estados lgicos es su mejor caracterstica, aunque

se tiene un mayor consumo de corriente, motivo por el cual han aparecido diferentes
versiones de TTL como FAST, SL, S, etc. y ltimamente (en algunos casos) puede
alcanzar poco mas de los 250MHz.
La familia lgica transistor-transistor ha sido una de las familias de CI ms utilizada ,

como componente principal se tiene el transistor bipolar.
Si dejamos una entrada sin conectar actuar exactamente como un 1 lgico aplicado a
esa entrada.
Cuando dos o ms entradas de una compuerta TTL se interconectan para formar una
entrada comn, sta tendr un factor de carga de entrada que es la suma de los factores
de carga de cada entrada (Fan-in).
Los CI de la serie 74 estndar ofrecen una combinacin de velocidad y disipacin de

potencia adecuada a muchas aplicaciones. Los CI de esta serie incluyen una amplia
Fuente http://html.rincondelvago.com/electronica-digital_9.html
55
variedad de compuertas, flip-flops y multivibradores monoestables as como registros

de corrimiento, contadores, decodificadores, memorias y circuitos aritmticos.
La familia 74 cuenta con varias series de dispositivos lgicos TTL: 74, 74LS, 74S,etc.
Estas series utilizan una fuente de alimentacin (Vcc) con voltaje nominal de 5V;
funcionan de manera adecuada en temperaturas ambientales que van de 0 a 70C.
Los niveles de voltaje de salida de la familia 74 estndar son:
Tabla 4.1. Niveles de voltaje de la familia 74
Los voltajes aplicados a cualquier entrada de un CI no deben exceder los 5.5V. Existe tambin un
mximo para el voltaje negativo que se puede aplicar a una entrada TTL, que es de -0.5V. Esto se debe al
uso de diodos de proteccin en paralelo en cada entrada de los CI TTL.
La compuerta NAND TTL estndar tiene retardos de propagacin caractersticos de

tpLH = 11 ns y tpHL = 7 ns, con lo que el retardo promedio es de tpd (prom) = 9 ns. La
velocidad de la compuerta es inversamente proporcional al retardo de propagacin.
Dentro de la familia TTL, existen otras series que ofrecen alternativas de velocidad y
potencia. Dentro de ellas, estn:
Serie 74L, TTL de bajo consumo de potencia

Serie 74H, TTL de alta velocidad
Serie 74S, TTL Schottky
Serie 74LS (LS-TTL), TTL Schottky de bajo consumo de potencia
Serie 74AS (AS-TTL), TTL Schottky avanzada
Serie 74ALS, TTL avanzada Schottky de bajo consumo de potencia
74
74L
74H 74S
Retardo de propagacin (ns)
33
Disipacin de potencia (mW)
10
23
74LS
74AS
74ALS
9.5
1.7
20
Parmetros de funcionamiento
56
Producto velocidad-potencia (pJ)
90
33
138
60
19
13.6
4.8
Mxima frecuencia de reloj (MHz)
35
50
125
45
200
70
Factor de carga de la salida
10
20
10
20
20
40
20
VOH (voltaje de salida en nivel alto)
2.4
2.4
2.4
2.7
2.7
2.5
2.5
VOL(voltaje de salida en nivel bajo)
0.4
0.4
0.4
0.5
0.5
0.5
0.4
VIH (voltaje de entrada en nivel alto)
2.0
2.0
2.0
2.0
2.0
2.0
2.0
VIL(voltaje de entrada en nivel bajo)
0.8
0.7
0.8
0.8
0.8
0.8
0.8
Parmetros de Voltaje
Tabla 4.2. Caractersticas representativas de las series TTL
En la compuerta TTL de bajo consumo de potencia los valores de los resistores son ms
altos que en la compuerta estndar para reducir la disipacin de potencia, pero se aumenta
el retardo de propagacin. Con la compuerta TTL de alta velocidad, los valores de los
resistores se bajan para reducir el retardo de propagacin, pero se aumenta la disipacin de
potencia. La TTL Schottky es una ltima mejora en la tecnologa que elimina el tiempo de
almacenamiento de los transistores al evitar que vayan a saturacin. Esta versin aumenta
la velocidad de operacin sin un aumento excesivo en la disipacin de potencia. La versin
TTL Schottky de baja potencia sacrifica un poco de velocidad para reducir la disipacin de
potencia. Es casi igual a la compuerta TTL estndar en el retardo de propagacin, pero slo
tiene una quinta parte en la disipacin de potencia. Tiene el mejor producto de velocidadpotencia y, como consecuencia, ha llegado a ser la versin de ms uso en los nuevos
diseos. Todas las versiones TTL estn disponibles en paquetes 6SSI y en formas ms
complejas como funciones MSI y LSI.
4.3 Tipos de circuitos de salida
Las diferencias en las versiones TTL no estn en las funciones digitales que
realizan, sino en los valores de los resistores y el tipo de transistores que usa su compuerta
bsica. En cualquier caso, las compuertas TTL en todas las versiones estn disponibles en
tres tipos de configuraciones de salida.
Salida de colector abierto.
Salida de poste ttem o ttem pole.
Salida de tres estados (o triestado).
Salida de colector abierto.
La configuracion "COLECTOR ABIERTO" tiene solo un transistor en la etapa de
salida como se ilustra en la figura 4.3:
6
Los trminos SSI, MSI y LSI se refieren a escalas de integracin que se explican ms adelante (Pg. 59 )
57
Figura 4.3 Circuito inversor en configuracin de salida colector abierto.

Observe que el circuito en su etapa de salida se encuentra abierto, es decir le falta la
resistencia de colector del transistor Q3 para cerrar el circuito, por lo que se tiene que
agregar una resistencia externa (resistencia de pull-up) conectada a la terminal de
alimentacin positiva, que fija la tensin de salida a la de alimentacin, permitiendo al
dispositivo funcionar de forma adecuada. El valor de la resistencia externa depender de la
cantidad de corriente que se necesite para accionar la carga cuando el transistor de salida
est conectado [saturado] y la corriente fluya desde la alimentacin a travs de la
resistencia de carga hasta la carga en la salida. Los valores tpicos de resistencia se
encuentran entre 1k y 10k. Las compuertas con este tipo de salida, se utilizan
principalmente cuando se requiere una mayor corriente para accionar la carga o aislar
etapas por proteccin.
Salida en poste totem (totem pole).
La configuracion "TOTEM POLE" tiene 2 transistores en la etapa de salida como se ilustra
en la figura 4.4:
Figura 4.4 Circuito inversor en configuracin de salida totem pole.

El funcionamiento, para ambos estados lgicos, es el siguiente: Si Vi se aproxima a V CC, Q1
funciona como un diodo ya que su juntura Base - Colector conduce corriente, por lo Q2 se
satura y Q3 tambin lo hace, por estar su base controlada por el emisor de Q2.
El diodo tiene como misin impedir que Q4 se sature mientras lo hace Q3. En estas
condiciones la salida presentar un nivel lgico bajo (Vo = V CE (SAT) Q3 = 0,2 V). Si Vi =0,
Q1 funciona como transistor saturado (hay corriente de colector hacia emisor), cortndose
58
Q2 y tambin Q3. Entonces Q4 se saturar presentando la salida un nivel alto (V CC menos

las cadas internas en R =130, VCE (SAT) Q4 y el diodo), es decir, un 1 lgico.
Si dos salidas de dos compuertas Ttem Pole se conectan entre s, los transistores Q4
(activo para estado alto de una compuerta) y Q3 (activo para el estado bajo de la otra
compuerta), este ltimo componente se sobrecalentar cor exceso de corriente hasta
quemarse.
Salida de tres estados
Una compuerta de tres estados exhibe tres estados de salida: alto (H), bajo (L) y alta
impedancia (Hi-Z); este ltimo estado proporciona un circuito abierto o un estado de alta
impedancia que permite una conexin alambrada directa de muchas salidas a una lnea
comn. Los dispositivos con salidas de tres estados tienen una entrada habilitadora llamada
comnmente OE o E; por ejemplo, el funcionamiento de una compuerta inversora con
salida de tres estados se muestra en la siguiente tabla de verdad:
Entradas
Salida
E
H
H
L
L
A
L
H
L
H
H
L
Hi- Z
Hi- Z
Salida
E
Figura 4.5 Tabla de verdad y smbolo de una compuerta inversora con salida de tres estados.
Familia CMOS (Metal oxido semiconductor complementario)

La tecnologa MOS (Metal Oxido Semiconductor) deriva su nombre de la estructura bsica MOS de
un electrodo metlico montado en un aislador de xido sobre un substrato semiconductor. Los transistores de
la tecnologa MOS son transistores de campo denominados MOSFET. La mayora de los CI digitales MOS se
construyen exclusivamente con MOSFET. A continuacin se describen algunas de las caractersticas
principales de la familia CMOS.
Existen varias series en la familia CMOS de circuitos integrados digitales. La serie 4000 que fue
introducida por RCA y la serie 14000 por Motorola, estas fueron las primeras series CMOS.
La serie 74C tiene como caracterstica principal su compatibilidad terminal por terminal y funcin por
funcin con los dispositivos TTL. Esto hace posible reemplazar algunos circuitos TTL por un diseo
equivalente CMOS.
59
La serie 74HC son los CMOS de alta velocidad, tienen un aumento de 10 veces la velocidad de
conmutacin. La serie 74HCT es tambin de alta velocidad, y tambin es compatible en lo que respecta
a los voltajes con los dispositivos TTL.
Los voltajes de alimentacin en la familia CMOS tiene un rango muy amplio, estos valores van de 3 a
15 V para los 4000 y los 74C. De 2 a 6 V para los 74HC y 74HCT.
Los requerimientos de voltaje en la entrada para los dos estados lgicos se expresa como un porcentaje
del voltaje de alimentacin. Tenemos entonces los siguientes parmetros de voltaje:
VOL (mx.) = 0 V
VOH (mn.) = VDD
VIL (mx.) = 30%VDD
VIH (mn.) = 70% VDD
Los CMOS pueden ser utilizados en medios con mucho ms ruido de lo tolerable para los TTLs, lo
anterior se debe a que el margen de ruido es un porcentaje del voltaje de alimentacin y los CMOS
tienen un rango mayor para este voltaje.
En lo que a la disipacin de potencia concierne tenemos un consumo de potencia de slo 2.5 nW

cuando VDD = 5 V y cuando VDD = 10 V la potencia consumida aumenta a slo 10 nW. Sin embargo
tenemos que la disipacin de potencia ser baja mientras estemos trabajando con corriente directa. La
potencia crece en proporcin con la frecuencia. Una compuerta CMOS tiene la misma potencia de
disipacin en promedio con un 74LS en frecuencia alrededor de 2 a 3 Mhz.
Ya que los CMOS tienen una resistencia de entrada extremadamente grande (1012 ) que casi no
consume corriente. Pero debido a su capacitancia de entrada se limita el nmero de entradas CMOS
que se pueden manejar con una sola salida CMOS. As pues, el factor de carga de CMOS depende del
mximo retardo permisible en la propagacin. Comnmente este factor de carga es de 50 para bajas
frecuencias, para altas frecuencias el factor de carga disminuye.
Los valores de velocidad de conmutacin dependen del voltaje de alimentacin que se emplee, por
ejemplo en una 4000 el tiempo de propagacin es de 50 ns para VDD = 5 V y 25ns para VDD = 10 V.
Como podemos ver mientras VDD sea mayor podemos operar en frecuencias ms elevadas.
Las entradas CMOS nunca deben dejarse desconectadas, todas tienen que estar conectadas a un nivel
fijo de voltaje, esto es porque los CMOS son, al igual que los MOS muy susceptibles a cargas
electrostticas y ruido que podran daar los dispositivos.
La lgica MOS es la familia lgica ms simple de fabricar ya que utiliza un solo elemento bsico, el
transistor N-MOS (o bien el P-MOS), por lo que no requiere de otros elementos como diodos o
resistencias (como el CI TTL).
La mayora de los nuevos dispositivos CMOS estn protegidos contra dao por carga esttica mediante
la inclusin en sus entradas de un diodo Zener de proteccin. Estos diodos estn diseados para
conducir y limitar la magnitud del voltaje de entrada a niveles muy inferiores a los necesarios para
hacer dao.
Diferencias entre TTLS y CMOS

En comparacin con las familias lgicas TTL, las familias lgicas MOS son ms lentas en cuanto a
velocidad de operacin; requieren de mucho menos potencia; tienen un mejor manejo del ruido; un mayor
intervalo de suministro de voltaje; un factor de carga ms elevado y requieren de mucho menos espacio (rea
en el CI) debido a lo compacto de los transistores MOSFET. Adems, debido a su alta densidad de
integracin, los CI MOS estn superando a los CI bipolares en el rea de integracin a gran escala. (LSI 60
memorias grandes, CI de calculadora, microprocesadores, as como VLSI). Por otro lado, la velocidad de
operacin de los CI TTL los hace dominar las categoras SSI o MSI (compuertas, FF y contadores).
7
Escalas de integracin de los circuitos lgicos SSI, MSI, LSI Y VLSI
La rapidez del desarrollo tecnolgico ha dado lugar a que se puedan integrar simultneamente en un mismo
dispositivo un nmero determinado de compuertas entre s, que realizan una funcin concreta, as a principio
de los aos sesenta lleg la aparicin del circuito integrado. A partir de entonces se han ido mejorando las
tcnicas de fabricacin de forma espectacular, hasta llegar a la actualidad, donde es posible encontrar en una
superficie de algo ms de 1 cm cuadrado cientos de miles de compuertas lgicas.
Dependiendo del nmero de elementos compuertas que se encuentren integrados en el chip se dice que ese
circuito est dentro de una determinada escala de integracin.
Las escalas que aqu vamos a tratar son las siguientes:
SSI (Short Scale Integration): Es la escala de integracin mas pequea de todas, y

comprende a todos aquellos integrados compuestos por menos de 12 compuertas.
MSI (Mdium Scale Integration): Esta escala comprende todos aquellos integrados
cuyo nmero de compuertas oscila ente 12 y 100. Es comn en sumadores,
multiplXORes,etc. Estos integrados son los que se usaban en los primeros
ordenadores aparecidos hacia 1970.
LSI (Large Scale Integration): A esta escala pertenecen todos aquellos integrados
que contienen ms de 100 hasta mil compuertas lgicas (lo cual conlleva unos 1000
componentes integrados individualmente),. Estos integrados realizan una funcin
completa, como es el caso de las operaciones esenciales de una calculadora o el
almacenamiento de una gran cantidad de bits. La aparicin de los circuitos
integrados a gran escala, di paso a la construccin del microprocesador. Los
primeros funcionaban con 4 bits (1971) e integraban unos 2.300 transistores;
rpidamente se pas a los de 8 bits (1974) y se integraban hasta 8.000 transistores.
Posteriormente aparecieron los microprocesadores de circuitos integrados VLSI.
VLSI: (Very Large Scale Integration) de 1000 a 10000 compuertas por circuito
integrado, los cuales aparecen para consolidar la industria de los integrados y para
desplazar definitivamente la tecnologa de los componentes aislados y dan inicio a
la era de la miniaturizacin de los equipos apareciendo y haciendo cada vez ms
comn la manufactura y el uso de los equipos porttiles.
Fuente http://www.electronicafacil.net/tutoriales/
61
4.4 Dispositivos Especiales

Buffer.
Es un circuito lgico diseado para tener una corriente de salida o capacidad de voltaje mayor que un
circuito lgico comn. Permite que un circuito de salida ms dbil excite una carga pesada. Existen diferentes
variaciones de los buffer, pueden ser bidireccionales, inversores, de tres estados, etc.
Entrada
Salida
Figura. 4.6 Smbolo de un buffer.
Entrada /Salida (Y)
Entrada /Salida (X)
Habilitador (E)
Figura 4.7 Buffer bidireccional de tres estados.
El circuito de la figura 4.7 tiene como propsito que los datos se puedan transmitir de forma bidireccional, es
decir que una misma lnea pueda ser en un momento entrada y en otro salida, sin que se interfieran. EL
funcionamiento del circuito se describe a continuacin: cuando el habilitador se encuentra en nivel bajo, la
transmisin del dato sera de derecha a izquierda, y el dato en la entrada Y pasara al punto X (con su
respectivo aumento de corriente), mientras que el buffer que transmite de izquierda a derecha se encuentra en
alta impedancia por lo que en ese momento se puede considerar como inexistente. Cuando el habilitador se
encuentra en nivel alto, la transmisin del dato sera de izquierda a derecha, y el dato en la entrada X
pasara al punto Y (con su respectivo aumento de corriente), y ahora el otro buffer es el que se encuentra
deshabilitado y por lo tanto en alta impedancia.
62
Ejercicio 4.1
Subraye la opcin que considere correcta
1. Es un grupo de dispositivos digitales que comparten una tecnologa en comn de

fabricacin y son compatibles entre s.
Familias lgicas
Dispositivos programables
Dispositivos lgicos
CMOS
Circuitos estndar
2. Para el funcionamiento de una compuerta de colector abierto, en la salida se debe
conectar:
Una resistencia a tierra.
Una resistencia a voltaje.
Un led
+V
-V
3. El _______ mide el efecto de carga que presenta una entrada a una salida.
Fan in
Fan out
Corriente de fuga
Potencia de salida
Disipacin de corriente
4. El _______ mide la capacidad de una salida de manejar una o ms entradas.
Fan in
Fan out
Corriente de fuga
Potencia de salida
Disipacin de corriente
5. ______________ mide la cantidad de potencia que consume un circuito digital en
operacin.
Confiabilidad
Consumo de potencia
Velocidad
Retardo de propagacin
Inmunidad al ruido
6. ____________ se refiere a la capacidad de contener internamente millones de
transistores, resistencias, etc.
Fan in
Fan out
Corriente de fuga
Potencia de salida
Escala de integracin
7. MOS es una abreviacin de metal oxido _________________ .

Silicio
Semiconductor
Schottky
Selenio
Sodio
8. Son dispositivos susceptibles al dao por descarga electrosttica.
CMOS
TTLs
Buffers
Compuertas de tres estados
Pull up
9. 74___ xx son CMOs equivalentes a TTLs.
C
H
HC
HCT
HS
10. Los dispositivos lgicos de tres estados tienen tres niveles de salida llamados: alto,
bajo, ______.
Alta impedancia
Baja impedancia
Invalido
No importa
Indefinido
11. Los __________ se utilizan cuando es deseable aislar el terminal de salida del resto de
la circuitera interna, con el fin de lograr que este punto quede libre o flotando.
Buffers
CMOs
C.I. de colector abierto
Ninguno de los anteriores
12. Los ____________ se utilizan en aplicaciones donde una determinada lnea de salida
debe manejar al mismo tiempo un gran nmero de lneas de entrada.
Buffers
CMOs
TTLs
C.I. de colector abierto
Decodificadores
Hoja de Respuestas
Ejercicio 4.1
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
Familias Lgicas
Una resistencia a voltaje
Fan-in
Fan-out
Consumo de potencia
Escala de integracin
Semiconductor
CMOS
C
Alta Impedancia
Buffers
Unidad IV
Sistemas Lgicos
Combinatorios
5.1 Sistemas Lgicos Combinatorios

A partir de los circuitos lgicos, se crean infinidad de aplicaciones, por ejemplo
arreglos lgicos que permiten crear circuitos aritmticos binarios.
Medio Sumador.
Es un circuito que suma cantidades binarias pero que no permite la conexin en
cascada por ejemplo, un medio sumador de un BIT posee dos entradas A y B, y dos salidas:
la suma y el acarreo nicamente.
A
B
S (Suma)
Medio
Sumador
A
+ B
CS
C (Acarreo)
EntradasSalidasABSC
0000011010101101
Figura 5.1 Smbolo de un medio sumador, operacin y su tabla de verdad

Por cada salida de la tabla de verdad se debe deducir su ecuacin, as se tiene:
S= /AB + A/B = A B
C= AB
A
B
S=A B
A
B
C = AB
Figura 5.2 Circuitos lgicos que realizan la operacin de un medio sumador.

Sumador Completo.
Es un circuito que suma cantidades binarias y permite la conexin en cascada; un
sumador completo de un BIT posee tres entradas A, B, y Cin as como dos salidas la suma y
el acarreo.
Cin
A
Cin
B
S (Suma)
Sumador
Completo
EntradasSalidasABCinSC000000
011001010011011001010101110
0111111
A
+ B
CS
C (Acarreo)
Figura 5.3 Smbolo de un sumador completo, operacin y su tabla de verdad
Utilizamos los mapas de Karnaugh para deducir las ecuaciones a partir de la tabla de
verdad, para finalmente dibujar el circuito combinacional de un sumador completo.
Cin
AB
/A/B /AB AB A/B
/Cin
Cin
AB
Cin
/A/B /AB AB A/B
/Cin
Cin
S = /A/B Cin+ /AB /Cin + AB Cin+ A/B /Cin
0
1
1
1
C = AB + A Cin + B Cin
S = Cin ( /A/B + AB) + /Cin ( /AB + A/B)
C = AB + Cin (A + B)
S = Cin ( A B ) + /Cin (A B)
A
B
Cin
Figura 5.4 Circuito combinacional que realiza la operacin de un sumador completo.

Conforme se aumenta el nmero de bits a sumar, se hace ms complejo el circuito
combinacional que lleva a cabo la operacin, por lo que existen circuitos integrados que
realizan esta funcin; el C.I. 7483 que a continuacin se muestra, es un sumador completo
de 4 bits:
Cin
A4 A3 A2 A1
+ B 4 B3 B2 B1
Cout S4 S3 S2 S1
Figura 5.5 Diagrama y operacin del C.I. 7483.
Hasta este punto, no se ha apreciado porque la entrada Cin permite la conexin en cascada,
analicemos el siguiente ejemplo:
Cin = 0
A4 A3 A2 A1
+ B4 B3 B2 B1
Cout S4 S3 S2 S1
1 0 1 12
+ 1 0 0 02
1 0 0 1 12
Si quisiramos en vez de cuatro bits, sumar cinco, la operacin quedara de la siguiente

forma:
1
1 1 0 1 12
+ 0 1 0 0 02
S2 S1 Cout S4 S3 S2 S1
1 0 0 0 1 12
Dado que el Cout de la primera etapa, se tiene que sumar con los bits A1 y B1 de la etapa
siguiente (otro sumador conectado en serie o cascada), se conectar a la entrada Cin, del
segundo sumador:
Cin=Cout
Cin = 0
A4 A3 A2A1 A4 A3 A2 A1
+
B4 B3 B2B1 B4 B3 B2 B1
CoutS4 S3 S2 S1 S4 S3 S2 S1
Figura 5.6 Operacin y conexin del C.I. en cascada para la suma para ms de 4 bits.
Restador.
Se puede disear un circuito restador binario utilizando el mtodo complemento a
dos que se analiz con anterioridad, de tal forma que solo requerimos compuertas lgicas y
un circuito sumador como el C.I. 7483.
S
a
l
i
d
a
s
1er. bloque
2do. bloque
Figura 5.7 Circuito restador

En el primer bloque se efecta el primer complemento a dos, invirtiendo las entradas B y
sumando uno mediante la entrada Cin; el segundo bloque se invierte las salidas del primer
sumador y le suma uno en caso de que se active el bit de signo, finalmente el resultado se
compone de las salidas del segundo bloque conjuntamente con el bit de signo.
Cin = 1
A4 A3 A2 A1
+ /B4 /B3 /B2 /B1
Cout S4 S3 S2 S1
Bit de signo
Cin = Bit de signo

A4 A3 A2 A1
+ 0 0 0 02
S4 S3 S2 S1
Comparador Digital.
Es un circuito que compara si dos cantidades binarias son iguales o si una es mayor;
por ejemplo, para saber si dos cantidades son diferentes, se puede utilizar un circuito como
el siguiente:
A3 A2 A1 A0 B3 B2 B1 B0
Figura 5.8 Circuito lgico de un comparador digital.

Si A= 1011, B=1010 y X es igual a uno, entonces las cantidades A y B son diferentes.
5.2 Codificadores y Decodificadores.

Codificador de Decimal a Binario.
Es un circuito que tiene varias lneas de entrada, solo una de las cuales se activa en
un momento dado y produce un cdigo de salida de n bits, segn la entrada que se active.
/A0 /A1 /A2 /A3 /A4 /A5 /A6 /A7
0
1
1
1
1 1
1
1
1
0
1
1
1 1
1
1
1
1
0
1
1 1
1
1
1
1
1
0
1 1
1
1
1
1
1
1
0 1
1
1
1
1
1
1
1 0
1
1
1
1
1
1
1 1
0
1
1
1
1
1
1 1
1
0
O2 O1 O0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Figura 5.9 Tabla de verdad de un codificador de ocho (entradas) a tres lneas (salidas) con
entradas activas en nivel bajo.
/A7
/A6 /A5 /A4 /A3 /A2
/A1
O3= /A1 + /A3 + /A5 + /A7
O2= /A2 + /A3 + /A6 + /A7

O1= /A4 + /A5 + /A6 + /A7
Figura 5.10 Circuito lgico de un codificador con entradas activas en nivel bajo.
Como se puede apreciar en la figura 5.10 las compuertas sumadoras conjuntan todas las
entradas en la que la salida respectiva debe ser igual a uno; la combinacin para /A 0 donde
O0 = O1= O2 = 0 se da sin necesidad de activar ninguna salida, por lo que no se
considera /A0 en el circuito. A continuacin se muestra el diagrama general de un
codificador:
A0
A1
A2
Entradas
Codificador
O0
O1
O2
Cdigo de salida
Am-1
On-1
Figura 5.11 Diagrama general de un codificador de m lneas
de entrada y n lneas
de salida.
Decodificador de Binario a Decimal.

Es un circuito lgico combinacional que acepta un cdigo binario de n bits y activa
una de m lneas de salida, de tal forma que cada lnea de salida ser activada por una de las
combinaciones posibles de entrada.
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
O0
1
0
0
0
0
0
0
0
O1
0
1
0
0
0
0
0
0
O2 O3 O4 O5
0 0 0 0
0 0 0 0
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
0 0 0 0
0 0 0 0
O6 O7
0 0
0 0
0 0
0 0
0 0
0 0
1 0
0 1
Figura 5.12 Tabla de verdad de un decodificador de tres (entradas) a ocho lneas(salidas).

La salida O0 se activa con la combinacin de entrada A=B=C=0, la salida O 1 se activa con
la combinacin de entrada A=B=0 ,C=1 y as sucesivamente (figura 5.13):
A B C
O0
O1
O2
O3
O4
O5
O6
Figura 5.13 Circuito lgico de un decodificador de tres aOocho lneas.

7
Cdigo de entrada
A0
A1
A2
Decodificador
O0
O1
O2
Salida
An-1
O
Figura 5.14 Diagrama general de un decodificador de n lneas de m-1
entrada y m lneas de salida.
Se tienen varios ejemplos de codificadores y decodificadores disponibles en circuitos

integrados, por ejemplo: 74147, 74148(ambos Decimal a BCD) y 7442 ,7445 (ambos BCD
a Decimal), codificadores y decodificadores respectivamente. De igual manera como
vimos anteriormente se pueden disear a partir de circuitos combinacionales.
Ejemplo 5.1 Diseo de un circuito decodificador Binario a siete segmentos, en el que se
visualicen en un display de ctodo comn los dgitos hexadecimales. En la tabla de verdad
de la figura 5.16 se muestran las combinaciones necesarias para tener todos los dgitos del
sistema Hexadecimal, desde 0000 (0H) hasta 1111 (FH). Como salidas tendremos los siete
segmentos que conforman el display (desde la a hasta la g), y la salida correspondiente
se llenar con uno dependiendo del nmero que se quiere visualizar; por ejemplo, para el
nmero 0000B el display mostrar el 0H activando todos los segmentos a excepcin del g,
para el nmero 0001B el display mostrar el 1H activando los segmentos b y c
nicamente, y as sucesivamente hasta llegar al 1111B donde el display mostrar la FH
activando los segmentos a, e, fy g.
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
a
1
0
1
1
0
1
1
1
1
1
1
0
1
0
1
1
b
1
1
1
1
1
0
0
1
1
1
1
0
0
1
1
0
c
1
1
0
1
1
1
1
1
1
1
1
1
0
1
0
0
d
1
0
1
1
0
1
1
0
1
0
0
1
1
1
1
0
e
1
0
1
0
0
0
1
0
1
0
1
1
1
1
1
1
f
1
0
0
0
1
1
1
0
1
1
1
1
1
0
1
1
g
0
0
1
1
1
1
1
0
1
1
1
1
0
1
1
1
a
f
b
c
d
Figura 5.15 distribucin en un display de
siete segmentos
Figura 5.16 Tabla de verdad para un decodificador binario a hexadecimal.

Una vez llenada la tabla, se proceder a deducir la ecuacin por cada segmento, por
ejemplo utilizando mapas de Karnaugh:
/C/D
/CD
CD
C/D
Figura 5.17 Tabla de verdad para el segmento a
/A/B
1
1
1
0
A/B
1
a= /AB+A/B+/CD+/B/C+/BD
1
1
1
/A/B
A/B
/C/D
/CD
CD
C /D
1
1
b= /A/B+/B/C/D+/BCD+
/A/D+B/CD+BC/D
1
1
1
0
1
0
Figura 5.18 Tabla de verdad para el segmento b

/A/B
1
c= /CD+/AB+AC/D+ /B/C+ /BD
1
1
0
/C/D
/CD
CD
C/D
A/B
1
1
1
1
Figura 5.19 Tabla de verdad para el segmento c

/C/D
/CD
CD
C/D
/A/B
1
d= /A/C/D+AB/C +A/CD+/ACD+BC/D+AC/D
0
1
1
A/B
0
1
0
1
Figura 5.20 Tabla de verdad para el segmento d

/C/D
/CD
CD
C/D
/A/B
1
e = /A/D + BC + C/D +AB
0
0
1
A/B
0
0
0
1
Figura 5.21 Tabla de verdad para el segmento e

/C/D
/CD
CD
C/D
/A/B
1
f0 = /C/D + A/B+ AC+ B/D+ /AB/C
0
0
/AB
1
1
0
1
Figura 5.22 Tabla de verdad para el segmento f

/A/B
g0 = A/B + BD + AC + A/BC + /AB/C
0
1
C/D
1
Finalmente se implementan los circuitos lgicos de cada segmento.
Figura 5.23 Tabla de verdad para el segmento g
/C/D
/CD
CD
/AB
1
1
1
0
5.3 Dispositivos Lgicos Programables (PLDS)

Es el trmino general para un circuito integrado que puede programarse para realizar funciones
complejas. Se compone de grupos de compuertas AND y OR, conocidas como matrices. Una matriz es una
red de conductores distribuidos en filas y columnas con un fusible en cada punto de interseccin. Las matrices
pueden ser fijas o programables.
Estructura Interna de un PLD
La matriz AND est formada por una red de compuertas AND conectadas a travs conductores y
fusibles en cada punto de interseccin. Cada punto de interseccin entre una fila y una columna se denomina
celda. La figura 5.24 muestra un arreglo de compuertas no programado.
Figura 5.24 Arreglo AND No Programado.

Cuando se requiere una conexin entre una fila y una columna, el fusible queda intacto y en caso de no
requerirse la conexin, el fusible se abre en el proceso de programacin. La figura 5.25 muestra un arreglo
AND programado.
Figura 5.25 Arreglo AND Programado.

La matriz OR est formada por una red de compuertas OR conectadas a travs conductores y fusibles en cada
punto de interseccin. La figura 5.26muestra un arreglo de compuertas no programado, y la figura 5.27
muestra un arreglo OR ya programado.
Fuente http:// www.galeon.com/lapham/archivos/plds.pdf
Fig. 5.26 Arreglo OR No Programado.
Figura 5.27 Arreglo OR Programado.

Los dispositivos lgicos programables que se usan ms comnmente para la implementacin lgica son la
PAL y la GAL, sin embargo tambin se describir la PLA.
Lgica de Arreglos Programables (PAL, Programmable Array Logic)
La PAL es un PLD que se ha desarrollado para superar ciertas desventajas de la 9PLA, tales como los
largos retardos debidos a los fusibles adicionales que resultan de la utilizacin de dos matrices programables y
la mayor complejidad del circuito. La PAL bsica est formada por una matriz AND programable y una
matriz OR fija con la lgica de salida (figura 5.28). Esta estructura permite implementar cualquier suma de
productos lgica con un nmero de variables definido, sabiendo que cualquier funcin lgica puede
expresarse como suma de productos. La PAL se implementa con tecnologa bipolar (TTL o ECL).
Para ms informacin pase a la pgina 80
Figura 5.28 Diagrama de bloques de una PAL (Programmable Logic Array)

Nomenclatura de una PAL
Los lderes en fabricacin de PLDs, Texas Instruments y AMD, tienen una notacin para identificar
los dispositivos. Por ejemplo, la estructura de un PLD AMD es:
PAL
CE
XX
CD
YY
EF
TIPO DE FAMILIA
TECNOLOGA DE
FABRICACIN
NMERO DE LINEAS
POSIBLES DE ENTRADA
ESTRUCTURA DE SALIDA
NMERO DE LINEAS
POSIBLES DE SALIDA
Figura 5.29 Notacin de la estructura de una PAL AMD
VELOCIDAD
Dentro
de la estructura de salida se tienen las posibilidades contenidas en la tabla 5.1
CONSUMO
TEMPERATURA DE
FUNCIONAMIENTO
Cdigos
Tipos de Salidas
Combinatoria con nivel bajo

activo.
Combinatoria con nivel alto

activo.
Registro.
ENCAPSULADO
RA
Registro asncrono.
Registro O exclusivo.
Variable.
Macroclula.
Tabla 5.1 Tipos de Salidas de una PAL.
En el mercado se manejan referencias como la PAL16L8, PAL20L8, PAL20V8 y PAL20X8.

Matriz Lgica Genrica (GAL, Generic Array Logic)
La GAL se forma con una matriz AND reprogramable y una matriz OR fija , con una salida lgica
programable. La figura 5.30 muestra el diagrama de bloques de una GAL. Esta estructura permite
implementar cualquier expresin lgica suma de productos con un nmero de variables limitado.
Figura 5.30 Diagrama de Bloques de una GAL (Generic Array Logic).

Las dos principales diferencias entre los dispositivos GAL y PAL son:
a) La GAL es reprogramable
b) La GAL tiene configuraciones de salida programables. La GAL se puede programar una y otra vez, ya que
usa tecnologa ECMOS (Electrically Erasable CMOS, CMOS borrable elctricamente).
En la figura 5.31 se ilustra la estructura bsica de una GAL con dos variables de entrada y una de salida. La
matriz reprogramable es esencialmente una red de conductores ordenados en filas y columnas, con una celda
CMOS elctricamente borrable (E2CMOS) en cada punto de interseccin, en lugar de un fusible como en el
caso de las PAL. Estos PLDs son borrables y reprogramables. El transistor CMOS tiene 2 compuertas, una de
ellas totalmente aislada, flotante. Para programar cada celda se aplica o no una tensin mayor a VDD (alta) en
la compuerta no flotante. Al aplicar esta tensin el dielctrico conduce y la compuerta flotante se carga
negativamente, dejando en operacin normal siempre abierto el transistor.
Figura 5.31 Estructura Bsica de una GAL (Generic Array Logic)

En la figura 5.32 se muestra un ejemplo de una sencilla matriz GAL programada para obtener la suma de tres
productos.
Figura 5.32 Programacin de una GAL (Generic Array Logic).

El borrado se puede hacer de dos formas:
o
Con luz ultravioleta (UV): exponiendo el transistor de 5 a 20 minutos a luz UV, el dielctrico conduce y
permite la descarga de la compuerta flotante. Para este borrado el chip lleva una ventana de cuarzo
transparente.
Borrado elctrico: Es el ms usado hoy en da. La capa que aisla la compuerta flotante es ms delgada. Al
aplicar una tensin alta con polaridad contraria, la compuerta flotante se descarga porque el dielctrico
conduce. Las ventajas ms importantes de esta tcnica son una descarga rpida, no se requiere UV y no se
requiere sacar el chip de su base.
Las diversas GAL tienen el mismo tipo de matriz programable. Se diferencian en el tamao de la matriz, en el
tipo de OLMC (Las Macroceldas Lgicas de Salida que contienen circuitos lgicos programables que se
pueden configurar como entrada o salida combinacional y secuencial) y en los parmetros de funcionamiento,
tales como velocidad y disipacin de potencia.
Nmero de Pines
tPD
ICC (mA)
20
10, 15, 25
55, 115
20
15, 20
115
24
10, 15, 25
55, 115
24
15, 20
115
24
10, 15, 25
130
28
15, 20
130
Tabla 5.2. Familias GAL del fabricante Lattice

Descripcin de las caractersticas de la GAL comercial referida en la tabla 5.2
GAL16V8
El microcircuito consta de 20terminales

Vcc=5 v
+-5%
Vih, voltaje de entrada en nivel alto =2v
Voh, voltaje de salida en nivel alto =2.4v
Vil, voltaje de entrada en nivel bajo =0.8v
Vol, voltaje de salida en nivel bajo =0.5v
Temperatura de operacin 0 a 75 C
16 posibles variables de entrada
8 posibles variables de salida
CK, OE pines para pld secuencial
CK
VCC
IN
IN
I/O
IN
I/O
IN
I/O
IN
I/O
IN
I/O
IN
I/O
I/O
IN
I/O
GND
OE
Figura 5.33 Distribucin de pines de la

GAL16V8
10
PLAs (Programmable Logic Array)
Es un PLD que posee caractersticas flexibles para diseos ms complejos, en la PLA se puede
programar las uniones en ambas matrices sin embargo, resultan penalizados en tamao y en velocidad debido
a los transistores adicionales en la matriz de puertas OR (figura 5.34 ). La PLA se utiliza fundamentalmente
para construir mquinas de estados.
CONEXIN
PROGRAMABLE
10
Fuente http://html.rincondelvago.com/dispositivos-logicos-programables_1.html
Figura 5.34 Estructura interna de una PLA
Programacin de los PLDS

Para la programacin de un PLD se utiliza un software especial que convierte el
cdigo bsico en instrucciones que programen el dispositivo para permitir
implementaciones de diseos electrnicos. 11El proceso de diseo lgico con PLDs se
resume en tres grandes etapas:
1. Diseo lgico
2. Implementacin del diseo
3. Verificacin del diseo.
Dentro de la primera etapa, los pasos involucrados son los mismos que en cualquier diseo
digital, combinatorio o secuencial, y se pueden subdividir en los pasos siguientes:
Definir el problema.
Generar un diagrama a bloques.
Obtener tabla de verdad.
Derivar ecuaciones lgicas que describen la operacin del diseo.
La implementacin del diseo consiste en seleccionar y usar las herramientas, tanto de
hardware y software, necesarias para la traduccin de los resultados a un mapa de fusibles
para la programacin del chip. Esta fase consiste en:
Seleccin del PLD.

Hacer archivo de ecuaciones
Correr software, como por
Ejemplo el opal (national), para generar archivo mapa de fusibles.
Configurar el programador universal.
Programar chip
La etapa final consiste en la verificacin del diseo en la cual la correcta programacin del
PLD es comprobada, por medio de tcnicas de simulacin. Los pasos de la verificacin son:
Simulacin del funcionamiento del PLD en la computadora,
Prueba funcional del dispositivo.
Documentacin del diseo.
11
Fuente http://lapham25.tripod.com/archivos/plds.pdf
Ejercicio 5.1
Subraye la opcin que considere correcta
1. Un medio sumador de dos palabras de un bit se caracteriza por tener

2 entradas, 2 salidas
2 entradas, 1 salida
2. Un sumador completo de dos palabras de un bit se caracteriza por tener
2 entradas, 1 salida
3. El ___________ tiene acarreo de entrada y puede o no tener acarreo de salida.
sumador
Sumador completo
Multiplicador
Divisor
Restador
4. Compuerta que compara si dos cantidades de un BIT son diferentes:
NOR
OR
XOR
74LS83
74LS048
5. Las siglas PLD significan:
Decodificador de lnea paralela
DemultiplXOR lgico de paridad
Dispositivo lgico programable
Decodificador de lnea programable
Dispositivo lineal de paridad
6. PLD programable una sola vez:
PAL
GAL
RAM
PALCE
ROM
7. Las siglas GAL significan arreglo:

Lgico genrico
Lineal general
Lgico de ganancia
Lineal de ganancia
Ninguno de los anteriores
Hoja de Respuestas
Ejercicio 5.1
1.
2.
3.
4.
5.
6.
7.
Sumador completo
XOR
Dispositivos lgicos programables
PAL
Lgico genrico
Unidad V
Prcticas Recomendadas
PRCTICA 1.
TTULO DE LA PRCTICA: Implementacin de las compuertas lgicas bsicas (AND, OR
y NOT) utilizando transistores y resistencias
UNIDAD TEMTICA:
Compuertas Lgicas
DESCRIPCIN: Comprobar el funcionamiento de las compuertas bsicas NOT, AND y OR,

implementadas con circuitos a base de transistores BJT y resistencias.
MATERIAL:
5 transistores 2N2222 o equivalentes
5 resistencias de 10 K a 1/2 w.( R3)
3 resistencias de 4.7 K a 1/2 w.( R2)
3 resistencias de 1 K a a 1/2 w.( R1)
3 resistencias de 330 a a 1/2 w.( R1)
Caimanes
Cable para protoboard
1 Mini dip- switch
EQUIPO:
Fuente de alimentacin (5 volt)
OBJETIVO:
El alumno identificar las caractersticas de operacin que ofrece el implementar las
compuertas lgicas bsicas utilizando transistores y resistencias para su aplicacin en
prcticas posteriores.
PROCEDIMIENTO: Implementar, probar y presentar los circuitos que se muestran a continuacin
(figuras 6.1A, B, C):
Figura 6.1A. Circuito equivalente de las compuertas NOT implementado con un transistor bipolar.
Figura 6.1B. Circuito equivalente de la compuerta AND implementado con transistores bipolares.
Figura 6.1C. Circuito equivalente de la compuerta OR implementado con transistores bipolares.
PRCTICA 2.
TTULO DE LA PRCTICA: Visualizacin de un cdigo utilizando un display de 7
segmentos
UNIDAD TEMTICA: lgebra de Boole
DESCRIPCIN: Implementacin de un circuito lgico que permita visualizar el cdigo de un
alumno en un display de 7 segmentos, utilizando lgebra de Boole para la reduccin de
ecuaciones.
MATERIAL:
EQUIPO:
1 C. I. 7404 (NOT)
Fuente de alimentacin (5 volts.)
1 C. I. 7432 (OR)
Multmetro
2 C. I. 7408 (AND)
Punta lgica
1 Display de 7 segmentos (Ctodo

Comn)
Resistencias de 330 las necesarias
1 protoboard
1 Mini dip- switch

OBJETIVO:
Introducir al alumno al trabajo con un display de 7 segmentos
Disear un circuito lgico a partir de la tabla de verdad
Simplificar las ecuaciones utilizando los postulados del lgebra de Boole
PROCEDIMIENTO:
A. Llenar la tabla de verdad en base a los segmentos que se desean activar por dgito.
TABLA DE VERDAD:
CDIGO DE ALUMNO
B. Obtener y reducir las ecuaciones para cada segmento del display

Ecuacin para a = d = g:
a = /A/B/C + /A/BC + A/BC
a = /A/B/C + /BC (/A + A)
a = /A/B/C + /BC (1)
a = /A/B/C + /BC
a = /B (/A/C + C)
a = /B (C + /A)
Figura 6.2 Circuito lgico para los segmentos a, d y g.

Ecuacin para b:
b = /A + B + C
Figura 6.3 Circuito lgico para el segmento b

Ecuacin para c:
c =1 (Conexin directa a voltaje 5v. )
Ecuacin para d:
d =0 (Conexin directa a 0 v. )
Ecuacin para f:
f = A/BC
Figura 6.4 Circuito lgico para el segmento f

C. Implementar y conectar el circuito lgico resultante de cada segmento al display de
ctodo comn.
PRCTICA 3.
TTULO DE LA PRCTICA:
Sumador Completo de 4 bits
UNIDAD TEMTICA: Sistemas Lgicos Combinatorios

DESCRIPCIN: Implementacin de un circuito sumador completo de 4 bits utilizando el circuito
integrado 74LS83.
MATERIAL:
EQUIPO:
1 Circuitos Integrados 74LS83

5 Leds
5 Resistencias de 100 - 500
Mini dip- switch

OBJETIVOS:
Practicar la operacin de suma binaria.
PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuacin (figura 6.5):
Palabra A
Palabra B
Figura 6.5 Circuito Sumador completo implementado con el C.I. 74LS83
PRCTICA 4.
UNIDAD TEMTICA:
Sumador en serie
Sistemas Lgicos Combinatorios
DESCRIPCIN: Implementacin de un circuito sumador completo de 8 bits utilizando dos circuitos

integrados 74LS83.
MATERIAL:
EQUIPO:
2 Circuitos Integrados 74LS83

9 Leds
Mini dip- switch

OBJETIVOS:
Comprender la conexin en serie de los sumadores para aumentar la longitud de las
palabras a sumar.
PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuacin ( figura 6.6):
Palabra A
(Bits 0, 1, 2, 3)
Palabra B
(Bits 0, 1, 2, 3)
Palabra A
(Bits 4, 5, 6, 7)
Palabra B
(Bits 4, 5, 6, 7)
Figura 6.6 Circuito Sumador completo en serie implementado con el C.I. 74LS83
PRCTICA 5.
UNIDAD TEMTICA:
Restador binario de 4 bits
DESCRIPCIN: Implementacin de un circuito restador de 4 bits utilizando el mtodo

complemento a dos.
MATERIAL:
EQUIPO:
2 C. I. 74LS83
1 C. I. 74LS86
1 C. I. 74LS04
5 Leds
Mini dip switch
OBJETIVO:
Comprobar el funcionamiento de la resta en complemento a dos.
Apreciar la importancia del manejo del BIT de signo.
PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuacin (figura 6.7 ):
Figura 6.7 Circuito restador de 4 bits implementado con el C.I. 74LS83.
PRCTICA 6.
UNIDAD TEMTICA:
Multiplicador binario de 4 x 3 bits
DESCRIPCIN: Implementacin de un circuito multiplicador binario de 4 x 3 bits utilizando el C.I.

7483 y compuertas lgicas.
MATERIAL:
EQUIPO:
2 C. I. 74LS83
1 C. I. 74LS86
1 C. I. 74LS04
Leds los necesarios

Resistencias de 100 - 500
Dip switches
OBJETIVO:
Demostrar que todas las operaciones binarias se pueden realizar utilizando sumadores
binarios.
PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuacin (figura 6.8) :
A4A3A2A1 B3B2B1
Figura 6.8 Circuito multiplicador de 4 x 3 bits.
PRCTICA 7.
UNIDAD TEMTICA:
Comparador Digital
DESCRIPCIN: Implementacin de un circuito comparador digital utilizando un restador binario en

complemento a dos.
MATERIAL:
EQUIPO:
1 C. I. 74LS83
1 C. I. 74LS32
2 C. I. 74LS08
3 Leds
Mini dip switch
OBJETIVO:
Comprender una de las diferentes aplicaciones que puede tener un circuito aritmtico, por
ejemplo un restador como comparador digital, si se activa el BIT de signo entonces A es
mayor a B, y mediante circuitos lgicos determinamos si A es igual o menor a B.
PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuacin (figura 6.9):
Figura 6.9 Circuito Comparador de 4 bits
PRCTICA 8.
Diseo de un control de semforos
UNIDAD TEMTICA: Sistemas Lgicos Combinatorios

DESCRIPCIN: Programacin de un dispositivo lgico programable para la simulacin de un
semforo.
MATERIAL:
EQUIPO:
C. I. GAL16V8
Fuente de alimentacin (5 volt)
Programador Universal
2 Leds : 1 rojo y 1 verde
1 protoboard
1 Mini dip-switch
OBJETIVO: El alumno aprender a programar un GAL mediante el software Wincupl.
PROCEDIMIENTO: Disear el circuito lgico que simule el funcionamiento de un semforo, para
una interseccin que tiene las siguientes caractersticas.
1. El semforo E-O estar en verde siempre que ambos carriles, C y D estn ocupados.
2. El semforo E-O estar en verde siempre que cualquier carril C o D este ocupado, pero los
carriles A y B no lo estn.
3. El semforo N-S estar en verde siempre que los carriles A y B estn ocupados mientras C
y D estn vacantes.
4. El semforo N-S estar en verde siempre que los carriles A o B estn ocupados mientras C
y D estn vacantes.
5. El semforo E-O estar en verde cuando ningn vehculo este presente.
6. Para cualquier otro caso, tanto el semforo E-O como el N-S estarn en amarillo
A. Llenar la tabla de verdad en base a los enunciados anteriores.
Figura 6.10 Tabla de verdad e interseccin del semforo para los carriles A, B, C y D
97
B. Obtener las ecuaciones o funciones lgicas para E-O y N-S

E-O = /A/B/C/D + /A/B/CD + /A/BC/D +/A/BCD + /ABCD + A/BCD +ABCD
N-S = /AB/C/D + A/B/C/D + AB /C /D
C. Transcribir las ecuaciones en un archivo fuente con la extensin .PLD., mediante los
siguientes pasos:
Abrir el programa WINCUPL
98
Elegir en el men FILE la opcin NEW y despus DESIGN FILE.
Se recomienda llenar los campos con los datos de su prctica, por ejemplo:
Name
Semaforo;
Partno
00;
Revision
01;
Date
10/06/06;
Designer
Marta E;
Company
CETI;
Location
Ninguna;
Assembly
Ninguna;
Device
g16v8a;
De no llenar el usuario los campos el programa lo hace de forma automtica, el

campo correspondiente a Device es el ms importante, ya que mediante este
se validan las caractersticas del PLD en uso, por ejemplo nmero de pines de
entrada y/o salida, mximo de sumas en la ecuacin, etc.
Posteriormente se abre una ventana requiriendo el nmero de pines de entrada

necesarios para la prctica (en este caso cuatro), y despus otra requiriendo el
nmero de pines de salida (en este caso dos); la ltima ventana (Pinnodes) no se
utiliza as que se puede cancelar.
Finalmente aparece el archivo fuente (figura 6.11), en el cual hay que definir el
nmero de pin y el nombre de la entrada o salida; en el caso de la GAL16V8,
como se mostr en la figura 5.33, tenemos 16 posibles entradas: del pin 2 al 9 y
del 12 al 19 (si se utilizan los pines del 12 al 19 como entradas) y 8 salidas: del
pin 12 al 19.
Name
PartNo
Date
Revision
Designer
Company
Assembly
Location
Device
Semaforo ;
00 ;
01/06/2006 ;
01 ;
Marta E. ;
ceti ;
Ninguna ;
Ninguna ;
g16v8 ;
/* *************** INPUT PINS *********************/

PIN
=
; /*
*/
PIN
=
; /*
*/
PIN
=
; /*
*/
PIN
=
; /*
*/
/* *************** OUTPUT PINS *********************/
PIN
=
; /*
*/
PIN
=
; /*
*/
Figura 6.11 Archivo fuente para la programacin de la GAL16V8 en WINCUPL.
Para las entradas utilizaremos los pines del 2 al 4, y para las salidas el pin 12 y el
13(figura 6.13).
Name
PartNo
Date
Revision
Designer
Company
Assembly
Location
Device
Semaforo ;
00 ;
01/06/2006 ;
01 ;
Marta E. ;
ceti ;
Ninguna ;
Ninguna ;
g16v8 ;
/* *************** INPUT PINS *********************/

PIN
2 = A
; /*
*/
PIN
3 = B
; /*
*/
PIN
4 = C
; /*
*/
PIN
5 = D
; /*
*/
/* *************** OUTPUT PINS *********************/
PIN
12 = EO
; /*
*/
PIN
13 = NS
; /*
*/
Figura 6.12 Definicin de los pines de entrada y salida de la GAL en el archivo fuente.
99
Las ecuaciones se escriben en forma de mintrminos, a continuacin de los pines de

salida (como se muestra en la figura 6.13), sabiendo que :
o La operacin de suma se expresa mediante el smbolo #
o La operacin de multiplicacin se expresa mediante el smbolo &
o La operacin de negacin se expresa mediante el smbolo !
o La operacin de suma exclusiva se expresa mediante el smbolo $
Name
PartNo
Date
Revision
Designer
Company
Assembly
Location
Device
Semaforo ;
00 ;
01/06/2006 ;
01 ;
Marta E. ;
ceti ;
Ninguna ;
Ninguna ;
g16v8 ;
/* *************** INPUT PINS *********************/

PIN
2 = A
; /*
*/
PIN
3 = B
; /*
*/
PIN
4 = C
; /*
*/
PIN
5 = D
; /*
*/
/* *************** OUTPUT PINS *********************/
PIN
12 = EO
; /*
*/
PIN
13 = NS
; /*
*/
EO = !A&!B&!C&!D # !A&!B&!C&D # !A&!B&C&!D # !A&!B&C&D #
!A&B&C&D # A&!B&C&D # A&B&C&D ;
NS = !A&B&!C&!D # A&!B&!C&!D # A&B&!C&!D;
Figura 6.13 Archivo fuente con las ecuaciones para las salidas EO y NS utilizando la
simbologa del WINCUPL.
100
Guardar el archivo en el men FILE opcin SAVE AS.
Para crear el archivo con la extensin .JED que se grabar en el PLD, se debe
compilar mediante la tecla F9 o en el men RUN seleccionamos DEVICE
DEPENDENT COMPILE. Si el archivo no tiene errores nos genera varios archivos
con las extensiones: .DOC, .PDF, .ABS, y .JED.
Al momento de compilar se reducirn automticamente en lo posible las ecuaciones,

como se muestra en una parte del archivo SEMFORO.DOC(figura 6.14) :
********************************************************************
Semaforo
********************************************************************
CUPL(WM)
Device
Created
Name
Partno
Revision
Date
Designer
Company
Assembly
Location
5.0a Serial# 60008009

g16v8s Library DLIB-h-40-9
Thu Jun 01 20:54:12 2006
Semaforo
00
01
01/06/2006
Marta E.
ceti
Ninguna
Ninguna
=================================================================
Expanded Product Terms
=================================================================
EO =>
A & !B & C & D
# !A & !B
#B&C&D
NS =>
B & !C & !D
# A & !B & !C & !D
=================================================================
Chip Diagram
=================================================================
______________
| Semaforo
|
x---|1
20|---x Vcc
A x---|2
19|---x
B x---|3
18|---x
C x---|4
17|---x
D x---|5
16|---x
x---|6
15|---x
x---|7
14|---x
x---|8
13|---x NS
x---|9
12|---x EO
GND x---|10
11|---x
|______________|
101
Figura 6.14 Archivo SEMAFORO.DOC que describe la configuracin del chip y las
ecuaciones reducidas despus de la compilacin.
El archivo SEMFORO.JED consta principalmente de secuencia de unos y ceros,
que corresponden a la conexin lgica interna de la GAL16V8 (figura 6.15).
CUPL(WM)
Device
Created
Name
Partno
Revision
Date
5.0a Serial# 60008009

g16v8s Library DLIB-h-40-9
Thu Jun 15 20:54:12 2006
Semaforo
00
01
10/06/2006
Designer
Marta E.
Company
ceti
Assembly
Ninguna
Location
Ninguna
*QP20
*QF2194
*G0
*F0
*L01536 11110111101110111111111111111111
*L01568 01111011101110111111111111111111
*L01792 01111011011101111111111111111111
*L01824 10111011111111111111111111111111
*L01856 11110111011101111111111111111111
*L02048 00000011001100000011000000100000
*L02112 00000000111111001111111111111111
*L02144 11111111111111111111111111111111
*L02176 111111111111111110
*C1C16
*_979A
Figura 6.15 Archivo SEMAFORO.JED que contiene las secuencias de unos y ceros
necesarias para programar la GAL16V8.
102
Finalmente se programa la GAL16V8 mediante un programador universal,

utilizando el archivo SEMAFORO.JED.

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INDICE

1. Sistemas Numricos y Cdigos

5. Sistemas Lgicos Combinatorios

1.1 Sistemas Numricos y Cdigos

El sistema Hexadecimal corresponde al sistema base diecisis, y est compuesto

Conversin de base N a base Diez.

Conversin de base Diez a base N.

Nm n = cociente_i residuo_i residuo3 residuo2 residuo1

1010 => 10102

3973 => Octal

9156 => Hexadecimal

3973 => 76058

9156 => 23C416

1.2 Sistema Binario.

2.- COMPLEMENTAR EL SUSTRAENDO. Cada dgito del sustraendo se complementa es

3.- SUMAR UNO AL SUSTRAENDO COMPLEMENTADO. A la cantidad resultante del

=> 0x20 + 1x21 + 0x22 +1x23 = 0+2+0+8= 10 => + 10

Cuando el sustraendo es mayor que el minuendo en cualquier resta, generalmente el

Como se puede apreciar, el valor resultante de la sumatoria no es real, para obtenerlo se

=> - 21 => Resultado real

1.3 Sistemas Octal y Hexadecimal.

Conversin de base Dos a base Ocho y Diecisis.

2638 => Binario

= 010 110 011

8+4 =12 en Hexadecimal corresponde a la letra C, 5+E = 5+14=19, se lleva 1(se

En octal, 5 3= 2, 6 7 no se puede, por lo tanto el 6 le pide prestado al 7 y este le

Cdigos binarios continuos y cclicos

Tabla 1.2 Equivalencia del cdigo Decimal y cdigo Gray

En el cdigo Decimal Codificado en Binario (Binary Code Decimal), cada cifra

Tabla 1.3 Cdigo BCD

Tabla 1.4 Caracteres no imprimibles del Cdigo ASCII

Tabla 1.5 Caracteres imprimibles del Cdigo ASCII

Cdigos detectores de errores.

Paridad Cdigo resultante Bit de paridad

Tabla 1.6 Ejemplo de nmeros con BIT de paridad

El equivalente en Cdigo Gray del valor BCD 0110 es: __________________

Para su equivalencia numrica en sistema ___________, se agrupan 4 dgitos binarios.

El equivalente en binario del resultado de la resta decimal de 20 - 2 en complemento a 2

1010111B => 5716

11001002 + 1111002 = 101000002

2.1 Compuertas Lgicas

0 0.8v Intervalo de voltaje que representa un 0 lgico o nivel bajo

Intervalo de voltaje que representa un 1 lgico o nivel alto.

Tabla 2.1 Ejemplos de tablas de verdad para una y dos variables

Figura 2.1 Tabla de verdad y smbolo para la compuerta de suma lgica: OR

Tabla 2.2 Razonamiento lgico: O

La operacin de multiplicacin lgica se puede escribir de la forma AB o AB y es

Tabla 2.3 Razonamiento lgico: Y

Tabla 2.4 Razonamiento lgico de la operacin de complemento

Figura. 2.5 Equivalencia de una compuerta NOR.

Figura 2.6 Tabla de verdad y smbolo para la compuerta lgica: NAND

La operacin de suma exclusiva, se describira de forma lgica mediante el enunciado

Figura 2.8 Tabla de verdad y smbolo para la compuerta XNOR

2. Si A = 0 y B =1, entonces el valor de X es: _____

3. Si A = 1 y B =1, entonces el valor de X es: _____

Figura. 2.9 Simbologa IEEE/ANSI de las compuertas lgicas

2.3 Caractersticas generales.

Figura 2.10 Ejemplo de Fan-in y Fan-out

Definimos como tiempo de retardo de propagacin a el tiempo transcurrido desde

2. Si A = 0 y B =1, entonces el valor de X es:

3. Si A = 1 y B =1, entonces el valor de X es:

4. Si A = 0 y B =0, entonces el valor de X es:

5. Si A = 1 y B =0, entonces el valor de X es: 1

3.1 lgebra de Boole