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FLORIANPOLIS
2004
ii
Dissertao submetida
Universidade Federal de Santa Catarina
como parte dos requisitos para a
obteno do grau de Mestre em Engenharia Eltrica
iii
Banca Examinadora:
____________________________________
Prof. Ivo Barbi, Dr. Ing.
Presidente da Banca
____________________________________
Prof.
____________________________________
Prof.
____________________________________
Prof.
iv
Agradecimentos
Agradeo, em primeiro lugar, aos meus pais, Romeu Holdefer e Marlise Beatriz
Holdefer, aos meus irmo, Artur Jos Holdefer, Agenor Miguel Holdefer e Alberto Mateus
Holdefer, que me deram apoio, carinho, compreenso e por terem suportado a minha
ausncia.
Agradeo ao prof. Ivo Barbi pela orientao, apoio, confiana depositada e
principalmente pelo meu despertar pelo desenvolvimento cientfico e tecnolgico.
A todos os demais professores do INEP: Arnaldo Jos Perin, nio Valmor Kassick,
Joo Carlos S. Fagundes, Alexandre Ferrari de Souza, Denizar Cruz Martins e Hari Bruno
Mohr, que atravs da competncia, dedicao e conhecimentos passados, me permitiram
adquirir a confiana necessria para enfrentar o mundo como um profissional na rea de
Eletrnica de Potncia.
Ao Carlos Marcussi pela contribuio e dedicao na programao do
microcontrolador.
Aos amigos doutorandos e mestrandos que compartilharam com nossa turma vrios
momentos bons e alegres.
Aos meus colegas de mestrado e doutorado: Joo Marcio Buttendorff, Cesrio
Zimmermann Jnior, Jos Paulo Remor, Leonardo Augusto Serpa, Allan Pierre Barana,
Sandro Alex Wuerges, Clvis Antnio Petry, Lus Cndido Tomaselli, Deivis Borgonovo,
Yales Rmulo de Novaes pela amizade, companheirismo, pelas discusses tcnicas,
momentos de descontrao e por terem me aturado por estes dois anos.
Aos demais membros do INEP, pela colaborao e apoio logstico para a realizao
deste trabalho.
Em fim, a todos aqueles que contriburam de alguma forma seja por um gesto ou
simplesmente por dizerem um bom dia com vontade para o bom desenvolvimento deste
trabalho.
vi
Resumo da dissertao apresentada UFSC como parte dos requisitos necessrios para
obteno de grau de Mestre em Engenharia Eltrica
vii
ABSTRACT: This work deals with a study of application of a DSP controller, in power
electronics and the implementation of digital control. The study begins with a description
of the controller and its peripheral devices that were used. After this, it is shown the design
of the voltage and the current control loops controllers. Throughout the work are shown the
results of numerical simulation. In the last chapter are shown the experimental results
obtained through the prototype.
viii
Sumrio
RESUMO..............................................................................................................................vi
ABSTRACT........................................................................................................................vii
SIMBOLOGIA.....................................................................................................................xi
INTRODUO GERAL..................................................................................................xiv
1.
INTRODUO .................................................................................................................................. 3
1.2.
1.3.
1.3.1.
1.3.2.
1.4.
1.5.
CONCLUSO ...................................................................................................................................11
2.
INTRODUO .................................................................................................................................13
2.2.
2.2.1.
Amostragem ..............................................................................................................................18
2.2.2.
2.2.3.
Os filtros ...................................................................................................................................22
2.3.
2.3.1.
Ponto fixo..................................................................................................................................27
2.3.2.
2.4.
A FAMLIA TMS320.......................................................................................................................34
2.4.1.
TMS320LF2407 ........................................................................................................................35
2.4.2.
Conversor A/D..........................................................................................................................37
2.5.
3.
CONCLUSO ...................................................................................................................................42
APRESENTAO, ANLISE, EQUACIONA-MENTO E CONTROLE DO CONVERSOR
INTRODUO .................................................................................................................................44
3.2.
3.2.1.
3.3.
3.3.1.
3.4.
ix
3.4.1.
I ( s ) / D( s ) .................................................................55
3.4.2.
V ( s) / I ( s ) .................................................................57
3.5.
3.5.1.
3.5.2.
3.5.3.
3.6.
3.7.
CONCLUSO ...................................................................................................................................72
4.
PROPOSTO.................................................................................................................................................... 74
4.1.
INTRODUO .................................................................................................................................74
4.2.
4.3.
4.3.1.
4.3.2.
4.3.3.
4.4.
4.4.1.
4.4.2.
4.4.3.
4.4.4.
4.4.5.
Obteno dos sinais de corrente e tenso a partir sensor de efeito Hall .................................87
4.4.6.
4.4.7.
4.5.
O PROGRAMA .................................................................................................................................89
4.6.
4.6.1.
4.6.2.
4.6.3.
4.6.4.
4.6.5.
4.6.6.
4.7.
4.7.1.
4.7.2.
4.8.
4.9.
CONCLUSO .................................................................................................................................108
5.
INTRODUO ...............................................................................................................................109
5.2.
5.3.
5.3.1.
Interruptores controlados.......................................................................................................111
5.3.2.
5.3.3.
5.3.4.
5.3.5.
5.4.
RESULTADOS EXPERIMENTAIS......................................................................................................114
xi
SIMBOLOGIA
Smbolos adotados nos equacionamentos
Smbolo
Significado
Unidade
Vef
Tenso eficaz
Ief
Corrente eficaz
I1
In
Mantissa
Nd
VP
VO
VL
KP
Ki
Rad/s
Rendimento da estrutura
Khall
Kshunt
KA/D
He(s)
Ae
cm2
Aw
rea da janela
cm2
Kmed
TS
Perodo de chaveamento
Kamost
Cv(w)
Ci(w)
fS
Frequncia de chaveamento
Hz
xii
fC
Gi(s)
Gi(z)
Gi(w)
Gv(s)
Gv(z)
Gv(w)
VLnom
VLpmax
Is_ef
Is_med
Pi
Potncia de entrada
Po
Potncia de Sada
Kw
Sub-ndices utilizados
Sub-ndice
Significado
ef
max
min
med
Hz
xiii
Sub-ndice
Significado
Ohm
Ampre
dB
decbel
Farad
Hz
Hertz
rad
Radiano
Segundo
Volt
Watt
Henry
INTRODUO GERAL
A eletrnica vem se desenvolvendo rapidamente e com isso, propiciando uma
verdadeira reestruturao dos conceitos pertinentes cincia. inegvel que todas as reas,
que geram conhecimento, possuem em algum grau a presena ou influncia dos recursos
disponveis por intermdio da eletrnica.
E a eletrnica de potncia pode ser vista como uma rea de estudos
abrangentes e que tambm se faz presente em diversas instncias dentro desse cenrio.
Assim como as revolues desta, de um certo modo, acabam interferindo nas outras
tecnologias, mudanas em outras reas tambm acabam interferindo nesta. Dentro deste
quadro surge a eletrnica digital como uma ferramenta, muito poderosa, disponvel para
quem estuda e trabalha com eletrnica de potncia.
O controle digital, embora seja uma cincia muito bem fundamentada deste a
metade do sculo vinte, vem a cada dia assumindo um papel cada vez mais importante
dentro da eletrnica de potncia. Por intermdio dos processadores DSPs, hoje, pode-se
implementar em produtos comerciais diversas formas de controle antes somente presentes
em laboratrios de alta tecnologia ou em ambientes de simulao.
No estudo que ser apresentado utiliza-se o controlador TMS320LF2407 da
Texas Instruments para implementar o controle digital do conversor CA-CC trifsico de
alto fator de potncia proposto.
No captulo um ser mostrado uma breve reviso das tcnicas de retificao
trifsica bem como uma recordao de conceitos relativos a fator de potncia.
No captulo dois apresenta-se uma descrio do controlador DSP utilizado,
dando nfase especial ao conversor A/D. dado uma abordagem especial representao
numrica utilizada, tanto em formato de ponto fixo quanto em ponto flutuante. Alm disso
dada uma breve introduo aos efeitos causados nos sinais devido amostragem, em
especial o efeito de aliasing, de extrema importncia para se compreender de forma correta
o processamento digital de sinais.
No captulo trs feito um estudo da estrutura em questo, representando seus
estados topolgicos, bem como todo o procedimento matemtico necessrio para a
obteno das funes de transferncia, tanto da planta de tenso quanto a de corrente. Ao
final do captulo apresentado um procedimento completo de clculo dos compensadores.
Neste captulo sero apresentadas algumas das tcnicas mais utilizadas para a
retificao trifsica, tendo-se assim uma viso geral do funcionamento e das vantagens e
desvantagem que cada topologia apresenta.
Devido extensa quantidade de topologias existentes, sero mostradas nesse
captulo somente as consideradas mais importantes, sendo ento analisadas de forma mais
cuidadosa.
! "#
Fator de potncia definido como a relao entre a potncia ativa e a potncia
aparente consumidas por um dispositivo ou equipamento, independentemente das formas
que as ondas de tenso e corrente apresentem. Os sinais variantes no tempo devem ser
peridicos.
1
v(t ) i (t ) dt
P T
F .P = =
S
Vef I ef
(Eq.1.1)
F .P = cos( )
(Eq.1.2)
F .P =
I1
I RMS
cos(1 )
(Eq.1.3)
Por sua vez, o valor RMS da corrente de entrada tambm pode ser expresso
em funo das componentes harmnicas:
I ef = I12 +
In2
(Eq.1.4)
TDH =
In2
(Eq.1.5)
I1
F .P =
cos(1 )
(Eq.1.6)
1 + TDH 2
&%# %# ' #
1.3.1.
*# +
#! # '
%-
Essa estrutura apresenta ainda um valor eficaz da corrente de entrada bastante elevado, o
que acarreta perdas elevadas no circuito.
D1
V1
L1
V2
L2
V3
L3
D2
D3
Co
D4
D5
Ro
D6
-186
O fator de potncia obtido para essa forma de onda de corrente foi de 0,72 e
uma THD em torno de 81,3%.
1.3.2.
*# +
%-
L1
V2
L2
V3
L3
D2
D3
Co
D4
D5
D6
Ro
194
-190
Fig. 1-4 Tenso em corrente de entrada para a ponte de Graetz com filtro LC de sada.
&%# %(0 1
Componentes
harmnicas em
alta freqncia
(freqncia
de
10
da unidade, pois tem-se defasamento nulo entre tenso e corrente, alm de se observar
tambm que as harmnicas existentes so de alta freqncia (freqncia de chaveamento e
mltiplas inteiras dela), de forma que podem ser facilmente filtradas utilizando-se filtros de
dimenses reduzidas.
Tambm em [1] elaborou-se uma tabela comparativa entre os trs
conversores, com o objetivo de se escolher a estrutura que melhor se enquadra parmetros
tais como: custo, robustez e rendimento.
Conclui-se ento, atravs de comparativos efetuados em [1], que o conversor
A, mostrado na Fig. 1-5 apresentou-se como a melhor topologia a ser utilizada para o
conversor CA-CC trifsico, dois nveis, unidirecional PWM e sem neutro, com fator de
potncia unitrio.
As trs topologias so apresentadas a seguir:
Co
L1
L2
L3
V1
V2
V3
Ro
11
Ro
Co
L1
L2
L3
V1
V2
V3
V1
L1
L3
L5
L2
L4
L6
V2
Co
V3
#,%
Esse captulo teve por objetivo apresentar de forma simplificada e sucinta
Ro
12
13
.
)
.(
( 3 )
4 1 $ 5. /56
14
Tomando como exemplo o som, nossos ouvidos convertem sinais que variam
continuamente no tempo em impulsos eltricos, que so enviados ao nosso crebro atravs
de nosso sistema nervoso. Os sons so sinais analgicos assim como todos os sinais que
percebemos. Na converso desses sinais para a forma eltrica, as pequenas correntes
eltricas que so enviadas ao nosso crebro ainda esto na forma analgica.
Isso significa que nosso crebro na realidade um poderoso processador de
sinais analgicos.
O que os sons, as intensidades de luz (imagens) e outras grandezas
representam e como devemos reagir sua presena so determinados depois de um
processamento analgico realizado por nosso crebro.
O trabalho com sinais analgicos, de forma semelhante quela que os sistemas
sensores dos seres humanos fazem, j foi uma tecnologia amplamente utilizada em
eletrnica.
Os sinais captados por um microfone, sons por exemplo, se precisassem ser
transformados afim de se obter algum efeito, eram enviados a circuitos que os trabalhavam
diretamente na forma analgica, como no caso dos filtros, como mostrado na Fig. 2-1.
No entanto, a eletrnica totalmente analgica tem algumas desvantagens
quando um processamento muito complexo dos sinais deve ser feito: alm de no ser
perfeita, exige muitos componentes em configuraes extremamente complexas que
encareceriam qualquer projeto.
Nos ltimos anos, todavia, a eletrnica digital evoluiu de tal maneira que
possibilitou a construo de microprocessadores extremamente poderosos em pastilhas
muito pequenas. O processamento digital tornou-se, portanto, um recurso muito poderoso
para os projetos eletrnicos.
Por que no tentar adaptar essa capacidade dos microprocessadores aos sinais
analgicos? Essa justamente a idias bsica do DSP (Processador Digital de Sinais).
Na Fig. 2-2 temos a estrutura bsica de um DSP.
15
L1
L2
C1
Entrada
Sada
L3
R1
R2
C2
L4
C3
Fig. 2-1 Componentes passivos podem ser usados para processar um sinal analgico.
Flexibilidade.
Memria
de
Programa
Sinal Analgico
Conversor
A/D
Processador
Entrada
Sinal Analgico
Conversor
D/A
Sada
Fig. 2-2 O princpio de funcionamento do DSP.
16
Memria de
Instruo
Memria de
Dados
Barramento de
Dados
Barramento de
Instruo
Processador de
Instruo
Barramento de
Instruo
Unidade de
Processamento
Arithmetic logic Unit) com nmeros inteiros ou no formato de ponto flutuante em apenas
um ciclo de operao. Essas operaes so usadas, freqentemente, nos algoritmos de
processamento de sinais e de controle por exemplo, nos filtros digitais, na transformada
17
rpida de Fourier e nos controladores PID. Ainda, instrues especiais so disponveis para
aumentar a velocidade de execuo do processamento de sinais e de algoritmos de controle.
Como por exemplo, tm-se instrues que fazem o DSP repetir determinada operao. A
taxa de amostragem, a freqncia de trabalho e a representao numrica so outras
caractersticas comuns aos DSPs [2].
A Fig. 2-4 mostra uma arquitetura tpica de um DSP bsico de formato em
ponto fixo. Por esta, pode-se observar algumas caractersticas dos ncleos DSP tais como:
barramentos mltiplos, arquitetura de 16 bits, registradores de 32 bits e implementao por
hardware de vrias funes (deslocadores, multiplicadores...).
18
( # %% +
+!
,7 + %
8+
Nas aplicaes que envolvem DSPs, os sinais na sua grande maioria, devem
ser processados continuamente. Isto significa que medida que o sinal chega no DSP ele
deve ser imediatamente convertido para a forma digital, processado e depois devolvido
para a forma analgica, com um mnimo de perda de tempo, a no ser que na aplicao no
seja exigido isso.
Isso implica na capacidade para processar sinais em tempo real. Os circuitos
dos DSPs devem ser capazes de operar com altssima velocidade, tanto maior quanto
maior for a freqncia dos sinais que devem ser processados para que, em nenhum instante,
a informao seja perdida.
O processamento em tempo real hoje possvel graas ao desenvolvimento da
tecnologia de fabricao dos circuitos e tambm do desenvolvimento de novos algoritmos,
cada vez mais poderosos.
2.2.1.
+ %
8+
19
Valores instantneos
Amplitude
2 4 6
10
15
20
Tempo
Este sinal, que pode ser um som, por exemplo, obtido de um transdutor de
presso ou velocidade, varia com o tempo, apresentando valores que mudam
constantemente.
No podemos representar todos os valores que o sinal assume num dado
intervalo, por exemplo, entre A e B na figura, por que eles so infinitos. As grandezas
analgicas se caracterizam justamente por isso: variam continuamente.
O que podemos fazer escolher um determinado nmero de instantes dentro
do intervalo A B e medir a amplitude do sinal em cada um deles.
Essa medida gera ento uma seqncia de valores digitais que podem ser
levados ao processador, conforme mostra a Fig. 2-6.
Entretanto, para converter um sinal analgico em uma seqncia de valores
digitais existem diversos fatores importantes a serem considerados pelo projetista.
Um primeiro fator a ser considerado a quantidade de amostras que devem
ser feitas depende da freqncia do sinal.
Se tivermos uma quantidade grande de amostragens por ciclo do sinal, no
temos problema algum. No entanto, se a freqncia do sinal for elevada e s tivermos
poucas amostras por ciclo, os problemas podem ocorrer.
No exemplo da Fig. 2-6, se tivermos um pico ou um vale do sinal entre dois
instantes em que a amostragem feita, estes picos e vales no sero detectados.
20
Representao
binria de V1
Amplitude
t2
t1
V1
V2
V3
t3
V4
V5
Vale
Pico
V6
t1 t2 t3
t4
t5
t6
Tempo
Uma maneira de se evitar que isso ocorra que tais picos ou vales (transies
rpidas) possam ser amostrados, fazer uma amostragem numa freqncia mais alta.
Porm, existe um limite para isso, o que se exige que se saiba qual a menor freqncia
que podemos usar na amostragem de um sinal para que a informao que ele contm no se
perca.
2.2.2.
21
-fm
fm
f
(frequncia)
Fig. 2-7.
Podemos trabalhar com este sinal de forma anloga ao que se faz com um
sinal de baixa freqncia que modula um sinal de alta freqncia em amplitude. O sinal
passa a ocupar uma faixa que tem por limites a freqncia diferena e a freqncia soma
entre a portadora (freqncia de amostragem) e a modulao (freqncia do sinal que est
sendo amostrado).
Amplitude
-fm
fm
f
(frequncia)
22
responsveis pela gerao de novos sinais que vo se espalhar por uma banda muito mais
larga de freqncias do que aquela do espectro original, conforme ilustra a Fig. 2-8.
Amplitude
-fs
-fm
fm
fs-fm
fs
fs+fm
f
(frequncia)
2.2.3.
% , %
Ao trabalhar com DSPs o projetista precisa ter muito cuidado com o uso
desses filtros, justamente antes de fazer a converso dos sinais para a forma digital,
conforme mostra a Fig. 2-9, pois se eles deixarem passar alguma componente de sinal que
possa falsear os resultados da converso, srios problemas de funcionamento podero
ocorrer.
23
Amplitude
-2fm
-fm
fm
2fm
f
(frequncia)
Fig. 2-9 Amostrando um sinal de banda larga, problemas de falseamento podem ocorrer em 2fm.
Um filtro ideal deve ter uma resposta que permita passar somente a faixa
central de freqncias amostradas, veja a Fig. 2-10. Na prtica, entretanto, conforme o tipo
de filtro utilizado, a curva de resposta no ideal, segundo a mesma figura. O projetista
precisa ento tomar cuidado com a escolha desses filtros para que o prprio programa que
vai trabalhar depois com o sinal convertido para a forma digital no seja enganado pela
deformao indevida do sinal provocada pelo filtro.
Amplitude
Resposta
do filtro
ideal
Faixa de
frequncia do
sinal
-fm
fs
fm
f
(frequncia)
! %
+: #
(;
%
24
equivale a uma constante (sempre uma potncia de 2) que multiplica o valor numrico da
palavra.
DSP
ponto fixo
16 bits
24 bits
ponto flutuante
32 bits
32 bits
IEEE 754
OUTROS
25
incluir a escala de nmeros negativos, de 32768 a 32767, neste caso o bit mais
significativo (MSB) usado para representar o sinal. Com notao fracional sem sinal e
radix 15, os 65535 nveis so divididos uniformemente entre 0 e 1. E por ltimo, a notao
26
27
2.3.1.
<
bws-1
bws-2
....
b5
b4
b3
MSB
b2
b1
b0
LSB
Ponto radix
Fig. 2-12 - Representao de um nmero no formato de ponto fixo.
28
Onde:
V um valor real.
V um valor aproximado.
S = F 2 E a inclinao (slope)
(Eq.2.1)
29
B o offset (bias)
B=0
(Eq.2.2)
F =1
(Eq.2.3)
V V = 2E Q
(Eq.2.4)
Assim:
offset binrio, que similar ao formato de nmeros inteiros sem sinal, exceto que os
valores decimais so deslocados para permitir valores negativos. Deste modo, uma
representao de 16 bits pode usar um offset de 32767 resultando em uma escala de 32767
a 32768. Offset binrio no um formato padronizado e pode-se encontrar qualquer valor
de offset em uso, como 32768, por exemplo. mais usado na converso ADC ou DAC.
Outro mtodo para representao de nmeros negativos o mtodo de sinal e
amplitude. O bit mais a esquerda chamado de bit de sinal, sendo zero quando o nmero
30
for positivo e um para nmeros negativos. Isto resulta em um padro perdido, aja visto que
existem dois zeros, o zero positivo (0000h) e o zero negativo (1000h). Este esquema de
codificao resulta em nmeros de 16 bits com uma escala que varia de 32767 at 32767.
Embora sejam simples, estas representaes so de difcil implementao em
hardware. O formato mais comum para a representao de nmeros negativos o
A+ B = C
(Eq.2.5)
Q14:
31
Q15:
Qn = ( N d x 2 n )
(Eq.2.6)
Onde:
Qn = Nmero no formato Qn;
Nd = Nmero decimal que se deseja converter;
n = Formato do nmero representado (posio do ponto radix).
N (Qn)
Valor mnimo
Valor mximo
-32768
32767
-16384
16383,5
-8192
8191,75
-4096
4095,875
-2048
2047,9375
-1024
1023,84375
-512
511,984375
-256
255,9296875
-128
127,87109375
32
-64
63,998046875
10
-32
31,9990234375
11
-16
15,99951171875
12
-8
7,999755859375
13
-4
3,999877929687
14
-2
1,999938964843
15
-1
0,999969482421
Qn =
(( 2
16
N d x 2n ) + 1
(Eq.2.7)
V
~
=S
ws 1
i=0
bi 2i + B
= S bws 1 2ws 1 +
Onde:
V = um valor aproximado.
S = F x 2 E a inclinao (slope).
B = o offset (bias).
ws = o comprimento da palavra.
bi = o bit em questo da palavra.
ws 2
i =0
bi 2i + B
(Eq.2.8)
(Eq.2.9)
33
2.3.2.
= f 2 e
(Eq.2.10)
(Eq.2.11)
34
e o menor nmero permitidos so: 3,4 1038 e 1,2 10-39 , respectivamente. Os padres
no usados permitem trs casos especiais de classes de nmeros:
1. 0 definido como todos os bits da mantissa e do expoente sendo
zeros.
2. definido como todos os bits da mantissa sendo zeros e todos os
bits do expoente sendo uns.
3. Um grupo de nmeros muito pequenos no normalizados entre
1,2 10-38 e 1,4 10-45 . Estes so nmeros de menor preciso
obtidos pela remoo da restrio de que o primeiro dgito da mantissa
seja um. Alm dessas trs classes especiais, h o modelo de bits que
no dado nenhum significado, comumente referidos como NANs
(not a number).
O padro IEEE para dupla preciso simplesmente adiciona mais bits, tanto
para a mantissa quanto para o expoente. Dos 64 bits usados para armazenar o nmero com
dupla preciso, os bits de 0 51 so a mantissa, os bits de 52 a 62 so o expoente e o bit 63
o bit de sinal. Como antes, a mantissa est entre 1 e 2. O expoente de 11 bits forma um
nmero entre 0 e 2047, com um offset de 1023, permitindo expoentes de 1023 1024. O
maior nmero representvel e o menor nmero representvel so respectivamente:
1,8 10308 e 2, 2 10308 .
+,
1 $5
35
2.4.1.
1 $ 5. /56
36
Memria:
32K palavras x 16-bits of flash EEPROM ;
2,5K palavras x 16-bits de Dados/Programa;
544 palavras de memria de duplo acesso (DARAM);
2K palavras de memria de acesso simples (SARAM);
37
2.4.2.
' %
4
Conforme vimos, existe uma relao muito importante a ser mantida entre a
freqncia de um sinal que est entrando num DSP e a freqncia com que a amostragem
deve ser feita.
Um sinal nunca puro (senoidal), mas sim formado por harmnicas que se
estendem a valores muito elevados antes de sua amplitude se tornar desprezvel. Se a
freqncia do sinal se aproximar da freqncia de amostragem, ou ainda se uma
componente harmnica se aproximar dessa freqncia de amostragem podero ocorrer
problemas (alias) que iro afetar o funcionamento do dispositivo, pois o processador poder
ser enganado vendo no sinal uma forma de onda que ele na realidade no tem, conforme
sugere a Fig. 2-13.
Isto significa que entre o circuito de amostragem e a entrada devem ser
colocados filtros ante-engano (anti-aliasing) para evitar que transies muito rpidas do
sinal (que possam estar presentes e ser interpretadas de forma errnea pelo circuito venham
a ocorrer).
A idia bsica colocar na entrada do DSP um filtro que deixe passar somente
os sinais de freqncia que estejam abaixo do limite que possa causar erros, que conforme
vimos metade da freqncia de amostragem (limite de Nyquist), veja a Fig. 2-14.
Amostragem
Fig. 2-13 Ambigidade de freqncia Como a amostragem pode levar a uma falsa idia de um sinal
real.
38
Filtro
Reteno
Amostragem
(Passa-Baixas)
>4 + %
8+
Sinal
Amplificador
Operacional
FET
Entrada
C
Clock
Amostragem
Reteno
39
#4?
4 =
O prximo bloco a ser estudado o conversor analgico-digital que,
justamente tem por funo levar o sinal da sada do circuito de amostragem quantizao.
Existem diversas tecnologias que podem ser empregadas para se fazer a
converso de um tenso analgica em um sinal digital.
40
41
Clock
Sinal
-
Entrada
+
Registrador de
Aproximaes
Sucessivas
Buffers
de sada
Amostragem e
Reteno
Sada
Digital
Conversor
D/A
42
Entradas
Analgicas
Reg. Result0
Reg. Result1
ADCIN00
.
.
.
ADCIN07
Mux
ADCIN08
Conversor A/D
10 bits
(500 ns)
Reg. Result7
Reg. Result8
.
.
.
ADCIN15
Reg. Result15
#,%
Este captulo teve como objetivo relatar alguns pontos importantes a respeito
do DSP utilizado no projeto, objetivando compreender melhor os aspectos relativos
tecnologia e s possibilidades oferecidas pelos microcontroladores modernos.
Foi feita uma introduo mostrando um pouco a respeito da histria, das
tecnologias existentes e arquiteturas presentes nas famlias de microprocessadores atuais.
Mostrou-se, tambm, aspectos relativos amostragem de sinais, visando obter
uma melhor idia a respeito de processos amostrados, de extrema importncia para a
elaborao do controle digital. Bem como um pequeno embasamento a respeito de filtros
anti-aliasing, utilizados para se evitar a superposio dos espectros de freqncia, inerentes
ao efeito da amostragem.
Ao decorrer do captulo tambm foram abordadas as formas de representao
numricas existentes em microcontroladores, tanto de ponto fixo como de ponto flutuante,
43
44
(
?A
B1
.
A
$
A topologia escolhida para o presente estudo, a qual foi introduzida no
captulo 1, foi primeiramente apresentada em [4]. Neste captulo ser apresentado de forma
bastante sucinta tanto as etapas de operao quanto o equacionamento do conversor, o qual
compreende a obteno das funes de transferncia (de corrente e tenso) e estratgia de
controle.
Ao final do captulo ser dado como exemplo o clculo completo dos
controladores do conversor, assim como a apresentao dos resultados obtidos atravs de
simulao numrica.
Cabe lembrar que tal conversor j foi estudado em [1], no cabendo na
presente dissertao um estudo aprofundado sobre o mesmo.
A estrutura do conversor proposto apresentada na Fig. 3-1.
D11
D13
D21
D15
D31
D23
D25
D33
D35
D24
D26
D34
D36
Co
D14
D16
D12
D32
D22
L1
L2
L3
V1
V2
V3
Fig. 3-1 Circuito proposto para o conversor CA-CC trifsico unidirecional sem neutro.
Ro
45
% !,
C8# %
V1 (t ) = VP sen( t )
V2 (t ) = VP sen( t 120)
(Eq.3.1)
V3 (t ) = VP sen( t + 120)
Porm, no setor em anlise, temos que:
V1 (t ) > 0
V2 (t ) < 0
(Eq.3.2)
V3 (t ) < 0
Para determinar qual a corrente maior em mdulo no setor em estudo,
poderemos considerar trs instantes distintos.
p/ t = 60
(Eq.3.3)
3
VP
2
3
V2 (t ) =
VP
2
V3 (t ) = 0
V1 (t ) =
46
p/ t = 90
(Eq.3.4)
V1 (t ) = VP
V2 (t ) = V3 (t ) =
VP
2
p/ t = 120
(Eq.3.5)
3
VP
2
V2 (t ) = 0
V1 (t ) =
V3 (t ) =
3
VP
2
(Eq.3.6)
Onde:
N.E.T = Nmero de estados topolgicos possveis para o conversor;
N.E.T.I = Nmero de estados topolgicos de cada interruptor.
N.I = Nmero de interruptores.
Desta forma, um estudo simplificado do conversor, englobando as etapas de
funcionamento bem como os respectivos estados topolgicos analisados a seguir.
47
48
49
3.2.1.
&,%
4( +
%%
%
% !,
C8# %
!,
C8#
(Eq.3.7)
V1 (t ) + V2 (t ) + V3 (t ) = 0
I1 (t ) + I 2 (t ) + I 3 (t ) = 0
(Eq.3.8)
50
Ser
ento
considerado,
para
facilitar
equacionamento,
que
(Eq.3.9)
dI (t )
dI L1 (t )
dI (t )
+ L L 2 + L L3 = 0
dt
dt
dt
(Eq.3.10)
(Eq.3.11)
VL1 (t ) = V1 (t )
VL 2 (t ) = V2 (t )
(Eq.3.12)
VL 3 (t ) = V3 (t )
>4
!,
C8#
(Eq.3.13)
Obtm-se ento:
VO (t )
3
V (t )
VL 2 (t ) = V2 (t ) O
3
2
VL 3 (t ) = V3 (t ) + VO (t )
3
VL1 (t ) = V1 (t )
(Eq.3.14)
51
#4
!,
C8#
(Eq.3.15)
Obtm-se ento:
VO (t )
3
2
VL 2 (t ) = V2 (t ) + VO (t )
3
V (t )
VL 3 (t ) = V3 (t ) O
3
VL1 (t ) = V1 (t )
4?
(Eq.3.16)
!,
C8#
(Eq.3.17)
Obtm-se ento:
2
VL1 (t ) = V1 (t ) VO (t )
3
V (t )
VL 2 (t ) = V2 (t ) + O
3
VO (t )
VL 3 (t ) = V3 (t ) +
3
4?
(Eq.3.18)
!,
C8#
(Eq.3.19)
52
2
VL1 (t ) = V1 (t ) VO (t )
3
V (t )
VL 2 (t ) = V2 (t ) + O
3
V (t )
VL 3 (t ) = V3 (t ) + O
3
<
(Eq.3.20)
!,
C8#
(Eq.3.21)
Obtm-se ento:
2
VL1 (t ) = V1 (t ) VO (t )
3
V (t )
VL 2 (t ) = V2 (t ) + O
3
V (t )
VL 3 (t ) = V3 (t ) + O
3
84 : +
(Eq.3.22)
!,
C8#
(Eq.3.23)
Obtm-se ento:
2
VL1 (t ) = V1 (t ) VO (t )
3
V (t )
VL 2 (t ) = V2 (t ) + O
3
V (t )
VL 3 (t ) = V3 (t ) + O
3
94
'
!,
C8#
(Eq.3.24)
53
V1 (t ) VL1 (t ) = V2 (t ) + VO (t ) VL 2 (t ) = V3 (t ) + VO (t ) VL 3 (t )
(Eq.3.25)
Obtm-se ento:
2
VL1 (t ) = V1 (t ) VO (t )
3
V (t )
VL 2 (t ) = V2 (t ) + O
3
VO (t )
VL 3 (t ) = V3 (t ) +
3
$$
3.3.1.
D #
%
(Eq.3.26)
+
:8
54
Vo(t)
Co
D1
Ro
D2
Io(t)
S2
S3
L1
L2
L3
V1(t)
V2(t)
V3(t)
$/
>
E%
% "#
I1 (t ) = I P sen( t )
I1 (t ) = I P sen( t 120)
(Eq.3.27)
I1 (t ) = I P sen( t + 120)
Desta forma, a potncia de entrada definida por:
(Eq.3.28)
3 VP I P
2
(Eq.3.29)
55
IP =
2 Po
3 VP
(Eq.3.30)
V1 (t ) VL1 (t ) [1 D`3 (t ) ] VO (t ) + VL 3 (t ) V3 (t ) = 0
(Eq.3.31)
V1 (t ) + V2 (t ) + V3 (t ) = 0
I L1 (t ) + I L 2 (t ) + I L 3 (t ) = 0
(Eq.3.32)
VL1 (t ) + VL 2 (t ) + VL 3 (t ) = 0
Resolvendo o sistema de Equaes composto pela (Eq.3.31) e pela (Eq.3.32),
se obtm:
3 V2 (t ) 3 VL 2 (t ) 2 D2 (t ) VO (t ) + [1 + D3 (t )] VO (t ) = 0
3 V3 (t ) 3 VL 3 (t ) 2 D3 (t ) VO (t ) + [1 + D2 (t )] VO (t ) = 0
3.4.1.
>
(Eq.3.33)
% " # I ( s ) / D( s )
56
VS 2 (t ) = [1 D2 (t ) ] VO
VS 3 (t ) = [1 D3 (t )] VO
(Eq.3.34)
dI 2 (t )
2 D2 (t ) VO + [1 + D3 (t )] VO (t ) = 0
dt
dI (t )
3 V3 (t ) 3 L 3 2 D3 (t ) VO + [1 + D2 (t )] VO (t ) = 0
dt
3 V2 (t ) 3 L
(Eq.3.35)
I L 2 (t ) = I L 2 + iL 2 (t )
I L 3 (t ) = I L 3 + iL 3 (t )
D2 (t ) = D2 + d 2 (t )
(Eq.3.36)
D3 (t ) = D3 + d 3 (t )
Assim, substituindo a (Eq.3.36) na (Eq.3.35) e considerando apenas as
perturbaes, resulta:
di2 (t )
2 d 2 (t ) VO = 0
dt
di (t )
3 L 3 2 d3 (t ) VO = 0
dt
3 L
(Eq.3.37)
3 L s i2 ( s ) 2 d 2 ( s ) VO = 0
3 L s i3 ( s) 2 d3 ( s) VO = 0
Resolvendo a (Eq.3.38), resulta:
(Eq.3.38)
57
2 VO
i2 ( s )
=
d 2 (s)
3 s L
(Eq.3.39)
i3 ( s )
2 VO
=
d3 (s)
3 s L
3.4.2.
(Eq.3.40)
% " # V ( s) / I ( s )
>
Sabendo que:
PO = PIN
PO =
VO 2
RO
(Eq.3.41)
3 VP I P RO
2
(Eq.3.42)
58
dVO (t ) VO
+
dt
RO
(Eq.3.43)
CO s VO ( s ) +
VO ( s )
= IO (s)
RO
VO ( s )
RO
=
I O ( s ) 1 + s RO CO
(Eq.3.44)
(Eq.3.45)
VO ( s )
=
I O (s)
VO 2
PO
V 2 CO
1+ s O
PO
(Eq.3.46)
I O (t ) =
PO
VO
I O (t ) =
2 VP I P (t )
3 VO
(Eq.3.47)
2 VO 3
3 VP PO
V ( s)
=
I ( s)
V 2 CO
1+ s O
PO
(Eq.3.48)
59
$2
< +!,
3.5.1.
! F
,8
%#
! F
Sensor de
tenso
VO(t)
Referncia
de tenso
Sensor I2(t)
Corrente
Sensor I1(t)
Corrente
Sensor
Tenso
+-
Sensor
Tenso
+-
V1(t)
Sensor I3(t)
Corrente
+-
V2(t)
Controlador
de tenso
Sensor
Tenso
V3(t)
Detector
de valor
eficaz
I1_ref +
Controlador
Corrente
D1(t)
Modulao
PWM
I2_ref +
I3_ref
Controlador
Corrente
D2(t)
D3(t)
Controlador
Corrente
Modulao
PWM
++
Modulao
PWM
z=
y
x2
z
60
3.5.2.
( F
A partir da arquitetura do sistema de controle apresentada no item 3.5.1, podese elaborar um diagrama de blocos de forma a facilitar a visualizao do sistema de
controle como um todo. Tal representao equivalente mostrada na Fig. 3-12.
Referncia
de Corrente
Vo_ref +
Vo_erro
Controlador
de Tenso
I_ref +
I_erro
-
Controlador
de Corrente
Planta
I (s )
D (s )
Planta
V ( s)
I ( s)
Vo
Ganho Amostragem
de Corrente
Ganho Amostragem
de Tenso
Fig. 3-12 Diagrama de blocos da arquitetura do sistema de controle apresentada na Fig. 3-1.
I_ref
+-
I_erro
Controlador
de Corrente
Planta
I(s)
D(s)
Ganho Amostragem
de Corrente
2 VO
I ( s)
=
D( s) 3 s L
(Eq.3.49)
61
O controlador adotado para a malha de corrente do tipo proporcionalintegral e tem sua funo de transferncia dada pela (Eq.3.50).
Ci ( s ) = K P +
Ki
s
(Eq.3.50)
R2
K I (t )
R1
Mdulo
Comando para
o interruptor
+
+
-
R2
1
+
R1 s C R1
(Eq.3.51)
Onde:
KP =
R2
R1
1
Ki =
C R1
(Eq.3.52)
Resistncia de sada
VO = 125V
Tenso de sada
VP = 50V
62
f s = 50kHz
Freqncia de Chaveamento
f r = 60 Hz
Freqncia da rede
CO = 1,5mF
Capacitor de sada
L = 400 H
Indutor de entrada
Ganho de amostragem de corrente
K shunt = 0, 016
K amost = 0, 00179
VT
=1
Rendimento da estrutura
Potncia de Sada
PO = 1, 042kW
150
100
Mdulo (G(s))
50
50
0.1
10
100
1 .10
1 .10
1 .10
f(Hz)
Fig. 3-15 Diagrama, em dB, da planta I(s)/D(s), sem controlador.
63
Z =
1
R2 C
(Eq.3.53)
fS
f
; fZ = S
4
40
(Eq.3.54)
z =
f
1
20
= 2 s R2 =
R2 = 127 k
R2 C
40
fs C
(Eq.3.55)
K shunt j C C R2 + 1
2 VO
VT
j C C R1
3 L j C
R1 = 5, 41k
=1
(Eq.3.56)
(Eq.3.57)
64
200
100
Mdulo (LA)
0
100
0.1
10
100
3
1 . 10
4
1 .10
5
1 . 10
f(Hz)
100
Fase (LA)
150
200
0.1
10
100
3
1 .10
4
1 .10
5
1 .10
f(Hz)
65
3.5.3.
( F
Vo_ref +
Vo_erro
-
Controlador
de Tenso
I_ref
Ganho da malha
de corrente
Planta
Vs()
Is()
Vo
Ganho Amostragem
de Tenso
2 VO
s C R2 + 1 1
3 s L
s C R1
VT
GMC = lim
s 0
K shunt
2 VO
s C R2 + 1 1
+1
3 s L
s C R1
VT
1
K shunt
(Eq.3.58)
(Eq.3.59)
66
40
20
0
Mdulo (G(s))
20
40
60
0.1
10
3
1 .10
100
4
1 .10
5
1 .10
f(Hz)
K amost VO
R1
-
I_ref
+
V_ref
Referncia de
corrente
K i s C R2 + 1
=
s
s C R1
(Eq.3.60)
67
fC =
fr
f
; fz = r
4
40
(Eq.3.61)
Ento:
1. Escolhe-se C : No caso optou-se por um capacitor de 1 F .
2. Determina-se R2 : Sabe-se que:
z =
f
1
20
= 2 r R2 =
R2 = 106k
R2 C
40
fr C
(Eq.3.62)
3. Determina-se R1 por:
K amost
K shunt
2 VO 3
j C C R2 + 1
3 VP PO
j C C R1
V 2 CO
1 + j C O
PO
=1
R1 = 127 k
(Eq.3.63)
(Eq.3.64)
0
Mdulo (LA)
50
100
0.1
10
100
3
1 . 10
4
1 .10
5
1 .10
f(Hz)
68
40
50
60
fase (LA)
70
80
90
0.1
10
100
3
1 .10
4
1 . 10
5
1 . 10
f(Hz)
$G
%,
%+ ,
69
D1
S1
g1
+
-
D2
D5
D6
g2
S
D13
D10
S2
+
-
D7
D8
g3
S
D14
D3
D11
D15
D19
S
D16
D17
D20
L1
D9
R1
16
D12
E1
+ +
E
C1
1.5m
Vo
D18
D21
L2
400uH
S3
+
-
L3
400uH
400uH
Vserra
V1
V2
+-
Vserra
V3
+Sh2
Sh3
R2
R3
R4
0.004
1E5
Vserra
Sh1
0.004
15
G11
+-
15
G21
VSERRA1
R5
+1k
0.004
1E5
Vserra
G31
0
Ir
3.3e3
Modulao PWM
0.01
Controlador de Tenso
Sh1
ABS
-1
1
ABS
189e3
0v
V4
+-
G11
Ir
Sh2
100
ABS
-1
1
ABS
189e3
0v
V5
+-
G21
Ir
0
Sh3
100
ABS
-1
1
ABS
189e3
0v
V6
+-
Ir
15
1E5
-1
+V7
100
Controladores de Corrente
g2
-15
Vo
g1
-15
G31
-15
g3
70
20A
0A
-20A
0ms
10ms
20ms
30ms
40ms
50ms
60ms
20A
0A
-20A
0.0ms
10.0ms
30.0ms
40.0ms
71
22.44A
22.00A
21.50A
21.26A
4.9A
2.5A
0A
-2.5A
-5.0A
72
24.3A
20.0A
10.0A
0A
23.9A
20.0A
10.0A
0A
$6
#,%
73
74
(
(
(
.
B
/
Neste captulo apresentam-se algumas caractersticas relevantes ao uso de
controladores digitais a conversores estticos.
O que se faz, neste trabalho, reunir e reaplicar as concluses obtidas de um
compndio de proposies encontradas em diversas publicaes, tais como [1] a [8].
Primeiramente sero apresentados alguns conceitos pertinentes ao controle
digital, as regras que regem o controle digital sero semelhantes as que so usadas no
projeto de compensador analgico.
No decorrer do captulo sero tambm mostrados os circuitos de interface
entre o circuito de potncia e o processador digital de sinais (DSP), visando uma melhor
compreenso do funcionamento do controle.
No fim do captulo ser apresentado, como exemplo, o projeto dos
controladores digitais para o conversor em estudo, bem como simulaes de modo a
evidenciar a validade cos clculos efetuados.
importante lembrar que apesar do tratamento matemtico dado ao controle
ser diferente, a filosofia aplicada a mesma.
%#
+:
,*
75
Sensor de
tenso
VO(t)
Referncia
de tenso
Sensor I2(t)
Corrente
Sensor I1(t)
Corrente
Sensor
Tenso
+-
Sensor
Tenso
+-
V1(t)
Sensor I3(t)
Corrente
+-
V2(t)
Controlador
de tenso
Sensor
Tenso
V3(t)
Detector
de valor
eficaz
I1_ref +
Controlador
Corrente
D1(t)
Modulao
PWM
I2_ref +
I3_ref
Controlador
Corrente
D2(t)
D3(t)
Controlador
Corrente
Modulao
PWM
++
z=
y
x2
z
Modulao
PWM
76
Sensor
Tenso
Sensor I1(t)
Corrente
+-
V1(t)
+-
V2(t)
Sensor
Corrente
+-
I3(t)
V3(t)
Filtro AntiAliasing
Filtro AntiAliasing
Filtro AntiAliasing
Filtro AntiAliasing
ADCIN01
ADCIN02
ADCIN03
ADCIN04
Tabela I1
I2(t)
Sensor
Corrente
Tabela I2
Tabela I3
Controlador
de Corrente
Controlador
de Corrente
Controlador
de Corrente
P.W.M
P.W.M
P.W.M
V_ref
Controlador
de Tenso
DSP TMS320LF2407
Fig. 4-2 Diagrama de blocos funcional do controle implementado com controlador DSP
77
/$
E%
8 ,
78
Referncia
e(t)
Controlador m(t)
Digital
D/A
A/D
Planta ou
processo
Sada
Transdutor
DSP
Fig. 4-3 Diagrama em blocos de um sistema de controle discreto
m(t ) = K p e(t ) + K i e( )d
(Eq.4.1)
(Eq.4.2)
m( kT ) = K P e(kT ) + K i x( kT )
(Eq.4.3)
79
e(t)
(k-2)T
(k-1)T
kT
(k+1)T (k+2)T
x( k ) = b1 e( k ) + b0 e( k 1) a0 x( k 1)
(Eq.4.4)
(Eq.4.5)
80
s aplicadas na funo de transferncia discretizada [9]. Esse mtodo tende a ser mais
preciso que os mtodos por aproximao.
4.3.1.
1 ! +
!,
!,
z = e sT
(Eq.4.6)
Isto significa que um plo no plano s pode ser posicionado no plano z atravs
da transformao dada em (Eq.4.6).
4.3.2.
( F
>,
81
ser realizado usando-se as mesmas tcnicas dos diagramas de Bode que so usadas no
plano s em sistemas contnuos.
Desta forma feito um remapeamento da varivel complexa em um novo
plano, por meio da transformada bilinear ou transformada w, apresentada pela (Eq.4.7).
T
w
2
z=
T
1
w
2
1+
(Eq.4.7)
w=
2 z 1
T z +1
(Eq.4.8)
Im
Im
Re
-1
Plano z
Re
+1
Plano w
Regio de
estabilidade
Fig. 4-5 Transformao do plano z no plano w
82
w=
4.3.3.
TS
TS
2
2
j tan
v = tan
TS
2
TS
2
( F
! , ,8
% *%
(Eq.4.9)
+-
s;
3. Determina-se o tipo de compensador a ser utilizado;
4. Obtm-se a transformada z da funo de transferncia do compensador
escolhido;
5. So estabelecidos os critrios de posicionamento de plos e de zeros
do compensador. A freqncia de cruzamento e a margem de fase
tambm so determinadas;
6. Avalia-se o compensador calculado atravs de ensaios como, por
exemplo, resposta ao degrau;
7. Parmetros como plos, zeros e ganho esttico so reajustados caso
necessrio.
A desvantagem deste mtodo, no entanto, que ao se trabalhar no domnio z
perde-se a simplicidade oferecida pelos diagramas de Bode, pois a freqncia aparece
como um termo exponencial (Eq.4.6). Para contornar essa situao feito um
remapeamento da varivel complexa em um novo plano.
83
//
4.4.1.
<,
( F
% , %
B ,% 8
Vout
+
R2
C4
C3
R1
+
Vin
-
G(s) =
k n2
s2 + 2 n s + n2
(Eq.4.10)
84
R1 = R, R2 = R / m e C4 = C3 = C ,
m = 4 Q2
CR =
(Eq.4.11)
2Q
(Eq.4.12)
4.4.2.
# ' %
KA/ D =
4.4.3.
+ %
8+
1
= 0.303
3.3
'
&' % ,
(Eq.4.13)
85
v(t)
v(t)
Adio de nvel DC
A/D
t
Varivel alternada
deslocada
Varivel alternada
Porm, cabe lembrar que o valor de offset dado a forma de onda a ser
aquisicionada dever ser subtrada internamente ao DSP de forma a permitir uma
representao fiel das variveis amostradas. A Fig. 4-8 mostra uma possvel implementao
do circuito somador.
-Vdc
Sinal
R1
R2
R2
-
Sinal
deslocado
4.4.4.
%D +
# #
interface entre o circuito de potncia e o DSP (Digital Signal Processor). Este circuito
basicamente composto por dois filtros de anti-aliasing, quatro circuitos somadores para se
adicionar valores DC s variveis alternadas, cinco circuitos Buffers, uma carga trifsica
conectada em estrela de modo a proporcionar um defasamento de 30 nas tenses de linha,
gerando uma tenso em fase com a tenso da fase 1, alm de diodos zeners para se evitar a
sobretenso nos terminais do conversor A/D.
86
U1
Vc2
2
I1
3
R6
R1
Vdc
U2A
Vc-
R2
11
-
V+
Vc+
C3
R5
9
I2
10
R12
R7
V+
4
C6
13
12
Vc+
C1
R4
Vc+
4
-
R9
U2D
V-
B2
V-
C5
ADC2
V+
B1
Vc+
D3
C4
R10
11
-
U3
Vc-
R8
R11
D1
Vc-
V-
V+
11
-
B1
Vc+
C2
Vdc
ADC1
V+
7
U2C
1k
U2B
V-
B2
V-
11
Vc-
R3
Vc-
V-
14
V+
4
Vc+
R14
-VDC
UA
Vc2
R15
11
-
R17
R16
Vdc
V+
4
U4B
Vc-
V-
Vc+
11
-
ADC3
V-
7
D6
V+
4
Vc+
R
C10
S
T
R18
U4C
VcR23
R24
R25
Vs
R27
C13
R28
C14
R29
10
Vdc
11
-
V-
R20
V+
4
C15
C8
-VCC
V1 V2
Vc13
12
Vc+
Vc-
+VCC
R19
Vo
C9
R13
C7
U4D
11
-
V-
14
ADC5
D8
V+
4
Vc+
U4A
11
-
V-
ADC6
D5
V+
4
Vc+
Fig. 4-9 Esquema dos circuitos analgicos utilizados para se efetuar a interface entre o circuito de
potncia e o DSP.
87
4.4.5.
>
%%
% %
I ,
,
Sensor de
efeito Hall
Sinal de
sada
I(t)
+
R
Para a obteno de sinais a partir dos sensores de efeito Hall, optou-se pela
estrutura mostrada na Fig. 4-10, que consiste em um buffer e cujo ganho na sua sada pode
ser expresso por:
K H = K hall R
(Eq.4.14)
4.4.6.
% #
%+
88
V3
Vc
V2
Vb
V1
Va
Transformador
Fonte trifsica
trifsico
Delta-Delta
R9
R7
-Vdc
R1
R2
R3
R4
R5
R6
Vsi
+
R8
-
Vs
0
Fig. 4-11 Circuito para gerao da tenso de sincronismo Vs.
4.4.7.
8,
89
Vt
Transio de
estado
Transio de
estado
Vc
0
Aquisio
A/D
PWM
Aquisio
A/D
V PWM
0
t
Fig. 4-12 Formas de onde utilizadas para gerao de pulsos PWM.
/2
! 8 +
90
Atualiza unidades
de comparao
Definies preliminares:
Macros, vetores de
interrupo, variveis e
constantes
Controladores PIs
de cerrente
Controlador PI de
tenso
no
Inicializao
das variveis
I >Imax?
Configurao
dos registradores
Desabilita as
sadas PWM
Loop infinito
Armazena os
resultados da
converso
no
Loop principal
sim
Houve
interrupo
do conversor
A/D?
sim
Salva os registros
de status e do
acumulador
91
/G
1
8
4.6.1.
,8
! F
%#
# ' %
%# ,
9
! -
+ %
8+
4.6.2.
%!
92
H e (s) =
s Ta
e 1
(Eq.4.15)
s Ta
Que tem como grfico de mdulo a Fig. 4-14 e como grfico de fase a Fig. 4-15.
400
300
200
(Mdulo (H(s))
100
0
1
10
100
3
1 .10
4
1 .10
5
1 . 10
6
1 . 10
f(Hz)
100
0
fase (H(s))
100
200
1
10
100
3
1 .10
4
1 . 10
5
1 . 10
f(Hz)
6
1 . 10
93
4.6.3.
>
%#
41 ,
9
E%
% "#
%
#
Planta no domnio s
Planta no domnio z
Zoh(s)
1-esT
s
G(z)
G(s)
Gi ( s ) =
2 VO
3 s L
(Eq.4.16)
Gi ( z ) =
2 VO
T
S
3 L ( z 1)
(Eq.4.17)
94
Gi ( z ) =
2 VO
3 L
TS
w
2
w
(Eq.4.18)
>41 ,
9
(Eq.4.19)
b (1 e aTS )
z e aTS
(Eq.4.20)
b=
2 VO 3
3 VP PO
(Eq.4.21)
a=
PO
VO CO
(Eq.4.22)
GV ( z ) =
Onde:
TS
w
2
TS
w (1 + e aTS ) + 1 e aTS
2
(Eq.4.23)
95
PO
GV ( w) =
2
TS
2 VO 3
T
1 e VO CO
1 S w
3 VP PO
2
PO
(Eq.4.24)
PO
2
TS
2
TS
TS
w 1 + e VO CO
+ 1 e VO CO
2
4.6.4.
( F
+ ,
9
(Eq.4.25)
Controlador
Tabela do
|seno|
e(k)
-
Lei de
controle
Planta
u(k)
PWM
D(s)
I(s)
D(s)
I(s)
Ts
Filtro Antialiasing
Kshunt
96
poderemos desconsiderar o efeito do filtro no clculo dos controladores, pois o mesmo ter
pouca influncia no ganho e na fase na freqncia de cruzamento da funo de
transferncia em lao aberto. Como evidncia da validade do comentrio anterior e
considerando que o filtro anti-aliasing possua uma freqncia de corte de 20kHz, teremos
os seguintes diagramas de mdulo e fase para o filtro.
20
40
mdulo (filtro)
60
80
1
10
100
3
1 . 10
4
1 . 10
5
1 . 10
6
1 .10
f(Hz)
50
100
fase (filtro)
150
200
1
10
100
3
1 .10
4
1 .10
5
1 .10
6
1 .10
f(Hz)
97
Ci ( w) = k P
(w + Z )
w
(Eq.4.26)
fS
6
(Eq.4.27)
2 fS
60
(Eq.4.28)
fC =
Z =
Controlador
Tabela do
|seno|
e(w)
Lei de
controle
Planta
D(w)
GI(w)
Kshunt
Fig. 4-20 Diagrama de blocos da malha de corrente no plano w.
I(w)
98
FTLAi ( w) = kshunt k P
( w + Z ) 2 VO
w
3 L
TS
w
2
w
(Eq.4.29)
4.6.5.
( F
# +! %
+ ,
9
e(k)
Lei de
controle
Planta
u(k)
PWM
D(s)
I(s)
D(s)
I(s)
Ts
Filtro Antialiasing
V(s)
I(s)
Kamost
Kshunt
Hv
Ts
Lei de
controle
Controlador de
Tenso
V_ref
99
lim HV ( s) =
s 0
(Eq.4.30)
K shunt
Planta
Tabela do
|seno|
V(s)
I(s)
Hv(s)
Kamost
Ts
Lei de
controle
Controlador de
Tenso
V_ref
(Eq.4.31)
V_ref
e(w)
Planta
Controlador
Lei de
controle
Kmed
1
Kshunt
Gv(w)
Vo(w)
Kamost
100
PO
FTLAv ( w) =
2 K amost
K PV
k shunt
2
TS
2 VO 3
T
1 e VO CO
1 S w
2
( w + Z ) 3 VP PO
(Eq.4.32)
PO
P
2
TS
2O TS
w
TS
w 1 + e VO CO
+ 1 e VO CO
2
4.6.6.
>
E % # %%' %
C ( z) = a
1 + b z 1
1 z 1
(Eq.4.33)
Onde:
a=
kP
( 2 + Z TS )
2
(Eq.4.34)
Z TS 2
Z TS + 2
(Eq.4.35)
b=
C(z) =
U ( z)
E( z)
(Eq.4.36)
Podemos escrever:
U ( z)
1 + b z 1
= a
E ( z)
1 z 1
(Eq.4.37)
101
u (k ) = u (k 1) + a e(k ) + a b e(k 1)
(Eq.4.38)
/6
< +!,
! F
%#
4.7.1.
1 ,
9
fC =
f S 50kHz
=
= 8, 333kHz
6
6
(Eq.4.39)
Z =
2 fC
= 5235 rad / s
10
(Eq.4.40)
K Pi K shunt
w + Z
TS
w
2
=1
3 L w
2 VO 1
(Eq.4.41)
(Eq.4.42)
102
cruzamento. Isso, porm no problema, pois deve ser lembrado que o filtro anti-aliasing
atenuar componentes de frequncia superior a 20kHz, possibilitando, assim o uso do
controlador projetado.
150
100
Mdulo (FTLAi)
50
50
1
10
100
1 .10
1 .10
1 .10
1 .10
f(Hz)
Fig. 4-24 Diagrama de mdulo da funo de transferncia em lao aberto da malha de corrente.
100
120
140
fase (FTLAi)
160
180
1
10
100
1 .10
1 .10
1 .10
1 .10
f(Hz)
Fig. 4-25 - Diagrama de fase da funo de transferncia em lao aberto da malha de corrente.
Observando a Fig. 4-25 vemos que o sistema apresenta uma boa margem de
fase, que dada pela (Eq.4.43)
103
(Eq.4.43)
( w + 5235)
w
(Eq.4.44)
4.7.2.
1 ,
9
(Eq.4.45)
f r 60 Hz
=
= 15 Hz
4
4
(Eq.4.46)
2 fC
= 9, 424 rad / s
10
(Eq.4.47)
fC =
Z =
2 K amost
K PV
k shunt
2
TS
2 VO 3
T
1 e VO CO
1 S w
2
( w + Z ) 3 VP PO
= 1 (Eq.4.48)
P
P
2O TS
2O TS
w
TS
VO CO
VO CO
w 1+ e
+1 e
2
(Eq.4.49)
104
20
20
Mdulo (FTLAv)
40
60
1
10
100
1 .10
1 .10
1 .10
f(Hz)
Fig. 4-26 - Diagrama de mdulo da funo de transferncia em lao aberto da malha de tenso.
0
50
100
Fase (FTLAv)
150
200
10
100
1 .10
1 .10
1 .10
f(Hz)
Fig. 4-27 - Diagrama de fase da funo de transferncia em lao aberto da malha de tenso.
Observando a Fig. 4-27 vemos o sistema apresenta uma boa margem de fase,
que dada pela (Eq.4.50).
105
(Eq.4.50)
CV ( w) = 1,31
( w + 9, 425 )
w
(Eq.4.51)
/J
%,
(Eq.4.52)
%+ ,
g
m
Load
k
k
Diode15
k
m
k
a
Diode17
Diode11
Diode5
g
m
d
d
a
k
Diode14
Diode9
Diode13
Mosfet2
Diode8
Diode3
g
m
a
d
s
Diode2
k
k
Diode12
Diode7
Mosfet1
Mosfet
k
k
Diode6
Diode1
Diode
Diode4
Diode16
Diode10
106
L2
L1
V1
L3
V2
V3
20A
10A
0A
-10A
-20A
0.02
0.025
0.03
t(s)
0.035
0.04
0.045
0.05
107
20A
10A
0A
-10A
-20A
0.02
0.025
0.03
0.035
0.04
0.045
0.05
Sine Wave1
Product
7.5
|u|
0.004
Gain1
75
Gain7
Abs3
F ixPt
Z ero-Order
Saturation1
Discrete
T ransfer F cn1
|u|
ia
1
D1
z-1
Abs2
Hold2
Sine Wave2
7.5
|u|
Product1
z-1
Abs1
Saturation2
Discrete
D2
T ransfer F cn2
3
0.004
Gain2
75
|u|
ib
Gain5
Abs4
F ixPt
Z ero-Order
Hold1
Sine Wave3
Product2
7.5
|u|
0.004
0.22
Constant
2
0.066
z-1
Discrete
Abs6
0.00179
Gain3
Gain8
|u|
|u|
Vo
F ixPt
Z ero-Order
Hold4
D3
75
Abs8
F ixPt
Z ero-Order
Hold3
Saturation4
Discrete
T ransfer F cn4
|u|
ic
Gain6
z-1
Abs5
Abs7
T ransfer F cn3
0.1
Gain4
108
/K
#,%
109
1
(
L
A.
A
(
1
M(
2
Nos captulos anteriores, foram apresentadas as etapas de funcionamento do
conversor para uma anlise qualitativa do circuito. Uma anlise quantitativa tambm foi
apresentada na definio das estratgias de controle do sistema. Estas anlises representam
subsdios para o entendimento da lgica do sistema apresentado.
Assim, nesse captulo ser mostrado o procedimento para a elaborao
completa do circuito de potncia do conversor CA-CC trifsico unidirecional abordado.
Sero determinadas as condies iniciais para o projeto, passando em seguida para o
dimensionamento fsico dos indutores de entrada, dos capacitores de sada e dos
interruptores e semicondutores em geral.
No final do captulo sero apresentados os resultados experimentais obtidos a
partir da implementao de um prottipo com as malhas de controle digitais implementadas
no Captulo IV.
Com a concluso deste captulo, haver condies para realizar o projeto dos
conversores a serem montados em laboratrio para a anlise experimental.
D11
D13
D21
D15
D23
D31
D25
D33
D26
D34
D35
Co
D14
D24
D16
D12
D36
D32
D22
L1
L2
L3
V1
V2
V3
Fig. 5-1 - Circuito proposto para o conversor CA-CC trifsico unidirecional sem neutro
Ro
110
%! # # E %8
4( " #
- N
PO = 6 KW
>4
! <+
(Eq.1.1)
= 0,88
#4
(Eq.1.2)
D"#
I = 10%
D"#
#+
(Eq.1.3)
%+
f S = 50 KHz
(Eq.1.4)
N
VLnom = 220V
(Eq.1.5)
V = +20% , 30%
(Eq.1.6)
(Eq.1.7)
111
VO = 450V
(Eq.1.8)
Pi =
PO
= 6818,18W
(Eq.1.9)
2 Pi
2 6818,18
=
= 36,16 A
3 Vf p min 3 125, 7
2 P
2 6451
= 21,9 A
Ii p min = i =
3 Vf p max 3 215, 5
2$
( F
%&8
(Eq.1.10)
(Eq.1.11)
! "#
5.3.1.
I S _ ef =
%#
PO
V 1, 63 VP
O
= 10, 6 A
VP
5, 7 VO
(Eq.1.12)
PO
4
2 VP
= 6, 79 A
VP 3 3 VO
(Eq.1.13)
I S _ med =
5.3.2.
B$=
/
I Di _ 3/ 4 _ ef =
PO
= 12, 62 A
3 VP
(Eq.1.14)
112
I Di _ 3/ 4 _ med =
2 PO
= 7,5 A
3 VP
(Eq.1.15)
VRRM = VO = 450V
(Eq.1.16)
5.3.3.
I Di _ 5 / 6 _ ef =
PO
V 1, 63 VP
O
= 5,3 A
2 VP
5, 7 VO
(Eq.1.17)
PO
2
V
P = 3,39 A
VP 3 3 VO
(Eq.1.18)
VRRM = VO = 450V
(Eq.1.19)
I Di _ 5 / 6 _ med =
5.3.4.
I Di _1/ 2 _ ef =
PO
V + 6,1 VP
O
= 10, 71A
VP
43 VO
I Di _1/ 2 _ med =
(Eq.1.20)
PO
= 5, 05 A
3 VO
(Eq.1.21)
VRRM = VO = 450V
(Eq.1.22)
5.3.5.
( F
%#
> %4
4 &,
#,
L=
V f _ p min
f s I % I L _ pico
O#
# %%&
3 V
125, 74
3 125, 74
1 f _ p min =
1
= 404uH (Eq.1.23)
3
2 VO
50 10 0,1 36,15
2 450
113
>4(
%&
L I L _ pico I L _ ef
Ae Aw =
K w Bmax J max
# %%&
400 10 6 36 25,5
= 27, 252cm 4
0, 5 0, 6 450
(Eq.1.24)
#4 &,
#,
N = L
lm
O Ae
4Q
P+
%!
= 400 106
(Eq.1.25)
19,95
= 103, 7
26 4 107 2, 27
(Eq.1.26)
#
Acu =
I L _ ef
J max
23
= 0, 051cm 2
450
(Eq.1.27)
4 P+
%+!
n=
,,N
Acu
= 39.713
S cu
(Eq.1.28)
adota-se, ento n = 40
CO
%# ! #
%-
(Eq.1.29)
PO 0, 613 VO 2 VP
+ 1 = 11, 2 A
VO
2 VP
(Eq.1.30)
PO
= 13, 33 A
VO
(Eq.1.31)
I Co _ pico =
I Co _ med = 0 A
(Eq.1.32)
(Eq.1.33)
114
Devido elevada corrente eficaz que circula pelo capacitor de sada, se faz
necessria a utilizao de um banco com seis capacitores, cuja capacitncia equivalente
de 1, 5mF .
2/
%,
% <!
Fig. 5-2 Corrente de entrada da fase A do conversor sem o controle das chaves (2,5A/Div)
115
Fig. 5-3 Corrente de entrada na fase A do conversor com o controle das chaves (5A/Div)
Corrente da fase A
Tenso de sincronismo
116
Fase A
Fase B
Fase C
Tenso de sada
Correntes de entrada
Fig. 5-6 Tenso de sada e corrente de entrada durante um transitrio de carga de 50 a 100%
(50V/Div)
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Tenso de sada
Correntes de entrada
Fig. 5-7 - Tenso de sada e corrente de entrada durante um transitrio de carga de 100 a 50%
(50V/Div)
Fig. 5-8 Espectro harmnico da corrente da fase A, como porcentagem da componente fundamental
118
A partir dos dados mostrados na Fig. 5-8 observamos que todas as harmnicas
respeitam a norma IEC 61000-3-2. A distoro harmnica total se encontra em torno de
5,1%, o que acarreta em um fator de potncia de 0,998.
22
#,%
No decorrer do captulo foi desenvolvido o projeto do circuito de potncia do
119
Concluso Geral
No decorrer desse trabalho apresentou-se o estudo terico e prtico de um
conversor CA-CC trifsico de alto fator de potncia e controle digital. O sistema
implementado constitudo de trs partes: o estgio de potncia, uma placa de adaptao
dos sinais e uma placa de desenvolvimento (DSKLF2407).
No primeiro captulo deste trabalho , apresentou-se uma reviso dos conceitos
de fator de potncia e taxa de distoro harmnica. Efetuou-se tambm uma reviso geral
das principais tcnicas de retificao trifsicas, tanto passivas quanto ativas. Fez-se ainda a
apresentao de trs topologias de retificadores trifsicos PWM, escolhendo-se a topologia
que apresentou melhor desempenho.
No segundo captulo foi apresentado uma viso genrica sobre os formatos
numricos utilizados em um processador. Neste trabalho usado o formato de ponto fixo.
Fez-se tambm uma introduo ao processamento digital de sinais, dando nfase especial
ao efeitos provocados pela amostragem do sinal, como por exemplo o efeito aliasing. No
decorrer do captulo foi abordado o funcionamento dos principais perifricos do
microcontrolador utilizados no projeto, em especial o conversor A/D.
No captulo trs, mostrou-se a concepo e o equacionamento completo do
conversor em estudo. Desenvolveu-se uma metodologia de projeto, definindo-se a
arquitetura do sistema de controle. Efetuou-se um exemplo de projeto, apresentando-se os
resultados de simulao.
No captulo quatro mostrado uma metodologia de clculo dos
compensadores discretos. Ressalta-se que, embora, esteja se trabalhando com controle
discreto a forma de como projetar o controlador no destoa muito dos projetos realizados
para compensadores contnuos. No decorrer do captulo so mostrados os circuitos
utilizados como interface entre o circuito de potncia e o microcontrolador. Tambm nesse
captulo so mostrados os resultados de simulao utilizando-se os controladores discretos
calculados.
No captulo cinco mostrada a metodologia de clculo e dimensionamento
dos elementos do circuito de potncia bem como apresentao dos resultados
experimentais, que mostra claramente que o conversor atende s normas e s caractersticas
desejadas.
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REFERNCIAS BIBLIOGRFICAS
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