Aportaciones Mediante Implementación Basada en Sistemas Embebidos Al Control Digital de Convertidores Conmutados

Escuela Politcnica Superior
Departamento de Tecnologa Electrnica y de

las Comunicaciones
APORTACIONES MEDIANTE IMPLEMENTACIN

BASADA EN SISTEMAS EMBEBIDOS AL CONTROL
DIGITAL DE CONVERTIDORES CONMUTADOS
TESIS DOCTORAL
Alberto Snchez Gonzlez
Madrid, junio de 2013
TTULO:
Aportaciones mediante implementacin

basada en sistemas embebidos al control
digital de convertidores conmutados
AUTOR:
Alberto Snchez Gonzlez
DIRECTOR:
Dr. ngel de Castro Martn
El tribunal nombrado para juzgar la tesis doctoral antes citada, compuesto por
los doctores:
PRESIDENTE:
Dr. scar Garca Surez
SECRETARIO:
Dr. Javier Garrido Salas
VOCALES:
Dr. Christian Braas Reyes
Dr. Pablo Zumel Vaquero
Dr. scar Luca Gil
acuerda otorgarle la calicacin de
Madrid, a 20 de junio de 2013
A mi familia
Agradecimientos
Tres aos pueden hacerse muy largos pero tambin muy cortos. En mi caso se han
hecho extremadamente cortos y eso siempre es buena seal. El trabajo que ha supuesto la escritura de esta tesis doctoral est repleto de buenos momentos. He tenido
la suerte, no tan habitual, de tener un director con grandes capacidades cientcas
pero siendo a la vez un amigo en el que conar. Ya son bastantes aos a sus rdenes
y nunca he sentido que sea un jefe, sino un consejero que casi siempre acierta en sus
intuiciones. Todo este trabajo ha sido posible gracias a su ayuda, tanto profesional
como anmica. l ha sabido paliar las carencias que yo tena debido a la lejana de esta
tesis con mis estudios universitarios, y a la vez ha sabido explotar los conocimientos
que s tena para aplicarlos a esta rama de conocimiento.
Si mirando atrs tengo este recuerdo tan agradable tambin es gracias al resto del
grupo de investigacin HCTLab. Quiero agradecer a Javier por darme esta oportunidad en el grupo. Entr por casualidad en el grupo y estar aqu se ha convertido en mi
sueo profesional hecho realidad, as que slo puedo agradecer su apoyo. No olvido
los primeros momentos en el laboratorio, cuando Guillermo me
reclut
hace tantos
aos. Han sido muchos proyectos con l y de todos guardo buen recuerdo. Tambin
quiero agradecer a Susana todos los buenos
momentos pumeros, esas coca colas y esos
atascos que hemos pasado juntos. Fernando tambin ha ayudado a despejar la mente
con los cafs, las conversaciones y esos momentos de relax, tan necesarios cuando
ATEX. Tambin recuerdo esas

el trabajo aprieta y, como no, con sus ayudas con el L
conversaciones futboleras en la comida con Javi.
No quiero olvidarme de la gente de la Universidad de Cantabria. Me recibieron con
los brazos abiertos y me hicieron sentir como en casa. En particular quiero agradecer
a Paco esas clases tericas que tanta falta me hacan. Y como no, a Vctor, Alejandro
y Fran, que me trataron como a un amigo ms, y que consiguieron que la estancia se
hiciera muy corta.
Y por ltimo, quiero mencionar a la gente ms alejada de esta tesis en lo tcnico, pero no por ello son menos importantes. A Mario, por todos esos momentos de
desahogo y tambin por los de evasin. Y a Laura, por todas las experiencias vividas
juntos durante estos aos. Sabes desde hace mucho que eres una de las personas ms
importantes de mi vida.
Slo tengo palabras de agradecimiento a mis padres, por darme el apoyo anmico y
econmico para estudiar lo que he deseado y por continuarlo durante estos primeros
aos de trabajo. Ellos tambin han sido fundamentales en este pequeo hito que es
vii
Aportaciones mediante implementacin basada en sistemas embebidos al control digital de

convertidores conmutados
la tesis doctoral. Y por ltimo, no me olvido de mi hermano ya que siempre ha sido

un modelo a seguir en los estudios y en lo profesional.
viii
Resumen
En la ltima dcada, el control digital para convertidores conmutados de potencia
ha evolucionado notablemente. Se ha demostrado que no slo se pueden realizar
las mismas tareas que en su vertiente analgica, sino que el control digital ofrece
grandes ventajas. Esta tesis doctoral presenta por una parte un sistema para facilitar
la etapa de pruebas del regulador digital para convertidores de potencia basndose
en una arquitectura HIL (del ingls
Hardware In-the-Loop ), la cual emula el sistema
completo de pruebas permitiendo grandes aceleraciones. Por otra parte, se muestra un

mtodo que realiza correccin de factor de potencia sensando nicamente la tensin
de salida. Esta aproximacin permite eliminar el sensado de la tensin de entrada y de
la corriente de entrada del convertidor, siendo esta ltima especialmente signicativa,
debido a las desventajas que conlleva.
Una de las tareas imprescindibles en el desarrollo de un regulador digital es la
etapa de pruebas, especialmente en sistemas donde un fallo del regulador sea crtico. Esta etapa, sin embargo, no es trivial dado que la naturaleza del convertidor
es analgica, mientras que la del regulador es digital. No slo es til la simulacin
de un modelo simplicado del regulador junto a un modelo de la planta, sino que
es deseable simular la implementacin real del regulador junto a un modelo de la
planta. En el caso de reguladores escritos en HDL (del ingls
Hardware Description
Language ), estos pueden ser simulados junto a un modelo HDL de la planta, creando
una simulacin ntegramente digital, siendo mucho ms rpida que una simulacin
mixta analgica-digital. Sin embargo, hasta las simulaciones digitales pueden llegar a
ser extremadamente largas dependiendo de la aplicacin que se desee simular, como
puede ser la correccin de factor de potencia. Por tanto, puede que las simulaciones
digitales no sean tiles en cuanto al tiempo de simulacin, por lo que surge la necesidad de realizar un sistema HIL, es decir, emular el sistema completo, realizando
las pruebas en
hardware
real y en tiempo real. El modelo digital de la planta puede
realizarse con diferentes aritmticas, las cuales repercuten enormemente en el tiempo

de simulacin e incluso en la precisin de la simulacin. En la presente tesis doctoral se muestra la metodologa para implementar el modelo de una planta usando
diversas aritmticas que implementan coma otante y coma ja, y se profundiza en
la resolucin numrica de los modelos presentados. Asimismo, se presenta un estudio
exhaustivo que compara todas las aritmticas presentadas y se demuestra que los
resultados obtenidos tienen gran similitud, y por tanto utilidad, con los resultados
experimentales que se obtienen con el convertidor real.
ix

La segunda parte de la tesis doctoral presenta aportaciones relacionadas con la

correccin de factor de potencia realizada de forma digital. En las tcnicas tradicionales deben utilizarse tres ADCs (del ingls
Analog-to-Digital Converter ) para medir
las tensiones de entrada y de salida, as como la corriente de entrada del convertidor. Aprovechando las ventajas del control digital se propone precalcular el ciclo de
trabajo del conmutador del convertidor, y aplicarlo posteriormente, aprovechando la
naturaleza peridica de la correccin de factor de potencia. Idealmente se necesitara
nicamente la sincronizacin con la red elctrica, la cual es posible usando un comparador analgico de tensin. Dado que las condiciones reales de operacin varan
respecto a las ideales, debe realizarse una modicacin en tiempo real del ciclo de
trabajo precalculado. Para ello se muestran diversas tcnicas las cuales dividen el ciclo de trabajo en diferentes componentes que pueden ser tratadas de forma diferente
para poder adaptarse a tensiones de entrada y potencias no nominales. Todas las
tcnicas propuestas utilizan un nico ADC que mide la tensin de salida. La medida
del ADC se utiliza para calcular la tensin media de salida y su rizado, que a su vez
depende de la carga, y estos se utilizan en las tcnicas de control. Por tanto, todas
las tcnicas propuestas utilizan un comparador de tensin para la sincronizacin y un
ADC, frente a las tcnicas clsicas que usan tres ADCs. Los resultados experimentales demuestran que las tcnicas presentadas cumplen la normativa IEC-61000-3-2
en condiciones nominales y frente a variaciones notables en la tensin de entrada y
carga del convertidor.
Abstract
During the last decade, digital control for switching power converters has evolved
considerably. It has been shown that digital control can perform not only the same
tasks as analog control, but digital control oers big advantages. On the one hand, this
thesis presents a system to improve the testing stage of digital controllers for power
converters based on an HIL (Hardware In-the-Loop) architecture, which emulates
the whole test system allowing high acceleration. On the other hand, it shows a
method for PFC (Power Factor Correction) which only senses the output voltage of
the converter. This approach does not sense the input voltage and input current of
the converter, the latter being particularly signicant because of the disadvantages
which it implies.
One of the essential tasks in the development of a digital controller is the testing
stage, especially when a failure of the regulator is critical. However, this stage is not
trivial because the converter is analog, while the regulator is digital. The simulation
of a simplied model of the regulator is useful, but it would be desirable to simulate
the real implementation of the controller with a model of the plant. In the case
of HDL (Hardware Description Language) regulators, they can be simulated with
a HDL model of the plant, creating a full-digital simulation, which is much faster
than a mixed analog-digital simulation. Nevertheless, even digital simulations can be
extremely long depending on the application that must be simulated, e.g. power factor
correction. Therefore, digital simulations may not be useful in terms of simulation
time, so an HIL system is needed, i.e. to emulate the entire system, performing the
test in real hardware and in real-time. The digital model of the plant can be made
with dierent arithmetics, which greatly aect the simulation time and even the
simulation accuracy. This thesis shows the methodology to implement the model of
a plant using dierent oating point arithmetics and also xed point arithmetics,
and it delves into the numerical resolution of the presented models. It also presents
a thorough study that compares all the presented arithmetics and it is shown that
all the results are very similar to experimental results taken with a real converter.
The second part of the thesis presents contributions related to power factor correction using digital control. Traditional techniques use three ADCs (Analog-to-Digital
Converter) to measure the input and output voltages and the input current of the
converter. Taking advantage of the digital control it is proposed to pre-calculate the
switching duty cycle of the converter and apply it to the switch, as the power factor correction is a periodic task. Ideally it only requires synchronization with the
mains, which is possible to reach using an analog voltage comparator. Since actual
xi

operating conditions vary with respect to the ideal ones, a real-time modication of
precalculated duty cycle should be performed. Several techniques are proposed, all
of them dividing the duty cycle in several components that are dierently treated
in order to compensate for changes in the input voltage or in the load of the converter. All the proposed techniques use only one ADC, which measures the output
voltage. This ADC measure is used to calculate the average output voltage and the
output voltage ripple, which depends on the load, and these are used in several control loops. Therefore, all the proposed techniques use only one voltage comparator
for synchronization with the mains and one ADC, while conventional techniques use
three ADCs. The experimental results show that the techniques presented meet the
IEC-61000-3-2 regulation at nominal conditions even with substantial changes in the
input voltage and the load.
xii
ndice general
Acta
iii
Dedicatoria
Agradecimientos
vii
Resumen
ix
Abstract
xi
ndice General
xii
Lista de Figuras
xvii
Lista de Tablas
xix
1. Introduccin y motivacin
2. Vericacin de controladores digitales
2.1.
2.2.
Introduccin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.1.
Posibilidades de simulacin
2.2.1.
2.3.
2.4.
2.6.
Ejemplo de aplicacin
. . . . . . . . . . . . . . . . . . . . . . . .
10
. . . . . . . . . . . . . . . . . . . . . . .
12
. . . . . . . . . . . . . . .
14
2.3.1.
Implementacin de los modelos de la planta
Modelo de un convertidor boost . . . . . . . . . . . . . . . . . .
15
2.3.2.
Modelo mixto analgico-digital
. . . . . . . . . . . . . . . . . .
19
2.3.3.
Modelo
. . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
2.3.4.
Modelo
. . . . . . . . . . . . . . . . . . . . . . . . . . . .
22
2.3.5.
Modelo en coma ja
2.3.6.
Modelo en coma ja usando la biblioteca
. . . . . . . . .
28
2.3.7.
Modelo del ADC . . . . . . . . . . . . . . . . . . . . . . . . . .
31
Comparativa de modelos y resultados . . . . . . . . . . . . . . . . . . .
32
2.4.1.
2.5.
Estado del arte . . . . . . . . . . . . . . . . . . . . . . . . . . .
real .
oat
. . . . . . . . . . . . . . . . . . . . . . . .
sxed
24
Emulacin y extraccin de informacin . . . . . . . . . . . . . .
40
Inuencia de las prdidas en el modelo . . . . . . . . . . . . . . . . . .
43
Anlisis de resolucin . . . . . . . . . . . . . . . . . . . . . . . . . . . .
46
2.6.1.
46
Resolucin del ciclo de trabajo del PWM
xiii
. . . . . . . . . . . .

2.7.
2.6.2.
Resolucin de las seales internas de clculo . . . . . . . . . . .
48
2.6.3.
Gua para elegir los parmetros de simulacin . . . . . . . . . .
52
2.6.4.
Pruebas sistemticas de anlisis de resolucin . . . . . . . . . .
53
Conclusiones
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3. Correccin de factor de potencia mediante el preclculo de los

ciclos de trabajo
3.1.
3.2.
3.3.
Introduccin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
56
59
59
3.1.1.
Factor de potencia y distorsin armnica . . . . . . . . . . . . .
61
3.1.2.
Estado del arte . . . . . . . . . . . . . . . . . . . . . . . . . . .
62
Preclculo del ciclo de trabajo . . . . . . . . . . . . . . . . . . . . . . .
67
Tcnicas de PFC con ciclos de trabajo precalculados
70
. . . . . . . . . .
3.3.1.
Regulacin del ciclo de trabajo precalculado como un nico
3.3.2.
Regulacin del ciclo de trabajo precalculado como dos compo-
3.3.3.
Regulacin del ciclo de trabajo precalculado como tres compo-
componente . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
nentes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
71
76
nentes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
80
3.4.
Sincronizacin con la red elctrica . . . . . . . . . . . . . . . . . . . . .
83
3.5.
Anlisis de resolucin y efectos de la cuantizacin . . . . . . . . . . . .
86
Resultados . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
92
3.6.
3.6.1.
Comparativa entre regular el ciclo de trabajo
3.6.2.
Comparativa de los mtodos de regulacin propuestos
3.6.3.
Pruebas de dinmica . . . . . . . . . . . . . . . . . . . . . . . . 103
3.6.4.
Inuencia de la inductancia y conductancia del convertidor
3.6.5.
Resultados frente a tensin de entrada distorsionada
3.6.6.
Efectos de la resolucin y cuantizacin del ADC en la correccin
mentario (1
d)
o su comple-
. . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . .
95
97
. . 107
. . . . . . 109
de factor de potencia . . . . . . . . . . . . . . . . . . . . . . . . 112

3.7.
Conclusiones
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
4. Conclusiones
4.1.
4.2.
115
Resumen de aportaciones sobre vericacin de controladores digitales . 115

Resumen de aportaciones sobre el uso de ciclo de trabajo precalculado
para correccin de factor de potencia . . . . . . . . . . . . . . . . . . . 117
4.3.
Trabajo futuro
4.4.
Publicaciones derivadas de la tesis doctoral
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
. . . . . . . . . . . . . . . 119
4.4.1.
Relacionadas con la vericacin de controladores digitales
4.4.2.
Relacionadas con la aplicacin de ciclo de trabajo precalculado
. . . 119
para correccin de factor de potencia . . . . . . . . . . . . . . . 120
xiv
NDICE GENERAL
Apndices
A. Listado de cdigos
121
A.1. Modelos del convertidor elevador para simulacin o emulacin . . . . . 121
real .
Modelo oat
A.1.1. Modelo
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
A.1.2.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
A.1.3. Modelo en coma ja
. . . . . . . . . . . . . . . . . . . . . . . . 124
A.1.4. Modelo en coma ja usando la biblioteca
sxed
A.1.5. Modelo en coma ja con prdidas elctricas

A.1.6. Modelo
real
. . . . . . . . . 126
. . . . . . . . . . . 129
con prdidas elctricas . . . . . . . . . . . . . . . . 133
A.2. Modelos del ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

A.2.1. Modelo del ADC para simulacin en
real
. . . . . . . . . . . . . 134
A.2.2. Modelo del ADC para simulacin/emulacin en
oat
. . . . . . 136
A.2.3. Modelo del ADC para simulacin/emulacin en coma ja
. . . 137
B. Glosario de abreviaturas
139
Bibliografa
141
xv
ndice de guras
1.1.
Naturaleza analgica-digital en un convertidor de potencia controlado digitalmente . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.
Formas de onda en la correccin de factor de potencia. . . . . . . . .
2.1.
Co-simulacin PSIM-Modelsim. . . . . . . . . . . . . . . . . . . . . .
2.2.
Entorno de simulacin mixta.
. . . . . . . . . . . . . . . . . . . . . .
2.3.
Emulacin de un sistema con procesador embebido. . . . . . . . . . .
2.4.
Topologa de un convertidor elevador . . . . . . . . . . . . . . . . . .
15
2.5.
Esquemtico del sistema implementado con SystemVision.
. . . . . .
20
2.6.
Implementacin directa de las ecuaciones (2.7), (2.8) y (2.9). . . . . .
24
2.7.
Implementacin optimizada de las ecuaciones (2.7), (2.8) y (2.9).
2.8.
Formato de una seal en QX.Y
2.9.
Esquemtico del circuito implementado en coma ja.
2.10.
Comparacin de los modelos propuestos ideales y con prdidas tras
. .
24
. . . . . . . . . . . . . . . . . . . . .
24
. . . . . . . . .
26
un escaln en la carga. . . . . . . . . . . . . . . . . . . . . . . . . . .
39
2.11.
Ampliacin de la gura 2.10. . . . . . . . . . . . . . . . . . . . . . . .
40
2.12.
Corriente de entrada en el prototipo y en el modelo
real
con un
regulador ptimo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.13.
Corriente de entrada en el prototipo y en el modelo
real
regulador con un cuarto de ganancia respecto al ptimo.

2.14.
2.15.
2.16.
2.17.
Captura del analizador Xilinx ChipScope.
. . . . . . .
41
. . . . . . . . . . . . . . .
42
Comparacin de los modelos propuestos ideales y con prdidas tras

un escaln en la carga. . . . . . . . . . . . . . . . . . . . . . . . . . .
45
Precisin del sistema en relacin a la resolucin del ciclo de trabajo. .
48
Precisin del sistema en relacin a

de
2.18.
41
con un
vout ).
(nmero de bits del incremento
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
51
Arquitectura OVM usada para las pruebas sistematizadas de resolucin en las variables de estado.
. . . . . . . . . . . . . . . . . . . . .
54
2.19.
Escenario 1
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
55
2.20.
Escenario 2
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
55
2.21.
Escenario 3
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
55
2.22.
Escenario 4
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
55
2.23.
3.1.
Errores en la tensin de salida y corriente de entrada segn
Nv
Ni
para carga resistiva. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
55
Tcnica PFC con un convertidor elevador.
60
xvii
. . . . . . . . . . . . . . .

3.2.
Formas de onda en un convertidor PFC.
3.3.
Propuesta para estimar la corriente de entrada.
. . . . . . . . . . . .
65
3.4.
Propuesta para precalcular el ciclo de trabajo para PFC. . . . . . . .
66
3.5.
Propuesta para realizar PFC sin eliminar mediciones. . . . . . . . . .
67
3.6.
Topologa de un convertidor elevador. . . . . . . . . . . . . . . . . . .
68
3.7.
Regulacin sobre
3.8.
Regulacin sobre
3.9.
Regulacin sobre
3.10.
d + . . . . . . .
d k2 . . . . . . .
1 (1 d) k3 .
. . . . . . . . . . . . . . . .
60
. . . . . . . . . . . . . . . . . . . .
72
. . . . . . . . . . . . . . . . . . . .
73
. . . . . . . . . . . . . . . . . . . .
74
Regulacin sobre los tres mtodos propuestos para componente nica

en el ciclo de trabajo. . . . . . . . . . . . . . . . . . . . . . . . . . . .
75
3.11.
Sistema de control usando
como un nico componente. . . . . . . .
76
3.12.
Regulador de la tensin media de salida con salida simple. . . . . . .
76
3.13.
Formas de las componente
. . .
78
Error producido al usar
1
en vez de
1+ . . . . . . . . . . . . . . .
79
3.14.
d1
1
d2
durante un semiciclo de red.
d1
Sistema de control usando las componentes
. . . . . . . . . .
80
Regulador de la tensin media de salida con salida doble. . . . . . . .
80
da y db durante
da , db y dc . . .
. . .
82
. . . . . . . . . . . . . . .
83
3.17.
Formas de las componente
3.18.
Sistema de control usando
3.19.
d2 .
3.15.
3.16.
un semiciclo de red.
Circuito necesario para detectar el paso por cero de la tensin de

entrada.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.20.
Sincronizacin con la red elctrica.
3.21.
Ciclo lmite en convertidores dc-dc. . . . . . . . . . . . . . . . . . . .
87
3.22.
Ciclo lmite en PFC segn la sincrona de las medidas.
88
3.23.
. . . . . . . . . . . . . . . . . . .
84
. . . . . . . .
Modelo del lazo de tensin media de salida para su anlisis de resolucin y cuantizacin. . . . . . . . . . . . . . . . . . . . . . . . . . . .
d + 1 , d k2
Corriente de entrada regulando
3.26.
Vg = 230 V .
3.26.
Corriente de entrada frente a diferentes tensiones de entrada.
. . . . . . . . . . . . . . . . . . . . . . . .
98
P = 147 W
. . . .
98
(Precalculado para
Factor de potencia de todos los mtodos para diferentes cargas (V

y
Vout = 400 V ).
g=
. . . . . . . . . . . . . . . . . . 101
Factor de potencia para todos los mtodos para diferentes cargas

(V
3.30.
96
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
230 V , P = 300 W
3.29.
1 d.
89
. . . .
Corriente de entrada con potencia
300 W ).
3.28.
Mtodo
1 (1 d) k3 .
3.24.
3.27.
86
g = 120 V , P = 176 W
Vout = 300 V ).
. . . . . . . . . . . . . . 101
Respuesta en lazo cerrado del lazo de tensin media de salida ante

un escaln de tensin.
. . . . . . . . . . . . . . . . . . . . . . . . . . 106
3.31.
Transitorios al cambiar la tensin de entrada.
3.32.
Transitorios al cambiar la carga del convertidor. . . . . . . . . . . . . 108
3.33.
Correccin de factor potencia ante tensin de entrada distorsionada

(230
3.34.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
Correccin de factor potencia ante tensin de entrada distorsionada

(120
xviii
V ).
. . . . . . . . . . . . . 107
V ).
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
ndice de tablas
2.1.
Parmetros del convertidor boost. . . . . . . . . . . . . . . . . . . . .
13
2.2.
Controladores diseados para el convertidor PFC. . . . . . . . . . . .
14
2.3.
Formato de las seales del modelo en coma ja. . . . . . . . . . . . .
25
2.4.
Resultados de tiempo simulando
2.5.
Recursos ocupados en la FPGA (Xilinx XC3S1000) segn el modelo.
2.6.
Precisin de los modelos usados como convertidores para PFC.
. . .
38
2.7.
No idealidades aadidas al modelo. . . . . . . . . . . . . . . . . . . .
43
2.8.
Precisin de los modelos usados como convertidores para PFC.
. . .
45
2.9.
Precisin del sistema en relacin a la resolucin del ciclo de trabajo. .
48
2.10.
Precisin del sistema en relacin a

de
vout ).
200 ms.
. . . . . . . . . . . . . . . .
(nmero de bits del incremento
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.11.
Escenarios en los que se ha probado el modelo del convertidor)
2.12.
Comparacin de las posibilidades de simulacin/emulacin descritas.
3.1.
Parmetros del convertidor boost construido para ciclo de trabajo
3.2.
. . .
50
55
57
precalculado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
93
Equipamiento usado para los resultados experimentales.
95
. . . . . . .
y (1
d).
3.3.
Factor de potencia y distorsin armnica regulando
3.4.
Resultados de implementacin de los tres mtodos para la FPGA
. . .
Xilinx XC3S1000. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.
34
36
97
97
Factor de potencia y distorsin armnica ante cambios en la tensin

de entrada.
Vg
nominal igual a
230 V .
. . . . . . . . . . . . . . . . .
99
3.6.
Normativa IEC 61000-3-2. . . . . . . . . . . . . . . . . . . . . . . . . 102
3.7.
Prueba del mtodo
Da , Db , Dc
para la clase C de la normativa IEC
61000-3-2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
3.8.
Factor de potencia y distorsin armnica cuando la tensin de entrada contiene los armnicos tercero y quinto. . . . . . . . . . . . . . . . 112
xix
Captulo 1
Introduccin y motivacin
El uso de controladores digitales para el control de convertidores conmutados ha
pasado de ser nicamente un campo de investigacin a ser una realidad comercial.
Aun as, el uso de controladores analgicos es todava mayoritario debido a ciertos
inconvenientes del control digital, como el coste o la dicultad de su desarrollo, que
siguen siendo objeto de investigacin. Es ah precisamente donde se centra esta tesis
doctoral. Por otro lado, las ventajas del control digital son claras. Se ha demostrado
que el control digital no slo iguala las prestaciones del control analgico, sino que lo
supera en muchos aspectos. El control digital permite aumentar las prestaciones de
la regulacin, aadir nuevas funcionalidades e incluso reducir costes del convertidor.
Por ello no es de extraar que su uso est creciendo continuamente.
Como se ha comentado, una de las dicultades para la implantacin del control
digital est en su desarrollo, y en concreto en la depuracin de un sistema mixto
analgico (planta) y digital (control), como muestra la gura 1.1. Por supuesto, los
controladores de potencia deben ser ampliamente probados antes de ser implementados en un convertidor real. Esto es debido a que cualquier error en el control puede
Figura 1.1: Naturaleza analgica-digital en un convertidor de potencia controlado digitalmente

provocar daos irreparables al convertidor. La simulacin de reguladores analgicos

se puede hacer fcilmente con un programa de simulacin analgico, de tipo SPICE.
Sin embargo, en el control digital, la simulacin no es una tarea trivial, ya que el
sistema completo tendr una etapa digital, pero tambin una etapa analgica, que es
la etapa de potencia.
La primera parte de esta tesis doctoral se basa en la depuracin conjunta de ambas
partes, digital y analgica, de convertidores controlados digitalmente. En particular,
el captulo 2 presenta diferentes formas de modelar el convertidor de potencia en un
lenguaje de descripcin de
hardware
o HDL. De esa forma, tanto el regulador escrito
en un lenguaje HDL como la planta pueden simularse de forma conjunta, y cualquier

error puede ser detectado. Esta simulacin conjunta se conoce como HIL. La gran
ventaja de esta simulacin es que el mismo regulador que se implementar en la versin nal es el que se simula, por lo que los resultados de la simulacin son ables
para la etapa de pruebas del regulador. Una forma de realizar la simulacin de todo el
sistema es mediante un simulador mixto analgico-digital pero, como se muestra en
el captulo, las simulaciones resultantes pueden llegar a ser extremadamente largas,
haciendo que la etapa de pruebas sea imposible de abordar dependiendo de la aplicacin a simular. El modelado del convertidor en HDL permite realizar simulaciones
mucho ms cortas, y adems permite la emulacin en
hardware
de todo el sistema,
por lo que la etapa de pruebas se puede realizar a grandes velocidades. El captulo

muestra una comparacin exhaustiva de diferentes modelos HDL de la planta, por lo
que proporciona a futuros diseadores diferentes alternativas para modelar otros convertidores en funcin de las necesidades requeridas: tiempo de simulacin, resolucin
de la simulacin, facilidad de diseo, etc. Adems, se han incluido prdidas elctricas
a los modelos para mostrar en qu medida son inuyentes en la simulacin, y se han
comparado con resultados experimentales, y con mtodos tradicionales de simulacin, como la simulacin mixta analgica-digital. El ejemplo de aplicacin para esta
primera parte es la simulacin de un regulador para correccin de factor de potencia.
Esta aplicacin es especialmente adecuada, ya que las simulaciones requeridas son
largas. En correccin de factor de potencia la frecuencia de conmutacin puede ser
alta, en torno a cientos de kiloherzios, mientras que la dinmica de la planta puede
estar en torno a dcimas de segundo. Adems el reloj del controlador puede estar en
torno a los megaherzios, por lo que la simulacin resultante es muy extensa. Aunque
el captulo muestra esta aplicacin, cualquier otro convertidor puede ser simulado
siguiendo los conceptos explicados durante el captulo.
Aparte de la dicultad de diseo, el otro gran factor que limita la implantacin del
control digital es el precio. Por eso es habitual que se busque con el control digital
alguna ventaja que permita reducir el precio del sistema en su conjunto. Ah es
Captulo 1. Introduccin y motivacin
450
tensin de salida
400
0,9
350
0,8
tensin de entrada
300
0,7
250
0,6
200
0,5
150
0,4
0,3
100
0,2
50
0
0
ciclo de trabajo
corriente de entrada
5
10
15
t(ms)
20
25
30
(a) Tensiones de entrada y salida, y corriente de
0,1
0
10
15
t(ms)
20
25
30
(b) Ciclo de trabajo.
entrada.
Figura 1.2: Formas de onda en la correccin de factor de potencia.

donde se centra la segunda parte de esta tesis doctoral, y en concreto en la aplicacin
de correccin de factor de potencia. Las tcnicas clsicas de correccin factor de
potencia requieren la cuanticacin de las tensiones de entrada y de salida, y de la
corriente de entrada, requiriendo tres ADCs. Cada medicin incrementa el coste el
regulador nal, por lo que sera deseable evitarlas. Adems, la corriente de entrada es
especialmente compleja, ya que su medicin suele suponer prdidas elctricas si sta
se hace mediante un sensor resistivo, o la precisin, tamao y coste no son las ideales.
Aprovechando las ventajas del control digital, el captulo 3 presenta un mtodo de
correccin de factor de potencia en el que los ciclos de trabajo que se aplican al
interruptor son precalculados, en vez de calcularse en tiempo real midiendo las tres
seales analgicas descritas. Esto es posible ya que las formas de onda que se deben
tener en cuenta en la correccin de factor de potencia (tensin de entrada, tensin
de salida, y corriente de entrada), as como el ciclo de trabajo, son peridicas, como
muestra la gura 1.2. El preclculo del ciclo de trabajo se realiza una nica vez
en un ordenador, mientras que el regulador lo lee de una memoria, y lo aplica. A
priori, el nico requisito del controlador es una memoria y sincronizacin con la red
elctrica, ya que sta ofrece corriente alterna. Esta sincronizacin puede realizarse
con un simple comparador de tensin de bajo ancho de banda, en vez del ADC usado
en las tcnicas clsicas, por lo que el coste se reduce. Dado que el ciclo de trabajo
precalculado es vlido para unas condiciones de trabajo concretas, el controlador
necesita modicarlo para adaptarse a las nuevas condiciones. Para ello el captulo
muestra mtodos con los que el controlador adapta los ciclos de trabajo ante cambios
de la tensin de entrada y de potencia usando un nico ADC para medir la tensin de
salida. El captulo presenta diferentes mtodos para dichas regulaciones, todas ellas
usando un nico ADC, y la sincronizacin con la red elctrica usando un comparador
de tensin.
Si bien los dos temas de esta tesis doctoral pueden parecer un tanto independientes,

y de hecho se pueden aplicar por separado, los resultados de la primera parte (depuracin) se han aplicado durante el desarrollo de la segunda parte (correccin de factor
de potencia) por tratarse precisamente de una aplicacin que requiere simulaciones
especialmente largas. La estructura de la presente tesis doctoral es la siguiente:
El captulo 2 muestra los diferentes mtodos para la simulacin y emulacin de

un sistema mixto analgico-digital.
El captulo 3 explica el sistema para correccin de factor de potencia en el que
se precalcula el ciclo de trabajo y ste es regulado posteriormente usando un
nico ADC.
Las conclusiones nales de la tesis doctoral se muestran en el captulo 4.
Por ltimo, el apndice A muestra un listado de cdigos usados para la simulacin y emulacin HIL, mientras que el apndice B presenta un glosario de
abreviaturas usadas durante el documento.
Captulo 2
Vericacin de controladores
digitales
2.1. Introduccin
No hay duda de la importancia de la depuracin de reguladores para convertidores
conmutados ya que, al tratarse de fuentes de alimentacin, se maneja una potencia
no despreciable. Si el diseador prueba su regulador directamente con el convertidor
real, sin depuracin previa, la prueba puede ocasionar daos materiales o incluso
personales. Cuando el regulador es digital, el proceso de depuracin es ms complejo
porque se debe simular un sistema mixto analgico-digital.
Este captulo se centra en la depuracin de reguladores digitales diseados en un
hardware (HDL), que es la eleccin ms comn cuando

se van a usar FPGAs (del ingls Field-Programmable Gate Array ) o ASICs (del
ingls Application Specic Integrated Circuits ). Aunque los conceptos explicados en
este captulo son aplicados al lenguaje VHDL, la mayor parte de ellos puede ser
directamente aplicados a otros lenguajes como Verilog HDL. Adicionalmente, algunos
conceptos son aplicables para regulares o modelos de plantas no descritos en lenguajes
HDL, tales como reguladores implementados en un lenguaje
software,
como puede
ser C. En particular, para este tipo de lenguajes de programacin, son vlidos los
conceptos de precisin y resolucin de las variables.
Una vez que se ha diseado la funcin de transferencia o algoritmo de control de
un regulador digital para un convertidor de potencia, ste debe ser implementado
en
hardware. Sin embargo, la descripcin en un lenguaje HDL puede generar errores
en el sistema. Estos errores pueden ser debidos a codicacin errnea o por detalles

de la implementacin, tales como el rango y resolucin de las seales numricas,

segmentacin, sincronizacin, etc.
El regulador seguramente se habr diseado y probado usando herramientas informticas, como puede ser Matlab [1] o SISO Design Tool, ambas de la compaa
The MathWorks. Por tanto, las simulaciones que se describen aqu no comprueban
solamente la estabilidad del controlador, ancho de banda, etc. Los sistemas de simulacin que se proponen aqu se deben utilizar tras la descripcin en HDL, es decir,
estado de codicacin nal. Esta fase es importante para evitar daos en

el equipo o incluso personales. El regulador nal, que se implementar en hardware,
en su
debe ser probado junto a un modelo del convertidor de potencia. La dicultad de

esta simulacin se debe a que el regulador es un componente digital y est descrito
mediante un lenguaje HDL, mientras que el convertidor es un componente analgico.
En este captulo se muestran diferentes posibilidades para modelar un convertidor
de potencia y simularlo junto a un regulador digital. En particular, se presentan modelos descritos directamente en esquemticos y en VHDL, y dentro de este lenguaje,
se describen modelos usando seales de tipo coma otante simulable y emulable y
coma ja. Igualmente se muestra al nal del captulo una comparativa entre todos
los sistemas de simulacin y emulacin, resaltando las caractersticas principales de
cada uno. A modo de comparativa, se aaden resultados experimentales realizados
con un prototipo real. De esta forma, se demostrar la gran similitud entre los modelos simulados o emulados y el comportamiento de un convertidor real. Por ltimo, el
captulo muestra un estudio heurstico sobre la resolucin que deben tener las seales
del modelo, y una batera de pruebas automatizada para comprobar la validez de
dicho estudio.
2.1.1. Estado del arte

La simulacin de sistemas mixtos, esto es, sistemas que combinan componentes
digitales y analgicos, no es un problema nuevo, sino que muchas propuestas han
sido presentadas con anterioridad.
Una de las primeras propuestas [2] analiz cuatro modelos de un regulador para un
convertidor reductor (o
buck
en ingls). Dos de los modelos usan Matlab y Simulink
analizando el sistema completo (regulador, convertidor y ADCs) en el dominio de

la frecuencia y del tiempo. Esta aproximacin permite aadir no idealidades como
Pulse-Width-Modulation )
retrasos, ciclos de trabajo lmites para la seal PWM (
de
control del mosfet, etc. Sin embargo, el mayor problema de esta aproximacin es
que el regulador que se implementar nalmente en
hardware
no es el mismo que
Captulo 2. Vericacin de controladores digitales
el diseado en la Modelsim/Simulink. El tercer modelo que comparan consiste en

la creacin de un modelo del regulador en Verilog HDL mientras que el convertidor
sigue siendo un componente digital. En este caso se propone utilizar el simulador
mixto Cadence Spectre [3] y se obtienen tiempos mayores de simulacin. Por ltimo
proponen la simulacin a nivel de dispositivo tanto para el regulador como para el
convertidor con modelos Spice, obteniendo simulaciones de horas para un ciclo de
conmutacin.
Solamente hay unos pocos simuladores que soporten simulaciones mixtas analgicadigitales, por lo que algunas propuestas han descrito simulaciones usando dos simuladores [4], uno para la parte analgica (PSIM) y otro para la parte digital (Modelsim
[5]). El mayor problema de esta solucin es que el ingeniero de pruebas debe crear especcamente un enlace entre ambas aplicaciones usando lenguajes de programacin,
tales como C/C++, gura 2.1. A la hora de disear estas interfaces, se debe tener en
cuenta la sincronizacin de datos, el ujo de re-alimentacin entre los simuladores,
etc.
Analog simulator (PSIM)
Digital simulator (Modelsim)
Power Stage
Digital Circuit
(VHDL)
VHDL Testbench
(analog circuit)
Control
Digital
simulator
(Modelsim)
Clock
Reset
ADC
Model
Time
control
Sense
Analog
simulator
(PSIM)
N cycles, N= t/clk period
Digital simulation
Sense
data
1
Sense
data
Control
data
Analog simulation
Instant tN
ModelSim-PSIM co-simulation scheme, including the

communication scheme (DLL block in PSIM and FLI block in ModelSim)
Control
data
2
1 simulation step (t)
Instant tN+1= tN+t
Synchronization and communication diagram
Figura 2.1: Co-simulacin PSIM-Modelsim. Imagen extrada de [4].

Otra posibilidad es modelar el convertidor de potencia en HDL implementando
ecuaciones en diferencias que describen el convertidor, lo que permite simulaciones
ms rpidas [6, 7]. Sin embargo, este mtodo requiere que el ingeniero codique a
mano el modelo del convertidor de potencia. En la propuesta [8] se comparan diferentes modelos de un convertidor reductor, usando Spice, VHDL-AMS (una extensin de
VHDL para denir seales analgicas y digitales simultneamente) comportamental
y VHDL. En comparacin con Spice, la simulacin VHDL-AMS es
pida, y la simulacin VHDL es
2,18 veces ms r-
3, 85 veces ms rpida. Otra comparacin entre VHDL
y VHDL-AMS se puede encontrar en [9], consiguiendo tiempos de simulacin
10 veces
menores en la simulacin VHDL. En [10] proponen una metodologa de simulacin

mixta con diferentes niveles de abstraccin para probar reguladores de convertidores
de potencia. En particular, proponen el diseo del sistema en VHDL-AMS, mientras
que el regulador est escrito en VHDL. En [11] se utiliza un simulador mixto (gura

2.2) para un sistema cuyo convertidor est descrito en Spice, el regulador en VHDL
sintetizable y los ADCs en VHDL-AMS.
SPICE Model
Power Converter
& Power source
INDUCTOR
L
QL
QH
QL
Current
VHDL Model
Voltage
SPICE Model
Digital Circuit
(Power computation
Gating signals )
I/O Interface
Digital Block
Load
Control
Electrical Sensors
VHDL-AMS Model
ADCs
Interface Block
Power Block
SPICE Model
Digital data
Mixed-signal simulation environment.
Figura 2.2: Entorno de simulacin mixta.

Las simulaciones con modelos HDL del convertidor de potencia son ms rpidas
que las simulaciones analgicas, pero puede que no sean sucientemente rpidas para
simulaciones complejas. Una aplicacin donde es deseable tener tcnicas ms rpidas
es la aplicacin de correccin de factor de potencia, en la que se requieren simulaciones de cientos de milisegundos. Adems, hay reguladores complejos cuya simulacin
es extremadamente lenta, por ejemplo aquellos que usan procesadores embebidos. El
cdigo de un regulador ejecutado en un procesador puede depurarse va
software,
pero si se quiere probar el sistema nal, se debe realizar una simulacin tanto de
los componentes analgicos, como de la estructura interna del procesador ejecutando
el programa del regulador. Dado que el modelo de un procesador es muy complejo,
esta simulacin requiere de horas para simular pocas lneas de cdigo. En [12, 13, 14]
se muestra cmo emular convertidores para cocinas de induccin utilizando reguladores
software.
El sistema propuesto cuenta con un regulador que se ejecuta en un
microprocesador embebido en una FPGA (gura 2.3).

Cuando la simulacin es muy larga, una solucin es usar un sistema HIL (
Hardware
In-the-Loop ). En un sistema HIL, el modelo del convertidor es implementado en

hardware digital (un ordenador, un microprocesador o una FPGA) para emular todo
el sistema en lazo cerrado. Las primeras propuestas sobre HIL utilizaron ordenadores
[15, 16], pero el paso de integracin del modelo estaba sobre los cientos de
s, as que
solamente poda aplicarse a sistemas de baja frecuencia de conmutacin (menores

a
10 kHz ).
El paso de integracin indica cada cunto tiempo del sistema simulado
se calculan nuevos valores para sus variables, siendo ms preciso el clculo cuanto
menor sea este tiempo. En [16] se aplicaron tcnicas
software
en Linux para reducir el tiempo de integracin hasta
50 s,
de tiempo real basadas
aunque estando lejos de
Figura 2.3: Emulacin de un sistema con procesador embebido.

sistema de media-alta frecuencia de conmutacin (mayores de
100 kHz ).
En otros
campos tambin se ha visto la relacin entre la resolucin y la precisin de una

simulacin y la necesidad de llegar a un compromiso entre precisin y rapidez de la
simulacin [17].
Para poder reducir an ms el tiempo de integracin (hasta decenas o centenas
de
ns),
y as poder probar reguladores de media-alta frecuencia de conmutacin, se
pueden usar FPGAs o DSPs (
Digital Signal Processor ).
Se han presentado varias
propuestas de sistemas HIL en FPGAs [18, 19, 20, 21, 22], as como sistemas basados
en DSPs [23, 24]. An as, en todos los casos previos se presentaron modelos de
convertidores con baja frecuencia de conmutacin, con lo que no haban surgido
los problema de resolucin que se presentarn en este captulo. En particular, las
propuestas [19, 20, 21, 22] usan modelos del convertidor en coma ja. Los modelos en
coma ja obtienen los mejores resultados en cuanto a la velocidad de simulacin, pero
implican un mayor esfuerzo de diseo. De hecho, en las propuestas [18, 21, 22] se us
un modelo realizado en Matlab traducindolo a VHDL con herramientas automticas.
Esta conversin automtica es cmoda para el diseador pero hasta hace poco no
generaba soluciones sintetizables. Incluso siendo sintetizables, esta solucin no ofrece
las mismas prestaciones en cuanto a frecuencia de trabajo ni rea ocupada en la
implementacin.
En [13, 14] se utiliza el paquete VHDL2008
oat_pkg
utilizando seales en coma otante, y se implementa en
[25] en un sistema HIL,
hardware.
En estos casos,
el regulador usa un procesador embebido Microblaze, por lo que una simulacin

es inviable, as que se opta por la emulacin. El uso de coma otante mediante
esta biblioteca permite realizar el modelo del convertidor de forma sencilla, ya que
solamente hay que codicar directamente las ecuaciones en diferencias que denen el
convertidor de potencia utilizado, sin tener en cuenta anchos y formatos de cada seal.

Sin embargo, el mayor problema de esta biblioteca es que solamente es soportada por
unas pocas herramientas de sntesis, as que no siempre se puede utilizar para tcnicas
de HIL. Una desventaja adicional de esta biblioteca es que, como se ver, necesita
una gran cantidad de recursos
hardware y su frecuencia de funcionamiento, en el caso
de sntesis, es mucho inferior al uso de coma ja.

Este captulo presenta el desarrollo de diferentes modelos de un convertidor de
potencia usando las principales tcnicas descritas en el estado del arte, y presenta una
comparacin cualitativa y cuantitativa de todas ellas. Adems, el captulo se centra
especialmente en los modelos desarrollados en coma ja, aportando optimizaciones
en frecuencia y rea del
hardware
resultante para emulacin.
2.2. Posibilidades de simulacin

Como se ha comentado en la introduccin, no slo debe ser probada la funcin
de transferencia del regulador digital para un convertidor de potencia. Cuando se
codica un regulador en un lenguaje de descripcin de
hardware, se pueden producir
errores de codicacin. Adems, se producen no idealidades, como limitacin del

mnimo y mximo ciclo de trabajo del PWM, retrasos en los ADCs, etc. Debido a
estas razones, es crtico probar el regulador en su estado de codicacin nal junto
a un modelo del convertidor de potencia. Dado que el regulador es un componente
digital y el convertidor es analgico, la simulacin no es trivial, sino que requiere una
simulacin ms compleja. El modelo del convertidor determina el tipo de simulacin
que puede ser realizada.
Una posibilidad es utilizar un
simulador mixto analgico-digital, el cual per-
mite simular simultneamente circuitos analgicos y cdigo HDL. Estos simuladores

adems permiten simular con facilidad prdidas y componentes parsitos, aumentando la precisin en el modelo de la planta. El mayor inconveniente de estos simuladores
es que la velocidad de simulacin de estas herramientas es muy lenta. Adems, hay
pocos simuladores mixtos en el mercado. En el momento de la escritura de este captulo (Otoo 2011), se han encontrado los simuladores SystemVision [26] y Questa
Advanced Simulator [27], ambos de Mentor Graphics. Sin embargo, no se han encontrado simuladores de uso gratuito.
La alternativa es
modelar el convertidor de potencia en HDL, haciendo que
todo el sistema est descrito en HDL, es decir, realizar un modelo del convertidor
de potencia que se comporte como el convertidor real. El regulador ya est descrito
de forma nativa en HDL sintetizable, mientras que el modelo del convertidor puede
10
ser descrito en HDL no sintetizable. Dependiendo del modelado del convertidor en

HDL, existen diferentes posibilidades, que se detallan a continuacin. Aunque la
mayor parte de los contenidos de este captulo es aplicable para otros lenguajes de
descripcin de
hardware, como por ejemplo Verilog, a partir de ahora el captulo se
centrar en el lenguaje VHDL.
La planta puede ser modelada usando el tipo de seal
real , el cual es un tipo
numrico con representacin en coma otante soportado por la mayora de los
simuladores. Su uso es sencillo, pero su mayor inconveniente es que no puede

ser sintetizado.
El convertidor tambin puede ser modelado usando el tipo de seal
oat , el
cual es un tipo de datos en coma otante. Este tipo de datos est descrito
en el paquete VHDL2008
soporta la
oat_pkg
[25]. La ventaja de este paquete es que
sntesis de seales de coma otante siguiendo el estndar IEEE 754
y permitiendo, por tanto, la emulacin del sistema. Es importante destacar que

la sntesis de este paquete solamente est soportada por algunas herramientas de
sntesis, aunque cabe esperar que la compatibilidad aumente progresivamente.
Este modelo en coma otante, al igual que el anterior no sintetizable, permite
modelar el convertidor de potencia de forma fcil, siendo su principal ventaja.
Por ltimo, otra posibilidad es disear el convertidor usando
coma ja. El uso
de este tipo de notacin implica un esfuerzo de diseo mayor en el modelo.

Sin embargo, esta notacin permite la emulacin del sistema consiguiendo una
velocidad mucho mayor que la que se consigue usando coma otante, y

usando muchos menos recursos hardware . El mayor esfuerzo en el diseo
es debido a que este tipo de notacin requiere que el diseador tenga en cuenta el
formato de cada seal, evitando problemas de resolucin, desbordamientos, etc.
Sin embargo, es importante destacar que el modelo del convertidor normalmente
slo se disear una vez, mientras que el regulador ser modicado regularmente
en la etapa de pruebas.
Como se ha comentado, tanto el modelo
oat
como el de coma ja permiten ser
emulados. La emulacin consiste en implementar el modelo del convertidor en
hard-
ware real, adems del regulador. Normalmente, en emulacin el modelo es implemen-
tado en una FPGA, dado que es una plataforma ptima para el prototipado rpido.
En el apartado 2.3.1 se detallar el modelo de un convertidor de potencia elevador
siguiendo las posibilidades descritas.
11

2.2.1. Ejemplo de aplicacin

En este apartado se muestra el convertidor y la aplicacin que se van a utilizar como
ejemplo a lo largo del captulo. En particular, se mostrar el proceso de simulacin de
convertidor elevador (o boost en ingls) aplicando correccin de factor de

potencia o PFC (del ingls Power Factor Correction ). Se ha escogido la simulacin
un
en PFC porque el control sobre la planta incluye dos lazos de dinmicas y frecuencias
muy distintas. De esa forma, PFC requiere simulaciones largas con millones de ciclos
de reloj. Adems, se ha escogido un convertidor elevador ya que es el ms habitual
en correccin de factor de potencia.
Las caractersticas principales de la correccin de factor de potencia estn explicadas en la seccin 3.1. En correccin de factor de potencia tradicionalmente existen
dos lazos. El primero de ellos controla la tensin media de salida, generando un comando de potencia, el cual se utilizar en el segundo lazo. El segundo lazo controla la
corriente de entrada para emular cargas resistivas desde el punto de vista de la red, y
obtiene como entradas el comando de potencia, y una referencia de corriente a seguir.
Los dos lazos descritos tienen
dinmicas muy distintas, ya que el lazo de corriente
es el encargado de conseguir proporcionalidad entre la corriente y tensin de entrada

cada ciclo de conmutacin (a frecuencias de alrededor de
100 kHz ),
mientras que el
lazo de tensin se encarga de conseguir el balance entre las potencias de entrada y

salida a lo largo de varios semiciclos de red, que llegan a
100 Hz .
Los reguladores para PFC permiten recticar la tensin alterna de entrada controlando simultneamente la tensin de salida (vout ) y la corriente de entrada (iin ). El
control de la tensin de salida es necesario ya que la carga que se conecta a la salida
del convertidor debe recibir tensin continua. Adems, se controla que la corriente
de entrada sea proporcional a la tensin de entrada (vg ), de forma que se reduzcan
los armnicos. Por tanto, hay dos lazos implicados en el controlador: un
corriente
y un
lazo de tensin.
lazo de
El primer lazo compara la corriente de entrada
con una referencia, la cual se obtiene de la multiplicacin de la tensin de entrada y

la conductancia de entrada equivalente (gin ). Este lazo tiene como salida el ciclo de
trabajo del PWM que se conectar al interruptor del
boost, que normalmente es un
transistor MOSFET. Por su parte, el lazo de tensin compara la tensin de salida

con una referencia de tensin, que normalmente es constante. Este lazo tiene como
salida la conductancia de entrada equivalente, que es usada en el lazo de corriente.
La conguracin del convertidor elevador que se va usar en este captulo est
denida en la tabla 2.1. Las funciones de transferencia de las dos plantas que los
lazos deben controlar han sido descritas en la literatura, por ejemplo en [28]. En
12
particular, la planta a controlar en el lazo de corriente que marca la relacin entre el

ciclo de trabajo y la corriente de entrada est denida en la ecuacin (2.1):
GID (s) =
donde
GID (s)
Vout
Ls
(2.1)
es la funcin de transferencia de la planta del lazo de corriente una
vez realizada la transformada de Laplace,
Vout
es la tensin de salida, y
es la
inductancia de la bobina del convertidor.

Por su parte, la planta a controlar en el lazo de tensin que marca la relacin entre
la conductancia de entrada y la tensin de salida est denida en la ecuacin (2.2):
GV G (s) =
donde
GV G (s)
vg2 R
2Vout
RC
2 s+
(2.2)
es la funcin de transferencia del lazo de tensin una vez realizada
la transformada de Laplace,
vg
Vout
son las tensiones de entrada y salida del con-
vertidor, R es la resistencia equivalente de la carga en la salida del convertidor, y C

es la capacidad del condensador de salida.
Tabla 2.1: Parmetros del convertidor boost.

Parmetro
Valor
fsw
resoluci
onP W M
L
C
Pout
Vout
100 kHz
1000 valores
5 mH
100 F
300 W
400 V
Se han diseado unos reguladores para probar el convertidor de potencia. La explicacin de estos reguladores no es el objetivo de este captulo, pero se detallan debido
a que sus tiempos de estabilizacin condicionan el tiempo de simulacin necesario
para comprobar el correcto funcionamiento de los mismos. La tabla 2.2 muestra los
reguladores digitales seleccionados, los cuales son reguladores sencillos PID, as como la frecuencia de reloj escogida para la FPGA, que es de
100 M Hz .
Para disear
los reguladores digitales, previamente las plantas han sido discretizadas (el periodo
de muestreo est detallado en la tabla 2.2), para transformarlas del dominio continuo
13

Tabla 2.2: Controladores diseados para el convertidor PFC.

Controlador
Funcin de transferencia
Periodo de muestreo
Ancho de banda
Tiempo de
estabilizacin
Corriente
Tensin
0,5z0,4844
z1
3,05210
z1,52610
z1
10 s
6,33 kHz
472 s
10 ms
6,71 Hz
109 ms
FPGA fCLK = 100 M Hz
al dominio discreto. Una vez discretizadas las plantas, se han diseado los reguladores usando el lugar de las races, usando el mtodo descrito en [6]. Los reguladores
PID que han sido escogidos son reguladores conservadores para que su estabilidad
sea mayor. Aunque el diseo de reguladores digitales permite realizar tcnicas ms
complejas de control, en este captulo se ha elegido un controlador sencillo para poder
centrarse en su depuracin. Por tanto, el objetivo no es disear un regulador con ventajas frente a los clsicos, sino ver cmo depurar cualquier regulador implementado
en HDL.
Ambos lazos
deben ser simulados antes de ser probados en el convertidor
real. Sin embargo, la simulacin requerida es signicativamente larga. La simulacin

debe realizar los clculos de un lazo de alta frecuencia, el cual controla la dinmica
de la corriente de entrada. Sin embargo, la simulacin tambin debe ser lo sucientemente larga para poder observar la evolucin de la tensin de salida a lo largo del
tiempo. En el sistema propuesto, el periodo de reloj de la FPGA es de
que el tiempo de estabilizacin del lazo de corriente es de
472 s
10 ns, mientras
109 ms
para el
lazo de tensin. Por esta razn, y debido a la diferencia en varios rdenes de magnitud en dichos parmetros, las simulaciones deben calcular cientos de milisegundos o
incluso algunos segundos, lo que corresponde a
decenas de millones de ciclos de
reloj. La razn principal para aplicar tcnicas de simulacin rpida o emulacin es

la aceleracin que se puede obtener en las etapas de prueba de los reguladores.
2.3. Implementacin de los modelos de la planta

En este apartado se mostrar cmo modelar un convertidor elevador, as como
los detalles de su implementacin, usando las diferentes posibilidades de simulacin
descritas en el apartado 2.2.
14
iin
vg
Figura 2.4: Topologa de un convertidor elevador
2.3.1. Modelo de un convertidor boost

La aplicacin, como se ha comentado en el apartado anterior, es la recticacin de
la red elctrica usando tcnicas de PFC y un convertidor elevador. Para realizar una
simulacin ntegra en VHDL, se debe hacer un modelo de la planta, es decir, de dicho
convertidor elevador, ver gura 2.4.
El modelo de la planta debe calcular en cada instante de tiempo la
tensin de
salida vout y la corriente de entrada iin , que es igual a la corriente que circula por
la bobina
iL .
La tensin de la bobina de entrada est denida por la ecuacin (2.3):
vL = L
diL
dt
(2.3)
La ecuacin (2.3) puede transformarse en una ecuacin en diferencias en la cual la

corriente de entrada en el tiempo
es denida como (2.4):
iL (k) = iL (k 1) +
iL (k)
t
vL
L
es la corriente de entrada en el instante de tiempo
integracin en el clculo de las variables de estado, y
vL
(2.4)
k , t
es el paso de
es la tensin de la bobina.
De la misma forma, la corriente que pasa a travs del condensador de salida (iC )
est denida como (2.5):
iC
= C
dvout
dt
(2.5)
15

y transformndola a ecuaciones en diferencias, la tensin de salida en el tiempo
est denida en (2.6):
vout (k) = vout (k 1) +
t
iC
C
(2.6)
Para facilitar la sntesis del modelo propuesto se ha utilizado un tiempo de integracin (t) jo. Por tanto,
t
t
L y C son constantes. Por otra parte, iC es la corriente
en el condensador, la cual est determinada por la carga que se conecte a la salida

del convertidor. En particular,
iC
es igual a la corriente en la carga (iR ) cuando el
iL iR si el transistor est abierto. La

vout
R puede ser utilizada si la carga conectada a la salida es resis-
transistor est cerrado, mientras que ser

expresin
iR =
tiva. Sin embargo, en el modelo propuesto se deja
iR
como variable independiente,
permitiendo modelar cualquier tipo de carga.

Cuando el transistor est abierto, la corriente de entrada (iL ) puede ser positiva de
Continuous Current Mode ), o puede

ser igual a cero, de forma que el diodo no conduzca (DCM, o en ingls Discontinuous
Current Mode ). Debido a ello, hay tres posibilidades en el clculo de las variables de
estado: transistor cerrado, transistor abierto en CCM o transistor abierto
en DCM, las cuales estn descritas en las ecuaciones (2.7), (2.8) y (2.9):
forma que el diodo conduzca (CCM o en ingls
t
vg
L
t
vout (k) = vout (k 1)
iR
C
iL (k) = iL (k 1) +
t
(vg vout )
L
t
(iL iR )
C
(2.7)
iL (k) = iL (k 1) +
(2.8)
iL (k) = 0
16
t
iR
C
(2.9)
Solamente uno de estos tres conjuntos de ecuaciones debe ser calculado en cada
ciclo de reloj, por lo que se deben realizar dos multiplicaciones anidadas cada ciclo,
aparte de sumas y restas.
Las ecuaciones en diferencias (2.7), (2.8) y (2.9) pueden ser utilizadas en los tres
modelos VHDL que se comentaron en el apartado 2.2:
real
oat
real, oat y coma ja. El uso de
est motivado por la simplicidad del diseo, as que es razonable utilizar
las ecuaciones descritas, sin realizar optimizaciones que compliquen el diseo. Sin
embargo, el uso de coma ja requiere que el diseador seleccione el formato de cada
seal, lo que implica un diseo ms complejo pero mucho ms rpido en emulacin.
Siguiendo la losofa de optimizar la velocidad del modelo en coma ja, se pueden
usar algunas transformaciones.
En vez de calcular iL , se puede calcular iL aplicando la transformacin descrita en

la ecuacin (2.10):
iL =
L
iL
t
(2.10)
La ventaja de usar esta transformacin es que evitamos realizar la multiplicacin

de la ecuacin 2.4. Por tanto, el clculo de la corriente de entrada del convertidor
elevador queda denida como (2.11):
iL (k) = iL (k 1) + vL
(2.11)
Se puede realizar la misma transformacin con la tensin de salida (2.12):
vout
=
C
vout
t
(2.12)
La tensin de salida del convertidor queda denida entonces como (2.13):
vout
(k) = vout
(k 1) + iC
(2.13)
17

El clculo de la tensin de salida depende de la corriente que cruza el condensador
(iC ). Se debe realizar otra transformacin si se desea utilizar en la ecuacin iC en vez

de
iC .
Para ello,
vout
debe transformarse en
vout
=
vout
segn (2.14):
L
C L
vout =
vout
t
t t
(2.14)
Aplicando la anterior transformacin, el clculo de la tensin de salida queda expresada en (2.15):
vout
(k) = vout
(k 1) + iC
(2.15)
Las ecuaciones (2.11) y (2.15) no usan multiplicaciones, y por tanto la frecuencia

mxima de funcionamiento es signicativamente mayor, adems de usar menos recursos
hardware. Al igual que en el modelo bsico, iC
vL
dependen del estado del
transistor y del modo de conduccin (CCM o DCM). Por tanto, las ecuaciones que
se deben implementar en
hardware
son:
iL (k) = iL (k 1) + vg
vout
(k) = vout
(k 1) iR
(2.16)
iL (k) = iL (k 1) + vg vout
vout
(k) = vout
(k 1) + iL iR
(2.17)
iL (k) = 0
vout
(k) = vout
(k 1) iR
Como se puede observar en la ecuacin (2.17),
iL
depende de
(2.18)
vout ,
por lo que la
transformacin expresada en (2.14) debe ser restaurada para poder conocer el valor
18
de
vout
a partir de
.
vout
Esta restauracin conlleva una multiplicacin que deber
realizarse en cada ciclo de reloj (2.19):
vout =
t t
vout
C L
(2.19)
No es necesario restaurar la transformacin realizada en la corriente (2.10), ya

que las ecuaciones (2.16), (2.17) y (2.18) no usan directamente la corriente
este modo, solamente es necesario restaurar la transformacin de la tensin,
iL .
De
evitan-
do realizar una de las dos multiplicaciones originales. Esta simplicacin en

hardware consigue reducir el tiempo de clculo en el lazo, por lo que la frecuencia
mxima del lazo aumenta.
Aunque no es necesario el clculo de
iL
para completar el lazo, puede ser til sa-
ber su valor sin ninguna escala, es decir, en amperios. Para ello habra que deshacer
la ecuacin (2.10) aadiendo una segunda multiplicacin. Sin embargo, esta multiplicacin no estara en el camino crtico y no afectara a la frecuencia mxima de
funcionamiento.
La gura 2.9 muestra la implementacin de las ecuaciones discretas, y las optimizaciones descritas. El uso de estas transformaciones para acelerar el proceso de
emulacin en
hardware
es una
aportacin original de esta tesis.
2.3.2. Modelo mixto analgico-digital

La simulacin mixta analgica digital permite al diseador realizar con relativa facilidad un sistema de pruebas. Este tipo de simuladores normalmente permiten dibujar
un circuito, mediante el mtodo de
arrastrar y soltar, insertando componentes
tales como condensadores, bobinas, resistencias y ADCs. Estos componentes suelen

estar descritos en VHDL-AMS, que es una extensin al lenguaje VHDL para describir
componentes analgicos y mixtos (analgico-digitales). Sin embargo, la implementacin de estos componentes es casi siempre transparente para el diseador, slo siendo
necesario modicarla en algunos casos. El regulador, que se ha diseado en VHDL, se
puede aadir como un componente grco ms, permitiendo dibujar todo el circuito
(ver gura 2.5). La implementacin y simulacin mediante este tipo de herramientas
no es compleja. Sin embargo, el tiempo de simulacin es notablemente largo. Se ha
elegido la herramienta SystemVision 5.7 de Mentor Graphics para implementar el
sistema de simulacin mixta y realizar pruebas.
19

Figura 2.5: Esquemtico del sistema implementado con SystemVision.
20
2.3.3. Modelo real

El modelo del convertidor elevador con seales de tipo
real
se ha implementado
usando las ecuaciones (2.7), (2.8) y (2.9). El modelo tambin es sencillo, usando
solamente cuatro multiplexores y dos multiplicadores, adems de varios sumadores y
registros.
El cdigo 2.1 muestra el proceso
DIFFEQ,
el cual se encarga de actualizar el
valor de la corriente de entrada y tensin de salida en cada ciclo de reloj, segn los
valores
iLAdd
voutAuxAdd
y en donde
dtL
dtC
son las constantes
t
t
L y C
respectivamente.
DIFFEQ : process ( Clk , Reset )

-- Update of Vout and Iin each clock cycle
begin
if Reset = '1' then
voutAux <= VOINIT ;
iL <= ILINIT ;
elsif rising_edge ( Clk ) then
iL <= iL + iLAdd * dtL ;
voutAux <= voutAux + voutAuxAdd * dtC ;
end if ;
end process DIFFEQ ;
Cdigo 2.1: Modelo real del convertidor elevador. Actualizacin de seales

Los valores
iLAdd
voutAuxAdd
dependen del estado del transistor y el modo
de conduccin segn muestra el cdigo 2.2. El modelo completo del convertidor
boost
puede encontrarse en el Anexo A.1.1.
SWITCHMUX : process ( Mosfet , Vg , Ir , iL , voutAux )

-- Selection ( multiplexer ) of values to be added to input current and
-- output voltage
begin
if Mosfet = '1' then -- Closed switch
iLAdd <= Vg ;
voutAuxAdd <= -( Ir );
else -- Open switch
if iL > 0.0 then -- CCM
iLAdd <= ( Vg - voutAux );
voutAuxAdd <= ( iL - Ir );
else -- DCM
iLAdd <= 0.0;
end if ;
end if ;
end process SWITCHMUX ;
Cdigo 2.2: Modelo real del convertidor elevador. Multiplexor

Aunque el modelo con tipo
real
no se puede sintetizar, la divisin en dos procesos
se ha realizado as para seguir la misma estructura de los modelos sintetizables que,

como se comentar, optimizan el rea ocupada en
hardware.
21

2.3.4. Modelo oat

El modelo con tipo
oat
puede ser simulado pero tambin sintetizado. Este modelo
real, ya que tanto las seales real como

las seales oat son de coma otante. Sin embargo, ste usa el paquete oat_pkg de la
biblioteca VHDL-2008 Support Library [25]. Este paquete dene los tipos sintetizables
oat32 y oat64, los cuales son seales de 32 y 64 bits respectivamente, siguiendo
es prcticamente idntico al que usa seales
el estndar IEEE 754, de coma otante. El mayor problema de esta biblioteca es

que, por ahora,
pocos simuladores y sintetizadores la soportan.
Uno de los
sintetizadores que pueden manejarla es Synplify Premier de Synopsys, el cual se

ha utilizado para hacer pruebas. Aunque el paquete dene seales de 32 y 64 bits,
solamente se han utilizado seales de 32 bits para reducir el
hardware
necesario
el cual, como se comentar en los resultados de implementacin, es notablemente

grande incluso usando coma otante de 32 bits. Tambin es posible determinar anchos
personalizados para las seales, no siendo necesario ajustarse a los tamaos estndar.
Sin embargo, la principal motivacin para usar el paquete
oat_pkg
es la inmediatez
en el diseo, y hacer un estudio del ancho ptimo de las seales es contrario a dicha
motivacin. Al igual que en el modelo
real,
el cdigo con
oat
se divide en dos
procesos, mostrados en los cdigos 2.3 y 2.4. El modelo completo se encuentra en el

anexo A.1.2.

begin
if Reset = '1' then
voutAux <= VOINIT ;
iL <= ILINIT ;
end if ;
Cdigo 2.3: Modelo oat del convertidor elevador. Actualizacin de seales
Vg es la tensin de entrada, que en la mayora de los casos ser la de la red elctrica

una vez pasada por un puente de diodos. Para simplicar la generacin de la sinusoide
vg
en emulacin, sta se almacena en
RAM )
1 000
Block
pasos diferentes en una BRAM (
de la FPGA, por lo que en cada ciclo de clculo, un nuevo valor de
vg
es
cargado desde la memoria.

La divisin en dos procesos, uno que selecciona el valor a sumar y otro que realiza
la suma, se ha realizado para optimizar el rea del diseo. Otra posibilidad sera
implementar el modelo directamente mediante las ecuaciones (2.7), (2.8) y (2.9), lo
cual origina el cdigo 2.5.
22

-- output voltage
begin
iLAdd <= Vg ;
else -- Open switch
if gt ( iL , CZERO ) then -- CCM ( gt : greater than )
else -- DCM
iLAdd <= CZERO ;
end if ;
end if ;
Cdigo 2.4: Modelo oat del convertidor elevador. Multiplexor

DIFFANDMUX : process ( Clk , Reset )
begin
if Reset = '1' then
voutAux <= VOINIT ;
iL <= ILINIT ;
iL <= iL + Vg * dtL ;
voutAux <= voutAux - Ir * dtC ;
else -- Open switch
iL <= iL + ( Vg - voutAux ) * dtL ;
voutAux <= voutAux + ( iL - Ir ) * dtC ;
else -- DCM
iL <= iL + CZERO ; -- iL <= CZERO
voutAux <= voutAux -( Ir ) * dtC ;
end if ;
end if ;
end if ;
end process DIFFANDMUX ;
Cdigo 2.5: Modelo oat no optimizado del convertidor elevador.
En la gura 2.6 se muestra el
hardware que se implementara con el cdigo 2.5 para
calcular la corriente de entrada. Esta implementacin utiliza dos multiplexores, tres

sumadores y dos multiplicadores. Sin embargo, usando la optimizacin comentada
(cdigos 2.3 y 2.4), que consiste en el cambio de orden entre los multiplexores y los
multiplicadores y sumadores, se reduce el
hardware
necesario, ya que se eliminan
un multiplicador y un sumador, gura 2.7. Aunque las guras 2.6 y 2.7 solamente
muestran los circuitos necesarios para calcular la corriente de entrada, la misma
optimizacin se realiza en el clculo de la tensin de salida.
23

Figura 2.6: Implementacin directa de las ecuaciones (2.7), (2.8) y (2.9).
Figura 2.7: Implementacin optimizada de las ecuaciones (2.7), (2.8) y (2.9).
Figura 2.8: Formato de una seal en QX.Y
2.3.5. Modelo en coma ja

mayor tiempo de diseo pero permite conseguir los mejores resultados en rea y frecuencia. Este modelo usa las ecuaciones
El modelo en coma ja requiere
(2.16), (2.17) y (2.18). Las seales en coma ja pueden seguir la notacin QX.Y. Una
seal QX.Y tiene X bits de parte entera e Y bits de parte decimal, aparte de
bit
adicional para el signo, siguiendo la notacin de complemento a dos, como se puede

ver en la gura 2.8. Es decir, una seal de tipo Q5.3 tiene
1+5+3
bits.
La tabla 2.3 muestra el formato y escala de las seales que se han utilizado en el
modelo en coma ja. Para traducir el valor literal de una seal QX.Y en su valor real,
dicho valor debe ser multiplicado por la escala de la seal y por
como
vout
2Y . Algunas seales,
no tienen escala, as que su valor solamente debe ser multiplicado por
2Y
para obtener su valor en voltios o amperios. Por ejemplo, el valor 0100000000001 en

la seal
vout representa 256,125 V . Sin embargo, la seal iR tiene los mismos bits, pero
adems tiene escala, ya que se ha utilizado en ella la transformacin (2.10). La escala

es una constante por la que debe ser multiplicado el valor de la seal para obtener su
valor real en voltios o amperios. En el caso de iR , su escala viene determinada por
t,
que es el tiempo de integracin del modelo (periodo del reloj de la FPGA) y L, que
es la inductancia de la bobina. Por tanto, el mismo valor de 0100000000001 en la
24
Tabla 2.3: Formato de las seales del modelo en coma ja.
Seal
Nmero
Formato
Escala
Rango equivalente
de bits
Resolucin
(3 decimales)
vg
13
9.3
511,875 V
0,125 V
vout
13
9.3
511,875 A
0,125 V
iR
13
22.-10
t
L
8,387 A
2,048 103 A
vout
34
43.-10
t t
L C
1 759,219 V
2,048 107 V
vout Sat
18
43.-26
t t
L C
1 759,205 V
0,013 V
iL
26
22.3
t
L
8,389 A
2,5 107 A
iL Sat
18
22.-5
t
L
8,389 A
6,4 105 A
seal iR representa
4,196352 A.
En la tabla 2.3 tambin se han aadido la resolucin
y rango de representacin de cada seal que usa el modelo en coma ja.

La gura 2.9 muestra el esquemtico del modelo del convertidor elevador en coma
ja. La parte izquierda de la gura muestra el
hardware
necesario para calcular la
corriente de entrada. iL Add es la cantidad que debe aadirse al anterior valor de
iL .
Este incremento depende del estado de dos multiplexores, los cuales comprueban
el estado del transistor y el modo de conduccin (CCM o DCM). El clculo de la

corriente tambin tiene en cuenta la tensin de entrada, la cual viene dada normalmente por un ADC. Se ha escogido un tamao de entrada de
12
bits ms uno de
signo porque la mayora de los ADCs de bajo coste ofrecen su salida en

signo. Adems, se aade
12
bits sin
bit de signo (siempre positivo) para convertirlo a formato
QX.Y.
La cantidad a aadir a la corriente (iL Add ) est expresada en voltios, por lo que
se usa la transformacin (2.10) para poder ser sumada directamente. El clculo de
la corriente
iL
se guarda en
26
bits, obteniendo una resolucin de
corriente almacenada y la corriente de la carga
iR
2,5 107 A.
son las entradas del
Esta
hardware
que
calcula la tensin de salida del sistema (parte derecha de la gura). Sin embargo, no
se usan los
26 bits de iL
como entrada a la siguiente etapa, sino que se usan los
13 bits
ms signicativos. Este truncado se utiliza para reducir el nmero de bits implicado

en los clculos de la segunda parte (clculo de la tensin de salida). Es importante
destacar que la reduccin de
sistema. La corriente
iL
26
13
expresada en
bits no reduce notablemente la precisin del
13
bits tiene una resolucin de
2,048 mA
por
lo que permite hacer clculos precisos para calcular la tensin de salida. An as, la
corriente de entrada internamente se almacena con una resolucin de
0,25 A usando
25

Figura 2.9: Esquemtico del circuito implementado en coma ja.
26
los
26
bits. El clculo interno en
sea mucho
26
bits permite que la
ms precisa. Esto es debido a que si la corriente de entrada cambia en
una cantidad menor a la resolucin en

valor, pero s cambiar el registro de
se
integracin de la corriente
13
bits, la salida de la corriente mantendr su
26 bits. Mltiples cambios pequeos en el tiempo
acumularn en el registro de 26 bits y podrn originar un cambio en la salida de
la corriente. El problema de resolucin en las seales se comenta ms extensamente

en el aparatado 2.6. Por ltimo, la corriente en
13
bits es restada a iR , la cual es una
entrada del modelo que representa la corriente de la carga conectada al convertidor.

Al igual que en el clculo de la corriente, el valor a aadir a la tensin de salida
est controlado mediante dos multiplexores que dependen del estado del transistor
y del modo de conduccin. El incremento
vout Add
es una seal de corriente en la
escala de iL , as que para ser sumada de nuevo se debe hacer una transformacin,
siendo en este caso la transformacin (2.14). Por ltimo, el lazo debe ser cerrado
debido a que la tensin de salida inuye en el clculo de la corriente del siguiente
ciclo de clculo. Ya que la seal
vout
no est expresada en voltios, sino que tiene una
doble escala producida por la transformacin (2.14), sta debe ser restaurada con la
transformacin (2.19).
vout
est expresado en 34 bits pero, en vez de multiplicar su
valor directamente por su doble escala, slo se seleccionan los
18 bits ms signicativos
de vout . La razn de este truncado es que los multiplicadores de la FPGA que se ha

usado para las pruebas (Xilinx Spartan 3) tienen
multiplicadores embebidos de
18x18 bits. Su uso acelera sustancialmente el circuito implementado. Por tanto, los
18
bits ms signicativos de vout se multiplican por su escala, tambin expresada en
18
bits, obtenindose la tensin de salida en voltios. Por ltimo, la tensin de salida en

voltios vuelve a ser truncada a
13
bits para poder ser restada a la tensin de entrada
en el siguiente ciclo de clculo.

En el clculo de las variables, solamente es necesaria una multiplicacin, en vez
de dos como en la solucin propuesta para
real
oat,
aumentando la frecuencia
mxima de trabajo. En la parte superior derecha del esquemtico se puede observar
que hay otra multiplicacin para convertir iL a amperios y realimentar el controlador

PFC. Sin embargo, este segundo multiplicador no est en el camino crtico, por lo
que no afecta a la frecuencia mxima de trabajo.
El modelo tiene dos salidas,
vout
iin ,
las cuales se envan al modelo del ADC,
que se comentar posteriormente. Adems, como se ha visto, el modelo tiene tres
entradas: iR ,
vg
mosf et. iR
es la corriente de la carga, la cual se deja como variable
independiente para poder modelar cualquier carga de forma variable.
mosf et
es el
estado del transistor controlado por el regulador PFC. Al igual que en el modelo con
seales
oat, vg
es precalculada en BRAMs.
27

El esquemtico descrito est codicado en dos procesos, al igual que los modelos
real y oat. El cdigo 2.6 muestra los sumadores y registros de la corriente de entrada
y tensin de salida. Por su parte, el cdigo 2.7 muestra los cuatro multiplexores que
contiene el esquema.
DIFFEQ : process ( Reset , Clk )

begin
if Reset = '1' then
voutAux <= VOAUXINIT ;
iL <= ILINIT ;
iL <= iL + iLAdd ;
voutAux <= voutAux + voutAuxAdd ;
end if ;
Cdigo 2.6: Modelo QXY del convertidor elevador. Actualizacin de seales

SWITCHMUX : process ( Mosfet , Vg , Ir , iL , voutFeedback )
begin
iLAdd <= Vg ;
voutAuxAdd <= -Ir ;
else -- Open switch
if iL > conv_std_logic_vector (0 , iL ' length ) then -- CCM
iLAdd <= Vg - voutFeedback ;
-- iL is truncated to be in the same scale than Ir
voutAuxAdd <= iL (25 downto 13) - Ir ;
else -- DCM
iLAdd <= ( others => '0 ');
voutAuxAdd <= - Ir ;
end if ;
end if ;
Cdigo 2.7: Modelo QXY del convertidor elevador. Multiplexor

Por ltimo, el cdigo 2.8 muestra las operaciones de saturacin y transformaciones
de escala necesarias para completar el lazo. El cdigo completo de esta implementacin se muestra en el anexo A.1.3.
Como se puede observar, el modelo en coma ja es ms complejo que el modelo
real
oat
debido a que hay que tener en cuenta en cada operacin el formato de
cada seal. Sin embargo, como se mostrar, su frecuencia mxima de trabajo ser
mucho mayor.
2.3.6. Modelo en coma ja usando la biblioteca sxed

El modelo en coma ja permite ajustar el tamao de cada registro, posibilitando
llegar a una relacin ptima entre precisin y velocidad de simulacin. Adems, el uso
28
-- Q43 . -26 dt /C dt /L. Truncated in order to fit in a 18 x18 multiplier

voutAuxSat <= voutAux (33 downto 16);
-- Q12 .23 = Q43 . -26 * Q -32.49
voutScaled <= voutAuxSat * VOUTSCALE ;
-- To be added with Vg . Q9 .3. If vout > 512 V , voutFeedback overflows .
voutFeedback <= voutScaled (32 downto 20);
-- Q10 .2 without sign bit
Vout <= voutScaled (32 downto 21) when voutScaled (32) = '0' else ( others => '0 ');
-- Q22 . -5 dt /L. Truncated in order to fit in a 18 x18 multiplier
iLSat <= iL (25 downto 8);
-- Q5 .30 = Q22 . -5 * Q -18.35
iinScaled <= iLSat * IINSCALE ;
Iin <= iinScaled (32 downto 21) when iinScaled (32) = '0' else ( others => '0 ');
Cdigo 2.8: Modelo QXY del convertidor elevador. Transformaciones
de coma ja permite que el modelo sea sintetizado con gran facilidad. Sin embargo,
la implementacin en coma ja no es una tarea trivial, necesitando realizar a mano
numerosas conversiones de tamaos, concatenaciones, etc. Debido a esta dicultad,
este apartado propone el uso de una biblioteca que facilita la implementacin de
aritmtica en coma ja.
La biblioteca que se propone es
brary
xed
dentro del proyecto
[25]. En particular se utiliza la biblioteca
sxed
VHDL-2008 Support Li-
la cual permite usar aritmtica
con signo. Es importante destacar que las ventajas de esta propuesta se obtienen
nicamente en la etapa de implementacin, mientras que la etapa de diseo es completamente similar a la propuesta en el apartado anterior. Por tanto, el clculo de los
tamaos de cada registro, y el esquemtico presentado en la gura 2.9 son necesarios
usando esta biblioteca.
La actualizacin de los registros que guardan las variables de estado
vout
iL
se
muestra en el siguiente cdigo:

begin
if Reset = '1' then
iL <= ILINIT ;
iL <= resize ( iL + iLAdd , iL );
voutAux <= resize ( voutAux + voutAuxAdd , voutAux );
end if ;
Cdigo 2.9: Modelo sxed del convertidor elevador. Actualizacin de seales

Como se puede observar, el cdigo es similar al cdigo en coma ja realizado sin
ayuda de bibliotecas (Cdigo 2.6). El nico cambio presentado es que el resultado
de una operacin puede adaptarse al tamao deseado usando la funcin
resize.
El
29

primer parmetro de esta funcin contiene el valor a convertir, mientras que el segundo obtiene la seal cuyo formato ser tomado como referencia en el resultado. Por
tanto, el segundo parmetro slo ser usado para determinar el tamao que tendr
el resultado de la conversin. Obviamente el tamao pedido debe ser suciente para
almacenar el valor deseado, por lo que el clculo de tamaos de los registros debe
realizarse.
Al igual que en apartados anteriores, las seales iLAdd y voutAuxAdd son calculadas aparte, en el siguiente cdigo:
SWITCHMUX : process ( Mosfet , vVg , vIr , iL , voutFeedback )

begin
iLAdd <= resize ( vVg , iLAdd );
voutAuxAdd <= resize (- vIr , voutAuxAdd );
else -- Open switch
if iL > 0 then -- CCM
iLAdd <= resize ( vVg - voutFeedback , iLAdd );
voutAuxAdd <= resize ( resize (iL , voutAuxAdd )
- vIr , voutAuxAdd );
else -- DCM
iLAdd <= to_sfixed (0.0 , iLAdd );
end if ;
end if ;
Cdigo 2.10: Modelo QXY del convertidor elevador. Multiplexor

Como se puede observar, los cdigos 2.9 y 2.10 de
sxed
son similares a los cdigos
2.6 y 2.7 de QX.Y. El mayor cambio reside en el uso de operaciones aritmticas de

diferentes anchos. En el modelo en QX.Y para operar con dos seales no alineadas
a la derecha (por ejemplo iL y voutAuxAdd), es necesario escoger los bits necesarios
de cada seal para que estn alineadas. Sin embargo, en el modelo
funcin
sxed
se utiliza la
resize, la cual permite cambiar el tamao de una seal automticamente. A
priori no es una gran ventaja, pero facilita futuros cambios. Por ejemplo, si se desea
cambiar el tamao de una seal a posteriori, la resta de iL y voutAuxAdd seguir
siendo vlida ya que la funcin
resize
se adapta automticamente a los nuevos tama-
os de seales. En cambio, en el modelo QX.Y, sera necesario alinear nuevamente

las dos seales dependiendo del tamao actual de cada seal.
La ltima ventaja reseable de la biblioteca
sxed
es la posibilidad de realizar au-
tomticamente el redondeo de los resultados de operaciones aritmticas. A la hora de

declarar la biblioteca se puede denir si los resultados de las operaciones de reescalado
(
resize )
deben ser redondeados o no. El redondeo aumenta ligeramente la precisin
del modelo. En contrapartida, el redondeo aumenta ligeramente el
hardware
necesa-
rio para emulacin, aumenta el tiempo de simulacin y reduce frecuencia mxima de
30
implementacin. En el caso de QX.Y, esta tarea debera hacerse a mano utilizando

un multiplexor y un sumador dependiente del bit ms signicativo no usado en el
resultado.
2.3.7. Modelo del ADC

El controlador necesario para PFC descrito en la gura 3.1 necesita tres conversores analgico-digitales para medir las tensiones de entrada y salida, y la corriente
de entrada en el convertidor. El controlador, por tanto, lleva implementada la interfaz de comunicacin con los conversores. Esta interfaz tambin debe probarse en la
simulacin.
La insercin de un modelo de ADC es importante por dos motivos:
convertir
la salida del modelo del convertidor al formato esperado por el controlador, y

modelar retrasos tpicos de un ADC.
El sistema de simulacin mixta diseado con SystemVision debe convertir las seales declaradas como analgicas que representan las tensiones y corrientes en valores
digitales. Adems, los modelos realizados en VHDL tambin necesitan un modelo del
ADC. En particular, los convertidores descritos con seales
real
oat
deben aadir
un modelo de ADC para convertir sus salidas a coma ja, que ser la notacin que
seguramente use el controlador. Por su parte, el modelo del convertidor en coma ja
tambin debe usar un modelo del ADC. En este caso, el ADC modela los retrasos
que se originan en un sistema real y, por otra parte, puede que las seales de salida
del modelo del convertidor no compartan el mismo formato QX.Y que las seales que
espera el controlador.
Si se opta por usar un simulador mixto, es muy probable que la herramienta ofrezca
implementaciones de ADCs, por lo que el diseador solamente tiene que insertar uno
y conectarlo al circuito, congurando las tensiones de referencia, ancho de palabra,
etc. En cambio, si se elige simulacin o emulacin en VHDL, el diseador debe realizar
un modelo del ADC. El cdigo 2.11 muestra el modelo del ADC que se debe utilizar
para convertir seales de tipo
real
en coma ja.
El modelo del ADC espera un anco de subida en la seal
Start. Esto se consigue
con dos registros (no mostrados en el cdigo 2.11), y comprobando la secuencia 0->1.
Cuando se detecta se toma una muestra de la seal de entrada
entre
N BIT S
y 2
1,
AnalogIn, saturndola
teniendo en cuenta que la seal digital convertida ser de
NBITS. En ese momento se activa un contador que se incrementar en cada ciclo de
31

prDelay : process ( Reset , Clk )

begin
if Reset = '1' then
counter <= 0;
sample <= 0.0;
DataOut <= ( others => '0 ');
if StartR = '1' and startR2 = '0' then
counter <= 1;
if ( AnalogIn < 0.0) then
sample <= 0.0;
elsif ( AnalogIn >= real (2** NBITS -1)) then
sample <= real (2** NBITS -1);
else
sample <= AnalogIn ;
end if ;
elsif counter = CYCLESDELAY then
DataOut <= conv_std_logic_vector ( floor ( sample ), NBITS );
elsif counter /= 0 then
counter <= counter + 1;
end if ;
end if ;
end process prDelay ;
Cdigo 2.11: Modelo de un ADC (conversin de real a QX.Y)
reloj. Cuando el contador llegue a un retraso predenido, el modelo del ADC muestra
el valor convertido a la salida:
DataOut.
El cdigo de los modelos de los ADCs usados en los modelos
oat
y coma ja se
encuentran en el anexo A.
2.4. Comparativa de modelos y resultados

En este captulo se ha mostrado la metodologa para simular y emular convertidores
de potencia utilizando lenguajes de descripcin de
hardware. Este apartado muestra
una comparativa de todos los modelos de simulacin propuestos, teniendo en cuenta

diferentes parmetros, como tiempo de simulacin, precisin, resolucin, etc. Hasta
ahora se ha supuesto que, en ausencia de problemas de resolucin, los resultados seran
lo sucientemente realistas como para ser tiles a la hora de disear reguladores. Sin
embargo, los modelos propuestos son simplicaciones de las plantas reales, puesto
que no simulan las no idealidades de los convertidores as como prdidas elctricas.
Por tanto, este apartado realiza no slo comparaciones entre los diferentes modelos
propuestos, sino tambin con resultados experimentales mediante un prototipo de
convertidor de potencia. De esta forma, se puede demostrar si los modelos de las
plantas son sucientemente precisos para su utilizacin en el diseo de reguladores.
Salvo que se especique otras condiciones, las simulaciones presentan los parmetros
32
indicados en la tabla 2.1, teniendo en cuenta que la carga usada es resistiva, con una
potencia de
300 W
cuando la tensin de salida es
400 V .
La simulacin mixta analgico digital se ha probado con el simulador SystemVision

5.7 de Mentor Graphics. Las simulaciones VHDL de los modelos
real, oat
y coma
ja se han realizado con la herramienta Modelsim 6.5b de Mentor Graphics. Por su
parte, las implementaciones de los modelos
oat
y coma ja se han implementado en
una FPGA Xilinx XC3S1000-4FT256.

El primer criterio para comparar los diferentes sistemas de pruebas es si estos
sistemas son solamente
simulables o si tambin son emulables, es decir, si se pueden
sintetizar e implementar en una FPGA para as depurar el lazo completo dentro de

ella, que es lo que se denomina HIL. La ventaja principal de la emulacin es su
mayor velocidad respecto a la simulacin, como se ver ms adelante. El modelo
mixto analgico-digital y el modelo con seales
mientras que los modelos con seales
oat
real
solamente pueden ser simulados,
y coma ja pueden ser tanto simulados
como emulados.
Otro criterio de comparacin es el
esfuerzo de diseo, es decir, la complejidad de
diseo que suponen. Teniendo esto en cuenta, la simulacin mixta es la ms sencilla

ya que permite implementar el sistema realizando un esquemtico grco, con la
tcnica de arrastrar y soltar, no necesitando describir a mano el convertidor de
potencia. Por otra parte, los modelos con seales
real y oat necesitan codicacin en
VHDL, pero se pueden realizar transformando directamente las ecuaciones del modelo
a VHDL, sin preocuparse por el ancho de las seales o resoluciones. El modelo en coma
ja requiere codicacin en VHDL y tener en cuenta el ancho, formato y resolucin
de cada seal del modelo, aumentando la complejidad del modelo. Sin embargo, se
presupone que el diseador conoce con soltura el uso de VHDL y coma ja, ya que el
controlador seguramente est realizado en VHDL y utilizando seales de coma ja.
Por ltimo, el modelo en coma ja usando
sxed tiene una complejidad de diseo igual
al coma ja sin ayuda de bibliotecas, ya que el diseador debe determinar el ancho
de cada seal para que la relacin precisin/frecuencia sea ptima. Sin embargo,
la implementacin en
sxed
es ms fcil, haciendo que la dicultad global de este
mtodo est en un punto intermedio entre coma ja sin bibliotecas y

Uno de los criterios de comparacin fundamentales es el
oat.
tiempo de simulacin.
Este captulo aborda la simulacin y emulacin de sistemas que requieren simulaciones

largas, bien por su complejidad (como puede ser la simulacin de un procesador
embebido) o bien porque se deben simular millones de ciclos de reloj. En particular,
en el sistema propuesto para PFC, el periodo de reloj de la FPGA es de
mientras que el tiempo de estabilizacin del lazo de corriente es de
10 ns,
109 ms.
Por
33

Tabla 2.4: Resultados de tiempo simulando 200 ms.
Sistema
Simulacin mixta
Tipo real
Tipo oat
Tipo oat
Coma ja
Coma ja
Coma ja (sxed )
Coma ja (sxed )
Simulacin/Emulacin
Simulacin
Simulacin
Simulacin
Emulacin
Simulacin
Emulacin
Simulacin
Emulacin
Tiempo de simulacin
Aceleracin
2 h 13 m 21 s 751 ms
2 m 14 s 646 ms
2 h 5 m 14 s 438 ms
3 s 228 ms
2 m 24 s 871 ms
277 ms
29 m 30 s 780 ms
294 ms
59,4x
1,1x
2 478,9x
55,2x
28 887,2x
4,5x
27 216,2x
tanto, para ver el comportamiento del regulador durante un transitorio hace falta
simular decenas de millones de ciclos de reloj.
En la tabla 2.4 se muestra el tiempo que tardan los diferentes sistemas propuestos
en realizar una simulacin de
200 ms.
Esta simulacin de
200 ms
permite simular
un transitorio, pero si se quieren simular varios escalones en la carga del convertidor,

por ejemplo, sera necesario simular varios segundos. Aunque los sistemas con seales
oat
y coma ja estn pensados para ser emulados, tambin se han probado en
simulacin para completar la tabla de tiempos. Las simulaciones se han realizado en

un ordenador Intel Core 2 Duo E6550 a
2,33 GHz
y con
4 GB
de memoria RAM. Los
tiempos de emulacin se han extrado teniendo en cuenta la frecuencia mxima de

reloj que permite su implementacin en una FPGA de bajo coste Xilinx XC3S1000,
como se mostrar ms adelante. As, se conseguira una emulacin en tiempo real si
la frecuencia mxima del sistema fuera
100 M Hz .
La emulacin en tiempo real se
consigue con esa frecuencia ya que el tiempo de integracin del modelo del convertidor
es de
10 ns,
es decir, el inverso de
100 M Hz .
En la tabla 2.4 tambin se muestra la aceleracin conseguida en cada sistema en

comparacin con la simulacin mixta. Como se puede observar, los sistemas emulados
son signicativamente ms rpidos que los simulados, obteniendo aceleraciones de
28 887,2x usando coma ja, y de 2 478,9x usando seales oat. El sistema ms rpido
es el que usa coma ja, pero su diseo, como se ha comentado, es ms complejo. El
modelo
oat
es
10
veces ms lento que el de coma ja en emulacin, pero su diseo
es ms sencillo. En cualquier caso, la aceleracin por emulacin en
oat
debera ser
suciente en casi cualquier aplicacin, ya que se consiguen emulaciones de segundos.

Teniendo en cuenta solamente los tiempos de simulacin, los tipos
ja son ms de
50
real
y coma
oat, requiriendo
tipo oat es casi tan
veces ms rpidos que la simulacin mixta y
simulaciones de minutos en vez de horas. La simulacin con

lenta como la simulacin mixta debido a que el
hardware necesario para implementar
operaciones en coma otante es muy complejo y, por tanto, tambin lo es su simulacin. Debido a esta razn, la simulacin del tipo
oat
carece de sentido. Es notable
la diferencia entre la simulacin de coma ja con y sin biblioteca
34
sxed.
Como se
puede observar, esta biblioteca no est optimizada para su simulacin, por lo que la
velocidad de su simulacin est un orden de magnitud por debajo de la simulacin
de la coma ja estndar. Sin embargo, en emulacin los dos modelos en coma ja
se implementan en
hardware,
siendo los dos prcticamente idnticos, por lo que la
velocidad de emulacin es similar.
el
oat y
hardware.
Los sistemas emulables (
coma ja) tambin pueden ser comparados por
rea
El sintetizador XST, que est integrado en las
que ocupan en
herramientas de Xilinx ISE 12.3, no es capaz de compilar el paquete oat_pkg. Por

ello se ha usado el sintetizador Synplify Premier E2011 de Synopsys. En cambio, el
modelo en coma ja solamente usa tipos estndar, as que se ha sintetizado con ambas
herramientas. La tabla 2.5 muestra la frecuencia mxima y los recursos ocupados
en ambos modelos cuando son implementados en una FPGA Xilinx XC3S1000. En
particular, se han desarrollado tres tipos de sntesis:
El modelo del convertidor elevador o
boost
sin incluir el controlador, ya que es
la nica parte que cambia entre los dos sistemas.

El sistema completo HIL, el cual incluye el modelo y controlador, pero sin
incluir la implementacin de analizadores digitales.
El sistema completo HIL y un analizador digital ChipScope para depurar el
sistema, el cual ser explicado en el apartado 2.4.1.
Como muestra la tabla, el modelo en coma ja utiliza muchos menos recursos de la
FPGA en comparacin con el modelo
oat, y adems permite una frecuencia mxima
10 veces ms alta aproximadamente. La razn es que los sumadores y multiplicadores

en coma otante son mucho ms complejos que los necesarios en el modelo en coma
ja. Por tanto, si el rea es una opcin importante en la simulacin a realizar, el
sistema emulable a elegir es el de coma ja. El modelo en coma ja con
sxed muestra
resultados similares, tanto en rea como en frecuencia, al modelo en coma ja sin
bibliotecas. Esto es debido a que el diseo y eleccin de ancho de cada seal ha sido
idntico.
Teniendo en cuenta solamente el modelo en coma ja, su sntesis con la herramienta
XST produce sistemas hasta un
30 % ms rpidos que usando Synplify. Esto es debido
a que el sintetizador decide usar ms multiplicadores embebidos (MULT18x18) que

Synplify, utilizando las opciones por defecto. Con esta conguracin por defecto se
ha observado que Synplify usa LUTs para realizar multiplicaciones por una constante, usando ms LUTs y reduciendo la frecuencia mxima de funcionamiento. Usando
35

Tabla 2.5: Recursos ocupados en la FPGA (Xilinx XC3S1000) segn el modelo.

Sistema
Frec. mxima LUTs de Flip ops Mult. BRAMs
4 entradas
18x18 (16 kB)
Modelo boost : coma ja
68,747
170
60
2
0
(sintetizador XST)
M Hz
61,584
380
79
0
0
(sintetizador Synplify)
M Hz
67,944
145
60
2
0
sxed (sintetizador XST)
M Hz
Modelo boost : tipo oat
6,103
7 355
76
0
0
M Hz
HIL: coma ja
68,781
447
361
4
1
(sintetizador XST)
M Hz
HIL: coma ja
56,497
658
358
1
1
M Hz
HIL: coma ja
67,810
448
365
4
1
M Hz
HIL: tipo oat
6,085
9 332
392
1
1
M Hz
HIL con CS: coma ja
72,202
814
665
4
24
(sintetizador XST)
M Hz
HIL con CS: coma ja
55,121
1 036
662
1
24
M Hz
HIL con CS: coma ja
72,106
816
688
4
24
M Hz
HIL con CS: tipo oat
6,196
9 412
685
1
24
M Hz
directivas se puede ordenar al sintetizador Synplify que maximice el uso de multiplicadores embebidos, aunque requiere que el diseador tenga conocimientos sobre el
uso de la herramienta.
Como se ha comentado anteriormente, los sistemas emulados seran sistemas de
tiempo real si consiguieran una frecuencia de
100 M Hz , ya que esa es la frecuencia de
integracin del modelo del convertidor de potencia. Por tanto, los sistemas emulados
propuestos no son de tiempo real. En cualquier caso, es importante remarcar que el
controlador, ya sin modelo del convertidor, est diseado para funcionar a
100 M Hz
y en el sistema en produccin funcionar a dicha frecuencia.

Otra de los criterios fundamentales para diferenciar los sistemas propuestos es la
precisin
de los mismos. Si la precisin de un sistema no es sucientemente alta,
ninguna mejora en la aceleracin podra compensarlo. Por tanto, se presentan dos

experimentos para comparar los sistemas.
En el primer experimento se han simulado todos los sistemas en lazo cerrado usando
el controlador para correccin de factor de potencia, extrayendo el valor en rgimen
36
permanente de
elegido
Gin
gin (Gin ), es decir, de la salida del regulador del lazo de tensin. Se ha
porque este parmetro est afectado tanto por el clculo de la tensin de
salida como de la corriente de entrada, comprobndose el correcto funcionamiento de

los modelos propuestos para ambos lazos. Si la tensin de salida tuviera imprecisiones,
el lazo de tensin modicara
gin
para corregir el error en la tensin. Por otra parte,
si hubiera errores en el clculo de la corriente de entrada, no habra balance entre

las potencias de entrada y salida, y esta inestabilidad tambin sera compensada
modicando
gin .
Por tanto, el valor
Gin
es un buen parmetro para comprobar la
precisin de los modelos propuestos.

La tabla 2.6 muestra los resultados del primer experimento, comparndolos con la
Gin
ideal. Este valor ideal puede ser calculado con la frmula
Gin =
P
[28], la cual
Vg2
representa a un modelo sin prdidas. La simulacin mixta no representa un modelo sin

prdidas, sino que incluye elementos parsitos. Para compensar estas prdidas, el
en la simulacin mixta es
1,7 %
Gin
mayor que el ideal. El resto de modelos no modelan
prdidas y por esta razn se comparan con la
Gin
ideal. El modelo con seales
real,
el cual usa coma otante de doble precisin (64 bits) alcanza el valor ms preciso de
Gin ,
con un error del
error del
0,38 %.
0,31 %,
seguido por el modelo en coma ja, el cual obtiene un
El modelo basado en seales
real
no sufre problemas de resolucin
en el clculo de las variables de estado ya que usa
64
bits, y como se ver en el
apartado 2.6.2, no son necesarios tantos bits para los clculos. Por tanto, el error del
0,31 % se debe a las no idealidades que tiene la implementacin del regulador. Por una
parte, se limita el ciclo de trabajo del PWM hasta el
98 %
para que la frecuencia de
conmutacin sea constante y evitar sobrecorriente durante los transitorios, y tambin

se limita el ciclo de trabajo mnimo al
1%
para conseguir frecuencia constante de
conmutacin. Otra de las no idealidades se debe a que se han aadido los modelos
de los ADC que incluyen retrasos y erorres de cuantizacin no despreciables usando
solamente
12
bits. La diferencia entre el error de sistema
real
y el sistema en coma
ja (0,07 %) s puede achacarse a problemas leves de resolucin. Aunque el clculo

interno de la corriente y la tensin es muy preciso, se truncan dichos valores para
realimentar el lazo, originando pequeos problemas de resolucin. Aadiendo ms
bits a dicha realimentacin se podran solucionar fcilmente estos problemas.
El modelo con seales
oat
obtiene un gran error en
que este modelo usa seales de
32
Gin : 9,66 %.
Esto es debido a
bits, para intentar reducir los recursos necesarios
para su implementacin, y estas seales no tienen suciente resolucin para almacenar los incrementos de iL y
vout . El problema de resolucin ser tratado ampliamente
en el apartado 2.6. En cualquier caso, debido a los problemas de resolucin, el sistema
oat
de
32
bits no es vlido por los errores que produce. Una posible solucin es
37

Tabla 2.6: Precisin de los modelos usados como convertidores para PFC.
Sistema
Simulacin/
Gin
Error en Gin en compaEmulacin
racin con el Gin ideal
Gin ideal
0,00567108
Resultados experimentales
0,00564575
0,45 %
Simulacin mixta
Simulacin
0,00576782
1,71 %
Tipo Real
Simulacin
0,00565338
0,31 %
Tipo oat
Sim/Emulacin 0,00512314
9,66 %
Coma ja
0,38 %
Resultados obtenidos en rgimen permanente con la referencia de Vout igual a 400 V
usar seales
oat
de
64
bits, ampliando enormemente el rea necesaria y reducien-
do drsticamente la frecuencia del sistema. Otra solucin sera aumentar el tiempo

de integracin
t,
para que los valores incrementales sean mayores y as evitar los
problemas de resolucin. Sin embargo, la precisin del sistema es inversamente proporcional a la magnitud del parmetro
t,
por lo que un aumento del ltimo afecta
negativamente a la precisin del sistema. En el ejemplo propuesto,
10 ns
100 kHz ,
y la frecuencia de conmutacin es de
ciclo de trabajo que se conecta al transistor es del

se cambiara a
100 ns,
oat
por lo que la resolucin del
0,1 %.
Si en cambio el parmetro
1 %.
La
no es apropiado para sistemas con altas frecuencias
de conmutacin, es decir, aquellos en los que

La tabla 2.6 tambin muestra el
Gin
es igual a
la resolucin del ciclo de trabajo descendera hasta el
conclusin es que el modelo
valor de
Gin
sea pequea.
obtenido en las pruebas experimentales. El
de los resultados experimentales debera ser ligeramente mayor que la
ideal debido a las prdidas elctricas que se originan, sin embargo, se puede observar
que es menor. Esto es debido a imprecisiones en las etapas de medicin. Por ejemplo,
si la ganancia de los conversores analgico digitales no es exactamente igual a la
ganancia esperada, el parmetro
Gin
En este caso el valor experimental de
del regulador diverge, siendo mayor o menor.
Gin
es
0, 45 %
menor que lo experado debido a
estos errores en la medicin. Una de las conclusiones importantes es que la precisin

de los modelos que se han presentado es incluso mayor que los errores de medicin
que se producen en condicionaes experimentales. Por tanto, queda demostrada la
precisin en rgimen permanente de los modelos en coma ja y
coma ja usando la biblioteca
sxed
real.
El modelo en
no ha sido aadido a la tabla, ya que obtiene
exactamente los mismos resultados que el modelo en coma ja a mano, siempre que
los tamaos de los registros sean idnticos.
El segundo experimento que se ha realizado para comprobar la precisin de todos
los sistemas propuestos es introducir un escaln en la carga conectada al convertidor
elevador. De esta forma, se puede comprobar la respuesta dinmica de cada modelo. En la gura 2.10 se puede observar el comportamiento de
38
vout
en los diferentes
420
410
Vout (V)
400
390
380
370
Real
QX.Y
Float32
Simulacin mixta
360
Escaln
350
50
100
150
t (ms)
Figura 2.10: Comparacin de los modelos propuestos ideales y con prdidas tras un escaln en la
carga de 1176 a 540 (Vout Ref = 400 V ).
sistemas cuando se produce un escaln en la carga resistiva desde
1176
540
cuando el sistema estaba previamente en rgimen permanente. Nuevamente se han

introducido resultados experimentales para compararlos con los resultados de los modelos propuestos. Los modelos
real
y coma ja tienen una respuesta muy similar ya
que ambos tienen suciente precisin, pero ninguno de ellos modelan las prdidas
elctricas. Por ltimo, se puede observar que el modelo
oat
es aparentemente ms
amortiguado no habiendo razn aparente para ello. El problema realmente es su escasa resolucin. Los problemas de resolucin y su inuencia en la precisin se vern
en la seccin 2.6. Todos los sistemas se comportan de forma casi idntica en rgimen
permanente (gura 2.11) dado que estn funcionando en lazo cerrado y el controlador
se encarga de obtener la misma
vout
en todos los casos.
Por ltimo, se ha realizado otro experimento para comprobar la precisin de los

modelos. Las guras 2.12 y 2.13 muestran las formas de ondas de la corriente de entrada en rgimen permanente, tanto en el caso del prototipo real como en la simulacin
del modelo real. Los resultados con el modelo en coma ja no se muestran ya que son
similares al comportamiento del modelo
real. Las formas de onda del prototipo pre-
sentan ms ruido, pero tanto las formas de onda experimentales como las del modelo
real
tienen un comportamiento muy parecido. En la gura 2.12 el convertidor est en
condiciones nominales y el regulador de corriente es el ptimo, es decir, el presentado

en la tabla 2.2. En este caso, las formas de ondas experimental y simulada tienen el
39

408
406
Vout (V)
404
402
400
398
Real
QX.Y
Float32
Simulacin mixta
396
394
20
21
22
23
24
25
26
27
28
29
30
t (ms)
Figura 2.11: Ampliacin de la gura 2.10 (parte izquierda en rgimen permanente).

pico en la corriente de entrada localizado
ser
5 ms,
les es
0, 5 ms
antes del punto ideal, que debera
es decir, un semiciclo de red. El factor de potencia en condiciones nomina-
0,9967
para el prototipo y
0,9964
para la simulacin
real, siendo prcticamente
idnticos. Por su parte, la gura 2.13 muestra el mismo experimento, pero utilizando
un regulador no ideal, el cual tiene un cuarto de ganancia respecto al regulador de
corriente presentado en la tabla 2.2. En esta gura se puede ver claramente que la
corriente de entrada no es ideal, pero nuevamente tanto los resultados del prototipo
como los de simulacin son similares. La conclusin que podemos extraer de este
experimento es que las tcnicas de simulacin que se han propuesto en este captulo
son vlidas para evaluar el rendimiento de reguladores antes de ser implementados en
una prueba experimental. De esa forma, podremos extraer formas de onda realistas,
y sacar conclusiones sobre el funcionamiento en lazo cerrado, como puede ser el factor
de potencia.
2.4.1. Emulacin y extraccin de informacin

En los apartados anteriores se han abordado el diseo e implementacin del sistema
de pruebas. Cuando se ha terminado con la implementacin, el sistema debe ser
simulado o emulado para as extraer informacin relevante.
40
2
Modelo real
1.8
Corriente de entrada (A)
1.6
1.4
1.2
0.8
0.6
0.4
0.2
2.5
7.5
10
t (ms)
Figura 2.12: Formas de onda de la corriente de entrada en rgimen permanente en el prototipo

y en el modelo real con el regulador de corriente ptimo.
2
Modelo real
1.8
Corriente de entrada (A)
1.6
1.4
1.2
0.8
0.6
0.4
0.2
2.5
5
t (ms)
7.5
10
Figura 2.13: Formas de onda de la corriente de entrada en rgimen permanente en el prototipo

y en el modelo real con el regulador de corriente con un cuarto de ganancia respecto al ptimo.
41

En el caso de la
simulacin
mixta analgica digital, la extraccin de valores es
sencilla ya que el propio simulador contiene herramientas de visualizacin de seales

analgicas o tambin las seales modeladas en VHDL. La simulacin de los modelos en
VHDL igualmente es sencilla debido a que estos simuladores permiten mostrar todas
las seales del sistema y grcas en caso de que representen valores de naturaleza
analgica, tales como la tensin o corriente.
La extraccin de datos en los
sistemas emulados (oat
y coma ja) tiene mayor
inters debido a que no se puede realizar de forma directa, debido a que el sistema se
ejecuta en lazo de cerrado en el interior de una FPGA y no dentro de un ordenador.
Una posibilidad es rutar los valores que se desean visualizar a
pines de salida en
una FPGA, y capturar la informacin mediante un analizador lgico o conducirlos

a un conversor digital analgico. Otra posibilidad es implementar en la propia
FPGA un analizador lgico el cual transmita los datos necesarios a un ordenador
mediante, por ejemplo, el cable de programacin JTAG.
Si se desea usar FPGAs de la compaa Xilinx, se puede aadir un analizar lgico
en el diseo llamado ChipScope. La arquitectura de este analizador puede constar de
varios elementos. Sin embargo, la arquitectura ms sencilla es utilizar un analizador
ILA (del ingls
Integrated Logic Analyzer ) y un controlador ICON (del ingls Integra-
ted CONtroller ). El primero se encarga de muestrear un nmero limitado de seales
externas o internas del diseo implementado, mientras que el segundo componente

es la interfaz entre el analizador y un programa que se ejecuta en un ordenador. Una
vez que se dispara un
trigger,
el analizador ILA toma un nmero determinado de
muestras en las seales deseadas y las guarda en BRAMs. Se puede acceder a estas
BRAMs desde el mdulo ICON, transriendo su informacin al ordenador para que
el ingeniero de pruebas las pueda visualizar, ver gura 2.14.
Figura 2.14: Captura del analizador Xilinx ChipScope.
42
Elemento
Puente de diodos
Bobina
Interruptor
Diodo
Tabla 2.7: No idealidades aadidas al modelo.

Caracterstica
Tensin de codo en conduccin (vB )
Resistencia en serie (RL )
Resistencia de conduccin del MOSFET (RON )
Tensin de codo en conduccin (vD )
Valor
1,14 V
0,6965
0,3
1,3 V
El nmero de BRAMs de la FPGA es limitado, especialmente en las FPGA de bajo

coste. Aunque depende de la FPGA empleada y del tamao de la informacin que
se desea extraer, un nmero razonable de muestras a tomar es de
16 000
muestras.
Si el analizador digital tomara muestras a la velocidad del reloj de la FPGA, se

obtendran los datos correspondientes al
1,6 %
de un semiciclo de red. Para obtener
un tiempo de representacin mayor, se puede ampliar el periodo de muestreo del

analizador. Por ejemplo, tomando muestras cada
1 000
muestras por semiciclo de red durante
16
1 000
ciclos de reloj, obtendramos
semiciclos de red (160
ms),
suciente
para ver la evolucin de un transitorio en el lazo de tensin (el cual tiene un tiempo
de estabilizacin de aproximadamente
100 ms),
como se muestra en la gura 2.14.
2.5. Inuencia de las prdidas en el modelo

Los modelos en lenguaje HDL presentados en este captulo carecen de la representacin de prdidas elctricas. En el captulo se ha primado la claridad de los modelos,
suponiendo que las prdidas elctricas no aportan gran informacin a la simulacin
del convertidor junto al regulador. Sin embargo, un anlisis ms exhaustivo debe
realizarse para apoyar esta premisa. En esta seccin se propone la adicin en los modelos de las prdidas de primer orden de los componentes usados en el convertidor.
Igualmente se muestran los resultados obtenidos con esta modicacin y se valora la
conveniencia de aadirlas al modelo. Los parmetros que se aaden estn reejados
en la tabla 2.7. Los valores indicados son los reales en el convertidor usado durante
este captulo, extrados de las hojas de datos de los componentes utilizados, salvo en
el caso de la resistencia serie de la bobina. Dicho valor ha sido medido, ya que la
bobina se ha hecho a mano.
La principal desventaja de aadir estas prdidas elctricas es que el modelo se
complica ligeramente, haciendo que el diseo sea algo ms costoso y que la simulacin
y emulacin sean algo ms lentas. El comportamiento de un convertidor elevador
teniendo en cuenta las prdidas descritas viene denido por el siguiente sistema de
ecuaciones:
43

t
(vg vB vRL vRON )
L
t
iR
C
iL (k) = iL (k 1) +
(2.20)
t
(vg vout vD vRL )
L
t
(iL iR )
C
iL (k) = iL (k 1) +
(2.21)
iL (k) = 0
En las ecuaciones anteriores,

en serie de la bobina
RL ,
conduccin del MOSFET
vRL
vRON
RON .
t
iR
C
(2.22)
es la cada de potencial debida a la resistencia
es la cada de potencial debida a la resistencia en

La metodologa para implementar este sistema de
ecuaciones es similar a la descrita durante este captulo, por lo que el cdigo nal
slo se mostrar en el anexo A.
Se ha aadido el clculo de las prdidas para los modelos
oat
real y coma ja. El modelo
no se ha modicado ya que se demostr anteriormente que sus problemas de
resolucin no permiten la simulacin del convertidor propuesto. Se han repetido los

experimentos mostrados anteriormente, teniendo en cuenta las prdidas. En el primer
experimento se ha extrado el valor de
Gin
del regulador cuando hay prdidas y se
ha comparado con el mostrado anteriormente. La tabla 2.8 muestra los resultados

obtenidos. Como se puede observar, el parmetro
del modelo
real
1,148 %
Gin
cambia un
en el caso del modelo en coma ja.
2,024 %
Gin
en el caso
vara al aadir
prdidas ya que al aadir prdidas, la potencia de entrada tiene que ser mayor para
conseguir la misma potencia de salida. En ambos casos, al aadir las prdidas, el
valor de
Gin
se aproxima al obtenido con la simulacin mixta. Este comportamiento
es el esperado, ya que la simulacin mixta tambin modela prdidas.

Tambin se ha repetido el experimento para comprobar la dinmica de los modelos,
aplicando un transitorio. La gura 2.15 muestra el transitorio para el modelo en coma
ja con prdidas, adems del modelo sin prdidas y los resultados experimentales.
Como se puede observar, la inuencia de las prdidas en la dinmica del modelo es
44
Tabla 2.8: Precisin de los modelos usados como convertidores para PFC.
Sistema
Simulacin/
Gin
Error en Gin en compaEmulacin
racin con el Gin ideal
Simulacin mixta
Simulacin
0,00576782
1,71 %
Tipo Real sin prdidas
Simulacin
0,00565338
0,31 %
Tipo Real con prdidas
Simulacin
0,00576782
1,1 %
Coma ja sin prdidas
0,38 %
Coma ja con prdidas Sim/Emulacin 0,00571442
0,76 %
Resultados obtenidos en rgimen permanente con la referencia de Vout igual a 400 V
410
400
Vout (V)
390
380
370
360
QX.Y con prdidas
QX.Y sin prdidas
Escaln
350
20
30
40
50
60
70
80
90
100
t (ms)
Figura 2.15: Comparacin de los modelos propuestos ideales y con prdidas tras un escaln en la
carga de 1176 a 540 en el instante 10 ms (vout Ref = 400 V ).
prcticamente nula, no aportando informacin relevante. La dinmica del sistema
depende bsicamente de la inductancia de la bobina de entrada y la capacidad del
condensador de salida,
L y C , aparte de la ganancia del regulador, que es la misma en
todos los casos. Dado que los modelos con y sin prdidas tienen el mismo regulador
y los mismos valores de
L,
la dinmica es similar en todos ellos. Sin embargo, s
hay ms diferencias entre cualquier modelo planteado y los valores experimentales, ya

que los valores reales de
no son iguales a los tericos, debido a las tolerancias
de los componentes. A priori este hecho no se puede corregir en una simulacin, por
lo que la simulacin indica el comportamiento
medio
de los distintos convertidores
reales si se fabrica ms de uno. Por tanto las prdidas no aportan gran informacin
para el comportamiento dinmico.
45

2.6. Anlisis de resolucin

En el anterior apartado se han probado modelos de simulacin y emulacin usando
diferentes tipos de seales. Se analizaron parmetros como el esfuerzo de diseo,
el tiempo de simulacin, el rea ocupada en emulacin o la precisin. Referente a
la precisin, se coment que el modelo
oat
no era vlido para los parmetros de
diseo escogidos, dado que sus seales no tenan suciente resolucin para almacenar
correctamente incrementos pequeos en las variables de estado.
Una posible solucin es aumentar el ancho de las seales internas de clculo, pero
el rea ocupada aumenta y la frecuencia de clculo se reduce. Otra posibilidad es
aumentar el tiempo de integracin del modelo del convertidor,
t.
De esa forma,
los incrementos en las tensiones y corrientes son mayores, y la resolucin necesaria

es menor. Sin embargo, esto deteriora la precisin de la integracin y disminuye la
resolucin del PWM en la simulacin, como se ver a continuacin.
El objetivo de este apartado es denir los parmetros de diseo que inuyen en
la resolucin del sistema, y analizar el ancho necesario de las seales para que estas
puedan almacenar con suciente resolucin las variables de estado.
2.6.1. Resolucin del ciclo de trabajo del PWM

El convertidor de potencia depende de un transistor el cual es controlado mediante
una seal PWM. Esta seal PWM procede del lazo de corriente del regulador, como se
coment en el apartado 2.2.1. A la hora disear el mdulo de PWM, hay que tener en
cuenta principalmente dos parmetros: la frecuencia de conmutacin y la resolucin
del ciclo de trabajo. La frecuencia de conmutacin depende de la aplicacin que se
desee desarrollar. As, para convertidores de varios
de decenas de
kHz ,
kW ,
se suele utilizar frecuencias
mientras que para convertidores menores a un
aplicar frecuencias de cientos o miles de
kHz .
kW ,
se suelen
Por otra parte, la resolucin del ciclo
de trabajo es un parmetro de diseo que determina la exactitud de la respuesta

del regulador. Resoluciones altas permiten que la tensin de salida del convertidor
se ajuste correctamente al valor deseado, mientras que resoluciones bajas dicultan
dicho ajuste, incluso originndose problemas como el ciclo lmite [29, 30].
La frecuencia de conmutacin y la resolucin del ciclo de trabajo del PWM determinan el tiempo de integracin (t) mximo que la simulacin debe tener. Si el
ciclo de trabajo del PWM tiene una resolucin de
conmutacin es
menos cada
46
fSW ,
resP W M
bits, y su frecuencia de
el modelo debe comprobar si el PWM ha cambiado su valor al
segundos:
t =
fSW
1
2resP W M
(2.23)
Aplicando la frmula 2.23, el tiempo mximo de integracin con el convertidor
t =
y regulador propuestos en apartados anteriores es

resolucin en nuestro caso es igual a
se usan
1 000
valores de los
1 024
1 000,
1
100kHz1000
dado que se usan
que ofrecen los
10
10
= 10 ns.
La
bits, pero solamente
bits.
La frmula 2.23 determina el mximo tiempo de integracin para que el modelo del
convertidor aproveche toda la resolucin del PWM. Sin embargo, el tiempo
t podra
ser aumentado a costa de perder resolucin en la simulacin y por tanto precisin. Por
cada vez que se duplique el tiempo
t equivale a ignorar el bit menos signicativo del
ciclo de trabajo y, por tanto, la resolucin del PWM se reduce a la mitad. La pregunta
es cunto podra ser aumentado ese tiempo sin deteriorar en exceso la precisin de
la simulacin.
Se han realizado pruebas de simulacin para comprobar la resolucin mnima que
debe tener el PWM. Para ello, se ha utilizado el sistema completo de simulacin
utilizando diferentes anchos de palabra en el ciclo de trabajo. La precisin del sistema
se ha comprobado con el parmetro
Gin ,
el cual es un buen indicador de la precisin
del sistema, como se coment en el apartado 2.4. La tabla 2.9 y la gura 2.16 muestran
los resultados obtenidos. La gura muestra dos umbrales de error en
del
10 %
se considera intolerable, y un error del
5%
Gin :
un error
es el mximo recomendable para
realizar simulaciones. Los resultados obtenidos muestran una tendencia exponencial,

por lo que no tendra ningn sentido usar menos de
ms de
10
bits, pero tampoco usar
bits. Usando los umbrales denidos, se podran usar 8 bits obteniendo
un error considerable, aunque
lo recomendable sera usar
10
bits para el
ciclo de trabajo. Es importante resaltar que los resultados obtenidos coinciden con
los controladores de PWM que se encuentran en el estado del arte para este tipo de
aplicaciones [31, 32].
El experimento se ha realizado usando el sistema en coma ja, y modicando el
nmero de bits utilizados en la salida del lazo de corriente, es decir, en el ciclo de
trabajo. En los resultados originales del modelo en coma ja, el cual usaba
de ciclo de trabajo, se obtuvo un error en
Gin
igual al
experimento que se acaba de mostrar el error con

igual al
del
0,90 %.
dither
10
0,38 %,
10
bits
mientras que en el
bits de ciclo de trabajo es
Esto es debido a que en el primer experimento se us la tcnica
[30] para aumentar internamente la resolucin del ciclo de trabajo pero
usando los mismos bits externos. Sin embargo, para observar directamente los efectos
47

Tabla 2.9: Precisin del sistema en relacin a la resolucin del ciclo de trabajo.
Bits del ciclo de trabajo
Gin
Error en Gin en
comparacin con el Gin ideal
10 bits (1 000 valores)
0,00572205
0,90 %
9 bits
0,005867
3,45 %
8 bits
0,0061264
8,029 %
7 bits
0,00664139
17,11 %
6 bits
0,00772858
36,28 %
5 bits
0,0100327
76,91 %
80%
70%
60%
Error en Gin
50%
40%
30%
20%
error mximo
10%
recomendado
0%
7
8
Bits del ciclo de trabajo
10
Figura 2.16: Precisin del sistema en relacin a la resolucin del ciclo de trabajo.
del nmero de bits en el ciclo de trabajo, se ha eliminado esta tcnica para realizar
este experimento.
2.6.2. Resolucin de las seales internas de clculo

En el anterior apartado se ha comentado cmo afecta la resolucin del PWM al
tiempo de integracin del modelo del convertidor. Cuanto mayor sea esta resolucin,
menor debe ser el periodo de integracin. Por su parte, este periodo afecta al ancho
necesario en las variables de estado, dado que a menor tiempo de integracin, menores
los incrementos a guardar, y por tanto, se necesita mayor resolucin.
El ancho necesario para una seal viene determinado por la magnitud de los valores a guardar en ella. El ancho aumenta segn aumenta la diferencia de rdenes
de magnitud entre los valores de una seal y sus incrementos. En las variables de
estado es crtico, porque hay que almacenar su valor anterior y sumarle el pequeo
incremento del nuevo paso de integracin, es decir, hay que tener suciente resolucin
tanto en la variable (x) como en su incremento (x). En el resto de variables vale
con tener suciente resolucin en su valor (x), as que no suele haber problemas de
48
resolucin. Por ejemplo, los valores que vienen del ADC, como
vg ,
suelen estar en
12
bits y es suciente, ya que expresan un valor en un instante de tiempo y no se usan

para integrarlo.
En el caso de la tensin de salida, la tensin en el convertidor propuesto es de unos
cientos de voltios mientras que los incrementos son del orden de micro voltios. Para
guardar un incremento
en una seal con valor
x,
se necesita un mnimo de bits
determinado por la ecuacin 2.24:
x
e+n
x
bitsx = dlog2
donde
(2.24)
es el nmero de bits para expresar el incremento. Cuando
ecuacin indica el mnimo nmero de bits necesarios para guardar

forma
n = 1,
x.
esta
De esta
se expresara con un '1' en el bit menos signicativo. Sin embargo, no
siempre los incrementos sern igual a
x,
sino que varan ligeramente. Si no se
aaden ms bits, solamente se podran incrementar mltiplos de

resolucin muy baja. Por tanto,
x, obteniendo una
debe ser mayor que uno. De nuevo la pregunta es
cuntos bits son necesarios para expresar los incrementos.

En el modelo propuesto se calculan dos variables de estado: la tensin de salida y
la corriente de entrada. A modo de ejemplo, se calcularn cuntos bits son necesarios
para el clculo de la tensin de salida. Se ha escogido este clculo porque es la presenta
ms problemas de resolucin en nuestro caso.
La tensin de salida est determinada por la ecuacin 2.6. Por tanto, la tensin
depende de
t, C , iC
y de su valor anterior. El valor de
diseo del convertidor, y
iC
est determinado por el
t se calcula usando el procedimiento del apartado anterior.
depende del estado del transistor, pero suponiendo que el transistor est cerrado,
los incrementos tpicos de la tensin de salida estn expresados en la ecuacin 2.25:
vout =
t
10 109 s
iR =
0,75 A = 7,5 105 V
C
100 106 F
(2.25)
La ecuacin 2.25 muestra el incremento en la tensin de salida cuando el transistor

est cerrado o en general si el modo de conduccin es DCM. Para la ecuacin se ha
tenido en cuenta que la potencia es igual a
300 W
y por tanto
iR
es igual a
0,75 A.
Aunque este resultado depende del estado del convertidor y del transistor, lo que se
49

Tabla 2.10: Precisin del sistema

Bits del incremento
de vout
12 bits
11 bits
10 bits
9 bits
8 bits
7 bits
6 bits
5 bits
4 bits
3 bits
en relacin a n (nmero de bits del incremento de vout ).

Gin
Error en Gin en
comparacin con el Gin ideal
0,00564957
0,00565338
0,00567627
0,00569534
0,00572586
0,00590134
0,00601959
0,00631714
0,00765228
0,0089035
0,38 %
0,31 %
0,09 %
0,43 %
0,97 %
4,06 %
6,15 %
11,39 %
34,94 %
57 %
desea es calcular el orden de magnitud de los incrementos, as que se da este valor

como un valor medio.
Sabiendo los incrementos, los bits necesarios para expresar
400 V
que la referencia de tensin es igual a
bitsV out = dlog2
vout
debe expresarse en, al menos,
vout , teniendo en cuenta
estn denidos en 2.26:
400 V
e + n = 23 + n
7,5 105 V
24
(2.26)
bits. Sin embargo, como se ha comentado,
el incremento de la tensin debe expresarse con ms de
bit para expresarse con
precisin. Para comprobar cmo afecta el nmero de bits del incremento en la precisin general del sistema, se han hecho pruebas de simulacin con diferentes anchos
en los incrementos de la tensin de salida, es decir, con diferentes valores de
n.
La
tabla 2.10 y la gura 2.17 muestran los resultados obtenidos en el experimento. De

nuevo se han establecido los umbrales de error mximo tolerable y error mximo
recomendable, que se establecen con un error del
10 %
5%
respectivamente. La
grca resultante de nuevo tiene un comportamiento exponencial, deteriorndose en

gran medida la precisin cuando
es igual a cuatro, y no obteniendo apenas mejora
en la precisin cuando se usan ms de

menos
bits. Segn los umbrales, se deben usar al
bits para obtener un error tolerable, y
para el incremento de la tensin de salida.
se recomienda usar
bits
El estudio sobre el nmero de bits necesarios en las seales internas se ha realizado

sobre el clculo de la tensin de salida. Sin embargo, tambin se puede calcular
cuntos bits son necesarios en el clculo de la corriente de entrada. Para ello, hay que
extraer nuevamente los valores tpicos de la corriente, y sus incrementos. Nuevamente
suponemos que el transistor est cerrado para calcular los incrementos tpicos, (2.27):
50
80
70
Error en Gin (%)
60
50
40
30
20
error mximo
10
recomendado
0
4
5
6
7
8
9
10
Bits para expresar el incremento de vout
11
12
13
Figura 2.17: Precisin del sistema en relacin a n (nmero de bits del incremento de vout ).
iL =
t
10 109
vg =
230 = 4,6 104 A
L
5 103
(2.27)
Para calcular el nmero de bits necesarios para el clculo de la corriente de entrada

tambin necesitamos saber los valores tpicos de la misma. Dado que las potencias
de entrada y salida deben ser iguales, se puede hacer cumplir la ecuacin (2.28):
Pentrada = Psalida
Vg IL = Vout IR
IL =
Vout IR
400 0,75
=
= 1,3 A
Vg
230
Sabiendo los valores tpicos de
IL
(2.28)
y sus incrementos, el nmero de bits necesarios
para el clculo de la corriente de entrada est denido por la ecuacin (2.29):
bitsIL
= dlog2
1,3
e + n = 12 + n
4,6 104
(2.29)
Como se puede observar, el clculo de la corriente requiere un menor nmero de

bits (12
+ n)
que el nmero de bits necesarios para el clculo de la tensin de salida
51

(23
+ n),
y por esta razn se han realizado las pruebas con diferentes anchos de
palabra para el clculo de la tensin de salida.
2.6.3. Gua para elegir los parmetros de simulacin

En este apartado se presenta una gua y resumen de los parmetros de simulacin
que anteriormente se han comentado. Con esta gua se pretende que el diseador
tenga una idea aproximada del ancho necesario para las seales de la simulacin.
De esa forma, si el diseador decide usar seales en coma ja, podr dimensionarlas
correctamente, y si el diseador opta por utilizar el tipo de datos
oat, podr ver con
antelacin si este tipo de seal es vlida en la aplicacin deseada.

En primer lugar, se debe decidir el periodo de integracin de la simulacin para
poder aprovechar toda la resolucin del PWM:
1. Se obtiene la frecuencia de conmutacin del PWM. Esta frecuencia no es un

parmetro de simulacin, sino que viene impuesta por el diseo del regulador.
2. Se obtiene la resolucin del ciclo de trabajo del PWM. Igualmente este parmetro se elige en la etapa de diseo del regulador, aunque debe ser de, al menos,
bits (recomendndose
10)
para conseguir una simulacin sucientemente
precisa.
3. Se extrae el periodo de integracin mximo para la simulacin resolviendo la
ecuacin:
t =
1
fSW 2resP W M
Una vez extrado el tiempo mximo de integracin para la simulacin, se puede

calcular el ancho necesario para las seales de clculo:
1. A travs de las ecuaciones en diferencias, se obtienen los incrementos tpicos de

la seal que se desea analizar.
2. El ancho necesario para
x se calcula con la ecuacin: bitsx = log2
es el nmero de bits para expresar el incremento
para expresar el incremento es
x.
x
x + n, donde
Un tamao razonable
bits.
Usando esta gua, se puede comprobar que el modelo en
oat
planteado en este
captulo no tiene suciente resolucin en la seal que representa la tensin de salida.

Esto es debido a que su tiempo de integracin es igual a
52
10 ns,
y para utilizar
bits para expresar los incrementos de la tensin de salida, haran falta
31
bits
signicativos, es decir, de mantisa. Sin embargo, el estndar de coma otante de

precisin simple,
oat32, solamente ofrece 24 bits de mantisa (23 almacenados y un
'1' jo), que equivale a tener
1,65
bits para expresar los incrementos de tensin de
salida. Este tipo de datos ha sido usado previamente para simulacin de convertidores
de potencia [13, 14]. Sin embargo, las frecuencias de conmutacin de estos sistemas
son mucho menores de las propuestas en este ejemplo. Por tanto, el uso de
oat32
carece de sentido para simulaciones de sistemas de alta frecuencia de conmutacin.
2.6.4. Pruebas sistemticas de anlisis de resolucin

En esta seccin se ha abordado cmo decidir el tamao que deben tener las variables de estado de los modelos propuestos. El mtodo mostrado se basa en el clculo
del tamao necesario para almacenar valores representativos de las variables. Este
proceso heurstico ha sido probado mediante pruebas sistemticas para comprobar la
idoneidad de los tamaos obtenidos.
El mtodo sistemtico de pruebas se basa en simular el modelo del convertidor para
un conjunto acotado de tamaos de las variables de estado. Tambin se han probado
diferentes condiciones de operacin, tales como tensiones de entrada, salida, transitorios, etc. Dado el gran nmero de pruebas necesarias, se ha utilizado un entorno
de pruebas sistematizadas llamado OVM (del ingls
Open Verication Methodology )
[33]. Este entorno es exible y permite automatizar las pruebas propuestas. La arquitectura del sistema OVM se muestra en la gura 2.18. El modelo a probar, llamado
DUV (
driver
Design Under Verication ), est conectado al entorno de pruebas mediante un

y un monitor. El primer elemento convierte las seales de entrada del modelo
a probar desde un formato fcil de procesar (por ejemplo, coma otante), hasta el
formato requerido por el modelo, es decir, coma ja con formato QX.Y. Por su parte, el monitor realiza la conversin inversa, traduciendo de coma ja a un formato
cmodo para el anlisis de los resultados.
En el nivel ms alto hay otros dos elementos, el secuenciador y el puntuador. El
primero genera los estmulos necesarios para el modelo: tensin de entrada, ciclos
de trabajo del interruptor y la corriente demandada por la carga. El puntuador se
encarga de comprobar los resultados del modelo y generar los reportes pertinentes.
Los resultados deben compararse con una referencia para medir el error generado por
el modelo en coma ja. Si lo que se desea comprobar es la inuencia del tamao de las
variables de estado en la precisin del modelo, sera incorrecto comparar el modelo
de coma ja con resultados experimentales. Esto es debido a que el modelo en coma
53

Secuenciador
Puntuador
Generador
reportes
Modelo
real
Generador vg
iin
ir
vout
Memoria con
ciclos de trabajo
Ir (Real)
vg (Real)
CicloDeTrabajo[9:0]
iin (Real)
vout (Real)
Monitor
Driver
vg [11:0]
Ir [11:0]
iin [11:0]
DUV
vout [11:0]
PWM
PWM
Modelo
coma fija (QX.Y)
Figura 2.18: Arquitectura OVM usada para las pruebas sistematizadas de resolucin en las variables de estado.
ja no tiene en cuenta ciertas no idealidades. Por tanto, para comprobar el efecto del
tamao de las variables, se debe comparar dos modelos similares donde nicamente
cambien los tamaos de sus seales. Teniendo en cuenta que el modelo
otante de
real
64
real
usa coma
bits, ste no presentar problemas de resolucin. Por ello, el modelo
puede usarse como modelo de referencia para estas pruebas.
Los escenarios en los que se ha probado el convertidor vienen detallados en la tabla

2.11. Se han probado cuatro escenarios en los que se ha variado el valor de la bobina,
condensador y la relacin de tensiones de entrada y salida, y por tanto la potencia
demandada. El primer escenario coincide con el convertidor propuesto durante todo el
captulo. Sin embargo, se han realizado pruebas sobre ms escenarios para comprobar
si realmente son importantes los elementos particulares de cada convertidor a la hora
de elegir el tamao de las variables de estado. Con la misma nalidad, para cada
escenario se han probado diferentes tipos de carga: resistiva (usada durante todo el
captulo), de potencia y de corriente.
Para cada escenario se han realizado pruebas sistemticas variando el ancho de las
variables que almacenan la tensin de salida y la corriente de entrada.
tamao de la seal que representa la tensin de salida, mientras que
54
Ni
Nv
indica el
ja el tamao
Tabla 2.11: Escenarios en los que se ha probado el modelo del convertidor)

5
1
1
1
L
mH
mH
mH
mH
C
100 F
100 F
100 F
470 F
Vg
230 V
230 V
110 V
230 V
Vout
400 V
400 V
300 V
400 V
Pout
300 W
300 W
150 W
300 W
Tamao del registro vout (NV)
Escenario 1
Escenario 2
Escenario 3
Escenario 4
Error medio en tensin (%)
Error medio en corriente (%)
Tamao del registro il (NL)
Figura 2.20: Escenario 2

Tamao del registro iL (Ni)

Figura 2.23: Errores en la tensin de salida y corriente de entrada segn Nv y Ni para carga
resistiva.
de la seal de la corriente de entrada. Ambos parmetros han sido variados entre
y
47
16
bits.
Los resultados de la batera de pruebas pueden encontrarse en la gura 2.23. En

particular, se muestran los cuatro escenarios para carga resistiva, para poder ser comparados con los valores heursticos calculados anteriormente. Como puede observarse,
el error en el registro de la corriente de entrada siempre es mayor que el error en el registro de la tensin de salida, independientemente del tamao de ambos registros. Las
55

guras tambin muestran claramente que el registro de la tensin de salida necesita

un tamao mayor que el registro de la corriente de entrada.
En el apartado 2.6.3 se seal que el nmero recomendado de bits reservado para
el incremento de una variable es
vout
era igual a
31
8.
De esa forma, el tamao total recomendado para
y el tamao nal recomendado para
iL
era igual a
20.
Teniendo
en cuenta los tamaos descritos, en la gura 2.19 se puede observar que el error en la
corriente es aproxidamente igual al
al
2 %.
6 %,
mientras que el error en la tensin es menor
Estos errores son tolerables, pero pueden reducirse aumentando el tamao de
los registros. Si se sumara un bit a los registros, el error en corriente decrecera hasta
el
4%
y el error en tensin se mantendra por debajo del
2 %.
Este proceso de prueba sistemtica requiere cientos de simulaciones (distintos anchos de cada seal, adems de distintas condiciones en la simulacin). Lo que se propone no es llevar a cabo este largo proceso en cada diseo slo para decidir el ancho
de las variables de estado, sino que se pretende demostrar que el mtodo heurstico
propuesto en esta tesis es vlido. Tras todo este proceso de pruebas sistemticas, el
resultado es prcticamente el mismo que el propuesto en esta tesis. De esta forma
se ha demostrado la validez del mtodo heurstico mostrado anteriormente para la
eleccin de tamaos de registros.
2.7. Conclusiones
En este captulo se han mostrado diferentes posibilidades de simulacin de reguladores digitales para convertidores de potencia. Los reguladores deben ser simulados
en su etapa de diseo utilizando herramientas especcas. Sin embargo, en la etapa
de codicacin en HDL se pueden introducir errores que podran provocar daos al
convertidor o incluso personales. Adems, la implementacin real presenta no idealidades tales como retrasos en los ADC, ancho de palabra limitado, limitacin en el
ciclo de trabajo mximo y mnimo, etc. Por tanto, la simulacin del regulador en su
estado de codicacin nal es realmente importante.
Este captulo ha mostrado diferentes modos de realizar simulaciones y emulaciones. La simulacin mixta permite disear un sistema de pruebas de forma sencilla,
aadiendo componentes grcos en un esquemtico, adems del regulador diseado
en HDL. Su gran inconveniente es la lentitud de las simulaciones resultantes, llegando
a horas si se debe simular un sistema complejo.
La otra gran alternativa es modelar el convertidor de potencia tambin en HDL.
Dependiendo del tipo de datos que se use para denir el modelo, la velocidad de
56
Tabla 2.12: Comparacin de las posibilidades de simulacin/emulacin descritas.

Sistema
Emulable Esfuerzo Tiempo de
Tiempo de
rea
Precisin
de diseo simulacin
emulacin
ocupada
Sim. mixta
No
Poco
Horas
Alta
Real
No
Poco
Minutos
Alta
Float32
S
Poco
Horas
Segundos
Mucha
Baja
Coma ja
S
Bastante
Minutos
Milisegundos
Poca
Alta
Coma ja
S
Medio
Bastantes Milisegundos
Poca
Alta
sxed
minutos
Con eleccin correcta de resolucin

simulacin y el esfuerzo en el diseo vara. El tipo de datos
real,
que es un tipo
en coma otante, permite modelar el convertidor de forma sencilla, obteniendo simulaciones de minutos. El tipo
oat
provee tambin seales en coma otante, pero
adems permite ser sintetizado, por lo que el sistema completo puede emularse, con
enormes aceleraciones en el tiempo empleado en la prueba. El gran inconveniente de
oat
en 32 bits es que carece de suciente resolucin para modelar convertidores de
potencia con alta frecuencia de conmutacin. Adems, otro problema del tipo
oat
es el gran rea que ocupa cuando se implementa para emularlo, por lo que el uso de
oat64
no es razonable. Igualmente se debe sealar que el tipo de datos
oat
tiene
escasa compatibilidad con los sintetizadores HDL que se encuentran en el mercado.

En el captulo se ha presentado tambin un modelo con seales en coma ja. Este
modelo requiere un mayor esfuerzo de diseo, pero permite emulacin con tiempos de
alrededor de milisegundos. Por ltimo, se ha propuesto el uso de la biblioteca
sxed
para la implementacin en coma ja. El uso de esta biblioteca no ayuda en el diseo

del modelo, pero facilita la implementacin HDL del modelo, por lo que su uso es
razonable.
La tabla 2.12 compara los diferentes sistemas presentados, teniendo en cuenta los
principales criterios que los diferencian.
El diseo en coma ja se ha realizado eligiendo los anchos de palabra adecuados
para obtener suciente resolucin en cada variable, incrementando su ancho en las
seales que deben integrarse, y reduciendo los anchos en las seales que realimentan
el modelo. Adems de la comparativa de los diferentes sistemas, la principal aportacin de este captulo son las transformaciones que se han aplicado a las ecuaciones
en diferencias, las cuales permiten acelerar notablemente la frecuencia de trabajo
del modelo, as como el
hardware
necesario para su implementacin en el sistema
emulable.
En el captulo tambin se ha mostrado cmo afecta aadir prdidas elctricas de
primer orden a los modelos. Se ha visto que los modelos HDL con prdidas se acercan
57

al comportamiento de la simulacin mixta en rgimen permanente, ya que la ltima

tambin incluye prdidas elctricas. En las pruebas de dinmica, no se ha visto un
gran aporte de informacin al aadir las prdidas. La dinmica del sistema depende
principalmente del regulador (invariable en todos los modelos), y de la capacidad
del condensador de salida (C ) y de la inductancia de la bobina de entrada (L).
Por tanto, todos los modelos, con y sin prdidas, tienen un comportamiento similar
en las pruebas de dinmica. Y por otra parte, los resultados experimentales varan
ligeramente de los anteriores, ya que sus valores de
son diferentes a los valores
tericos, debido a las tolerancias en dichos valores, variables en cada convertidor

real. Por tanto, los modelos con prdidas, as como la simulacin mixta, muestran
el comportamiento
dichos parmetros.
58
medio
de los convertidores reales que puedan ser fabricados con
Captulo 3
Correccin de factor de potencia

mediante el preclculo de los ciclos
de trabajo
3.1. Introduccin
La correccin de factor de potencia lleva estudindose y aplicndose desde hace
numerosos aos. Como se ha comentado anteriormente, la correccin de factor de
potencia consigue recticar la tensin alterna de entrada, a la vez que se regula la
tensin media de salida y la corriente de entrada. Los tcnicas PFC permiten reducir
el contenido armnico que se produce al recticar la tensin de entrada mediante
la fuente conmutada, emulando una carga resistiva. La tcnica clsica de PFC est
mostrada en la gura 3.1. En la gura se muestran dos lazos de control, uno interno
para regular la corriente de entrada, y uno externo para regular la tensin media de
salida. El lazo externo genera un comando de potencia, para subir o bajar la tensin
media. Por otro lado, el lazo interno consigue que la corriente sea sinusoidal, midiendo
la corriente de entrada real y comparndola con una referencia. La referencia de
corriente se puede obtener con el comando de potencia del lazo externo y la tensin de
entrada. As, el convertidor PFC consigue que la corriente de entrada sea proporcional
a la tensin de entrada, emulando una carga resistiva y, por tanto, minimizando el
contenido armnico.
La gura 3.2 muestra la evolucin de las tensiones de entrada y salida, corriente de
entrada, y potencias de entrada y salida durante dos semiciclos de red. Como se puede
ver, la potencia de entrada es variable porque es el resultado de la multiplicacin de
59

+
CONVERTIDOR
BOOST
vg
vout
iin
iin-obj
C
A
R
G
A
PWM
Lazo de corriente
X
gin
Vref
Lazo de tensin
Figura 3.1: Tcnica PFC con un convertidor elevador.

a)
b)
vg
vout
pin
ig
pout
Figura 3.2: a) Corriente y tensin de entrada en un convertidor PFC. b) Potencia de entrada, y

tensin y potencia de salida en un convertidor PFC.
dos ondas sinusoidales en fase (vg e
iin ).
Sin embargo, la potencia de salida debe
ser aproximadamente constante. Por tanto, incluso en rgimen estacionario hay un

rizado inevitable en la tensin de salida, debido a que la potencia de entrada vara al
doble de la frecuencia de la red elctrica.
Como se ha comentado, el lazo externo mide la tensin de salida, mientras que
el lazo interno mide la tensin de entrada y la corriente de entrada. Por tanto, las
tcnicas clsicas de correccin de factor de potencia miden tres parmetros analgicos.
La medicin de seales analgicas nunca es deseable, ya que incrementan el coste del
convertidor, adems de aadir otros inconvenientes. Especialmente, el sensado de la
corriente de entrada no es una tarea trivial, ya que hay que llegar a un compromiso
entre coste, prdidas elctricas, precisin y ancho de banda. Sin embargo, el uso de
reguladores digitales hace ms factible evitar alguna medida.
Este captulo muestra diferentes tcnicas PFC, las cuales hacen uso de
ciclos de
trabajo precalculados. En vez de calcular en tiempo real el estado en el que debe

60
Captulo 3. Correccin de factor de potencia mediante el preclculo de los ciclos de trabajo
estar el interruptor del convertidor, segn las mediciones de las seales analgicas,
se aplicar al interruptor una seal almacenada previamente en una memoria. De
idealmente consistira en una memoria y un sistema

de sincronizacin con la tensin de entrada, eliminando el sensado de tensioesta forma, el regulador
nes y corrientes. El sistema de sincronizacin se puede conseguir fcilmente con un

comparador de tensin de bajo ancho de banda, comparando la tensin de entrada
con un umbral, y sin necesidad de usar un ADC para esta tarea. Como el sistema
descrito funcionara en lazo abierto, siendo altamente vulnerable ante cambios de las
condiciones de entrada (especialmente tensin de entrada y potencia demandada), se
deben aadir sistemas de control en lazo cerrado. Por ello, se ha aadido nicamente
un ADC para controlar la tensin de salida. Este ADC nos permite conocer la tensin
media de salida, requisito necesario en un conversor, pero tambin el rizado de dicha
tensin, el cual es indicativo de la potencia demandada por la carga. En el captulo
usando nicamente
un ADC, siendo sta la principal aportacin original de este captulo de tesis.
se muestran diferentes tcnicas para realizar dicha regulacin
Para poder realizar las tcnicas de regulacin sobre ciclos de trabajo precalculados,
se mostrar un profundo anlisis del ciclo de trabajo en un convertidor PFC. El ciclo
de trabajo puede ser dividido en diferentes componentes y tratarse de forma diferente
en la etapa de regulacin. De esta forma y haciendo uso del ADC, el sistema es capaz
de actuar ante cambios de la tensin de entrada y de la carga del convertidor.
El captulo muestra cmo realizar el preclculo del ciclo de trabajo, y muestra
tres tcnicas de regulacin sobre ciclos precalculados. Las tcnicas estn descritas en
orden creciente de precisin pero tambin de complejidad. Sin embargo, todas ellas
comparten las mismas necesidades en cuanto a componentes:
la sincronizacin con la red elctrica,
un nico ADC y
usando un comparador de tensin para
esta tarea. Por ltimo se ofrece una comparativa de todas las tcnicas propuestas, en
trminos de factor de potencia, armnicos obtenidos, cumplimiento de normativas y
recursos
hardware
requeridos.
3.1.1. Factor de potencia y distorsin armnica

El factor de potencia es una medida que se utilizar durante este captulo para
valorar la calidad de los sistemas propuestos. El factor de potencia o PF (del ingls
Power Factor ) es la relacin entre la potencia real transmitida a la carga y la potencia

aparente tomada de la red elctrica, por lo que dene la eciencia en el convertidor
de potencia [28]:
61

PF =
potencia media (W )
potencia aparente (V A)
(3.1)
El primer trmino se reere a la potencia media calculada multiplicando los valores

instantneos de tensin y corriente durante un ciclo de red, y el segundo trmino es
el producto de los valores RMS de la corriente y tensin. Idealmente esta relacin
es igual a 1, indicando mxima eciencia en la conversin, producindose cuando la
carga (en este caso el convertidor) cumple la ley de Ohm, es decir, si el convertidor se
comporta como una resistencia. Esto produce que la tensin y la corriente de entrada
sean proporcionales y el contenido armnico es nulo.
Otro parmetro usado en la medicin de la eciencia de un convertidor es la distorsin armnica total o THD (del ingls
Total Harmonic Distortion ) [28]. El THD
se dene como la relacin entre el valor RMS de una seal obviando la componente
fundamental y el valor RMS de la componente fundamental. As, el THD cuando no
hay componente continua es:
T HD =
n=2
In2
I1
(3.2)
En la correccin de factor de potencia es habitual medir la distorsin armnica de

la corriente de entrada, ya que este parmetro indica inequvocamente la calidad en
la conversin de energa, siendo nulo en el caso ideal.
3.1.2. Estado del arte

Los primeros correctores de factor de potencia diseados usaban reguladores analgicos, opcin que sigue siendo mayoritaria. Las ventajas del control digital son numerosas, tanto en el caso de correccin de factor de potencia, como en otro tipo de
circuitos de potencia. Algunas de las ventajas son la versatilidad en la regulacin,
reduccin en nmero y tamao de elementos pasivos, reguladores ms robustos ante
el envejecimiento y calor, gestin y modicacin del regulador en tiempo real, etc.
Por otra parte, entre las desventajas estn el mayor coste de desarrollo, la limitacin
del ancho de banda debido al proceso de muestro y su mayor coste de fabricacin.
En particular, el coste de fabricacin cada vez se est reduciendo ms, no implicando
62
grandes limitaciones en este sentido. En cuanto a la limitacin del ancho de banda,

progresivamente se han ido presentado tcnicas que solucionaban este perjuicio.
Inicialmente se demostr que la correccin de factor de potencia se poda realizar
usando reguladores digitales en microcontroladores [34] y en DSPs (del ingls
Signal Processor )
Digital
[35, 36]. Posteriormente, se fueron aadiendo diferentes mejoras
que aadan funcionalidades al corrector o bien reducan su coste. As, algunas propuestas mejoran el lazo de corriente [31, 37]. En [31] se muestra una de las primeras
implementaciones digitales de un lazo de control de carga, gracias al uso de FPGAs
en vez de DSPs. Adems, en este artculo se propone la idea de realizar el lazo de
tensin controlando la tensin de salida mxima cada semiciclo de red. De esa forma,
miden la mxima tensin de salida que hay en cada ciclo de conmutacin, obteniendo
un ltrado, implcito en la medicin, del rizado de la tensin de salida al doble de la
frecuencia de red.
Otras propuestas permiten aumentar el ancho de banda del lazo de tensin [38,
39, 40, 41, 42, 43]. Normalmente el lazo de tensin tiene un ancho de banda muy
bajo, alrededor de
10
20 Hz .
Este bajo ancho de banda es debido a que mayores
anchos haran que el lazo de tensin intentara corregir el rizado de la tensin de

salida, interriendo la correccin de factor de potencia y siendo contraproducente. El
problema es que el citado lazo es muy lento ante transitorios en la tensin de salida.
En [38, 40] se mejora el ancho de banda del lazo de tensin, estimando el rizado de la
tensin de salida, y restndolo a la tensin real de salida, obteniendo una medida sin
rizado. En [39] se muestran mejoras similares en el lazo de tensin para aumentar su
ancho de banda. Adems, muestra la ventaja, posible en controladores digitales, de
medir la corriente de forma sincronizada con el PWM del interruptor, consiguiendo
un ltrado implcito de la medida. En [41, 42] tambin se aumenta el ancho de banda
del lazo de tensin, eliminando la inuencia del rizado de la tensin de salida, esta
vez aplicando un ltro en peine, el cual rechaza la frecuencia del rizado y la de sus
mltiplos.
Como se ha comentado, uno de los elementos que incrementan el coste del convertidor es el sensado de las seales analgicas. Las tcnicas tradicionales de correccin
de factor de potencia requieren medir tres parmetros: tensin de entrada, corriente
de entrada, y tensin de salida. Numerosos artculos han presentado mtodos para
eliminar mediciones en estas variables. En [44] se presenta un sistema de alimentacin
ininterrumpida que mide nicamente la tensin de salida y la corriente de salida. [45]
elimina la medida de la tensin de entrada introduciendo un observador de perturbaciones. En [46] tambin se elimina la medicin de la tensin de entrada, realizando
una estimacin de la misma. [32] implementa un convertidor DNLC (del ingls
Digital
63

Non-Lineal Carrier ) en el que no se mide la tensin de entrada. En [47] se presenta

un mtodo para la estimacin de la tensin de salida a travs de la medicin de la
corriente de entrada. [48, 49] presentan un mtodo para medir las seales analgicas sin ADCs, usando seales generadas en forma de diente de sierra, y utilizando
comparadores.
Como se ha comentado anteriormente, la etapa de sensado de corriente es costosa,
no slo en correctores de factor de potencia. Por ello, no es de extraar que numerosas
propuestas hayan mostrado mtodos para reducir las etapas de sensado.
En [50, 51] se muestran resmenes de las tcnicas ms habituales de medicin de
la corriente. Una prctica habitual es utilizar un sensor resistivo (
shunt ), para medir
con un ADC la cada de tensin en la resistencia. La ventaja es la simplicidad y

el bajo coste del
shunt.
Los principales inconvenientes son que la resistencia genera
prdidas elctricas y que el calor generado debe evacuarse. Adems, cabe destacar que
las prdidas elctricas son proporcionales al cuadrado de la corriente que proporciona
el convertidor. Por otra parte, para disminuir las prdidas, el
shunt
proporciona una
tensin muy pequea, por lo que debe amplicarse antes de ser cuanticada por un
ADC, por lo que el coste se incrementa.
Es importante destacar que la corriente de entrada tiene una frecuencia igual a la
frecuencia de conmutacin, estando alrededor de las decenas o cientos de kiloherzios.
De esta forma, el ADC que mide la corriente de entrada debe tener un ancho de
banda sucientemente alto para sensar esta seal. Aunque en el mercado se pueden
encontrar ADCs con prestaciones mucho mayores, un ADC de muy bajo coste no
puede usarse. Por otra parte, en el caso de las tensiones de salida y entrada, el ADC
puede ser de muy baja frecuencia de muestreo, ya que estos dos parmetros tienen una
frecuencia igual a la frecuencia de la tensin recticada (100
o 120 Hz
dependiendo
el pas donde se use el convertidor).

Algunas de las tcnicas usan la estimacin de la corriente usando medidas de
tensin con ADCs [52, 53]. En particular, estas propuestas fueron aplicadas a convertidores multifase dc-dc. Por otra parte, [54] presenta un mtodo de estimacin de
la corriente midiendo la cada de tensin en la bobina de un convertidor dc-dc. Aunque esa idea no es nueva, [54] propone un mtodo de auto-ajuste el cual sirve para
calibrar la medicin de la corriente de entrada. El auto-ajuste se realiza provocando
un escaln conocido de corriente y comparando la respuesta medida con la esperada.
En aplicaciones de correccin de factor de potencia, tambin se han presentado
numerosos trabajos donde no se mide la corriente de entrada. Por ejemplo, en [55]
se presenta un convertidor PFC en el que no se mide la corriente de entrada, pero
64
Figura 3.3: Sistema propuesto en [59].

s se estima su paso por cero midiendo las tensiones de entrada y de salida. Usando
tambin las medidas de las tensiones de entrada y de salida, en [56, 57, 58, 59] se
presenta un mtodo para la reconstruccin completa, no slo su paso por cero, de la
corriente de entrada. La gura 3.3 presenta la tcnica usada, en la cual se miden las
dos tensiones, y se estima la corriente conociendo el valor de la inductancia y el estado
del interruptor. Con un acumulador, un multiplexor y dos sumadores, adems de la
medida de ambas tensiones, el sistema permite reconstruir la corriente de entrada.
Un problema que se produce es que inevitablemente se genera error en la estimacin
de la corriente, y este error es acumulativo a lo largo del semiciclo de red. Para evitar
este error creciente, en [60] se propone la deteccin del momento en el que convertidor
entra en modo de conduccin discontinua, y se implementa un lazo de bajo ancho de
banda, el cual corrige estas desviaciones en la estimacin de la corriente. Los mismos
autores presentan en [61, 62], basndose en las propuestas anteriores, se centran en
el anlisis de los parsitos, retrasos en las conmutaciones y otras no idealidades.
[63] muestra el diseo de un sensor analgico-digital capaz de medir la corriente
media usando nicamente dos comparadores de tensin y un ltro paso bajo. Este
ltimo ltra la salida de realimentacin del sensor y se compara con la tensin que
representa a la corriente. Este sensor se puede usar tanto para convertidores dc-dc,
como ac-dc.
En [64, 65] se presentan tambin soluciones sin medicin de corriente para correccin de factor de potencia, en las cuales el ciclo de trabajo se determina a partir de
funciones del tipo
sen
, donde
es el fasor que dene la tensin de entrada.
Por otra parte, [66] muestra un convertidor PFC en el que nicamente se usa un
lazo de tensin, midiendo las tensiones de entrada y de salida. Este sistema ofrece
buen rendimiento ante condiciones de entrada nominales y ante transitorios, aunque
no ante tensin de entrada distorsionada. Para evitar ese problema, en [67] se presenta
una modicacin del regulador, la cual mejora los resultados ante este caso, aunque
aumenta la complejidad del sistema. En este artculo el ciclo de trabajo se obtiene
midiendo la tensin en la inductancia y generando una referencia sincronizada con la
tensin de entrada a partir de LUTs (del ingls
Look-UP Table ).
65

Address
counter
Only for controlled version
V Oref
VE
Controller
circuit
A/DConverter
RC
u
_
VO
0
1
...
1
analog
20kHz
5MHz
mains
synchronization
Memory with
RCD duty ratio
functions D(t) DD
D
t
digital
Digital PWM
0
1
...
1
PWM
Figura 3.4: Sistema propuesto en [68, 69].

Otro mtodo para eliminar la medida de la corriente es precalcular el ciclo de
trabajo del interruptor, de forma similar a la propuesta de este captulo. De esa
forma, se puede guardar el estado del interruptor durante un semiciclo de red, y esta
informacin se puede aplicar peridicamente, una vez que el sistema se sincronice
con la tensin de entrada. Algunas de las propuestas que implementan dicha idea son
[68, 69, 70, 71]. El principal problema del preclculo del ciclo de trabajo es que el
factor de potencia decrece drsticamente cuando las condiciones de entrada no son
exactamente iguales a las utilizadas durante el clculo de los ciclos de trabajo.
[68, 69] presentan un mtodo basado en ciclo precalculado, as como el control
necesario para reaccionar ante cambios en la tensin de salida debidos a la carga.
El control propuesto selecciona el conjunto de ciclos de trabajo ms adecuado entre
varios que estn almacenados. Un regulador analgico se encarga de dicha tarea
teniendo como entrada la tensin de salida, y generando una tensin que se discretiza
con un ADC para seleccionar la memoria a usar, como se muestra en la gura 3.4.
En particular, el sistema almacena ocho posibles ciclos de trabajo, limitando las
posibilidades de regulacin. Adems, en los citados trabajos no se tienen en cuenta
cambios en la tensin de entrada.
Por otra parte, [70] presenta una tcnica predictiva que calcula los ciclos de trabajo
para el prximo semiciclo de red, midiendo las tensiones de entrada y de salida
durante el semiciclo actual. Este sistema presenta limitaciones en caso de cambios
en la carga, por lo que los mimos autores mejoraron el sistema en [71]. Este ltimo
trabajo reduce dichas limitaciones, a costa de medir la corriente de entrada. Como
se ve en la gura 3.5, se realizan tres mediciones: tensin de entrada, tensin de
salida y corriente de entrada. Por tanto, este ltimo mtodo propuesto presenta una
alternativa para realizar correccin de factor de potencia, pero el nmero de sensores
no se reduce frente a una propuesta clsica.
66
Figura 3.5: Sistema propuesto en [71].

A continuacin se presenta en detalle la tcnica para precalcular el ciclo de trabajo,
as como diferentes formas de modicar los ciclos de trabajo precalculados en caso
de que las condiciones de trabajo no sean las esperadas.
3.2. Preclculo del ciclo de trabajo

Las tcnicas mostradas en este captulo se basan en la aplicacin de un conjunto
de ciclos de trabajo aplicados al interruptor del corrector de factor de potencia. La
conversin ac-dc es una tarea peridica con frecuencia igual al doble de la frecuencia
de la red elctrica, ya que la tensin alterna es recticada. Gracias a su naturaleza
peridica y determinista, nicamente hay que almacenar un conjunto de ciclos de
trabajo, los cuales sern aplicados peridicamente. Aunque el clculo de los ciclos de
trabajo es dependiente de la topologa del convertidor, en este captulo se utilizar
un convertidor elevador (gura 3.6) en modo de conduccin continua . Sin embargo,

el clculo de los ciclos de trabajo es similar para diferentes topologas.
La ecuacin caracterstica de una bobina en un convertidor elevador, dependiendo
de si el interruptor est en conduccin o en corte, es:
67

iin
vg
Figura 3.6: Topologa de un convertidor elevador.
vLON
vLOF F
donde
otra parte,
diL
dt
= vg = L
= vg vout = L
diL
dt
(3.3)
es la inductancia de la bobina e iL la corriente a travs de la bobina. Por
vg
es la tensin de entrada y
vout
es la tensin de salida. Dado que los
ciclos de trabajo tienen naturaleza discreta debido a su implementacin digital, estas

ecuaciones se traducirn a ecuaciones en diferencias. Si se despeja la corriente que
circula por la bobina,
iL ,
se obtiene:
iL (k + 1) = iL (k) + iLON + iLOF F =

vg (k)
vg (k) vout (k)
iL (k) +
TSw d(k) +
TSw (1 d(k))
L
L
Una vez discretizadas, el ndice
indica el nmero de ciclo de conmutacin dentro
del conjunto de ciclos guardados en un semiciclo de red. Ademas, la constante

indica el periodo de conmutacin, y
unidad. De esa forma,
TSw (1 d(k))
TSw d(k)
(3.4)
TSw
representa el ciclo de trabajo normalizado a la
es el tiempo de carga de la bobina, mientras que
es igual al tiempo de descarga.
Como se ha visto en la ecuacin anterior, la corriente de entrada en cada ciclo

depende del valor anterior de la corriente, de las tensiones de entrada y salida, y
del ciclo de trabajo actual. Si se despeja el ciclo de trabajo en la ecuacin (3.4), se
obtiene:
68
d(k) =
vout (k) vg (k)

L (iL (k + 1) iL (k))
+
vout (k)
TSw
vout (k)
(3.5)
La ecuacin (3.5) determina el ciclo de trabajo que tiene que aplicarse en el ciclo
de conmutacin
k.
Por tanto, la tcnica de preclculo de ciclo de trabajo puede
aplicarse almacenando previamente tantos valores como ciclos de conmutacin haya

en un semiperiodo de red. El ciclo de trabajo depende de la tensin de salida
vout .
Como se vio en la gura 3.2, la tensin de salida tiene una componente de rizado
debido a la correccin de factor de potencia. En particular,
voutRipple (k) =
Donde
Pout
2 50
rad
s
es igual a:
Pout
sin(2 r k Tsw )
C 2 r Vout
es la potencia demandada por la carga,
del ltro de salida.
vout
(3.6)
la capacidad del condensador
es la frecuencia angular de la red elctrica, siendo igual a
2 60
rad
s , dependiendo del pas donde se conecte el convertidor.
Como resultado se puede ver que la frecuencia del rizado de la tensin de salida es el
doble de la frecuencia de la red elctrica, debido a la recticacin. Una vez denido
su rizado, la tensin de salida se describe como:
vout (k) = Vout voutRipple (k)
donde
Vout
(3.7)
es la componente continua de la tensin de salida.
Por otra parte, el ciclo de trabajo tambin depende de la corriente que circula por
la bobina iL . Dicha corriente depende de la potencia demandada por la carga y de la
tensin de entrada:
iL (k) =
Pg
Pg
2 sin(r k Tsw )
Vg
es la potencia media de entrada, que es igual a la potencia media de salida
(3.8)
Pout ,
siempre que se ignoren las prdidas elctricas.
69

Una vez denida todas sus dependencias, la ecuacin (3.5) determina el ciclo de
trabajo que debe aplicarse en cada ciclo de conmutacin. Es importante destacar que
el preclculo de la ecuacin (3.5) puede realizarse con toda la precisin deseada, ya
que se puede calcular con un ordenador, mientras que el sistema nal no tiene que
realizar clculos posteriores. Por tanto, se pueden aadir ms fuentes de inexactitud
en el clculo de los ciclos de trabajo, tales como prdidas elctricas, sin hacer ms
complejo el sistema nal, ya que ste nicamente recupera los valores almacenados.
En el caso ideal, la aplicacin de los ciclos de trabajo obtendr el factor de potencia ptimo para el convertidor diseado. En realidad, diferentes factores como son
las prdidas, y las diferencias entre los parmetros de entrada tericos y reales (potencia, tensin de entrada, conductancia, inductancia, frecuencia, etc), empeorarn
el factor de potencia. Para paliar este empeoramiento,
es imprescindible aadir
lazos cerrados de control. En la siguiente seccin se muestran diferentes mtodos

para aadir estos lazos de control.
3.3. Tcnicas de PFC con ciclos de trabajo precalculados

Como se ha mencionado anteriormente, las tcnicas de preclculo permiten simplicar los correctores de factor de potencia. El preclculo del ciclo de trabajo se realiza
para unas condiciones determinadas, tales como tensiones de entrada y salida, potencia requerida, componentes usados en el convertidor, etc. El mayor problema de estas
tcnicas es que cualquier cambio en dichas condiciones provoca que el ciclo de trabajo
calculado no sea el ptimo para el convertidor. La tensin de entrada y la tensin
requerida de salida normalmente son menos variables, pero la potencia demandada
s suele uctuar frecuentemente. Por otra parte, los componentes del convertidor, tales como la bobina, condensador, diodos, tienen ciertas tolerancias y derivas en sus
parmetros caractersticos.
Estos problemas expuestos provocan tensiones de salida diferentes a la esperadas,
y formas distorsionadas en la corriente de entrada, las cuales empeoran el factor
de potencia. La solucin es realizar una
regulacin en tiempo real
durante el
funcionamiento del convertidor para modicar los ciclos de trabajo precalculados. Sin
embargo, la regulacin de un conjunto de ciclos de trabajo no es una tarea trivial,
como ser visto durante esta seccin. Adems, se mostrarn diferentes tcnicas de
regulacin sobre ciclos precalculados, ordenadas de menor a mayor complejidad.
El captulo se va a centrar en mtodos de regulacin para corregir especialmente
cambios en la tensin de entrada y, sobre todo, en la potencia de la carga. Es cierto
70
que los mtodos mostrados seran tambin altamente dependientes de la frecuencia

de la tensin de entrada. No se han desarrollado tcnicas para actuar ante cambios
de dicha frecuencia, asumiendo frecuencia constante a
funcionar tanto a
50 Hz
como a
60 Hz ,
50 Hz .
Si el sistema debiera
se podran precalcular sendos conjuntos
de ciclos de trabajo. De esa forma, el sistema de sincronizacin con la red elctrica

(el cual se explicar en la seccin 3.4) podra detectar fcilmente cul de las dos
posibles frecuencias est presente en la tensin de entrada, ya que la diferencia entre
ellas es notable, y aplicara el conjunto de ciclos de trabajo. Una vez detectada la
frecuencia nominal de la tensin de entrada, es cierto que la tensin de entrada
sufrir con el tiempo pequeas variaciones de frecuencia, las cuales afectarn a la
correccin de factor de potencia. Estas variaciones pueden ser sucientemente grandes
como para variar el nmero de ciclos de conmutacin que se realizan en un semiciclo
de red. En esta situacin, si la frecuencia fuera menor de lo esperado, el sistema
podra repetir ciclos de trabajo de forma equidistante durante el nuevo semiciclo de
red. Si, en cambio, la frecuencia fuera mayor de lo esperado, el sistema eliminara
ciclos de trabajo, tambin de forma equidistante. La idea de repetir o eliminar de
forma equidistante permite que la curva de ciclos de trabajo a aplicar no se vea
distorsionada, haciendo que los ciclos de trabajo empiecen y acaben en
dentro de
un semiciclo de red.
En cualquier caso, la frecuencia de la red elctrica raramente se ve desviada ms
del
1%
de la nominal, por lo que dicho control no se ha considerado como crtico.
3.3.1. Regulacin del ciclo de trabajo precalculado como un nico

componente
La idea ms sencilla para regular el ciclo de trabajo es tener en cuenta la siguiente
ecuacin aplicable en modo de conduccin continua:
< d >T sc =
Donde los valores
< vout >T sc < vg >T sc

< vout >T sc
< d >T sc , < vout >T sc
< vg >T sc
(3.9)
estn promediados durante
un semiciclo de red. Si el valor promediado de la tensin de salida es diferente al esperado, todo el conjunto de ciclos de trabajo debe ser modicado proporcionalmente.
Teniendo en cuenta esta ecuacin, los cambios en la tensin de entrada o en la carga
sern detectados midiendo la tensin de salida, y la tensin de salida podr ser regulada cambiando el ciclo de trabajo. Adems, si la consigna de la tensin de salida
71

D Original
Regulado con d + 1
Regulacin ideal
0,9
0,8
0,8
0,7
0,7
0,6
0,5
0,6
0,5
0,4
0,4
0,3
0,3
0,2
0,2
0,1
0
D Original
Regulado con d(t) + 1
Regulacin ideal
0,9
t (ms)
(a) Regulacin del
0,1
0
10
15 %.
t (ms)
(b) Regulacin del
10
+15 %.
Figura 3.7: Regulacin sobre d + .

cambiara, igualmente se podra actuar cambiando el ciclo de trabajo. Aunque la regulacin es muy sencilla, el problema que se presenta es que no slo debe modicarse
un ciclo de trabajo, sino el bloque entero precalculado.
Un mtodo sencillo para cambiar cada ciclo de trabajo es
sumar o restar cierto
valor a cada ciclo de trabajo precalculado. De esa forma, el valor nal del ciclo
de trabajo en el ciclo de conmutacin
k , df 1 (k)
es:
df 1 (k) = do (k) + 1
donde
do (k)
(3.10)
es el ciclo de trabajo precalculado durante el ciclo
k,
es la salida
del regulador, la cual es constante durante un semiciclo de red. Esta regulacin es

vlida para convertidores dc-dc, pero no es correcta en convertidores ac-dc, ya que
distorsiona la curva de ciclos de trabajo, como se puede ver en la gura 3.7. El
problema que se presenta es que el ciclo de trabajo en correccin de factor de potencia
debe empezar en
para obtener factor de potencia alto. Si
fuera menor que
0,
este mtodo produce un resultado en el que los ciclos de trabajo de inicio y n no

empiezan en
0,
1,
como se ve en la gura 3.7(a). Por otra parte, si
este mtodo satura el ciclo de trabajo a
fuera mayor que
durante varios ciclos de conmutacin, lo
cual tambin empeora el factor de potencia, como se puede ver en la gura 3.7(b).
Otro mtodo es
multiplicar todos los ciclos de trabajo
de red por la salida del regulador,
72
k2 :
durante el semiciclo
D Original
Regulado con d k2
Regulacin ideal
0,9
0,8
0,8
0,7
0,7
0,6
0,5
0,6
0,5
0,4
0,4
0,3
0,3
0,2
0,2
0,1
0
D Original
Regulado con d k2
Regulacin ideal
0,9
t (ms)
(a) Regulacin del
0,1
0
10
15 %.
t (ms)
(b) Regulacin del
10
+15 %.
Figura 3.8: Regulacin sobre d k2 .
df 2 (k) = do (k) k2
k2 = (1 + 2 )
El nuevo conjunto,
regulador es igual a
(3.11)
df 2 , es proporcional al ciclo original precalculado. La salida del

en condiciones nominales, y se modica alrededor de ese valor
a travs de cambios en
2 .
Al igual que en el mtodo anterior,
y n de los ciclos de trabajo no se mantiene en
la forma de inicio
cuando el regulador acta.
Este fenmeno se puede observar en la gura 3.8.

Para evitar la deformacin vista en los dos mtodos anteriores, se muestra otra
forma de regulacin. En vez de regular directamente el ciclo de trabajo
d,
regular el ciclo de trabajo usando (1 d):
se puede
df 3 (k) = 1 (1 do (k)) k3
k3 = (1 + 3 )
Al igual que en la propuesta anterior,
k3
es la salida del regulador, siendo
condiciones nominales, y modicndose alrededor de ese valor, a travs de

(1
d)
(3.12)
en
3 . Cuando
se multiplica por el valor del regulador, la curva de ciclos de trabajo
sigue
empezando y acabando en 1, dentro del semiciclo de red. Esto es debido a que los
valores iniciales y nales del conjunto de ciclos de trabajo, los cuales estn saturados a
1, son convertidos a 0 gracias a la operacin (1d). Por tanto, cualquier multiplicacin

no modica dichos valores iniciales y nales, una vez que la transformacin se deshace.
73

D Original
Regulado con 1 - (1d) k3
Regulacin ideal
0,9
0,8
0,8
0,7
0,7
0,6
0,5
0,6
0,5
0,4
0,4
0,3
0,3
0,2
0,2
0,1
0
D Original
Regulacin ideal
0,9
t (ms)
(a) Regulacin del
0,1
0
10
15 %.
t (ms)
(b) Regulacin del
10
+15 %.
Figura 3.9: Regulacin sobre 1 (1 d) k3 .
La regulacin de (1d), en vez de regular directamente d, es una aportacin

original de esta tesis.
La gura 3.9 muestra cmo se modica el ciclo de trabajo con este ltimo mtodo
propuesto. Como se puede observar, la regulacin obtenida con este mtodo es muy
parecida a la ideal, siendo mucho ms precisa que las dos propuestas anteriores.
Por ltimo, las tres propuestas estn resumidas en la gura 3.10. La gura muestra
claramente el
mejor resultado del tercer mtodo propuesto, usando 1 d. Se
han tomado resultados experimentales para comparar los tres mtodos en la seccin
3.6.1. Los resultados demuestran nuevamente que el tercer mtodo obtiene mejores
resultados. Debido a ello, a partir de ahora se tomar en cuenta el tercer mtodo
cuando se hable de regulacin sobre una nica componente del ciclo de trabajo.
Una vez descrita la regulacin ptima para este mtodo, se puede denir el regulador. ste se puede hacer con un regulador PID sencillo, el cual actuar sobre la
ecuacin (3.5). De esta forma, el regulador se comporta de forma
similar a un lazo
de tensin en un corrector clsico de factor de potencia. El regulador simplemente mide la tensin media de salida, y cambia los ciclos de trabajo de acuerdo
a la medida.
El lazo de tensin propuesto con esta tcnica se muestra en la gura 3.11. Como
puede observarse, la salida del regulador,
k3 ,
se multiplica con el ciclo de trabajo
complementario (1 d), obteniendo el ciclo regulado complementario

mente, este ciclo complementario se traduce a ciclo de trabajo,
(1 d) . Final-
df 3 . El regulador
se muestra con mayor detalle en la gura 3.12. Como se coment anteriormente, el

regulador se basa en un controlador PID y su salida,
salida nal es
74
1 + . En condiciones nominales,
es sumada a
es igual a
1,
por lo que la
0, por lo que la salida k
es
1
D original
Regulado con d k2
Regulado con d + 1
Regulacin ideal
0,9
0,8
0,7
0,6
0,5
0,4
0,3
0,2
0,1
0
0
10
10
t (ms)
(a) Regulacin del
15 %.
1
d(t) original
Regulado con d k2
Regulado con d(t)+delta
Regulado con d + 1
0,9
0,8
0,7
0,6
0,5
0,4
0,3
0,2
0,1
0
0
t (ms)
(b) Regulacin del
+15 %.
Figura 3.10: Regulacin sobre los tres mtodos propuestos para componente nica en el ciclo de
trabajo.
1.
Sin embargo,
y por tanto
k,
son incrementados o decrementados alrededor del
punto de equilibrio para controlar la tensin de salida, segn ordene el controlador

PID.
75
1
error
PID
k=1+
+
+
1
error
PID

k=1+
+
+
1/k 1/k
1/k =1-
1-d
Vout media ref
Vout media
Regulador
1-d * +
-
d*
Figura 3.11: Sistema de control usando d como un nico componente.
1-d 1
Regulador v out media
Vout average ref

Vout average
error- +
Regulator
PID
+
+k
Regulator v
k=1+
out
1-d 1 *
error
average
PID
1
+
d con el lazo de d
Figura 3.12: Regulador usado para controlar
tensin
medida de salida.
1*
1/k
+ d*
En denitiva, este mtodo propuesto usa la ecuacin (3.5), +
la cual se calcula para
1-d
Vout
ripple
condiciones
nominales.
Gracias
al lazo Regulator
descrito, la tensin de salida es regulada,
+
d2 **
Vout
average ref
1
haciendo ms robusto el corrector de factor de potencia. Sin embargo, los cambios
Vout ripple ref
1
en la carga no son bien detectados por

este lazo, ya que
d2 *- +
Regulator
Vout average
+
+
los cambios en la
1-d'
d'
- que
carga no producen
2 cambios signicativos en la tensin media de salida, siempre
la eciencia del convertidor sea alta. Por tanto, el lazo no detecta correctamente los
cambios de carga, no se ajustar el ciclo de trabajo adecuadamente, y el factor de
1-d a
potencia decrecer. Esta limitacin

1-d 1 ser tratada con los mtodos que se describen a
Vout average ref
Vout average ref 1
continuacin.
Vout average
+
+
Regulator
Vout
average
1-d a *
+
+
Regulator
da *
1-d 1'
3.3.2. Regulacin del ciclo de trabajo precalculado como dos com1

- db* 1 + - + d*
ponentes
+
db*dc *d1' +
1-d 1 * +
+
+ d'
El anterior mtodo descrito no es capaz de controlar d
correctamente
los cambios en
1*
+
+ db*dc * *
la carga
1-d 1 del convertidor. A continuacin se analiza el ciclo de trabajo con ms detalle
Regulator
Vout ripple
dc *
d2'
y se mostrar cmo detectar cambios en la +
carga.
dc
1/k
Vout ripple
ref puede dividirse en
El ciclo de trabajo descrito en la ecuacin
(3.5)
Vout ripple
d1
d2 :
Regulator
d2
vout (k) vg (k)

vout (k)
Vout average ref
1
L (iL (k + 1) iL (k))
d2 (k) =
1-d a'
+
TSw
vout (k)
+
Regulator
Vout average
d(k) = d1 (k) + d2 (k)
1
Vout ripple1-d
ref a
d1 (k) =
da'
(3.13)
- db'
+
db'dc
1-d 1' +
+
d1'
+
76
1-d 1
dc
+
+
d'
dbdc'
k=1+
1/k1-
Los parmetros
d1
d2
se muestran en las guras 3.13(a) y 3.13(b) respectiva-
es la componente principal del ciclo de trabajo

mientras que, como se ver, d2 permite corregir la distorsin en la corriente
de entrada producida por la carga. La gura 3.13(a) muestra que d1 es fuerte-
mente. Como puede verse,
d1
mente inuenciada por las variaciones de la tensin de entrada y en menor medida

por la potencia del convertidor. Teniendo en cuenta la ecuacin previa, se pueden
observar estas dependencias. La dependencia con la tensin de entrada es obvia, y la
dependencia con la potencia viene dada por la componente de rizado de
vout ,
la cual
depende de la potencia del convertidor, como se vio en la ecuacin (3.6). La relacin

entre potencia y la componente
cmo
d1
d1
es visible en la gura 3.13(a), la cual muestra
no es simtrica. Esta asimetra es provocada precisamente por el efecto de la
carga, creciendo cuanto mayor sea la potencia demandada. Dado que la dependencia
con la tensin de entrada es mayor comparada con la carga, la componente
d1
pue-
de ser controlada nicamente midiendo la tensin media de salida. Es cierto que se

ignora esa menor dependencia de la potencia, pero el error cometido no es, a priori,
excesivo.
El regulador de
d1
es similar al descrito en el mtodo anterior, midiendo la tensin
media de salida, y actuando como un lazo clsico de tensin. De forma similar, lo

ideal es guardar
(1 d1 )
en vez de
d1 ,
para as no distorsionar el ciclo de trabajo
cuando el regulador lo modique.

Por su parte, la componente
d2
depende de la corriente de entrada y de la tensin
de entrada, como muestra la gura 3.13(b). La corriente de entrada, como puede

verse en la ecuacin (3.8), es proporcional a la potencia del convertidor. Por tanto,
cualquier cambio en la potencia demandada por la carga afectar proporcionalmente a
la corriente de entrada, y la componente
d2
debe modicarse. La corriente de entrada
podra medirse mediante un sensor de corriente, como en un corrector de factor de

potencia clsico. Sin embargo, la idea de aplicar ciclo precalculado precisamente busca
el ahorro del nmero de sensores, y especialmente del sensor de corriente. Dado que
el sistema ya tiene un conversor analgico digital para medir la tensin de salida
(lazo de tensin para regular
d1 ),
este mismo sensor puede utilizarse para medir
indirectamente la corriente de entrada. Esto es posible ya que el rizado de la tensin

de salida tambin es proporcional a la potencia del convertidor, como muestra la
el rizado en la tensin de salida es proporcional

a la potencia y, por tanto, tambin a la componente d2 .
ecuacin (3.6). De esta forma,
Si cambia la tensin de entrada, para la misma potencia cambiar tambin la

corriente de entrada, pero en sentido inverso. De esa forma,
d2
tambin se ve in-
uenciada por la tensin de entrada y, debido a ello, dicha componente est regulada
77

1
0,9
0,8
0,7
d1
0,6
0,5
0,4
0,3
Nominal
Vg/2
Pout*2
0,2
0,1
0
5
t (ms)
(a)
d1 .
5
t (ms)
(b)
d2 .
10
10
0,02
0,015
0,01
d2
0,005
0,005
0,01
0,015
0
Nominal
Vg/2
Pout*2
1
Figura 3.13: Formas de las componente d1 y d2 durante un semiciclo de red.

nuevamente mediante el lazo de tensin media de salida.
El ujo de control para el mtodo que se est describiendo se muestra en la gura
3.15. Como se puede observar, hay un lazo de tensin media de salida para regular
d1 ,
siendo similar al lazo de tensin en un corrector de factor de potencia clsico. Adems,
es regulada por dos lazos, el lazo de tensin media de salida,

pero tambin el lazo del rizado de la tensin de salida. Este ltimo se comporta
como un lazo de corriente en un corrector clsico, pero la diferencia principal
la componente
78
d2
2,5
Error (%)
1,5
0,5
0
15
10
Valor de (%)
10
Figura 3.14: Error producido al usar 1 en vez de
15
1
1+ .
es que usa el rizado de la tensin de salida, en vez de la corriente de entrada. Este

lazo, adems, tiene un ancho de banda notablemente menor que un lazo de corriente
clsico, ya que slo acta una vez por semiciclo de red. Debido a ello, el ADC necesario
para el lazo puede tener baja frecuencia de muestreo y ser de bajo coste.
De forma similar al mtodo anterior, presentado en la seccin 3.3.1, la primera
componente (1
d1 )
se regula usando
k = 1 + .
Sin embargo, la componente
almacena directamente, no usando el trmino complementario (1
d2 ).
d2
se
Por tanto,
1
para que el lazo de tensin media regule d2 , la salida del lazo debe ser
k en vez de
ya que los trminos (1 d1 ) y
d2
1
la divisin
k requiere recursos
tienen signos opuestos. El problema principal es que
hardware
el resultado de la divisin es suponer que

oscila alrededor de
0.
no despreciables. Una forma de aproximar
1
k
1
1+
es similar a
1
k
00
= 1 ,
ya que
1
k
00
Esta aproximacin produce un error, pero como se ver con el
siguiente ejemplo, es bastante pequeo. Como ejemplo, si la tensin de entrada es

menor de lo esperado,
k,
1
ser igual a 0,1, por lo que
k es aproximadamente
10 %
1,111
= 1,100. En este caso, un error del 10 % en la tensin de entrada produce un error
del
1,01 % en la regulacin de la componente d2 . Adems, es importante destacar que
la diferencia con la tensin de entrada esperada suele ser bastante menor al
10 %.
La
gura 3.14 muestra el error cometido al realizar esta simplicacin. Como se puede
ver, las regulaciones por debajo del
producen errores por debajo del
La aproximacin descrita
5 %,
0,25 %
lo cual es razonable para el lazo de tensin,
al realizar la simplicacin comentada.
reduce drsticamente los recursos hardware nece-
sarios, ya que una divisin es mucho ms costosa en trminos de rea y procesamiento
79

1-d 1
Vout media ref
Vout media
1/k
Vout rizado
1-d 1*
Regulador
Regulador
+
d 1*
+
+
d*
d2**
Vout rizado ref

d2*
d2
Figura 3.15: Sistema de control usando las componentes d1 y d2 .

Regulador vout media
k=1+
1
error
PID
k=1+
+
1/k 1/k
1/k =1-
Figura 3.16: Regulador usado para controlar las componentes d1 and d2 utilizando el lazo de
tensin media de salida.
que un sumador. La gura 3.16 muestra el regulador comentado, el cual tiene dos
salidas,
para regular (1
d1 ),
1
k
00
para regular
d2 .
La divisin del ciclo de trabajo en dos parmetros,
d1
d2 ,
fue presentada por
otros autores en [70, 71]. Sin embargo, en [70], se present un algoritmo predictivo,
en el que el conjunto de ciclos de trabajo para el prximo semiciclo de red se calculan
en el semiciclo actual. Adems, en su algoritmo se mide la tensin de entrada, incrementando el coste del sistema. Por otra parte, en [71], los mismos autores proponen
una mejora al sistema aadiendo el sensado de la corriente de entrada, aumentando la robustez del sistema, pero sin reducir el nmero de sensores en el corrector.
En contraste, en este captulo se muestran tcnicas para reducir el nmero de medidas, consiguiendo medir nicamente la tensin de salida. Adems, se propone en la
siguiente seccin otra separacin ms na del ciclo de trabajo en tres componentes.
80
3.3.3. Regulacin del ciclo de trabajo precalculado como tres componentes

En el anterior mtodo se coment que la componente
d1
estaba fuertemente in-
uenciada por la tensin de entrada, y ligeramente por la potencia del convertidor
d1
(gura 3.13(a)). Debido a ello, la regulacin de
usando nicamente el lazo de
tensin de salida media puede ser suciente. En el mtodo que se va a describir se

aade, adems, la regulacin requerida para que
d1
se modique en caso de cargas
no nominales. De esta forma el factor de potencia se ver alterado en menor medida

cuando la potencia demandada no sea la nominal.
El mtodo propuesto se basa en dividir la componente
y
d1
en dos componentes
da
db :
vout (k) vg (k)

vout (k)
Vout vg (k)
da (k) =
Vout
db (k) = d1 (k) da (k)
d1 (k) =
Las formas de onda de
da
pectivamente. El parmetro
da
db
(3.14)
se muestran en las guras 3.17(a) y 3.17(b) res-
dene la relacin entre tensiones de entrada
y salida, similar a la ecuacin (3.9). Por tanto, da no depende de la potencia de la

carga, siendo simtrica. db es el resultado de restar da a d1 , por lo que depende
tanto de la tensin de entrada como de la carga.
Adems, la componente anteriormente llamada
d2
se va a renombrar a
dc
para
mantener coherencia en la nomenclatura:
dc (k) = d2 (k) =
Por ltimo, el ciclo de trabajo
L (iL (k + 1) iL (k))
Tsw
vout (k)
se calcula sumando las componentes
d(k) = da (k) + db (k) + dc (k)
(3.15)
da , db
dc :
(3.16)
81

1
0,9
0,8
0,7
da
0,6
0,5
0,4
0,3
0,2
Nominal conditions
Vg/2
0,1
0
5
t (ms)
(a)
10
da .
0,06
0,04
0,02
db
0,02
0,04
0,06
0,08
0
Nominal
Vg/2
Pout*2
1
(b)
5
t (ms)
10
db .
Figura 3.17: Formas de las componente da y db durante un semiciclo de red.
82
1-d a
Vout media ref

-
Vout media
Regulador k
1-d a *
+
-
da*
1/k
- db*
+
db*+dc*
1-d 1 * +
+
d1* +
1-d 1
d*
+
+
db*+dc* *
dc*
dc
Vout rizado
Regulador
Vout rizado ref
Figura 3.18: Sistema de control usando da , db y dc .

Segn muestra la ecuacin (3.15), los valores de
obtener
db .
da
d1
deben calcularse para
Para ser robusto ante cambios de tensin de entrada,
da
d1
deben
ser controlados con el lazo de tensin media de salida. Adems, como novedad en
este mtodo, el parmetro
db ,
una vez calculado en cada ciclo de conmutacin, debe
ser regulado con el lazo de rizado de la tensin de salida. Esto es debido a que
db
es dependiente de la potencia, como se ha comentado. Por ltimo y como se ha

comentado,
dc
es igual a
d2 ,
por lo que se sigue regulando con ambos lazos, al igual
que en el anterior mtodo.

La arquitectura del regulador propuesto se muestra en la gura 3.18. Como puede
observarse, el regulador de tensin media de salida se usa tres veces para controlar
las componentes (1
da ), (1 d1 )
dc .
Por su parte, el regulador del rizado de
la tensin de salida se usa una vez para obtener
la componente (db
(db + dc ) ,
de salida. Esta divisin en tres componentes es una
captulo de tesis.
es decir, para regular
dc ), la cual ya ha sido regulada por el lazo de tensin media
aportacin original de este
3.4. Sincronizacin con la red elctrica

La tcnica de ciclo precalculado se basa en la idea de aplicar un conjunto de ciclos
de trabajo calculados con anterioridad. Cada ciclo de trabajo dentro del conjunto
est calculado para aplicarse en un momento preciso dentro del semiciclo de red.
Por tanto, es crtica la sincronizacin entre la memoria de ciclos de trabajo y la red
elctrica.
83

Figura 3.19: Circuito necesario para detectar el paso por cero de la tensin de entrada.
Una opcin fcil sera aadir un ADC para medir la tensin de entrada y empezar
a aplicar los valores guardados cuando dicha tensin se aproxime a
0 V . Sin embargo,
y como ya se ha comentado, se quiere reducir el nmero de ADCs para el sistema

propuesto.
Otra posibilidad es
da,
usar un comparador de tensin, el cual cambiar su sali-
por ejemplo, cuando la tensin de entrada supere un umbral establecido, como
muestra la gura 3.19. El umbral podra estar muy cercano a
0 V,
pero la medida
alrededor del paso por cero es muy ruidosa debido a la recticacin. Para alejarse de
la zona ruidosa, se puede aumentar el umbral, haciendo que el comparador je un
en su salida durante un tiempo mayor. En general, el paso por cero se producir
aproximadamente en el instante que coincide con la mitad del tiempo en el que el

comparador tiene su salida a
1,
siempre que el comparador no conmute repetitiva-
mente en torno al punto de umbral. Analizando el tiempo a
del comparador, se
puede calcular a posteriori el instante en el cual el comparador llevaba la mitad de

tiempo a
1.
Dado que el comportamiento entre semiciclos de red es prcticamente
idntico, se puede usar ese clculo para predecir cundo se producir el nuevo paso
por cero, en el siguiente semiciclo de red.
Dado que la salida del comparador ser ruidosa en torno al umbral de tensin,
necesario realizar un ltrado.
es
La gura 3.20 muestra un esquema de la implementacin realizada para la sincronizacin con la red elctrica. Se puede observar que hay un contador el cual en cada
ciclo de reloj se incrementa o decrementa en uno. Su valor se incrementar cuando
el comparador est a
su salida a
0.
1,
mientras que se decrementar cuando el comparador tenga
El valor mnimo del contador es
0,
saturndose a ese valor en caso
necesario, mientras que el valor mximo depender de la frecuencia de la red, y de

la tensin de entrada. Un registro guarda el valor mximo del contador alcanzado
durante el presente semiciclo de red. A partir de cierto instante de tiempo, se puede calcular el valor medio del contador, dividiendo entre dos el valor mximo del
84
contador. Esto puede ser realizado fcilmente desplazando un bit hacia la derecha el
registro del valor mximo. El momento de clculo puede estar predeterminado, por
ejemplo, cuando haya transcurrido la mitad del tiempo equivalente a un semiciclo de
red. Otra opcin es contar un tiempo a partir del ltimo mximo adquirido, y tras
l, calcular el valor medio. En cualquier caso, es valor medio del contador se usar
como consigna para detectar el prximo paso por cero.
Como se coment, el contador anterior decrece cuando el comparador establece
un
en su salida. Esta funcionalidad permite ltrar el ruido que se genera cuando
la tensin de entrada est cercana al umbral de comparacin. Este ltro sencillo

permite calcular de forma bastante able el instante donde se ha producido el paso
por cero, para as predecir el siguiente paso por cero. Cuando se acerque el prximo
paso por cero, el contador volver a establecer su salida a
1, haciendo crecer de nuevo
el contador. Llegar un momento en el que el contador cruce la consigna generada

en el anterior semiciclo de red. En ese preciso momento, se genera una seal de
sincronismo, que servir para reiniciar el contador de direcciones de las memorias
que almacenan los ciclos precalculados.
Este proceso se produce durante todos los semiciclos de red mientras que el convertidor est funcionando. En general, la consiga se mantiene estable, ya que la frecuencia
de la red es ja, pero sta podra variar muy ligeramente. Adems, debido al ruido, y
a pesar del ltro descrito, puede haber pequeas variaciones en la consiga. Por ello, se
vuelve a ltrar la seal de la consigna, guardando las ltimas consignas, y realizando
la media. De nuevo, se puede realizar la media de forma trivial siempre que el nmero
de muestras sea potencia de dos. En particular, en el sistema propuesto se toman las
ltimas cuatro medidas y se desplaza el sumatorio dos posiciones hacia la derecha,
equivalente a dividir entre cuatro.
3.5. Anlisis de resolucin y efectos de la cuantizacin

En los convertidores de potencia controlados digitalmente, es importante analizar
la resolucin del ADC y los efectos de cuantizacin que se producen. En particular, si
no se tienen en cuenta la resolucin del ADC (sensor) y del actuador (normalmente
un PWM digital), se puede producir el
efecto del ciclo lmite en el lazo de
tensin. El ciclo lmite ha sido ampliamente descrito en la literatura. Por ejemplo,
[30, 29] analizan el ciclo lmite en convertidores dc-dc. En este tipo de convertidores,
el ciclo lmite se produce cuando la resolucin del PWM es menor que la resolucin del
ADC. Si esa condicin se cumple, es posible que el regulador no encuentre un punto
con error nulo, y se produzcan oscilaciones de baja frecuencia, fenmeno tambin
85

Figura 3.20: Sincronizacin con la red elctrica.

llamado ciclo lmite. La gura 3.21(a) muestra un caso en el que hay ciclo lmite. En la
gura, las lneas horizontales punteadas delimitan los posibles puntos de operacin del
actuador, en su equivalencia a tensin de salida. Por otra parte, las lneas horizontales
no punteadas separan las zonas que el ADC mide, y dentro de una zona el ADC no
puede distinguir diferentes valores de tensin. De hecho, las lneas estarn ms juntas
segn la resolucin sea mayor. En la gura 3.21(a) hay ciclo lmite ya que no hay un
punto de actuacin que resida en la zona de error nulo del ADC. Por otra parte, la
gura 3.21(b) muestra un caso en el que no hay ciclo lmite, ya que al menos hay un
punto de actuacin que se encuentra en una zona de error nulo del ADC.
El anlisis de la resolucin y de los efectos de cuantizacin es ms complejo en el
caso de la correccin de factor de potencia. En [72] se realiza el citado anlisis para
PFC con tcnicas clsicas. Dichas tcnicas tienen un lazo de tensin que genera un
comando de potencia,
Gin
o conductancia de entrada, el cual se usa en el lazo de
corriente. En [72] se asume que el lazo de corriente es perfecto, por lo que ste no
afecta a la tensin media de salida. De esa forma, slo habra que ver los efectos de
cuantizacin para el lazo de tensin.
Las tcnicas de ciclo precalculado que han sido propuestas no tienen dos lazos
en serie, sino que el ciclo de trabajo se aplica directamente al interruptor, salvo la
regulacin previa que haya. La propuesta que obtiene mejores resultados, presentada
en la seccin 3.3.3, tiene dos lazos de control, aunque diferentes a los usados en la
correccin de factor de potencia tradicional. El mejor mtodo propuesto divide el ciclo
de trabajo en tres componentes:
86
da , db
dc .
Los parmetros
db
dc
no modican la
voltage
Vout
1 bit error bin
Vref
0 bit error bin

-1 bit error bin
-2 bit error bin
DAC levels
ADC levels
transient
time
steady state
(a) Hay ciclo lmite dado que la resolucin de la actuacin es menor que la del sensor.
voltage
Vout
1 bit error bin
Vref
0 bit error bin

-1 bit error bin
-2 bit error bin
DAC levels
ADC levels
transient
steady state
time
(b) La resolucin de la actuacin es mayor que la del sensor y, por tanto, no hay ciclo
lmite.
Figura 3.21: Ciclo lmite en convertidores dc-dc. Imgenes extradas de [30].

tensin media de salida, puesto que su valor medio durante un semiciclo de red es
nulo (guras 3.17(b) y 3.13(b)).
El nico parmetro que afecta a la tensin
media de salida es da , mostrado en la gura 3.17(a). El anlisis de resolucin, por

tanto, se realizar teniendo en cuenta nicamente el parmetro
da .
Basndose en el anlisis detallado en [72], se estudiarn las condiciones que han

de cumplirse para evitar la aparicin del ciclo lmite. El ciclo lmite no es deseable
ya que produce oscilaciones subarmnicas en la tensin de salida y en la corriente de
entrada. Hay dos grandes fuentes de generacin de ciclo lmite.
La primera fuente de ciclo lmite en convertidores ac-dc es el muestreo de la tensin
de salida, ver gura 3.22. La gura 3.22(a) muestra un caso donde seguramente se
producir ciclo lmite. En la gura se ve cmo la tensin de salida del convertidor
87

V ripple
Zero
Error
Bin
qA / D
Hv
V ripple
-1
0 e[n]
+1
(a) Fast nonsync. sampling example I
(a) Hay posibilidad de ciclo lmite.
Zero
Error
Bin
qA / D
Hv
-1
0 e[n]
+1
(b) Hay ciclo lmite segn el regulador integre

el error.
1
V ripple
qA / D
Hv
Zero
Error
Bin
2 f line
V ripple
qA / D
Hv
-1
0 e[n]
+1
Zero
Error
Bin
-1
0 e[n]
+1
(c) No hay ciclo lmite ya que el rizado est den- (d) No hay ciclo lmite ya que la medida est
tro de la ventana del ADC.
sincronizada con el rizado.
Figura 3.22: Ciclo lmite en PFC segn la sincrona de las medidas. Imgenes extradas de [72].
oscila entre zonas de error de
LSB. La nica posibilidad de que no haya ciclo
lmite es que el nmero de veces que el error es -1 sea igual al nmero de veces que
el error es +1. Por tanto, es bastante razonable pensar que esta situacin conducir
a situaciones de ciclo lmite. La gura 3.22(b) muestra un caso donde hay seguridad
en la existencia de ciclo lmite. En ella se muestra que la tensin de salida oscila
entre dos zonas, con error nulo y error siempre positivo. Por tanto, el regulador ir
integrando el error cometido y cambiar su actuacin.
Por otra parte, la gura 3.22(c) ilustra un ejemplo donde no hay ciclo lmite, dado
que la ventana del ADC es sucientemente grande para abarcar el rizado de la tensin
de salida. El error siempre ser 0 y no habr ciclo lmite, pero este mtodo sacrica
resolucin en el ADC, no siendo ptima. Por ltimo, la gura 3.22(d) muestra un
caso en el que no existe ciclo lmite. En este caso, aunque la tensin de entrada cruce
diferentes zonas de error, la medida es tomada siempre en el mismo punto dentro de
un semiciclo de red. Por tanto, no habr ciclo lmite, ya que el regulador puede llegar
a una actuacin en la que dicho punto se mantenga en una zona de error nulo.
En el caso propuesto, la tensin de salida se muestrea mltiples veces y se realiza
una media de todos los valores obtenidos. El sistema estar libre de ciclo lmite
producido por el muestro porque el comando de potencia (salida del regulador de
88
Figura 3.23: Modelo del lazo de tensin media de salida para su anlisis de resolucin y cuantizacin.
tensin) slo se produce una vez por semiciclo de red y adems se produce en el
mismo punto, especcamente en el paso por cero de la tensin de entrada.
La segunda fuente de generacin de ciclo lmite se puede derivar de la cuantizacin
del comando de potencia. Normalmente el comando de potencia es la salida del lazo
de tensin, la cual sirve de entrada al lazo de corriente. En cambio, en la propuesta
de este captulo, el comando de potencia equivale al valor
que sirve para cambiar la componente
da ,
del regulador de tensin,
como se explic en la seccin 3.3.3.
El ciclo lmite a causa del comando de potencia puede surgir tanto en rgimen permanente como durante transitorios. En el primer caso, ocurrir cuando el comando
no tiene suciente resolucin para obtener error nulo en la medida del ADC, mientras
que en el segundo ocurrir cuando la accin integral del regulador es demasiado grande. La gura 3.23 muestra un modelo del lazo de tensin media de salida respecto
al comando de potencia
k.
En la gura,
Hv
es la ganancia del circuito de acondicio-
namiento de la tensin de salida, el cual se utiliza previo a la medicin con el ADC.

Normalmente este circuito es un divisor resistivo. ADC es el convertidor analgicodigital, y
Rk1 v(z) es
el regulador, el cual tiene en cuenta el valor medio de la tensin
de salida para generar

de
da ,
k1 . Por ltimo el valor de k1
se traducir a un cambio del valor
como se vio en la gura 3.18, y a travs de la ecuacin:
Da = 1 (1 da ) k1
(3.17)
La condicin para evitar el ciclo lmite en rgimen permanente es que el paso

mnimo que puede realizar el regulador sea menor que el paso mnimo del ADC. De
esa forma, siempre habr una solucin en la que el error (referencia - medida) de la
89

tensin media de salida sea nulo, (ver gura 3.21(b)). Esta condicin se ve reejada
en:
Gvk0 Hv qk < qADC
donde
Gvk0
de potencia
(3.18)
es la ganancia en modelo de pequea seal y en continua del comando
k . qk
qADC
son las resoluciones del regulador y del ADC respectivamen-
te, es decir, el valor de sus bits menos signicativos. Si la ecuacin (3.18) se cumple,
siempre habr un valor del comando de potencia que resida dentro de la zona de error
nulo del ADC. La ganancia del comando de potencia,
Gvk0 ,
puede ser dividida en:
Gvk0 = Gvd0 Gdk0
Gdk0
(3.19)
es la ganancia en modelo de pequea seal y en continua desde el comando de
potencia
hasta el ciclo de trabajo
da ,
Gvd0
es la ganancia en modelo de pequea
seal y en continua desde el ciclo de trabajo hasta la tensin de salida. En la tercer

mtodo propuesto,
Gdk0
es igual a (1
se multiplica por (1
< da >T u ),
donde
un semiciclo de red. Por otra parte,
Gvd0
da )
y despus se resta a
< da >T u
1,
es el valor medio de
por lo que
da
durante
es la ganancia en modelo de pequea seal
y en continua del convertidor elevador desde el ciclo de trabajo hasta la tensin de

salida. En particular,
Gvd0
es igual a:
Gvd0 =
< vg >T u
1 < da >T u 2
(3.20)
La ganancia de la planta depende del punto de trabajo en el que se encuentre el

convertidor, por lo que debe calcularse para las condiciones nominales. Sustituyendo
(3.19) en (3.18), se obtiene la condicin denitiva para evitar ciclo lmite en rgimen
permanente:
Gvd0 (1 < da >T u ) Hv qk < qADC
90
(3.21)
Sustituyendo la ecuacin anterior con los datos del convertidor diseado en este
captulo, el ciclo lmite no aparece si se cumple la siguiente condicin:
Gvd0 (1 < da >T u ) Hv qk < qADC

5
1
695,6522 (1 0,425)
qk < 5 10
500
2
qk < 0,0012
(3.22)
La condicin de ausencia de ciclo lmite se cumple si la resolucin del regulador

es sucientemente na. El regulador diseado utiliza
qk =
214
= 0,00006
es mucho menor que
0,0012.
14
bits fraccionales, por lo que
Por tanto, la condicin se cumple,
y no se producir ciclo lmite en rgimen permanente, ya que el regulador encontrar

una zona de error nulo.
La condicin para evitar ciclo lmite en convertidores dc-dc [30, 29] tambin debe
comprobarse en las tcnicas PFC, ya que el comando de potencia
cambia el ciclo
de trabajo medio durante un semiciclo de red. Sin embargo, el ciclo de trabajo medio
se obtiene con todos los ciclos de trabajo dentro de un semiciclo de red, por lo que
hay intrnsecamente una tcnica de
dither
[30] al obtener el valor medio de ciclo de
trabajo. Teniendo en cuenta esto, otra condicin para evitar el ciclo lmite rgimen
permanente se muestra en (3.23), la cual que ser fcilmente satisfecha gracias al
dither
intrnseco al calcular el ciclo de trabajo medio durante un semiciclo de red.
qDP W M
< qADC
#swcyc
5 qDP W M
5
695,6522
< 10
500
1000
2
qk < 0,7
Gvd0 Hv
En la ecuacin previa,
qDP W M
(3.23)
es la resolucin del PWM digital, y
#swcyc
es
el nmero de ciclos de conmutacin que hay durante un semiciclo de red, siendo

igual a
1000
en el regulador propuesto. El regulador utiliza
(ver seccin 3.6), incluyendo
215
= 0,00003 << 0,7,
bits para realizar
dither
15
bits para el PWM
[30]. Por tanto,
qDP W M =
por lo que la condicin para evitar el ciclo lmite debido a la
resolucin del ciclo de trabajo tambin es satisfecha.

Las condiciones vistas en 3.22 y 3.23 comprueban si hay una salida del regulador
la cual resida en una zona de error nulo para el ADC. Sin embargo, el ciclo lmite
91

tambin puede aparecer despus de un transitorio si la parte integral del regulador es

sucientemente alta como para que en un nico ciclo de regulacin se pueda cruzar
esa zona de error nulo. La condicin dinmica para evitar ciclo lmite es:
Gvk0 Hv Ki < 1
donde
Ki
(3.24)
es la parte integral del regulador PID. En el sistema propuesto, la com-
ponente integral del regulador es
211 ,
y sucientemente baja como para cumplir la
condicin:
Gvd0 (1 < da >T u ) Hv Ki < 1

5
695,6522 (1 0,425)
211 < 1
500
0,002 << 1
(3.25)
Por tanto, el sistema tampoco llegar a una situacin de ciclo lmite tras un transitorio.
Como conclusin, a la hora de comprobar si puede existir ciclo lmite en convertidores PFC, se debe cumplir la misma condicin necesaria para convertidores dc-dc,
es decir, que la resolucin en el PWM digital sea ms na que la resolucin del DC,
pero usando la resolucin efectiva del PWM durante un semiciclo de red, y por tanto
teniendo en cuenta el
dither
intrnseco de los sistemas PFC. Adems, para evitar
ciclo lmite, es necesario que la tensin de salida se muestre de forma sincronizada o

al menos debe elegirse correctamente la ventana de medicin del ADC de la tensin
de salida. Tambin para evitar ciclo lmite, el comando de potencia
suciente resolucin, y la ganancia integral del regulador que genera
debe tener
no puede ser
demasiado alta. La resolucin del PWM digital se ha estudiado profundamente en

la literatura, mientras que la resolucin del comando
es fcil de obtener, ya que
es una variable interna del regulador y se puede generar con resolucin arbitraria.
La resolucin del comando de potencia puede ser tan grande como se desee, pero
no tendra sentido que fuera mucho ms na que la resolucin del PWM, ya que el
comando de potencia se usa nalmente para cambiar el ciclo de trabajo medio.
92
Tabla 3.1: Parmetros del convertidor boost construido para ciclo de trabajo precalculado
Parmetro
Valor
fsw
resoluci
onP W M
L
C
Pout
Vout
100 kHz
1000 valores
5 mH
68 F
300 W
400 V
3.6. Resultados
En esta seccin se van a mostrar los experimentos realizados y los resultados obtenidos para comparar todos los mtodos propuestos. De esta forma, se analizarn
factores de potencia y armnicos obtenidos, cumplimiento de normativa, y coste
ware
hard-
en trminos de rea y frecuencia mxima de funcionamiento.
Las pruebas de este captulo se han basado en un convertidor elevador, construido

con las caractersticas descritas en la tabla 3.1. Aunque el convertidor utilizado en
este captulo es diferente al utilizado durante las pruebas experimentales en el captulo anterior, la principal diferencia radica en el aislamiento de las seales digitales de
control respecto a la etapa de potencia, siendo el convertidor ms robusto ante ruido
electromagntico. Este ruido en su mayor medida est provocado por la conmutacin
del convertidor. En cualquier caso, el aislamiento no es una caracterstica necesaria
para hacer ciclo precalculado. La siguiente diferencia principal es el uso de un condensador de salida con capacidad ligeramente menor,
68 F
en vez de
100 F .
La
menor capacidad en el condensador de salida implica mayor rizado en la tensin de

salida, por lo que el lazo de rizado de la tensin de salida puede actuar con mayor resolucin. Sin embargo, el cambio del condensador tampoco es signicativo, habiendo
probado que el funcionamiento con mayor capacidad es totalmente factible.
Todas las pruebas han sido realizadas con la FPGA Xilinx XC3S1000-4FT256. El
reloj usado tiene una frecuencia de
un DCM (del ingls
igual a
100 M Hz .
50 M Hz
Digital Clock Manager ),
y su frecuencia ha sido doblada con

por lo que la frecuencia de trabajo es
La frecuencia de conmutacin es igual a
seal PWM para el interruptor con valores entre

han aadido
50 Hz
100 kHz ,
999,
generando una
aunque internamente se
bits de dither [30]. Por otra parte, la frecuencia de red utilizada es de
y, por tanto, igual a
100 Hz
despus de la recticacin. Teniendo en cuenta
la frecuencia de la tensin de entrada y recticada, y la frecuencia de conmutacin,

el semiciclo de red se divide en
1 000
ciclos de conmutacin.
93

El clculo de los ciclos de trabajo se ha automatizado realizando
scripts
en Math-
Works Matlab, y realizando los clculos con alta precisin. Estos valores calculados
se guardan en la FPGA para que el sistema pueda aplicarlos en cada semiciclo de
red. Dependiendo del mtodo usado, los valores calculados son directamente el ciclo
de trabajo en su valor complementario (en el primer mtodo) o sus componentes por
separado (en el caso de los dos casos restantes). En el primer mtodo, el ciclo de
trabajo completo se guarda en su formato complementario (1
segundo mtodo necesita leer los parmetros (1
mtodo se almacenan los parmetros (1
para un ciclo de conmutacin se guarda en
999
con signo, y
da ), (1 d1 )
Los parmetros descritos se almacenan en las
un valor entre
d1 )
16
block
d2 .
y
d).
Por su parte, el
Finalmente, en el tercer
dc .
RAMS de la FPGA. Cada valor
bits, usando
11
bits para almacenar
bits para almacenar valores fraccionarios del
ciclo de trabajo. Estos valores se usan para implementar la tcnica de
dither,
la
cual incrementa internamente la resolucin del PWM. Teniendo en cuenta el tamao

de cada valor, y el nmero de valores, se extrae que cada componente almacenada
necesita
16 000
bits. Este tamao es menor que el ofrecido por una
la FPGA, ya que esta FPGA puede ser congurada con
24
block
mdulos de
RAM de
16 kb
cada
mdulo.
Los reguladores para los dos lazos propuestos, lazo de tensin media de salida y lazo
del rizado de la tensin de salida, son reguladores sencillos PID. Su implementacin
ha sido realizada usando coma ja, similar a la descrita en la seccin 2.3.5. Como se
ha comentado previamente, el lazo de tensin media de salida es similar a un lazo de
tensin en un convertidor de factor de potencia clsico, por lo que tiene bajo ancho de
banda. Por otra parte, el lazo del rizado de la tensin de salida se comporta como un
lazo de corriente en un corrector clsico. Sin embargo, este lazo no mide la corriente
de entrada, y tiene un ancho de banda bajo, ya que la entrada del regulador es el
rizado de la tensin de salida durante un semiciclo de red.
El nico ADC usado mide la tensin de salida en mltiples puntos dentro de un
semiciclo de red. La FPGA calcula la media de las medidas como entrada del lazo
de tensin media. Con el mismo ADC se calcula tambin el rizado como diferencia
entre mximo y mnimo durante cada semiciclo de red. Dicho valor es la entrada al
lazo de rizado de tensin que regula la carga de forma indirecta.
Por ltimo, la aplicacin del ciclo precalculado requiere que los datos guardados
en las memorias y la corriente de entrada estn sincronizados. Para ello se usa un
comparador de tensin, el cual compara la tensin de entrada, a travs de un divisor
resistivo, con una tensin de referencia. Cuando la tensin de entrada recticada est
por debajo de
94
10 V ,
el comparador ja su salida a '1' y, en caso contrario ja un '0'.
Tabla 3.2: Equipamiento usado para los resultados experimentales.

Equipamiento
Fuente de
Osciloscopio
Medicin PFC
corriente alterna
(THDi y PF)
Equipamiento 1 Adaptive Power Systems
Agilent
FFT del osciloscopio
FC200
MSO-X 3104A
Equipamiento 2
Pacic
Tektronix
Analizador de potencia
345-AMX
MSO 2014
Voltech PM1000+
En la FPGA se ha implementado un sencillo ltro para eliminar los rebotes en la
salida del comparador (ver seccin 3.4). Este ltro genera la seal de sincronizacin
entre el semiciclo de red y el direccionamiento de las memorias.
Los resultados han sido tomados con dos equipamientos de medicin diferentes. Los
dos equipamientos estn resumidos en la tabla 3.2. El primer equipamiento incluye
una fuente de corriente alterna de menores prestaciones, y las mediciones del factor
de potencia y la distorsin armnica de la corriente de entrada han sido realizadas
con la FFT (del ingls
Fast Fourier Transform )
analizando la forma de onda de
la corriente de entrada. El segundo equipamiento consta de una fuente de corriente

alterna ms avanzada con posibilidad de generar tensiones distorsionadas, y el sistema
de medicin se realiza con un analizador de potencia, el cual tiene mayor precisin en
sus medidas. En cada experimento se detallar qu equipamiento se ha usado para
obtener los resultados experimentales.
3.6.1. Comparativa entre regular el ciclo de trabajo d o su complementario (1 d)

En la seccin 3.3.1, el ciclo de trabajo se trata como una componente nica, la cual
es modicada segn el valor medio en la tensin de salida. Se describi e ilustr con
un ejemplo el deterioro en la forma del ciclo de trabajo cuando se regula directamente.
Sin embargo, regulando su trmino complementario,
1 d,
el ciclo de trabajo apenas
se desva del ciclo de trabajo regulado idealmente.

A continuacin se muestran pruebas experimentales sobre estas tres posibilidades
de regulacin usando el equipamiento 1 (ver tabla 3.2). Se ha probado el mtodo de la
seccin 3.3.1, utilizando las tres regulaciones. En todos los sistemas, se ha variado la
tensin de entrada para que el regulador tenga que actuar un
3 % por encima y debajo
de su valor nominal. Se han extrado las formas de onda de la corriente de entrada, as

como datos numricos de la distorsin armnica de la corriente (THD) y del factor de
potencia. En la gura 3.24 se muestran la corriente de entrada durante un semiciclo
de red. La gura muestra que el mtodo de regulacin sobre (1
d)
es mucho ms
robusto ante actuaciones tanto positivas como negativas. Por otra parte, la tabla 3.3
95

(a) Mtodo
(c) Mtodo
(e) Mtodo
d + 1 .
Regulacin del
3 %.
d k2 .
Regulacin del
3 %
1 (1 d) k3 .
Regulacin del
3 %.
(b) Mtodo
d + 1 .
(d) Mtodo
(f) Mtodo
d k2 .
Regulacin del
+3 %.
Regulacin del
+3 %
1 (1 d) k3 .
Regulacin del
+3 %.
Figura 3.24: Corriente de entrada regulando d + 1 , d k2 y 1 (1 d) k3 .

muestra la distorsin armnica de la corriente y el factor de potencia obtenido con
ambos mtodos Los resultados numricos tambin muestran claramente la ventaja
de regular (1
d),
obteniendo factores de potencia por encima de
casos. Queda demostrado que
0,99
en ambos
la regulacin con (1 d) es ms precisa, por lo
que el mtodo descrito en la seccin 3.3.1 usa el trmino complementario del ciclo de
trabajo.
96
Tabla 3.3: Factor de potencia y distorsin armnica regulando d y (1 d).

Mtodo
Regulacin +3 %
Regulacin 3 %
D + :
d k2
1 (1 d) k3
Mtodo
Mtodo
Mtodo
PF
THDi
PF
THDi
0,97287
0,87327
0,99465
16,6994 %
38,0949 %
7,3373 %
0,95655
0,77220
0,99467
21,31376 %
54,3135 %
7,3233 %
Tabla 3.4: Resultados de implementacin de los tres mtodos para la FPGA Xilinx XC3S1000.
Method
LUTs de 4
Flip
Multiplicadores
Block RAM
entradas
ops
18x18
(16 kb)
Mtodo 1:
165
91
(1,07 %)
(0,59 %)
(8,33 %)
(4,17 %)
Mtodo 2:
245
109
d1 , d2
(1,60 %)
(0,71 %)
(20,83 %)
(8,33 %)
Mtodo 3:
309
109
da , db , dc
(2,01 %)
(0,71 %)
(25 %)
(12,5 %)
Sincronizacin, PWM,
828
457
Interfaz ADC, etc
(5,39 %)
(2,98 %)
(8,33 %)
(0 % )
3.6.2. Comparativa de los mtodos de regulacin propuestos

En este apartado se muestran los resultados experimentales, usando el equipamiento 1 (tabla 3.2) relacionados con los tres mtodos descritos en las secciones 3.3.1, 3.3.2
y 3.3.3.
En primer lugar se han implementado los tres sistemas en la FPGA comentada
anteriormente. La tabla 3.4 muestra los resultados de implementacin ms signicativos, dando los resultados de cada regulador aislado y del resto de lgica necesaria
para controlar el ADC, la sincronizacin con la red elctrica, generacin del PWM,
ip ops se usan en la etapa

con dither, en la interfaz con el
etc. Como se puede observar, la mayora de las LUTs y

de sincronizacin con la red, el clculo del PWM
ADC, etc. Ninguno de los tres mtodos propuestos usan una cantidad de recursos excesiva siendo, en todo caso, inferior a los recursos del resto del sistema. Por tanto, la
decisin sobre qu mtodo usar no debe tomarse basndose en los recursos necesarios.
Se han realizado experimentos para comprobar el comportamiento de los diferentes
mtodos ante cambios en las condiciones de entrada. El primer experimento ha consistido en la variacin de la tensin de entrada. En particular, se ha subido y bajado
un
10 %
la tensin de entrada, para comprobar el comportamiento de la corriente de
entrada. Los resultados se muestran en la gura 3.26. La la superior corresponde a

tensiones de entrada
10 % menores a la nominal, la la central muestra los resultados
en condiciones nominales, y la la inferior muestra los resultados correspondientes a

tensiones de entrada
10 % mayores a la nominal. Como se puede observar, la corriente
de entrada es similar usando los tres mtodos. Todos los mtodos
se comportan de
97
98
: Vg = 207 V . Mtodo d1 , d2 .
: Vg = 230 V . Mtodo d1 , d2 .
: Vg = 253 V . Mtodo d1 , d2 .
: Vg = 207 V . Mtodo 1 d.
Figura 3.26: Vg = 230 V . Mtodo 1 d.
: Vg = 253 V . Mtodo 1 d.
Figura 3.26: Corriente de entrada frente a diferentes tensiones de entrada.

: Vg = 253 V . Mtodo da , db , dc .

Tabla 3.5: Factor de potencia y distorsin armnica ante cambios en la tensin de entrada. Vg
nominal igual a 230 V .
Mtodo
207 V
230 V
253 V
d
d1 , d2
da , db , dc
PF
THDi
PF
THDi
PF
THDi
0,97906
0,98336
0,97968
14,6257 %
13,0075 %
14,4034 %
0,99450
0,99442
0,993
7,4394 %
7,4893 %
9,30 %
0,98910
0,98596
0,98075
10,4974 %
11,9337 %
14,0104 %
forma similar ante cambios de tensin de entrada.
Este comportamiento es
lgico ya que el ciclo de trabajo est altamente inuenciado por la relacin entre la
tensin de entrada y la tensin de salida, y todos los mtodos tienen en cuenta dicha
relacin. La tabla 3.5 muestra los resultados numricos de la prueba, tanto en factor
de potencia, como en distorsin armnica de la corriente.
El experimento anterior consista en cambiar la tensin de entrada. Los tres mtodos se comportan de forma muy parecida ante dicho cambio, ya que es fcil corregir
el error producido por tensiones de entrada no nominales. Adems es importante
destacar que los cambios en la tensin de entrada son muy pequeos en situaciones
reales.
Por otra parte, los cambios en la carga del convertidor s son muy comunes y
mucho mayores. Por ello se han realizado experimentos para probar los tres sistemas
con diferentes cargas. De esta forma, el lazo de rizado de la tensin de salida puede
ser analizado. El lazo de tensin media tambin est funcionando, ya que siempre
es necesario controlar la tensin media de salida, pero su actuacin es muy leve ya
que la tensin media apenas cambia con diferentes cargas. En los tres mtodos, el
preclculo del ciclo de trabajo se ha realizado para las condiciones nominales, con
P = 300 W .
La gura 3.28 muestra el factor de potencia para los tres mtodos con
diferentes cargas, todos en rgimen permanente. Adems, la gura 3.27 muestra la

forma de la corriente en el mismo experimento para un caso concreto, con el
50 %
de
el tercer mtodo (da , db , dc )

obtiene los mejores resultados cuando la carga no es la nominal.
carga respecto a la nominal. Se observa claramente que
Podra pensarse que el segundo mtodo (d1 , d2 ) es mejor que el primer mtodo (d),
porque el segundo mtodo regula
d2
con el rizado de la tensin de salida, mientras
que el primer mtodo no lo hace. Sin embargo, el segundo mtodo no tiene en cuenta
la componente de rizado dentro del parmetro
en cuenta el rizado en
d1
d1 .
y la regulacin de
d2
sin tener
es contraproducente. Esto puede ser explicado mirando
la gura 3.17(b), la cual muestra

de la componente
d1 ,
db ,
que realmente es la distorsin por el rizado
Comparando las componentes
y 3.17(b) respectivamente, se observa que
db
d2
es mayor que
db
en las guras 3.13(b)
d2 , y regulando slo d2 , el
99

(a) Mtodo
(b) Mtodo
(c) Mtodo
d.
d1 , d 2 .
da , d b , d c .
Figura 3.27: Corriente de entrada con potencia P = 147 W (Precalculado para 300 W ).
100
1,00
Factor de potencia
0,95
0,90
0,85
D
D1, D2
0,80
Da, Db, Dc
0,75
0,70
0,65
33
72
147
221
300
P (W)
Figura 3.28: Factor de potencia de todos los mtodos para diferentes cargas. Ciclos de trabajo
precalculados para V g = 230 V , P = 300 W y Vout = 400 V .
1,00
Factor de potencia
0,95
0,90
0,85
D
D1, D2
0,80
Da, Db, Dc
0,75
0,70
0,65
20
42
86
P (W)
130
176
Figura 3.29: Factor de potencia para los tres mtodos con diferentes cargas. Ciclos de trabajo
precalculados para V g = 120 V , P = 176 W y Vout = 300 V .
segundo mtodo obtiene peores resultados que regulando nicamente la

componente d.
El mismo experimento tambin se ha realizado para otro conjunto de datos precalculados:
Vg = 120 V , Vout = 300 V
P = 176 W .
De esta forma, podemos ver
si los mtodos se comportan de forma similar con diferentes tensiones y potencias.
101

Tabla 3.6: Normativa IEC 61000-3-2.
Armnico
Clase A
(A)
3o
5o
7o
9o
11o
13o
o
15 n 39o
2,30
1,14
0,77
0,40
0,33
0,21
0,15 15/n
2o
4o
6o
o
8 n 40o
1,08
0,43
0,3
0,23 8/n
Clase B
(A)
Clase C
Clase D
(% del fundamental) (mA/W)
Armnicos impares
3,45
1,71
1,155
0,60
0,495
0,315
0,225 15/n
30
factor de potencia
10
7
5
3
3
3
3,4
1,9
1,0
0,5
0,35
3,85/13
3,85/n
Armnicos pares
1,62
0,645
0,45
0,345 8/n
La gura 3.29 muestra los resultados para estas condiciones. En general todos los
mtodos obtienen mejores resultados con menores tensiones. Con estas condiciones,
el tercer mtodo (da , db , dc ) sigue obteniendo resultados mucho mejores, mientras que
el segundo mtodo (d1 , d2 ) obtiene los peores.
Por ltimo, se han hecho pruebas de cumplimiento de normativa con los tres mtodos propuestos. En particular se ha tenido en cuenta la normativa de contenido
armnico IEC 61000-3-2, publicada por la
International Electrotechnical Comission
(IEC). Esta normativa limita el contenido armnico en la red elctrica causado por el
equipamiento conectado a la red. Este estndar dene cuatro clases de equipamiento,
y limita de forma diferente cada clase. La clase B agrupa el equipamiento porttil y
los sistemas de soldadura por arco. Por su parte, la clase C dene las limitaciones de
los equipos de iluminacin y es la ms restrictiva. La clase D agrupa los equipamientos por debajo de
600 W
que pueden provocar gran impacto en la red elctrica. En
otros, sta ltima clase engloba a los ordenadores personales, televisiones y monitores. Por ltimo, la clase A engloba a todo el equipamiento no recogido por las clases
anteriores. La tabla 3.6 resume las limitaciones de cada clase.
Todas las clases han sido probadas (A, B, C y D), y todos los mtodos han superado
las pruebas. La tabla 3.7 muestra los resultados de cumplimiento de normativa para
el tercer mtodo (da ,
db , dc ). Como se puede observar, todos los armnicos analizados
son mucho menores a los lmites que determina la normativa citada.
En
particular, en esta prueba se ha usado el equipamiento 2, el cual incluye un analizador

de potencia Voltech PM1000+. Por motivos de espacio, no se han mostrado todos
los armnicos involucrados en la citada normativa. Sin embargo, el analizador de
potencia usado permite realizar pruebas completas de cumplimiento de normativa, y
el sistema cumple la normativa para todas las clases.
102
Tabla 3.7: Prueba del mtodo Da , Db , Dc para la clase C de la normativa IEC 61000-3-2.
Armnico
1o
2o
3o
5o
7o
Valor
Mximo
Mximo
Mximo
Mximo
medido (A) Clase A (A) Clase B (A) Clase C (A) Clase D (A)
1,39
0,0035
0,135
0,045
0,020
1,080
2,300
1,140
0,770
1,620
3,450
1,710
1,155
0,028
0,414
0,139
0,097
1,020
0,570
0,300
3.6.3. Pruebas de dinmica

El presente captulo ha mostrado diferentes formas de regulacin del ciclo de trabajo precalculado para correccin de factor de potencia. Las citadas tcnicas en mayor
o menor medida permiten obtener los ciclos de trabajo ptimos para condiciones de
trabajo diferentes a las nominales, y en rgimen permanente. En el captulo se ha
comentado que dichas tcnicas confan su dinmica en reguladores de tipo PID. El
objetivo del captulo no es mejorar la dinmica de reguladores para correccin de
factor de potencia y, por ello, se han implementado reguladores muy estables y por
tanto no muy rpidos. En cualquier caso, en esta seccin se va a analizar la dinmica
de los reguladores implementados.
Los ltimos dos mtodos propuestos (d1 , d2 y
da , db , dc ) utilizan dos lazos de control,
uno midiendo la tensin medida de salida, y el otro midiendo el rizado de la tensin

de salida.
El primer lazo controla la tensin media de salida, a travs de
da ,
la cual vara
principalmente ante cambios de la tensin de entrada. La planta a regular,

expresa la relacin entre la tensin de salida,
Vout ,
GVout K1 ,
y la salida del primer lazo,
Vout (s)
Vout (s) Da (s)
=
K1 (s)
Da (s) K1 (s)
K1 :
(3.26)
El primer elemento relaciona la tensin de salida con el ciclo de trabajo aplicado.

La funcin de transferencia del primer elemento tiene la dinmica de un corrector de
. Por otra
factor de potencia de tcnica clsico, la cual est descrita en [28]: RC
S+1
2
parte, la ganancia se puede calcular teniendo en cuenta la siguiente relacin:
vout =
vin
1 da
(3.27)
Donde todos los valores sern los ecaces a lo largo de un semiciclo de red. Para
calcular la ganancia, se debe linealizar en torno al punto de equilibrio:
103

vout =
Vin
da
(1 Da )2
(3.28)
y Da son los valores ecaces a lo largo de un semiciclo de red. Por tanto,

Vout (s)
la relacin
Da (s) teniendo en cuenta tanto su ganancia como su dinmica es:
Donde
Vin
Vout (s)
Vin
=
Da (s)
(1 Da )2
1
RC
2 s
(3.29)
+1
(3.30)
Por otra parte, el trmino
Da (s)
K1 (s) es la ganancia desde el comando
ciclo de trabajo. La relacin entre
K1
Da (s)
K1
hasta el
tiene dinmica, pero sta se puede
despreciar, ya que esa transformacin se realiza cada ciclo de conmutacin y, en

cambio, se va a discretizar la planta con periodo igual al semiciclo de red. Por ello,
se puede ignorar la dinmica y utilizar nicamente su ganancia. Como se ve en la
gura 3.18, la componente
da
regulada se obtiene con la frmula:
da = 1 k1 (1 da )
(3.31)
De nuevo se obtendr la ganancia linealizando en torno al punto de equilibrio:
da = (1 Da )k1
La ganancia de
(3.32)
Da (s)
K1 (s) es, por tanto:
Da (s)
= (1 Da )
K1 (s)
(3.33)
Como se puede observar en la ecuacin anterior, la ganancia es negativa, por lo que

el regulador tambin tendr signo negativo. Una vez calculadas las dos componentes
de la ecuacin (3.26), se obtiene la planta completa a regular:
104
Vout (s)
Vin
=
K1 (s)
(1 Da )2
(1 Da )
+1
1
Vin
Vout (s)
=
RC
K1 (s)
(1 Da ) 2 s + 1
Los valores de
Vin , Da , R
RC
2 s
(3.34)
pueden ser despejados, obteniendo la planta en el
dominio continuo:
Vout (s)
400
= GVout K1 (s) =
K1 (s)
0,01813s + 1
(3.35)
Esta planta se ha discretizado para realizar un controlador diseado directamente

en el dominio discreto. Se ha utilizado un tiempo de muestro igual a un semiciclo de
red (10
ms),
y se ha discretizado usando el mtodo de bloqueador de orden cero (en
ingls Zero Order Hold):
GVout K1 (z) =
169,6
z 0,5761
(3.36)
Se ha diseado un regulador PI para controlar la planta descrita:
RK1 Vout (z) =
29 (z 0,75)
z1
(3.37)
El regulador diseado es un PI (proporcional-integral) y es muy conservador, premiando la estabilidad ante la rapidez de la actuacin. El ancho de banda del regulador
es de
3,7 Hz ,
no alejndose de los correctores de factor de potencia clsicos. En la
gura 3.30 se muestra la respuesta en lazo cerrado del primer control ante un escaln
en la tensin de salida.
El segundo lazo adapta el ciclo de trabajo que se aplica en funcin de la potencia
demandada por la carga conectada al convertidor. La potencia demandada hace que
el rizado de la tensin de salida cambie. Analizando la ecuacin (3.6) durante un
semiciclo de red, el rizado de la tensin de salida es igual a:
105

1
0,9
0,8
Tensin de salida (V)
0,7
0,6
0,5
0,4
0,3
0,2
0,1
0
0,05
0,1
0.15
Tiempo (s)
0,2
0,25
0,3
0,35
Figura 3.30: Respuesta en lazo cerrado del lazo de tensin media de salida ante un escaln de
tensin.
vriz =
Pout
C r Vout
(3.38)
El rizado de la tensin de salida no tiene dinmica, sino que obtiene su nuevo

valor de forma instantnea, teniendo en cuenta que el rizado se dene entre el valor
mximo y mnimo dentro de un semiciclo de red. El segundo lazo lo nico que hace
es generar un valor
K2
proporcional al rizado detectado y, por tanto, proporcional a
la carga demandada. El regulador, siendo nicamente proporcional es:
RK2 Vriz =
1
vrizado
esperado
1
36,73
(3.39)
Se han realizado pruebas de dinmica aplicando transitorios, cambiando la tensin

de entrada y la carga del convertidor. Todas las pruebas de dinmica se han realizado
con el tercer mtodo de regulacin propuesto (da , db , dc ), pues que se ha visto que es
el que ofrece mejores resultados, y usando el equipamiento 2 (ver tabla 3.2).
La gura 3.31(a) muestra un transitorio en el cual la tensin de entrada ha cambiado de
106
230 V
220 V .
Por otra parte, en la gura 3.31(b) se ve la respuesta del
(a) Cambio de la tensin de entrada de
230 V
220 V .
(b) Cambio de la tensin de entrada de
220 V
230 V .
Figura 3.31: Transitorios al cambiar la tensin de entrada. Morado: Tensin de salida. Verde:
Tensin de entrada.
sistema cuando la tensin de entrada ha cambiado de
220 V
230 V . Como se puede
observar, aproximadamente en nueve semiciclos de red, unos
90 ms,
la tensin de
salida vuelve a llegar al valor de referencia.

Por otra parte, se han hecho transitorios provocados por cambios en la carga. En
la gura 3.32(a) se muestra el transitorio al reducirse la carga un
150 W ).
50 %
En cambio, la gura 3.32(b) muestra un escaln de carga del
(de
50 %
300 W
al
100 %.
Las guras muestran que la accin del lazo es prcticamente instantnea. Es cierto
que al
50 % de carga, la corriente de entrada queda notablemente distorsionada, pero
la dinmica es rpida.
107

(a) Cambio de la tensin de entrada de
230 V
220 V .
(b) Cambio de la tensin de entrada de
220 V
230 V .
Figura 3.32: Transitorios al cambiar la carga del convertidor. Morado: Tensin de salida. Azul:
Corriente de entrada
3.6.4. Inuencia de la inductancia y conductancia del convertidor

Las tcnicas de correccin de factor de potencia propuestas usan ciclos de trabajo
precalculados. Como se ha visto durante este captulo, estos clculos se realizan para
unas determinadas condiciones de trabajo, y cualquier cambio en el convertidor real
afectar negativamente a la correccin de factor de potencia. Todos los sistemas
propuestos se basan en la ecuacin 3.5, la cual depende de la inductancia de la
bobina,
L. Por otra parte, el ciclo de trabajo depende indirectamente de la capacidad
del condensador de salida del convertidor,

en la siguiente ecuacin:
108
C . Estas dos dependencias se ven resumidas
vout (k) vg (k)

L (iL (k + 1) iL (k))
+
vout (k)
TSw
vout (k)
Pout
sin(2 r k Tsw )
vout (k) = Vout
C 2 r Vout
d(k) =
Siempre habr una discrepancia entre los valores de
(3.40)
que se usaron en el
preclculo, y los valores reales del convertidor. Por tanto, es necesario cuanticar el
error que se producira en la correccin de factor de potencia cuando estos errores
ocurran. Para comprobar estas dependencias, se han realizado pruebas en las que los
parmetros
han sido incrementados o decrementados un
10 %
respecto a su
valor real en el convertidor. Los resultados muestran que la variacin de un

que el THD de la corriente de entrada aumente en
0,96 %.
10 % hace
Por otra parte, la misma
variacin en la capacidad del condensador de salida genera en el THD de la corriente

de entrada un incremento de
8,51 %.
Como se puede observar, la precisin en la
estimacin de la inductancia no es crtica para la correccin de factor de potencia. La

estimacin de la capacidad s es ms inuyente en la correccin, generando un error
del
0,8 % por cada 1 % de error en dicha estimacin. En la ecuacin 3.40 se puede ver
que el valor de C inuye no slo en la segunda componente (llamada
d2
dc ),
sino
tambin en la primera (d1 ), teniendo esta ltima componente un peso mucho mayor
en el ciclo de trabajo denitivo. Los resultados apoyan esta mayor importancia de la
precisin del parmetro C en la correccin de factor de potencia. En cualquier caso,
un incremento del THD menor al
1 % por cada 1 % de error en la estimacin tampoco
convierte en crtica dicha estimacin.
3.6.5. Resultados frente a tensin de entrada distorsionada

Todos los mtodos propuestos utilizan un nico ADC para realizar la correccin de
factor de potencia. Debido a ello, la tensin de entrada no se mide, sino que slo se
detecta su paso por cero para que el sistema pueda sincronizarse con la red elctrica.
Dado que no se mide la tensin de entrada, el sistema propuesto es muy sensible
a distorsiones en la tensin de entrada. Dependiendo de la instalacin elctrica, es
habitual la presencia del tercer y quinto armnico en la tensin de entrada del convertidor. Por ello, se han realizado pruebas para ver el grado de sensibilidad del sistema
precalculado frente a estas situaciones, usando el equipamiento 2 (ver tabla 3.2).
La gura 3.33 muestra la tensin de entrada y la corriente de entrada cuando la
tensin de entrada contiene armnicos tercer y quinto con diferentes valores. La gura
citada muestra el sistema con tensin de entrada igual a
230 V , tensin de salida igual
109

(a) Tercer y quinto armnico del
1 %.
(b) Tercer y quinto armnico del
2 %.
(c) Tercer y quinto armnico del
3 %.
Figura 3.33: Correccin de factor potencia ante tensin de entrada distorsionada (230 V ). Morado:
tensin de entrada. Amarilla: Corriente de entrada.
110
(a) Tercer y quinto armnico del
1 %.
(b) Tercer y quinto armnico del
2 %.
(c) Tercer y quinto armnico del
3 %.
Figura 3.34: Correccin de factor potencia ante tensin de entrada distorsionada (120 V ). Morado:
tensin de entrada. Amarilla: Corriente de entrada.
111

Tabla 3.8: Factor de potencia y distorsin armnica cuando la tensin de entrada contiene los
armnicos tercero y quinto.
Armnicos
Vg = 120 V , 176 W Vg = 230 V , 300 W
3o y 5o
PF
THDi
PF
THDi
0%
1%
2%
3%
a
400 V
y potencia igual a
0,997
0,995
0,979
0,951
300 W .
7,20 %
8,00 %
20,40 %
33,70 %
0,993
0,972
0,901
0,810
9,30 %
24,00 %
48,00 %
73,00 %
Los armnicos tercero y quinto se muestran en
relacin al armnico fundamental. Por otra parte, la gura 3.34 muestra el mismo
experimento cuando la tensin de entrada es
igual a
176 W .
120 V , tensin de salida 300 V
y potencia
La tabla 3.8 muestra los resultados numricos de los experimentos.
Como ya se indic anteriormente, el sistema no mide la tensin de entrada y, por

tanto, no puede detectar su distorsin. Este factor es, por tanto, crtico y es uno de
los mayores inconvenientes de la tcnica presentada.
3.6.6. Efectos de la resolucin y cuantizacin del ADC en la correccin de factor de potencia

En el apartado 3.5 se vio la resolucin del ADC y del regulador para evitar el
ciclo lmite. Sin embargo, no se analiz la inuencia de la resolucin del ADC en la
correccin de factor de potencia. Este apartado va a mostrar, mediante resultados
experimentales, cmo inuye la resolucin del ADC en el factor de potencia y en la
distorsin armnica.
Dado que el sistema nicamente cuenta con un ADC para la regulacin, es importante saber qu sensibilidad tiene el sistema frente a la resolucin del ADC. Para
comprobar esta sensibilidad, se han realizado nuevos experimentos. Se ha modicado
el valor proporcionado por el ADC para simular un error de cuantizacin en el mismo.
La variacin del factor de potencia o de la distorsin armnica es muy baja cuando
se modica en
1 el valor del ADC. Por ello, se han hecho modicaciones mayores. En
particular, se ha simulado un error igual a
16
LSB en la tensin media de salida, y
se ha observado que el THD de corriente se modica un

LSB modica de media un
de
16
0,0617 %.
0,9879 %,
por lo que cada
Por otra parte, se ha simulado el mismo error
LSB en el rizado de la tensin de salida, y se ha comprobado que el THD de
corriente cambia un
14,954 %,
correspondiendo cada LSB a un
0,9346 %.
Los resultados, tomados con el equipamiento 1, muestran que el sistema es mucho

ms sensible ante errores de cuantizacin en la medida del rizado. Esto es normal,
112
ya que el mismo cambio de
tensin, el cual est en torno a
400 V .
LSB es mucho ms representativo en el rizado de la
30 V ,
que en la tensin media, la cual est en torno a
Debido a esta circunstancia, la resolucin del ADC puede llegar a ser crtica
en el caso de que el rizado sea muy bajo, como puede ser cuando hay baja carga o
una capacidad muy alta en el condensador de salida.
3.7. Conclusiones
En este captulo se han mostrado varias tcnicas para correccin de factor de
potencia en las que se usan ciclos de trabajo precalculados. El uso del preclculo
permite reducir el nmero de sensores, lo cual se traduce en menor tamao y coste,
entre otros factores. En contraposicin a las tcnicas clsicas de PFC, el sistema
propuesto prescinde de ADCs para medir la tensin de entrada, y la corriente de
entrada. Es signicativo quitar el sensado de la corriente de entrada, pues suele ser
ms complejo, provocando prdidas si se usa un
shunt,
y tampoco siendo ptimas
las diferentes aproximaciones que existen, como un sensor de efecto
Hall,
que sube
mucho el precio del sensor.

El sistema se basa en la lectura de los ciclos de trabajo precalculados y su aplicacin
en el momento adecuado. Para ello, el convertidor posee un comparador de tensin
para la sincronizacin con la red elctrica. Dado que los ciclos de trabajo han sido
calculados para condiciones nominales, la correccin de factor de potencia se ver
rpidamente afectada por condiciones de trabajo diferentes. Por ello, el captulo ha
mostrado cmo modicar el ciclo de trabajo precalculado para hacer frente a dichos
cambios utilizando nicamente un ADC para medir la tensin de salida. En particular,
e han descrito tres regulaciones diferentes en orden creciente de prestaciones
y de complejidad. Los tres mtodos usan hasta dos lazos de control, los cuales hacen
nico ADC que posee el sistema. El primer lazo utiliza la tensin de

salida media, y se comporta como el lazo de tensin de las tcnicas clsicas
uso del
de PFC, midiendo el valor medio de la tensin de salida. Por su parte, el segundo
rizado de la tensin de salida, que es proporcional al valor de la

comportndose como el lazo de corriente en las tcnicas PFC habituales.
lazo utiliza el
carga,
Sin embargo, este ltimo lazo tiene un ancho de banda mucho menor que el usado
en tcnicas clsicas y, de hecho, slo acta una vez por semiciclo de red.
Entre los tres regulaciones propuestas, el tercer mtodo,
da , db , dc ,
obtiene los me-
jores resultados. En particular, se consigue un factor de potencia superior a
0,99
en
condiciones nominales, y se mantiene considerablemente alto incluso en condiciones

no nominales. Por ejemplo, tanto al
50 %
de carga como con la tensin de entrada
113

un
10 %
mayor o menor de lo esperado, el factor de potencia se mantiene igual o por
encima de
0,98.
Por ltimo, se ha probado que el tercer sistema cumple la normativa
IEC-61000-3-2.
El captulo tambin muestra la estabilidad del sistema propuesto cuando se enfrenta a cambios en la bobina y condensador de salida frente a los valores nominales.
Esto puede ocurrir por diferencias entre los valores de C y L que se usaron en el
preclculo y los reales en el convertidor. Los resultados demuestran que en ambos
casos el THD de corriente de entrada aumenta menos del
del
1%
1%
cuando hay un error
en los parmetros L y C. Entre los resultados tambin se han cuanticado
los efectos producidos por una tensin de entrada distorsionada. Se ha comprobado

que el sistema propuesto es altamente sensible a dicha distorsin, siendo ms sensible
para la conversin de
a
300 V .
230 V
400 V ,
y siendo ms robusto ante la conversin
120 V
La alta sensibilidad ante tensiones distorsionadas es previsible, ya que el
sistema no mide la tensin de entrada para ahorrar costes de fabricacin, por lo que
no acta para evitarla.
114
Captulo 4
Conclusiones
Este trabajo contiene dos captulos principales, de temtica relacionada pero muy
dispar. Este captulo de conclusiones resumir las aportaciones principales de ambos
temas.
4.1. Resumen de aportaciones sobre vericacin de controladores digitales

La importancia de la simulacin de los reguladores digitales antes de su prueba con
sistemas reales est fuera de duda. No slo se ha visto que es importante la simulacin
de un modelo del regulador, sino que es importante probar su implementacin nal
para poder tener certeza sobre la correccin del diseo. El captulo 2 ha propuesto
modelar las plantas analgicas y simularlas junto al regulador en su implementacin
nal. Una opcin es utilizar un simulador mixto analgico-digital para poder simular
la parte de potencia y la parte digital de forma conjunta. El gran inconveniente es que
las simulaciones pueden ser excesivamente largas, especialmente en aplicaciones donde
es necesario simular transitorios con dinmica lenta, como puede ser en correccin de
factor de potencia. En cambio, el captulo se ha centrado en modelar la planta en un
hardware, para conseguir un entorno ntegramente digital,
y mucho ms rpido de simular. El captulo ha mostrado diferentes aritmticas para

modelar la citada planta en digital. Se ha explicado cmo hacer modelos usando
real ),
aritmticas en coma otante simulables (
simulables y emulables (
oat )
y en
coma ja (QX.Y). Se ha visto que la primera es de gran facilidad de uso pero slo
permite su simulacin, no optimizndose el tiempo de la etapa de pruebas. El tipo
de datos
oat
permite la emulacin pero su simulacin es extremadamente lenta, por
115

lo que pierde versatilidad. Por ltimo el tipo de datos QX.Y es ms complejo, ya que
requiere que el diseador tenga en cuenta el ancho de cada seal del modelo, pero este
tipo permite la optimizacin mxima en recursos y tiempo de pruebas permitiendo,
adems, la emulacin.
Todos los modelos se han comparado entre s, y a la comparacin se ha aadido la
opcin tradicional de simulacin mixta analgica-digital y resultados experimentales
para comprobar la validez de la propuesta presentada. Se ha comprobado que la
simulacin usando un modelo digital de la planta arroja resultados similares a los
que se encontrarn en un convertidor real. Existen ciertas diferencias debido a las
prdidas elctricas pero el comportamiento es muy similar, como se ha demostrado,
haciendo que los resultados de las simulaciones y emulaciones sean muy signicativos
y tiles para las etapas de pruebas. Por otra parte, se ha mostrado cmo aadir
prdidas elctricas de primer orden al modelo de la planta para hacer ms realistas
a las simulaciones. La adicin de prdidas no supone un esfuerzo excesivo y mejora
ligeramente la simulacin de los modelos.
Por ltimo se ha realizado un anlisis de resolucin exhaustivo de las variables de
estado del modelo de la planta. Las variables de estado deben guardar los valores
de las tensiones y corrientes caractersticas del convertidor pero, a su vez, deben
almacenar los pequeos incrementos que se producen en cada ciclo de integracin. De
hecho, cuanto ms precisa se requiere la simulacin, menor tiene que ser el tiempo
de integracin, y por tanto los incrementos sern ms pequeos, haciendo que los
anchos de las seales sean ms grandes. Por ello, se requiere una gran cantidad de
bits para almacenar las variables de estado. En el captulo se ha visto que un tipo de
datos de coma otante de
32
bits no es suciente para la simulacin propuesta en el
captulo. Por tanto, se ha mostrado un anlisis terico y prctico sobre la resolucin

que deben tener las variables de estado en los modelos digitales.
Las principales aportaciones sobre vericacin de controladores digitales son:
Se han desarrollado diferentes entornos, basados en codicacin HDL, de depuracin de reguladores digitales que permiten tanto simulacin como emulacin
en algunos casos. Los entornos utilizan las siguientes aritmticas: coma otante
real
que slo puede ser simulada, coma otante
oat
que tambin puede ser
emulada, coma ja (QX.Y), y coma ja con la biblioteca
sxed, siendo las dos
ltimas simulables y emulables.

Se ha realizado una comparativa de los diferentes mtodos teniendo en cuenta
criterios como velocidad de simulacin y de emulacin, recursos hardware y
facilidad de diseo.
116
Captulo 4. Conclusiones
Se han comparado las propuestas con la simulacin mixta analgica-digital,

que es el mtodo tradicional de depuracin, y con resultados experimentales,
demostrando la validez de las propuestas presentadas durante el captulo.
Se ha aadido prdidas de primer orden a los modelos y se ha comparado la
mejora de la precisin de la simulacin.
Se ha realizado un anlisis de resolucin. Hasta ahora se asuma que coma
otante de
32
bits tena rango de representacin numrica suciente. Se ha
demostrado que la aplicacin presentada no puede simularse mediante coma

otante de
32
bits, y se ha analizado qu factores determinan la resolucin. Se
ha comprobado que la frecuencia de conmutacin inuye en gran medida sobre

el ancho que deben tener las variables de estado del modelo.
4.2. Resumen de aportaciones sobre el uso de ciclo de

trabajo precalculado para correccin de factor de potencia
Las tcnicas clsicas de correccin de factor de potencia necesitan sensar tres variables analgicas: tensin de entrada, tensin de salida y corriente de entrada. En la
presente tesis doctoral se ha presentado un mtodo que realiza correccin de factor
de potencia pero midiendo nicamente la tensin de salida, aparte de una deteccin
simple del paso por cero de la tensin de entrada. La forma de conseguirlo es precalcular el ciclo de trabajo que debe aplicarse al interruptor del convertidor conmutado.
Dado que la recticacin de la corriente alterna es una tarea peridica, se pueden
calcular a priori los ciclos de trabajo correspondientes a un nmero limitado de ciclos
de conmutacin y posteriormente aplicarlos repetidamente. El captulo muestra cmo
calcular los ciclos de trabajo para unas ciertas condiciones, y muestra cmo aplicarlos
al interruptor cuando es necesario. Para ello, los ciclos de trabajo han sido grabados
en una memoria, y la sincronizacin necesaria con la red elctrica se ha conseguido
mediante un comparador analgico de tensin con la tensin de entrada recticada.
Idealmente el sistema slo necesitara la citada memoria y el comparador para la
sincronizacin de la misma con la red. Sin embargo, las condiciones reales de trabajo
varan y se hace imprescindible realizar una regulacin en tiempo real. Para ello se
han presentado varios mtodos que permiten realizar dicha regulacin modicando
los ciclos de trabajo precalculados. Las regulaciones presentadas usan un nico ADC
para medir la tensin de salida. Por una parte, se consigue la tensin media de salida,
parmetro a regular en un corrector de factor de potencia. Los cambios que pueda
117

haber en la tensin de entrada se ven reejados en la tensin media de salida y un

lazo los corrige. Por otra parte, los cambios de la carga del convertidor empeoran
el factor de potencia, por lo que el ciclo de trabajo requiere ms regulaciones. Para
ello se usa el mismo ADC para medir el rizado de la tensin de salida, ya que la
carga del convertidor es proporcional al rizado de la tensin de salida. El sistema,
por tanto, mide indirectamente la carga del convertidor y modica el ciclo de trabajo
de acuerdo a ella. Se han probado todos los mtodos propuestos y todos cumplen la
normativa IEC-61000-3-2, la cual regula la correccin de factor de potencia, midiendo el contenido armnico de la corriente de entrada. Asimismo, todos los mtodos
cumplen normativa ante variaciones notables en la tensin de entrada y en la carga
conectada al convertidor. Como principal contrapartida de los mtodos propuestos, al
no medirse la tensin de entrada, el contenido armnico en la misma puede empeorar
notablemente el factor de potencia.
Las principales aportaciones sobre el uso de ciclo de trabajo precalculado son:
Se ha realizado correccin de factor de potencia midiendo nicamente la tensin

de salida con un nico ADC y un comparador de tensin para la sincronizacin
con la red elctrica.
Se ha precalculado el ciclo de trabajo que debe tener el interruptor del convertidor, y se ha realizado un anlisis del citado ciclo de trabajo en una, dos y tres
componentes.
Se ha estudiado la regulacin de las distintas componentes descritas del ciclo
de trabajo usando uno o dos lazos. El lazo principal regula la tensin media
de salida, mientras que el segundo lazo se adapta a la carga del convertidor en
funcin del rizado de la tensin de salida, dado que el rizado es proporcional a
la carga del convertidor.
4.3. Trabajo futuro

La lnea de investigacin abierta no se cierra con la presentacin de la tesis doctoral
sino que abre nuevas lneas de trabajo. Las lneas futuras sobre la vericacin de
reguladores digitales son:
Se extender la emulacin HIL a otras aplicaciones, tales como control de motores, corriente trifsica, convertidores continua-continua, etc.
118
Captulo 4. Conclusiones
Las tcnicas de simulacin propuestas a priori buscan la validacin del regulador sacricando cierta precisin en la simulacin para favorecer el tiempo de
simulacin. Aprovechando la aceleracin usando una arquitectura HIL, el captulo mostr cmo aadir prdidas elctricas de primer orden a la planta. Se
propone hacer un modelo an ms realista, ya que la emulacin an as ser
sucientemente rpida.
Las lneas futuras sobre la aplicacin de ciclo precalculado para correccin de factor
de potencia son:
Se estudiar la posibilidad de aadir un tercer lazo para corregir efectos como la

sincronizacin con red, retardos en la conmutacin, etc, pero siempre midiendo
la tensin de salida para no aumentar el coste del regulador. Estos errores
inuyen en la tensin de salida, haciendo que su punto mximo y mnimo estn
en instantes diferentes al ideal. Se propone adelantar o retrasar la aplicacin
de los valores precalculados, para que las crestas de
1
tiempo TSw
4
= 2,5 ms
vout
estn en el instante de
y los valles estn en en el instante de tiempo
3
4 T Sw
7,5 ms.
Como se ha visto, el sistema precalculado es muy vulnerable ante tensin de
entrada distorsionada. Siguiendo la losofa de medir nicamente la tensin de
salida, se estudiar la posibilidad de aadir un mdulo de clculo de la FFT de
la tensin de salida, ya que dicha tensin de salida se ve tambin distorsionada
cuando la tensin de entrada est distorsionada. Se estudiar la utilidad de esta
informacin para adaptar el ciclo de trabajo.
4.4. Publicaciones derivadas de la tesis doctoral

4.4.1. Relacionadas con la vericacin de controladores digitales
Alberto Sanchez, Angel de Castro y Javier Garrido: A Comparison of Simulation and Hardware-in-the-Loop Alternatives for Digital Control of Power
Converters, en: Industrial Informatics, IEEE Transactions on, volumen 8, no 3
pgs. 491-500, 2012. Revista con ndice de impacto
2,990
y Q1 en el JCR (ao
2011).
Alberto Sanchez, Angel de Castro y Javier Garrido, Real-Time Hardware-inthe-Loop Emulation for Boost Power Factor Corrector, en: XXVI Conference
on Design of Circuits and Integrated Systems (DCIS), pgs. 363-368 (2011).
119

Alberto Sanchez, Angel de Castro y Javier Garrido,

Modeling of Power Converters for Debugging Digital Controllers through FPGA
Emulation, en: XV European Conference on Power Electronics and Applications
Fernando Lpez Colino,
(EPE ECCE), 2013. Aceptado. El congreso se celebrar en septiembre de 2013.
Alberto Sanchez, Angel de Castro y Javier Garrido,

Depuracin de reguladores digitales para convertidores conmutados utilizando
emulacin en FPGA, en: XX Seminario Anual de Automtica, Electrnica In-
Fernando Lpez Colino,
dustrial e Instrumentacin (SAAEI), 2013. Aceptado. El congreso se celebrar

en julio de 2013.
4.4.2. Relacionadas con la aplicacin de ciclo de trabajo precalculado para correccin de factor de potencia
Alberto Sanchez, Angel de Castro, Victor M. Lpez, Francisco J. Azcondo y
Javier Garrido: Single ADC Digital PFC Controller using Pre-calculated Duty
Cycles, en: Power Electronics, IEEE Transactions on. Aceptado. En prensa.
Revista con ndice de impacto
4,650
y Q1 en el JCR (ao 2011).
Alberto Sanchez, Angel de Castro y Javier Garrido, Single ADC Single

Loop Power Factor Correction using Pre-Calculated Duty Cycles, en: XV European Conference on Power Electronics and Applications (EPE ECCE), 2013.
Aceptado. El congreso se celebrar en septiembre de 2013.
Alberto Sanchez, Fernando Lpez Colino, Angel de Castro y Javier Garrido,

Correccin de factor de potencia en lazo simple utilizando valores precalculados
para el ciclo de trabajo, en: XX Seminario Anual de Automtica, Electrnica
Industrial e Instrumentacin (SAAEI), 2013. Aceptado. El congreso se celebrar
en julio de 2013.
120
Apndice A
Listado de cdigos
A.1. Modelos del convertidor elevador para simulacin o
emulacin
A.1.1. Modelo real
library IEEE ;
use IEEE . std_logic_1164 . all ;
use IEEE . std_logic_unsigned . all ;
use IEEE . std_logic_arith . all ;
use IEEE . math_real . all ;
entity BoostConverterReal is
port (
-- Input ports
Clk : in std_logic ;
Reset : in std_logic ;
Mosfet : in std_logic ; -- On = '1', off = '0'
Vg : in real ;
Ir : in real ;
-- Output ports
Iin : out real ;
Vout : out real
);
end BoostConverterReal ;
architecture Behavioral of BoostConverterReal is
constant C : real := 0.0001;
constant L : real := 0.005;
constant dt : real := 0.00000001;
signal iL : real := 0.0;
signal voutAux : real := 400.0;
signal iLAdd , voutAuxAdd : real := 0.0;
121

constant VOINIT : real := 400.0;

constant ILINIT : real := 0.0;
constant dtL : real := dt /L;
constant dtC : real := dt /C;
begin
Iin <= iL ;
Vout <= voutAux ;
-- output voltage
begin
iLAdd <= Vg ;
else -- Open switch
else -- DCM
iLAdd <= 0.0;
end if ;
end if ;
begin
if Reset = '1' then
voutAux <= VOINIT ;
iL <= ILINIT ;
end if ;
end Behavioral ;
Cdigo A.1: Modelo real del convertidor elevador
A.1.2. Modelo oat

library IEEE ;
library ieee_proposed ;
use ieee_proposed . float_pkg . all ;
use ieee_proposed . fixed_pkg . all ;
use ieee_proposed . fixed_float_types . all ;
122
Apndice A. Listado de cdigos
entity BoostConverterFloat is
port (
-- Input ports
Vg : in float32 ;
Ir : in float32 ;
-- Output ports
Iin : out float32 ;
Vout : out float32
);
end BoostConverterFloat ;
architecture Behavioral of BoostConverterFloat is
constant C : float32 := to_float (0.0001);
constant L : float32 := to_float (0.005);
constant dt : float32 := to_float (0.00000001);
signal iL , voutAux : float32 ;
signal iLAdd : float32 ;
signal voutAuxAdd : float32 ;
constant VOINIT : float32 := to_float (400.0);
constant ILINIT : float32 := to_float (0.0);
constant CZERO : float32 := to_float (0.0);
constant dtL : float32 := dt /L;
constant dtC : float32 := dt /C;
-- ----- Debug signals ( type real ) ------ ----- -- Comment the following line before synthesizing
-- signal voutReal , iinReal : real ;
-- signal voutAuxAddReal , iLAddReal : real ;
-- ----- Debug signals ( type real ) ------ ----- begin
Iin <= iL ;
Vout <= voutAux ;
-- ------- Debug signals ( type real )---- ----- -- Comment from here before synthesizing
-- VoutReal <= to_real ( voutAux );
-- IinReal <= to_real ( iL );
-- voutAuxAddReal <= to_real ( voutAuxAdd );
-- iLAddReal <= to_real ( iLAdd );
-- Comment up to here before synthesizing
-- ------------ SEALES DE DEBUG --- ------ ----SWITCHMUX : process ( Mosfet , Vg , Ir , iL , voutAux )
-- Selection ( multiplexer ) of values to be added to input
-- current and output voltage
begin
123


iLAdd <= Vg ;
else -- Open switch
else -- DCM
iLAdd <= CZERO ;
end if ;
end if ;
begin
if Reset = '1' then
voutAux <= VOINIT ;
iL <= ILINIT ;
end if ;
end Behavioral ;
Cdigo A.2: Modelo oat del convertidor elevador
A.1.3. Modelo en coma ja

library IEEE ;
use IEEE . std_logic_signed . all ;
use IEEE . numeric_std . all ;
entity BoostConverterQXY is
port (
-- Input ports
Vg : in std_logic_vector (12 downto 0); -- Q9 .3 V
Ir : in std_logic_vector (12 downto 0); -- Q22 . -10 dt /L A
-- Output ports
Iin : out std_logic_vector (11 downto 0); -- Q3 .9 A w /o sign bit
Vout : out std_logic_vector (11 downto 0) -- Q10 .2 V w/ o sign bit
);
end BoostConverterQXY ;
architecture Behavioral of BoostConverterQXY is
124
-- 400.0 V: Init value of voutAux in Q43 . -10 dt /C dt / L

constant VOAUXINIT : std_logic_vector (33 downto 0) :=
" 0001110100011010100101001010001000 " ;
-- Init value of iL , 0 A
constant ILINIT : std_logic_vector (25 downto 0)
:= ( others => '0 ');
-- dt /C dt / L in Q -32.49
constant VOUTSCALE : std_logic_vector (17 downto 0)
:= " 011011011111001110 ";
-- dt /L in Q -18.35
constant IINSCALE : std_logic_vector (17 downto 0)
:= " 010000110001101111 ";
-- Format Q22 .3 dt /L
signal iL : std_logic_vector (25 downto 0);
-- Format Q22 . -5 dt /L
signal iLSat : std_logic_vector (17 downto 0);
-- Format Q43 . -10 dt / L dt / C
signal voutAux : std_logic_vector (33 downto 0);
-- Format Q43 . -26 dt / L dt / C
signal voutAuxSat : std_logic_vector (17 downto 0);
-- Vout in Q12 .23 , without dt / L dt / C after being scaled
signal voutScaled : std_logic_vector (35 downto 0);
-- Il in Q5 .30 , without dt /L after being scaled
signal iinScaled : std_logic_vector (35 downto 0);
-- Value to be added to iL . Format Q9 .3
signal iLAdd : std_logic_vector (12 downto 0);
-- Value to be added to voutAux . Format Q22 . -10
signal voutAuxAdd : std_logic_vector (12 downto 0);
-- Vout in Q9 .3. Used to feedback the model . Max value is 512 V
signal voutFeedback
: std_logic_vector (12 downto 0);
-- ----- Debug signals ( type real ) ------ ----- -- Comment the following line before synthesizing
signal voutReal , iinReal
: real ;
-- -----------------------------------------begin
-- ------- Debug signals ( type real )---- ----- -- Comment from here before synthesizing
conv_integer accepts only 32 bits
voutReal <= real ( conv_integer ( voutScaled (35 downto 4)))/(2.0**19);
conv_integer accepts only 32 bits
iinReal <= real ( conv_integer ( iinScaled (35 downto 4)))/(2.0**26);
-- Comment up to here before synthesizing
-- ----- Debug signals ( type real ) ------ ----- -
-- Internal voutAux and iL are scaled to volts and amperes

-- Q43 . -26 dt /C dt /L.
-- Truncated in order to fit in a 18 x18 multiplier
voutAuxSat <= voutAux (33 downto 16);
125

-- Q12 .23 = Q43 . -26 * Q -32.49

voutScaled <= voutAuxSat * VOUTSCALE ;
-- To be added with Vg . Q9 .3.
-- If vout > 512 V , voutFeedback overflows .
voutFeedback <= voutScaled (32 downto 20);
Vout <= voutScaled (32 downto 21) when voutScaled (32) = '0'
else ( others => '0 ');
-- Q22 . -5 dt /L. Truncated in order to fit in a 18 x18 multiplier
iLSat <= iL (25 downto 8);
-- Q5 .30 = Q22 . -5 * Q -18.35
iinScaled <= iLSat * IINSCALE ;
Iin <= iinScaled (32 downto 21) when iinScaled (32) = '0'
SWITCHMUX : process ( Mosfet , Vg , Ir , iL , voutFeedback )
begin
iLAdd <= Vg ;
voutAuxAdd <= -Ir ;
else -- Open switch
if iL > conv_std_logic_vector (0 , iL ' length ) then -- CCM
iLAdd <= Vg - voutFeedback ;
-- iL is truncated to the same scale than Ir
voutAuxAdd <= iL (25 downto 13) - Ir ;
else -- DCM
iLAdd <= ( others => '0 ');
voutAuxAdd <= - Ir ;
end if ;
end if ;
begin
if Reset = '1' then
iL <= ILINIT ;
iL <= iL + iLAdd ;
voutAux <= voutAux + voutAuxAdd ;
end if ;
end Behavioral ;
Cdigo A.3: Modelo en coma ja del convertidor elevador
A.1.4. Modelo en coma ja usando la biblioteca sxed

library IEEE , ieee_proposed ;
126

generic (
DT : real := 10.0 e -9;
C : real := 0.000100;
L : real := 0.005;
VOINIT : real := 400.0;
IOINIT : real := 0.0;
);
port (
-- Input ports
Ir : in std_logic_vector (12 downto 0); -- Q22 . -10 DT /L A
-- Output ports
);
-- A QX .Y number is represented using a fixed (X downto -Y)
-- VOINIT V : Init value of voutAux in Q43 . -10 DT / C DT /L.
constant VOAUXINIT : sfixed (43 downto 10) := to_sfixed (( VOINIT *C *L )/( DT * DT ) ,
43 ,10);
-- 0.0 A: Init value of iL in Q22 .3
constant ILINIT : sfixed (22 downto -3) := to_sfixed ( IOINIT ,22 , -3);
-- DT /C DT / L in Q -32.49
constant VOUTSCALE : sfixed ( -32 downto -49) := " 011011011111001110 ";
-- DT /L in Q -15.35
constant IINSCALE : sfixed ( -15 downto -35) := to_sfixed ( DT /L , -15 , -35);
-- Format Q22 .3 DT /L
signal iL : sfixed (22 downto -3);
-- Format Q22 . -5 DT /L
signal iLSat : sfixed (22 downto 5);
-- Format Q43 . -10 DT / L DT / C
signal voutAux : sfixed (43 downto 10);
-- Format Q43 . -26 DT / L DT / C
signal voutAuxSat : sfixed (43 downto 26);
-- Vout in Q12 .23 , without DT / L DT / C after being scaled
signal voutScaled : sfixed (12 downto -23);
-- Il in Q5 .30 , without DT /L after being scaled
signal iinScaled : sfixed (5 downto -30);
127


signal iLAdd : sfixed (9 downto -3);
signal voutAuxAdd : sfixed (22 downto 10);
-- Value of IR . Format Q22 . -10. To be subtracted from voutAuxAdd
signal vIr : sfixed (22 downto 10);
-- Value of VG . Format Q9 .3
signal vVg : sfixed (9 downto -3);
signal voutFeedback : sfixed (9 downto -3);
signal voutaux2 : ufixed (9 downto -2);
signal iIn2 : ufixed (2 downto -9);
-- ----- Debug signals ( type real )- ----- ----- signal voutAuxReal , iLReal
: real ;
signal voutScaledReal , iinScaledReal
: real ;
signal iLAddReal , voutAuxAddReal : real ;
signal voutADCReal , iinADCReal : real ;
signal iInScaleReal , voutScaleReal : real ;
-- ----- Debug signals ( type real )- ----- ----- begin
-- ----- Debug signals ( type real )- ----- ----- voutScaledReal <= to_real ( voutScaled );
iinScaledReal <= to_real ( iinScaled );
iInScaleReal <= to_real ( IINSCALE );
voutScaleReal <= to_real ( VOUTSCALE );
iLAddReal <= to_real ( iLAdd )* DT /( L );
voutAuxAddReal <= to_real ( voutAuxAdd )*( dt /L )*( dt /C );
voutAuxReal <= to_real ( voutAux )*( dt / L )*( dt /C );
iLReal <= to_real ( iL )* dt /( L );
iInADCReal <= to_real ( iIn2 );
voutADCReal <= to_real ( voutaux2 );
-- ----- Debug signals ( type real )- ----- ----- -- Internal voutAux and iL are scaled to volts and amperes
voutAuxSat <= resize ( voutAux , voutAuxSat );
-- Q12 .23 = Q43 . -26 * Q -32.49
voutScaled <= resize ( voutAuxSat * VOUTSCALE , voutScaled );
voutFeedback <= resize ( voutScaled , voutFeedback );
voutaux2 <= resize ( ufixed ( voutScaled ), voutaux2 ) when voutScaled >= 0 else
( others => '0 ');
Vout <= to_slv ( voutaux2 );
-- Q22 . -5 DT /L. Truncated in order to fit in a 18 x18 multiplier
128
iLSat <= resize (iL , iLSat );

-- Q5 .30 = Q22 . -5 * Q -18.35
iinScaled <= resize ( iLSat * IINSCALE , iinScaled );
Iin2 <= resize ( ufixed ( iinScaled ), Iin2 ) when iinScaled >= 0
Iin <= to_slv ( Iin2 );
vVg <= to_sfixed (Vg , vVG );
vIr <= to_sfixed (Ir , voutAuxAdd );
SWITCHMUX : process ( Mosfet , vVg , vIr , iL , voutFeedback )
begin
iLAdd <= resize ( vVg , iLAdd );
else -- Open switch
iLAdd <= resize ( vVg - voutFeedback , iLAdd );
voutAuxAdd <= resize ( resize ( iL , voutAuxAdd )
- vIr , voutAuxAdd );
else -- DCM
end if ;
end if ;
begin
if Reset = '1' then
iL <= ILINIT ;
end if ;
end Behavioral ;
Cdigo A.4: Modelo en coma ja del convertidor elevador
A.1.5. Modelo en coma ja con prdidas elctricas

library IEEE , ieee_proposed ;
129

generic (
DT : real := 10.0 e -9;
C : real := 0.000100;
L : real := 0.005;
IOINIT : real := 0.0;
VB : real := 0.0; -- Forward voltage drop
RM : real := 0.0; -- MOSFET ON resistance
VD : real := 0.0; -- Forward voltage drop
RL : real := 0.0 -- Series resistance of the inductor
);
port (
-- Input ports
Ir : in std_logic_vector (12 downto 0); -- Q22 . -10 DT /L A
-- Output ports
);
-- A QX .Y number is represented using a fixed (X downto -Y)
-- VOINIT V: Init value of voutAux in Q43 . -10 DT / C DT /L.
constant VOAUXINIT : sfixed (43 downto 10) := to_sfixed (( VOINIT *C *L )/( DT * DT ) ,
43 ,10);
-- 0.0 A: Init value of iL in Q22 .3
constant ILINIT : sfixed (22 downto -3) := to_sfixed ( IOINIT ,22 , -3);
-- DT /C DT /L in Q -32.49
constant VOUTSCALE : sfixed ( -32 downto -49) := " 011011011111001110 ";
-- DT /L in Q -15.35
constant IINSCALE : sfixed ( -15 downto -35) := to_sfixed ( DT /L , -15 , -35);
-- Format Q22 .3 DT /L
signal iL : sfixed (22 downto -3);
-- Format Q22 . -5 DT /L
signal iLSat : sfixed (22 downto 5);
-- Format Q43 . -10 DT /L DT / C
signal voutAux : sfixed (43 downto 10);
-- Format Q43 . -26 DT /L DT / C
signal voutAuxSat : sfixed (43 downto 26);
-- Vout in Q12 .23 , without DT /L DT / C after being scaled
signal voutScaled : sfixed (12 downto -23);
-- Il in Q5 .30 , without DT /L after being scaled
signal iinScaled : sfixed (5 downto -30);
signal iLAdd : sfixed (9 downto -3);
130

signal voutAuxAdd : sfixed (22 downto 10);
-- Value of IR . Format Q22 . -10. To be subtracted from voutAuxAdd
signal vIr : sfixed (22 downto 10);
-- Value of VG . Format Q9 .3
signal vVg : sfixed (9 downto -3);
signal voutFeedback : sfixed (9 downto -3);
signal voutaux2 : ufixed (9 downto -2);
signal iIn2 : ufixed (2 downto -9);
-- Signals for electrical looses -signal vRMI1 : sfixed (9 downto -3); -- Value of VD scaled
signal vRLI1 : sfixed (9 downto -3); -- Value of VD scaled
signal vVB : sfixed (9 downto -3); -- Value of VB using fixed point .
signal vVgIn : sfixed (9 downto -3); -- Value of VG corrected .
signal vVG : sfixed (9 downto -3); -- Value of VG .
signal vVD : sfixed (9 downto -3); -- Value of VD .
-- ----- Debug signals ( type real ) ------ ----- signal voutAuxReal , iLReal
: real ;
signal voutScaledReal , iinScaledReal
: real ;
signal iLAddReal , voutAuxAddReal : real ;
signal voutADCReal , iinADCReal : real ;
signal iInScaleReal , voutScaleReal : real ;
-- ----- Debug signals ( type real ) ------ ----- begin
-- ----- Debug signals ( type real ) ------ ----- voutScaledReal <= to_real ( voutScaled );
iinScaledReal <= to_real ( iinScaled );
iInScaleReal <= to_real ( IINSCALE );
voutScaleReal <= to_real ( VOUTSCALE );
iLAddReal <= to_real ( iLAdd )* DT /( L );
voutAuxAddReal <= to_real ( voutAuxAdd )*( dt /L )*( dt /C );
voutAuxReal <= to_real ( voutAux )*( dt /L )*( dt /C );
iLReal <= to_real ( iL )* dt /( L );
iInADCReal <= to_real ( iIn2 );
voutADCReal <= to_real ( voutaux2 );
-- ----- Debug signals ( type real ) ------ ----- -- Internal voutAux and iL are scaled to volts and amperes
voutAuxSat <= resize ( voutAux , voutAuxSat );
-- Q12 .23 = Q43 . -26 * Q -32.49
voutScaled <= resize ( voutAuxSat * VOUTSCALE , voutScaled );
131

voutFeedback <= resize ( voutScaled , voutFeedback );

voutaux2 <= resize ( ufixed ( voutScaled ), voutaux2 ) when voutScaled >= 0
Vout <= to_slv ( voutaux2 );
-- Q22 . -5 DT /L. Truncated in order to fit in a 18 x18 multiplier
iLSat <= resize (iL , iLSat );
-- Q5 .30 = Q22 . -5 * Q -18.35
iinScaled <= resize ( iLSat * IINSCALE , iinScaled );
Iin2 <= resize ( ufixed ( iinScaled ) , Iin2 ) when iinScaled >= 0
Iin <= to_slv ( Iin2 );
-- Electrical looses
vRLI1 <= resize ( RL * iL * IINSCALE , vRLI1 );
vRMI1 <= resize ( RM * iL * IINSCALE , vRMI1 );
vVD <= to_sfixed ( VD , vVD );
vVB <= to_sfixed (VB , vVB );
vVg <= to_sfixed (Vg , vVG );
vVgIn <= resize (( vVG - vVB ), vVgIn ) when ( vVG > vVB ) else ( others = > '0 ');
vIr <= to_sfixed (Ir , voutAuxAdd );
SWITCHMUX : process ( Mosfet , vVgIn , vIr , iL , voutFeedback , vRLI1 , vRMI1 , vVD )
begin
iLAdd <= resize ( vVgIn - vRLI1 - vRMI1 , iLAdd );
else -- Open switch
iLAdd <= resize ( vVgIn - voutFeedback - vVD - vRLI1 ,
iLAdd );
voutAuxAdd <= resize ( resize (iL , voutAuxAdd ) - vIr ,
voutAuxAdd );
else -- DCM
end if ;
end if ;

begin
if Reset = '1' then
iL <= ILINIT ;
end if ;
132

end Behavioral ;
Cdigo A.5: Modelo en coma ja del convertidor elevador con prdidas elctricas
A.1.6. Modelo real con prdidas elctricas

library IEEE ;
entity BoostConverterReal is
generic (
C : real := 0.000068;
L : real := 0.005;
VB : real := 0.0; -- Forward voltage drop
RM : real := 0.0; -- MOSFET ON resistance
VD : real := 0.0; -- Forward voltage drop
RL : real := 0.0 -- Series resistance of the inductor
);
port (
-- In
Vg : in real ;
Ir : in real ;
-- Out
Iin : out real ;
Vout : out real
);
end BoostConverterReal ;
architecture Behavioral of BoostConverterReal is
constant dt : real := 0.00000001;
signal iL : real := 0.0;
signal voutAux : real := VOINIT ;
signal iLAdd , voutAuxAdd : real := 0.0;
constant ILINIT : real := 0.0;
constant dtL : real := dt /L ;
constant dtC : real := dt /C ;
signal VgReal : real ;
begin
133

Iin <= iL ;
Vout <= voutAux ;
VgReal <= Vg - VB when Vg > VB else 0.0;
begin
if Mosfet = '1' then -- Closed sswitch
iLAdd <= VgReal - ( RL * Il ) - ( RM * Il );
else -- Open switch
iLAdd <= ( VgReal - voutAux - Vd ) - ( RL * Il );
else -- DCM
iLAdd <= 0.0;
end if ;
end if ;
begin
if Reset = '1' then
voutAux <= VOINIT ;
iL <= ILINIT ;
if Vg <1.0 then
iL <= 0.0;
else
end if ;
end if ;
end Behavioral ;
Cdigo A.6: Modelo real del convertidor elevador con prdidas elctricas
A.2. Modelos del ADC

A.2.1. Modelo del ADC para simulacin en real
library IEEE , WORK ;
134
use WORK . MyConvPack . all ; -- Function floor

entity AdcReal2StdVector is
generic (
CYCLESDELAY : integer := 5;
NBITS : integer := 12
);
port (
Start : in std_logic ;
AnalogIn : in real ;
DataOut : out std_logic_vector ( NBITS -1 downto 0)
);
end AdcReal2StdVector ;
architecture Behavioral of AdcReal2StdVector is
signal sample : real ;
signal counter : integer range 0 to CYCLESDELAY ;
signal startR , startR2 : std_logic ;
begin
prStart : process ( Reset , Clk )
begin
if Reset = '1' then
startR <= '0 ';
startR2 <= '0 ';
startR <= Start ;
startR2 <= StartR ;
end if ;
end process prStart ;
begin
if Reset = '1' then
counter <= 0;
sample <= 0.0;
counter <= 1;
if ( AnalogIn < 0.0) then
sample <= 0.0;
elsif ( AnalogIn >= real (2** NBITS -1)) then
sample <= real (2** NBITS -1);
else
end if ;
DataOut <= conv_std_logic_vector
( floor ( sample ) , NBITS );
135


end if ;
end if ;
end Behavioral ;
Cdigo A.7: Modelo del ADC para simulacin en real
A.2.2. Modelo del ADC para simulacin/emulacin en oat

library IEEE ;
library ieee_proposed ;
use ieee_proposed . float_pkg . all ;
entity AdcFloat2StdVector is
generic (
);
port (
AnalogIn : in float32 ;
DataOut : out std_logic_vector ( NBITS -1 downto 0);
);
end AdcFloat2StdVector ;
architecture Behavioral of AdcFloat2StdVector is
signal sample : float32 ;
begin
begin
if Reset = '1' then
startR <= '0 ';
startR2 <= '0 ';
startR <= Start ;
startR2 <= StartR ;
end if ;
136

begin
if Reset = '1' then
counter <= 0;
sample <= to_float (0.0);
counter <= 1;
if lt ( AnalogIn , to_float (0.0)) then -- less than
sample <= to_float (0.0);
-- ge : greater than or equal to
elsif ge ( AnalogIn , to_float (2** NBITS -1)) then
sample <= to_float (2** NBITS -1);
else
end if ;
DataOut <= std_logic_vector
( to_unsigned ( sample , NBITS ));
end if ;
end if ;
end Behavioral ;
Cdigo A.8: Modelo del ADC para simulacin/emulacin en oat
A.2.3. Modelo del ADC para simulacin/emulacin en coma ja

library IEEE ;
entity AdcStdVector2StdVector is
generic (
);
port (
AnalogIn : in std_logic_vector ( NBITS -1 downto 0);
DataOut : out std_logic_vector ( NBITS -1 downto 0)
);
end AdcStdVector2StdVector ;
architecture Behavioral of AdcStdVector2StdVector is
137

signal sample : std_logic_vector ( NBITS -1 downto 0);

begin
begin
if Reset = '1' then
startR <= '0 ';
startR2 <= '0 ';
startR <= Start ;
startR2 <= StartR ;
end if ;
begin
if Reset = '1' then
counter <= 0;
sample <= ( others => '0 ');
counter <= 1;
DataOut <= sample ;
end if ;
end if ;
end Behavioral ;
Cdigo A.9: Modelo del ADC para simulacin/emulacin en coma ja
138
Apndice B
Glosario de abreviaturas
AC
ADC
ASIC
BRAM
CCM
DC
DCM
DNLC
DPWM
DSP
FFT
FPGA
HDL
HIL
ICON
ILA
JTAG
LUT
LSB
MOSFET
PFC
PWM
RAM
RMS
THD
VHDL
VHDL-AMS
VHSIC
Alternating Current
Analog-to-Digital Converter
Application Specic Integrated Circuit
Block RAM
Continuous Current Mode
Direct Current
Discontinuous Current Mode o Digital Clock Manager
Digital Non-Lineal Carrier
Digital Pulse-Width Modulation
Digital Signal Processor
Fast Fourier Transform
Field-Programmable Gate Array
Hardware Description Language
Hardware In-the-Loop
Integrated CONtroller
Integrated Logic Analyzer
Joint Test Action Group
Look-Up Table
Low Signicant Bit
Metal Oxide Semiconductor Field Eect Transistor
Power Factor Correction
Pulse-Width Modulation
Read Only Memory
Root Mean Square
Total Harmonic Distortion
VHSIC Hardware Description Language
VHDL Analog and Mixed-Signal
Very-High-Speed Integrated Circuits
139
Bibliografa
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Aportaciones Mediante Implementación Basada en Sistemas Embebidos Al Control Digital de Convertidores Conmutados

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Escuela Politcnica Superior

Departamento de Tecnologa Electrnica y de

APORTACIONES MEDIANTE IMPLEMENTACIN

Madrid, junio de 2013

Aportaciones mediante implementacin

Alberto Snchez Gonzlez

Dr. ngel de Castro Martn

Dr. scar Garca Surez

Dr. Javier Garrido Salas

Dr. Christian Braas Reyes

Dr. Pablo Zumel Vaquero

Dr. scar Luca Gil

acuerda otorgarle la calicacin de

Madrid, a 20 de junio de 2013

momentos pumeros, esas coca colas y esos

ATEX. Tambin recuerdo esas

Aportaciones mediante implementacin basada en sistemas embebidos al control digital de

la tesis doctoral. Y por ltimo, no me olvido de mi hermano ya que siempre ha sido

Hardware In-the-Loop ), la cual emula el sistema

completo de pruebas permitiendo grandes aceleraciones. Por otra parte, se muestra un

real y en tiempo real. El modelo digital de la planta puede

realizarse con diferentes aritmticas, las cuales repercuten enormemente en el tiempo

Aportaciones mediante implementacin basada en sistemas embebidos al control digital de

La segunda parte de la tesis doctoral presenta aportaciones relacionadas con la

Analog-to-Digital Converter ) para medir

Aportaciones mediante implementacin basada en sistemas embebidos al control digital de

2. Vericacin de controladores digitales

Implementacin de los modelos de la planta

Modelo de un convertidor boost . . . . . . . . . . . . . . . . . .

Modelo mixto analgico-digital

Modelo en coma ja

Modelo en coma ja usando la biblioteca

Modelo del ADC . . . . . . . . . . . . . . . . . . . . . . . . . .

Comparativa de modelos y resultados . . . . . . . . . . . . . . . . . . .

Estado del arte . . . . . . . . . . . . . . . . . . . . . . . . . . .

Emulacin y extraccin de informacin . . . . . . . . . . . . . .

Inuencia de las prdidas en el modelo . . . . . . . . . . . . . . . . . .

Resolucin del ciclo de trabajo del PWM

Aportaciones mediante implementacin basada en sistemas embebidos al control digital de

Resolucin de las seales internas de clculo . . . . . . . . . . .

Gua para elegir los parmetros de simulacin . . . . . . . . . .

Pruebas sistemticas de anlisis de resolucin . . . . . . . . . .

3. Correccin de factor de potencia mediante el preclculo de los

Factor de potencia y distorsin armnica . . . . . . . . . . . . .

Estado del arte . . . . . . . . . . . . . . . . . . . . . . . . . . .

Preclculo del ciclo de trabajo . . . . . . . . . . . . . . . . . . . . . . .

Tcnicas de PFC con ciclos de trabajo precalculados

Regulacin del ciclo de trabajo precalculado como un nico

Regulacin del ciclo de trabajo precalculado como dos compo-

Regulacin del ciclo de trabajo precalculado como tres compo-

Sincronizacin con la red elctrica . . . . . . . . . . . . . . . . . . . . .

Anlisis de resolucin y efectos de la cuantizacin . . . . . . . . . . . .

Comparativa entre regular el ciclo de trabajo

Comparativa de los mtodos de regulacin propuestos

Pruebas de dinmica . . . . . . . . . . . . . . . . . . . . . . . . 103

Inuencia de la inductancia y conductancia del convertidor

Resultados frente a tensin de entrada distorsionada

Efectos de la resolucin y cuantizacin del ADC en la correccin

de factor de potencia . . . . . . . . . . . . . . . . . . . . . . . . 112

Resumen de aportaciones sobre vericacin de controladores digitales . 115

Publicaciones derivadas de la tesis doctoral

Relacionadas con la vericacin de controladores digitales

Relacionadas con la aplicacin de ciclo de trabajo precalculado

acuerda otorgarle la calicacin de

2. Vericacin de controladores digitales

Modelo en coma ja

Modelo en coma ja usando la biblioteca

Inuencia de las prdidas en el modelo . . . . . . . . . . . . . . . . . .

Inuencia de la inductancia y conductancia del convertidor

Resumen de aportaciones sobre vericacin de controladores digitales . 115

Relacionadas con la vericacin de controladores digitales

A.1.3. Modelo en coma ja

A.1.4. Modelo en coma ja usando la biblioteca

A.1.5. Modelo en coma ja con prdidas elctricas

A.2.3. Modelo del ADC para simulacin/emulacin en coma ja

Esquemtico del circuito implementado en coma ja.

Ampliacin de la gura 2.10. . . . . . . . . . . . . . . . . . . . . . . .

Formato de las seales del modelo en coma ja. . . . . . . . . . . . .