Beruflich Dokumente
Kultur Dokumente
APNDICE A
Resumo Terico
E.T.M. e R.C.S./2005 (reviso)
1. CONTADORES E REGISTRADORES
Contadores so circuitos seqenciais que tm por principal objetivo armazenar o nmero de eventos que
ocorrem na sua entrada, sendo tambm utilizados para gerar cdigos seqenciais especficos, ou sinais
de controle e de temporizao em sistemas digitais.
possvel identificar uma caracterstica que classifica os contadores, de forma ampla, em duas
categorias: sncronos e assncronos
H, entretanto, vrios outros aspectos a serem considerados. Assim sendo, dentro de cada uma das duas
categorias, ainda possvel classificar os contadores em funo do:
nmero de estados (mdulo)
nmero de sadas (bits)
tipo de seqncia gerada: binria, decimal, cdigo de Gray, etc.
tipo de operao: fixa ou selecionvel
Para facilitar a exposio, esses aspectos sero inicialmente considerados nos contadores sncronos.
O projeto de circuitos digitais requer conhecimentos tericos, critrio e bom senso em sua aplicao,
alm de experincia prtica. Muitos fenmenos constatados (muitas vezes no previstos no projeto)
podem comprometer o funcionamento dos circuitos. Em outras situaes, o desconhecimento de
determinados artifcios (truques de projeto) pode levar a solues que, embora funcionem
corretamente, requerem um nmero grande de componentes.
A segunda parte desta experincia possibilita a constatao de alguns fenmenos nem sempre previsveis
por um projetista iniciante, e que sero explorados.
X
k
Bloco
combinatrio
do prximo
estado
Flip-flops
sensvei
borda
Varivei
de
estado
si
Bloco
combinatrio
de sada
Relgio
S0/0
S1/0
S2/0
SM-1/0
Relgio
S
M-1
Estado
S
0
S
1
S
2
M-1
S
0
Saida
Binrio
Gray
(*)
BCD
Y3
Y2
Y1
Y0
Y3
Y2
Y1
Y0
Y3
Y2
Y1
Y0
10
11
12
NO
13
EXISTEM
14
15
1
1
1
1
1
0
0
0
(*)
entre duas palavras sucessivas de cdigo, apenas 1 bit se altera.
Apresenta-se, a seguir, o projeto de dois contadores mdulo 8: um deles binrio e o outro gerando as
variveis de estado segundo o cdigo de Gray.
s ( t+1 )
Designao de Estados
z(t)
Cdigo Binrio
Y2
Y1
Y0
000/0
001/0
101/0
110/0
111/1
D0 = Y0
D1 = Y0 Y1
D2 = (Y0 .Y1 ) Y2
Z = Y0 . Y1 . Y2
O circuito que implementa esse contador mostrado na figura 1.4, e a forma de onda dos bits e da sada
z so mostradas na figura 1.5.
D0
C
Q0
Q0
Y0
D1
Q1
Y0
Q1
Y1
Y1
D2
Q2
Q2
Y2
Y2
Relgio
(1)
(2)
(3)
(4)
(5)
(6)
(7)
(8)
Y0
Y1
Y2
Estado
111
000
001
010
011
100
101
110
111
000
001
Z
Figura 1.5 - Sinais do Contador Sncrono Binrio - Mdulo 8.
Quando se utilizam flip-flops J-K sensveis borda, a metodologia de projeto a mesma, cuidando-se
apenas de estabelecer a tabela de excitao para flip-flops J-K sensveis borda. No caso do contador
binrio mdulo 8, sua implementao com flip-flops J-K at mais simples do que com tipo D, como
mostra a figura 1.6.
Z
1 lgico
J0
Q0
Y0
J1
C
K0
Q1
Y1
J2
C
Q0
Y0
K1
Q2
Y2
C
Q1
Y1
K2
Q2
Y2
Relgio
ATUAL
SEGUINTE
Z (ATUAL)
Y2
Y1
Y0
D2
D1
D0
D0 = (Y1 Y2 )
D1 = Y0 Y2 + Y0 Y1
D2 = (Y0 . Y1 ) + (Y0 . Y2 )
Z = Y0 . Y1 . Y2
O circuito que implementa o contador Gray sncrono, mdulo 8, mostrado na figura 1.7.
D0
Q0
Q0
Y0
Y0
D1
Q1
Q1
Y1
Y1
D2
Q2
Q2
Y2
Y2
Relgio
s(t+1)
z(t)
A - 0000
B - 0001
B - 0001
C - 0010
C - 0010
D - 0011
D - 0011
E - 0100
E - 0100
F - 0101
F - 0101
G - 0110
G - 0110
H - 0111
H - 0111
I - 1000
I - 1000
J - 1001
J - 1001
A - 0000
K - 1010
L - 1011
M - 1100
NO
NO
N - 1101
ESPECIFICADO
ESPECIFICADO
O - 1110
P - 1111
Os estados no especificados (K at P) podem ser considerados como tendo por estado seguinte o estado
inicial, assim como a sada (z) a eles correspondente pode ser considerada igual a zero. Essa soluo,
apesar de geralmente no corresponder ao circuito mnimo, tem a vantagem de sempre levar o contador
ao estado inicial se, por alguma causa externa no prevista, o circuito cair num dos estados no
especificados.
Contadores e Registradores (2005)
Bloco
combinatrio
do prximo
estado
demais
bits
BITS
Z
PC
Permite
Contagem
Yj
Carga Paralela*
CP
D
Ej
Reset Sncrono*
Relgio
Reset Assncrono*
RS
C
R
Yj
Yj
Reset
Assncrono
R
Reset
Sncrono
RS
RELGIO
C
Permite
Contagem
PC
Carga
Paralela
CP
Entrada
Paralela
Ej
Bits
Yj
(=Yi)
RESET
ASSNCR.
RESET SNCR.
CARGA
Ei
Ei
CONTAGEM
contagem
INIBIO
mantm
SINAL
OPERAO
Q0 Q1 Q2 Q3
1
1
1
R
RS
PC
CP
C
Q0 Q1 Q2 Q3
R
RS
PC
CP
C
Z
1
1
E0 E1 E2 E3
Q3
E0 E1 E2 E3
Q0 Q1 Q2 Q3
1
1
1
R
RS
PC
CP
C
E0 E1 E2 E3
Carga de "2"
0
Q0 Q1 Q2 Q3
1
1
1
1
R
RS
PC
CP
C
Q0 Q1 Q2 Q3
1
1
E0 E1 E2 E3
R
RS
PC
CP
C
E0 E1 E2 E3
UP/DOWN
(crescente)
BITS
FLIP-FLOPS
(decrescente)
Vcc
Vcc
Q0
J0
Entrada
Vcc
Q1
J1
Q0
Q2
J2
Q1
C
Q0
K0
J3
Q2
C
K2
Q1
K1
Q3
Q3
C
K3
Q2
10
Q3
11
Entrada
Q0
Q1
Q2
Q3
Entrada
Q0
Q1
Q2
Q3
Vcc
J0
Q0
Y0
Q1
J1
C
K0
Vcc
Y1
J2
C
R
Q0
Y0
K1
Q2
Y2
C
R
Q1
Y1
K2
Q2
Y2
Detector
de "6"
000
001
010
011
100
101
Decimal
Mdulo 16
Mdulo 12
Carga Paralela
Reset
Assncrono
Tipo
Assncrona
Sim
74196
Fixa Assncrona
Sim
7490
Assincrona
Sim
74176
Assncrona
Sim
74197
No
Sim
7493
Assncrona
Sim
74177
No
Sim
7492
10
Decimal
UP / DOWN
Mdulo 16
Mdulo 16
UP/DOWN
Carga Paralela
Reset
Tipo
Sncrona
Sncrono
74162
Sncrona
Assncrono
74160
Sncrona
No
74LS168
Assncrona
Assncrono
74192
Assncrona
No
74190
Sncrona
Sncrono
74163
Sncrona
Assncrono
74161
Sncrona
No
74LS169
Assncrona
No
74191
Assncrona
Assncrono
74193
CK
Y0
Y1
CK Q
f/2
Y0
f/4
Y1
11
Valores da Carga
PE P0 P1 P2 P3
Y1
CET
CEP
74163
TC
Y0
7474
CK
CP
SR Q0 Q1 Q2 Q3
Valores da Carga
Freqncia
P3
P2
P1
P0
Y0
Y1
f/16
f/32
f/15
f/30
f/14
f/28
f/13
f/26
f/12
f/24
f/11
f/22
f/10
f/20
f/9
f/18
f/8
f/16
f/7
f/14
f/6
f/12
f/5
f/10
f/4
f/8
f/3
f/6
f/2
f/4
f: freqncia do sinal de
relgio.
Com o mesmo contador utilizado no circuito da figura 1.17, pode-se gerar formas de onda quadradas
cuja feqncia corresponde freqncia do sinal de relgio dividido por 2, 4, 6, 8, 10, 12 e 14, sem o
uso do biestvel. Para tal, configura-se o contador de forma a gerar o sinal desejado em uma das sadas
Q1, no importando a contagem fornecida pelo conjunto. A figura 1.18 apresenta o contador configurado
para dividir o sinal de relgio por 6, sendo esse sinal gerado na sua sada Q3.
12
CET= EnableT
CET
CEP
Relgio
CEP= EnableP
74163
TC
CP= Clock
TC=Carry
CP
SR= Clear
SR Q0 Q1 Q2 Q3
P0,P1,P2,P3 =A,B,C,D
Y
f/6
Q0,Q1,Q2,Q3=Qa,Qb,Qc,Qd
Q1
Q2
Q3
Carga
Carga
Carga
Carga
Carga
Da Tabela VI pode-se deduzir que a diviso por 6 foi originada por meio da eliminao de alguns estados
pelos quais passaria a diviso por 16 (eliminados 10 estados). Alm disso os estados eliminados foram
tais que Q3 apresentou forma de onda quadrada.
Divises de freqncia por nmeros inteiros mpares tambm podem ser obtidas. A maior parte dos
circuitos utilizados com essa finalidade no fornece uma forma de onda quadrada, o que normalmente
exigiria circuitos complexos.
13
DADO
Y0
CK
CLR
Y1
Y2
CK
CK
CK
CLR
CLR
CLR
Y3
Limpa
Relgio
DADO
LIMPA
1
10
11
12
13
14
Y0
Y1
Y2
Y3
Figura 1.20 - Diagrama de Tempos do Circuito da Figura 1.19.
Pode-se construir, no entanto, registradores de deslocamento com carga em paralelo, como mostra a
figura 1.21. Os sinais de PRESET dos biestveis so utilizados para a carga dos dados, sempre aps o
sinal "Limpa" ter sido gerado.
DADOS
PARARELOS
PR
D
Q
CK
CLR
Y0
PR
D
Q
CK
CLR
Y1
PR
D
Q
CK
CLR
Y2
PR
D
Q
Y3
CK
CLR
Limpa
Relgio
14
"Delay time" (td - intervalo de tempo decorrido entre uma variao de sinal na entrada e a
correspondente variao na sada; toma-se como referncia o ponto de 50% do valor de tenso,
conforme mostrado na figura 1.22.
Entrada
50%
50%
td
"Rise time" (tr) - intervalo de tempo necessrio para que um sinal v de 10% do seu valor em
tenso at 90% do seu valor em tenso (figura 1.23).
90%
10%
tr
"Fall time" (tf) - intervalo de tempo necessrio para que um sinal v de 90% de seu valor em tenso
at 10% do seu valor em tenso (figura 1.24).
tf
90%
10%
15