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2015.1
PARTE 7
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INTERRUPO
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Interrupes
Mecanismo pelo qual outros mdulos (Ex. E/S) podem interromper a
Timer:
Gerada por timer dentro do processo.
Usada na multitarefa preemptiva.
E/S:
Gerada por um controlador de E/S.
Falha de hardware:
P.e. erro de paridade de memria. Queda de energia
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Classes de interrupes
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Origem de Interrupo
Externas ou Interrupes gerada por um sinal de
hardware e pode ocorrer aleatoriamente.
Interrupes mascarveis
Interrupes no-mascarveis (NMI)
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Interrupo
pelo usurio
1. Iniciada
pelo sistema
Mascarada
2. Pode ser
No mascarada
Entre instrues
3. Ocorre
Durante instruo
Sncrona
4. Sincronismo
Assncrona
(ocorre inesperadamente)
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(sem interrupo)
(Interrupes curtas)
(Interrupes longas)
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Operao de E/S
Operao de E/S
Operao de E/S
Operao de E/S
Com interrupo
Sem interrupo
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(com interrupo)
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Operao de E/S
Operao de E/S
Operao de E/S
Operao de E/S
Com interrupo
Sem interrupo
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Ciclo de interrupo
Requisio da interrupo adicionada ao ciclo de instruo.
Processador verifica interrupo.
Indicado por um sinal de interrupo.
interrupo.
Interrupo de processo.
Restaura contexto e continua programa interrompido.
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(no atendimento a
interrupo)
(no retorno da
interrupo)
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Mltiplas interrupes
Desativar interrupes:
Processador ignorar outras interrupes enquanto processa uma
interrupo.
Interrupes permanecem pendentes e so verificadas aps
Definir prioridades:
Interrupes de baixa prioridade podem ser interrompidas por
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da interrupo)
Latncia de interrupo
Verificao por software
Daisy chain
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Controlador de
interrupo PC - Intel
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BARRAMENTO
Outras denominaes:
Via
Bus
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Estrutura de interconexo
Todas as unidades devem ser conectadas.
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Mdulos do computador
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Barramentos de computador
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Conexo de memria
Recebe e envia dados.
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Conexo de entrada/sada
Semelhante memria do ponto de vista do computador.
Sada:
Recebe dados do computador.
Envia dados a perifricos.
Entrada:
Recebe dados de perifricos.
Envia dados ao computador.
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Dados
Instrues
Dados
Sinais de interrupo
Via de controle
Via de endereo
Via de dados
CPU
Sinais de Controle
Read
Write
IRQ, INTR
ACK
DMA ...
Endereo
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Conexo da CPU
L instrues e dados.
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Barramentos
Existem diversos sistemas de interconexo possveis.
comuns.
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Normalmente, broadcast.
Frequentemente agrupado.
Uma srie de canais em um barramento.
Ex., barramento de dados de 32 bits so 32 canais de bits
separados.
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Barramento de dados
Transporta dados.
Lembre-se de que no existe diferena entre dados e
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Barramento de endereo
Identifica origem ou destino dos dados.
Ex., CPU precisa ler uma instruo (dados) de determinado local
na memria.
memria do sistema.
Ex., 8080 tem barramento de endereo de 16 bits gerando
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Barramento de controle
Informao de controle e temporizao:
Sinal de leitura/escrita de memria.
Solicitao de interrupo.
Sinais de clock.
ACK de transferncia.
Reset
Concesso de barramento (bus grant)
Solicitao de barramento (bus request)
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Barramentos de computador
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Tipos de barramento
Dedicado:
Linhas separadas para dados e endereo.
Multiplexado.
Linhas compartilhadas.
Linha de controle vlidas de endereo ou dados.
Vantagem menos linhas
Desvantagens:
Desempenho mximo.
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Largura do barramento
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Largura do Barramento
Define o nmero de
bits do barramento
a taxa de
Largura de Banda do Barramento
transferncia de bits
no barramento
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rbitro de barramento
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Arbitrao de barramento
Mais de um mdulo controlando o barramento.
Ex., CPU e controlador de DMA.
de uma s vez.
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barramento.
Controlador de barramento.
rbitro.
Distribuda:
Cada mdulo pode reivindicar o barramento.
Lgica de controle em todos os mdulos.
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PCI
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CPU - 8086
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Protocolo de barramento
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Temporizao
Coordenao de eventos no barramento.
Sncrona:
Eventos determinados por sinais de clock.
Barramento de controle inclui linha de clock.
Uma nica transmisso 1-0 um ciclo do barramento.
Todos os dispositivos podem ler linha de clock.
Normalmente, sincronismo na borda inicial.
Geralmente, um nico ciclo para um evento.
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Taxa de clock
Velocidade de clock
Ciclo de clock
Tempo de ciclo
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