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EL68E-2015-1 Sistemas Embarcados Prova Recuperao Turmas S11 & S12
1b.) Com o auxlio da tabela de instrues, codifique o algoritmo seguindo o padro ATPCS.
Label
Instruo
Operandos
Comentrio(1)
fMinAbs
PUSH
{R4,R5}
Salva contexto
MOV
CBZ
R1, retorno
Qtde = 0?
LDR
R3,[R0]
L valor da memria
CMP
R3,#0
Valor >0?
BPL
Positivo
MOV
R4,#-1
MUL
R3,R3,R4
CMP
R12,R3
BGE
Atualiza
Proximo
MOV
R12,R3
MOV
R5,R0
Pos_min = posicao
SUB
R1,R1,#1
Decrementa qtde
ADD
R0,R0,#4
Incrmenta posicao
Laco
MOV
R0,R5
Retorna pos_min.
POP
{R4,R5}
Recupera contexto
BX
LR
Laco
Positivo
Atualiza
Proximo
Retorno
Valor = -1 x valor
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2a.) Est armazenado na memria FLASH pelo endereo de memria em R3 (0x1A84) e o mapa de
memria mostra que on-chip flash. Isso definido na etapa de ligao (linkagem).
2b.) Considerando os diagrama de tempos e larguras de barramentos retirados dos datasheets das
memrias SRAM e FLASH, em que regio de memria a vrivel table deve ser alocada para garantir
melhor eficincia em relao ao tempo de execuo da rotina? Justifque sua resposta e o critrio
adotado.
Memria SRAM: tAA = 70 ns, tAOE = 50 ns, tHZ = 30 ns, tOH = 25 ns;
D7..D0
Memria FLASH: tACC = 150 ns, tCE = 120ns, tOFF = 50 ns, tOH = 40ns.
D31..D0
Deve ser mantido o armazenamento na memria flash pois apesar de a RAM ser mais rpida, a largura
do barramento 4 vezes menor.
SRAM : (TAA+THZ = 100ns )
FLASH (tACC + tOFF = 200 ns)
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Apenas a histria no seria suficiente pois deve haver uma curva de acelerao e a direo do
movimento deve ser mantida. Alm disso, se voltar direto para o Descendo ou Subindo, haver um
tranco. Outra opo o uso de uma varivel para saber se estava subindo ou descendo.
3b.) Em que fase do do ciclo de desenvolvimento esse redesign poderia ser antecipado? Justifique.
Na fase de estudo do dominio do problema em que as normas aplicaveis so levantadas.
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4b.) Explique o efeito que o uso de um algoritmo de escalonamento com prioridade dinmica teria
neste caso.
O recurso compartilhado protegido por mutex o OLED. As threads de menor prioridade (A e B)
poderiam ter sua prioridade aumentada para liberar o recurso o mais rpido possivel de modo a no
atrasar a thread C. e no houvesse, haveria uma influncia maior das threads A e B na C,
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