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Elektronikstromversorgungen mit aktiver

Leistungsfaktorkorrektur
1
2

Zusammenfassung ............................................................................................................. 2
Hochsetzsteller mit Leistungsfaktorkorrektur ............................................................... 3
2.1 Leistungsfaktorkorrektur mit Mittelwert-Stromregelung ............................................. 4
2.1.1 Signalformen im Hochsetzsteller mit PFC............................................................. 6
2.2 Steuer- und Reglerfunktion des PFC-ICs ML4824 von Micro Linear ........................ 8
3 Inbetriebnahme des Hochsetzstellers mit Leistungsfaktorkorrektur......................... 10
3.1 Hochsetzsteller ohne Regelung................................................................................... 11
3.2 Hochsetzsteller mit PFC-Regelung............................................................................. 13
3.2.1 Zeitverla ufe der Hochsetzstellergroen im Netzfrequenzbereich ........................ 13
3.2.2 Zeitverla ufe der Hochsetzstellergroen im Schaltfrequenzbereich ..................... 16
4 Literaturverzeichnis ........................................................................................................ 17

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1 Zusammenfassung
Mit diesem Projekt ist ein systematisches Entwurfskonzept fur die PFC-Kaskadenregelung
eines Hochsetzstellers erarbeitet worden. Die innere Schleife der PFC-Kaskadenregelung regelt den Eingangsstrom sinusformig und in Phase zur Eingangsspannung. Der a uere Regelkreis sorgt bei Storungen fur eine konstante Ausgangsspannung. Es handelt sich hierbei um
eine Grosignalregelung, in der alle Nichtlinearita ten des Hochsetzstellers durchlaufen werden, da das Tastverha ltnis d als Stellgroe periodisch Werte zwischen 0 und 1 annimmt. Die
Entwicklung der Entwurfstrategie und des Schaltnetzteils erfolgte in vier Schritten:
Der PFC-Hochsetzsteller wurde im luckfreien Betrieb mit den zugehorigen Steuer- und
Regelungsfunktionen systematisch aufbereitet. Ebenso wurden die fur die PFCKaskadenregelung erforderliche Beschaltung sowie die Drosselspule und der Ausgangskondensator dimensioniert.
Der hochfrequent geschaltete Hochsetzsteller wurde in eine NiederfrequenzErsatzschaltung umgewandelt, um fur den analytischen Entwurf einen vertretbaren Aufwand zu erreichen. Das eingesetzte MISSCO (Minimum Separable Switching Configuration) Verfahren diente zur U berfuhrung der hochfrequent getakteten Schaltelemente in eine
Niederfrequenz- Ersatzschaltung [1, 2]. Dessen Grundgedanke besteht darin, dass die dynamischen Eigenschaften des Hochsetzstellers durch niedrige Eckfrequenzen bestimmt
werden, die auf die Hochsetzsteller-Energiespeicher zuruckzufuhren sind. Die niederfrequente Ersatzschaltung des Hochsetzstellers wurde als Regelstrecke fur den Entwurf der
PFC-Kaskadenreglung in die Strom- und Spannungsregelstrecke zerlegt.
Mit den ermittelten Kleinsignal-Ersatzsdarstellungen der Strom- und Spannungsregelstrecke wurden die Regler fur den Spulenstrom und fur die Ausgangsspannung analytisch entworfen. Fur die hochfrequent arbeitende Komparatorfunktion des Pulsbreitenmodulators wurde ein mittlerer U bertragungsfaktor hergeleitet. Aus dieser Rechnung geht
eine Stabilita tsrandbedingung fur die Strommittelwertregelung hervor, die einzuhalten ist,
damit keine subharmonischen Stromschwingungen auftreten. Zur visuellen Unterstutzung
des Entwurfsverfahrens mit Frequenzkennlinien und Sprungantworten wurden die Software-Werkzeuge MATLAB und SIMULINK eingesetzt.
Mit einem durchgefuhrten Schaltnetzteil-Hardware-Aufbau wurden die theoretischen Entwurfsergebnisse in die Praxis umgesetzt [6, 9]. Die Qualita t der PFC-Kaskadenregelung
wurde durch einen Vergleich mit dem ungeregelten System nachgewiesen. Dazu dienten
ebenso Analysen der Storungsregelungen bei Lastsprungen und bei erzwungenen Systemmodifikationen.

Die folgende Dokumentation gibt eine U bersicht zu den wesentlichen Funktionseigenschaften

der PFC-Regelung sowie zu deren Hardware-Aufbau. Im weiteren fasst sie insbesondere die
messtechnische Analyse des Hardware-Aufbaus zusammen, dessen Funktionselemente und
dessen Regelkreisbetrieb mit den analytischen Verfahren dimensioniert und vorausberechnet
wurde.

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2 Hochsetzsteller mit Leistungsfaktorkorrektur

Fur die Versorgung elektronischer Gera te aus dem Wechselstromnetz sind Netzteile zur Erzeugung von Gleichspannungen notwendig. In der Regel wird eine Stabilisierung der Ausgangsspannung und eine galvanische Trennung vom Netz verlangt.
Bei herkommlichen Schaltnetzteilen wird die Netzspannung gleichgerichtet und anschlieend
mit einem Gla ttungskondensator CG gesiebt (Bild 2-1). Ein schneller Schalter (Quertransistor)
zerhackt die Gleichspannung in eine Rechteckspannung UR. Die Schaltfrequenz liegt oberhalb
des Horbereichs (20kHz bis 300kHz), so dass Storgera usche vermieden werden. Die resultierende Rechteckspannung wird mit einem Transformators ubersetzt. Er ubernimmt auerdem
die Netztrennung und die Energiespeicherung. Anschlieend wird die ubersetzte Rechteckspannung mittels einer La ngsdiode D gleichgerichtet und mit einem Ausgangskondensators CO
gegla ttet. Die Ausgangsspannungsstabilisierung erfolgt durch eine Regelung, die das Tastverha ltnis d(t) des Schaltvorgangs beeinflut.

Bild 1.1 Herkommliches Schaltnetzteil mit Zeitverla ufen

Bild 2-1: Funktionsubersicht zu einem herkommlichen Schaltnetzteil und Signalzeitverla ufe.
Da diese Schaltnetzteile einen Gla ttungskondensator CG am Eingang enthalten, belastet dieser
das Versorgungsnetz mit einem impulsformigen Strom ii(t), der die Netzspannung uN(t) durch
U berlagerung mit Spannungsharmonischen stort (Bild 2-1). Auerdem eilt dieser impulsformige Strom der Netzspannung vor, d. h. zur Oberschwingungs-Blindleistung kommt noch ein
Grundschwingungs-Blindleistungsanteil hinzu. Dadurch wird der Leistungsfaktor (Power
Factor) der Schaltnetzteile reduziert (vgl. Gl. 2-1).

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= P/S = P/UI

(Gl. 2-1)

In Bild 2-2 sind im Fall eines oberschwingungsbehafteten Stromes alle auftretenden Leistungsarten dargestellt. Das Leistungsdreieck (P,Q1,S1) gilt fur die sinusformige Grundschwingung. Dabei ist P die Wirkleistung, Q1 die Grundschwingungs-Blindleistung und S1
die Grundschwingungs-Scheinleistung. Fur Grund- und Oberschwingungen gilt das Leistungsdreieck (P, Q, S). Die Gesamtblindleistung Q setzt sich aus der GrundschwingungsBlindleistung Q1 und der Verzerrungs-Blindleistung D zusammen.
Bei einem idealen Leistungsfaktor
von = 1 sind Wirk- P und Gesamtscheinleistung S gleich gro, d.h. die
Gesamtblindleistung ist null. Damit
gibt es keine Phasenverschiebung
zwischen Eingangsspannung und
strom sowie keine Stromoberschwingungen. Das Schaltnetzteil hat dann
rein ohmsches Verhalten. Dies ist das
Ziel der Leistungsfaktorkorrektur
(Power Factor Correction PFC), diemit Hochsetzstellern als Vorschaltgera t realisiert wird.

2.1

Bild 2-2: Darstellung der Leistungsanteile.

Leistungsfaktorkorrektur mit Mittelwert-Stromregelung

Fur Hochsetzsteller-Schaltnetzteile gibt es eine groe Anzahl von integrierten Schaltungen

(ICs) mit verschiedenen Stromreglungs-Konzepten zur Leistungsfaktorkorrektur (Power
Factor Correction PFC). Die Regelung sorgt dafur, dass der Eingangsstrom sinusformig und
in Phase zur Netzspannung verla uft. Gleichzeitig wird die Ausgangsspannung bei Eingangsspannungs- und Lasta nderungen konstant geregelt.
Die Stromregelungs-Konzepte werden in zwei Hauptgruppen aufgeteilt. Zur ersten Gruppe
za hlen diejenigen, deren Schaltfrequenzen mit einem externen Taktgeber synchronisiert sind.
Zur zweiten Gruppe gehoren diejenigen mit freischwingenden Schaltfrequenzen. Die Hauptunterschiede dieser Typen sind erstens durch die Art der Eingangsstromregelung (z.B. Spitzenwert-Stromregelung, Mittelwert-Stromregelung) gegeben und zweitens durch den Aufbau
des Strommodulators.
Stellvertretend fur die zweite Gruppe ist der Hysterese-Typ. Er hat einen Nachteil, daer mit
einer variablen Schaltfrequenz operiert. Dies ist unerwunscht bei Systemen, die gegenuber
variablen Frequenzen empfindlich sind, wie z.B. Video-Display-Einheiten und Telekommunikationsempfa nger. Der Konstant-Frequenz-Typ, der zur ersten Gruppe gehort, hat dieses
Problem nicht, jedoch tritt bei ihm eine Instabilita t beim Tastverha ltnis (d > 0.5) auf, die
durch eine zusa tzliche Kompensationsrampe vermieden werden kann [11, 12, 15].

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Im Folgenden wird die

Mittelwert-Stromregelung
bei Hochsetzstellern
mit
luckfreiem Betrieb beschrieben (
Bild 2-3). Der Spulenstrom
iL(t) (Eingangsstrom) pendelt um eine geregelte Sinushalbschwingung
iM(t)
herum. Dieses Prinzip arbeitet mit einer konstanten
Schaltfrequenz fS = 1/T.
iM(t): Stromsollwert; iL(t):Spulenstromistwert
d(t): PWM-Signal
Der Schalttransistor wird am
Anfang jeder Schaltperiode
Bild 2-3: Signalverla ufe der Hochsetzstellergroen mit
ausgeschaltet (Reset), als
PFC-Kaskadenregelung und Mittelwertstromregelung
Folge sinkt der Spulenstrom
linear ab. Der Spulenstrom
steigt erst dann linear an, wenn der Pulsbreitenmodulator aufgrund des sinkenden Spulenstromes einen Set-Impuls auslost. Dieser Vorgang wiederholt sich bei jeder Schaltperiode.
Somit gehort dieser Stromregler-Typ der ersten Gruppe zu dem Turn Off At Clock Time
(constant-frequency, valley-current command) Verfahren.

Der oben beschriebene Stromregler-Typ wurde mit dem Baustein IC-ML4824 von Micro Linear realisiert [9, 11]. Hier wird zuerst die Funktion der PFC-Kaskadenregelung anhand einer
Funktionsubersicht erkla rt (vgl. Bild 2-4).

uAC(t):Netzspannung; ui(t): gleichgereichtete Eingangsspannung; iL(t): Spulenstrom;

d(t): geregeltetes Tastverha ltnis; uO(t): Ausgangsspannung
Bild 2-4: Funktionsubersicht des Hochsetzstellers mit PFC-Kaskadenregelung.

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Im Gegensatz zu herkommlichen Schaltnetzteilen besitzt der Hochsetzsteller mit Leistungsfaktorkorrektur keinen Gla ttungskondensator hinter dem Bruckengleichrichter. Dadurch hat
die Eingangsspannung ui(t) einen Zeitverlauf in Form von positiven Sinushalbschwingungen.
Diese Eingangsspannung ui(t) wird fur die PFC-Kaskadenregelung benotigt, um daraus einen
sinusformigen Stromsollwert abzuleiten. Der Regelung fur die Ausgangsspannung ist eine
Regelung fur den Eingangsstrom iL(t) unterlagert. Der PFC-Kaskadenregelung werden die
Ausgangsspannung und der Spulenstrom als Istwerte zugefuhrt. Aus diesen drei Eingangsgroen iL(t), ui(t) und uO(t) berechnet die PFC-Kaskadenregelung eine Stellgroe d(t)
(Tastverha ltnis) fur den Schalttransistor T der inneren Kaskadenschleife. Diese Stellgroe d(t)
sorgt dafur, da der Eingangsstrom iL(t) sinusformig verla uft, Last- und Eingangsspannungsschwankungen ausgeregelt werden, sodass die Ausgangsspannung uO(t) konstant gehalten werden kann.
2.1.1

Signalformen im Hochsetzsteller mit PFC

Die Wirkungen der PFC-Regelung lassen sich in den Zeitverla ufen der HochsetzstellerSignale verdeutlichen (vgl. Bild 2-5). Die Eingangsspannung ui(t) (a) hat einen gleichgerichteten sinusformigen Zeitverlauf, da der Gla ttungskondensator nach dem Bruckengleichrichter
fehlt. Durch die PFC-Regelung ist der Eingangsstrom iL(t) ebenfalls sinusformig und in Phase
mit der Eingangsspannung. Eingangsseitig soll der Hochsetzsteller die Eigenschaft eines
ohmschen Widerstandes aufweisen, damit der maximale Leistungsfaktor MAX = 1 erreicht
wird. Die Eingangsleistung pi(t)= ui(t). ii(t) hat die Form des Sinusquadrates mit der doppelten
Netzfrequenz (b).
Der Diodenstrom iD(t) (c) setzt sich aus einer Gleich- iO(t)=IO und einer Wechselkomponente
ic(t) zusammen. Wa hrend der Gleichanteil durch den Lastwiderstand RL fliet, nimmt der
Ausgangskondensator CO den Wechselanteil auf, weil er in jeder Periode im Zeitbereich TO/8
bis 3TO/8 Leistung uber die Diode D aufnimmt und im Zeitbereich 3TO/8 bis 5TO/8 Leistung
an RL abgibt, wobei C gleich IO ist.
Bei einem idealen Wirkungsgrad =1 sind Eingangs- pi(t) und Ausgangsleistung po(t) gleich
(b und d). Die Ausgangsleistung po(t) setzt sich aus einem Gleich- PRL= pRL(t) und einem
Wechselanteil pC(t) zusammen. Wa hrend die Leistung PRL= IO2*RL an den Lastwiderstand RL
abgegeben wird, nimmt der Kondensator CO die Leistung pC(t)= iC(t)*uO(t) auf.
Zur Abscha tzung der Phasenlage des Wechselanteils der Ausgangsspannung uO(t) = uC(t)
la sst sich zeigen, dass gilt:
uC(t) = CO

iC(t) dt = -CO . PO/UO cos(2Nt) dt = - CO PO/UO sin(2Nt)

(Gl. 2-2)

Der uberlagerte Wechselanteil uC(t) der Ausgangsspannung uO(t) ist mit doppelter Frequenz
sinusformig und eilt dem Kondensatorstrom iC(t) = - PO/UO cos(2Nt) um 900 nach (e). Diese
Welligkeit darf nicht ausgeregelt werden, da die Funktion der PFC-Regelung gestort wurde.
Oft wird in der Literatur von der 900-Phasenverschiebung zwischen Ausgangs- uO(t) und Eingangsspannung ui(t) gesprochen. Dabei ist aber die Phasenverschiebung zwischen uO(t) und
der Grundschwingung von ui(t) gemeint. Mit einer Fourier-Reuhe la sst sich ui(t) darstellen
als:
ui(t)=A|sin(Nt)|= 4A/ [1/2 1/3cos(2Nt) 1/15cos(4Nt) 1/35cos(6Nt) -....] (Gl. 2-3)
Der Hauptanteil von ui(t) ist die 100Hz- Grundschwingung:
ui100Hz(t) = -4A/3 cos(2Nt)

(Gl. 2-4)
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Wird die Komponente ui100Hz(t) mit uO(t) verglichen, so eilt ui100Hz(t) dem Verlauf von uO(t)
um 90O voraus (f). Die Ausgangsspannung muss genau die oben geschilderte Phasenlage haben, damit der Eingangsstrom sinusformig und in Phase mit der Eingangsspannung verla uft.
Die Regelung muss dafur sorgen, dass genau diese Phasenverschiebung zwischen Eingangsund Ausgangsspannung erreicht werden kann.

ui(t): Eingangsspannung; ii(t): Eingangsstrom; pi(t):Eingangsleistung;

iD(t): Diodenstrom;
uO(t): Ausgangsspannung; ui100Hz(t): 100Hz-Komponente der Eingangsspannung; pO(t): Ausgangsleistung

Bild 2-5 Zeitverla ufe der Hochsetzsteller-Mittelwertgroen mit PFC.

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2.2

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Steuer- und Reglerfunktion des PFC-ICs ML4824 von Micro Linear

Die einzelnen Komponenten der Funktionsubersicht des Hochsetzstellers mit PFC-Kaskadenregelung in Bild 2-4 werden hier mit der Prinzipschaltung in Bild 2-6 aufgeschlusselt. Das
Kernstuck der PFC-Kaskadenregelung ist ein Strommodulator, der aus einem Multiplizierer,
einem Stromregler und einem Pulsbreitenmodulator besteht. Der Strommodulator erzeugt den
sinusformigen Eingangsstrom, dessen Amplitude durch den Spannungsregler festgelegt wird.
Ausgangsspannungsa nderungen werden vom Spannungsregler festgestellt. Die Ausgangsspannung uO(t) wird durch die Widersta nde R7 und R8 heruntergeteilt. Der Spannungsabfall
uR8(t) uber dem Widerstand R8 wird als Istwert dem negativen Eingang des Spannungsreglers
zugefuhrt. Am positiven Eingang des Spannungsreglers liegt eine intern erzeugte Referenzspannung UREF von 2.5V. Der Spannungsregler ist ein Transkonduktanzversta rker, der eine
Spannungs-Strom-Wandlung durchfuhrt. Ist uR8(t) kleiner als UREF, so nimmt die Ausgangsspannung uEA(t) des Spannungsreglers ab, andernfalls steigt sie an. In beiden Fa llen bleibt
uEA(t) immer positiv.
Der Multiplizierer hat drei Einga nge: U ber den Widerstand R1 wird ein gleichgerichteter sinusformiger Strom iR1(t) als Kurvenformreferenz dem ersten Eingang des Multiplizierers zugefuhrt. An seinem zweiten Eingang liegt die Ausgangsspannung uEA(t) des Spannungsreglers. An den dritten Eingang des Multiplizierers wird die Spannung uRMS(t) angelegt, welche
die Versta rkung KMUL des Multiplizierers festlegt. Dabei ist KMUL umgekehrt proportional zur
Eingangsspannung und hat die Aufgabe, Eingangsspannungsschwankungen zu kompensieren,
da der Strom iR1(t) von der Eingangsspannung ui(t) abha ngig ist. Aus den drei Eingangssignalen erzeugt der Multiplizierer einen Ausgangsstrom iM(t) als Stromsollwert, der einen
gleichgerichteten sinusformigen Zeitverlauf und eine an die Betriebssituation angepasste Amplitude hat. Dabei wird der Spannungsregler so ausgelegt, da die Restwelligkeit der Ausgangsspannung uO(t) nicht an seinen Ausgang uEA(t) ubertra gt, um eine Modulation des
Stromverlaufes iR1(t) zu verhindern.
Vor dem Stromregler findet ein Vergleich zwischen Stromsollwert iM(t) und Stromistwert
iL(t) statt. Am Ausgang des Multiplizierers fliet ein sinusformiger Strom iM(t) uber den Widerstand RM und erzeugt an RM einen Spannungsabfall uRM(t). Der Eingangsstrom iL(t) verursacht einen Spannungsabfall uRS(t) uber den kleinen Leistungswiderstand RS. Die Spannung
uRS(t) bildet eine Gegenspannung zu uRM(t). Im stationa ren Zustand bewirkt der Stromregler,
dass uRM(t) und uRS(t) gleich sind, da er jede Regeldifferenz ( uRM(t)-uRS(t) ) versta rkt und
diese dem Pulsbreitenmodulator zufuhrt. Der Stromregler ist so wie der Spannungsregler
ebenfalls ein Transkonduktanzversta rker.
Der Pulsbreitenmodulator ertha lt ein Sa gezahnsignal uG(t) mit konstanter Frequenz fS und
vergleicht dieses mit der Ausgangsspannung uIEA(t) des Stromreglers. Das Ausgangssignal
des Pulbreitenmodulators ist eine Rechteckspannung, deren Tastverha ltnis d(t) kontinuierlich
nachgestellt und dem Transistor T uber einen Treiber zugefuhrt wird. Mit der Stellgroe
(Tastverha ltnis) d(t) wird der angestrebte, sinusformige Zeitverlauf des Eingangsstromes iL(t)
erreicht.

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Bild 2-6: Prinzipschaltung eines Hochsetzstellers mit PFC.

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3
Inbetriebnahme des Hochsetzstellers mit Leistungsfaktorkorrektur
In Bild 3-1 ist der vollsta ndige Aufbau des Hochsetzstellers mit PFC-Kaskadenregleung dargestellt. Fur die einzelnen Bauelemente liegen rechnerische Dimensionierungen vor.
Die drei Schalter (S1, S2, S3) mit den zugehorigen, parallelen Widersta nde (R77, RM*, RX) sind
zusa tzlich in die Schaltung integriert, um die Storgroenregelungen durchzufuhren. Der
Hochsetzsteller arbeitet im Arbeitspunkt mit offenen Schaltern S1 und S2, wobei der Schalter
S3 geschlossen wird. Die einzelnen Massezeichen sind im Hardware-Aufbau mit groen
Drahtquerschnitten verbunden.

Bild 3-1: Vollsta ndiger Aufbau des Hochsetzstellers mit PFC-Kaskadenregelung.

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3.1

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Hochsetzsteller ohne Regelung

Der Hochsetzsteller wurde im ersten Schritt ohne Regelung untersucht. Dazu wurde die PFCRegelung deaktiviert, so dass der Transistor T ausgeschaltet ist und der Hochsetzsteller mit
dem Tastverha ltnis d = 0 arbeitet (vgl. Bild 3-2).

Bild 3-2: Hochsetzsteller ohne Regelung.

Diese Messung zeigt den Unterschied der Signalverla ufe
mit und ohne PFCKaskadenregelung auf. Hervorzuheben sind vor allem die Zeitverla ufe des Eingangsstromes
iL und der Ausgangsspanung uO.

ui(t): Eingangsspannung; iL(t): Eingangsstrom;

uDS(t): Transistorspannung; uO(t): Ausgangsspannung
Bild 3-3: Zeitverla ufe der Hochsetzstellergroen ohne Regelung.

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Der Eingangsstrom iL(t) eilt der Eingangsspannung ui(t) aufgrund des dominierenden Einflusses der Gla ttungsinduktivita t nach (Bild 3-3). Der Wirkanteil wird von RL gebildet, wobei der
Imagina ranteil sich aus L und CO zusammensetzt. Der Eingangsstrom iL(t) verla uft impulsformig, d.h. der Leistungsfaktor ist mithin kleiner 1. Solche Impulsstrome treten auch bei
herkommlichen Schaltnetzteilen mit nur einfacher Spannungsregelung mit konstantem
Tastverha ltnis auf. Diese Impulsstrome verursachen an den Netzimpedanzen des Versorgungsnetzes Spannungsoberschwingungen und storen somit die anderen Verbraucher. Durch
die PFC-Kaskadenregelung wird der Eingangsstrom IL sinusformig und in Phase mit der Eingangsspannung Ui geregelt, so dass der Leistungsfaktor 1 erreicht wird.
In den Zeitbereichen, in denen iL(t) = 0 ist, haben die Eingangsspannung ui(t) und die Transistorspannung uDS(t) den gleichen Verlauf, da gilt:
ui(t) = uL(t) + uDS(t) = L.diL(t)/dt + uTR(t)

(Gl. 3-1)

Dabei ist ui(t) um den Betrag uL(t) groer als uDS(t), wenn iL(t) ansteigt. Sinkt iL(t), so wird
ui(t) um den Betrag von uL(t) kleiner als uDS(t). In den Zeitpunkten, in denen iL(t) das Maximum erreicht, sind ui(t) und uDS(t) gleich.
Die Ausgangsspannung uO(t) wird in den Zeitbereichen, in denen der Eingangsstrom iL(t) > 0
ist, von uTR(t) nachgeladen. Die Ausgangsspannung uO(t) ist um die Schwellspannung uD(t)
kleiner als uDS(t). Die Ausgangsspannung uO(t) entla dt sich in den Zeitbereichen, wo iL(t) = 0
ist, uber den Lastwiderstand RL.
Die gleichgerichtete Eingangsspannung ui(t) geht nicht zu null. Ursa chlich ist, dass beim
Bruckengleichrichter immer zwei Dioden leiten, wa hrend die zwei ubrigen sperren. Bei der
positiven Halbschwingung leiten die Dioden D1 und D4 wobei D3 und D2 gesperrt sind. Im
gesperrten Zustand der Dioden D3 und D2 sind deren Sperrkapazita t CS3 und CS2 geladen.
Wird die in Durchlassrichtung betriebene Diode D4 vernachla ssigt, so liegt CS2 mit der Spule
L und die Diode D in Reihe parallel zum Lastwiderstand RL. Der Kondensator CS2 la dt sich
wa hrend der positiven Halbschwingung auf. Wenn die Netzspannung wa hrend der positiven
Halbschwingung auf null zuruckgeht und sobald die Netzspannung kleiner ist als die Spannung an CS2, dann wird CS2 uber RL entladen (vgl. Bild 3-3). Der oben beschriebene Vorgang
gilt auch fur die negative Halbschwingung.

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3.2

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Hochsetzsteller mit PFC-Regelung

Im ersten Schritt wird der Hochsetzsteller mit PFC-Regelung im Netzfrequenzbereich untersucht. Dazu werden Ein- und Ausgangsgroen sowie die zum Versta ndnis des Hochsetzstellers beitragenden Groen diskutiert. Die gleiche Vorgehensweise wird anschlieend im
Schaltfrequenzbereich durchgefuhrt.
3.2.1

Zeitverla ufe der Hochsetzstellergro en im Netzfrequenzbereich

Das Ziel der PFC-Kaskadenregelung ist ein sinusformiger Eingangsstrom iL(t), der mit der
Eingangsspannung ui(t) in Phase ist. Auerdem soll die Ausgangsspannung uO(t) bei Lastund Eingangsspannungsschwankungen konstant geregelt werden.
Die Hochsetzstellergroen ui(t), iL(t), uO(t) und die Stromreglerstellgroe uIEA(t) sind in Bild
3-4 dargestellt.

ui(t): Eingangsspannung; iL(t): Eingangsstrom; uO(t):Ausgangsspannung;

uIEA(t): Stromreglerstellgroe
Bild 3-4: Zeitverla ufe der Hochsetzstellergroen im Netzfrequenzbereich.
Die Eingangsgroen ui(t) und iL(t) sind beide sinusformig und zueinander in Phase. Sie sind
infolge der Schaltfrequenz fS=33 kHz mit einem Ripple-Anteil uberlagert, der mit zunehmender Induktivita t L der Drosselspule geringer wird. Der Leistungsfaktor ist fast eins, da der
Strom iL(t) kaum noch luckt. Die Ausgangsspannung uO(t) erreicht den dimensionierten Wert
von 40V, deren 100Hz-Restwelligkeit wie erwartet deutlich zu erkennen ist (vgl. 2.1.1). Das
Tastverha ltnis d(t) wird den Zeitverlauf von uIEA(t) bestimmt. Es ist bei uIEAmax am geringsten
und es nimmt zu, wenn uIEA(t) kleiner wird, sodass bei uIEAmin das Maximum d = 1 erreicht
wird, d.h. der Schalttransistor ist hier voll durchgeschaltet. Es ist nicht verwunderlich, da
uIEA(t) ebenfalls einen sinusformigen Zeitverlauf hat, denn fur einen sinusformigen Eingangsstrom iL(t) wird das Tastverha ltnis d(t) von einer sinusformigen Vorstellgroe uRM(t) gesteuert. Auerdem eilt uIEA(t) dem Eingangsstrom iL(t) etwas nach. Diese Phasenverschiebung ist
von der Beschaltung des Stromreglers abha ngig. Wird na mlich der Phasengang des Stromreglers bei doppelter Netzfrequenz (100Hz) betrachtet, so betra gt die Phase RI(f=100Hz) 70 .
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Der Entwurfsweg uber eine analytische Entwurfssystematik des Hochsetzstellers wird mit den
dargestellten Meergebnissen besta tigt, denn schon mit der ersten Implementierung liegt eine
brauchbare Funktionalita t der PFC-Kaskadenregelung vor.
Die Spannung uR1(t) als Kurvenformreferenz ist zusammen mit ui(t), iL(t) und uIEA(t) in Bild
3-5 dargestellt.

ui(t): Eingangsspannung; iL(t): Eingangsstrom; uO(t):Ausgangsspannung;

uR1(t): Kurvenformreferenz
Bild 3-5: Zeitverla ufe der Hochsetzstellergroen im Netzfrequenzbereich.
Die Spannung uR1(t) wurde am Multiplizierereingang gemessen. Sie ist mit u i(t) in Phase, aber
ihre Kurvenform weicht stark vom Sinus ab. Dies wird durch die interne Multiplizierereingangsbeschaltung ist so erzwungen, um einen optimalen sinusformigen Eingangsstrom iL(t)
zu erreichen [9, 11]. Die Ursache liegt darin, dass in den Nulldurchga ngen die Eingangsspannung ui(t) sehr kleine Werte annimmt. Bei zu kleiner oder fehlender Eingansspannung ui(t)
sind die Regler nicht in der Lage, daraus die Sinusform fur den Eingangsstrom zu erzeugen.
Als Korrektur wurde uR1(t) am Eingang des Multiplizierers fast zu einem Rechteck verformt,
so dass die Differenz von Soll- iM(t) und Istwert iL(t) bei den Nulldurchga ngen erhoht wird.
Der Stromregler bewertet dies als groe Abweichung und korrigiert somit die zu kleine oder
fehlende Eingangsspannung.
Um die Phasenverschiebung zwischen Eingangs- ui(t) und Ausgangsspannung uO(t) zu bestimmen, ist uO(t) im AC-Betrieb dargestellt (Bild 3-6). Zwischen uO(t) und ui100Hz(t) besteht
eine erwartete Phasenverschiebung von 900.
Die Sinusform des Eingangsstromes iL(t) soll bei Lasta nderungen erhalten bleiben. Dazu wird
die Last halbiert (Bild 3-7). Bei Verdopplung von RL halbieren sich der Eingangsstrom iL(t)
und der Eingangsstrom iL(t), da die Ausgangsspannung uO(t) konstant geregelt wird.

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Bild 3-6: Phasenverschiebung zwischen Eingangs- ui(t) und Ausgangsspannung uO(t).

Bild 3-7: Hochsetzstellergroen bei doppeltem Bestastungswiderstand 2*RL.

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3.2.2

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Zeitverla ufe der Hochsetzstellergro en im Schaltfrequenzbereich

Die Arbeitsweise des Pulsbreitenmodulators wird im Schaltfrequenzbereich analysiert. Dazu

werden das Sa gezahnsignal uG(t), die Stromreglerstellgroe uIEA(t), der Eingangsstrom iL(t)
und das Tastverha ltnis d(t) zusammen betrachtet. Diese vier Signale sind in Bild 3-8 und in
Bild 3-9 mit dem minimalen dmin (t) bzw. mit dem maximalen Tastverha ltnis dmax (t) dargestellt.

uG(t): Sa gezahnsignal; uIEA(t): Stromreglerstellgroe

iL(t): Eingangsstrom; d(t): minimales Tastverha ltnis
Bild 3-8: Zeitverla ufe der Hochsetzstellergroen im Schaltfrequenzbereich.
Der dreieckformige Verlauf des Eingangsstromes iL(t) ist in Bild 3-8 deutlich zu erkennen.
Dieser dreieckformige Verlauf ist am Stromreglerausgang uIEA(t) kaum noch enthalten, da bei
der Stromreglerdimensionierung das Stellsignal uIEA(t) im Schaltfrequenzbereich weitgehend
beda mpft wurde. Das Tastverha ltnis d(t) wird durch den Vergleich von uG(t) und uIEA(t) gebildet. In den Zeitabschnitten, in denen uG(t) > uIEA(t) ist, erha lt d(t) einen High-Level, und in
den Zeitbereichen, in denen uG(t) < uIEA(t) ist, wird d(t) auf Low-Level gesetzt. Bei eingeschaltetem Transistor (d(t) auf High-Level) steigt der Eingangsstrom iL(t) wie und bei ausgeschaltetem Transistor (d(t) auf Low-Level) sinkt iL(t) ab.
Bild 3-9 stellt den Zeitpunkt dar, in dem der Eingangsstrom iL(t) den Nulldurchgang aufweist,
so dass die Steigungen null sind. Die Stromreglerstellgroe uIEA(t) sinkt auf den minimalen
Wert ab, so dass in allen Zeitabschnitten uG(t) uIEA(t) ist und kein Vergleich zwischen uG(t)
und uIEA(t) stattfindet. Das Tastverha ltnis d(t) nimmt wa hrend dieser Zeit den High-Level an,
d.h. der Schalttransistor wird voll durchgeschaltet. Nur am Anfang jeder Schaltperiode TS
wird das Tastverha ltnis d(t) aufgrund der Arbeitslogik des Pulsbreitenmodulators kurzzeitig
auf Low-Level gesetzt. In diesen Zeitabschnitten die gegenuber der Schaltperiodendauer TS
sehr klein sind wird der Schalttransistor immer ausgeschaltet.

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uG(t): Sa gezahnsignal; uIEA(t): Stromreglerstellgroe

iL(t): Eingangsstrom; d(t): maximales Tastverha ltnis
Bild 3-9: Zeitverla ufe der Hochsetzstellergroen im Schaltfrequenzbereich.
Im eingeschwungenen Zustand der PFC-Kaskadenregelung variiert das Tastverha ltnis d periodisch zwischen den beiden Grenzwerten dmax und dmin. Nur durch ein sta ndig nachgestelltes
Tastverha ltnis kann der Eingangsstrom-Istwert IL dem sinusformigen Eingangsstrom-Sollwert
IM folgen.

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