INTRODUCCIN

La arquitectura de computadoras es el diseo conceptual y la

estructura operacional fundamental de un sistema que conforma una
computadora. Es decir, es un modelo y una descripcin funcional de los
requerimientos y las implementaciones de diseo para varias partes de una
computadora, con especial inters en la forma en que la unidad central de
proceso (CPU) trabaja internamente y accede a las direcciones de memoria.
La arquitectura de una computadora explica la situacin de sus
componentes

permite

determinar

las

posibilidades

de

un sistema informtico, con una determinada configuracin, pueda realizar

las operaciones para las que se va a utilizar. La arquitectura bsica de
cualquier ordenador completo est formado por solo 5 componentes bsicos:
procesador, memoria RAM, disco duro, dispositivos de entrada/salida y
software.

Arquitectura Clsica de un Computador Modelo Von Neumann

La arquitectura Von Neumann tiene sus orgenes en el trabajo del
matemtico John Von Neumann desarrollado con John Mauchly y John P.
Eckert y divulgado en 1945 en la Moore School de la Universidad de
Pensilvania, Estados Unidos, en el que se presentaba e EDVAC ( Electronic
Discrete Variable Automatic Computer). De aqu surgi la arquitectura del
programa almacena en memoria y bsqueda/ejecucin secuencial de
instrucciones. En trminos generales una computadora tiene que realizar 3
funciones:
1. Procesamiento de Datos
2. Almacenamiento de Datos
3. Transferencia de Datos
Tal que un PC (Personal Computer) debe procesar datos, transformando
la informacin recibida, de igual forma tiene que almacenar datos, como
resultado final de estas. Tambin debe de realizar transferencia de
datos entre su entorno y el mismo. La arquitectura de un computador hace
referencia a la organizacin de sus elementos en mdulos con una
funcionabilidad definida y a la iteracin entre ellos. En el esquema de la
Figura 1.1 se muestra la estructura bsica de Von Neumann que debe llevar
una computadora para su correcta operacin.
Diferencias entre Arquitectura y Organizacin
La organizacin de una computadora y su arquitectura estn
estrechamente relacionadas; sin embargo, no se deben confundir la
arquitectura con la organizacin, que en algunos casos suele ser usada
como un sinnimo de esta ltima, puesto que la arquitectura se enfoca a la
forma de construir las unidades funcionales para que realicen las funciones
especificadas por su organizacin, al igual que su forma de comunicarse e
interactuar entre ellas.
2

Un ejemplo de atributos de la arquitectura computacional son el

nmero de bits usados para representar los tipos de datos, mecanismos de
entrada/salida, entre otros. Algunos de los atributos de la organizacin son
las interfaces entre la computadora y los perifricos, las seales de control
en el hardware y la tecnologa de la memoria usada.
CPU (por el acrnimo en ingls de central processing unit)
La unidad central de proceso es el corazn del computador. Controla
el flujo de datos, los procesa, y gobierna el secuencia miento de las acciones
en todo el sistema. Para ello necesita un oscilador externo o reloj que
sincroniza las operaciones y marca la velocidad de proceso, este
va marcando la evolucin del CPU y mide su velocidad de funcionamiento;
en forma no afortunada la frecuencia del reloj del CPU viene limitada por la
tecnologa del CPU y del computador completo ya dependiendo de los
perifricos, sus tarjetas grficas, memorias, etc. Por lo tanto, el uso excesivo
de

los

recursos

que

tenga

la

computadora

puede

resultar

un

sobrecalentamiento que deteriore parcial o totalmente la CPU.

Memoria
Es la responsable del almacenamiento de datos.
Entrada/Salida
Como sabemos una computadora tiene dispositivos de entrada y
salida como son los que contiene el gabinete, disco duro, placa madre,
unidades de CD o DVD, etc. El problema principal que existe entre ellos es
su tecnologa y que tienen caractersticas diferentes a los del CPU, estos
tambin necesitan una interfaz de cmo se van a entender con el CPU, al
igual que el procesador y el controlador perifrico para intercambiar datos
entre la computadora.

La interfaz de E/S decodifica el bus de direcciones para detectar que

el CPU se dirige a l. El direccionamiento es muy similar a la de las
memorias. El bus de datos se utiliza para el paso de datos entre el perifrico
y la memoria. Las lneas especiales de control sirven para coordinar y
sincronizar la transferencia.

Sistema de interconexin (Buses)

Es el mecanismo que permite el flujo de datos entre la CPU, la
memoria y los mdulos de entrada/salida. Aqu se propagan las seales
elctricas que son interpretadas como unos y ceros lgicos.
Perifricos
Estos dispositivos son los que permiten la entrada de datos al
computador, y la salida de informacin una vez procesada. Un grupo de
perifricos puede entenderse como un conjunto de transductores entre la
informacin fsica externa y la informacin binaria interpretable por el
computador. Ejemplos de estos dispositivos son el teclado, el monitor, el
ratn, el disco duro y las tarjetas de red.
Unidad Central de Procesamiento
Controla el funcionamiento de los elementos de un computador. Desde
que el sistema es alimentado por una corriente, este no deja de procesar
informacin hasta que se corta dicha alimentacin. La CPU es la parte ms
importante del procesador, debido a que es utilizado para realizar todas las
operaciones y clculos del computador
Unidad de Control (UC)
La unidad de control se encarga de leer de la memoria las
instrucciones que debe de ejecutar y de secuenciar el acceso a los datos y
4

operaciones a realizar por la unidad de proceso. La UC genera las seales

de control que establecen el flujo de datos en todo el computador e interno
en la CPU. Una instruccin no es ms que una combinacin de unos y ceros.
Consta de un cdigo de operaciones binarias para ejecutar la instruccin, la
UC la almacena en un registro especial, interpreta su cdigo de operacin y
ejecuta la secuencia de acciones adecuada, en pocas palabras decodifica la
instruccin.

Unidad Aritmtica Lgica o ALU

Es la parte de la CPU encargada de realizar las transformaciones de

los datos. Gobernada por la UC, la ALU consta de una serie de mdulos que
realizan operaciones aritmticas y lgicas. La UC se encarga de seleccionar
la operacin a realizar habilitando los caminos de datos entre los diversos
operadores de la ALU y entre los registros internos.
El procesador despus de acceder a memoria principal para copiar la
instruccin en el registro de instruccin, inicia la secuencia de acciones
propias de cada instruccin. Muchas de estas instrucciones consisten en la
transformacin de datos mediante la realizacin de operaciones lgicas o
aritmticas. Para realizar estas operaciones existe un bloque especial de la
CPU denominado Unidad Aritmtico Lgica (ALU).
Gobernada por la unidad de control, la ALU tiene como entradas los
datos almacenados en los registros internos de la CPU. Adicionalmente, la
ALU tiene como salida los indicadores de estado que sealan las
caractersticas del resultado de la ltima operacin (por ejemplo, si el
resultado ha sido cero, negativo, etc.).
La ALU a su vez est compuesta por diversos circuitos especializados
en realizar una transformacin particular de los datos, tpicamente una
operacin aritmtica o lgica. Como ejemplo una ALU puede disponer de una

unidad de suma/resta de enteros, una unidad de multiplicacin de enteros,

una unidad de divisin de enteros y su equivalente en punto flotante.
Estos mdulos en los que se divide la ALU se pueden clasificar en
funcin de diversos parmetros. Los criterios ms habituales que van a
caracterizar los mdulos de la ALU son:
Mdulo Combinacional o secuencial
En el caso de mdulos combinacionales se tiene un circuito digital
combinacional, sin elementos de memoria. Si se modifica uno de los
operandos el resultado se modifica con un retraso que vendr dado por la
suma de los retrasos de todas las puertas que intervienen en la operacin.
Nmero de Operandos del Mdulo
Hay mdulos que solamente emplean un operando, como es el de la
negacin, pero habitualmente la mayora de los mdulos realizan
operaciones que utilizan dos operadores, como son la suma, divisin o AND
lgico.
Incorporacin de Paralelismo al Mdulo
Si el mdulo realiza la operacin bit a bit se dir que es serie, sin
embargo, si se transforma toda la palabra simultneamente se dir que es
paralelo. El primero es de tipo secuencial y requiere tantas fases como
dgitos tengan los operandos, mientras que el segundo es de tipo paralelo.

Operacin Aritmtica o Lgica

La operacin realizada puede ser de tipo lgico (AND, OR). O de tipo
aritmtico (suma, multiplicacin.
6

Integracin en la CPU
Puede ocurrir que parte de los mdulos de la ALU estn integrados en
la CPU (tpicamente los que realizan operaciones lgicas o aritmticas con
nmeros enteros), y otros sean externos a la CPU debido a que son muy
complejos y ocupan mucha superficie de silicio. Es el caso de los
coprocesadores matemticos que se utilizaban en procesadores.
Un ejemplo de mdulo ALU es el sumador elemental de 1 bit. Este
operador es aritmtico y utiliza dos operandos. Suponiendo que una palabra
tiene una anchura de 8 bits, si se conectan 8 sumadores elementales se
obtiene un sumador paralelo. Sin embargo, si la unidad de control suministra
de manera secuencial los bits a una sola unidad de suma elemental y
almacena el resultado parcial en un registro, se trata de un sumador serie.
La principal ventaja del operador serie es que es ms pequeo y por
tanto ocupa menos superficie de silicio. La desventaja de este mdulo es que
es ms lento que el operador paralelo. Cabe destacar cmo el operador serie
ocupar ms de 1/8 parte del mdulo paralelo, al incluir tambin la UC
mdulos que secuencian las operaciones.
Estructura y Operaciones de la ALU
La ALU est formada por un conjunto de operadores, un conjunto de
registros que van a almacenar los operandos fuente y resultados parciales y
unos biestables de estado. El rgano secuenciador (si hay operadores
secuenciales) se integran en la UC.
Las operaciones ms complejas no se implementan con circuitos
combinacionales, ya que requeriran una gran superficie de silicio. Ser la
unidad de control la que se encarga de generar la ejecucin secuencial de
los algoritmos de las operaciones complejas. Un ejemplo tpico son las
operaciones de multiplicacin y divisin. Este tipo de operaciones en
7

procesadores pequeos no suele implementarse con lgica combinacional

dentro del operador, sino que su ejecucin se basa en sumas y restas
elementales realizadas en mdulos combinacionales.
Las ALUs suelen tener varios operadores que pueden funcionales
independientemente de los dems y en algunos casos en paralelo. El banco
de registros de propsito general sirve para almacenar resultados de
operaciones intermedias, tpicamente una ALU de tamao intermedio suele
tener de 8 a 16 registros. En algunas CPU existe un registro especial
llamado acumulador que recibe los resultados del operador y ciertas
operaciones slo pueden realizarse sobre el contenido del acumulador.
El registro de estado del procesador consta de una serie de
indicadores o flags que almacenan informacin sobre el resultado de la
ltima operacin realizada.
Las operaciones ms frecuentes que implementan los operadores de
la ALU son las siguientes:

1. Desplazamientos: lgicos, circulares y aritmticos.

2. Operaciones lgicas: NOT, AND, OR, XOR.
3. Operaciones aritmticas: suma, resta, multiplicacin y divisin.
Estas operaciones se pueden ejecutar de diversas maneras,
dependiendo del paralelismo que implemente en cada una de ellas. A mayor
paralelismo, mayor rapidez; pero habr ms unidades funcionales, con lo que
la ALU ocupar ms superficie de silicio y por tanto ser ms cara.

Las

operaciones bsicas y ms frecuentes (suma-7resta, desplazamientos y

operaciones lgicas) siempre se implementan con una unidad combinacional
especfica.

Los procesadores ms potentes incorporan unidades especficas para

realizar las operaciones de multiplicacin y divisin en coma flotante,
quedando

para

coprocesadores

aritmticos

programas especficos

operaciones como races y operaciones trigonomtricas.

Registros Internos
El almacenamiento de los resultados a la ejecucin de las
instrucciones en la memoria principal podra ser lento y excesivamente
tendra muchos datos en el sistema de interconexin con la memoria, con lo
que el rendimiento bajara. De la misma manera tambin se almacenan en
registros internos la configuracin interna del CPU o la informacin durante la
ltima operacin de la ALU. Los principales registros de un CPU son:
Contador de programa: Se encarga de almacenar la direccin de la
siguiente instruccin a ejecutar.
Registro de Instruccin: Se almacena la instruccin capturado en memoria
y la que se est ejecutando.
Registro de Estado: Compuesto por una serie de bits que informan el
resultado obtenido en la ltima operacin de la ALU.
Registro Acumulador: Algunos CPUs realizan operaciones aritmticas en
un registro llamado acumulador, su funcin es la de

almacenar los

resultados de las operaciones aritmticas y lgicas.

Memoria
En la memoria se almacena el programa y los datos que va a ejecutar
el CPU. Las instrucciones son cdigos binarios interpretados por la unidad de
control, los datos de igual manera se almacenan de forma binaria.

Las diversas tecnologas de almacenamiento, dependen del tiempo

de acceso a los datos; por lo tanto se realiza un diseo jerrquico de la
memoria del sistema para que esta pueda acceder rpidamente a los datos.
El principio de que sea ms rpida la memoria haciendo que tenga
velocidades similares al CPU, sirve para disear el sistema de memoria.
Circuitos de Memoria
El almacenamiento de la informacin se hace a travs de
dispositivos de memoria que almacenan la informacin de forma binaria para
despus tener la posibilidad de recuperar dichos datos. Estos contribuyen
una jerarqua en la que estn ms cerca de la CPU los dispositivos ms
rpidos y en niveles ms alejados los dispositivos ms lentos. Los
parmetros ms importantes para medir los circuitos de memoria son:

Tiempo de Acceso: Es el tiempo necesario para poder recuperar la

informacin de los dispositivos de memoria.

Densidad de Informacin: Depende de la tecnologa utilizada ya que

ocupan un espacio distinto por cada bit de informacin.

Volatilidad: Se refiere a la prdida de informacin si no se mantiene

en alimentacin al circuito, esta informacin debe de recuperarse de forma

automtica cuando se conecte de nuevo la alimentacin y comience el
funcionamiento de la computadora.

RAM Esttica Asncrona

Es una memoria voltil, de acceso rpido que puede almacenar y
leer informacin su caracterstica es que la hace ideal para ser memoria
principal en los ordenadores, la celda de almacenamiento de la SRAM

10

contiene 4 transistores MOS que almacenan 1 y 0 mientras se mantenga la

alimentacin del circuito.
RAM Esttica Sncrona
Utiliza la misma tecnologa que las SRAM, con lo que son voltiles
y de rpido acceso. La diferencia es que existe una seal de reloj que
sincroniza el proceso de lectura y escritura. Las memorias cache externas de
algunos microprocesadores son de este tipo para facilitar el acceso de datos
en modo rfaga y acelerar el proceso de acceso a bloques de memoria.
RAM Dinmica
La DRAM tiene capacidades que accede con un solo transistor, en
vez de celdas con varios transistores. El problema es que las capacidades se
descargan mediante la corriente de prdidas de transistores y aparte son
lentas comparadas con la SRAM; tienen una estructura de forma de matriz,
estando multiplexadas las direcciones en forma de filas y columnas, tienen
modos de acceso ms rpido en lo que suministra la parte alta de direccin;
este modo de acceso se denomina modo pgina y acelera el acceso al no
tener que suministrar para cada acceso la direccin de pgina completa.
Memoria ROM
Las memorias de solo lectura una vez que han sido escritas o
programadas solo se puede leer el contenido de las celdas, se suelen utilizar
para almacenar el cdigo que permite arrancar a los sistemas; estas se
fabrican para aplicaciones masivas con mscaras de silicio. Hay 3 tips de
memorias ROM que pueden ser programadas en el laboratorio, algunas
pueden ser borradas.
Memoria PROM

11

Son memorias ROM programables elctricamente mediante un

programador especial que genera picos de alta tensin, que funden
fsicamente unos fusibles grabando en el dispositivo de forma permanente.
Tienen el inconveniente que no pueden ser borradas y para su lectura
requieren una tarjeta especial.
Memoria EPROM
Se programan tambin con un dispositivo de programacin conectado
al ordenador la diferencia con la PROM es que estas si se pueden borrar; se
realiza mediante rayos UV, para que suceda esto las EPROM tienen una
ventana de cuarzo pequea transparente en la cual se hace la exposicin de
la matriz de celdas como se muestra en la figura 1.6. Una vez programadas
se tiene que etiquetar esta ventana para evitar que sea borrada
accidentalmente.
Memoria Cache
La cach es la memoria de acceso rpido de una computadora, que
guarda temporalmente los datos recientemente procesados. La memoria
cach es un bfer especial de memoria que poseen las computadoras, que
funciona de manera similar a la memoria principal, pero es de menor tamao
y de acceso ms rpido. Es usada por el microprocesador para reducir el
tiempo de acceso a datos ubicados en la memoria principal que se utilizan
con ms frecuencia. La cach es una memoria que se sita entre la unidad
central de procesamiento (CPU) y la memoria de acceso aleatorio (RAM)
para acelerar el intercambio de datos.
Memoria Cach Nivel 1
Tambin llamada memoria interna, se encuentra en el ncleo del
microprocesador. Es utilizada para acceder a datos importantes y de uso

12

frecuente, es el nivel en el que el tiempo de respuesta es menor. Su

capacidad es de hasta 128 kb. Este nivel se divide en dos:
Nivel

1 Data

Cache:

Se

encarga

de

almacenar

datos

usados

frecuentemente y cuando sea necesario volver a utilizarlos, accede a ellos en

muy poco tiempo, por lo que se agilizan los procesos.
Nivel 1 Instruction Cache: Se encarga de almacenar instrucciones usadas
frecuentemente y cuando sea necesario volver a utilizarlas, inmediatamente
las recupera, por lo que se agilizan los procesos.

Memoria Cach Nivel 2

Se encarga de almacenar datos de uso frecuente. Es ms lenta que la
cach L1, pero ms rpida que la memoria principal (RAM). Se encuentra en
el procesador, mas no es su ncleo. Genera una copia del nivel 1. Su
capacidad es de hasta 1 Mb.
Cach Exclusivo: Los datos solicitados se eliminan de la memoria cach L2.
Cach Inclusivo: Los datos solicitados se quedan en la memoria cach L2.

Memoria Cach Nivel 3

Esta memoria se encuentra en algunos procesadores modernos y
genera una copia a la L2. Es ms rpida que la memoria principal (RAM),
pero ms lenta que L2. En esta memoria se agiliza el acceso a datos e
instrucciones que no fueron localizadas en L1 o L2.Es generalmente de un
tamao mayor y ayuda a que el sistema guarde gran cantidad de informacin
agilizando las tareas del procesador.

13

Sistema de Interconexin (Buses)

La conexin de los diversos componentes de una computadora,
tales como discos duros, tarjetas madres, unidades de CD, teclados, ratones,
etc. se efectan a travs de los buses. Un bus se define como un enlace de
comunicacin

compartido

que

usa

mltiples

cables

para

conectar

subsistemas. Cada lnea es capaz de transmitir una tensin elctrica que

representa un 1 o un 0. Cuando hay varios dispositivos en el mismo bus,
habr uno que podr enviar una seal que ser procesada por los dems
mdulos. Si se mandan los datos al mismo tiempo marcara un error o una
contencin del bus, por lo que el acceso estar denegado.
En este sentido, el bus es un dispositivo en comn entre dos o ms
dispositivos, si dos dispositivos transmiten al mismo tiempo seales las
seales pueden distorsionarse y consecuentemente perder informacin. Por
dicho motivo existe un arbitraje para decidir quin hace uso del bus.
Por cada lnea se pueden trasmitir seales que representan unos y
ceros, en secuencia, de a una seal por unidad de tiempo. Si se desea por
ejemplo transmitir 1 byte, se debern mandar 8 seales, una detrs de otra,
en consecuencia se tardara 8 unidades de tiempo. Para poder transmitir 1
byte en 1 sola unidad de tiempo tendramos que usar 8 lneas al mismo
tiempo. Existen varios tipos de buses que realizan la tarea de interconexin
entre las distintas partes del computador, al bus que comunica al procesador,
memoria y E/S se lo denomina bus del sistema.
La cantidad de lneas del bus a medida que pasa el tiempo se va
incrementando como uno de los mtodos para incrementar la velocidad de
transferencia de seales en el computador, y as incrementar el desempeo.
Cada lnea tiene un uso especfico, y hay una gran diversidad de
implementaciones, pero en general podemos distinguir 3 grandes grupos de
buses:
14

Bus de Datos: Por estas lneas se transfieren los datos, pueden ser de 8,
16, 32 o ms lneas, lo cual nos indica cuantos datos podemos transferir al
mismo tiempo, y es muy influyente en el rendimiento del sistema. Por
ejemplo si el bus es de 8 lneas y las instrucciones son de 16 bits, el sistema
va a tener que acceder 2 veces a memoria para poder leer la instruccin, el
doble de tiempo en leer instrucciones comparando con un bus de datos de
16 lneas.
Bus de Direcciones: Por estas lneas se enva la direccin a la cual se
requiere hacer referencia para una lectura o escritura, si el bus es de 8 lneas
por ejemplo, las combinaciones posibles para identificar una direccin iran
del 00000000 al 11111111, son 256 combinaciones posibles, en consecuencia
el ancho del bus de datos nos indica la cantidad de direcciones de memoria a
la que podemos hacer referencia. Dentro de las direcciones posibles, en
general el sistema no usa todas para hacer referencia a la memoria principal,
una parte las usa para hacer referencia a los puertos de E/S.
Bus de Control: Estas lneas son utilizadas para controlar el uso del bus de
control y del bus de datos. Se transmiten rdenes y seales de
temporizacin. Las rdenes son muy diversas, las ms comunes son:
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.

Escritura en memoria.
Lectura de memoria.
Escritura de E/S.
Lectura de E/S.
Transferencia reconocida.
Peticin del bus.
Sesin del bus.
Peticin de interrupcin.
Interrupcin reconocida.
Seal de reloj.
Inicio
Jerarqua de buses

15

Para mejorar el rendimiento del bus, las jerarquas de buses fueron

implementadas cada vez ms, una primera aproximacin a una jerarqua de
bus bsica seria como la que se muestra en la figura.
Primero tenemos un bus local, de alta velocidad que conecta el
procesador a la cache, el controlador de la cache tambin puede acceder al
bus del sistema, con esta implementacin, la mayor parte de los datos a los
que va a acceder el procesador, que estn en la cache, sern entregados a
una alta velocidad, otro punto a destacar de esta parte es que los accesos a
memoria por parte de la cache no van a interrumpir el flujo de datos entre
procesador y cache. Tambin se ve la posibilidad de conectar un dispositivo
de entrada salida al bus local.
Luego tenemos el bus del sistema, al cual est conectada la memoria
y por debajo el bus de expansin, al cual se pueden conectar una amplia
diversidad de dispositivos, entre el bus del sistema y el bus de expansin se
encuentra una interface, que entre las principales tareas est la de adaptar
las velocidades de transmisin, por ejemplo para un dispositivo muy lento
conectado al bus de expansin la interface podra acumular una cierta
cantidad de datos y luego transmitirla a travs del bus del sistema.
El hecho de que cada vez ms salgan al mercado dispositivos que
requieren ms velocidad de transmisin en los buses, hizo que los
fabricantes implementaran los buses de alta velocidad, el cual est muy
estrechamente ligado al bus local, solo hay un adaptador que los une.
Debajo de este bus tenemos el bus de expansin, ms lento conectado
mediante otro adaptador.
Tipos de buses
Una clasificacin que podemos hacer es segn la funcionalidad de
este, los podramos dividir en dedicados o multiplexados.

16

Un ejemplo comn de dedicados serian el bus de datos y el bus de

direcciones, cada uno se utiliza solo para una funcin especfica. Esta
situacin de bus de datos y de direcciones dedicados es lo ms comn, pero
podra llegar a implementarse con un solo bus multiplexado el tiempo. Esto
funcionaria a grandes rasgos de la siguiente forma:
Al comienzo de la transferencia se sita en el bus la direccin de
donde se quiere leer o a donde se desea escribir, luego se emite por el bus
de datos una seal indicando que en el bus se encuentra una direccin
valida.
A partir de ese momento se dispone de una unidad de tiempo para
que los dispositivos identifiquen si es su direccin, luego de esto se pone en
el mismo bus los datos y se realiza la transferencia en el sentido que lo
indique una orden emitida por el bus de control. La Ventaja de este mtodo
es la reduccin de la cantidad de lneas, lo cual ahorra espacio y costos, la
desventaja son que para poder implementar la forma de operar la circuitera
en cada mdulo tiene que ser ms compleja, y que el rendimiento del
sistema ser menor por no poder transmitir los datos simultneamente, en
paralelo (datos y direccin).
Otro tipo de clasificacin podra ser segn su dedicacin fsica:
Podramos poner como ejemplo el bus de E/S, el cual se encarga de
conectar solo los dispositivos de E/S, este bus se conecta al bus principal
mediante algn adaptador, la ventaja est en que al ser dedicado solo a E/S,
el rendimiento de este va a ser mejor, ya que solo van a operar con l los
mdulos de E/S, y no va a haber tanta competencia por el bus.
Mtodo de Arbitraje
Por la razn de que en un momento dado solo puede usar el bus un
solo dispositivo, debe existir un mtodo para decidir quin hace uso de l.

17

Todos los mtodos que existen en general pueden ser clasificados en 2

grandes grupos:

Arbitraje

Centralizado: Una

parte

del

hardware

del

sistema

denominada controlador del bus se encarga de decidir el uso del bus en cada
momento, este dispositivo puede ser un mdulo separado o puede estar
incorporado al procesador.

Arbitraje Distribuido: En este esquema no existe un controlador

centralizado, en su lugar, cada dispositivo que hace uso del bus tiene que
tener incorporada la lgica necesaria para poder interactuar con los dems
dispositivos y decidir quin hace uso del bus.
En cualquiera de los dos casos lo que se busca es que se decida
quin va a tener la posesin del bus en un momento dado, procesador,
mdulo de E/S o memoria, al cual se lo denomina maestro del bus, el
maestro del bus establecer una comunicacin con otro dispositivo (lectura o
escritura) al cual se lo denominara esclavo.
Temporizacin
La temporizacin clasifica al mtodo utilizado para coordinar los
eventos dentro del bus. Segn la temporizacin usada podemos clasificar los
buses en 2 grupos.
Temporizacin Sncrona
Todos los eventos del bus se rigen a travs del reloj del computador.
Una de las lneas del bus transmite continuamente una seal de reloj,
simplemente una secuencia de unos y ceros, la cual puede ser leda por
todos los dispositivos conectados al bus. Al intervalo transcurrido en la
emisin de un uno y un cero se lo llama ciclo de reloj, todos los eventos
ocurridos dentro del bus comienzan el principio del ciclo y puede durar uno

18

ms. En este mtodo de temporizacin todos van al ritmo del reloj como
mostramos en la figura
Las lneas solo pueden tener uno de dos estados, uno o cero. La
velocidad en el ritmo que se alterna de un uno a un cero en la lnea del reloj
nos da la velocidad del bus, y como todas las operaciones se van a realizar
al ritmo del reloj, al aumentar la velocidad del ciclo vamos a aumentar la
velocidad del sistema.
Con referencia al grfico de un ciclo de lectura de datos, el maestro (el
que tiene permiso para el uso del bus) pone en el bus de direcciones la
direccin de la cual desea leer su contenido, luego de haber puesto la
direccin en las lneas correspondientes, enva por una lnea del bus de
control una seal indicando que desea hacer una lectura, el dispositivo
correspondiente a esa direccin reconoce la direccin, y pone en el bus de
datos la informacin solicitada, tras lo cual, manda otra seal por una lnea
del bus de control indicando que se le ha reconocido su peticin (que los
datos situados en el bus de datos son vlidos, son los datos solicitados)
Todo con este mtodo de temporizacin empieza o finaliza rigindose
de las seales del reloj, en general la mayora de los eventos tiene un
duracin de un ciclo.

Temporizacin Asincrnica
Ac los eventos no se rigen por la lnea del reloj, en general todo
evento es disparado por otro evento anterior.
El procesador pone en el bus de direcciones la direccin a ser leda y
en el bus de control por la lnea correspondiente seal de lectura, luego de
un breve tiempo para que las seales elctricas se estabilicen, se manda
seal por la lnea MSYN (sincronizacin del maestro) indicando que hay
19

seales validas en el bus de direccin y de control, el modulo

correspondiente reconocer su direccin, pone el dato solicitado en el bus de
datos y emite una seal SSYN(sincronizacin del esclavo) por el bus de
control indicando en las seales del bus de datos que la informacin es
vlida.
La temporizacin sncrona es ms fcil de implementar y comprobar,
pero es menos flexible que la sncrona. Por ejemplo, en el caso de que
hubiesen varios dispositivos conectados al bus, de distintas velocidades,
todos tienen que funcionar a la velocidad del reloj, si hay uno ms rpido,
este tiene que bajar su velocidad: En cambio con el asncrono, cada uno
funcionaria a su velocidad, en el mismo bus se trabajara a distintas
velocidades, cada transferencia se hara con la velocidad ptima de sus dos
partes (maestro-esclavo).
Ancho del Bus
La anchura del bus es simplemente la cantidad de lneas que posee, y
est directamente relacionado con el rendimiento del sistema, cuanto ms
ancho el bus de direcciones, mayor va a ser la cantidad de direcciones
posibles utilizadas para direccionar memoria y dispositivos de E/S, y cuanto
ms ancho el bus de datos, mayor ser la cantidad de bits que se va a poder
transmitir en paralelo.
El BUS ISA ( Industry Standard Architecture)
Desarrollado por IBM en 1981 fue el primer bus de expansin
incorporado en los ordenadores personales. Posee una velocidad de
funcionamiento de 4.77 Mhz y 8 bits ( con un ancho de banda mximo de 2
MB/seg). Posteriormente con la aparicin de los ordenadores AT, este bus de
expansin de vio ligeramente modificado, denominndose bus AT-ISA. Las

20

modificaciones consistieron en la ampliacin del conector para obtener 16

bits.
Con el paso de los aos, en 1986 el bus AT se modific con un
estndar complementario y desde entonces se ha denominado bus ISA.
Desde hace ya algn tiempo, el bus ISA ha dejado paso al bus PCI aunque
algunas placas base continan incluyendo una o dos ranuras ISA.
A partir de las placas base para Pentium II ya no se montaron ranuras
de 8 bits aunque esto no supuso ninguna desventaja ya que las tarjetas de 8
bits podan seguir instalndose en la ranura ISA.
ISA Plug & Play
Gracias a la tecnologa Plug & Play la configuracin del PC es hoy
prcticamente automtica y permite integrar fcilmente en el sistema las
tarjetas de expansin. Pero lamentablemente en la prctica no siempre es
as, a veces se trata de armonizar una mezcla de dispositivos y tecnologas
tan diferentes que llegan a confundir a cualquier usuario. En todo esto, los
siguientes componentes juegan un papel importante:

BIOS Plug & Play.

PCI Plug & Play.

ISA Plug & Play.

Diseo Plug & Play especifico del fabricante del dispositivo.

Plug & Play del sistema operativo.

Como podemos comprobar hay varios factores que desempean su

papel y normalmente el problema suele aparecer en las relaciones entre las

diferentes unidades. Por otro lado se da el hecho de que el termino Plug &
Play no est patentado, y aunque aparezca con grandes letras en el
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envoltorio del PC la realizacin de esta funcin puede ser muy diferente de lo

esperado, aunque cada vez menos. En sus inicios, con este trmino solo se
quera expresar que no era necesario colocar ningn jumper, y a partir de ah
ya no exista ninguna funcionabilidad Plug & Play tal y como Intel y Microsoft
las definieron en su momento.
Estas tarjetas funcionaban y se configuraban sin jumpers o
interruptores DIP, en base a un mtodo especifico del fabricante y que
simplificado se puede presentar as: la posicin de los interruptores se
sustituir por un latch o un chip de registro. Con un controlador de software
generalmente antes del programa de instalacin y se utilizaban para la tarjeta
hasta el siguiente proceso de arranque. Pero la configuracin automtica de
las tarjetas apenas factible ya que el programa de instalacin del fabricante
no poda obtener informacin fiable sobre que recursos del PC quedaban
libres y cuales estaban ya ocupados.
Las unidades PCI tienen una propiedad llamada Plug & Play, y en
teora se pueden configurar automticamente con la ayuda del BIOS,
mientras que en ISA esto no es posible desde el principio. Por esta razn, en
1993 Intel y Microsoft definieron ISA Plug & Play para proporcionar esta
propiedad a las tarjetas ISA.

Bus PCI
A diferencia de su predecesor el VESA Local Bus (VLB), el Peripheral
Component Interconnect (PCI) no es un complemente de una arquitectura de
bus ya existente, sino que define su propio estndar de componentes, para el
que son necesarios unos chipsets especiales. El bus PCI no es el nico de la
arquitectura de PCs, sino que tambin encuentra aplicacin en los Apple o en
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las estaciones de trabajo Alpha de la antigua casa DEC (Compaq HP en la

actualidad).
Toda unidad que siga en el estndar PCI, ya se encuentre
directamente en la placa base o en forma de tarjeta de expansin, utiliza, en
principio, adems de una direccin de Entrada/Salida y/o de memoria, un
espacio de configuracin para la identificacin y la configuracin de unidades
PCI, con lo cual puede prescindirse de los puentes y otros elementos de
configuracin manuales.
Por consiguiente, el estndar PCI trae la funcin Plug & Play de
fbrica, y es el primer sistema que posee esta funcionalidad completamente
en el BIOS y no requiere ningn software de configuracin adicional. Igual
que en el ya inexistente VESA Local Bus, en el bus PCI se emplea la misma
solucin mecnica de ranuras, que se utiliz por primera vez en
MicroChannel.
Sin embargo, las ranuras PCI no se encuentran detrs de la conexin
ISA, sino que en las placas base de PC se encuentran inmediatamente al
lado de ellas, o bien se colocan en otro lugar de la placa base, separadas de
las otras ranuras de expansin.

Direccionamiento Fsico
Toda comunicacin requiere una manera de identificar el origen y el
destino. El origen y el destino en las comunicaciones humanas se
representan con nombres.
Cuando se pronuncia un nombre, la persona con ese nombre escucha
el mensaje y responde. Otras personas que se encuentren en la habitacin
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pueden escuchar el mensaje, pero como no est dirigido a ellas,

simplemente lo ignoran.
En las redes Ethernet, existe un mtodo similar para identificar los
hosts de origen y de destino. Cada host conectado a una red Ethernet recibe
una direccin fsica que sirve para identificar el host en la red.
Se asigna una direccin fsica a cada interfaz de red Ethernet en el
momento de su creacin. Esta direccin se conoce como direccin de
Control de acceso al medio (MAC). La direccin MAC identifica cada host de
origen y de destino de la red.
Las redes Ethernet utilizan cables, lo que significa que hay un cable de
cobre o de fibra ptica que conecta los hosts y los dispositivos de networking.
Es el canal que se utiliza para las comunicaciones entre los hosts.
Cuando un host de una red Ethernet se comunica, enva tramas que
contienen su propia direccin MAC como origen y la direccin MAC del
destinatario. Todos los hosts que reciban la trama la decodificar y leern la
direccin MAC de destino. Si la direccin MAC de destino coincide con la
direccin configurada en la NIC, el host procesa el mensaje y lo almacena
para que lo utilice la aplicacin del host. Si la direccin MAC de destino no
coincide con la direccin MAC del host, la NIC simplemente omite el
mensaje.
Direccionamiento Lgico
Modelo Osi

El Modelo OSI divide en 7 capas el proceso de transmisin de la informacin

entre equipo informticos, donde cada capa se encarga de ejecutar una
determinada parte del proceso global

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Capas del Modelo Osi

Las dos nicas capas del modelo con las que de hecho, interacta el
usuario son la primera capa, la capa Fsica, y la ltima capa, la capa de
Aplicacin, La capa fsica abarca los aspectos fsicos de la red (es decir, los
cables, hubs y el resto de dispositivos que conforman el entorno fsico de la
red). Seguramente ya habr interactuado ms de una vez con la capa Fsica,
por ejemplo al ajustar un cable mal conectado.
La capa de aplicacin proporciona la interfaz que utiliza el usuario en
su computadora para enviar mensajes de correo electrnico 0 ubicar un
archive en la red.

7. Aplicacin
6. Presentacin
5. Sesin
4. Transporte
3. Red
2. Enlace de datos
1. Fsico
Capa de Aplicacin
Proporciona la interfaz y servicios q soportan las aplicaciones de
usuario. Tambin se encarga de ofrecer acceso general a la red Esta capa
suministra las herramientas q el usuario, de hecho ve. Tambin ofrece los
servicios de red relacionados con estas aplicaciones, como la gestin de
mensajes, la transferencia de archivos y las consultas a base de datos.Entre

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los servicios de intercambio de informacin q gestiona la capa de aplicacin

se encuentran los protocolos SMTP, Telnet, ftp, http.
Capa de Presentacin
La capa de presentacin puede considerarse el traductor del modelo
OSI. Esta capa toma los paquetes de la capa de aplicacin y los convierte a
un formato genrico que pueden leer todas las computadoras. Par ejemplo,
los datos escritos en caracteres ASCII se traducirn a un formato ms bsico
y genrico. Tambin se encarga de cifrar los datos as como de comprimirlos
para reducir su tamao. El paquete que crea la capa de presentacin
contiene los datos prcticamente con el formato con el que viajaran por las
restantes capas de la pila OSI (aunque las capas siguientes Irn aadiendo
elementos al paquete.
Capa de Sesin
La capa de sesin es la encargada de establecer el enlace de
comunicacin o sesin y tambin de finalizarla entre las computadoras
emisora y receptora. Esta capa tambin gestiona la sesin que se establece
entre ambos nodos. La capa de sesin pasa a encargarse de ubicar puntas
de control en la secuencia de datos adems proporciona cierta tolerancia a
fallos dentro de la sesin de comunicacin.
Los protocolos que operan en la capa de sesin pueden proporcionar
dos tipos distintos de enfoques para que los datos vayan del emisor al
receptor: la comunicacin orientada a la conexin y Ia comunicacin sin
conexin. Los protocolos orientados a la conexin que operan en la capa de
sesi6n proporcionan un entorno donde las computadoras conectadas se
ponen de acuerdo sobre los parmetros relativos a la creacin de los puntos
de control en los datos, mantienen un dialogo durante la transferencia de los
mismos, y despus terminan de forma simultanea la sesin de transferencia.

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Capa de Transporte
La capa de transporte es la encargada de controlar el flujo de datos entre los
nodos que establecen una comunicacin; los datos no solo deben entregarse
sin errores, sino adems en la secuencia que proceda. La capa de transporte
se ocupa tambin de evaluar el tamao de los paquetes con el fin de que
estos Tengan el tamao requerido por las capas inferiores del conjunto de
protocolos. El tamao de los paquetes 10 dicta la arquitectura de red que se
utilice.
Protocolos que Trabajan con el Modelo Osi
Los protocolos orientados a la conexin operan de forma parecida a una
llamada telefnica se les llaman TCP en cuanto a el funcionamiento de los
protocolos sin conexin se parece ms bien a un sistema de correo regular
se les llama UDP.
Capa de Red
La capa de red encamina los paquetes adems de ocuparse de
entregarlos. En este sentido,la determinacin de la ruta que deben seguir los
datos se produce en esta capa, lo mismo que el intercambio efectivo de los
mismos dentro de dicha ruta, La Capa 3 es donde las direcciones lgicas
(como las direcciones IP de una computadora de red) pasan a convertirse en
direcciones fsicas (las direcciones de hardware de la NIC, la Tarjeta de
Interfaz para Red, para esa computadora especifica). Los routers operan
precisamente en Ia capa de red y utilizan los protocolos de encaminamiento
de la Capa 3 para determinar la ruta que deben seguir los paquetes de datos.
Capa Enlace de Datos
Cuando los paquetes de datos llegan a la capa de enlace de datos,
estas pasan a ubicarse en tramas (unidades de datos), que vienen definidas

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por la arquitectura de red que se est utilizando (como Ethernet, Token Ring,
etc.). La capa de enlace de datos se encarga de desplazar los datos por el
enlace fsico de comunicacin hasta el nodo receptor, e identifica cada
computadora incluida en la red de acuerdo con su direccin de hardware
La informacin de encabezamiento se aade a cada trama que contenga las
direcciones de envo y recepcin.
La capa de enlace de datos tambin se asegura de que las tramas
enviadas por el enlace fsico se reciben sin error alguno. Por ello, los
protocolos que operan en esta capa adjuntaran un Chequeo de Redundancia
Cclica (Cyclical Redundancy Check a CRC) al final de cada trama. EI CRC
es bsicamente un valor que se calcula tanto en la computadora emisora
como en la receptora, Si los dos valores CRC coinciden, significa que la
trama se recibi correcta e ntegramente, y no sufri error alguno durante su
transferencia.
Las Subcapas del Enlace de Datos
La capa de enlace de datos se divide en dos subcapas, el Control
Lgico del Enlace (Logical Link Control o LLC) y el Control de Acceso al
Medio (Media Access Control MAC). La subcapa de Control Lgico del
Enlace establece y mantiene el enlace entre las computadoras emisora y
receptora cuando los datos se desplazan por el entorno fsico de la red. La
subcapa LLC tambin proporciona Puntos de Acceso a Servicio (Servicie
Access Ponos 0 SAP),La subcapa de Control de Acceso al Medio determina
la forma en que las computadoras se comunican dentro de la red, y como y
donde una computadora puede acceder, de hecho, al entorno fsico de la red
y enviar datos.
La Capa Fsica
En la capa fsica las tramas procedentes de la capa de enlace de
datos se convierten en una secuencia nica de bits que puede transmitirse
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por el entorno fsico de la red. La capa fsica tambin determina los aspectos
fsicos sobre la forma en que el cableado est enganchado a la NIC de la
computadora.

REFERENCIAS
A.S. Tanenbaum / Organizacin de computadoras, enfoque
estructurado / Prentice Hall.
Juan Enrique Herreras Rey, Hardware y Componentes. Primer Edicin 2006,
Anaya Multimedia, ISBN: 84-415-1979-X.

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Luis Duran Rodrguez, El gran libro del PC interno/Alfaomega Marcombo,

2007, ISBN 9789701512470.
Nicholas Carter, Arquitectura de computadores 1a. Edicin, McGraw-Hill
2004 ISBN: 8448142799.
Valdivia Miranda Carlos, Arquitectura de equipos y sistemas informticos, 3a.
Edicin, Paraninfo 2003, ISBN: 8497321626.

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