UNIVERSIDAD FRANCISCO DE PAULA SANTANDER

FACULTAD DE INGENIERIA
DEPARTAMENTO DE ELECTRICIDAD Y ELECTRNICA

TIPOS DE LENGUAJE VHDL

MARILYN ESMERALDA MRTINEZ 1160757
I.

INTRODUCCION

VHDL significa VHSIC Hardware Description

Language, y a su vez VHSIC significa Very
High Speed Integrated Circuit. Se trata de un
lenguaje de descripcin de hardware, esto
significa que mediante l se puede describir
la forma de comportarse de un circuito
electrnico. La forma de comportarse es
independiente del hardware donde se
implementar. adems un proyecto de VHDL
puede contener muchos ficheros. El cdigo
VHDL usualmente se encuentra en los
ficheros con extensin *.vhd. La estructura
tpica de uno de estos ficheros es: Llamadas
a libreras, entidad y arquitectura.

II.

OBJETIVOS

OBJETIVO GENERAL
Conocer e investigar los diferentes estilos
bsicos de programacin del lenguaje VHDL
OBJETIVOS ESPECFICOS

III.

Plantear una prctica que permita al

alumno aprender y manejar con
cierta soltura la descripcin textual de
los
dispositivos
digitales
(en
particular utilizando VHDL), adems
de un entorno de programacin y
simulacin.
utilizacin de las construcciones
secuenciales bsicas de VHDL
familiarizacin con el entorno VHDL
para compilar, depurar, simular y
trazar programas

documentar las diversas especificaciones y el

comportamiento de dispositivos ASIC de
diversos fabricantes que incluan en sus
equipos. Con la posterior posibilidad de
simular dichos dispositivos, Comenzaron a
crearse compiladores que pudieran llevar a
cabo esta tarea leyendo los archivos VHDL.
El paso siguiente fue el de desarrollar
software
capaz
de
sintetizar
las
descripciones generadas y obtener una
salida apta para su posterior implementacin
ya sea en ASIC como en dispositivos CPLD y
FPGA.
La gran masificacin de VHDL permite que
un mismo diseo sea portable, pudiendo
utilizarlo no slo en varios tipos de
dispositivos PLD sino adems de diferentes
proveedores, donde con el mismo cdigo
VHDL se puede sintetizar un diseo para
optimizar uno o mas parmetros crticos
(rea de silicio, velocidad de respuesta,
Consumo de energa, etc.).Desde su
implementacin en el ao 1981, VHDL fue
Estandarizado por primera vez por la IEEE
en 1987 (std. 1076) y se realiz un
importante actualizacin en 1993 (con
posteriores revisiones en 1994, 2000, 2002 y
2007).Si
bien
su
uso
se
aplica
fundamentalmente para la descripcin de
sistemas digitales, en 1999 la IEEE aprob el
standard 1076.1 conocido como VHDL-AMS
el cual incluye extensiones para entradas
analgicas

MARCO TERICO

VHDL fue diseado originariamente por el

Departamento de Defensa de los Estados
Unidos de Norteamrica como una forma de

Figura 1.

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IV RESULTADOS

Una
vez
implementado
el
lenguaje
procedemos a llenar la caja negra tal cual
como lo vemos en la siguiente figura.

Figura 2.

LENGUAJE ESTRUCTURAL
Para este lenguaje vamos a disear el
siguiente cdigo en VHDL, el cual ser
implementado y simulado en la tarjeta nexys
3E.

Figura 4.
Estn dentro de ella procedemos a declarar
las variables de acuerdo a la compuerta
utilizada, por ejemplo si en u0 utilizamos la
AND en su arquitectura colocaremos z<= x
and y; y si est situada en la compuerta OR
seria z<= x or y; y as sucesivamente.

Figura 5
Al finalizar de implementar cada cdigo en su
respectiva compuerta procedemos a dar clip
en implementar top module como se logra
apreciar en la figura.
Figura 3.

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Caja negra en la cual el circuito equivalente

queda guardado en su totalidad

Figura 6
Luego de implementar y sintetizar todas las
funciones del ejercicio planteado nos
dirigimos a RTL schematic donde vamos
apreciar el circuito como si estuviramos
trabajando el programa normalmente en
esquemtico.
Figura 8.
Con el cdigo verificado que est
funcionando correctamente procedemos a
finalizar la simulacin ejecutando los mismos
pasos que utilizamos en la introduccin de la
gua en VHDL.
LENGUAJE FUNCIONAL
Figura 7.
Una vez ejecutado este paso y dado doble
clip en la caja negra, xilinx nos va a mostrar
el
circuito
equivalente
ejecutado
anteriormente tan solo con puros cdigos de
programacin.

Describimos la forma en que se comporta el

circuito. Esta es la forma que ms se parece
a los lenguajes de software ya que la
descripcin es secuencial. Estas sentencias
secuenciales se encuentran dentro de los
llamados procesos en VHDL. Los procesos
son ejecutados en paralelo entre s, y en
paralelo con asignaciones concurrentes de
seales y con las instancias a otros
componentes.

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Finalmente el bloque (caja negra) para este
lenguaje quedara estipulado de la siguiente
manera.

Figura 9
Al declarar las variables de salida
adecuadamente procederemos a sintetizar y
llevar a cabo nuevamente los procesos que
se generan en la caja negra como lo
trabajamos en el lenguaje anteriormente.

Figura 12
Con el cdigo verificado que est
funcionando correctamente procedemos a
finalizar la simulacin ejecutando los mismos
pasos que utilizamos en la introduccin de la
gua en VHDL.
LENGUAJE ALGEBRA DE BOOLE

Figura 10
Una vez presionado doble clip sobre el RTL
SCHEMATIC, nos arroja una nueva caja, en
la cual podremos observar las variables que
almacena

Figura 11

Describe asignaciones concurrentes (en

paralelo) de seales. Adems este tipo de
lenguaje me permite describir las salidas
mediante el lgebra de Boole aplicado a
las entradas.

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Figura 13.

Figura 16

Al declarar las variables de salida

procedemos
a
realizar
los
pasos
establecidos en los lenguajes anteriores
para poder apreciar la composicin de la
caja negra de este tipo de lenguaje

Con el cdigo verificado que est

funcionando correctamente procedemos a
finalizar la simulacin ejecutando los mismos
pasos que utilizamos en la introduccin de la
gua en VHDL.

CONCLUSIONES
Los tres tipos de lenguajes de programacin
son indispensables para el trabajo en VHDL,
debido a que por medio de ellos podemos
implementar circuitos lgicos extensos y con
un tiempo de trabajo relativamente ms corto
si lo comparamos con los esquemticos.
Figura 14

Caja negra del lenguaje algebra de Boole

Las compuertas lgicas nos brindan la

posibilidad de crear diferentes tipos de
proyectos digitales, los cuales nos ahorran
costos y generan gran beneficio para el
desarrollo de una empresa.
Mediante el programa Xilinx y en el Adept
conseguimos demostrar el diagrama lgico
propuesto. El cual nos permiti observar en
la tarjeta nexys 2 el funcionamiento correcto
de la actividad propuesta en la gua de
trabajo.

Figura 15

Al observar cada uno de los tres tipos de

lenguajes en la caja negra logramos apreciar,
que el circuito lgico segua siendo el mismo

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as se escribieran lenguajes diferentes para
cada tipo de configuracin.

BIBLIOGRAFIA
[1] Gua: LAB3 lgica y diseo digital UFPS.
Elaborada por el Prof. Dra. Ing. Karla Cecilia
puerto Lpez.
[2] Guas de laboratorio diseo digital UFPS.
Elaborada por el Prof. Dr. Ing. Jhon Jairo
Ramrez mateus.

[3] D.A Patterson y J.L Hennessy,

introduccin al VHDL y diseo de
computadores, Ed. macGraw.hill, 1995.
[4] VHDL Lenguaje estndar de diseo
electrnico. Llus Ters, Yago Torroja, Serafn
Olcoz, Eugenio Villar. Ed, Mc Graw-Hill, 1998