SISTEMAS LGICOS

UNIVERSIDADE FEDERAL DA BAHIA

ESCOLA POLITCNICA
Departamento de Engenharia Eltrica
Prof. Edson Santana
edsonps@ufba.br

SUMRIO
5. CIRCUITOS COMBINACIONAIS
5.1. Caractersticas
5.2. Anlise
5.3. Sntese
5.4. Mdulo-padro: circuitos aritmticos
5.5. Mdulo-padro: geradores / detectores de paridade
5.6. Mdulo-padro: codificadores / decodificadores
5.7. Mdulo-padro: comparadores
5.8. Mdulo-padro: multiplexadores / demultiplexadores
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5.1. Circuitos Combinacionais: Caractersticas

Circuitos lgicos cujas sadas dependem nica e

exclusivamente da configurao dos estados lgicos
das entradas em cada instante de tempo

No possuem memria

Nmero de Entradas [ > / = / < ] Nmero de Sadas

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5.2. Circuitos Combinacionais: Anlise

Anlise:

A partir do diagrama esquemtico de um determinado

circuito lgico, descrever o comportamento e funes do
mesmo atravs de expresses algbricas ou tabela
verdade.

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5.3. Sntese

Sistematizao usual da sntese:

Interpretao do texto que define as funes lgicas das

sadas a partir das interrelaes entre as variveis de entrada,
ou de outro tipo de descrio para um determinado problema;

Representao das variveis em tabelas verdades;

Simplificao das funes resultantes em S.O.P e P.O.S. mais

simples e econmicos (Mapa de Karnaugh e Mtodo tabular
de Quine McKluskey);

Implementao dos circuitos lgicos correspondentes:

disponibilidade de CI's e demais consideraes.

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Circuitos Combinacionais: Classificao

Mdulos-padro: usualemente repetitivos em

sistemas lgicos mais complexos
A partir da funo lgica, podem ser listados, entre
outros:

Circuitos Aritmticos;

Codificadores / Decodificadores;

Comparadores;

Geradores e Detectores de Paridade;

Multiplexadores / Demultiplexadores;

Circuitos de Comando e Controle.

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5.4. Circuitos Aritmticos: ULA

Fluxo de informaes

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5.4. Circuitos Aritmticos: Somador

Caractersticas da soma binria

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5.4. Circuitos Aritmticos: Somador Completo

Projeto de um somador completo: tabela verdade

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5.4. Circuitos Aritmticos: Somador Completo

Projeto de um somador completo: mapa de

Karnaugh

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5.4. Circuitos Aritmticos: Somador Completo

Circuito lgico de um somador completo

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5.4. Circuitos Aritmticos: Meio Somador

Utiliza duas entradas e duas sadas;

Usualmente utilizado para implementar a soma do LSB

em somadores paralelos;

Pode ser utilizado para implementar um somador

completo:

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5.4. Circuitos Aritmticos: Generalidades

Somador Serial*: maior economia de hardware, menor

velocidade;
Somador Paralelo: menor economia de hardware, maior
velocidade (carry antecipado);
Na maioria dos sistemas digitais a soma / subtrao
realizada atravs de um mesmo hardware utilizando a
representao em complemento de dois;
Normalmente apenas dois nmeros so somados
simultaneamente.

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5.4. Circuitos Aritmticos: Somador Paralelo

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5.4. Circuitos Aritmticos: Carry Antecipado

Atraso de propagao do sinal de carry. Ex.:

1111+0001 =1000
Soluo:

Utilizar portas para gerar o bit de soma diretamente de

todos os dgitos de entrada? (invivel devido ao alto
custo de hardware. Ex.: o bit de ordem N utilizar uma
porta com 2N entradas, )

Soluo de compromisso entre rea e velocidade: utilizar

uma ponte para o carry entre alguns somadores

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5.4. Circuitos Aritmticos: Carry Antecipado

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5.4. Circuitos Aritmticos: Circuitos Integrados

Ex: Somadores 7483 /

74283

Carry antecipado (C4)

Conexo em Cascata
(Fig (b))

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5.4. Circuitos Aritmticos: Circuitos Integrados

Ex.: ALU 74382. Funcionalidades:

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5.4. Circuitos Aritmticos: Complemento de 2

Inversor controlado (Fig. (a)): possibilita obter o

complemento
Simplifica-se a obteno do complemento de 2
aproveitando a estrutura do registrador e do somador
(Fig. (b))

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(a)

(b)

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5.4. Circuitos Aritmticos: Somador / Subtrator

Hardware nico para implementar soma e

subtrao. Ex.:

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5.4. Circuitos Aritmticos: Somador BCD

Inclui correo para dgitos com soma superior 9

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5.4. Circuitos Aritmticos: Somador BCD

Conexo em cascata

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5.5. Detectores / Geradores de Paridade

(P) + (P) = (P) / (P) + (I) = (I) / (I) + (I) = (P)

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5.6.1. Decodificadores

Funcionalidade:

(1)

Sadas em nvel baixo so usuais

Pode no utilizar todas as combinaes possveis entrada

(1)

Pode-se considerar tambm que um grupo de sadas vai para o nvel alto

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5.6.1. Decodificadores: Sntese

Recebem diferentes
denominaes: supondo
N=3 e M=8, tem-se
decodificador de 3 linhas
para 8 linhas, decodificador
ou conversor de binrio
para octal, decodificador 1
de 8
Tabela verdade e sntese.
Ex.: decodificador 1 de 8

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5.6.1. Decodificadores: Entradas ENABLE

Entradas ENABLE

Ex.: 74ALS138

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5.6.1. Decodificadores: Decodificador BCD

Ex.: Decodificador
BCD para decimal ou
decodificador 1 de 10
possvel obter um
decodificador 3 para 8
utilizando a entrada D
como porta ENABLE

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5.6.1. Decodificadores: Aplicaes

Aplicaes: sadas ativadas para uma combinao

especfica entrada

Seqenciamento para ligar/desligar dispositivos em um

determinado momento

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5.6.1. Decodificadores: Conexo Cascata

Conexo em cascata: decodificador 1 para 32

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5.6.1. Decodificadores: Driver 7 Segmentos

Driver: sadas coletor em aberto possibilitam drenar

maior corrente necessria ao display de 7 segmentos
Display de sete segmentos: anodo comum e catodo
comum (decodificador com sadas em nvel lgico
alto)

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5.6.1. Decodificadores: Driver 7 Segmentos

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5.6.1. Decodificadores: Driver LCD

Baseia-se no controle da reflexo da luz

Baixo consumo de potncia

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5.6.1. Decodificadores: Driver LCD

A porta OU
EXCLUSIVO permite
controlar o segmento
acionado e gerar uma
tenso alternada para o
segmento
CMOS: baixo consumo
de potncia, diminuio
da componente DC
CI 74HC4543: acionam
diretamente o LCD

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5.6.1. Decodificadores: Tipos de LCD

Displays de sete segmentos

Mdulo alfanumrico em formatos de # linhas e # caracteres (colunas)
inclui alguns chips decodificadores VLSI para facilitar o uso
Displays grficos formados por pixels Inclui complexos chips
decodificadores/acionadores VLSI

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5.6.2. Codificadores

Funcionalidade

Sistemas Lgicos

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5.6.2. Codificadores

Sntese: uma porta para cada

sada correspondendo as
diferentes entradas que ativam a
respectiva sada
A entrada menos significativa
poder ser desprezada
atribuindo-se o valor 0 a todos
os bits de sada na situao
lgica em que nenhuma das
demais entradas estiverem
ativadas (A0 desconectado)
Quando mais de uma entrada
for ativada, o cdigo gerado a
sada no corresponde a
qualquer das entradas

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5.6.2. Codificadores de Prioridade

O cdigo de sada corresponde entrada de nmero

mais alto (mais de uma entrada poder estar ativa)

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5.6.2. Codificadores de Prioridade

Cascateamento entre bloco de resoluo de

prioridade e bloco codificador convencional

Resoluo
de
prioridade

Sistemas Lgicos

Codificador

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5.6.2. Codificadores de Prioridade

Implementao do bloco de resoluo de prioridade

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5.7. Comparadores

Compara a magnitude de dois nmeros binrios.

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5.7. Comparadores

Cascateamento em erie de comparadores

Sistemas Lgicos

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5.7. Comparadores

Cascateamento em paralelo de comparadores

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5.8.1. Multiplexador

Funcionalidade

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5.8.1. Multiplexador: Caractersticas

Multiplexao por diviso no tempo: economia no

canal de comunicao

Transmisso serial

Verstil, programvel

Aplicaes:

Roteamento de dados

Conversor paralelo-srie

Gerao de funes lgicas

Seqenciamento de operaes

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5.8.1. Multiplexador: Caractersticas

Transmisso Serial x Transmisso Paralela

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5.8.1. Multiplexador: Projeto

2 entradas

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5.8.1. Multiplexador: Projeto

4 entradas

Z = (m0)I0 + (m1)I1 + (m2)I2 + (m3)I3

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5.8.1. Multiplexador: Circuito Integrado

Ex.: CI 74157

8 entradas / 1 sada

Entrada ENABLE

Sada complementada

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5.8.1. Multiplexador: Circuito Integrado

Expanso no nmero de entradas

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5.8.1. Multiplexador: Aplicaes

Converso paralelo-srie

Sistemas Lgicos

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5.8.1. Multiplexador: Aplicaes

Gerador de Funes Lgicas

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5.8.2. Demultiplexador

Funcionalidade

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5.8.2. Demultiplexador: Caractersticas

Verstil, programvel
Informao multiplexada recuperada atravs de
memrias / registradores

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5.8.2. Demultiplexador: Projeto

1 entrada / 8 sadas

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5.8.2. Demultiplexadores: Aplicaes

Distribuio controlada de sinal de clock

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5.8.2. Demultiplexadores: Aplicaes

Decodificao de endereos / sinal de controle de

utilizao de barramento de dados

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5.9. Sntese: Rede de MUXs com 2 entradas

Decomposio de shannon
f (x n1 , x n2 ,... , x 0)=f (x n1 , x n2 , ..., 0). x 0 +f (x n1 , x n2 ,... , 1). x 0 '

Processo repetitivo
f (x n1 ,... x 2 , 0,0)
f (x n1 ,... x 2 ,1,0)

0
MUX
1

x1

f (x n1 ,... x 2 , 0,1)
f (x n1 ,... x 2 ,1,1)
Sistemas Lgicos

0
MUX
1

x1

f (x n1 ,... , x 1 , 0)
0
MUX
1

f (x n1 , x n2 ,... , x 0)

x0

f (x n1 ,... , x 1 ,1)
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5.9. Sntese: Rede de MUXs com 2 entradas

Exemplo:

z=f ( x 3 , x 2 , x1 , x 0)=x 2 ' . x 1 + x 3 .(x 1 '+ x 2 . x 0)

z 0=f ( x 3 , x 2 , x 1 , 0)=x 2 ' . x 1 + x 3 . x 1 '

z 1=f ( x 3 , x 2 , x 1 ,1)=x 2 ' . x 1 + x 3 .(x 1 ' + x 2)
z 00=f (x 3 , x 2 , 0,0)=x 3
z 01=f (x 3 , x 2 ,0,1)=x 3
z 10=f (x 3 , x 2 ,1,0)=x 2 '
z 11=f (x 3 , x 2 , 1,1)=x 2 '+ x 3 . x 2
z 011 =f ( x 3 , 0,1,1)=1
z 111 =f ( x 3 ,1,1,1)=x 3

Sistemas Lgicos

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5.9. Sntese: Rede de MUXs com 2 entradas

Exemplo:

0
1

0
MUX
1

x3

x1

x2
1

x3

0
MUX
1

x2

Sistemas Lgicos

0
MUX
1

x3

0
MUX
1

0
MUX
1

x0

x1

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