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#16 - ELETRNICA
Mdulo 01
Desenvolvimento de Hardware
NOME
UNIDADE
1 Dia Ocupao 16
Verso: 1.0
OEC2015_PT_OEC_MG
Data: 18/05/2015
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Mdulo 1
DESENVOLVIMENTO DE HARDWARE
1. INTRODUO
O objetivo deste projeto o desenvolvimento de um circuito eletrnico que controla o ngulo de disparo de
um SCR, em uma ponte retificadora monofsica, de forma digital. Denominaremos este circuito de
Controle Digital de Disparo.
Desenvolver o leiaute de uma placa de circuito impresso (PCB), utilizando o software Altium
Designer;
Montar o circuito eletrnico desenvolvido em uma placa de circuito impresso prototipada e faze-la
funcionar da forma desejada.
2. TAREFAS DO COMPETIDOR
Este mdulo composto de trs etapas, assim divididas:
A) Desenvolvimento do projeto do circuito eletrnico: durao de 2 horas.
Nesta etapa o competidor deve projetar o circuito solicitado, de acordo com as informaes recebidas e os
componentes eletrnicos disponibilizados. No permitido o uso de ferramenta de simulao de circuitos.
Os datasheets necessrios so fornecidos em forma de arquivo eletrnico no formato *.pdf.
Verso: 1.0
OEC2015_PT_SELETIVA_MG
Data: 24/02/2015
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PROJETO TESTE
3. Desenvolvimento do Hardware
Controle Digital de Disparo.
3.1.
Introduo
A retificao de onda completa consiste na converso de uma tenso alternada em tenso contnua, de
forma que o semiciclo positivo e o semiciclo negativo da tenso alternada de entrada seja visto na sada
(carga) como dois semiciclos positivos. Isto obtido, por exemplo, atravs do uso de uma ponte
retificadora. Se a ponte retificadora utiliza apenas diodos, todo o semiciclo da tenso alternada de entrada
aplicado na sada e o retificador denominado de no controlado. Se desejarmos na sada do
retificador apenas parte do semiciclo da tenso alternada da entrada, necessrio o uso de SCRs e o
retificador passa a ser denominado de controlado.
Uma forma mais simples de se obter um retificador em ponte controlado ilustrada abaixo:
.
O objetivo deste projeto construir um circuito onde o ngulo de disparo do SCR ajustado de 0 a 179,
atravs de trs chaves tcteis, que ajustam o valor da unidade, da dezena e da centena do ngulo
desejado. Alm disto, o valor deste ngulo exibido atravs de trs displays de sete segmentos.
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PROJETO TESTE
3.2.
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PROJETO TESTE
3.3.
Alimentao do circuito
3.4.
Retificador controlado
Em K2 ligado um gerador de funes (Fonte AC), ajustado para gerar uma onda senoidal com 10 VP
e frequncia de 60 Hz. Como carga pode-se usar o resistor R27, fechando o jumper JP1 ou utilizar
uma carga externa, que deve ser ligada em K3; mantendo JP1 aberto. O sinal VPONTE ser utilizado
para detectar o cruzamento por zero da senide e +VPULSO o sinal de disparo do SCR.
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3.5.
Clculos:
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PROJETO TESTE
3.6.
Este circuito dever contar de 000 a 179, valor que corresponde ao ngulo de disparo do SCR. H 3
chaves tcteis, que quando pressionadas, uma a uma, ajustam o valor da unidade (0 a 9), da dezena
(0 a 9) e da centena (0 a 1) do ngulo de disparo desejado. Quando as chaves no so pressionadas,
a sada dos contadores ficam fixas. Se o valor da dezena tiver sido ajustado para 8 ou 9 e a centena
for ajustada para 1, ou se a centena tiver sido ajustada para 1 e a dezena for ajustada para 8, a
dezena dever automaticamente ir para 0 (Reset); visto que o valor do ngulo no pode ser maior que
179. Complete as ligaes do circuito abaixo.
3.7.
Projete o circuito que exibe o valor ajustado do ngulo de disparo (centena, dezena e unidade). O
circuito tambm dever ter uma chave tctil para teste dos displays (Lamp Test).
Componentes disponveis: Display de 7 segmentos: PHDX114X (3); circuito integrado: 4511 (3),
resitores: 330 (21), 47k (1); Chave tctil: AO6 (1); capacitor cermico: 100nF/50V (4).
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PROJETO TESTE
3.8.
O circuito conversor D/A baseado em trs redes resistivas R-2R de 4 bits; uma para unidade, outra
para dezena e outra para centena. Os sinais provenientes das sadas das redes R-2R so somados
em um somador inversor com ganhos adequados para que em sua sada seja obtida um sinal de
rampa. Este sinal de rampa passa por um amplificador inversor com ganho de -1, e assim obtido um
sinal de rampa positivo.
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PROJETO TESTE
3.9.
Este um circuito detetor de zero. A sada da ponte retiticadora passa em um divisor resistivo e
comparada com uma tenso de referncia, ajustada por RV3. Quando a tenso da ponte for quase
nula, haver um pulso de curta durao na sada do comparador, que o sinal de sincronismo SINC. A
largura do pulso ajustada atravs de RV3.
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PROJETO TESTE
3.10.
necessrio gerar um sinal de rampa, cuja amplitude cresa de 0 a 3 V, a cada semiciclo da tenso
C.A. Um sinal de rampa obtido quando um capacitor carregado com uma fonte de corrente
constante. No fim de cada semiciclo, o capacitor dever ser descarregado para iniciar uma nova rampa
sincronizada com a tenso C.A. Projete este circuito.
Componentes disponveis: Transistores: BC548 (1), BC558 (1); Capacitor de polister: 1 F/50V;
resistores: 4k7 (1), 10k (1); trimpot: 50k (1).
3.11.
Circuito de disparo
O pulso de disparo para o SCR da ponte retificadora obtido atravs da comparao das tenses do
conversor D/A (VR-2R) e do sinal da rampa (VRAMP). O sinal de sada do comparador denominado
de +VPULSO e aplicado no gatilho do SCR.
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PROJETO TESTE
O competidor dever elaborar o leiaute da PCB em uma nica placa de face simples, de 100 x 160 mm. O
software a ser utilizado o Altium Designer.
furao: *.txt
Bottom Layer
KeepOutLayer
NC Drill File
Diagrama esquemtico
(escala 1:1)
(escala 1:1)
(escala 1:1)
Projeto da PCB:
Prever quatro furos de fixao nas extremidades da PCB com dimetro de 3 mm.
Os displays devero estar centrados na parte superior da placa, na dimenso de 100 mm.
Incluir os pontos de teste: TP1 (+ 5V), TP2 (+12V), TP3 (GND), TP4 (VRAMP), TP5 (CLOCK), TP6
(VPONTE), TP7 (ANODO-SCR), TP8 (VSINC), TP9 (+VPULSO), TP10 (VR-2R).
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OEC2015_PT_OEC_MG
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PROJETO TESTE
5. Montagem e ajustes da PCB
Voc dispe de 2 horas para a montagem e ajustes da PCB.
Aps efetuar a montagem da placa faa os ajustes a seguir:
1)
2)
3)
4)
5)
No ponto de teste TP5, ajuste RV2 para obter um sinal com frequncia de 2 Hz.
Ligue o gerador de funes em K2, ajustado para fornecer um sinal senoidal com 10 VP e 60 Hz.
Verifique se no ponto de teste TP6 (VPONTE) h um sinal senoidal retificado em onda completa.
Ajuste RV3 para obter o sinal de sincronismo SINC (TP8) o mais estreito que for possvel.
Ajuste o display para indicar 179. O valor da tenso na sada do conversor A/D denominado de
VR-2R (TP10) dever ser 3 V aproximadamente.
6) Ajuste o gerador de rampa atravs de RV1, para obter na sada um sinal VRAMP (TP4)ncom
amplitude ligeiramente acima de 3 V. O ajuste estar certo quando em TP9 houver um sinal
+VPULSO, que ir disparar o SCR.
LISTA DE COMPONENTES:
Referncia
U1
U2
U3, U4, U5
U6, U10
U7, U8, U9
Q1
Q2
Q3
D1, D2, D3, D8, D9
D4, D5, D6, D7, D10
DS1, DS2, DS3
R1, R28, R29, R30, R41,
R45, R55
R2
R3, R4, R5, R6, R7, R8,
R9, R10, R11, R12, R13,
R14, R15, R16, R17,
R18, R19, R20, R21,
R22, R23
R24
R25
R26
Descrio
Regulador de tenso
Circuito Integrado
Circuito Integrado
Circuito Integrado
Circuito Integrado
Transistor
Transistor
Tiristor
Diodo retificador
Diodo de sinal
Display de sete segmentos catodo comum
Resistor de filme metlico 1/3 W
Valor
LM7805
NE555
4511
LM358
4510
BC558
BC548
BT151
1N4007
1N4148
PHDX114X
10k
15k
330R
4k7
27k
47k
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Verso: 1.0
OEC2015_PT_OEC_MG
Data: 18/05/2015
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PROJETO TESTE
R27
R31
R32, R33, R34, R35,
R39, R46, R47, R48,
R49, R50, R51, R52,
R53, R62
R36, R37, R38, R40,
R43, R44, R54, R56,
R57, R58, R59, R60,
R61, R63
R42
RV1
RV2
RV3
C1, C2
C3, C4, C6, C7, C8, C10,
C12, C13, C14, C15,
C16, C17, C18
C5
C9
C11
SW1, SW2, SW3, SW4
K1
K2, K3
JP1
TP1, TP2, TP3, TP4, TP5,
TP6, TP7, TP8, TP9, TP10
1k
2k2
200k
100k
1M
50k
10k
5k
100F/25V
100nF/63V
Capacitor de polister
Capacitor eletroltico
Capacitor cermico
Chave tctil
Conector KRE-3
Conector KRE-2
Jumper de 2 pinos
Ponto de teste
1F/63V
10F/25V
10nF/63V
AO6
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OEC2015_PT_OEC_MG
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