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SECUENCIALES SINCRONOS
Profesor Jorge Gianotti Hidalgo
Departamento de Ingeniera Elctrica
Universidad de Antofagasta
2007
Sistemas Digitales
Jorge Gianotti H.
Sistemas Digitales
Jorge Gianotti H.
Lgica
Entradas xi
Salidas
Combinacional
yi
Variables de Estado
Secundaria
Sistemas Digitales
zi
MEMORIA
(biestables)
Jorge Gianotti H.
Yi
Variables de
Estado de
Excitacin
Jorge Gianotti H.
Entradas xi
Variables de
Estado de
Secundaria
zi
Combinacional
yi
MEMORIA
(biestables)
Pulsos de Reloj
Yi
Variables de
Estado de
Excitacin
Jorge Gianotti H.
Sistemas Digitales
Jorge Gianotti H.
Jorge Gianotti H.
Entradas
Estado Siguiente
Lgica
Combinacional
Flip
Flops
Salida
Lgica
Combinacional
Salidas
Jorge Gianotti H.
Ejemplo
Determinar la respuesta de salida del circuito secuencial definido
en la siguiente figura con la secuencia de entrada X = 011010
Estado
A
Presente X=0
1/1
1/0
0/1
B
0/0
Sistemas Digitales
0/0
X/Z
Entrada
C
1/0
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X=1
B,1
C,0
B,0
A,1
A,0
C,0
Estado siguiente/Salida
ESTADO ACTUAL
ENTRADA
SALIDA
ESTADO SIGUIENTE
T1
T2
T3
T4
T5
Clock
State
Input x
Output z
Sistemas Digitales
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10
Entradas
Estado Siguiente
Lgica
Combinacional
Flip
Flops
Salida
Lgica
Combinacional
Salidas
Sistemas Digitales
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11
Estado
Y/0
0
Presente X=0
0
1
1
W/0
X/1
1
Sistemas Digitales
Entrada
Salida
X=1
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12
ESTADO ACTUAL
ENTRADA
SALIDA
ESTADO SIGUIENTE
T1
T2
T3
T4
T5
Clock
State
Input x
Output z
Sistemas Digitales
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13
0/0
Q0
1/0
1/0
0/0
Q1/0
0
Q1
0/0
1/1
Q2 /0
1
Q2
Q3/1
Diagrama Mealy
Sistemas Digitales
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Diagrama Moore
14
Estado
Presente
Qv
Estado
Siguiente
Estado
Presente
Entradas
X=0
X=1
Q0
Q0
Q1
Q1
Q2
Q1
Q0
Q0,0
Q1,0
Q2
Q0
Q3
Q1
Q2,0
Q1,0
Q3
Q2
Q1
Q2
Q0,0
Q1,1
Qv+1,Z
Qv+1,Z
Salida
Z
Tabla de Moore
Tabla de Mealy
Sistemas Digitales
Entrada
X=0 X=1
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15
Descripcin
Funcional
Tabla de
estados
Tabla mnima
de estados
Asignacin de estado
Tabla de
transicin
Circuito
Sistemas Digitales
Ecuacin de
entrada a memoria
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Entrada X
Detector
de
Secuencia
Salida Z
Pulsos de Reloj
Sistemas Digitales
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Diagrama de Estados
1. Considerando el caso en que ingresen los tres unos seguidos.
0/0
1/0
q0
1/0
q1
q2
1/0
q3
1/1
1/0
q1
1/0
q2
1/1
q3
0/0
1/0
0/0
q4
0/0
Sistemas Digitales
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Tabla de Estados
De acuerdo al diagrama de todas las posibles combinaciones.
qv
xv
0
q0
q4,0
q1,0
q1
q4,0
q2,0
q2
q4,0
q3,1
q3
q3,0
q3,0
q4
q4,0
q1,0
qv+1,z
qv+1,z
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RELACIONES DE EQUIVALENCIAS
Para reducir una Tabla de Estados y conseguir una tabla ptima en
estados con la menor cantidad de estados, es necesario determinar a
partir de la tabla inicial de estados, los estados que resulten ser
equivalentes. Esto significa que algunos estados pueden considerarse
bajo condiciones de ser equivalentes siempre y cuando no sea posible
distinguir su funcionalidad entre ellos.
Ser equivalentes se puede simbolizar como el hecho que esos estados
presentan iguales estados siguientes y valores de salida para las
mismas condiciones de entrada.
De igual manera existen circuitos equivalentes, ya que bajo iguales
condiciones de entrada entregan las mismas salidas.
Sistemas Digitales
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Sistemas Digitales
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Ejemplo:
Considere un circuito el cual es sometido a una serie de entradas dadas
por los nmeros 0-2-3-0-0-1. Determinar los valores de salida en
respuesta a esta secuencia de entrada, como tambin, la secuencia del
siguiente estado a partir del estado inicial q1. La tabla de estados tpica
del circuito es la siguiente:
qv
X
0
q1
q3,0
q1 ,0
q2 ,0
q2 ,0
q2
q3 ,0
q3 ,0
q4 ,0
q4 ,0
q3
q3 ,0
q1,1
q1,2
q1 ,0
q4
q4 ,0
q4 ,0
q2 ,0
q2 ,0
qv+1,z
Sistemas Digitales
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22
Solucin:
La secuencia de valores de salida (z) y estados siguientes (qv+1) en
respuesta a la serie de entradas (x) es la siguiente:
(q1,0) = 0
(q1,0) = q3
(q3,2) = 2
(q3,2) = q1
(q1,3) = 0
(q1,3) = q2
(q2,0) = 0
(q2,0) = q3
(q3,0) = 0
(q3,0) = q3
(q3,1) = 1
(q3,1) = q1
(q1,023001) = q1
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Sistemas Digitales
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24
X=0 X=1
X=0
X=1
q1
q3 , 0
q2,1
p1
p1 , 0
p2 , 1
q2
q1 , 1
q2,0
p2
p1 , 1
p2 , 0
q3
q1 , 0
q2,1
Estado inicial q1
ESTADO
Estado inicial q3
q1 q3 q1 q2 q2 q1
ESTADO
q3 q1 q3 q2 q2 q1
ENTRADA
0 01 1 0
ENTRADA
0 01 1 0
SALIDA
0 01 0 1
SALIDA
0 01 0 1
Sistemas Digitales
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Estado inicial p1
ESTADO
Estado inicial p2
p1 p1 p1 p2 p2 p1
ESTADO
p2 p1 p1 p2 p2 p1
ENTRADA
0 01 1 0
ENTRADA
0 01 1 0
SALIDA
0 01 0 1
SALIDA
1 01 0 1
Estado inicial q2
ESTADO
q2 q1 q3 q2 q2 q1
ENTRADA
0 01 1 0
SALIDA
1 01 0 1
Sistemas Digitales
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26
En conclusin:
1. Estado q1 es igual al estado q3 , luego estados q1 con q3 son
equivalentes en siguientes estados y en salidas.
2. Adems, se tiene que el estado p1 en el circuito P es equivalente
tanto a q1 como a q3 en el circuito S.
3. El estado p2 es equivalente al estado q2.
4. Por lo tanto se concluye que los circuitos S y T son equivalentes
Sistemas Digitales
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Jorge Gianotti H.
28
Sistemas Digitales
X
0
q0
q0,1
q4,0
q1
q0,0
q4,0
q2
q1,0
q5,0
q3
q1,0
q5,0
q4
q2,0
q6,1
q5
q2,o
q6,1
q6
q3,0
q7,1
q7
q3,0
q7,1
qv+1,zv
qv+1,zv
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Solucin.a. Cada Clase se forma por los estados que tienen salidas Zv iguales en
X=0 y X=1.
Clase
q0
q1 , q2 , q3
q4 , q5 , q6 , q7
Sistemas Digitales
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30
Clase
a-c
a-c
b-c
b-c
b-c
b-c
b-c
b-c
a-c
d-c
d-c
b-c
b-c
b-c
b-c
a-c
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31
Clases de Equivalencia
c
0/1
1/0
q0
q4
1/1
q6
a
1/1 1/1
1/0
q1
q5
1/0 0/0
0/0
q2
q7
0/0
1/0
q3
b
0/0
Sistemas Digitales
0/0
1/1
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32
Xv
Clase
Estados
equivalentes de
S
p1
p1 , 1
p3 , 0
q0
p2
p4 , 0
p3 , 0
q2 , q3
p3
p2 , 0
p3 , 1
q4 , q5 , q6 , q7
p4
p1 , 0
p3 , 0
q1
Pv+1 , Zv
Sistemas Digitales
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33
p1
0/1
0/0
p4
0/0
p2
1/0
1/0
1/0
0/0
p3
1/1
Sistemas Digitales
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34
Xv = 0
2,0
4,0
6,0
8,0
10 , 0
4,0
10 , 0
8,0
10 , 1
4,0
2,0
2,0
Qv+1 , Zv
Sistemas Digitales
Xv = 1
3,0
5,0
7,0
9,0
11 , 0
12 , 0
12 , 0
1,0
1,0
1,0
1,0
1,0
Qv+1 , Zv
q11
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35
qv
Xv = 0
Xv = 1
qv
Xv = 0
Xv = 1
2,0
3,0
2,0
3,0
4,0
5,0
4,0
5,0
6,0
7,0
6,0
5,0
8,0
9,0
8,0
9,0
10 , 0
11 , 0
10 , 0
11 , 0
4,0
11 , 0
4,0
11 , 0
10 , 0
11 , 0
8,0
1,0
8,0
1,0
10
4,0
1,0
10 , 1
1,0
11
2,0
1,0
10
4,0
1,0
10 , 1
1,0
11
2,0
1,0
Qv+1 , Zv
Qv+1 , Zv
Qv+1 , Zv
Qv+1 , Zv
Sistemas Digitales
q7=q5
q7=q5
Jorge Gianotti H.
36
2
3
4
5
6
8
10
11
9
2-4
3-5
2-6
3-5
2-8
3-9
2-10
3-11
2-4
3-11
2-8
1-3
2-4
1-3
1-3
Tabla de Implicacin
4-6
4-8
5-9
4-10
5-11
5-11
4-8
1-5
1-5
2-4
1-5
6-8
5-9
6-10
5-11
4-6
5-11
6-8
1-5
4-6
1-5
2-6
1-5
8-10
9-11
4-8
9-11
1-9
4-8
1-9
2-8
1-9
4-10
8-10
1-11
4-10
1-11
2-10
1-11
4-8
1-11
1-11
4-8
2-4
1-11
2-8
2-4
X X X X X X X X X
1
Sistemas Digitales
Jorge Gianotti H.
10
11
37
2
3
4
5
6
8
10
11
2-4
3-5
2-6
3-5
2-8
3-9
2-10
3-11
2-4
3-11
2-8
1-3
2-4
1-3
Tabla de Implicacin
4-6
4-8
5-9
4-10
5-11
6-8
5-9
6-10
5-11
1-3
2-4
1-5
4-6
5-11
6-8
1-5
4-6
1-5
2-6
1-5
5-11
4-8
1-5
1-5
8-10
9-11
4-8
9-11
4-10
4-8
1-9
2-8
1-9
8-10
1-11
4-10
1-11
2-10
1-11
1-11
4-8
2-4
1-11
2-8
2-4
10
1-9
4-8
1-11
Sistemas Digitales
Jorge Gianotti H.
11
38
------------------
10
------------------
------------------
( 6 , 10 )
( 5 , 11 ) ( 6 , 10 )
( 5 , 11 ) ( 6 , 10 )
( 3 , 5 , 11 ) ( 6 , 10 )
( 3 , 5 , 11 ) ( 2 , 6 , 10 )
( 1 , 3 , 5 , 11 ) ( 2 , 6 , 10 )
Clases de equivalencia
( 1 , 3 , 5 , 11 ) ( 2 , 6 , 10 ) ( 4 ) ( 8 ) ( 9 )
Sistemas Digitales
Jorge Gianotti H.
39
qv
Xv = 0
Xv = 1
a = ( 1 , 3 , 5 , 11 )
b,0
a,0
b = ( 2 , 6 , 10 )
c,0
a,0
c=(4)
d,0
e,0
d=(8)
d,0
a,0
e=(9)
b,1
a,0
qv+1 , Zv
qv+1 , Zv
Sistemas Digitales
Jorge Gianotti H.
40
Sistemas Digitales
Jorge Gianotti H.
41
Jorge Gianotti H.
42
Sistemas Digitales
Jorge Gianotti H.
43
Xv = 0
B,0
D,0
E,0
F,0
G,0
A,1
A,0
qv+1, zv
Xv = 1
C,0
E,0
D,0
G,0
F,0
A,0
A,1
qv+1, zv
B = 001
E = 111
C = 101
F = 010
G = 110
Sistemas Digitales
Jorge Gianotti H.
44
Sistemas Digitales
000
001 , 0
101 , 0
001
011 , 0
111 , 0
011
010 , 0
110 , 0
010
000 , 1
000 , 0
110
000 , 0
000 , 1
111
110 , 1
010 , 0
101
111 , 0
011 , 0
100
XXX , X
XXX , X
(y2y1y0)v+1 , z
(y2y1y0)v+1 , z
Jorge Gianotti H.
45
(Q2Q1Q0)v
Xv = 0
Xv = 1
000
001 , 0
101 , 0
001
011 , 0
111 , 0
011
010 , 0
110 , 0
010
000 , 1
000 , 0
110
000 , 0
000 , 1
111
110 , 1
010 , 0
101
111 , 0
011 , 0
no posible
100
XXX , X
XXX , X
(Q2Q1Q0)v+1 , z
(Q2Q1Q0)v+1 , z
Sistemas Digitales
Jorge Gianotti H.
46
Q0X
00
01
11
10
00
01
11
10
Q2 Q1
00
01
11
10
00
01
11
10
K 2 = X + Q0
J 2 = X Q1 + XQ0
Sistemas Digitales
Jorge Gianotti H.
47
Q0X
00
01
11
10
00
01
11
10
Q2 Q1
00
01
11
10
00
01
11
10
J1 = Q0
Sistemas Digitales
K1 = Q0
Jorge Gianotti H.
48
Q0X
00
01
11
10
00
01
11
10
Q2 Q1
00
01
11
10
00
01
11
10
K 0 = Q1
J 0 = Q1
Sistemas Digitales
Jorge Gianotti H.
49
00
01
11
10
00
01
11
10
Z = Q2Q1 Q0 X + Q2 Q0 X
Sistemas Digitales
Jorge Gianotti H.
50
Circuito Final
X
Z
clock
J 2 Q2
ck
K 2 Q2
J 1 Q1
ck
K 1 Q1
J 0 Q0
ck
K 0 Q0
Sistemas Digitales
y2
y2
y1
y1
y0
y0
Jorge Gianotti H.
51
Jorge Gianotti H.
52
Ciclo 1-2-3-4-5-6-7-8-9-10-11
0- 0-0 -0-0 - 0-0 -0-0 - 1 - 0
Ciclo 1-2-3-4-5-6-7-8-9-10-11
Reconocedor de dos
Secuencias
Z1
Z2
Ciclo 1-2-3-4-5-6-7-8-9-10-11
0- 0-0 -0-1 - 0-0 -0-0 - 0 - 0
CLK
Sistemas Digitales
RESET
Jorge Gianotti H.
53
1/01
0/00
B
1/00
0/00
0/00
0/00
0/00
1/00
E
0/00
1/00
1/00
1/00
1/00
Reset
0/10
X/Z 1Z2
Sistemas Digitales
Jorge Gianotti H.
54
Sistemas Digitales
qv
Xv = 0
Xv = 1
B , 00
E , 00
B , 00
C , 00
D , 00
F , 00
B , 00
A , 01
B , 00
F , 00
B , 00
G , 00
A , 10
G , 00
qv+1, z1z2
qv+1, z1z2
Jorge Gianotti H.
55
E-C
B-D
E- F
B-D
C-F
E- F
C-F
D-B
E-G
C-G
D-B
F -G
F -G
Jorge Gianotti H.
56
Sistemas Digitales
qv
Xv = 0
Xv = 1
B , 00
E , 00
B , 00
C , 00
D , 00
F , 00
B , 00
A , 01
B , 00
F , 00
B , 00
G , 00
A , 10
G , 00
qv+1, z1z2
qv+1, z1z2
Jorge Gianotti H.
57
Xv = 0
Xv = 1
A(000)
001 , 00
101 , 00
B(001)
001 , 00
011 , 00
(010)
XXX , XX
XXX , XX
C(011)
100 , 00
110 , 00
D(100)
001 , 00
000 , 01
E(101)
001 , 00
110 , 00
F(110)
001, 00
111 , 00
G(111)
000 , 10
111 , 00
(Q2Q1Q0)v+1 , z1z2
(Q2Q1Q0)v+1 , z1z2
Jorge Gianotti H.
58
Sistemas Digitales
Entrada del
Flip flop
D
Jorge Gianotti H.
59
Qv
(Q2Q1Q0)v
Xv = 0
Xv = 1
000
001 , 00
101 , 00
001
001 , 00
011 , 00
no posible
010
XXX , XX
XXX , XX
011
100 , 00
110 , 00
100
001 , 00
000 , 01
101
001 , 00
110 , 00
110
001 , 00
111 , 00
111
000 , 10
111 , 00
(Q2Q1Q0)v+1 , z1z2
(Q2Q1Q0)v+1 , z1z2
Sistemas Digitales
Jorge Gianotti H.
60
Q0X
Q0X
Q2 Q1
Q2 Q1
00
01
11
10
00
01
11
10
00
01
11
10
00
01
11
10
D2 = Q2Q1 + Q2 Q0 X + Q1 X + Q2Q0 X
Sistemas Digitales
Jorge Gianotti H.
D1 = Q1 X + Q0 X
61
Q0X
Q2 Q1
00
01
11
10
00
01
11
10
D0 = Q1 Q0 + Q2 X + Q1 X + Q1 X
Sistemas Digitales
Jorge Gianotti H.
62
Q0X
Q2 Q1
Q0X
00
01
11
10
00
01
11
10
Q2 Q1
00
01
11
10
00
01
11
10
Z1 = Q2Q1Q0 X
Sistemas Digitales
Z 2 = Q2 Q1 Q0 X
Jorge Gianotti H.
63
Circuito del R4
X
FF-2
CLK
Z1
D
FF-1
D0 = Q1Q0 + Q2 X + Q1 X + Q1 X
CLK
Z2
D
FF-0
CLK
RELOJ
Sistemas Digitales
Jorge Gianotti H.
64
Jorge Gianotti H.
65
Sistemas Digitales
Jorge Gianotti H.
66
OI=Organo-Incienso
01
00
q0
C=0
R=0
X0
11
10
X1
q1
Dont care
10
11
C=1
R=0
01
q2
Sistemas Digitales
C=0
R=1
X1
00
Jorge Gianotti H.
C=1
R=1
X0
q3
67
O=1
O=0
O=0
C=0
R=0
O=1
O=1
C=0
R=1
O=1
O=0
O=1
O=1
O=0
C=1
R=0
O=1
C=1
R=1
O=0
O=0
O=1
O =0
Sistemas Digitales
Jorge Gianotti H.
68
I=1
I=1
I=1
I=0
C=1
R=0
C=0
R=1
I=0
I=1
I=0
I=1
I=0
I=0
C=1
R=1
I=0
I =1
Sistemas Digitales
Jorge Gianotti H.
69
O= 1
O= 0
I=1
O= 0
I=1
C=0
R=0
O= 1
I=1
O= 1
I=0
C=1
R=0
C=0
R=1
O= 1
O= 0
I=0
O= 1
I=0
O= 1
I=1
O= 1
O= 0
I=1
O= 0
I=0
O= 0
I=1
Sistemas Digitales
Jorge Gianotti H.
C=1
R=1
O= 0
O= 1
I=0
70
O= X
I=1
O= 0
I=1
C=0
R=0
O= 1
I=1
O= 1
I=0
C=1
R=0
C=0
R=1
O= X
I=0
O= 1
I=0
O= 1
I=1
O= X
I=1
O= 0
I=0
O= 0
I=1
Sistemas Digitales
Jorge Gianotti H.
C=1
R=1
O= X
I=0
71
Salidas
(OI)
CR
qv
00
01
11
10
q0
q0
q1
q3
q2
00
q1
q0
q1
q1
q0
01
q2
q3
q2
q0
q1
10
q3
q3
q2
q2
q3
11
qv+1
qv+1
qv+1
qv+1
Sistemas Digitales
Jorge Gianotti H.
72